KR20230044308A - 매우 미세한 피치 및 배선 밀도의 나란한 유기 칩렛 집적 - Google Patents

매우 미세한 피치 및 배선 밀도의 나란한 유기 칩렛 집적 Download PDF

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KR20230044308A
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산자이 다브랄
지타오 카오
쿤종 후
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애플 인크.
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Abstract

미세 다이-대-다이 상호연결 라우팅을 형성하는 구조물들 및 방법들이 설명된다. 일 실시예에서, 패키지는 다이 세트에 걸쳐 있는 패키지-레벨 RDL을 포함하고, 각각의 다이 사이에 접촉 패드들을 연결하는 복수의 다이-대-다이 상호연결부들을 포함한다. 일 실시예에서, 복수의 다이-대-다이 상호연결부들은 하나 이상의 광이미징가능 유기 유전체 층들 내에 매립된다.

Description

매우 미세한 피치 및 배선 밀도의 나란한 유기 칩렛 집적
관련 출원
본 출원은 본 명세서에 참조로 통합된 2020년 9월 25일자로 출원된 미국 가출원 제63/083,741호의 우선권의 이익을 주장한다.
기술분야
본 명세서에서 설명되는 실시예들은 집적 회로(IC) 제조 및 패키징, 그리고 다수의 다이들의 상호연결에 관한 것이다.
모바일 전화들, 개인 휴대 정보 단말기들(PDA들), 디지털 카메라들, 휴대용 플레이어들, 게이밍, 및 다른 모바일 디바이스들과 같은 휴대용 및 모바일 전자 디바이스들에 대한 현재 시장의 수요는 점점 더 작은 공간들에 더 많은 성능 및 특징들을 집적화하는 것을 요구한다. 그 결과, 멀티-칩 모듈(multi-chip module, MCM), 멀티-칩 통합 팬-아웃(fan-out), 시스템 인 패키지(system in package, SiP) 및 패키지 온 패키지(package on package, PoP)와 같은 다중-다이 패키징 솔루션들은 다수의 다이들을 효율적으로 연결하기 위해 더 미세한 라우팅 요건들을 갖는 더 복잡한 배열들로 이동하고 있다.
멀티-다이 패키징 구조물들 및 미세 다이-대-다이 상호연결 라우팅을 형성하는 방법들이 설명된다. 실시예들에 따른 미세 다이-대-다이 상호연결부들은 미세 패드 피치 및 배선 밀도 둘 모두를 포함할 수 있다. 일 실시예에서, 패키지는 몰딩 화합물 층에 캡슐화된 다이 세트, 다이 세트 및 몰딩 화합물 층에 걸쳐 있고, 다이 세트 상에 있고 다이 세트와 전기적으로 연결되는 패키지-레벨 재배선 층(redistribution layer, RDL)을 포함한다. 다이 세트 내의 각각의 다이는 복수의 접촉 패드들을 포함하는 다이-레벨 BEOL(die-level back end of the line) 빌드업 구조물을 포함할 수 있고, 패키지-레벨 RDL은 각각의 다이 사이에 복수의 접촉 패드들을 연결하는 복수의 다이-대-다이 상호연결부들을 포함한다. 일 실시예에서, 복수의 다이-대-다이 상호연결부들은 하나 이상의 광이미징가능(photoimageable) 유기 유전체 층들 내에 매립된다. 예를 들어, 광이미징가능 유기 유전체 층들은 종래의 리소그래피 기법들 또는 적응형 기록 및 적응형 패터닝을 용이하게 하여, 다이-대-다이 상호연결부들의 배선 밀도뿐만 아니라 더 높은 접촉 패드 밀도를 용이하게 할 수 있다. 또한, 배선 밀도 및 배선 층들의 수를 증가시키기 위해 패키지-레벨 RDL에 다마신 프로세싱이 포함될 수 있다. 일 실시예에서, 패키지-레벨 RDL은, 광이미징가능 중합체 유전체 층들에 형성된 다이-대-다이 상호연결부들 및 구리 다마신 배선을 포함한다. 따라서, 다이-레벨 BEOL 빌드업 구조물에서 다마신 프로세싱을 사용하는 것에 부가하여, 다마신 BEOL-타입 프로세싱은 또한 패키지-레벨 RDL로 연장될 수 있다.
일 실시예에서, 패키지는 몰딩 화합물 층에 캡슐화된 다이 세트, 및 다이 세트 위의 그리고 다이 세트와 몰딩 화합물 층 사이의 무기 배리어 층을 포함한다. 패키지-레벨 재배선 층(RDL)은 몰딩 화합물 층에 걸쳐 있고, 다이 세트 상에 있고 다이 세트와 전기적으로 연결된다. 패키지 레벨 RDL은 추가적으로 다이 세트 내의 다이들 사이에서 측방향으로 무기 배리어 층에 걸쳐 있다. 무기 배리어 층은 몰딩 화합물 층으로부터 각각의 다이 사이의 패키지-레벨 RDL 연결 접촉 패드들 내의 복수의 다이-대-다이 상호연결부들까지 응력 배리어로서 기능할 수 있다. 무기 배리어 층은 또한, 몰딩 화합물 층의 몰드 피트들(예를 들어, 공극들)로부터 배선을 차폐할 수 있다.
다이-대-다이 상호연결 구조물들 및 프로세싱 시퀀스들은, 별개의 다이들 또는 칩렛들 둘 모두, 또는 동일한 실리콘 층을 갖는(즉, 동일한 웨이퍼 상의) 다이 영역들을 연결하는 데 사용될 수 있다. 일 실시예에서, 칩은 동일한 반도체 층에 형성된 다이 영역 세트, 및 다이 영역 세트 위에 형성된 BEOL 빌드업 구조물을 포함한다. BEOL 빌드업 구조물은 복수의 접촉 패드들을 포함할 수 있고, 칩-레벨 RDL은 BEOL 빌드업 구조물에 걸쳐 그리고 하부 다이 영역 세트 위에 걸쳐 있을 수 있으며, 칩-레벨 RDL은 각각의 다이 영역 사이에 복수의 접촉 패드들을 연결하는 복수의 다이 영역-대-다이 영역 상호연결부들을 포함한다. 따라서, 다이-레벨 BEOL 빌드업 구조물에서 다마신 프로세싱을 사용하는 것에 부가하여, 다마신 BEOL-타입 프로세싱은 또한, 더 미세한 패드 피치, 및 나란한 배선 밀도 및 다중 층 배선 밀도 둘 모두를 위한 더 높은 배선 밀도를 지원하기 위해 칩-레벨 RDL로 연장될 수 있다.
도 1은 일 실시예에 따른, 복수의 다이-대-다이 상호연결부들을 갖는 패키지-레벨 재배선 층을 포함하는 패키지의 측단면도 예시이다.
도 2는 일 실시예에 따른 복수의 다이-대-다이 상호연결부들의 평면도 예시이다.
도 3은 일 실시예에 따른, 다이 접촉 패드 크기, 비아 접촉 크기, 및 패시베이션 층 개구 크기들의 평면도 예시이다.
도 4는 일 실시예에 따른 무기 배리어 층 라이너 위에 형성된 이중 다마신 다이-대-다이 상호연결부를 포함하는 패키지-레벨 재배선 층의 개략적인 확대 측단면도 예시이다.
도 5는 일 실시예에 따른 채널 폭 및 채널 깊이를 도시하는 복수의 다이-대-다이 상호연결부들의 평면도 예시이다.
도 6은 일 실시예에 따른 패키지의 방법에 대한 흐름도이다.
도 7a 내지 도 7h는 일 실시예에 따른 패키지를 형성하는 방법의 개략적인 측단면도 예시들이다.
도 8a는 맞춤형 다이 영역-대-다이 영역 상호연결부들을 갖는 실시예에 따른 다이 영역들의 어레이를 포함하는 웨이퍼의 개략적인 평면도 예시이다.
도 8b는 일 실시예에 따른, 스티칭된 다이 영역-대-다이 영역 상호연결부들을 갖는 다이 영역 세트를 포함하는 칩의 개략적인 단면도 예시이다.
도 8c는 일 실시예에 따른, 스티칭된 다이 영역들의 하부 금속성 밀봉들의 외측 주연부들 위에 놓이는 상부 금속성 밀봉의 개략적인 평면도 예시이다.
도 9는 일 실시예에 따른, 맞춤형 금속성 밀봉을 갖는 스티칭된 다이 영역 구조물을 형성하는 방법의 흐름도이다.
도 10은 일 실시예에 따른, 스티칭된 다이 영역-대-다이 영역 상호연결부들 및 스크라이빙된 다이 영역-대-다이 영역 상호연결부들을 갖는 다이 영역 세트를 포함하는 칩의 개략적인 단면도 예시이다.
실시예들은 멀티-다이 패키징 구조물들 및 미세 다이-대-다이 상호연결 라우팅을 형성하는 방법들을 설명한다. 실시예들에 따르면, 플립 칩 다이 부착 또는 종래의 재배선 층(RDL) 기반 다이 퍼스트 또는 다이 라스트 상호연결 패키징 기법들로 통상적으로 이용가능한 것보다 다이-대-다이 상호연결부들에 대해 더 미세한 배선 밀도 및 다이 접촉 패드 밀도를 달성하기 위해 특정한 상보적 패키징 기법들이 함께 통합될 수 있다. 예를 들어, 10 μm 미만, 또는 보다 구체적으로 5 μm 미만의 다이 접촉 패드 피치, 및 각각 1 μm 미만의 라인 폭 및 간격은 정밀한 픽 앤 플레이스(pick and place) 장비, 아래로 향하는 다이 배치, 적응형 기록을 지원하기 위한 패키지-레벨 RDL에서 광이미징가능 유기 유전체 층들의 사용, 및 다마신 상호연결부들의 조합들을 사용하여 달성될 수 있다. 또한, 몰딩 전에 다이 세트 위의 무기 배리어 층 라이너의 침착은 미세 배선 구조물들을 지지하는 것을 도울 수 있는 응력 완화 구조물을 제공할 수 있다. 실시예들에 따르면, 패키징 시퀀스들은 극도로 높은 입력/출력(IO)을 갖는 높은 대역폭 애플리케이션들을 지원하도록 스케일링될 수 있다.
실시예들에 따른 패키징 시퀀스들은 배선 폭/간격 및 피치의 감소에 대한 몇몇 공통 배리어들을 추가로 완화시킬 수 있다. 치밀화에 대한 그러한 공통 배리어들을 예시하기 위해, 종래의 다이 패키징 시퀀스에 대한 참조가 이루어지며, 여기서, 다이 세트가 먼저 캐리어 기판 상에 위를 향하게 배치되고, 각각의 다이는 다이 접촉 패드들 상에 미리 제조된 비아 0들을 포함한다. 예를 들어, 비아 0은, 제1 재배선 층(RDL)이 형성되는 집적 회로 다이 패드 상에 형성된 구리 마이크로 필러일 수 있다. 다이 페이스 업 시퀀스의 비아 0은 예를 들어, 다이 두께 변동 또는 다이-대-다이 두께 변동을 보상할 수 있다. 이어서, 다이 세트가 몰딩되고, 이어서 비아 0들을 노출시키기 위한 오버몰드 층이 연삭되고, 재분배 층(RDL)이 형성된다. 그러나, 그러한 제조 시퀀스는, 전체 배선 라인 폭/간격 및 피치에 또한 영향을 미칠 수 있는, 다이 접촉 패드 피치의 감소에 대해 적어도 2개의 상당한 제한 인자들을 포함할 수 있다는 것이 관찰되었다. 따라서, 접촉 패드 밀도는 또한, 접촉 패드들에 연결된 배선 밀도에 영향을 미칠 수 있다. 제1 기여 팩터는, 예를 들어, +/- 6 μm의 다이 배치 정확도를 가질 수 있는 종래의 픽 앤 플레이스 도구들의 다이 배치 정확도일 수 있다. 제2 기여 팩터는, 예를 들어, 8-12 μm일 수 있는 비아 0 직경과 관련될 수 있다. 그러한 종래의 제조 시퀀스에서, 다이 접촉 패드 피치는, 예를 들어, 19-25 μm만큼 낮을 수 있다.
실시예들에 따르면, 더 정확한 픽 앤 플레이스 도구의 선택은, 다이 접촉 패드 피치의 감소 및 접촉 패드 밀도 증가를 위한 제1 기초가 될 수 있다. 예를 들어, 더 정확한 픽 앤 플레이스 도구를 이용하여, 예를 들어, +/- 2 μm 이하의 다이 배치 정확도를 달성하는 것이 가능하다. 더 미세한 픽 앤 플레이스 정확도는 패드 피치 요건들을 느슨하게 할 수 있어서, 부가적인 픽 앤 플레이스 시간의 잠재적인 비용으로, 예를 들어, 12-16 μm만큼 낮은 더 좁은 다이 접촉 패드 피치를 가능하게 할 수 있다.
실시예들에 따르면, 다이 접촉 패드 피치의 감소 및 접촉 패드 밀도 증가를 위한 다른 기반은 적응형 기록의 구현일 수 있다. 그러한 시퀀스에서, 다이 배치는 픽 앤 플레이스 후에 측정된다. 이어서, 다이 세트의 측정된 위치는 베이스라인 위치와 비교되고, 수정된 배선 패턴이 결정된다. 그러한 적응형 기록 기법을 구현하는 것과 소정의 자본 및 시간 비용들이 연관될 수 있지만, 이는 적응형 배선의 하위부분인 적응형 리소그래피를 사용함으로써 어느 정도 보상될 수 있다. 그러한 기법에서, 광이미징가능 중합체가 RDL 유전체 층(들)으로서 사용된다. 노출되고 현상되는 광이미징가능 중합체 위치들은 영구적인 유전체 층 영역이 되고, 미현상된 영역들은 용해에 의해 제거된다. 이어서, 이를테면, 전기도금을 이용하여 배선 층들이 형성될 수 있고, 선택적으로 평탄화가 뒤따를 수 있다. 그러한 기법은 에칭 동작들 및 연관된 화학물들을 회피할 수 있다. 적응형 리소그래피를 이용한 적응형 기록은 또한, 예를 들어, 12-16 μm만큼 낮은 더 좁은 다이 접촉 패드 피치를 달성하는 것을 도울 수 있다. 이러한 적응형 기록은 픽 앤 플레이스 도구와 독립적으로, 그 자체로 다이 배치 정확도를 보상할 수 있다.
또한, 다마신 프로세싱 조건들은 추가로, 배선 라인 폭/간격 및 피치의 치밀화에 기여할 수 있다. 특히, 단일 및 이중 다마신 제조 시퀀스들 동안의 평탄화 동작들은, 두께 및 밀도가 하부 박막들의 토포그래피(topography)에 의해 제한되지 않는 다수의 금속 층들을 사용하여 와이어 치밀화를 용이하게 할 수 있다.
실시예들에 따르면, 다이 접촉 패드 피치의 감소 및 패드 밀도를 증가시키기 위한 또 다른 기초는 비아 0의 제거일 수 있다. 이는, 위를 향하는 것이 아니라 다이들의 아래를 향하는 배치를 사용하여 달성될 수 있다. 예를 들어, 비아 0 직경은 예를 들어, 8-12 μm와 같이 일반적으로 큰 것이 관찰되었다. 이 크기는 RDL 형성 동안 전기 접촉을 만들기 위한 허용오차 및 픽 앤 플레이스 오정렬을 제공할 수 있다. 따라서, 또한, 8-12 μm 직경 비아 0을 수용하기 위해, 하부 다이 접촉 패드들은 비아 0을 배치하기 위한 허용오차들을 수용하기 위해 반드시 더 크다. 따라서, 페이스 업 픽 앤 플레이스 기법들과 연관된 비아 0들은 접촉 패드 크기 및 피치를 감소시키는 능력에 간접적으로 영향을 미친다. 따라서, 위의 예들에 따라, 8-12 μm의 종래의 비아 0 직경은 페이스 다운 배치 제조 기법을 사용하여 2-3 μm의 비아 접촉으로 대체될 수 있다. 비아 0의 제거가 더 정확한 픽 앤 플레이스 도구와 조합될 때, 예를 들어, 8-10 μm만큼 낮은 훨씬 더 좁은 다이 접촉 패드 피치가 달성될 수 있다. 예를 들어, 5 μm 미만의, 이를테면 3-5 μm의 다이 접촉 패드 피치들의 추가적인 치밀화는 적응형 리소그래피와의 적응형 기록과의 추가의 조합으로 달성될 수 있다.
다이 접촉 패드 피치, 및 라인 폭 및 간격에 대한 위의 크기들 및 범위들은 예시적인 목적들을 위해 제공되며, 실시예들은 그렇게 제한되지 않는다는 것이 인식되어야 한다. 따라서, 제공된 크기들 및 범위들은, 특히 조합될 때 프로세싱 기법들의 효과를 예시하기 위해 포함된다.
다음의 설명에서 명백해질 바와 같이, 프로세싱 기법들의 조합들은, 별개로 적용된 각각의 프로세싱 기법의 효과들의 합보다 큰 효과를 달성하기 위해, 다이 접촉 패드 크기 및 피치의 감소 및 배선 라인 폭/간격 및 피치의 치밀화를 용이하게 할 수 있다. 예를 들어, 더 정확한 활성 픽 앤 플레이스 기법들이 다이 접촉 패드 x-피치에 영향을 미칠 수 있으며, 다마신 프로세싱은 나란한 다중 층 배선 밀도에 영향을 미친다. 페이스 다운 배치 제조 시퀀스는 비아 0에 대한 필요성을 제거하고, 그에 따라, 부가적인 비아 층을 제거함으로써 접촉 패드 크기 및 피치를 감소시킬 수 있다. 또한, 적응형 리소그래피를 포함한 적응형 기록은 도 3과 관련하여 더 상세히 설명될 바와 같이 패드 크기 대 패드 개구비를 감소시킬 수 있다. 페이스 다운 배치 기술은 또한, 부수적으로, 다이 세트 위에 무기 배리어 층 라이너의 형성을 가능하게 하며, 이는 다이 세트를 캡슐화하는 데 사용되는 몰딩 화합물 층으로부터 상부 다이-대-다이 배선으로의 응력의 전달을 감소시킬 수 있다. 무기 배리어 층은 또한, 몰딩 화합물 층의 몰드 피트들(예를 들어, 공극들)로 인해 균일하지 않은 토포그래피 위에 형성되는 것으로부터 배선을 차폐할 수 있다. 따라서, 이는 간접적으로, 패키지에 기계적 지지 및 견고성을 제공함으로써, 접촉 패드 크기 및 피치를 추가로 감소시키고 배선 라인 폭/간격 및 피치를 감소시킴으로써 밀도를 증가시키는 능력에 기여한다.
다양한 실시예들에서, 도면들을 참조하여 설명이 이루어진다. 그렇지만, 특정 실시예들은 이러한 특정 세부 사항들 중 하나 이상을 사용함이 없이, 또는 다른 알려진 방법들 및 구성들과 조합되어 실시될 수 있다. 이하의 설명에서, 실시예들의 완전한 이해를 제공하기 위해 특정 구성들, 치수들 및 프로세스들 등과 같은 많은 특정 세부 사항들이 기재된다. 다른 경우에, 잘 알려진 반도체 프로세스들 및 제조 기법들은 실시예들을 불필요하게 불명료하게 하지 않기 위해 특별히 상세히 기술되지 않았다. 본 명세서 전반에 걸쳐 "일 실시예"에 대한 언급은 그 실시예와 관련되어 기술되는 특정 특징, 구조, 구성 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 나오는 문구 "일 실시예에서"는 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조들, 구성들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
본 명세서에 사용되는 바와 같은 용어 "위에", "~에", "사이에", "걸쳐 이어지는" 및 "상에"는 하나의 층의 다른 층에 대한 상대 위치를 가리킬 수 있다. 다른 층 "위에", "걸쳐 있는" 또는 그 "상에" 또는 다른 층"에" 접합되거나 그와 "접촉"하는 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층을 가질 수 있다. 층들 "사이의" 하나의 층은 그 층들과 직접 접촉할 수 있거나, 하나 이상의 개재하는 층들을 가질 수 있다.
이제 도 1을 참조하면, 일 실시예에 따른, 복수의 다이-대-다이 상호연결부들(132)을 갖는 패키지-레벨 RDL(130)을 포함하는 패키지(100)의 측단면도 예시가 제공된다. 도시된 바와 같이, 패키지(100)는 몰딩 화합물 층(120)에 캡슐화된 다이 세트, 다이 세트 및 몰딩 화합물 층(120)에 걸쳐 있고, 다이 세트 상에 있고 다이 세트와 전기적으로 연결되는 패키지-레벨 RDL(130)을 포함할 수 있다. 다이 세트 내의 각각의 다이(110)는 복수의 접촉 패드들(114A, 114B, 114T)을 포함하는 다이-레벨 BEOL(back end of the line) 빌드업 구조물(112)을 포함한다. 도시된 바와 같이, 패키지-레벨 RDL은 각각의 다이(110) 사이에 복수의 접촉 패드들(114A)을 연결하는 복수의 다이-대-다이 상호연결부들(132)을 포함한다. 일 실시예에서, 복수의 다이-대-다이 상호연결부들(132)은 하나 이상의 광이미징가능 유기 유전체 층들(144) 내에 매립된다. 다이-대-다이 상호연결부들(132)은 선택적으로, 단일 다마신 및 이중 다마신을 포함하는 다마신 프로세스를 사용하여 형성될 수 있고, 다이 세트 내의 각각의 다이(110)에 대해 복수의 접촉 패드들(114A) 바로 위에 형성된 비아들(134)을 포함한다. 특정 배선 구성들을 예시하기 위해 도 1의 패키지-레벨 RDL(130)의 치수들이 반드시 다이들(110)에 대해 실척대로 도시된 것은 아니라는 것이 인식되어야 한다.
도 1에 도시된 바와 같이, 패키지-레벨 RDL(130)은 또한, 다이-대-다이 연결에 사용되지 않는 다이 접촉 패드들(114B, 114T) 상에 형성될 수 있다. 따라서, 패키지-레벨 RDL(130)은, 예를 들어, 패키지(100)의 최하부 측(133) 상의 랜딩 패드들(154), 이를테면 UBM(underbump metallurgy) 패드들로의 라우팅을 위한 다이-내 상호연결부들(140)을 포함할 수 있다. 다이-내 상호연결부들(140)은, 예를 들어, 팬-인(fan-in) 또는 팬-아웃(fan-out) 라우팅을 위한 비아들(134) 및 상호연결 라인들(136)의 조합들 뿐만 아니라 적층된 비아들(134)을 포함할 수 있다. 솔더 범프들(170) 또는 다른 전기 연결부들은 배선 보드, 인터포저(interposer), 다른 패키지 등과 같은 다른 컴포넌트들로의 전기 연결을 위해 랜딩 패드들(154) 상에 배치될 수 있다. 유사하게, 다이-내 상호연결부들은 단일 다마신 및 이중 다마신을 포함하는 다마신 프로세싱들을 사용하여 형성될 수 있다.
또한, 도 1에 도시된 것은, 예를 들어, 테스트를 위해 사용될 수 있는 (114B에 추가로) 접촉 패드들(114T)을 포함한다. 이들의 목적이 주로 테스트를 위한 것일 수 있기 때문에, 패키지-레벨 RDL(130)을 형성할 때, 패키지-레벨 RDL(130)이 테스트 접촉 패드들(114T)에 전기적으로 연결되지 않도록, 접촉 패드들(114T)은 선택적으로 연결해제될 수 있다. 실시예들에 따르면, 다이-대-다이 상호연결부들을 위해 사용되는 접촉 패드들(114A)은, 다이-내 연결을 위해 사용되는 접촉부 패드들(114B) 또는 테스트 패드들을 위해 사용되는 접촉 패드들(114T)보다 더 작고 더 미세한 피치를 가질 수 있다. 이와 같이, 접촉 패드들(114A)은 직접적으로 프로빙/테스트되지 않을 수 있다. 일 실시예에서, 다이-대-다이 상호연결부들(132)에 사용되는 접촉 패드들(114A)은 25 μm 미만, 또는 더욱 더 구체적으로 5 μm 미만의 피치를 갖는 한편, 테스트에 사용되는 접촉 패드들(114T)은 경우에 따라 50 μm 내지 100 μm의 최소 패드 피치를 가질 수 있다. 다이-내 상호연결부들(140)에 사용되는 접촉 패드들(114B)은 접촉 패드들(114A) 또는 접촉 패드들(114T)의 밀도들, 크기 및 피치를 가질 수 있다.
실시예들에 따른 다이 세트들은, 유사하거나 유사하지 않은 다이들일 수 있는 2개 이상의 다이들(110)을 포함할 수 있다. 일 실시예에서, 다이들(110)은 분할 로직을 포함할 수 있다. 예를 들어, 하나의 IP 로직 블록(예를 들어, 중앙 프로세싱 유닛, CPU)은 하나의 다이에 있을 수 있고, 다른 IP 로직 블록(그래픽 프로세싱 유닛, GPU)은 다른 다이에 있을 수 있다. 다른 예에서, 하나의 IP 블록(예를 들어, 더 작은 트랜지스터 크기와 같은 선택적인 더 작은 프로세싱 노드를 갖는 더 높은 성능 블록)은 하나의 다이(예를 들어, CPU, GPU)에 있고, 다른 IP 블록(예를 들어, 더 큰 트랜지스터 크기와 같이 선택적인 더 큰 프로세싱 노드를 갖는 더 낮은 성능 블록)은 제2 다이(예를 들어, RF, 메모리)에 있다. 분할될 수 있는 다른 적합한 IP 블록들은 MEM/AP(memory-application processor), 전압 조절, 패시브 통합 등을 포함한다. 다이 분할 또는 파티셔닝은 또한, 더 작은 다이 크기들을 초래하고, 칩렛들로 지칭될 수 있다.
도 1을 여전히 참조하면, 도시된 바와 같이, RDL(130)의 최하부 금속 층은 제1 다이(110)의 제1 접촉 패드(114A) 바로 위의 제1 다마신 비아(134), 제2 다이(110)의 제2 접촉 패드(114A) 바로 위의 제2 다마신 비아(134) 및 제1 다마신 비아(134)와 제2 다마신 비아(134)를 연결하는 다마신 상호연결 라인(136)을 포함하는 제1 이중 다마신 다이-대-다이 상호연결부(132)를 포함한다. 이러한 이중 다마신 구조물에서, 제1 다마신 비아, 제2 다마신 비아 및 다마신 상호연결 라인은 연속적인 금속 층이다. 실시예들에 따른 비아들(134)은 동일한 높이일 수 있다. 특히, 동일한 다마신 상호연결 라인(136)에 연결하는 데 사용되는 다마신 비아들(134)은 동일한 높이일 수 있다. 일부 실시예들에서, 이중 다마신 비아들(134)과 단일 다마신 비아들(134) 둘 모두는, 예를 들어, 다수의 금속 층 다마신 다이-대-다이 상호연결 라인들(136)을 수용하기 위해, 다이들(110)의 접촉 패드들(114A) 바로 위에 있을 수 있다.
다이-다이 상호연결부들(132)은 패키지-레벨 RDL(130) 내의 다수의 금속 층들에 형성될 수 있고, 하부 금속 층들의 상호연결 라인들(136) 또는 비아들(134) 상에 형성될 수 있다. 일 실시예에서, 상부 금속 층 이중 다마신 다이-대-다이 상호연결부는 제1 하부 금속 층 비아(134)(또는 다이-대-다이 연결에 사용되지 않는 상호연결 라인(136)) 바로 위의 제1 상부 금속 층 다마신 비아(134), 제2 하부 금속 층 비아(134)(또는 다이-대-다이 연결에 사용되지 않는 상호연결 라인(136)) 바로 위의 제2 상부 금속 층 다마신 비아(134), 및 제1 상부 금속 층 다마신 비아 및 제2 상부 금속 층 다마신 비아를 연결하는 상부 금속 층 다마신 상호연결 라인(136)을 포함한다. 이러한 이중 다마신 구조물에서, 제1 상부 금속 층 다마신 비아, 제2 상부 금속 층 다마신 비아 및 상부 금속 층 다마신 상호연결 라인은 연속적인 금속 층이다. 단지 2개의 금속 층들만이 도시되지만, 더 많은 금속 층들이 추가될 수 있다.
이전에 설명된 바와 같이, 패키지(100)는, 페이스 다운 다이 배치 시퀀스에 이은 몰딩 화합물 층(120)에 의한 캡슐화, 및 이어서 패키지-레벨 RDL(130)의 형성을 사용하여 제조될 수 있어서, 패키지-레벨 RDL(130)의 최상부 측(131)은, 하부 접촉 패드들(114A, 114B)을 노출시키는 개구들(117)을 포함하는 패시베이션 층(116) 및 접촉 패드들(114A, 114B)을 포함하는 다이들(110)의 면들 바로 위에 형성된다(즉, 비아 0이 아닌 것이 요구됨). 접촉 패드들(114A, 114B, 114T) 및 패시베이션 층(116)은, 상호연결부들에 대한 다마신 프로세스들을 포함하는 종래의 백-엔드 반도체 프로세싱 기법들을 사용하여 형성될 수 있는 다이-레벨 BEOL(back end of the line) 빌드업 구조물(112)의 일부일 수 있다. 일 실시예에서, 접촉 패드들(114A, 114B, 114T)은 알루미늄 패드들이지만, 구리 등과 같은 다른 재료들이 사용될 수 있다. 패키지-레벨 RDL(130) 내의 금속 층들은 또한, 적절한 재료들, 이를테면 알루미늄 및 구리를 사용하여 형성될 수 있다.
도 2는 일 실시예에 따른 복수의 다이-대-다이 상호연결부들의 평면도 예시이다. 예시된 특정 실시예에서, 다이-대-다이 상호연결 라우팅(132) 및 상호연결 라인들(136)은 토우 다이들(110)을 연결하는 인접한 행들 사이에서 S-형상을 가질 수 있다. 이러한 방식으로, 다이(110) 에지(111)에 가장 가까운 접촉 패드들(114A)은 연결된 다이(100)의 다이(100) 에지(111)로부터 더 멀리 떨어진 접촉 패드들(114A)에 연결될 수 있다. 유사하게, 다이(110) 에지(111)로부터 더 멀리 있는 접촉 패드들(114A)은 연결된 다이(100)의 다이 에지(111)로부터 가장 가까운 접촉 패드들(114A)에 연결될 수 있다. 또한, S-형상 라우팅은 연결 다이들(110)에서 제1 행으로부터 제2 행으로 접촉 패드들(114A)을 연결할 수 있다. 따라서, 행들은 다이(110) 에지들(111)에 직교할 수 있다. 그러한 S-형상 라우팅은 배선 길이들을 대략 동일하게 유지할 수 있다. 그러나, 이것이 요구되는 것은 아니며, 짧은 배선이 포함될 곳에 폐쇄 접촉 패드들(114A)이 연결되는 것이 가능하다. 실시예들에 따르면, 활용되는 특정 프로세싱 기술들은 다이-대-다이 상호연결부들(132)의 배선 밀도를 달성할 수 있고, 여기서, 상호연결 라인들(136)의 라인 폭들은 1 μm 미만의 라인 폭(Lw) 및 1 μm 미만의 사이 간격(Ls)을 갖는다. 라인 폭 및 간격은, 더 통상적인 BEOL 프로세싱과 유사할 수 있는 다마신 제조 시퀀스들에 부분적으로 기인할 수 있다. 라인 폭 및 간격은 또한, 다이 접촉 패드들(114A)의 증가된 밀도에 기인할 수 있으며, 이는 적응형 리소그래피에 의한 적응형 기록에 의해 용이하게 될 수 있다. 일 실시예에서, 다이-대-다이 상호연결부에 사용되는 복수의 접촉 패드들(114A)은 5 μm 미만의 패드 피치만큼 분리될 수 있다. 다이-내 연결부에 사용되는 접촉 패드들(114B)은 유사하게, 더 큰 패드 피치만큼 이격되거나 분리될 수 있다. 테스트에 사용되는 접촉 패드들(114T 및 114B)은 프로빙을 수용하기 위해 더 큰 패드 크기 및/또는 피치에 의해 분리될 수 있다.
도 3은 일 실시예에 따른, 다이 접촉 패드(114) 크기, 비아(134) 접촉 크기, 및 패시베이션 층(116) 개구(117) 크기들의 평면도 예시이다. 특히, 도 3은 적응형 리소그래피와 함께 적응형 배선을 사용하여 달성될 수 있는 관계들을 예시한다. 이전에 설명된 바와 같이, 다이 페이스 업 배치에 기초하는 종래의 패키지 구조물에서, 그리고 적응형 리소그래피에 의한 적응형 배선 없이, 다이 접촉 패드(114)의 상대적 크기는 비교적 큰 비아 0, 및 패시베이트된 비아 0에 접촉하기 위한 RDL 리소그래피 및 다이 픽 및 플레이스 도구들과 연관된 추가적인 정렬 허용오차들을 수용한다. 실시예들에 따르면, 적응형 리소그래피는 비아(134) 접촉 크기 대 패시베이션 층(116) 개구(117) 크기의 비가 1:1에 근접할 수 있는 비교적 "인클로저가 없는" 배열을 용이하게 한다. 또한, 이러한 비교적 인클로저 없는 배열은 복수의 접촉 패드들(114)의 주연부들(Pp)로부터 복수의 비아들(134)의 주연부들(Pv)의 감소된 오프셋 거리(Doff) 분리를 가능하게 할 수 있다. 일 실시예에서, 패키지(100)의 다이-대-다이 상호연결부들(132)에 사용되는 접촉 패드들(114A)은 3 마이크론 미만의 평균 최소 오프셋 거리(Doff)만큼 분리된다. 그러한 인클로저 없는 배열 및 비아 0의 제거는 추가로, 접촉 패드들(114)의 감소된 크기 및 그에 따른 더 높은 밀도를 가능하게 할 수 있다. 일 실시예에서, 패키지(100)의 다이-대-다이 상호연결부들(132)에 사용되는 접촉 패드들(114A)은 5 μm 미만의 패드 패치(Pp)만큼 분리된다. 이는 추가로, 1δμm 미만의 접촉 패드들 사이의 패드 간격(Ps)에 대응할 수 있다. 인접한 비아들(134) 사이의 비아(134) 간격(Vs)은 비아(134)의 폭이 2 내지 3 μm인 것으로 가정하면 2 μm 미만일 수 있다.
이제 도 4를 참조하고, 도 1을 또한 참조하면, 그러한 미세 다이-대-다이 상호연결부(132) 배선을 형성할 때, 몰딩 화합물 층(120)으로부터 유도된 그러한 응력은, 특히 하부 금속 층들에서 다이-대-다이 상호연결부들(132)을 형성하는 금속 층들에 악영향을 미칠 수 있고 배선 밀도에 대한 제한 인자가 될 수 있음이 관찰되었다. 몰딩 화합물 층의 몰드 피트들(예를 들어, 공극들)은, 후속하여 형성되는 다이-대-다이 상호연결부들에 전사될 수 있는 토포그래피를 생성할 수 있으며, 이는 또한 잠재적으로 배선 밀도를 제한할 수 있다는 것이 관찰되었다. 도 4는 무기 배리어 층(160) 라이너 위에 형성된 이중 다마신 다이-대-다이 상호연결부(132)를 포함하는 패키지-레벨 재배선 층의 개략적인 확대 측단면도 예시이다. 도 4는 또한, 다이들(110)의 확대도를 제공한다. 도시된 바와 같이, 각각의 다이(110)는 실리콘과 같은 반도체 기판 층(113)에 형성된 능동 디바이스들을 포함할 수 있다. 이어서, BEOL 빌드업 구조물(112)이 적어도 부분적으로 접촉 패드들(114A, 114B, 114T)까지 제조된다. 그러한 BEOL 빌드업 구조물은 주로 각각의 다이(110) 내의 배선을 위한 것이다. BEOL 빌드업 구조물(112)은, 백-엔드 층간 유전체(ILD)에 공통인 다양한 적합한 재료들, 이를테면 실리콘 이산화물, 저-k 유전체들을 위한 유기실리카 막들, 중합체들 등으로 형성된 유전체 층들(109)을 포함할 수 있다. 일 실시예에서, BEOL 빌드업 구조물(112)은 무기 유전체 층들(109)을 포함한다. BEOL 빌드업 구조물(112)은 추가적으로, 단일 다마신 및 이중 다마신 프로세싱과 같은 백-엔드 프로세싱에 공통인 것을 사용하여 형성된 금속 배선 층들(119)을 포함할 수 있다. 예시적인 재료들은 구리 및 알루미늄을 포함한다. 시드 층들, 배리어 층들, 에칭 정지 층들 등을 포함하는 다른 재료 층들이 일반적인 관행으로서 존재할 수 있다.
실시예들에 따르면, 컨포멀 무기 배리어 층(160) 라이너는, 몰딩 화합물 층(120) 전에, 다이 세트 상에 침착될 수 있다. 무기 배리어 층(160)은 다이들(110)의 측벽들(111) 사이에서 측방향으로 연장될 수 있다. 또한, 패키지-레벨 RDL(130) 최상부 측(131)은 무기 배리어 층(160) 바로 위에 형성되고, 다이 세트 내의 다이들(110) 사이에서 측방향으로 무기 배리어 층(160) 바로 위에 걸쳐 있을 수 있다. 실시예들에 따르면, 무기 배리어 층(160)은 실리콘 질화물, 또는 다른 질화물들, 탄화물들, 산화물들, 또는 심지어 적절한 금속과 같은 적합한 재료들로 형성될 수 있다. 추가적으로, 무기 배리어 층(160)은 몰딩 화합물 층(120)으로부터의 탈가스에 대한 배리어로서 작용하고, 패키지-레벨 RDL(130)의 유전체 층들(144) 내의 피팅(pitting)을 감소시킬 수 있다. 예를 들어, 피팅은 경화 후의 몰딩 화합물 층(120)의 불균일한 표면에 기인할 수 있거나, 또는 표면 거칠기는 몰딩 화합물 층(120) 내의 충전제 입자들의 표면들을 따르는 몰딩 화합물 유기 재료들의 표면 장력에 기인할 수 있다. 탈가스 감소 및 평면성은 또한, 더 통상적인 BEOL-타입 다이-대-다이 상호연결부 형성을 가능하게 한다.
이제 도 5를 참조하면, 일 실시예에 따른, 채널 폭(Wch) 및 채널 깊이(Dch)를 도시하는, 복수의 다이-대-다이 상호연결부들(132)에 대한 평면도 예시가 제공된다. 특히, 본 명세서에서 설명되는 실시예들은 증가된 접촉 패드(114A) 밀도 및 다이-대-다이 상호연결부(132) 밀도를 지원할 수 있다. 이러한 증가된 밀도는 채널 깊이(Dch) 및 채널 폭(Wch)을 감소시킬 수 있거나, 또는 채널 깊이(Dch)의 접촉 패드(114A) 밀도 및 채널 폭(Wch)의 접촉 패드(114A) 간격 및 배선 밀도를 증가시킬 수 있다. 따라서, 실시예들에 따라 설명된 패키징 시퀀스들은 극도로 높은 입력/출력(IO)을 갖는 고 대역폭 애플리케이션들을 지원하도록 스케일링될 수 있다.
도 6은 일 실시예에 따른 패키지의 방법에 대한 흐름도이다. 도 7a 내지 도 7h는 일 실시예에 따른 패키지를 형성하는 방법의 개략적인 측단면도 예시들이다. 명확성 및 간결성을 위해, 도 6 및 도 7a 내지 도 7h의 구조물들 및 프로세스 흐름은 다음의 설명에서 함께 설명된다.
도 7a에 도시된 바와 같이, 동작(6010)에서, 다이 세트가 캐리어 기판(101) 상에 아래로 향하게 배치된다. 캐리어 기판(101)은 실리콘 웨이퍼, 유리, 금속 등과 같은 임의의 적합한 강성 캐리어일 수 있다. 구체적으로, 다이들(110)은 캐리어 기판(101) 상의 임시 접착 층 상에 배치될 수 있다. 2개의 다이들(110)을 포함하는 단일 다이 세트만이 예시되지만, 다이 세트는 추가적인 다이들을 포함할 수 있다. 또한, 패키지들의 어레이의 대규모 제조를 위해, 다이 세트들의 어레이가 캐리어 기판(101) 상에 배치될 수 있다. 전술된 바와 같이, 각각의 다이(110)는 복수의 접촉 패드들(114A, 114B, 114T), 및 복수의 접촉 패드들(114A, 114B, 114T)을 노출시키는 개구들(117)을 갖는 패시베이션 층(116)을 포함할 수 있다.
이어서, 동작(6020)에서, 무기 배리어 층(160)이 선택적으로, 다이들(110)의 후면 측들 위에 그리고 다이들(110) 사이의 캐리어 기판(101) 상에 침착될 수 있다. 도시된 바와 같이, 무기 배리어 층(160)은, 실리콘 질화물, 또는 다른 질화물, 탄화물, 산화물, 또는 금속과 같은 재료로 형성된, 다이(110) 측벽들(111)을 포함하여, 노출된 표면을 따른 컨포멀 박막일 수 있다. 이어서, 동작(6030)에서 다이들(110)이 캡슐화될 수 있고, 여기서 몰딩 화합물 층(120)이 다이들(110) 위에 그리고 그 사이에 형성된다. 이 시점에서, 오버몰딩된 다이 세트들은 몰딩된 구조물의 두께를 감소시키기 위해 연마/연삭될 수 있다. 실시예에서, 그러한 연삭 동작은 다이들(110)의 후면 측들(115)로부터 몰딩 화합물 층(120) 및 무기 배리어 층(160)을 제거할 수 있다. 이는 총 z-높이 감소를 용이하게 하고, 더 작은 몰딩 화합물 볼륨으로 몰드 유도 응력의 양을 감소시키고, 그리고 가능하게는 다이들(110)의 후면 측들(115)에서의 열 교환을 위한 열 속성들을 개선할 수 있다. 이어서, 캐리어 기판은 도 7b에 도시된 바와 같이 동작(6040)에서 제거될 수 있다. 이 시점에서, 다이들(110)의 후방 측들(115)을 포함하는 재구성된 구조물의 후방 측은 추가적인 프로세싱을 위해 제2 캐리어 기판에 선택적으로 부착될 수 있다.
이어서, 동작(6050)에서, 적응형 리소그래피 및/또는 다마신 상호연결부들과 같은 본 명세서에서 설명된 다양한 기법들의 조합들을 사용하여, 다이-대-다이 배선을 포함하는 패키지-레벨 RDL(130)이 다이 접촉 패드들(114A, 114B) 바로 위에 형성된다. 이제, 도 7c에 예시된 실시예를 참조하면, 유전체 층(144)이 다이 세트들의 전면 위에 침착되고 패턴화된다. 예시된 특정 실시예에서, 유전체 층(144)은 비아 개구들(234), 및 비아 개구들(234) 및 트렌치 개구들(236)을 포함하는 다마신 구조물들을 형성하도록 패턴화된다. 유전체 층(144)은 백-엔드 층간 유전체(ILD)에 공통인 다양한 적합한 재료들, 이를테면 실리콘 이산화물, 저-k 유전체들을 위한 유기실리카 막들, 중합체들 등으로 형성될 수 있다. 일부 실시예들에서, 다수의 유전체 층들(144) 및 개재 에칭 정지 층들이 이중 다마신 구조물을 형성하는 데 활용될 수 있다. 특정 실시예에서, 유전체 층(144)은 광이미징가능 폴리이미드(PI)와 같은 광이미징가능 중합체로 형성된다. 그러한 실시예에서, 다마신 비아 개구(234) 및 트렌치 개구들(236)은 복수의 광이미징가능 중합체 층들의 영구적인 영역들을 현상하고, 이어서 광이미징가능 중합체 층들의 미현상된 영역들을 용해시킴으로써 형성될 수 있다. 더 구체적으로, 영구적인 영역들은 마스크를 통해 광에 노출되고, 이어서, 가교를 겪도록 현상되어, 용매에 대해 노출되지 않은 구역들보다 덜 가용성이 된다. 이어서, 채광 비아 개구들(234) 및 트렌치 개구들(236)은 도금과 같은 적합한 기법을 사용하여 구리와 같은 전기 전도성 재료로 충전되어, 이중 다마신 다이-대-다이 상호연결부들(132) 및 비아들(134)을 포함하는 도 7d에 예시된 구조물을 초래할 수 있다. 이와 같이, 연속적인 금속 층으로서 다마신 비아(134) 및 다마신 상호연결 라인(136)(트렌치)과 함께, 다마신 비아들 및 트렌치들을 형성하기 위해 단일 도금 단계가 사용될 수 있다.
전기 전도성 재료의 추가 후에, 성장 표면은 도 7e에 도시된 바와 같이 평탄화되어, 유전체 층(144) 최상부 표면(145)을 따라 평탄한 최상부 표면, 및 노출된 비아(134) 최상부 표면들(135) 및 상호연결 라인(136) 최상부 표면들(137)을 형성할 수 있다. 이어서, 도 7c 내지 도 7e의 시퀀스는 패키지-레벨 RDL(130)이 형성될 때까지 도 7f 내지 도 7h에 도시된 바와 같이 다수의 유전체 층들(144) 및 금속 층들에 대해 반복될 수 있다. 이는 솔더 범프들(170)의 볼 드롭(ball drop) 및 다수의 패키지들(100)로의 싱귤레이션(singulation)이 뒤따를 수 있다. 그러한 평탄화 방법들로, 다마신 패키지-레벨 RDL(130)의 다수의 레벨들은, 보다 통상적인 RDL 기술에서 사용되는 바와 같이 하부 박막들의 토포그래피에 의해 제한되지 않으면서 달성될 수 있다. 이러한 방식으로, 더 높은 밀도로 더 많은 배선 층들이 형성될 수 있다. 또한, 적응형 배선 및 적응형 리소그래피와 조합될 때, 비아 피치 밀도는 주로 리소그래피 한계들에 의해 결정되어, 높은 수율, 높은 밀도의 다이-대-다이 상호연결부들(132)을 초래한다.
이 시점까지, 캐리어 기판 상에 배치된 후에 이산적인 다이들(110) 사이에 다이-대-다이 상호연결부들을 형성하는 것과 관련하여 다양한 제조 시퀀스들이 설명되었다. 적응적 기록 및 적응적 패터닝 기법들은 또한, 싱귤레이션(singulation) 전에 그리고 BEOL 다이-레벨 빌드업 구조물 제조 시퀀스의 최종 페이즈들 동안 웨이퍼 스케일에서 다이 영역들의 다이 스티칭을 위해 활용될 수 있다. 따라서, 그러한 기법들은 동일한 칩 또는 동일한 실리콘 층 내에 다이 영역 세트들의 다이 영역-대-다이 영역 상호연결부들을 형성하는 데 활용될 수 있다. 또한, 그러한 기법들은 또한, 다이 영역 세트들에 대한 맞춤형 밀봉 링 구조물들을 통합할 수 있다. 이 태양에서, 웨이퍼 다이싱 동안 상이한 다이 영역 세트들이 카빙될(carved) 수 있다. 또한, 이러한 다이 스티칭은 단일 레티클 크기보다 큰 단일 칩 내에 다이 영역 세트들을 제조하는 데 활용될 수 있다.
이제 도 8a를 참조하면, 맞춤형 다이 영역-대-다이 영역 상호연결부들(232)을 갖는 실시예에 따른 다이 영역들(210)의 어레이를 포함하는 반도체 기판(202)(예를 들어, 실리콘 웨이퍼)의 개략적인 평면도 예시가 제공된다. 도 8b는 일 실시예에 따른, 스티칭된 다이 영역-대-다이 영역 상호연결부들(232)을 갖는 다이 영역 세트를 포함하는 칩의 개략적인 단면도 예시이다. 도 8c는 일 실시예에 따른, 스티칭된 다이 영역들의 하부 금속성 밀봉들의 외측 주연부들 위에 놓이는 상부 금속성 밀봉의 개략적인 평면도 예시이다. 도 1과 관련하여 다이-대-다이 상호연결부(132) 라우팅의 논의와 유사하게, 다이 영역-대-다이 영역 상호연결부(232) 라우팅은 동일한 반도체 기판(202)에 형성될 수 있는 인접한 다이 영역들(210)을 물리적으로 그리고 전기적으로 연결한다. 이 경우, 상부 금속성 밀봉들(222)은 또한, 하나 이상의 다이 영역들(210)의 각각의 다이 세트에 대해 다이 영역들(210)의 주연부들 주위에 선택적으로 형성될 수 있다. 따라서, 상부 금속성 밀봉들(222)은 다이 영역들(210)을 형성하는 데 사용되는 레티클로 완료되지 않는다. 대신에, 상부 금속성 밀봉들(222)은 다이 영역-대-다이 영역 상호연결부(232) 라우팅을 형성하는 데 사용되는 제작 시퀀스 동안 형성될 수 있다. 여기서, 픽 앤 플레이스 제한들과 대조적으로, 리소그래피 제어로 인해 배치 정확도가 잘 제어되기 때문에, 접촉 패드 밀도가 매우 타이트할 수 있다. 또한, 평탄한 고체 표면은 미세 배선 밀도에 도움이 되는 환경을 제공한다.
도시된 바와 같이, 스티칭된 다이 영역-대-다이 영역 상호연결부(232)를 갖는 칩(200)은 제1 다이 영역(210A) 및 제1 다이 영역(210A)과 별개인 제2 다이 영역(210B)을 포함하는 반도체 기판(202)(예를 들어, 실리콘 웨이퍼)을 포함할 수 있다. BEOL(back-end-of-the-line) 빌드업 구조물(212)이 제1 다이 영역(210A) 및 제2 다이 영역(210B)에 걸쳐 있다. 일 실시예에서, BEOL 빌드업 구조물(212)은 제1 다이 영역(210A)의 제1 주연부 영역 위의(그리고 외부의) 제1 하부 금속성 밀봉(221), 제2 다이 영역(210B)의 제2 주연부 영역 위의(그리고 외부의) 제2 하부 금속성 밀봉(221)을 포함한다. 예를 들어, 제1 및 제2 하부 금속성 밀봉들(221)은 밀봉 링들일 수 있다. BEOL 빌드업 구조물(212)은 추가적으로, 제1 및 제2 다이 영역들(210A, 210B)에 그리고 선택적으로 하부 금속성 밀봉들(221)에 전기적으로 연결될 수 있는, 전술된 접촉 패드들(114A, 114B, 114T)과 유사한 복수의 접촉 패드들(214A, 214B, 214T)을 포함할 수 있다. BEOL 빌드업 구조물(212)은 추가적으로, BEOL 빌드업 구조물(112)로 설명된 것들과 유사한 유전체 층들(209) 및 배선 층들(219)을 포함한다. 하부 금속성 밀봉들(221)은 동일한 재료들로 형성될 수 있다.
실시예들에 따른 다이 영역들(210A, 210B)은 코어 로직 회로들, 다이-대-다이 입력/출력 회로들 등을 포함하는 활성 영역들을 포함할 수 있다. 다이 라우팅(250)은 BEOL 빌드업 구조물(212) 내에 형성되고 다이-대-다이 입력/출력 회로들에 연결될 수 있다. 도 8a를 참조하면, 특히 다이 라우팅(250)은 다이 영역들(210)의 하나 이상의 측면들을 따라 미리 제조된다. 예시된 실시예에서, 다이 라우팅(250)은 2개의 대향 측면들을 따라 형성되지만, 이는 예시적이며, 다이 라우팅(250)은 임의의 인접한 다이 영역(210)과의 스티칭을 위해 다이 영역들(210)의 임의의 및 모든 측면들을 따라 형성될 수 있다.
실시예들에 따르면, 어느 다이 영역 세트들이 함께 스티칭되고 스크라이빙될지를 결정하기 위해, 칩-레벨 RDL(230)을 형성하기 전에, 다이 영역들(210)이 테스트될 수 있다. 따라서, 스크라이브/다이싱 영역들의 형성 다이 영역-대-다이 영역 상호연결부(232)의 라우팅 및 선택은 각각의 다이 영역(210) 주위에 맞춤화된다. 칩-레벨 RDL(230)은 유사한 제조 기법들을 사용하여, 이전에 설명된 패키지-레벨 RDL(130)과 유사하게 형성될 수 있다. 예를 들어, 유전체 층들(244)은 광이미징가능 중합체 또는 다른 일반적인 ILD 재료들로 형성될 수 있다. 마찬가지로, 금속 층들은 구리, 알루미늄 등으로 형성될 수 있고, 다마신일 수 있거나 또는 그렇지 않을 수 있다. 일 실시예에서, 상부 금속성 밀봉들(222)은 다이 세트의 다이 영역들(210) 내의 하부 금속성 밀봉들(221) 위에 다이 세트들의 주연부를 따라 형성된다. 따라서, 칩-레벨 RDL(230) 내의 상부 금속성 밀봉(222)은 하부 BEOL 빌드 업 구조물(212)의 하부 금속성 밀봉들(221)의 주연부들 위에 있을 수 있다. 따라서, 도 8c에 예시된 실시예에 도시된 바와 같이, 상부 금속성 밀봉(222)은 칩(200)에 대한 인접한 다이 영역들(210) 사이의 하부 금속성 밀봉들(221)의 부분들 위에 있지 않을 수 있다.
칩-레벨 RDL(230)은 밀도 요건들에 기초하여 상이한 제조 기법들을 사용할 수 있다. 예를 들어, BEOL 빌드업 구조물들에 일반적으로 사용되는 구리 다마신 및 산화물 유전체 층(무기) 시퀀스는 더 높은 비용과 함께 최고 밀도를 달성할 수 있다. 약간 더 적은 밀도 및 더 적은 비용으로 알루미늄 다마신 및 산화물 유전체 층 시퀀스를 사용하는 것이 가능할 수 있다. 광이미징가능 중합체 유전체 층과 함께 구리 다마신을 사용하는 것은 다소 더 낮은 밀도로 비용을 추가로 감소시킬 수 있다.
일 실시예에서, 칩(200)은 구리 다마신 상호연결부들 및 산화물(무기) 유전체 층(209)을 사용하여 형성된 BEOL 빌드업 구조물(212)을 포함한다. 상부 칩-레벨 RDL(230)은 광이미징가능 중합체 유전체 층(244)과 함께 구리 다마신으로 형성된다. 칩-레벨 RDL(230)은 다이-대-다이 상호연결부들(132)과 관련하여 전술된 바와 유사한 상호연결 라인(336) 및 비아들(334)을 포함하는 다이 영역-대-다이 영역 상호연결부들(232)을 포함한다.
이제 도 9를 참조하면, 실시예들에 따른 맞춤형 금속성 밀봉을 갖는 스티칭된 다이 영역 구조물을 갖는 칩(200)을 형성하는 방법의 흐름도가 제공된다. 동작(9010)에서, BEOL 빌드업 구조물(212)은 접촉 패드들(214)까지 부분적으로 형성된다. 즉, 금속 라우팅의 상당한 부분이 형성되지만, UBM(underbump metallurgy) 패드들과 같은 랜딩 패드들(254)을 제조하는 지점까지 프로세싱이 계속되지 않았다. 이 단계에서, 금속 라우팅의 프로세싱은 종래의 웨이퍼 테스트 방법들에 대한 지점에 아직 도달하지 않았다. 동작(9020)에서, 다이 영역들은 접촉 패드들(214T)을 프로브함으로써 테스트되고, 프로세스 데이터에 기초하여 다이 영역 세트들로 비닝된다(binned)(예를 들어, 양호한 또는 불량한 것으로 식별됨). 예를 들어, 프로세스 데이터는 FEOL(front-end-of-the-line) 및/또는 초기 BEOL 제조 단계들로부터의 초기 전기 테스트 데이터, 광학 테스트 데이터, 및 웨이퍼 다이 위치에 대한 수율 추세들에 기초할 수 있다. 데이터는 전기 테스트 또는 광학 검사 데이터를 포함할 수 있다. 예를 들어, 전기 테스트 데이터는 트랜지스터들 또는 상호연결부들, 간단한 회로들(예를 들어, 링 오실레이터 등)의 전기적 품질을 결정하기 위한 프로브(터치) 테스트들을 포함할 수 있다. 프로브 터치다운 테스트는 후속 세정/수리 동작들을 동반할 수 있다. 다이 영역들을 비닝하기 위해 노-터치(no-touch) 테스트가 또한 활용될 수 있다. 예시적인 노-터치 테스트 방법들은 다이 세트들을 식별하기 위한 광학 검사 및 계통적(예를 들어, 웨이퍼 맵들) 및 이력 트렌드들, 및 투사 수율을 포함한다. 노-터치 테스트는 무선 주파수 또는 광학 프로브들, 또는 테스트 신호들이 테스트 중인 다이 영역으로 전파되는 원격 영역 상에서의 프로빙을 포함할 수 있다.
이 정보에 기초하여, 동작들(9032 및 9034)에서, 단일 다이 영역 세트들 및 다수의 다이 영역 세트들에 대해 맞춤형 노출들이 수행되고, 동작(9040)에서 프로세싱이 계속되어 칩-레벨 RDL(230), 다이 영역-대-다이 영역 상호연결부들(232) 및 상부 금속성 밀봉들(222)을 프로세싱한다. 이어서, 이러한 시퀀스는 칩-레벨 RDL(230)이 완료될 때까지 반복된다. 이어서, 동작(9050)에서, 특정된 다이 영역 세트들로 칩들(200)을 스크라이빙하기 위해 맞춤형 스크라이빙이 수행될 수 있다.
대안적인 시퀀스에서, 칩-레벨 RDL(230), 다이-대-다이 상호연결부들(232) 및 밀봉 링들은 다이 영역 세트들을 테스트 및 결정하기 전에 프로세싱될 수 있으며, 이어서 다이 영역 세트들의 스크라이빙이 뒤따른다. 이러한 제조 시퀀스에서, 스크라이빙은 도 10에 도시된 바와 같이 일부 칩들(200)의 하나 이상의 측면들을 따라 다이-대-다이 상호연결부들(232)을 통해 절단하는 것을 포함할 수 있다. 따라서, 칩들(200)의 하나 이상의 스크라이빙된 에지들(즉, 칩-레벨 RDL의 측면 표면)은 노출된 상호연결 라인들(336)을 포함할 수 있다. 그러한 제조 시퀀스에서, 상호연결 라인들(232)은 상부 금속성 밀봉들(222)을 통해 형성될 수 있거나, 또는 상부 금속성 밀봉들(222)은 상호연결 라인들(232)을 수용하기 위해 칩들(200)의 에지들 주위에 부분적으로 형성될 수 있다.
실시예들의 다양한 태양들을 이용함에 있어서, 다이-대-다이 라우팅을 갖는 패키지를 형성하기 위해 위의 실시예들의 조합 또는 변형이 가능하다는 것이 통상의 기술자에게 명백하게 될 것이다. 실시예들이 구조적 특징들 및/또는 방법론적 동작들에 대해 특정한 표현으로 기술되었지만, 첨부된 청구항들이 반드시 기술된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 대신에, 개시된 특정 특징들 및 동작들은 예시하는 데 유용한 청구항들의 실시예들로서 이해되어야 한다.

Claims (30)

  1. 패키지로서,
    몰딩 화합물 층에 캡슐화된 다이 세트;
    상기 다이 세트 및 상기 몰딩 화합물 층에 걸쳐 있고, 다이 세트 상에 있고 상기 다이 세트와 전기적으로 연결되는 패키지-레벨 재배선 층(redistribution layer, RDL)을 포함하고;
    상기 다이 세트 내의 각각의 다이는 복수의 접촉 패드들을 포함하는 다이-레벨 BEOL(back end of the line) 빌드업 구조물을 포함하고;
    상기 패키지-레벨 RDL은 각각의 다이 사이에 상기 복수의 접촉 패드들을 연결하고 하나 이상의 광이미징가능(photoimageable) 유기 유전체 층들 내에 매립된 복수의 다이-대-다이 상호연결부들을 포함하는, 패키지.
  2. 제1항에 있어서, 상기 복수의 다이-대-다이 상호연결부들은 다마신(damascene) 상호연결부들을 포함하고, 상기 다이 세트 내의 각각의 다이에 대한 상기 BEOL 빌드업 구조물은 다마신 금속 배선 층들을 포함하는, 패키지.
  3. 제2항에 있어서, 상기 다마신 상호연결부들은 구리 다마신 상호연결부들을 포함하는, 패키지.
  4. 제2항에 있어서, 상기 다마신 상호연결부들은 상기 패키지-레벨 RDL의 다수의 금속 층들 내에 다마신 상호연결 라인들을 포함하는 다층 다마신 상호연결부들을 포함하는, 패키지.
  5. 제2항에 있어서, 상기 다마신 상호연결부들은 상기 다이 세트 내의 각각의 다이에 대한 상기 복수의 접촉 패드들 바로 위에 형성된 대응하는 복수의 비아들을 포함하는, 패키지.
  6. 제5항에 있어서, 상기 다이 세트 내의 각각의 다이에 대한 상기 복수의 접촉 패드들 바로 위에 형성되는 비아들은 동일한 높이인, 패키지.
  7. 제5항에 있어서, 상기 다마신 상호연결부들은 제1 다이의 제1 접촉 패드 바로 위의 제1 다마신 비아, 제2 다이의 제2 접촉 패드 바로 위의 제2 다마신 비아 및 상기 제1 다마신 비아와 상기 제2 다마신 비아를 연결하는 다마신 상호연결 라인을 포함하는 제1 다이-대-다이 상호연결부를 포함하고, 상기 제1 다마신 비아, 상기 제2 다마신 비아 및 상기 다마신 상호연결 라인은 연속적인 금속 층인, 패키지.
  8. 제5항에 있어서, 상기 복수의 비아들의 주연부들은 3 마이크론 미만의 평균 최소 오프셋 거리만큼 상기 복수의 접촉 패드들의 주연부들로부터 분리되는, 패키지.
  9. 제2항에 있어서,
    상기 다이 세트는 제1 다이 및 제2 다이를 포함하고;
    상기 패키지-레벨 RDL은 상기 제1 다이에 대한 제1 다이-내 상호연결부들 및 상기 제2 다이에 대한 제2 다이-내 상호연결부들을 포함하는, 패키지.
  10. 제2항에 있어서, 각각의 다이에 대한 상기 BEOL 빌드업 구조물은 복수의 테스트 접촉 패드들을 포함하고, 상기 패키지-레벨 RDL은 각각의 다이에 대한 상기 테스트 접촉 패드들에 전기적으로 연결되지 않는, 패키지.
  11. 제10항에 있어서, 상기 복수의 접촉 패드들은 복수의 알루미늄 패드들인, 패키지.
  12. 제1항에 있어서,
    상기 패키지-레벨 RDL은 상기 다이 세트 내의 각각의 다이에 대한 상기 복수의 접촉 패드들 바로 위에 형성된 복수의 비아들을 포함하고;
    상기 복수의 비아들의 주연부들은 3 마이크론 미만의 평균 최소 오프셋 거리만큼 상기 복수의 접촉 패드들의 주연부들로부터 분리되는, 패키지.
  13. 제12항에 있어서,
    상기 다이 세트는 제1 다이 및 제2 다이를 포함하고;
    상기 복수의 비아들은 상기 제1 다이의 제1 접촉 패드 바로 위의 제1 비아 및 상기 제2 다이의 제2 접촉 패드 바로 위의 제2 비아를 포함하고;
    이중 다마신 다이-대-다이 상호연결부는 상기 제1 비아 바로 위의 제1 다마신 비아, 상기 제2 비아 바로 위의 제2 다마신 비아, 및 상기 제1 다마신 비아와 상기 제2 다마신 비아를 연결하는 다마신 상호연결 라인을 포함하고, 상기 제1 다마신 비아, 상기 제2 다마신 비아 및 상기 다마신 상호연결 라인은 연속적인 금속 층인, 패키지.
  14. 제1항에 있어서,
    상기 다이 세트 위에 그리고 상기 다이 세트와 상기 몰딩 화합물 층 사이에 무기 배리어 층을 더 포함하고;
    상기 패키지-레벨 RDL은 상기 다이 세트 내의 다이들 사이에서 측방향으로 상기 무기 배리어 층 위에 걸쳐 있는, 패키지.
  15. 제12항에 있어서, 상기 복수의 다이-대-다이 상호연결부들은,
    제1 다이의 제1 접촉 패드에 연결된 제1 다마신 비아, 제2 다이의 제2 접촉 패드에 연결된 제2 다마신 비아 및 상기 제1 다마신 비아와 상기 제2 다마신 비아를 연결하는 다마신 상호연결 라인을 포함하는 제1 이중 다마신 다이-대-다이 상호연결부를 포함하고, 상기 제1 다마신 비아, 상기 제2 다마신 비아 및 상기 다마신 상호연결 라인은 연속적인 금속 층이고, 상기 다마신 상호연결 라인은 상기 제1 다이와 상기 제2 다이 사이에서 측방향으로 상기 무기 배리어 층 바로 위에 걸쳐 있는, 패키지.
  16. 제1항에 있어서, 각각의 다이에 대한 상기 복수의 접촉 패드들은 5 μm 미만의 패드 피치만큼 분리되는, 패키지.
  17. 제16항에 있어서, 상기 복수의 다이-대-다이 상호연결부들은 1 μm 미만의 라인 폭 및 1 μm 미만의 간격을 갖는 나란한 상호연결 라인들을 포함하는, 패키지.
  18. 패키지로서,
    몰딩 화합물 층에 캡슐화된 다이 세트;
    상기 다이 세트 위에 그리고 상기 다이 세트와 상기 몰딩 화합물 층 사이의 무기 배리어 층;
    상기 몰딩 화합물 층에 걸쳐 있고, 상기 다이 세트 상에 있고 상기 다이 세트와 전기적으로 연결되는 패키지-레벨 재배선 층(RDL)을 포함하고;
    상기 패키지-레벨 RDL은 상기 다이 세트 내의 다이들 사이에서 측방향으로 상기 무기 배리어 층에 걸쳐 있고;
    상기 다이 세트 내의 각각의 다이는 복수의 접촉 패드들을 포함하는 다이-레벨 BEOL(back end of the line) 빌드업 구조물을 포함하고;
    상기 패키지-레벨 RDL은 각각의 다이 사이에 상기 복수의 접촉 패드들을 연결하는 복수의 다이-대-다이 상호연결부들을 포함하는, 패키지.
  19. 제18항에 있어서, 상기 패키지-레벨 RDL은 상기 다이 세트에 걸쳐 있는 유기 유전체 층, 및 상기 다이 세트 내의 각각의 다이에 대한 복수의 접촉 패드들 바로 위에서 상기 유기 유전체 층을 통해 연장되는 복수의 비아들을 포함하는, 패키지.
  20. 제19항에 있어서, 상기 복수의 비아들의 주연부들은 3 마이크론 미만의 평균 최소 오프셋 거리만큼 상기 복수의 접촉 패드들의 주연부들로부터 분리되는, 패키지.
  21. 제19항에 있어서, 상기 복수의 비아들은 다마신 상호연결부들의 일부인, 패키지.
  22. 제21항에 있어서, 상기 다마신 상호연결부들은 상기 다이 세트 내의 각각의 다이에 대한 복수의 접촉 패드들 사이에서 상기 복수의 비아들을 연결하는 다마신 상호연결 라인들을 포함하고, 상기 다마신 상호연결 라인들은 상기 다이 세트 사이에서 측방향으로 상기 무기 배리어 층 바로 위에 있는, 패키지.
  23. 방법으로서,
    캐리어 기판 상에 다이 세트를 아래로 향하게 배치하는 단계;
    상기 다이 세트를 몰딩 화합물에 캡슐화하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 다이 세트의 위치를 측정하는 단계;
    상기 다이 세트의 측정된 위치를 베이스라인 위치와 비교하고, 수정된 배선 패턴을 결정하는 단계; 및
    복수의 광이미징가능 중합체 층들의 영구적인 영역들을 현상하고, 이어서 상기 광이미징가능 중합체 층들의 미현상된 영역들을 용해시킴으로써 상기 복수의 광이미징가능 중합체 층들에서 복수의 다이-대-다이 상호연결부들을 형성하기 위해 상기 수정된 배선 패턴에 기초하여 상기 다이 세트들 위에 패키지-레벨 재배선 층(RDL)을 형성하는 단계를 포함하는, 방법.
  24. 제23항에 있어서, 상기 다이 세트를 상기 몰딩 화합물에 캡슐화하기 전에 상기 다이 세트 및 상기 캐리어 기판 위에 무기 배리어 층 라이너를 침착하는 단계를 더 포함하는, 방법.
  25. 제24항에 있어서, 상기 패키지-레벨 RDL은 이중 다마신 다이-대-다이 상호연결부들을 형성하는 것을 포함하는, 방법.
  26. 칩으로서,
    동일한 반도체 층에 형성된 다이 영역 세트;
    상기 다이 영역 세트 위에 형성되는 BEOL(back end of the line) 빌드업 구조물 - 상기 BEOL 빌드업 구조물은 복수의 접촉 패드들을 포함함 -;
    상기 BEOL 빌드업 구조물을 가로질러 그리고 상기 다이 영역 세트 위에 걸쳐 있는 칩-레벨 재배선 층(RDL)을 포함하고;
    상기 칩-레벨 RDL은 각각의 다이 영역 사이에 상기 복수의 접촉 패드들을 연결하는 복수의 다이 영역-대-다이 영역 상호연결부들을 포함하는, 칩.
  27. 제26항에 있어서, 상기 복수의 다이 영역-대-다이 영역 상호연결부들은 하나 이상의 광이미징가능 유기 유전체 층들 내에 매립되는, 칩.
  28. 제27항에 있어서, 상기 BEOL(back end of the line) 빌드업 구조물은 무기 유전체 층들에 형성된 복수의 배선 층들을 포함하는, 칩.
  29. 제26항에 있어서, 상기 BEOL 빌드업 구조물은 각각의 대응하는 다이 영역 주위의 하부 금속성 밀봉, 및 상기 하부 금속성 밀봉들의 외측 주연부들 위에 놓인 상부 금속성 밀봉을 포함하는, 칩.
  30. 제26항에 있어서, 상기 복수의 다이-대-다이 상호연결부들은 테스트 전에 형성되고, 복수의 절단 상호연결 라인들을 포함하는 상기 칩-레벨 RDL의 측면을 더 포함하는, 칩.
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