KR20230040057A - 시스템의 읽기 성능을 개선하기 위한 장치 및 방법 - Google Patents
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Abstract
본 기술은 복수의 비휘발성 메모리 셀을 포함하며 서로 다른 데이터 입출력 속도를 가지는 복수의 저장 영역을 포함하는 메모리 장치, 및 메모리 장치와 적어도 하나의 데이터 경로로 연결되어, 외부 장치에서 전달된 읽기 명령에 대응하는 미리 읽기(readahead) 동작을 수행하며, 읽기 명령의 수신과 미리 읽기 동작의 완료의 시간차에 대응하여 미리 읽기 동작에 의해 확보한 미리 읽기 데이터에 대한 데이터 속성을 결정하고, 데이터 속성에 따라 미리 읽기 데이터를 복수의 저장 영역 중 하나에 저장하는 컨트롤러를 포함하는 메모리 시스템을 제공한다.
Description
본 발명은 메모리 시스템 및 데이터 처리 시스템에 관한 것으로서, 구체적으로 시스템 내 미리 읽기 성능을 개선하기 위한 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력할수록, 경쟁력을 가질 수 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 데이터 처리 시스템 내 호스트가 메모리 시스템에 요청하는 읽기 데이터를 메모리 시스템이 보다 빠르게 호스트에 전달하기 위해, 메모리 시스템에서 수행되는 미리읽기(readahead) 동작을 개선하는 장치와 방법을 제공할 수 있다. 메모리 시스템은 데이터 입출력 속도가 상이한 복수의 버퍼를 구비하고, 미리읽기 동작을 통해 준비된 데이터를 복수의 버퍼에 저장하는 과정에서 미리읽기 동작을 통해 데이터를 준비한 시점부터 호스트에 미리읽기된 데이터를 전달하는 시간에 대응하여 미리읽기된 데이터에 대한 속성을 결정하고, 속성에 대응하여 복수의 버퍼 중 미리읽기된 데이터를 저장할 위치를 결정할 수 있다. 이를 통해, 메모리 시스템이 가지는 한정된 자원에서 미리읽기 동작에 대한 효율성을 개선할 수 있다.
데이터 처리 시스템 내 호스트가 메모리 시스템에 요구하는 데이터의 종류, 크기는 다양할 수 있는 반면 메모리 시스템 내 미리 읽기를 통해 준비된 데이터를 임시 저장할 수 있는 데이터 버퍼의 공간은 유한하므로, 메모리 시스템은 미리 읽기 동작을 통해 데이터를 출력하는 데 소요된 시간이 줄어드는 정도를 미리 읽기 커버율로 산정하여, 커버율이 낮은 데이터를 데이터 버퍼에 우선적으로 준비시킬 수 있다. 이를 통해, 메모리 장치에 저장된 데이터 중 어떠한 데이터를 미리 읽기로 읽어 한정된 데이터 버퍼에 준비시킬 것인지를 결정할 수 있고, 메모리 시스템의 데이터 입출력 성능을 개선할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 셀을 포함하며 서로 다른 데이터 입출력 속도를 가지는 복수의 저장 영역을 포함하는 메모리 장치; 및 상기 메모리 장치와 적어도 하나의 데이터 경로로 연결되어, 외부 장치에서 전달된 읽기 명령에 대응하는 미리 읽기(readahead) 동작을 수행하며, 상기 읽기 명령의 수신과 상기 미리 읽기 동작의 완료의 시간차에 대응하여 상기 미리 읽기 동작에 의해 확보한 미리 읽기 데이터에 대한 데이터 속성을 결정하고, 상기 데이터 속성에 따라 상기 미리 읽기 데이터를 상기 복수의 저장 영역 중 하나에 저장하는 컨트롤러를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 서로 다른 데이터 입출력 속도를 가지는 복수의 메모리; 및 상기 복수의 메모리에 저장된 데이터를 미리 읽기(readahead) 동작을 통해 버퍼에 저장하며, 외부 장치에서 읽기 명령이 수신되면 상기 버퍼에서 상기 읽기 명령에 대응하는 읽기 데이터를 상기 외부 장치로 출력하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 읽기 명령의 수신과 상기 미리 읽기 동작의 완료의 시간차에 대응하여, 상기 미리 읽기 동작에 의해 확보한 미리 읽기 데이터의 우선 순위를 결정하고, 상기 우선 순위에 대응하여 상기 미리 읽기 데이터를 상기 복수의 메모리 중 하나에 저장할 수 있다.
본 발명의 다른 실시예에 다른 데이터 입출력 시스템은 서로 다른 데이터 입출력 속도를 가지는 복수의 데이터 저장 장치; 캐시 메모리; 및 데이터를 미리 읽기 동작을 통해 상기 캐시 메모리에 저장하며, 응용 프로그램으로부터 상기 데이터에 대한 읽기 명령이 수신되면 상기 캐시 메모리에 저장된 상기 데이터를 상기 응용 프로그램에 전달하고, 상기 미리 읽기 동작을 통해 상기 캐시 메모리에 상기 데이터를 저장한 제1 시점과 상기 읽기 명령이 수신된 제2 시점을 바탕으로, 상기 데이터에 대한 미리 읽기 속성을 결정하여, 상기 미리 읽기 속성에 따라 상기 데이터를 상기 복수의 데이터 저장 장치 중 하나에 저장하는 제어 장치를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 외부 장치에서 전달된 명령에 대응하는 데이터 입출력 동작을 수행하는 과정에서 데이터 입출력 성능을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작을 수행하는 과정에서 사용되는 자원을 효율적으로 관리할 수 있고, 데이터 입출력 성능을 향상시키기 위해 자원이 불필요하게 소요되는 것을 억제할 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 호스트의 읽기 명령에 대응하는 데이터를 호스트에 보다 빠르게 전달하기 위한 미리 읽기(readahead) 동작의 효율을 개선할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 미리 읽기를 지원하는 데이터 처리 시스템의 제1예를 설명한다.
도 6은 미리 읽기를 지원하는 호스트의 제1예를 설명한다.
도 7은 미리 읽기를 지원하는 호스트의 제2예를 설명한다.
도 8은 미리 읽기를 지원하는 호스트의 제3예를 설명한다.
도 9는 미리 읽기를 지원하는 데이터 처리 시스템의 제2예를 설명한다.
도 10은 미리 읽기를 지원하는 메모리 시스템의 예를 설명한다.
도 11은 가상 파일 시스템을 이용한 데이터 구조체의 예를 설명한다.
도 12는 미리 읽기(readahead) 동작의 제1예를 설명한다.
도 13은 미리 읽기(readahead) 동작의 제2예를 설명한다.
도 14는 미리 읽기(readahead) 동작의 제3예를 설명한다.
도 15는 미리 읽기와 관련하여 부여되는 데이터 지시자에 대해 설명한다.
도 16은 데이터의 커버율에 따라 미리 읽기 동작을 수행할 윈도우 크기의 변화를 설명한다.
도 17은 미리 읽기를 수행하지 않는 메모리 시스템을 설명한다.
도 18은 미리 읽기를 메모리 블록 별로 수행하는 메모리 시스템을 설명한다.
도 19는 미리 읽기를 통해 서로 다른 우선순위로 데이터를 확보하는 메모리 시스템을 설명한다.
도 20은 미리 읽기를 지원하는 시스템의 제1예를 설명한다.
도 21은 미리 읽기를 지원하는 시스템의 제2예를 설명한다.
도 22는 도 21에서 설명한 시스템의 데이터 미리 읽기 동작을 설명한다.
도 23은 지연시간 민감도(latency sensitiveness)에 따른 레벨 변경에 대응하는 캐시 메모리 관리 방법을 설명한다.
도 24는 캐시된 데이터의 에이징(aging) 특성의 변화를 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 미리 읽기를 지원하는 데이터 처리 시스템의 제1예를 설명한다.
도 6은 미리 읽기를 지원하는 호스트의 제1예를 설명한다.
도 7은 미리 읽기를 지원하는 호스트의 제2예를 설명한다.
도 8은 미리 읽기를 지원하는 호스트의 제3예를 설명한다.
도 9는 미리 읽기를 지원하는 데이터 처리 시스템의 제2예를 설명한다.
도 10은 미리 읽기를 지원하는 메모리 시스템의 예를 설명한다.
도 11은 가상 파일 시스템을 이용한 데이터 구조체의 예를 설명한다.
도 12는 미리 읽기(readahead) 동작의 제1예를 설명한다.
도 13은 미리 읽기(readahead) 동작의 제2예를 설명한다.
도 14는 미리 읽기(readahead) 동작의 제3예를 설명한다.
도 15는 미리 읽기와 관련하여 부여되는 데이터 지시자에 대해 설명한다.
도 16은 데이터의 커버율에 따라 미리 읽기 동작을 수행할 윈도우 크기의 변화를 설명한다.
도 17은 미리 읽기를 수행하지 않는 메모리 시스템을 설명한다.
도 18은 미리 읽기를 메모리 블록 별로 수행하는 메모리 시스템을 설명한다.
도 19는 미리 읽기를 통해 서로 다른 우선순위로 데이터를 확보하는 메모리 시스템을 설명한다.
도 20은 미리 읽기를 지원하는 시스템의 제1예를 설명한다.
도 21은 미리 읽기를 지원하는 시스템의 제2예를 설명한다.
도 22는 도 21에서 설명한 시스템의 데이터 미리 읽기 동작을 설명한다.
도 23은 지연시간 민감도(latency sensitiveness)에 따른 레벨 변경에 대응하는 캐시 메모리 관리 방법을 설명한다.
도 24는 캐시된 데이터의 에이징(aging) 특성의 변화를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 1을 참조하면, 데이터 처리 시스템은 호스트(102)와 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 컴퓨팅 장치, 모바일 장치 혹은 네트워크 장치 등을 포함할 수 있고, 메모리 시스템(110)은 호스트(102)의 요청에 따라 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 도 1에서는 컴퓨팅 장치에 포함된 중앙 처리 장치(CPU)를 호스트(102)의 예로, 컴퓨팅 장치에 포함된 저장 장치(SSD)를 메모리 시스템(110)의 예로서 설명한다. 호스트(102)와 메모리 시스템(110)의 구성은 실시예마다 달라질 수 있다.
실시예에 따라, 메모리 시스템(110)은 서로 다른 데이터 입출력 속도를 가지는 복수의 비휘발성 메모리 영역(172, 174)을 포함할 수 있다. 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174)은 복수의 비휘발성 메모리 셀을 포함하고, 호스트(102)의 요청에 대응하여 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 제1 비휘발성 메모리 영역(172)은 제2 비휘발성 메모리 영역(174)보다 더 빠른 데이터 입출력 속도를 가질 수 있다. 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174)은 적어도 하나의 메모리 블록, 적어도 하나의 플레인 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 예를 들어, 제1 비휘발성 메모리 영역(172)는 한 비트의 데이터를 저장하는 메모리 블록을 포함할 수 있고, 제2 비휘발성 메모리 영역(174)는 세 비트 혹은 네 비트의 데이터를 저장하는 메모리 블록을 포함할 수 있다.
호스트(102)는 메모리 시스템(110)에 읽기 명령(RD_CMD)을 전송할 수 있다. 메모리 시스템(110)은 호스트(102)가 전송한 읽기 명령(RD_CMD)에 대응하여, 읽기 데이터(RD_DATA)를 출력할 수 있다. 도 1에서 설명하는 데이터 처리 시스템은 메모리 시스템(110)이 호스트(102)에 읽기 데이터(RD_DATA)를 전송하는 시간(제1 동작 마진, S1, S2, S3, S4)과 메모리 시스템(110)이 전송한 읽기 데이터(RD_DATA)를 호스트(102)가 프로세싱하는 시간(제2 동작 마진, C1, C2, C3, C4)을 바탕으로, 데이터 입출력 성능을 판단할 수 있다. 여기서, 호스트(102)가 메모리 시스템(110)이 전송한 읽기 데이터(RD_DATA)를 프로세싱하는 것의 예로는 읽기 데이터(RD_DATA)를 디스플레이 장치 등을 통해 사용자에게 보여주는 동작 등을 포함할 수 있다. 실시예에 따라, 호스트(102)와 메모리 시스템(110) 사이의 읽기 명령(RD_CMD)과 읽기 데이터(RD_DATA)를 송수신하는데 소요되는 시간은 제1 동작 마진(S1, S2, S3, S4) 및 제2 동작 마진(C1, C2, C3, C4)에 비하여 매우 작으므로, 도 1에서는 송수신 시간은 생략하여 설명한다.
도 1을 참조하여, 호스트(102)의 읽기 명령(RD_CMD)에 대해, 메모리 시스템(110)이 미리 읽기 동작(Readahead Op.)을 지원하는 경우(W/ Readahead Op.)와 메모리 시스템(110)이 미리 읽기 동작(Readahead Op.)을 지원하지 않는 경우(W/O Readahead Op.)를 들어 데이터 입출력 성능의 차이를 설명한다.
먼저, 미리 읽기 동작(Readahead Op.)을 지원하지 않는 경우(W/O Readahead Op.)에는 호스트(102)의 읽기 명령(RD_CMD)에 대응하여, 메모리 시스템(110)은 읽기 명령(RD_CMD)에 대응하는 제1 데이터를 저장 장치로부터 읽어 호스트(102)에 전달할 수 있다(S1). 호스트(102)는 읽기 명령(RD_CMD)에 대응하는 제1 데이터를 프로세싱하고, 메모리 시스템(110)에 제2 데이터를 요청하는 읽기 명령(RD_CMD)을 전송할 수 있다(C1). 제2 데이터를 요청하는 읽기 명령(RD_CMD)에 대응하여, 메모리 시스템(110)은 제2 데이터를 저장 장치로부터 읽어 호스트(102)에 전달할 수 있다(S2). 이후, 호스트(102)는 제2 데이터를 프로세싱하고, 메모리 시스템(110)에 제3 데이터를 요청하는 읽기 명령(RD_CMD)을 전송할 수 있다(C2). 미리 읽기 동작(Readahead Op.)을 지원하지 않는 경우(W/O Readahead Op.), 메모리 시스템(110)은 호스트(102)의 읽기 명령(RD_CMD)에 대응하는 데이터를 찾아서 읽은 후, 호스트(102)에 전송하는 데 필요한 제1 동작 마진(S1, S2, S3, S4)을 가지고, 호스트(102)는 메모리 시스템(110)이 전송한 읽기 데이터(RD_DATA)를 프로세싱하는 데 제2 동작 마진(C1, C2, C3, C4)을 가질 수 있다. 도 1에서 도시한 바와 같이, 메모리 시스템(110)과 호스트(102)가 제1 동작 마진(S1, S2, S3, S4) 및 제2 동작 마진(C1, C2, C3, C4)을 가지는 경우, 데이터 처리 시스템의 데이터 입출력 성능은 낮을 수 있다.
반면, 미리 읽기 동작(Readahead Op.)을 지원하는 경우(W/ Readahead Op.), 메모리 시스템(110)은, 호스트(102)의 읽기 명령(RD_CMD)에 대응하여, 읽기 명령(RD_CMD)에 대응하는 제1 데이터를 저장 장치로부터 읽어 호스트(102)에 전달할 수 있고(S1), 호스트(102)로부터 제2 데이터에 대응하는 읽기 명령(RD_CMD)을 수신하지 않았지만, 제2 데이터를 저장장치로부터 읽어 버퍼에 미리 저장해 놓아 호스트(102)에 전달할 준비를 할 수 있다. 이후, 호스트(102)가 읽기 명령(RD_CMD)에 대응하는 제1 데이터를 프로세싱하고, 메모리 시스템(110)에 제2 데이터를 요청하는 읽기 명령(RD_CMD)을 전송할 수 있다(C1). 메모리 시스템(110)은 제1 데이터를 호스트(102)에 전송한 후(S1) 제2 데이터를 저장장치로부터 읽어 호스트(102)에 전달할 준비를 해왔기 때문에, 읽기 명령(RD_CMD)에 대응하여 저장 장치로부터 제2 데이터를 찾고 읽지 않아도, 이미 준비된 제2 데이터를 호스트(102)에 전달할 수 있다(S2).
메모리 시스템(110)이 미리 읽기 동작(Readahead Op.)을 지원하는 경우(W/ Readahead Op.), 호스트(102)는 읽기 명령(RD_CMD)를 전송하면, 메모리 시스템(110)에서 읽기 동작을 수행하는 데 소요되는 시간을 기다리지 않아도, 읽기 명령(RD_CMD)에 대응하는 데이터를 바로 수신할 수 있다. 따라서, 호스트(102)가 읽기 데이터(RD_CMD)를 프로세싱하는 제2 동작 마진(C1, C2, C3, C4) 간에 지연 시간 혹은 대기 시간이 줄어들어, 호스트(102)에서는 데이터 입출력 동작에 따른 데이터 프로세싱 동작이 지연되는 것을 줄이거나 막을 수 있다. 따라서, 미리 읽기 동작(Readahead Op.)을 지원하는 경우(W/ Readahead Op.), 데이터 처리 시스템의 데이터 입출력 성능은 개선될 수 있다.
한편, 데이터 입출력 동작에 따른 데이터 프로세싱 동작이 지연되는 것을 줄이거나 막기 위해, 호스트(102)가 필요하지 않을 수 있는 데이터에 대한 읽기 명령(RD_CMD)을 메모리 시스템(110)에 전송하는 것은 데이터 처리 시스템 내 불필요한 자원의 소모를 가져올 수 있다. 또한, 데이터 입출력 동작에 따른 데이터 프로세싱 동작이 지연되는 것을 줄이거나 막기 위해, 메모리 시스템(110) 내에서 데이터를 찾고 읽는 데 소요되는 제1 동작 마진(S1, S2, S3, S4)을 줄이는 것은 메모리 시스템(110) 내에서 사용할 수 있는 자원이 한정되어 있어 가능하지 않을 수 있다.
실시예에 따라, 미리 읽기 동작(Readahead Op.)의 효율성을 높이기 위해서, 메모리 시스템(110)은 데이터 간의 연관성을 판단하고, 데이터를 관리할 수 있다. 만약 메모리 시스템(110)에서 미리 읽기 동작을 통해 데이터를 버퍼에 준비했지만, 호스트(102)가 해당 데이터를 요청하지 않는 경우, 메모리 시스템(110)은 내부 동작을 위해 자원을 낭비한 것이 된다. 이를 위해서, 메모리 시스템(110)은 읽기 명령(RD_CMD)의 패턴 혹은 읽기 명령(RD_CMD)에 대응하는 데이터의 패턴을 추정할 수 있다.
메모리 시스템(110) 내 데이터의 빠른 입출력을 지원하는 버퍼의 크기가 충분히 크다면, 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174)에 저장된 데이터를 미리 읽어서 저장한 후, 호스트(102)가 요청할 때 미리 읽어진 데이터를 출력할 수 있다. 하지만, 메모리 시스템(110) 내 자원의 한계가 있고, 호스트(102)가 요청하는 데이터의 패턴은 다양할 수 있으며, 호스트(102)가 요청하는 데이터의 크기도 다양할 수 있다. 따라서, 메모리 시스템(110)이 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174)에 저장된 데이터를 많이 미리 읽은 후, 호스트(102)의 요청에 따라 출력하는 것은 효율성이 나빠질 수 있다.
실시예에 따라, 메모리 시스템(110)은 미리 읽기 동작(Readahead Op.)의 성능을 개선하기 위해, 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174)에 저장된 데이터를 미리 읽기 동작을 통해 임시 저장한 후 호스트(102)의 요청에 따라 출력하는 데까지의 시간을 확인하고, 해당 데이터의 미리 읽기 특성을 결정할 수 있다. 메모리 시스템(110)은 데이터의 미리 읽기 특성을 결정한 후, 해당 데이터를 제1 비휘발성 메모리 영역(172) 및 제2 비휘발성 메모리 영역(174) 중 어디에 저장하는 것이 효과적인지를 판단할 수 있다.
예를 들어, 호스트(102)가 요청한 읽기 데이터와 관련하여 미리 읽기 동작이 완료되어 내부 버퍼에 미리 저장된 제1시점과 버퍼에 저장된 데이터를 호스트(102)가 읽기 명령(RD_CMD)을 요청한 제2시점을 바탕으로, 메모리 시스템(110)은 해당 데이터의 커버율을 결정할 수 있다. 메모리 시스템(110)이 데이터를 미리 읽은 제1시점보다 호스트(102)가 해당 데이터를 요청한 제2시점 이 늦을 수록, 메모리 시스템(110)은 해당 데이터를 입출력 속도가 빠른 제1 비휘발성 메모리 영역(172)에 저장할 필요가 없다고 판단할 수 있다. 이는 해당 데이터를 데이터 입출력 속도가 늦은 제2 비휘발성 메모리 영역(174)에 저장하더라도, 호스트(102)가 해당 데이터를 요청한 제2시점 전에 해당 데이터를 내부 버퍼에 미리 읽기 위한 동작 마진이 충분하다고 메모리 시스템(110)이 판단할 수 있기 때문이다.
반대로, 메모리 시스템(110)이 데이터를 미리 읽은 제1시점보다 호스트(102)가 해당 데이터를 요청한 제2시점이 가까울수록 혹은 호스트(102)가 해당 데이터를 요청한 제2시점이 메모리 시스템(110)이 데이터를 미리 읽은 제1시점보다 빠르면, 메모리 시스템(110)은 해당 데이터를 입출력 속도가 빠른 제1 비휘발성 메모리 영역(172)에 저장할 수 있다. 이러한 데이터의 경우, 메모리 시스템(110)이 내부 버퍼에 보다 빨리 미리 읽을수록, 해당 데이터에 대한 호스트(102)의 요청에 대응하여 메모리 시스템(110)이 해당 데이터를 더 빨리 출력할 수 있는 가능성이 높아진다.
실시예에 따라, 메모리 시스템(110)은 데이터의 크기에 대응하여 복수의 버퍼 중 어디에 저장할 지를 결정할 수 있다. 여기서, 데이터의 크기는 읽기 명령(RD_CMD)에 대응하여 순차적(연속적)으로 읽어져 출력되는 읽기 데이터(RD_CMD)의 크기일 수도 있고, 읽기 데이터(RD_CMD)와 관련되어 미리 읽기 동작의 대상에 포함되는 미리 읽기 데이터의 크기일 수도 있다. 예를 들면, 메모리 시스템(110)이 데이터의 크기는 호스트(102)가 읽기 데이터(RD_CMD)를 사용하는 패턴을 추정하는 기준으로 사용될 수 있다. 예를 들어, 호스트(102)가 전송한 읽기 명령에 데이터의 시작 주소와 이어서 읽어야 할 데이터의 개수가 크다고 추정되는 경우, 호스트(102)가 해당 데이터를 처리하는 동작도 길어질 수 있고, 미리 읽기 동작을 통해 데이터를 미리 준비하는 것에 대한 효율성이 높지 않을 것으로 추정할 수 있다. 이 경우, 메모리 시스템(110)은 해당 데이터를 데이터 입출력 속도가 느린 제2 비휘발성 메모리 영역(174)에 저장할 수 있다. 예를 들어, 호스트(102)가 전송한 읽기 명령(RD_CMD)의 패턴(예, sequential read or random read)을 바탕으로, 호스트(102)가 요청하는 데이터의 크기가 크다고 추정되는 경우, 메모리 시스템(110)은 해당 데이터를 미리 읽기 위한 동작 마진이 여유롭다고 판단하고, 해당 데이터를 데이터 입출력 속도가 제2 비휘발성 메모리 영역(174)에 저장할 수 있다.
반대로, 호스트(102)가 전송한 읽기 명령(RD_CMD)의 패턴을 바탕으로, 호스트(102)가 요청할 데이터의 총 크기가 크지 않다고 추정되는 경우, 메모리 시스템(110)은 해당 데이터를 보다 빨리 미리 읽는 것이 데이터 입출력 성능을 개선하는 데 유리하다고 판단할 수 있다. 이 경우, 메모리 시스템(110)은 해당 데이터를 데이터 입출력 속도가 제1 비휘발성 메모리 영역(172)에 저장할 수 있다.
전술한 바와 같이, 메모리 시스템(110)은 서로 다른 데이터 입출력 속도를 가지는 복수의 메모리 영역(172, 174)을 포함할 수 있다. 복수의 메모리 영역(172, 174)은 메모리 시스템(110) 내 데이터를 저장하는 메모리 장치(150, 도 2~3 참조) 내 다양한 형태로 구현될 수 있다. 메모리 시스템(110)은, 미리 읽기 동작(Readahead Op.)을 수행함에 있어서, 호스트(102)의 읽기 명령(RD_CMD)의 패턴, 호스트(102)가 요청한 읽기 데이터와 관련하여 미리 읽기 동작이 완료되어 버퍼에 저장된 제1시점과 버퍼에 저장된 데이터를 호스트(102)가 읽기 명령(RD_CMD)을 요청한 제2시점의 차이, 호스트(102)가 요청할 것으로 추정되는 데이터의 크기 등의 요소들을 고려하여, 미리 읽어진 데이터(즉, 미리 읽기 데이터)에 대한 미리 읽기 속성을 결정할 수 있다. 또한, 메모리 시스템은 데이터의 미리 읽기 속성에 대응하여 해당 데이터를 복수의 메모리 영역(172, 174) 중 어디에 저장할 것인지를 결정할 수 있다. 미리 읽기 데이터가 빠른 입출력이 요구될 것을 판단되면, 복수의 메모리 영역 중 보다 빠른 동작 속도를 가진 제1 비휘발성 메모리 영역(172)에 저장할 수 있다. 반대로, 미리 읽기 데이터가 빠른 입출력이 요구되지 않을 것을 판단되면, 복수의 메모리 영역 중 중 보다 느린 동작 속도를 가진 제2 비휘발성 메모리 영역(174)에 저장할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 읽기 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 읽기 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 읽기 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 읽기된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 읽기, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔읽기 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다. 실시예에 따라, 호스트 인터페이스(132)는 도 1에서 설명한 명령큐(56)를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 읽기할 경우, 메모리 장치(150)로부터 읽기된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 읽기한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 읽기된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 읽기-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다. 도 2에서 설명하는 에러 정정부(138)은 도 1에서 설명한 컨트롤러(130) 내 구성 요소 중 적어도 일부를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 도 1에서 설명한 실행큐(180) 혹은 그룹큐(182, 184, 186)를 포함할 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 패스(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 읽기, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 명령에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3 내지 4에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 명령을 전송하여 읽기 명령을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 명령을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 미리 읽기를 지원하는 데이터 처리 시스템의 제1예를 설명한다.
도 5를 참조하면, 데이터 처리 시스템(100)은 호스트(102)와 복수의 메모리 시스템(110A, 110B)을 포함할 수 있다. 호스트(102)는 복수의 메모리 시스템(110A, 110B)에 저장된 데이터를 미리 읽기 동작을 통해 확보할 수 있다. 복수의 메모리 시스템(110A, 110B)은 서로 다른 입출력 성능을 가질 수 있다.
호스트(102) 내 응용 프로그램(302)은 복수의 메모리 시스템(110A, 110B)에 저장된 데이터에 대한 읽기 명령을 생성할 수 있다. 호스트(102) 내 버퍼 캐시(페이지 캐시, 304)는 응용 프로그램(302)이 생성한 데이터를 임시 저장하거나, 응용 프로그램(302)이 요구하는 데이터를 임시 저장할 수 있다. 예를 들면, 응용 프로그램(302)이 읽기 명령을 생성하면, 해당 읽기 명령을 복수의 메모리 시스템(110A, 110B) 중 하나에 전달하고, 복수의 메모리 시스템(110A, 110B) 중 하나가 해당 읽기 명령에 대응하는 데이터를 전송하면, 호스트(102)는 전송된 데이터를 버퍼 캐시(304)에 저장할 수 있다. 응용 프로그램(302)은 버퍼 캐시(304)에 저장된 해당 데이터를 사용할 수 있다. 이러한 과정 동안, 응용 프로그램(302)은 추가 동작을 수행하지 못하고 읽기 명령에 대응하는 데이터를 기다릴 수 있다. 이는 데이터 처리 시스템(100)의 데이터 입출력 성능을 악화시킬 수 있다.
호스트(102) 내 미리 읽기 제어부(306)는 데이터 처리 시스템(110)의 데이터 입출력 성능의 향상을 위해, 응용 프로그램(302)이 요청하는 읽기 명령에 대응하는 데이터를 바탕으로, 응용 프로그램(302)이 아직 요청하지 않았거나 이후 사용하게 될 데이터를 복수의 메모리 시스템(110A, 110B)으로부터 미리 확보하여 버퍼 캐시(304)에 저장할 수 있다.
호스트(102) 내 파일 시스템(308) 및 가상 파일 시스템(310)은 응용 프로그램(302)이 생성하는 데이터를 호스트가 사용하는 주소 체계에 대응시키고 복수의 메모리 시스템(110A, 110B)이 포함하고 있는 데이터 저장 공간과 연결시킬 수 있다. 여기서, 파일은 프로그램 또는 데이터 등과 같은 정보들의 집합이다. 예를 들면, 파일은 '바이트(byte)의 연속적인 연결'이다. 파일은 특정한 구조를 가지는 것이 아니라 바이트 단위의 정보/데이터가 연속으로 연결되어 있으므로, 파일은 시작과 오프셋(offset)으로 각 바이트 단위의 주소를 지정할 수 있다. 반면, 정보들을 저장하는 공간은 디스크(disk)로 설명될 수 있다. 디스크는 고정된 블록(block)단위로 데이터를 저장하고, 모든 디스크의 입력과 출력은 섹터(sector) 단위로 이루어질 수 있다. 일반적으로 한 블록은 512바이크의 크기를 가질 수 있다. 데이터/정보는 바이트 단위로 구성될 수 있지만 다스크는 바이트 단위가 아닌 블록 단위로 데이터를 저장하기 때문에, 파일 시스템(308)은 파일과 디스크 블록간 연결, 매칭 작업을 수행할 수 있다.
한편, 복수의 메모리 시스템(110A, 110B)이 포함하고 있는 데이터 저장 공간은 페이지(page) 단위의 데이터 읽기 및 프로그램을 지원할 수 있고, 메모리 블록 단위의 데이터 삭제가 수행될 수 있다. 가상 파일 시스템(310)은 파일 시스템(308)과 복수의 메모리 시스템(110A, 110B)의 연결 관계를 수립하고, 관리, 제어할 수 있다.
호스트(102) 내 미리 읽기 제어부(306)는 복수의 메모리 시스템(110A, 110B)에 저장된 데이터를 미리 읽어서 버퍼 캐시(304)에 저장한다. 미리 읽기 제어부(306)에 의해 수행되는 미리 읽기 동작은 복수의 메모리 시스템(110A, 110B) 중 데이터 입출력 속도가 빠른 제1 메모리 시스템(110A)에 저장된 데이터인지 데이터 입출력 속도가 느린 제2 메모리 시스템(110B)에 저장된 데이터인지에 따라 동작 속도가 달라질 수 있다. 따라서, 응용 프로그램(302)이 데이터를 처리하는 속도(즉, 버퍼 캐시(304)에서 데이터를 가져가는 속도)가 빠른 경우, 미리 읽기 제어부(306)는 더 빠른 시간에 데이터를 미리 읽을 필요가 있다. 이러한 데이터는 제1 메모리 시스템(110A)에 저장될 필요가 있다. 반면, 응용 프로그램(302)이 데이터를 처리하는 속도가 빠르지 않은 경우, 미리 읽기 제어부(306)는 미리 읽기 동작을 위한 동작 마진을 확보하기 용이하다. 이러한 데이터는 제2 메모리 시스템(110B)에 저장될 수 있다.
실시예에 따라, 호스트(102)가 서로 다른 입출력 성능을 가지는 복수의 메모리 시스템(110A, 110B)과 연동하는 경우, 호스트(102) 내 미리읽기 제어부(306)가 데이터마다 추적하여 결정한 미리 읽기 속성에 대응하여, 파일 시스템(308) 및 가상 파일 시스템(310)은 해당 데이터의 저장 위치를 제1 메모리 시스템(110A) 혹은 제2 메모리 시스템(110B)으로 결정할 수 있다.
도 6은 미리 읽기를 지원하는 호스트의 제1예를 설명한다. 구체적으로, 도 6은 호스트(102)가 리눅스 커널(Linux Kernel) 구조를 포함하는 예를 설명한다.
도 6을 참조하면, 호스트(102)는 데이터에 대한 읽기 명령을 생성하는 응용 프로그램(402), 가상 파일 시스템(Virtual File System, VFS)을 관리하는 가상 파일 시스템 관리자(406), 가상 파일 시스템과 연동하여 메모리 시스템에 저장된 데이터에 대한 미리 읽기 동작을 수행하는 미리 읽기 제어부(408), 데이터를 임시 저장할 수 있는 페이지 캐시 메모리(410), 어플리리 케이션(402)이 요청한 읽기 데이터에 대한 저장 위치를 확인하고 관련 정보를 생성하는 파일 시스템(412), 파일 시스템(412)에 의해 확인된 물리적 주소를 상위 수준의 가상 블록 장치에 매핑(mapping)하기 위한 장치 연결부(414), 데이터 입출력 동작의 순서를 결정하거나 변경하면서 자원을 할당할 수 있는 입출력 스케줄러(416), 및 메모리 시스템과의 데이터 통신(데이터 입출력 동작)을 가능하게 하는 블록 장치 구동부(418)를 포함할 수 있다.
호스트(102) 내 응용 프로그램(302)는 메모리 시스템(110)에 읽기 명령(RD_CMD)을 전달할 수 있다. 시스템 콜 제어부(404)는 읽기 명령(RD_CMD)에 대응하는 콜(call) 혹은 이벤트(event) 등을 생성할 수 있다. 콜(call) 혹은 이벤트(event)는 호스트(102)의 내부에서 복수의 함수 혹은 모듈이 서로 통신하는 신호 체계로 이해할 수 있다.
호스트(102) 내 가상 파일 시스템 관리자(306)는 다양한 형태의 파일 시스템을 범용으로 사용될 수 있도록 공통 파일 모델(common file model)을 제공하기 위한 것이다. 호스트(102)는 제조사 혹은 운영 체제에 따라 다양한 파일 시스템 중 적어도 하나를 사용할 수 있다. 예를 들어, 호스트(102)가 마이크로 소프트의 윈도우를 운영체제로 가지고 있는 경우, MS-DOS, VFAT, NTFS 같은 마이크로소프트 파일 시스템을 사용할 수 있다. 만약, 호스트(102)가 애플의 운영체제를 가지는 경우, 애플 매킨토시(HFS) 같은 파일 시스템을 사용할 수도 있다. 호스트(102)가 사용하는 파일 시스템이 다양할 수 있지만, 가상 파일 시스템 관리자(306)는 공통 파일 모델(common file model)을 제공하여, 호스트(102)가 사용하는 파일 시스템이 무엇이든 지 가상 파일 시스템(Virtual File System, VFS)을 거쳐 변환되면, 메모리 시스템 등의 저장공간에 데이터를 저장하고 출력하는 것을 통일시킬 수 있다.
실시예에 따라, 파일 시스템(412)은 도 3에서 설명한 파일 시스템(308)에 대응할 수 있다.
장치 연결부(414)는 논리적 볼륨 관리자(logical volume manager, LVM), 소프트웨어적인 레이드(Redundant Array of / Inexpensive / Independent Disk, RAID), 디스크 암호화 등의 기초를 형성하고 파일 시스템 스냅샷(snapshot)과 같은 부가 기능을 제공할 수 있다. 여기서, 레이드(RAID)는 비용 절감 및 신뢰성을 향상시키기 위해 물리 디스크 여러 개를 하나의 논리 디스크로 만들어서 사용하기 위한 것으로, 데이터 보호, 디스크 성능 개선을 위해 사용할 수 있는 독립적으로 사용 가능한 저장 장치를 포함할 수 있다. 소프트웨어적인 레이드는 호스트(102) 내 운영 체제, 프로그램 등으로 저장 공간의 관리, 제어를 지원할 수 있다.
미리 읽기 동작(Readahead Op.)을 지원하는 호스트(102)는 미리 읽기 제어부(408)를 포함할 수 있다. 미리 읽기 제어부(408)는 가상 파일 시스템(Virtual File System, VFS)을 바탕으로, 미리 읽기 데이터를 선택할 수 있다. 미리 읽기 제어부(408)는 미리 읽기 데이터를 페이지 캐시 메모리(410)에 저장할 수 있다. 여기서, 페이지 캐시 메모리(410)는 가상 플래시 계층(VFL)에서 메모리 시스템 등의 저장 공간에 대한 접근(액세스)를 최소화하여 데이터 입출력(I/O)성능을 향상시키기 위해 사용되는 메모리 영역이다. 미리 읽기 제어부(408)는 한 번 읽은 파일의 내용을 페이지 캐시 메모리(410)에 저장하고, 시스템 콜 제어부(404)를 통해 같은 데이터에 대한 액세스(예, 읽기 명령)가 발생하면, 메모리 시스템 등의 저장 공간에서 해당 데이터를 읽어오는 것이 아니라 페이지 캐시 메모리(410)에서 해당 데이터를 읽어 전달할 수 있다.
호스트(102)의 응용 프로그램(402)이 특정 파일의 오프셋(offset)에 대해 파일 읽기 명령을 발생시키면, 미리 읽기 제어부(408)는 먼저 페이지 캐시 메모리(410)에 요청한 데이터가 저장되어 있는 지를 확인할 수 있다. 만약 페이지 캐시 메모리(410)에 해당 데이터가 캐싱되어 있는 경우는 페이지 캐시 히트(page cache hit)이고, 해당 데이터가 캐싱되어 있지 않은 경우인 페이지 캐시 폴트(page cache fault)의 두 가지로 나누어 생각할 수 있다. 파일 읽기 명령의 이후 처리 방법은 두 가지 경우 서로 다르게 이루어진다.
먼저, 페이지 캐시 히트(page cache hit)의 경우에는, 메모리 시스템(110)은 페이지 캐시 메모리(410)에 데이터를 호스트(102)로 전송할 수 있어, 호스트(102)의 읽기 명령(RD_CMD)에 대응하는 메모리 시스템(110)의 읽기 동작은 빠르게 종료될 수 있다. 반대로, 페이지 캐시 폴트(page cache fault)의 경우에는, 미리 읽기 제어부(408)는 해당하는 읽기 명령(RD_CMD)에 대응하는 파일 레벨(file level) 정보를 기초로, 데이터를 읽기 위한 구조체(예, bio 구조체, request 구조체 등)를 생성할 수 있다. 예를 들어, bio(Block I/O) 구조체는 여러 블록을 세그먼트로 묶어서 처리하는 구조체로 데이터 입출력(IO)의 기본 유닛으로, bio 구조체는 기본적으로 I/O를 수행할 블록 장치 구동부(418)의 정보와. I/O를 수행할 데이터를 저장하기 위한 메모리 영역의 정보를 포함할 수 있다. 미리 읽기 제어부(408)는 구조체를 통해 메모리 시스템 등의 저장 공간에 저장된 데이터에 대한 입출력을 요청할 수 있다. 메모리 시스템 등의 저장 공간에서 전달된 데이터는 페이지 캐시 메모리(410)에 저장될 수 있으며, 미리 읽기 제어부(408)가 읽기 명령(RD_CMD)에 대응하는 데이터를 페이지 캐시 메모리(410)로부터 출력하면, 읽기 동작은 종료될 수 있다.
미리 읽기 감지부(420)는 호스트(102) 내 응용 프로그램(402)이 전송한 읽기 명령(RD_CMD)의 수신과 미리 읽기 동작의 완료의 시간차를 산출할 수 있다. 이를 통해, 미리 읽기 감지부(420)는 미리 읽기 동작(readahead op.)을 통해 데이터 입출력 동작의 시간을 얼마나 줄였는지에 대한 시간 값을 산출할 수 있고, 이를 미리 읽기 동작(readahead op.)의 커버율로 정의할 수 있다.
실시예에 따라, 미리 읽기 감지부(420)는 읽기 명령(RD_CMD)에 대응하는 데이터의 크기를 산출할 수도 있다.
미리 읽기 감지부(420)가 산출한 값을 바탕으로, 캐시 메모리 제어부(422)는 미리 읽기 동작의 시작 시점, 미리 읽기 동작을 수행할 데이터의 크기 등을 결정할 수 있다. 미리 읽기 감지부(420)가 산출한 값을 바탕으로, 미리 읽어진 데이터에 대한 우선 순위가 결정될 수 있다. 호스트(102) 내 응용 프로그램(402)에 보다 빨리 출력할 필요성이 높은 데이터라고 판단되는 경우, 미리 읽기 제어부(408)는 해당 데이터가 보다 빠른 데이터 입출력 속도를 가지는 저장 장치 혹은 저장 공간에 저장되도록 결정할 수 있다. 반면, 미리 읽어진 데이터가 호스트(102) 내 응용 프로그램(402)에 보다 빨리 출력할 필요성이 낮은 경우, 미리 읽기 제어부(408)는 해당 데이터가 보다 느린 데이터 입출력 속도를 가지는 저장 장치 혹은 저장 공간에 저장되도록 결정할 수 있다.
실시예에 따라, 미리 읽기 감지부(420)가 산출한 커버율을 바탕으로 커버율이 낮을수록 더 빠른 동작을 수행할 수 있는 캐시 메모리에 미리 읽기된 데이터를 저장할 수 있다. 반대로, 미리 읽기 감지부(420)가 산출한 커버율이 높을수록 데이터 입출력 성능이 낮은 캐시 메모리에 미리 읽기된 데이터를 저장할 수 있다.
도 7은 미리 읽기를 지원하는 호스트의 제2예를 설명한다. 구체적으로, 도 7은 호스트(102)가 윈도우 기반의 구조를 포함하는 예를 들어 설명한다.
도 7을 참조하면, 호스트(102) 내 응용 프로그램(502)은 데이터에 대한 읽기 명령을 생성할 수 있다. 호스트(102) 내 운영체제의 보안과 호환성을 위해 응용 프로그램(502)이 직접 커널의 시스템 자원을 호출하는 것을 차단하는 대신, 서브 시스템(혹은 시스템 DLL, 504)은 응용 프로그램(502)의 커널 호출을 지원할 수 있다. 서브 시스템(504)에 의해 발생한 커널 호출은 시스템 서비스 디스패처(System Service Dispatcher, 504)를 통해 시스템 자원의 할당이 결정될 수 있다. 실시예에 따라, 시스템 서비스 디스패처(504)는 스케줄러를 포함할 수 있으며, 서브 시스템(504)의 호출에 대응하여 시스템 자원을 사용할 수 있도록 할당할 수 있다. 예를 들어, 시스템 서비스 디스패처(504)는 시스템 지원의 사용 효율, 처리율, 반환시간, 대기시간, 응답시간 등을 바탕으로 시스템 자원을 할당할 수 있다.
호스트(102)에 포함된 파일 시스템(512)은 도 3에서 설명한 파일 시스템(308)과 도 4에서 설명한 파일 시스템(412)에 대응할 수 있다. 미리 읽기 제어부(508)은 도 4에서 설명한 미리 읽기 제어부(408)에 대응할 수 있고, 미리 읽기 감지부(520)는 도 4에서 설명한 미리 읽기 감지부(420)에 대응할 수 있다.
호스트(102)에 포함된 커널(kernel, 520)은 응용 프로그램(502)이 수행 중 요청하는 시스템 자원을 제공할 수 있다. 커널(520)는 호스트(102) 내 하드웨어를 포함하는 한정된 시스템 자원을 효율적으로 관리하여 응용 프로그램(502)이 수행하는 프로세스를 처리할 수 있도록 한다. 커널(520)은 보안, 자원 관리 등을 지원할 수 있다.
호스트(102) 내 하드웨어 추상화 계층(Hardware Abstraction Layer (HAL), 518)은 호스트(102)에 포함된 물리적인 하드웨어와 운영 체제(OS) 같은 호스트(102)에서 실행되는 소프트웨어 사이에 가교 역할을 수행하는 계층이다. 호스트(102)에 포함되는 하드웨어와 호스트(102)와 연동하는 메모리 시스템(110)과 같은 주변 장치 등은 다양한 형태로 구현되면서, 운영 체제(OS)와 같은 소프트웨어가 다양한 형태의 하드 웨어를 개별적으로 인지하고 사용하는 것이 효율적이지 않을 수 있다. 따라서, 하드웨어 추상화 계층(518)은 하드웨어의 물리적인 차이에 상관없이 소프트웨어가 다양한 형태, 구조의 하드웨어를 인식하고 사용할 수 있도록 추상화된 구조를 설정할 수 있다. 하드웨어 추상화 계층(518)이 설정한 추상화된 구조를 통해, 소프트 웨어는 하드 웨어의 개별적인 특징에 따라 다르게 접근할 필요가 없어질 수 있다.
호스트(102) 내 장치 구동부(514)는 도 4에서 설명한 장치 연결부(414), 입출력 스케줄러(416), 및 블록 장치 구동부(418)에 대응할 수 있다. 미리 읽기 감지부(520)는 미리 읽기 동작을 통해 획득한 데이터들의 미리 읽기 속성을 결정할 수 있고, 이러한 미리 읽기 속성을 캐시 메모리 제어부(522)에 전달할 수 있다. 여기서, 미리 읽기 속성은 커버율 혹은 지연 시간 민감도(latency sensitiveness)에 의해 결정될 수 있다. 캐시 메모리 제어부(522)는 장치 구동부(514)가 데이터가 미리 읽기 속성에 대응하여 저장 공간에 저장될 위치를 결정할 수 있다. 여기서, 저장 공간은 데이터 입출력 성능이 상이한 복수의 메모리 영역 혹은 복수의 메모리 시스템을 포함할 수 있다.
도 8은 미리 읽기를 지원하는 호스트의 제3예를 설명한다.
도 8을 참조하면, 호스트(102)는 가상화 기술을 바탕으로 하나의 컴퓨팅 장치에 동시에 복수의 운영 체제를 운영할 수 있다. 호스트(102)는 호스트(102)에 포함된 운영 체제(OS)와 다른 운영 체제를 설명하는 가상 머신(virtual machine) 또는 파티션된 디스크에 설치된 소프트웨어인 게스트 운영 체제(Guest OS, 602)를 포함할 수 있다.
호스트(102)는 하이퍼바이저(Hypervisor, 604)를 포함할 수 있다. 하이퍼바이저(604)는 서로 다른 복수의 운영 체제(OS)를 하나의 컴퓨팅 장치(물리적인 머신) 상에서 스케줄링 할 수 있는 소프트웨어로 이해할 수 있다. 하이퍼바이저(604)는 크게 두 가지로 구분될 수 있다. 하나는 하나의 컴퓨팅 장치에 설치된 운영 체제 없이 하이퍼바이저(604)를 통해서만 운용될 수 있는 네이티브 타입(native type)이고, 다른 하나는 하나의 컴퓨팅 장치에 설치된 운영 체제 상에서 하이퍼바이저(604)가 실행되는 호스티드 타입(hosted type)이다. 호스티드 타입(hosted type)의 하이퍼바이저(604)의 예로서, 에뮬레이션(emulation) 기반의 QEMU와 시뮬레이션(simulation) 기반의 KVM이 있다. 에뮬레이션(emulation)은 호스트(102) 내 존재하지 않는 하드웨어 및 아키덱쳐를 가상 머신에게 서비스로 제공하는 것을 의미하고, 시뮬레이션(simulation)은 호스트(102) 내 존재하는 하드웨어 및 아키덱처를 바탕으로 가상 머신에 서비스를 제공하는 것을 의미한다.
호스트(102)는 미리 읽기 제어부(608)와 페이지 캐시 메모리(610)를 포함할 수 있다. 미리 읽기 제어부(608)는 도 5에서 설명한 미리 읽기 제어부(306), 도 6에서 설명한 미리 읽기 제어부(408), 및 도 7에서 설명한 미리 읽기 제어부(508)에 대응할 수 있다. 미리 읽기 제어부(608)은 미리 읽기 감지부를 포함할 수 있다. 페이지 캐시 메모리(610)는 도 6에서 설명한 페이지 캐시 메모리(410) 및 도 7에서 설명한 페이지 캐시 메모리(510)에 대응할 수 있다.
호스트(102)는 가상 디스크 이미 파일 관리자(612)를 포함할 수 있다. 가상 디스크 이미 파일 관리자(612)는 도 6에서 설명한 파일 시스템(412)과 도 7에서 설명한 파일 시스템(512)에 대응할 수 있다. 실시예에 따라, 가상 디스크 이미 파일 관리자(612)는 리눅스의 저널링 파일 시스템 중 개선된 버전인 확장된 파일 시스템(extended file system, version 4)을 사용할 수 있다.
호스트(102)는 파일-논리주소 맵핑 관리자(614)를 포함할 수 있다. 가상 디스크 이미 파일 관리자(612)로부터 바이트의 연속적인 연결인 파일(file)을 논리 주소(LBA)에 연결하라는 요청(filemap, ①)을 수신하면, 파일-논리주소 맵핑 관리자(614)는 해당 파일(file)에 논리 주소(LBA)를 연결할 수 있다. 미리 읽기 제어부(508)는 파일-논리주소 맵핑 관리자(614)에서 연결한 논리 주소(LBA)를 바탕으로 파일(file)에 대한 읽기 정보를 수집할 수 있다. 여기서, 읽기 정보는 데이터의 크기, 미리 읽기 속성 등이 포함될 수 있다. 예를 들어, 데이터의 크기(I/O size)는 파일(file)의 크기에 따라 몇 개의 논리 주소가 연속적으로 맵핑되었는 지를 바탕으로 결정될 수 있다. 해당 데이터가 미리 읽기 동작으로 확보된 후 커버율을 산출하여 커버율에 대응하는 미리 읽기 속성이 결정되면, 논리 주소에 대응하여 미리 읽기 속성이 부여될 수 있다. 미리 읽기 제어부(508)는 미리 읽기 속성을 결정할 수 있고, 이미 부여된 미리 읽기 속성을 확인할 수도 있다.
호스트(102)는 캐시 메모리 관리자(622)를 포함할 수 있다. 캐시 메모리 관리자(622)는 가상 디스크 이미 파일 관리자(612) 및 파일-논리주소 맵핑 관리자(614)로부터 읽기 명령에 대응하는 읽기 데이터를 저장 공간(110C, 110D)으로부터 가져올 수 있다. 파일-논리주소 맵핑 관리자(614)는 미리 읽기 속성에 따라 저장 공간(110C, 110D)으로부터 미리 읽어올 데이터를 요청(promotion command, ③)을 캐시 메모리 관리자(622)에 전달할 수 있다. 캐시 메모리 관리자(622)는 파일-논리주소 맵핑 관리자(614)로부터 전달된 요청에 대응하여 저장 공간(110C, 110D)으로부터 데이터를 읽어, 메모리 영역에 저장할 수 있다.
캐시 메모리 관리자(622)는 멀티 레벨 캐시 계층(Multi-level cache hierarchies)을 지원할 수 있다. 파일-논리주소 맵핑 관리자(614)로부터 전달된 요청에 대응하여, 캐시 메모리 관리자(622)는 동일한 데이터가 여러 수준에서 중복 복제되는 것을 완화하기 위한 멀티 레벨 캐시 계층에서 독점적 캐싱을 수행하는 디모션(Demotion)과 적응 확률적 필터링 기술을 사용하여 디모션의 오버헤드를 줄이고 멀티 레벨 캐시 계층에서 독점적 캐싱을 수행하는 프로모션(Promotion)을 지원할 수 있다. 캐시 메모리 관리자(622)가 지원하는 디모션(Demotion)과 프로모션(Promotion)은 미리 읽기 동작을 효율성을 높일 수 있도록 조정, 변경될 수 있다.
호스트(102)는 서로 다른 데이터 입출력 성능을 가지는 복수의 메모리 시스템(110C, 110D)과 연동될 수 있다. 복수의 메모리 시스템(110C, 110D) 중 제3 메모리 시스템(110C)은 옵데인 메모리(Optane Memory)를 포함할 수 있다. 실시예에 따라, 옵데인 메모리(Optane Memory)는 휘발성 메모리와 비휘발성 메모리 모두를 포함할 수 있으며, 캐시 메모리 보다 데이터 입출력 속도가 느리지만 제4 메모리 시스템(110D)보다 빠른 데이터 입출력 속도를 가질 수 있다. 캐시 메모리 관리자(622)는 메타 데이터 정보, 캐싱 정보 등은 빠른 데이터 입출력 속도를 가지는 제3 메모리 시스템(110C)에 저장할 수 있다. 반면, 캐시 메모리 관리자(622)는 유저 데이터는 제3 메모리 시스템(110C) 보다 데이터 입출력 속도가 느린 제4 메모리 시스템(110D)에 저장할 수 있다. 실시예에 따라, 호스트(102)는 데이터의 종류에 따라 해당 데이터를 복수의 메모리 시스템(110C, 110D) 중 데이터의 입출력 속도가 빠른 곳에 저장할 지 느린 곳에 저장할 지를 결정할 수 있다.
도 9는 미리 읽기를 지원하는 데이터 처리 시스템의 제2예를 설명한다. 도 5에서는 데이터 처리 시스템(100) 내 호스트(102)가 미리 읽기 동작을 수행하였다면, 도 7에서 설명하는 실시예에서는 데이터 처리 시스템(110) 내 호스트(102) 및 메모리 시스템(110) 모두 미리 읽기 동작을 수행할 수 있다.
도 9를 참조하면, 데이터 처리 시스템(100)은 호스트(102)와 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 메모리 시스템(110)에 저장된 데이터를 미리 읽기 동작을 통해 확보할 수 있고, 호스트(102)의 요청에 대응하여 메모리 시스템(110)도 미리 읽기 동작을 수행할 수 있다.
메모리 시스템(110)은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치(150)와 메모리 장치(150)에서 수행되는 데이터 입출력 동작을 제어하고 미리 읽기 동작을 수행할 수 있는 컨트롤러(130)를 포함할 수 있다. 메모리 장치(150)는 서로 다른 입출력 성능을 가지는 복수의 저장 영역(342, 344)을 포함할 수 있다. 복수의 저장 영역(342, 344) 중 제1 저장 영역(342)은 한 비트의 데이터를 저장할 수 있는 싱글-레벨 셀 블록(SLC)을 포함할 수 있고, 복수의 저장 영역(342, 344) 중 제2 저장 영역(344)은 멀티 비트의 데이터를 저장할 수 있는 멀티-레벨 셀 블록(MLC)을 포함할 수 있다. 멀티-레벨 셀 블록(MLC)의 에로서 4비트의 데이터를 저장하는 쿼드러플-레벨 셀 블록(QLC)이 있다.
호스트(102) 내 응용 프로그램(302)은 메모리 시스템(110)에 저장된 데이터에 대한 읽기 명령을 생성할 수 있다. 호스트(102) 내 버퍼 캐시(페이지 캐시, 304)는 응용 프로그램(302)이 생성한 데이터를 임시 저장하거나, 응용 프로그램(302)이 요구하는 데이터를 임시 저장할 수 있다. 예를 들면, 응용 프로그램(302)이 읽기 명령을 생성하면, 해당 읽기 명령을 메모리 시스템(110)에 전달하고, 메모리 시스템(110)이 해당 읽기 명령에 대응하는 데이터를 전송하면, 호스트(102)는 전송된 데이터를 버퍼 캐시(304)에 저장할 수 있다. 응용 프로그램(302)은 버퍼 캐시(304)에 저장된 해당 데이터를 사용할 수 있다. 이러한 과정 동안, 응용 프로그램(302)은 추가 동작을 수행하지 못하고 읽기 명령에 대응하는 데이터를 기다리면, 이는 데이터 처리 시스템(100)의 데이터 입출력 성능을 악화시킬 수 있다.
호스트(102) 내 미리 읽기 제어부(306)는 데이터 처리 시스템(110)의 데이터 입출력 성능의 향상을 위해, 응용 프로그램(302)이 요청하는 읽기 명령에 대응하는 데이터를 바탕으로, 응용 프로그램(302)이 아직 요청하지 않았거나 이후 사용하게 될 데이터를 메모리 시스템(110)으로부터 미리 확보하여 버퍼 캐시(304)에 저장할 수 있다.
호스트(102) 내 파일 시스템(308) 및 가상 파일 시스템(310)은 응용 프로그램(302)이 생성하는 데이터를 호스트가 사용하는 주소 체계에 대응시키고 메모리 시스템(110)이 포함하고 있는 데이터 저장 공간과 연결시킬 수 있다.
메모리 시스템(110)은 호스트(102)로부터 읽기 명령을 수신할 수 있다. 메모리 시스템(110) 내 컨트롤러(130)는 호스트 인터페이스 및 플래시 변환 계층(332)을 포함할 수 있다. 호스트 인터페이스 및 플래시 변환 계층(332)은 도 2 내지 도 4에서 설명한 호스트 인터페이스(132)와 플레시 변환 계층(240)에 대응할 수 있다.
컨트롤러(130) 내 미리 읽기 제어부(336)는 호스트(102)에서 전달된 읽기 명령에 대응하여, 메모리 장치(150)에 저장된 데이터를 미리 읽어 버퍼(334)에 저장할 수 있다. 호스트(102)가 응용 프로그램(302)에서 생성된 읽기 명령에 대응하여 미리 읽기 동작을 수행하면, 호스트(102)는 미리 읽기 동작을 통해 확보할 데이터에 대한 읽기 명령을 메모리 시스템(110)에 전송한다. 메모리 시스템(110)이 미리 읽기 동작을 수행하지 않을 경우, 호스트가 전달한 읽기 명령에 대응하는 데이터를 출력할 때까지 메모리 시스템(110) 내부의 동작으로 소요된 시간으로 인해 호스트(102)의 동작은 지연될 수 있다. 호스트(102)가 전달한 읽기 명령과 읽기 명령에 대응하는 논리 주소를 바탕으로 맵 정보 관리부(338)가 메모리 장치(150)로부터 미리 읽기 동작에 속하는 데이터에 대한 정보를 미리 읽기 제어부(336)에 보낼 수 있다. 미리 읽기 제어부(336)는 맵 정보 관리부(338)에서 전달된 정보를 바탕으로 미리 읽기 동작을 수행할 수 있다.
한편, 미리 읽기 제어부(336)는 메모리 장치(150)에 저장된 데이터를 미리 읽기 동작을 통해 버퍼(334)에 저장한 제1 시점과 호스트(102)로 해당 데이터를 전송한 제2 시점을 바탕으로 데이터에 대한 커버율을 결정할 수 있다. 미리 읽기 제어부(336)는 커버율에 따라, 호스트(102)로부터 데이터 입출력 명령이 전달되지 않을 때(예, 유휴(idle) 상태) 해당 데이터의 저장 위치를 변경시킬 수 있다. 예를 들어, 빠른 데이터 입출력이 요구되는 데이터는 복수의 저장 영역(342, 344) 중 제1 저장 영역(342)에 저장할 수 있고, 상대적으로 느린 데이터 입출력으로 문제되지 않는 데이터는 복수의 저장 영역(342, 344) 중 제2 저장 영역(344)에 저장할 수 있다.
도 10은 미리 읽기를 지원하는 메모리 시스템의 예를 설명한다.
도 10을 참조하면, 메모리 시스템은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(240) 및 메모리 인터페이스(142)를 포함할 수 있다. 메모리 장치(150)는 서로 다른 데이터 입출력 성능을 가지는 복수의 메모리 영역(182, 184, 186)을 포함할 수 있다. 복수의 메모리 영역(182, 184, 186) 중 제1 메모리 영역(182)은 제2 및 제3 메모리 영역(184, 186)보다 더 빠른 데이터 입출력 속도를 가질 수 있다.
컨트롤러(130) 내 호스트 인터페이스(132) 및 메모리 인터페이스(142)는 도 2 내지 도 3에서 설명된 호스트 인터페이스(132) 및 메모리 인터페이스(142)에 대응할 수 있다.
컨트롤러(130) 내 플래시 변환 계층(240)는 프로세서(280), 데이터 버퍼(282), 가비지 컬렉션 관리자(284), 캐시 메모리 관리자(286) 및 버퍼 관리 및 미리 읽기 제어부(288)를 포함할 수 있다. 버퍼 관리 및 미리 읽기 제어부(288)는 미리 읽기 감지부(290)를 포함하거나 연관될 수 있다. 프로세서(280)는 도 2에서 설명한 프로세스(134)에 대응할 수 있다. 또한, 데이터 버퍼(282)는 도 2에서 설명한 메모리(144) 내 설정된 영역일 수 있다.
가비지 컬렉션 관리자(284)는 메모리 장치(150) 내 복수의 메모리 영역(182, 184, 186)에 포함된 메모리 블록에 대한 가비지 컬렉션을 수행할 수 있다. 가비지 컬렉션 관리자(284)는 메모리 블록에 저장된 유효 데이터를 새로운 프리 블록으로 이동시킬 때, 버퍼 관리 및 미리 읽기 제어부(288)가 결정한 미리 읽기 속성을 반영하여 해당 유효 데이터를 복수의 메모리 영역(182, 184, 186) 중 어느 영역에 저장할 지를 결정할 수 있다.
버퍼 관리 및 미리 읽기 제어부(288)는 데이터 버퍼(282)에 저장된 데이터를 방출(release)하거나, 메모리 장치(150)로부터 미리 읽어온 데이터를 데이터 버퍼(282)에 저장할 수 있다. 버퍼 관리 및 미리 읽기 제어부(288)는 메모리 장치(150)에 저장된 데이터를 미리 읽어, 해당 데이터를 데이터 버퍼(282)에 저장할 수 있다. 버퍼 관리 및 미리 읽기 제어부(288) 내 미리 읽기 감지부(290)는 해당 데이터를 미리 읽은 제1 시점을 인지할 수 있다. 버퍼 관리 및 미리 읽기 제어부(288)는 호스트(102)의 요청에 대응하여 데이터 버퍼(282)에 저장된 데이터를 출력하면, 해당 데이터를 방출할 수 있다. 버퍼 관리 및 미리 읽기 제어부(288) 내 미리 읽기 감지부(290)는 해당 데이터를 호스트(102)에 전송하는 제2 시점을 인지할 수 있다.
버퍼 관리 및 미리 읽기 제어부(288) 내 미리 읽기 감지부(290)는 인지한 제1 시점과 제2 시점을 바탕으로 커버율을 결정할 수 있다. 미리 읽기 감지부(290)는 커버율을 바탕으로 해당 데이터에 대한 미리 읽기 속성을 결정할 수 있다. 캐시 메모리 관리자(286)는 해당 데이터에 대한 커버율 혹은 미리 읽기 속성을 바탕으로, 해당 데이터의 메타 데이터를 수정, 변경 혹은 유지할 수 있다. 캐시 메모리 관리자(286)에 의해 해당 데이터에 대한 메타 데이터가 수정되면, 가비지 컬렉션 관리자(284)는 해당 데이터를 미리 읽기 속성에 대응하여 저장할 수 있다.
도 11은 가상 파일 시스템을 이용한 데이터 구조체의 예를 설명한다. 메모리 시스템(110)이 사용하는 가상 파일 시스템(Virtual File System, VFS)에는 다양한 형태의 데이터 구조체가 설정될 수 있다. 하나의 예로서, 도 6에서는 블록 장치에서 데이터 입출력을 위해 사용될 수 있는 bio 구조체(602)에 대해 설명한다.
메모리 시스템(110)에 저장된 데이터를 액세스할 수 있는 최소 단위는 섹터(sector)로 정의할 수 있으며, 이는 메모리 장치(150)의 구성에 따라 결정될 수 있다. 통상적으로, 섹터는 512 바이트의 크기를 가질 수 있다. 메모리 장치(150)가 대용량의 데이터를 저장하는 경우, 섹터의 크기가 더 커질 수도 있다. 도 6에서 설명한 블록 장치가 지원하는 블록 단위의 액세스에서 블록(block)은 섹터의 배수의 크기로 정의되는 값이다. 블록(block)은 메모리 시스템(110)이 사용하는 파일 시스템에 따라 다른 크기로 결정될 수 있다. 예를 들면, 블록(block)은 512B, 1KB, 2KB, 혹은 4KB의 크기를 가질 수 있으며, 하나의 블록은 연속된 섹터로 구성될 수 있다.
통상적으로, 블록(block)은 메모리 장치(150) 내 페이지(page)의 크기보다 같거나 작도록 설정된다. 이는, 메모리 장치(150)는 페이지 단위의 입출력을 지원하는 데 반하여 블록(block)의 크기가 페이지(606)의 크기보다 큰 경우, 컨트롤러(130)는 데이터 입출력 동작을 제어하기 위해 추가적인 동작을 수행할 필요가 발생하기 때문이다.
세그먼트(segment)는 컨트롤러(130)가 메모리 장치(150)와 데이터 입출력(I/O) 동작을 수행하는 과정에서 데이터를 저장하는 영역을 가리킬 수 있다. 예를 들면, 도 5에서 설명한 페이지 캐시 메모리(130) 내 일부 영역을 가리킬 수 있다. 하나의 블록(block)은 메모리 장치(150) 내 동일 페이지에 위치할 수 있지만, 컨트롤러(130)와 메모리 장치(150)간 하나의 데이터 입출력 동작은 복수의 블록(block)에 대해 수행될 수도 있다. 따라서, 세그먼트(segment)는 하나의 페이지 혹은 복수의 페이지에 저장된 데이터에 대응할 수 있다.
도 2 내지 도 3을 참조하면, 컨트롤러(130)와 메모리 장치(150)간 하나의 데이터 입출력 동작은 메모리(144)에 저장된 데이터를 메모리 장치(150)에 옮기거나(프로그램, PROGRM), 메모리 장치(150)에 저장된 데이터를 메모리(144)에 옮기는(읽기, READ) 동작을 포함할 수 있다. 하나의 데이터 입출력 동작은 복수의 블록(block)에 대해 수행되는 경우, 복수의 블록(block)에 대응하는 데이터가 연속적인 페이지(즉, 메모리 장치(150) 내 연속적인 위치)에 저장되어 있지 않을 수 있다.
도 11을 참조하면, 컨트롤러(130)는 블록(block) 단위의 데이터 입출력 동작을 위해서 bio 구조체(602)를 생성할 수 있다. 예를 들어 하나의 블록 단위의 데이터 입출력 동작의 경우, bio 구조체(602)는 하나의 bio를 가질 수 있다. 하지만, 복수의 블록에 대한 데이터 입출력 동작의 경우, bio 구조체(602)는 bio 배열 구조(bio_vec, 604)를 가질 수 있다. bio 배열 구조(bio_vec, 604)는 메모리 장치(150) 내 서로 다른 페이지(page, 606)에 대응될 수 있다. 예를 들면, bio 배열 구조(bio_vec, 604)에 대응하는 데이터가 메모리 장치(150) 내 연속적인 위치에 저장되어 있을 수도 있지만, 서로 다른 위치에 떨여져 저장되어 있을 수 있다.
bio 구조체(602)는 세그먼트(segment)를 bio 배열 구조(bio_vec, 604)를 사용하여 저장할 수 있다. 세그먼트(segment)는 페이지의 형태로 저장될 수 있어, 그와 관련된 정보를 포함할 수 있고, 메모리 시스템(110)은 하나의 데이터 입출력 동작에서 복수의 세그먼트(segment)에 대응하는 데이터를 입출력할 수 있으므로, bio 구조체(602)는 bio 배열 구조(bio_vec, 604)를 통해 데이터 입출력 동작을 지원할 수 있다.
도 12는 미리 읽기(readahead) 동작의 제1예를 설명한다.
도 12를 참조하면, 메모리 장치(150)에 저장된 데이터들(File Blks)을 블록(block) 단위로 정렬할 수 있다고 가정한다.
컨트롤러(130)가 메모리 장치(150)에 전송한 읽기 명령에 대응하여, 메모리 장치(150)에 저장된 데이터들(File Blks) 중 첫 번째 블록(blk0)부터 네 번째 블록(blk3)까지 접근한다고 가정한다. 제1 시점(T1)에서 첫 번째 블록(blk0)을 읽은(Read Blk0) 컨트롤러(130)는 첫 번째 블록(blk0)부터 네 번째 블록(blk3)까지의 데이터를 읽어 페이지 버퍼 메모리(310)에 저장할 수 있다. 외부 장치에서 전달된 읽기 명령(RD_CMD)에 대응하여 두 번째 블록(blk1)에 대응하는 데이터가 출력되면, 두 번째 블록(blk1)에 포함된 정보를 바탕으로 미리 읽기 동작(RA, Readahead Op.)이 트리거(trigger)될 수 있다. 두 번째 블록(blk1)은 다섯 번째 블록부터 2배의 크기만큼 미리 읽기 동작을 수행하라는 정보를 포함하고 있다. 컨트롤러(130)는 제2 시점(T2)에서 두 번째 블록(blk1)에 저장된 정보를 확보(Read Blk1)하고, 정보를 바탕으로 미리 읽기 명령을 메모리 장치(150)에 전달할 수 있다.
미리 읽기 명령에 대응하여, 메모리 장치(150)로부터 다섯 번째 블록(blk4)에 대한 데이터를 확보한 후, 외부 장치에서 전달된 읽기 명령(RD_CMD)에 대응하여 다섯 번째 블록(blk4)에 대응하는 데이터가 출력되는 시점(T5)에서, 컨트롤러(130)는 다섯 번째 블록(blk4)에 포함된 또 다른 정보를 바탕으로 미리 읽기 동작(RA, Readahead Op.)이 트리거(trigger)될 수 있다. 다섯 번째 블록(blk4)에는 13번째 블록부터 2배의 크기만큼 미리 읽기 동작을 수행하라는 정보가 포함될 수 있고, 컨트롤러(130)는 미리 읽기 명령을 메모리 장치(150)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 외부 장치에서 전달된 읽기 명령(RD_CMD)에 대응하는 데이터를 페이지 페이지 버퍼 메모리(410, 510)에서 찾을 수 있을 때(즉, 페이지 캐시 히트(page cache hit)), 다음 미리 읽기 동작을 수행할 수 있다. 또한, 페이지 캐시 히트(page cache hit)가 발생할수록 미리 읽기 동작의 대상이 되는 데이터의 크기는 2배씩 커질 수 있다. 컨트롤러(130)는 메모리 장치(150)로부터 데이터를 미리 읽고, 미리 읽기 동작으로 확보한 데이터를 외부 장치로 출력하면서, 연관성 있는 데이터들을 계속 접근하여 페이지 페이지 버퍼 메모리(410, 510)에 저장할 수 있다.
도 13은 미리 읽기(readahead) 동작의 제2예를 설명한다.
도 13을 참조하면, 메모리 시스템(110)은 미리 읽기 동작을 파이프라이닝으로 수행하기 위해 두 개의 윈도우(current window, ahead window)를 설정하고 관리할 수 있다. 두 개의 윈도우는 현재 윈도우(current window)와 미리 윈도우(ahead window)로 구분할 수 있고, 호스트(102)의 응용 프로그램(302)에서 전달된 읽기 명령(RD_CMD)에 대한 데이터 입출력 동작이 현재 윈도우(current window)에서 수행되는 동안, 메모리 시스템(110)은 미리 윈도우(ahead window)에서 미리 읽기 동작(readahead op.)을 비동기적으로 수행할 수 있다. 읽기 명령(RD_CMD)에 대한 데이터 입출력 동작이 현재 윈도우(current window)에서 미리 윈도우(ahead window)로 넘어가면, 미리 윈도우(ahead window)가 현재 윈도우(current window)가 되고, 메모리 시스템(110)은 새로운 미리 윈도우(ahead window)를 설정한 후 미리 읽기 동작(readahead op.)을 비동기적으로 수행할 수 있다.
한편, 메모리 시스템(110)이 새로운 미리 윈도우(ahead window)를 언제 설정할 것인가에 따라 미리 읽기 동작(readahead op.)의 성능이 달라질 수 있다. 도 7을 참조하면, 특정 블록에 대응하는 데이터에 대해 페이지 캐시 히트(page cache hit)가 발생한 시점을 바탕으로, 메모리 시스템(110)은 새로운 미리 윈도우(ahead window)를 설정하고, 미리 읽기 동작(readahead op.)을 수행할 수 있는 지를 결정할 수 있다.
도 14는 미리 읽기(readahead) 동작의 제3예를 설명한다.
도 14를 참조하면, 메모리 시스템(110)은 미리 읽기 동작을 파이프라이닝으로 수행하기 위해 두 개의 윈도우(current window, ahead window)가 아닌 하나의 윈도우(readahead window)만을 설정하고 관리할 수 있다. 또한, 메모리 시스템(110)은 비동기로 수행되는 미리 읽기 동작의 시작 시점 혹은 빈도를 결정하기 위한 비동기 크기 변수(async_size)를 설정할 수 있다. 메모리 시스템(110)은 페이지 페이지 버퍼 메모리(410, 510)에서 아직 소비되지 않은 미리 읽기 데이터의 페이지 수가 기 설정된 임계값 아래로 떨어지면 다음 미리 읽기 동작을 수행할 수 있다. 이러한 방법은 메모리 시스템(110)이 하나의 윈도우(readahead window)만으로 미리 읽기 동작을 파이프라이닝으로 수행할 수 있도록 지원할 수 있다.
구체적으로, 하나의 윈도우(readahead window) 안에 미리 읽기 동작을 위한 트리거 혹은 표식(flag)을 설정할 수 있다. 도 9를 참조하면, 시작 위치(start)에서 미리 읽어진 페이지 크기(size)를 더한 뒤, 비동기 크기 변수(async_size)를 뺀 값에 대응하는 위치(start + size - async_size)에 위치한 페이지에 표식(PG_readahead page)을 추가할 수 있다. 메모리 시스템(110)이 표식이 추가된 페이지에 대응하는 데이터를 외부 장치로 출력할 때, 메모리 시스템(110)은 또 다른 미리 읽기 동작을 수행할 수 있다.
도 12 내지 도 14를 참조하면, 메모리 시스템(110)은 미리 읽기 동작을 수행하기 위한 윈도우를 설정하거나 표식을 설정하는 것을 다르게 할 수 있으며, 이에 따라 미리 읽기 동작의 효율성과 성능에 차이가 있을 수 있다.
도 15는 미리 읽기와 관련하여 부여되는 데이터 지시자에 대해 설명한다.
도 15를 참조하면, 미리 읽기 제어부(408, 508, 336)는 미리 읽어진 데이터에 대해 여러 상태를 표시하거나 설정할 수 있다. 예를 들어, 페이지 캐시 메모리(410, 510) 혹은 버퍼(334) 내 미리 읽어진 데이터에 대한 읽기 명령이 발생하지 않을 수 있다. 이 경우, 페이지 캐시 메모리(410, 510) 혹은 버퍼(334) 내 미리 읽어진 데이터에 대한 데이터 지시자는 미리 읽었으나 사용되지 않았음을 가리키는 미스 상태(Null)로 설정될 수 있다. 만약, 미리 읽어진 데이터에 대해 읽기 명령이 발생되었으나 아직 해당 읽기 명령에 대한 데이터 출력이 완료되지 않은 경우에는, 해당 데이터에 대한 데이터 지시자가 출력 대기 상태(Not UpToDate)로 설정될 수 있다. 이후, 해당 페이지에 대한 해당 데이터에 대한 읽기 명령에 대해 데이터 출력이 완료되면, 해당 데이터에 대한 데이터는 출력 종료 상태(UpToDate)로 설정될 수 있다.
실시예에 따라, 미리 읽기 제어부(408, 508, 336)는 페이지 페이지 캐시 메모리(410, 510) 혹은 버퍼(334) 내 미리 읽어진 데이터에 대한 데이터 지시자를 변경(state transition)할 수 있고, 이러한 상태의 변경을 바탕으로, 미리 읽기 감지부(420, 520, 290)는 커버율을 산출할 수 있다.
도 16은 데이터의 커버율에 따라 미리 읽기 동작을 수행할 윈도우 크기의 변화를 설명한다.
도 12 및 도 16을 참조하면, 미리 읽기 동작을 위한 초기 윈도우 설정은 2배씩 커질 수 있다(실선). 하지만, 메모리 시스템(110)이 커버율에 대응하여 미리 읽기 데이터에 대한 우선 순위를 결정하고, 우선 순위에 따라 복수의 캐시 메모리 중 하나에 저장할 수 있다. 미리 읽기 데이터의 커버율은 모두 동일하지 않을 수 있다. 따라서, 미리 읽기 데이터의 우선 순위에 따라 데이터가 저장되는 위치가 달라지면, 페이지 캐시 메모리(410, 510)에 저장되는 미리 읽기 데이터의 크기는 2배씩 커지는 것이 아니라 점진적으로 증가할 수 있다(점선).
메모리 시스템(110)의 내부 구성과 자원은 한정적이므로, 페이지 캐시 메모리(410, 510)을 위해 할당할 수 있는 자원도 한정적일 수 있다. 따라서, 미리 읽기 동작을 위해 소모되는 자원의 사용이 점진적으로 늘어가는 경우, 메모리 시스템(110)은 한정된 자원을 다른 용도로 활용하기 용이해지고, 이는 메모리 시스템(110)의 성능을 개선할 수 있다.
이하에서는 도 17 및 도 19를 참조하며, 메모리 시스템(110)의 미리 읽기 동작에 대한 개선과 효과를 설명한다.
도 17은 미리 읽기를 수행하지 않는 메모리 시스템을 설명한다.
도 17을 참조하면, 메모리 시스템이 미리 읽기 동작을 수행하지 않는 경우, 메모리 시스템은 데이터를 읽고 전송한 후, 호스트의 응용 프로그램은 전송된 읽기 데이터를 프로세싱할 수 있다. 도 1에서 설명한 바와 같이, 호스트의 응용 프로그램은 데이터 처리를 연속적으로 수행하지 못하고, 메모리 시스템이 메모리 장치로부터 데이터를 입출력하는 동작의 시간(IO_S1, IO_S2, IO_S3)만큼, 호스트의 응용 프로그램 프로세싱 시간(C1, C2, C3)은 지연될 수 있다.
도 18은 미리 읽기를 메모리 블록 별로 수행하는 메모리 시스템을 설명한다.
도 18을 참조하면, 메모리 시스템이 미리 읽기 동작을 수행하지만, 데이터 버퍼가 기 설정된 데이터 입출력 성능을 가지는 경우를 설명한다.
호스트 내 응용 프로그램이 미리 읽기 명령(Readahead, RA)을 전송하거나, 메모리 시스템이 응용 프로그램이 읽기 명령을 통해 요청하는 데이터, 파일 또는 디바이스 블록들을 순차적으로 접근하는 패턴을 발견하면, 메모리 시스템은 다음 사용될 블록들을 미리 읽어 준비할 수 있다. 이를 통해, 메모리 시스템 내부에서 데이터를 입출력하는 데 소요되는 시간, 동작 마진을 숨길 수 있어, 응용 프로그램의 동작이 더 빨라지도록 개선할 수 있다.
첫번째 요청된 데이터의 경우(①), 페이지 캐시 메모리(410, 510)에 해당 데이터가 존재하지 않으므로, 메모리 시스템이 비휘발성 메모리 장치로부터 데이터를 읽고(IO_S1), 버퍼에 저장한 후(Buf_S1), 응용 프로그램으로 출력(S1)하는 데 시간을 소비할 수 있다. 이 과정에서, 메모리 시스템은 두번째 데이터에 대한 미리 읽기 동작(RA)을 수행할 수 있다.
응용 프로그램이 첫번째 요청된 데이터를 프로세싱하는 동안(C1), 메모리 시스템은 두번째 요청될 데이터를 메모리 장치로부터 읽고(IO_S2), 버퍼에 저장(Buf_S2)할 수 있다. 응용 프로그램이 두번째 데이터를 요청하는 경우(②), 메모리 시스템은 버퍼에 준비된 데이터를 응용 프로그램에 출력할 수 있다. 아울러, 메모리 시스템은 세번째 데이터에 대한 미리 읽기 동작(RA)을 수행할 수 있다. 응용 프로그램의 입장에서 두번째 데이터를 요청하면 메모리 시스템의 입출력 동작을 위한 동작 마진만큼 대기할 필요 없이 두번째 데이터를 수신할 수 있어, 두번째 데이터를 프로세싱할 수 있다(C2).
응용 프로그램이 두번째 데이터를 프로세싱하는 시간(C2)이 다른 데이터를 프로세싱하는 경우보다 더 빨랐다고 가정한다. 응용 프로그램은 두번째 데이터를 프로세싱한 이후(C2), 세번째 데이터를 요청하고 세번째 데이터를 프로세싱을 하고자 할 수 있다(③).
메모리 시스템이 내부에서 미리 읽기 동작을 동일한 속도, 동일한 자원을 할당하여 수행한다고 가정하면, 응용 프로그램이 세번째 데이터를 요청하고 세번째 데이터를 프로세싱을 하고자 하는 시점(③)에, 세번째 데이터에 대한 미리 읽기 동작이 끝나지 않을 수 있다. 즉, 메모리 시스템이 비휘발성 메모리 장치로부터 세번째 데이터를 읽고(IO_S3), 버퍼에 저장(Buf_S3)하는 과정이 아직도 진행 중일 수 있다. 메모리 시스템이 세번째 데이터를 미리 읽어 버퍼에 저장(Buf_S3)한 후 응용 프로그램에 출력하면, 응용 프로그램은 세번째 데이터를 프로세싱할 수 있다(C3).
이 과정에서, 세번째 데이터와 관련하여, 메모리 시스템의 내부에서 수행된 미리 읽기 동작을 위한 동작 마진을 완전히 숨기지 못할 수 있다. 즉, 응용 프로그램이 세번째 데이터를 요청한 시점(③)부터 세번째 데이터를 프로세싱하는 시점(C3) 만큼, 메모리 시스템의 미리 읽기 동작의 효과가 감소하여, 세번째 데이터의 경우 미리 읽기 동작으로 인한 동작 마진의 감소는 세번째 데이터에 대한 미리 읽기 동작을 시작한 시점부터 세번째 데이터를 요청받은 시점까지의 구간(④)만큼 얻을 수 있다.
도 10에서 설명한 검출부(290)는 첫번째 데이터부터 세번째 데이터까지의 커버율을 산출할 수 있다. 전술한 과정을 비교하면, 첫번째 데이터부터 세번째 데이터까지의 커버율을 비교하면, 두번째 데이터의 커버율이 가장 크고, 세번째 데이터의 커버율이 두번째 데이터의 커버율보다 작지만 첫번째 데이터의 커버율보다 크며, 첫번째 데이터의 커버율이 가장 낮을 수 있다. 따라서, 세번째 데이터와 첫번째 데이터가 보다 빠른 데이터 버퍼 혹은 데이터 캐시에 위치한다면, 메모리 시스템의 커버율이 상승될 수 있다. 이를 위해서, 메모리 시스템(110)은 자주 사용되고 자주 접근되는 블록을 적어도 하나의 비휘발성 캐시 영역(426)에 저장할 수 있다.
메모리 시스템(110)은 미리 읽기 동작을 수행하고, 미리 읽기 동작의 대상이 되는 블록 단위의 데이터에 대한 커버율을 산출할 수 있다. 이후, 커버율을 바탕으로, 메모리 시스템(110)은 블록 단위의 데이터를 메모리 장치(150)에서 적어도 하나의 비휘발성 캐시 영역(426)으로 복사 혹은 이동시킬 수 있다. 적어도 하나의 비휘발성 캐시 영역(426)은 메모리 장치(150) 보다 더 빠른 데이터 입출력 속도를 가질 수 있다.
도 19는 미리 읽기를 통해 서로 다른 우선순위로 데이터를 확보하는 메모리 시스템을 설명한다.
도 19를 참조하면, 메모리 시스템(110)은 도 18에서 설명한 바와 같이 제1 내지 제3 데이터에 대한 미리 읽기 동작을 수행하고, 제1 내지 제3 데이터에 대한 커버율을 산출한 뒤, 제1 내지 제3 데이터를 메모리 장치(150)에서 적어도 하나의 비휘발성 캐시 영역(426)으로 복사 혹은 이동시켰다고 가정한다.
응용 프로그램이 첫번째 데이터를 요청하는 경우, 페이지 캐시 메모리(410, 510)에 해당 데이터가 존재하지 않으므로, 메모리 시스템이 비휘발성 메모리 장치로부터 데이터를 읽고(IO_S1), 버퍼에 저장한 후(Buf_S1), 응용 프로그램으로 출력(S1)하는 데 시간을 소비할 수 있다. 이 과정에서, 메모리 시스템은 두번째 데이터에 대한 미리 읽기 동작(RA)을 수행할 수 있다.
응용 프로그램이 첫번째 요청된 데이터를 프로세싱하는 동안(C1), 메모리 시스템은 두번째 요청될 데이터를 메모리 장치로부터 읽고(IO_S2), 버퍼에 저장(Buf_S2)할 수 있다. 응용 프로그램이 두번째 데이터를 요청하는 경우, 메모리 시스템은 버퍼에 준비된 데이터를 응용 프로그램에 출력하는 데 문제가 없다. 아울러, 메모리 시스템은 세번째 데이터에 대한 미리 읽기 동작(RA)을 수행할 수 있다. 응용 프로그램의 입장에서 두번째 데이터를 요청하면 메모리 시스템의 입출력 동작을 위한 동작 마진만큼 대기할 필요 없이 두번째 데이터를 수신할 수 있어, 두번째 데이터를 프로세싱할 수 있다(C2).
도 18에서 설명한 경우와 마찬가지로, 응용 프로그램이 두번째 데이터를 프로세싱하는 시간(C2)이 다른 데이터를 프로세싱하는 경우보다 더 빨랐다고 가정한다. 응용 프로그램은 두번째 데이터를 프로세싱한 이후(C2), 세번째 데이터를 요청하고 세번째 데이터를 프로세싱을 하고자 할 수 있다.
메모리 시스템(110)은 제1 내지 제3 데이터를 메모리 장치(150)에서 적어도 하나의 비휘발성 캐시 영역(426)으로 복사 혹은 이동시켰기 때문에, 응용 프로그램이 세번째 데이터를 요청하고 세번째 데이터를 프로세싱을 하고자 하는 시점(C3)에 메모리 시스템은 비휘발성 메모리 장치로부터 세번째 데이터를 읽고(IO_S3), 버퍼에 저장(Buf_S3)할 수 있다. 따라서, 메모리 시스템(110)은 미리 읽어진 세번째 데이터를 버퍼로부터 응용 프로그램에 출력하면, 응용 프로그램은 지연 혹은 대기 없이 세번째 데이터를 프로세싱할 수 있다(C3). 이러한 방법으로, 세번째 데이터와 관련하여, 메모리 시스템(110)의 내부에서 수행된 미리 읽기 동작을 위한 동작 마진도 완전히 숨길 수 있다. 즉, 미리 읽기 동작에 대상이 되는 데이터가 어디에 저장되어 있는 가에 따라 데이터 처리 시스템의 성능이 개선될 수 있다.
도 20은 미리 읽기를 지원하는 시스템의 제1예를 설명한다.
도 20을 참조하면, 시스템은 읽기 명령을 생성하는 어플리케이션(802) 및 데이터를 저장하고 읽기 명령에 대응하여 데이터를 출력하는 복수의 메모리 시스템(110A, 110B)을 포함할 수 있다. 복수의 메모리 시스템(110A, 110B)은 서로 다른 데이터 입출력 성능을 가질 수 있다. 예를 들면, 복수의 메모리 시스템(110A, 110B) 중 제1 메모리 시스템(110A)은 제2 메모리 시스템(110B)보다 빠른 데이터 입출력 속도를 가질 수 있다.
먼저, 시스템은 어플리케이션(802)에서 생성된 읽기 명령에 대응하는 데이터가 버퍼 캐시 메모리(804)에 포함되어 있는 지를 확인할 수 있다. 버퍼 캐시 메모리(804)에서 읽기 명령에 대응하는 데이터를 찾을 수 없는 경우, 시스템은 미리 읽기 제어부(806)에 해당 읽기 명령을 전달할 수 있다. 미리 읽기 제어부(806)는 해당 읽기 명령에 대응하는 데이터를 복수의 메모리 시스템(110A, 110B)로부터 획득하기 위한 동작을 수행할 뿐만 아니라, 해당 데이터와 연관된 다른 데이터를 미리 읽어 버퍼 캐시 메모리(804)에 저장할 수 있다.
미리 읽기 제어부(806)는 읽기 명령에 대응하는 데이터 및 관련 데이터가 미리 읽어지도록 파일 시스템(808)에 파일 정보를 전달할 수 있다. 파일 시스템(808)은 미리 읽기 제어부(806)에서 전달된 파일 정보를 복수의 메모리 시스템(110A, 110B)에 대응하는 장치 정보로 변환할 수 있다.
파일 시스템(808)으로부터 읽기 동작을 위한 장치 정보를 수신한 캐시 관리자(810)는 룩업 테이블(812) 및 축출부(814)를 포함할 수 있다. 캐시 관리자(810)는 룩업 테이블(812)을 참조하여, 장치 정보에 대응하는 데이터가 복수의 메모리 시스템(110A, 110B) 중 어디에 저장되어 있는 지를 확인할 수 있다. 캐시 관리자(810) 내 축출부(814)는 버퍼 캐시 메모리(804)에 저장된 데이터를 계속 유지시킬 것인지 새로운 데이터를 저장하기 위한 빈 공간을 확보하기 위해 버퍼 캐시 메모리(804)에서 제거할 것인지를 결정할 수 있다. 축출부(814)는 파일 시스템(808)으로부터 수신된 논리 주소(LBA)를 바탕으로, 버퍼 캐시 메모리(804)에 저장된 데이터 중 일부를 기 설정된 정책(policy)에 따라 방출(release)할 수 있다. 예를 들면, 축출부(814)는 LRU(Least Recently Used) 혹은 LFU(Least Frequently Used) 등과 같은 정책(policy)에 따라 버퍼 캐시 메모리(804)에 저장된 데이터를 제거할 수 있다.
시스템은 룩업 테이블(812)을 바탕으로 데이터의 위치를 확인한 후, 복수의 메모리 시스템(110A, 110B)에 저장된 데이터를 읽어 버퍼 캐시 메모리(804)에 저장할 수 있다. 이때, 복수의 메모리 시스템(110A, 110B)에 저장된 데이터를 읽어 버퍼 캐시 메모리(804)에 저장하는 과정에 소요되는 시간은 메모리 시스템의 데이터 입출력 속도에 따라 차이가 발생할 수 있다. 도 18 내지 도 19에서 설명한 바와 같이, 이러한 차이는 어플리케이션(802)이 생성한 읽기 명령에 대응하는 데이터 입출력 동작에 대한 성능의 차이를 유발할 수 있다.
실시예에 따라, 시스템은 서로 다른 데이터 입출력 성능을 복수의 메모리 시스템(110A, 110B)에 저장된 데이터를 미리 읽기 동작에 따른 효과에 대응하여 저장 위치를 변경할 수 있다. 예를 들어, 미리 읽기 제어부(806)를 통해 데이터를 버퍼 캐시 메모리(804)에 미리 읽은 후, 해당 데이터에 대해 어플리케이션(802)이 읽기 명령을 생성하면, 버퍼 캐시 메모리(804)에 미리 읽어진 데이터가 어플리케이션(802)으로 전달될 수 있다. 이러한 경우를 캐시 히트(cache hit)로 이해할 수 있다. 반면, 미리 읽기 제어부(806)를 통해 미리 읽은 후 버퍼 캐시 메모리(804)에 저장되었는데, 어플리케이션(802)이 해당 데이터에 대한 읽기 명령을 생성하지 않을 수 있다. 이러한 경우를 캐시 미스(cache miss)로 이해할 수 있다.
예를 들어, 시스템은 캐시 히트(cache hit)에 대응하는 제1 데이터를 복수의 메모리 시스템(110A, 110B) 중 데이터 입출력 속도가 빠른 제1 메모리 시스템(110A)에 저장할 수 있다. 반대로, 시스템은 캐시 미스(cache miss)에 대응하는 제2 데이터를 복수의 메모리 시스템(110A, 110B) 중 데이터 입출력 속도가 느린 제2 메모리 시스템(110B)에 저장할 수 있다. 시스템은 캐시 히트(cache hit)에 대응하는 제1 데이터에 캐시 미스(cache miss)에 대응하는 제2 데이터보다 높은 우선 순위를 부여할 수 있다. 또한, 제1 메모리 시스템(110A)에 데이터를 저장할 수 있는 공간이 부족하다고 판단되면, 시스템은 데이터의 우선 순위에 따라 제1 메모리 시스템(110A)에 저장된 데이터를 제2 메모리 시스템(110B)으로 이동시킬 수 있다. 실시예에 따라, 데이터의 우선 순위는 캐시 히트 혹은 캐시 미스, LRU(Least Recently Used) 혹은 LFU(Least Frequently Used) 등과 같은 캐시 메모리 관리 정책 등에 따라 결정될 수 있다.
도 21은 미리 읽기를 지원하는 시스템의 제2예를 설명한다.
도 21을 참조하면, 시스템은 읽기 명령을 생성하는 어플리케이션(902) 및 데이터를 저장하고 읽기 명령에 대응하여 데이터를 출력하는 복수의 메모리 시스템(110A, 110B)을 포함할 수 있다. 복수의 메모리 시스템(110A, 110B)은 서로 다른 데이터 입출력 성능을 가질 수 있다. 또한, 시스템은 버퍼 캐시 메모리(904), 미리 읽기 제어부(906), 파일 시스템(908), 캐시 관리자(910)를 포함할 수 있다. 캐시 관리자(910)는 룩업 테이블(912) 및 축출부(914)를 포함할 수 있다. 도 21에서 설명하는 시스템은 도 20에서 설명한 시스템과 실질적으로 동일한 구성 요소를 포함할 수 있다. 다만, 버퍼 캐시 메모리(904)를 관리하는 동작에 있어, 도 20과 도 21에서 설명하는 시스템의 동작 방식에 차이가 있다. 이하에서는, 이러한 차이를 중심으로 시스템을 설명한다.
도 20을 참조하면, 축출부(914)는 파일 시스템(908)에서 전달되는 논리 주소(LBA)를 바탕으로, 논리 주소(LBA)에 대응하는 데이터의 우선 순위가 결정될 수 있다. 예를 들면, 특정 논리 주소(LBA)에 대응하는 데이터가 최근에 사용되었는지 혹은 얼마나 자주 사용되었는 지는 파일 시스템(908)에서 전달되는 논리 주소(LBA)를 바탕으로 결정될 수 있다. 반면, 도 21을 참조하면, 축출부(914)는 버퍼 캐시 메모리(904)로부터 전달되는 지연시간 민감도(latency sensitiveness)에 대한 정보를 바탕으로, 버퍼 캐시 메모리(904)에 저장된 데이터를 축출할 수 있다. 여기서, 버퍼 캐시 메모리(804)로부터 획득하는 지연시간 민감도(latency sensitiveness)는 특정 데이터에 대한 미리 읽기 동작을 통해 버퍼 캐시 메모리(904)에 저장된 제1 시점과 어플리케이션(902)이 해당 데이터를 요청한 제2 시점을 바탕으로 결정될 수 있다.
축출부(914)는 룩업 테이블(912)을 바탕으로 데이터의 주소(저장 위치 등)를 확보할 수 있고, 버퍼 캐시 메모리(904)로부터 전달되는 지연시간 민감도(latency sensitiveness)를 바탕으로 우선순위를 결정할 수 있다. 축출부(914)는 지연시간 민감도(latency sensitiveness)를 바탕으로 해당 데이터를 버퍼 캐시 메모리(904)에서 축출하는 시점을 결정하거나 해당 데이터의 우선 순위(예, 캐시 메모리(904)에서 축출되는 순서)을 조정할 수 있다.
한편, 캐시 관리자(910)는 지연시간 민감도(latency sensitiveness)를 바탕으로 해당 데이터의 위치를 변경시킬 수 있다. 예를 들어, 특정 데이터에 대한 제1 시점과 제2 시점을 바탕으로, 두 시점간 시간 차이가 기 설정된 기준보다 작으면, 해당 데이터는 데이터 입출력 동작이 빠른 제1 메모리 시스템(110A)에 저장될 수 있다. 반대로, 두 시점간 시간 차이가 기 설정된 기준보다 크면, 해당 데이터는 데이터 입출력 동작이 느린 제2 메모리 시스템(110B)에 저장될 수 있다. 한편, 제1 시점보다 제2 시점이 더 빠른 경우, 해당 데이터는 데이터 입출력 동작이 빠른 제1 메모리 시스템(110A)에 저장될 수 있다.
도 22는 도 21에서 설명한 시스템의 데이터 미리 읽기 동작을 설명한다.
도 22를 참조하면, 어플리케이션(902)이 3개의 데이터 블록(F1_B1, F1_B2, F1_B3)에 대한 읽기 명령을 생성할 수 있다. 어플리케이션(902)의 읽기 명령에 대응하여, 시스템은 버퍼 캐시 메모리(904)에 미리 읽기 동작을 통해 저장된 데이터 중에 3개의 데이터 블록(F1_B1, F1_B2, F1_B3)이 있는 지를 확인할 수 있다.
예를 들어, 버퍼 캐시 메모리(904)에 제2 데이터 블록(F1_B2)은 저장되어 있지만, 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)이 저장되어 있지 않을 수 있다. 제2 데이터 블록(F1_B2)은 캐시 히트(Hit)의 경우이고, 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)은 캐시 미스(Miss)의 경우로 이해할 수 있다. 제2 데이터 블록(F1_B2)은 버퍼 캐시 메모리(904)에 저장되어 있으므로, 어플리케이션(902)은 버퍼 캐시 메모리(904)에 저장된 제2 데이터 블록(F1_B2)을 획득할 수 있다. 하지만, 시스템은 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)을 복수의 메모리 시스템(110A, 110B)으로부터 읽어와야 한다.
시스템은 룩업 테이블(912)을 참조하여 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)이 어느 위치에 저장되어 있는 지를 확인할 수 있다. 시스템은 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)을 복수의 메모리 시스템(110A, 110B)에서 읽어 버퍼 캐시 메모리(904)에 저장한다. 이후, 어플리케이션(902)은 버퍼 캐시 메모리(904)에 저장된 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)을 획득할 수 있다.
시스템이 룩업 테이블(912)을 통해 복수의 메모리 시스템(110A, 110B)로부터 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)을 획득하여 버퍼 캐시 메모리(904)에 저장하면, 축출부(914)는 제1 데이터 블록(F1_B1)과 제3 데이터 블록(F1_B3)이 버퍼 캐시 메모리(904)에 언제까지 저장될 수 있는 지를 관리, 제어할 수 있다.
버퍼 캐시 메모리(904)에 저장되는 데이터는 기 설정된 크기 혹은 단위(예, 캐시 블록, Cache Block (CB))로 저장될 수 있다. 또한, 각 데이터 블록은 우선 순위를 가질 수 있다. 시스템은 지연시간 민감도(latency sensitiveness)를 바탕으로 각 데이터 블록의 우선 순위를 설정할 수 있다. 예를 들면, 버퍼 캐시 메모리(904)에서 우선 순위에 따라 제1 데이터 블록(CB1)부터 제100 데이터 블록(CB100)까지 포함될 수 있다.
도 22를 참조하면, 축출부(914)는 우선 순위에 대응하는 복수의 큐를 포함할 수 있다. 예를 들어, 축출 순위를 L1부터 L64까지 64개의 레벨로 나눌 수 있고, 제1 데이터 블록(CB1)부터 제100 데이터 블록(CB100)까지의 데이터 블록은 서로 다른 축출 순위를 가질 수 있다. 예를 들면, 제1 레벨(L1)을 가지는 데이터는 버퍼 캐시 메모리(904)에서 방출(release)될 가능성이 가장 낮고, 제64 레벨(L64)을 가지는 데이터는 버퍼 캐시 메모리(904)에서 방출(release)될 가능성이 가장 높을 수 있다. 예를 들어, 100개의 데이터 블록 중 두 번째로 높은 우선 순위를 가지는 제2 레벨(L2)은 제63레벨을 가질 수 있고, 100개의 데이터 블록 중 가장 낮은 우선 순위를 가지는 제100 데이터 블록(CB100)은 제2 레벨을 가질 수 있다. 제2 레벨의 제100 데이터 블록(CB100)은 제63 레벨을 가지는 제2 데이터 블록(CB2)보다 버퍼 캐시 메모리(904)에서 더 빨리 방출(release)될 수 있다.
각 레벨에는 기 설정된 개수만큼의 데이터가 존재할 수 있고, 각 레벨에서는 LRU(Least Recently Used) 방식으로 데이터가 방출될 수 있다. 예를 들어, 제64 레벨(L64)을 가지는 제1 데이터와 제2 데이터 중 제2 데이터가 최근에 사용되었다면, 제1 데이터가 버퍼 캐시 메모리(904)에서 더 먼저 방출될 수 있다. 예를 들어, 제4 레벨을 가지는 3개의 데이터(CB95, CB96, CB97) 중 최근에 사용된 것이 제95 데이터 블록(CB95)이고 가장 사용된 지 오래된 것이 제97 데이터 블록(CB97)인 경우, 제97 데이터 블록(CB97)이 제95 데이터 블록(CB95)보다 먼저 방출될 수 있다.
한편, 지연시간 민감도(latency sensitiveness)를 바탕으로, 제97 데이터 블록(CB97)의 우선 순위가 다시 조정되거나 축출 순위가 달라질 수도 있다. 예를 들어, 제97 데이터 블록(CB97)이 제4 레벨(L4)을 이지만 축출부(914)가 제5 레벨(L5), 제6 레벨(L6) 혹은 그 이상의 높은 레벨로 변경하면, 버퍼 캐시 메모리(904)에서 제97 데이터 블록(CB97)의 방출 시점이 더 늦어질 수 있다.
도 23은 지연시간 민감도(latency sensitiveness)에 따른 레벨 변경에 대응하는 캐시 메모리 관리 방법을 설명한다.
특정 데이터 블록(CBxx)이 버퍼 캐시 메모리(904)에 저장되면, 특정 데이터 블록(CBxx)에 대한 지연시간 민감도(latency sensitiveness)를 바탕으로 축출부(914)는 제1 레벨(L1)부터 제64 레벨(L64) 중 기 설정된 레벨을 부여할 수 있다. 예를 들어, 특정 데이터 블록(CBxx)의 지연시간 민감도(latency sensitiveness)가 기 설정된 기준과 실질적으로 동일하면, 축출부(914)는 특정 데이터 블록(CBxx)에 중간값에 해당하는 제32레벨(L32)을 부여할 수 있다. 만약 특정 데이터 블록(CBxx)의 지연시간 민감도(latency sensitiveness)가 기 설정된 기준보다 작으면, 축출부(914)는 특정 데이터 블록(CBxx)에 중간값에 해당하는 제32레벨(L32)보다 높은 레벨인 제30 레벨(L32)을 부여할 수 있다. 만약 특정 데이터 블록(CBxx)의 지연시간 민감도(latency sensitiveness)가 기 설정된 기준보다 크면, 축출부(914)는 특정 데이터 블록(CBxx)에 중간값에 해당하는 제32레벨(L32)보다 낮은 레벨인 제34 레벨(L34)을 부여할 수 있다.
도 23을 참조하면, 버퍼 캐시 메모리(904)에 제1 데이터 블록(CB1)부터 제100 데이터 블록(CB100)까지 저장될 수 있다. 제53 데이터 블록(CB53)은 제30레벨을 가질 수 있다. 지연시간 민감도(latency sensitiveness)를 바탕으로, 제53 데이터 블록(CB53)의 레벨이 변경될 수 있다. 예를 들어, 제53 데이터 블록(CB53)의 레벨이 1 레벨만큼 상승하여 제31 레벨을 가질 수 있다. 또는 제53 데이터 블록(CB53)의 레벨이 2 레벨만큼 상승하여 제32 레벨을 가질 수 있다. 또는 제53 데이터 블록(CB53)의 레벨이 3 레벨만큼 상승하여 제33 레벨을 가질 수 있다.
제53 데이터 블록(CB53)의 레벨은 지연시간 민감도(latency sensitiveness)를 바탕으로 조정될 수 있다. 제53 데이터 블록(CB53)의 레벨이 제30레벨에서 제31, 32 혹은 33 레벨로 상승하는 경우, 버퍼 캐시 메모리(904)에 더 오래 저장될 수 있다. 반대로, 제53 데이터 블록(CB53)의 레벨이 낮아질 수도 있다. 제53 데이터 블록(CB53)의 레벨이 낮아지면 버퍼 캐시 메모리(904)에서 더 빨리 방출될 수 있다.
실시예에 따라, 시스템은 제53 데이터 블록(CB53)에 대한 어플리케이션(902)의 접근(access)가 발생할 때마다 지연시간 민감도(latency sensitiveness)에 따른 제53 데이터 블록(CB53)의 레벨을 조정할 수 있다. 또한, 자주 접근(frequently used)되는 데이터 블록일수록, 축출부(914)는 해당 데이터 블록이 버퍼 캐시 메모리(904)에서 방출되는 것을 방지할 필요가 있다. 축출부(914)는 해당 데이터 블록의 레벨을 높이거나 낮추면서 버퍼 캐시 메모리(904)에서 방출되는 시점을 제어할 수 있다.
도 24는 캐시된 데이터의 에이징(aging) 특성의 변화를 설명한다.
도 24를 참조하면, 버퍼 캐시 메모리(904)에 데이터 블록을 저장한 후, 어플리케이션(902)이 저장된 데이터 블록에 접근(access)할 수 있다. 버퍼 캐시 메모리(904)에 데이터 블록에 어플리케이션(902)이 자주 접속할수록 해당 데이터 블록의 레벨은 상승할 수 있다. 반면, 어플리케이션(902)이 접속하지 않는 데이터 블록의 레벨은 낮아질 수 있다. 이를 통해, 가장 높은 레벨인 제64 레벨에 대응하는 데이터 블록은 버퍼 캐시 메모리(904)에 저장된 시간이 가장 길어질 수 있다. 반면, 가장 낮은 레벨인 제1 레벨에 대응하는 데이터 블록은 버퍼 캐시 메모리(904)에 저장된 시간이 가장 짧아질 수 있다.
시간이 지날수록, 제64 레벨을 가지는 데이터 블록의 수가 증가할 있다. 제64 레벨을 가지는 데이터 블록의 수가 증가하면, 제64레벨을 가지는 데이터 블록 간 우선 순위를 판별하기 어려워질 수 있다. 시간이 지날수록 높은 레벨을 가지는 데이터 블록의 수가 많아지고 높은 레벨을 가지는 데이터 블록 간 우선 순위를 판별하기 힘들어지면, 버퍼 캐시 메모리(904)의 효율적 관리가 어려워진다.
반면, 시스템은 버퍼 캐시 메모리(904)에 데이터 블록을 저장한 후 어플리케이션(902)이 저장된 데이터 블록에 접근(access)할 때마다, 해당 데이터 블록에 대한 지연시간 민감도(latency sensitiveness)를 바탕으로 우선 순위를 조정할 수 있다. 또한, 시스템은 해당 데이터 블록의 지연시간 민감도(latency sensitiveness)를 기준과 비교하여 데이터 블록의 레벨을 설정할 수 있다. 또한, 도 23을 참조하면, 시스템은 지연시간 민감도(latency sensitiveness)에 대응하는 레벨의 변경의 정도를 조정할 수 있다.
실시예에 따라, 특정 레벨 혹은 특정 범위의 레벨에 속한 데이터 블록의 수가 많을 경우, 시스템은 지연시간 민감도(latency sensitiveness)에 대응하는 레벨의 변경의 정도를 조정할 수 있다. 이를 통해, 높은 레벨을 가지는 데이터 블록의 버퍼 캐시 메모리(904)에 저장된 시간을 줄어들게 할 수 있다. 즉, 어플리케이션(902)이 자주 접근하는 데이터 블록이 높은 레벨을 가지는 것이 아닐 수 있다. 예를 들면, 어플리케이션(902)이 특정 데이터 블록을 원할 때, 해당 데이터 블록이 버퍼 캐시 메모리(904)에 늦게 저장될수록 해당 데이터의 레벨이 높아지기 때문이다. 반대로, 해당 데이터 블록이 버퍼 캐시 메모리(904)에 계속 저장되어 있는 동안 어플리케이션(902)의 접근이 발생하면, 해당 데이터 블록의 레벨은 낮아질 수도 있다. 따라서, 시스템은 지연시간 민감도(latency sensitiveness)에 대응하는 레벨의 변경의 정도를 조정하여, 시간이 지나고 어플리케이션(902)의 데이터 접근이 많아질수록 가장 높은 레벨인 제64레벨(L64) 혹은 가장 낮은 레벨인 제1 레벨(L1)을 가지는 데이터 블록의 수를 증가시키지 않을 수 있다.
또한, 시스템은 가장 높은 레벨인 제64레벨(L64) 혹은 가장 낮은 레벨인 제1 레벨(L1)을 가지는 데이터 블록의 수보다 중간 레벨을 가지는 데이터 블록의 수가 더 많아지도록 지속적으로 균등화(balancing, rebalancing)시킬 수 있다. 예를 들어, 시스템은 상위 20개 레벨에 해당하는 데이터 블록의 수가 전체의 50%를 초과하는 지를 판단하여, 상위 레벨에 데이터 블록이 집중되고 있는 지를 확인할 수 있다. 시스템이 버퍼 캐시 메모리(904)에 저장된 데이터 블록의 레벨을 지속적으로 균등화(balancing, rebalancing)함으로써, 시간이 지나고 어플리케이션(902)이 저장된 데이터 블록에 접근(access)하는 횟수가 증가하더라도, 데이터 블록이 버퍼 캐시 메모리(904)로부터 방출되는 시점을 효과적으로 제어할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (32)
- 복수의 비휘발성 메모리 셀을 포함하며 서로 다른 데이터 입출력 속도를 가지는 복수의 저장 영역을 포함하는 메모리 장치; 및
상기 메모리 장치와 적어도 하나의 데이터 경로로 연결되어, 외부 장치에서 전달된 읽기 명령에 대응하는 미리 읽기(readahead) 동작을 수행하며, 상기 읽기 명령의 수신과 상기 미리 읽기 동작의 완료의 시간차에 대응하여 상기 미리 읽기 동작에 의해 확보한 미리 읽기 데이터에 대한 데이터 속성을 결정하고, 상기 데이터 속성에 따라 상기 미리 읽기 데이터를 상기 복수의 저장 영역 중 하나에 저장하는 컨트롤러
를 포함하는, 메모리 시스템.
- 제1항에 있어서,
상기 메모리 장치 내 상기 복수의 저장 영역 중 제1 저장 영역은 제2 저장 영역보다 더 빠른 데이터 입출력 속도를 가지는,
메모리 시스템.
- 제2항에 있어서,
상기 컨트롤러는, 상기 데이터 크기가 작을 수록, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 제1 저장 영역에 저장하는,
메모리 시스템.
- 제2항에 있어서,
상기 컨트롤러는, 상기 데이터 크기가 클 수록, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 제2 저장 영역에 저장하는,
메모리 시스템.
- 제2항에 있어서,
상기 컨트롤러는, 상기 읽기 명령의 수신이 상기 미리 읽기 동작의 완료 보다 빠르면, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 제1 저장 영역에 저장하는,
메모리 시스템.
- 제2항에 있어서,
상기 컨트롤러는, 상기 읽기 명령의 수신이 상기 미리 읽기 동작의 완료 보다 느리면, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 제2 저장 영역에 저장하는,
메모리 시스템.
- 제2항에 있어서,
상기 제1 저장 영역과 상기 제2 저장 영역 각각은 적어도 하나의 메모리 블록, 적어도 하나의 플레인 혹은 적어도 하나의 메모리 다이를 포함하는,
메모리 시스템.
- 제2항에 있어서,
상기 제1 저장 영역은 하나의 비휘발성 메모리 셀에 한 비트의 데이터를 저장하고,
상기 제2 저장 영역은 하나의 비휘발성 메모리 셀에 복수 비트의 데이터를 저장하는,
메모리 시스템.
- 제2항에 있어서,
상기 제2 저장 영역은 유저 데이터를 저장하고,
상기 제1 저장 영역은 상기 유저 데이터에 대한 메타 데이터를 저장하는,
메모리 시스템.
- 제1항에 있어서,
상기 컨트롤러는
상기 외부 장치에서 전달된 읽기 명령이 요청한 읽기 데이터의 패턴을 감지하여, 감지된 패턴을 바탕으로 상기 읽기 데이터와 관련한 상기 미리 읽기 데이터의 속성을 결정하고,
상기 속성에 대응하여 상기 미리 읽기 데이터를 상기 메모리 장치에 저장하는,
메모리 시스템.
- 제10항에 있어서,
상기 컨트롤러는
상기 외부 장치에서 연속하여 전달된 제1 읽기 명령과 제2 읽기 명령의 시간 차이에 대응하여, 상기 제1 읽기 명령에 대응하는 읽기 데이터와 관련된 상기 미리 읽기 데이터의 속성을 결정하는,
메모리 시스템.
- 제1항에 있어서,
상기 미리 읽기 데이터를 임시 저장하는 캐시 메모리를 더 포함하고,
상기 컨트롤러는 상기 캐시 메모리에 저장된 상기 미리 읽기 데이터를 방출(release)하는 시점을 상기 미리 읽기 데이터에 대한 상기 읽기 명령의 수신과 상기 미리 읽기 동작의 완료의 상기 시간차에 기초하여 결정하는,
메모리 시스템.
- 제12항에 있어서,
상기 컨트롤러는
상기 미리 읽기 데이터에 복수의 축출 레벨 중 하나를 부여하고,
상기 미리 읽기 데이터에 대한 접근(access)이 발생하면 부여된 축출 레벨을 조정하며,
상기 미리 읽기 데이터에 대한 방출 시점을 상기 축출 레벨에 따라 결정하는,
메모리 시스템.
- 제13항에 있어서,
상기 컨트롤러는
상기 복수의 축출 레벨 중 일부 축출 레벨을 가지는 미리 읽기 데이터의 양이 기준을 만족하면, 상기 미리 읽기 데이터에 부여된 상기 축출 레벨을 조정하는 정도를 변경하는,
메모리 시스템.
- 제12항에 있어서,
상기 컨트롤러는
상기 캐시 메모리에 저장된 동일한 축출 레벨을 가지는 미리 읽기 데이터는 LRU(Least Recently Used) 정책에 따라 방출 시점을 결정하는,
메모리 시스템.
- 서로 다른 데이터 입출력 속도를 가지는 복수의 메모리; 및
상기 복수의 메모리에 저장된 데이터를 미리 읽기(readahead) 동작을 통해 버퍼에 저장하며, 외부 장치에서 읽기 명령이 수신되면 상기 버퍼에서 상기 읽기 명령에 대응하는 읽기 데이터를 상기 외부 장치로 출력하는 컨트롤러를 포함하고,
상기 컨트롤러는, 상기 읽기 명령의 수신과 상기 미리 읽기 동작의 완료의 시간차에 대응하여, 상기 미리 읽기 동작에 의해 확보한 미리 읽기 데이터의 우선 순위를 결정하고, 상기 우선 순위에 대응하여 상기 미리 읽기 데이터를 상기 복수의 메모리 중 하나에 저장하는,
메모리 시스템.
- 제16항에 있어서,
상기 컨트롤러는
외부 장치가 사용하는 논리 주소 체계와 상기 복수의 비휘발성 메모리 셀의 위치를 특정하기 위한 물리 주소 체계를 연결하며, 데이터의 속성 혹은 패턴에 대응하는 연관성에 따른 가상의 데이터 구조를 형성하는 가상 파일 시스템을 운용하고,
상기 가상의 데이터 구조는 상기 복수의 비휘발성 메모리 셀에 저장된 데이터를 복수의 레벨로 구분하는,
메모리 시스템.
- 제17항에 있어서,
상기 컨트롤러는
상기 외부 장치에서 읽기 명령이 수신되면, 상기 읽기 명령에 대응하는 읽기 데이터가 가지는 상기 가상의 데이터 구조 내 레벨과 해당 레벨이 속한 상위 레벨에 대응하는 데이터에 대해 상기 미리 읽기 동작을 수행하는,
메모리 시스템.
- 제16항에 있어서,
상기 컨트롤러는,
상기 읽기 명령에 대응하는 데이터 크기에 대응하여 상기 우선 순위를 결정하며,
상기 데이터 크기가 작을 수록, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 복수의 메모리 중 제1 메모리에 저장하고,
상기 데이터 크기가 클 수록, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 복수의 메모리 중 상기 제1 메모리 보다 느린 동작 속도를 가지는 제2 메모리에 저장하는,
메모리 시스템.
- 제16항에 있어서,
상기 컨트롤러는,
상기 읽기 명령의 수신이 상기 미리 읽기 동작의 완료 보다 빠르면, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 복수의 메모리 중 제1 메모리에 저장하고,
상기 읽기 명령의 수신이 상기 미리 읽기 동작의 완료 보다 느리면, 상기 읽기 명령에 대응하는 상기 미리 읽기 데이터를 상기 복수의 메모리 중 상기 제1 메모리 보다 느린 동작 속도를 가지는 제2 메모리에 저장하는,
메모리 시스템.
- 제16항에 있어서,
상기 복수의 메모리 중 제1 메모리는 제2 메모리보다 더 빠른 데이터 입출력 속도를 가지고,
상기 제1 메모리와 상기 제2 메모리는 적어도 하나의 메모리 블록, 적어도 하나의 플레인 혹은 적어도 하나의 메모리 다이를 포함하는,
메모리 시스템.
- 제16항에 있어서,
상기 컨트롤러는 상기 버퍼에 저장된 상기 미리 읽기 데이터를 방출(release)하는 시점을 상기 미리 읽기 데이터에 대한 상기 우선 순위에 기초하여 결정하는,
메모리 시스템.
- 제22항에 있어서,
상기 컨트롤러는
상기 미리 읽기 데이터에 복수의 축출 레벨 중 하나를 부여하고,
상기 미리 읽기 데이터에 대한 접근(access)이 발생하면 부여된 축출 레벨을 조정하며,
상기 미리 읽기 데이터에 대한 방출 시점을 상기 축출 레벨에 따라 결정하는,
메모리 시스템.
- 제23항에 있어서,
상기 컨트롤러는
상기 복수의 축출 레벨 중 일부 축출 레벨을 가지는 미리 읽기 데이터의 양이 기준을 만족하면, 상기 미리 읽기 데이터에 부여된 상기 축출 레벨을 조정하는 정도를 변경하는,
메모리 시스템.
- 제22항에 있어서,
상기 컨트롤러는
상기 버퍼에 저장된 동일한 축출 레벨을 가지는 미리 읽기 데이터는 LRU(Least Recently Used) 정책에 따라 방출 시점을 결정하는,
메모리 시스템.
- 서로 다른 데이터 입출력 속도를 가지는 복수의 데이터 저장 장치;
캐시 메모리; 및
데이터를 미리 읽기 동작을 통해 상기 캐시 메모리에 저장하며, 응용 프로그램으로부터 상기 데이터에 대한 읽기 명령이 수신되면 상기 캐시 메모리에 저장된 상기 데이터를 상기 응용 프로그램에 전달하고, 상기 미리 읽기 동작을 통해 상기 캐시 메모리에 상기 데이터를 저장한 제1 시점과 상기 읽기 명령이 수신된 제2 시점을 바탕으로, 상기 데이터에 대한 미리 읽기 속성을 결정하여, 상기 미리 읽기 속성에 따라 상기 데이터를 상기 복수의 데이터 저장 장치 중 하나에 저장하는 제어 장치
를 포함하는, 데이터 입출력 시스템.
- 제26항에 있어서,
상기 제어 장치는
상기 읽기 명령에 대응하는 읽기 데이터의 패턴을 감지하여, 감지된 패턴을 바탕으로 상기 데이터에 대한 미리 읽기 속성을 결정하고,
상기 미리 읽기 속성에 대응하여 상기 데이터를 상기 복수의 데이터 저장 장치 중 하나에 저장하는,
데이터 입출력 시스템.
- 제26항에 있어서,
상기 제어 장치는
상기 제1 시점보다 상기 제2 시점이 빠르면, 상기 데이터를 복수의 데이터 저장 장치 중 가장 빠른 데이터 입출력 속도를 가지는 장치에 저장하는,
데이터 입출력 시스템.
- 제26항에 있어서,
상기 제어 장치는 상기 캐시 메모리에 저장된 상기 데이터를 방출(release)하는 시점을 상기 데이터에 대한 상기 제1 시점과 상기 제2 시점의 시간차에 기초하여 결정하는,
메모리 시스템.
- 제26항에 있어서,
상기 컨트롤러는
상기 데이터에 복수의 축출 레벨 중 하나를 부여하고,
상기 데이터에 대한 접근(access)이 발생하면 부여된 축출 레벨을 조정하며,
상기 데이터에 대한 방출 시점을 상기 축출 레벨에 따라 결정하는,
메모리 시스템.
- 제30항에 있어서,
상기 컨트롤러는
상기 복수의 축출 레벨 중 일부 축출 레벨을 가지는 데이터의 양이 기준을 만족하면, 상기 데이터에 부여된 상기 축출 레벨을 조정하는 정도를 변경하는,
메모리 시스템.
- 제26항에 있어서,
상기 컨트롤러는
상기 캐시 메모리에 저장된 동일한 축출 레벨을 가지는 데이터는 LRU(Least Recently Used) 정책에 따라 방출 시점을 결정하는,
메모리 시스템.
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|---|---|---|---|
| KR1020210123181A KR20230040057A (ko) | 2021-09-15 | 2021-09-15 | 시스템의 읽기 성능을 개선하기 위한 장치 및 방법 |
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