KR20230039493A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법
본 발명의 실시 형태는, 반도체 장치의 제조 방법에 관한 것이다.
오목부의 애스펙트비가 높은 경우에도 가공 불량이 적은 반도체 장치의 제조 방법을 제공한다.
실시 형태에 따르면, 오목부가 마련된 제1 면을 갖는 반도체 기판과, 제1 면에 오목부의 형상을 따라서 형성된 제1 전극과, 적어도 제1 전극과 접하고, 피도금 금속 이온 및 전해질을 함유하는 용액과 초임계 유체의 덩어리를 포함하는 도금액을 사용하는 전기 도금법에 의해, 제1 전극의 표면에 금속 도금을 실시하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다. 또한, 오목부의 애스펙트비를 오목부의 제1 치수에 대한 오목부의 제2 치수의 비로 나타냈을 때, 초임계 유체의 덩어리의 입경 분포의 중앙값이 오목부의 제1 치수보다도 크다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는, 반도체 장치의 제조 방법에 관한 것이다.
TSV(through silicon via)의 비아 구멍 직경은, 반도체 소자의 집적도의 향상에 수반하여 해마다 작아져, 장래적으로는 φ5 ㎛ 이하의 TSV도 요구된다. 예를 들어, 칩 두께를 50㎛로 하면, 그 경우의 애스펙트비는 10 이상에 달한다. 전기 도금으로 이러한 고애스펙트비나 비아 구멍을 간극 없이 매립하기 위해서는, 표면보다도 구멍 바닥의 도금 속도를 빠르게 제어한 보텀 업 성장 기술이 필요해진다.
발명이 해결하고자 하는 과제는, 오목부의 애스펙트비가 높은 경우에도 가공 불량이 적은 반도체 장치의 제조 방법을 제공할 수 있다.
실시 형태에 따르면, 오목부가 마련된 제1 면을 갖는 반도체 기판과, 제1 면에 오목부의 형상을 따라서 형성된 제1 전극과, 적어도 제1 전극과 접하고, 피도금 금속 이온 및 전해질을 함유하는 용액과 초임계 유체의 덩어리를 포함하는 도금액을 사용하는 전기 도금법에 의해, 제1 전극의 표면에 금속 도금을 실시하는 것을 포함하는 반도체 장치의 제조 방법이 제공된다. 또한, 오목부의 애스펙트비를 오목부의 제1 치수에 대한 오목부의 제2 치수의 비로 나타냈을 때, 초임계 유체의 덩어리의 입경 분포에 있어서의 중앙값이 오목부의 제1 치수보다도 크다.
실시 형태의 반도체 장치의 제조 방법에 의하면, 오목부의 애스펙트비가 높은 경우에도 가공 불량이 적은 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은, 실시 형태의 방법에 포함되는 공정의 일례의 개략을 도시하는 단면도.
도 2는, 초임계 CO2의 미셀 입경의 체적 분포를 도시하는 도면.
도 3은, 실시 형태의 방법에 포함되는 공정의 일례의 개략을 도시하는 단면도.
도 4는, 실시 형태의 방법에 포함되는 공정의 일례의 개략을 도시하는 단면도.
도 5는, 초임계 CO2의 체적 비율을 변화시켰을 때의 도금액의 전류-전압 특성을 나타내는 그래프.
도 6은, 참고예의 방법에 의한 도금 공정의 개략을 도시하는 단면도.
도 7은, 참고예의 방법에 의한 도금 공정의 개략을 도시하는 단면도.
도 8은, 참고예의 방법에 의한 도금 공정의 개략을 도시하는 단면도.
도 9는, 실시 형태의 방법에서 사용되는 전기 도금 장치의 일례의 개략 구성을 도시하는 도면.
도 10은, 도 9에 도시하는 전기 도금 장치의 음극부의 일례의 개략 구성을 도시하는 단면도.
도 11은, 비교예의 방법에 의해 전기 도금이 실시된 반도체 기판의 일례를 도시하는 모식도.
도 12는, 비교예의 방법에 의해 전기 도금이 실시된 반도체 기판의 다른 예를 도시하는 모식도.
실시 형태의 반도체 장치의 제조 방법은, 오목부가 마련된 제1 면을 갖는 반도체 기판과, 제1 면에 오목부의 형상을 따라서 형성된 제1 전극과, 피도금 금속 이온 및 전해질을 함유하는 용액과, 초임계 유체의 덩어리를 포함하고, 적어도 제1 전극과 접하는 도금액을 사용하는 전기 도금법에 의해, 제1 전극의 표면에 금속 도금을 실시하는 것을 포함한다. 또한, 오목부의 애스펙트비를 오목부의 제1 치수에 대한 오목부의 제2 치수의 비로 나타냈을 때, 초임계 유체의 덩어리의 입경 분포에 있어서의 중앙값이 오목부의 제1 치수보다도 크다. 오목부의 제2 치수는, 예를 들어 오목부의 깊이이다. 오목부의 제1 치수는, 예를 들어 오목부의 깊이 방향과 교차(예를 들어 수직)하는 방향의 치수이다.
전기 도금은, 예를 들어 도금액이 수용된 반응조 내에 양극과 음극을 침지하고, 음극으로 제1 전극을 사용하여 행하여진다.
실시 형태의 방법을 도 1 내지 도 4를 참조하여 설명한다.
반도체는, 예를 들어 실리콘(Si); 게르마늄(Ge); 비소화갈륨(GaAs) 및 질화갈륨(GaN) 등의 III족 원소와 V족 원소의 화합물을 포함하는 반도체; 그리고 탄화실리콘(SiC)으로부터 선택된다. 일례에 의하면, 반도체 기판은, 실리콘을 포함하고 있다. 또한, 여기에서 사용하는 용어 「족」은, 단주기형 주기율표의 「족」이다.
반도체 기판은, 예를 들어 반도체 웨이퍼이다. 반도체 웨이퍼에는, 불순물이 도프되어 있어도 되고, 트랜지스터나 다이오드 등의 반도체 소자가 형성되어 있어도 된다. 또한, 반도체 웨이퍼의 주면은, 반도체의 어느 결정면에 대하여 평행하여도 된다. 반도체 웨이퍼에는, 예를 들어 주면이 (100)면인 실리콘 웨이퍼, 주면이 (110)면인 실리콘 웨이퍼를 사용할 수 있다.
도 1에 도시하는 바와 같이, 반도체 기판(1)의 제1 면인 xy면을 따른 주면(2)에 오목부(3)가 마련되어 있다. 오목부(3)는, 예를 들어 비아 구멍이다. 오목부(3)는, z축 방향을 따른 반도체 기판(1)의 두께 방향으로 깊이를 갖는다. 오목부(3)의 직경(구멍 직경)을 a라 했을 때, 오목부(3)의 애스펙트비는, 직경 a(제1 치수)에 대한 깊이(제2 치수)의 비로 표시된다. 오목부(3)는, 반도체 기판(1)의 xy면을 따른 주면(2)에 복수 마련되어 있어도 된다.
제1 전극(4)은, 반도체 기판(1)의 xy면을 따른 주면(2)에 오목부(3)의 형상을 따라서 형성되어 있다. 바꿔 말하면, 제1 전극(4)은, 반도체 기판(1)의 xy면을 따른 주면(2)과, 오목부(3)를 규정하는 측벽면 및 저면에 형성되어 있다. 제1 전극(4)은, 반도체 기판(1)과 도금층의 밀착을 높게 하는 밀착층으로서 기능할 수 있다. 제1 전극(4)은, 예를 들어 Ti/Cu나 Ti/Ni/Pd 적층막 등으로부터 형성될 수 있다. 또한, Ti를 대신하여 Cr을 사용할 수도 있다. 제1 전극(4)은, 예를 들어 스퍼터링, 증착 등에 의해 형성된다. 또한, 패턴상으로 도금을 행하는 경우에는, 도금을 행할 부분만을 개구한 레지스트 패턴을 제1 전극 상에 형성하고 있어도 된다.
도금액(5)은, 적어도 제1 전극(4)과 접한다. 도금액(5)은, 예를 들어 피도금 금속 이온과 전해질을 함유하는 용액(이하, 제1 용액이라고 칭함)과, 초임계 유체의 덩어리를 포함하는 혼합 도금액이다. 피도금 금속의 예로서, 예를 들어 Cu, Ni, Ag, Cu 합금, Ni 합금, Ag 합금으로부터 선택되는 적어도 1종을 사용 가능하다. 제1 용액의 예로서, 황산구리5수화물과 황산을 포함한 황산구리 도금액, 피로인산구리와 피로인산칼륨을 포함한 피로인산구리 도금액, 술팜산니켈과 붕소를 포함한 술팜산니켈 도금액 등을 들 수 있다.
초임계 유체는, 온도와 압력으로 결정되는 물질의 상태도에 있어서, 고체, 액체, 기체의 어느 것에도 속하지 않는 상태의 유체로, 그 주된 특징은, 고확산성, 고밀도, 제로 표면 장력 등이고, 통상의 액체를 사용한 프로세스에 비교하여 나노 레벨의 침투성이나 고속 반응을 기대할 수 있다. 초임계 유체의 예로서, 초임계 CO2를 들 수 있다. CO2가 초임계 상태로 되는 임계점은, 31℃, 7.4MPa이고, 그 이상의 온도, 압력에서는 초임계 유체가 된다.
초임계 유체의 덩어리의 예로서, 초임계 CO2의 미셀을 들 수 있다.
도금액(5)은, 초임계 CO2와 물에 상용성을 갖는 유기 재료, 계면 활성제 중 적어도 한쪽을 첨가제로서 포함하고 있어도 된다. 초임계 CO2는, 전해질 함유 수용액과 혼합하지 않지만, 이들에 상기 첨가제를 첨가하면 유탁화가 발생하고, 초임계 CO2 에멀션(SCE: Supercritical CO2 Emulsion)이 얻어질 수 있다. 계면 활성제의 예로서, 폴리에틸렌옥시드알킬에테르를 들 수 있다. 한편, 초임계 CO2와 물에 상용성을 갖는 유기 재료의 예로서, 폴리에틸렌글리콜을 들 수 있다. 초임계 CO2의 계면 장력을 작게 하는 것이 가능한 첨가제에 의하면, 초임계 CO2 미셀의 입경은 작아지는 경향이 있다.
도금액(5)에 있어서, 제1 용액과 초임계 유체의 합계 체적에 있어서의 초임계 유체의 체적 비율은, 50체적％ 이하로 할 수 있다. 이에 의해, 안정된 전기 도금을 실현할 수 있다. 초임계 유체의 체적 비율이 50체적％를 초과하면, 초임계 유체 중에 제1 용액이 분산된 에멀션이 되고, 전류가 안정되게 흐르지 않게 될 가능성이 있다. 또한, 초임계 유체의 체적 비율이 50체적％ 이하의 범위에 있어서, 초임계 유체의 체적 비율이 작을수록, 초임계 유체의 덩어리 입경은 작아지는 경향이 있다. 제1 용액과 초임계 유체의 합계 체적에 있어서의 초임계 유체의 체적 비율은, 5체적％ 이상으로 하는 것이 바람직하다. 이에 의해, 도금액(5)의 동점도의 저하와, 피도금 금속의 확산 상수 증가를 실현할 수 있다. 따라서, 제1 용액과 초임계 유체의 합계 체적에 있어서의 초임계 유체의 체적 비율은, 5체적％ 이상 50체적％ 이하로 하는 것이 바람직하다. 더욱 바람직한 범위는 5체적％ 이상 30체적％ 이하이다.
초임계 유체의 덩어리의 입경 분포에 있어서의 중앙값(D50)을, 오목부의 제1 치수보다도 크게 한다. 한편, 오목부의 제1 치수는, 오목부가 비아 구멍인 경우, 비아 구멍의 직경 a이다. 또한, 오목부가 홈인 경우, 오목부의 애스펙트비가, 홈의 폭(제1 치수)에 대한 홈의 깊이(제2 치수)의 비로 표시되기 때문에, 제1 치수는 홈의 폭이다. 예를 들어 반도체 기판(1)의 xy면을 따른 주면의 y축 방향을 따라서 홈을 형성하는 경우, 홈의 x축 방향을 따른 폭, 즉 짧은 쪽의 폭이 제1 치수이다. 반도체 기판(1)에는, 비아 구멍, 홈, 또는 비아 구멍과 홈의 양쪽을 마련할 수 있다. 도 2는, 초임계 CO2 미셀의 입경 분포에 있어서의 D50값과, 오목부(3)의 직경 a의 관계를 나타낸다. 초임계 CO2 미셀의 입경(D50)을 직경 a보다도 크게 함으로써, 오목부(3) 내의 초임계 CO2 미셀의 농도를, 오목부(3)보다도 외측(예를 들어 반도체 기판(1)의 주면(2))에 있어서의 초임계 CO2 미셀의 농도보다도 낮게 할 수 있다.
도 5는, 도금액(5)에 있어서의 초임계 CO2의 체적 비율을 변화시켰을 때의 도금액(5)의 전류-전압 특성을 나타낸다. 도 5에 있어서의 횡축은, 과전압(overpotential) η(V)이고, 종축은 전류 밀도(Current Density)J(mA/㎠)이다. 초임계 CO2를 10체적％ 포함하는 도금액(5)의 전류 전압 곡선을 C1, 초임계 CO2를 30체적％ 포함하는 도금액(5)의 전류 전압 곡선을 C2, 초임계 CO2를 포함하지 않는 도금액(5)의 전류 전압 곡선을 C3이라 하자. 도 5로부터 명백해진 바와 같이, 전류 전압 곡선 C3에 비하여, 전류 전압 곡선 C1, 전류 전압 곡선 C2의 전류 밀도가 낮다. 이것으로부터, 도금액(5) 중의 초임계 CO2 농도를 증가시키면, 전해 석출 반응을 억제할 수 있는 것을 알 수 있다. 따라서, 오목부(3) 내의 초임계 CO2 미셀의 농도를 낮게 함으로써, 초임계 CO2에 의한 전해 석출 반응 억제의 영향을 작게 할 수 있다. 따라서, 오목부(3) 내의 도금 속도를 증가시킬 수 있다.
한편, 초임계 CO2는, 도금액의 동점도를 저하시킬 수 있고, 피도금 금속 이온의 확산 상수를 더 높일 수 있다. 그 결과, 오목부(3) 내에 대한 이온 공급을 촉진할 수 있기 때문에, 오목부(3) 내에서의 이온의 고갈을 초래하는 일 없이, 도금층의 석출을 계속시킬 수 있다. 예를 들어 도 3에 예시되는 바와 같이, 도금층(6)의 석출은, 오목부(3)를 규정하는 저부로부터 z축 방향을 따른 상방으로 진행하고, 도 4에 예시되는 바와 같이, 오목부(3) 내를 도금층(6)으로 간극 없이 매립할 수 있다.
이상과 같이, 초임계 CO2 미셀의 입경 분포에 있어서의 중앙값을 오목부의 제1 치수(예를 들어 직경 a)보다도 크게 함으로써, 오목부(3) 내의 초임계 CO2 미셀의 농도를, 오목부(3)보다도 외측에 있어서의 초임계 CO2 미셀의 농도보다도 낮게 할 수 있다. 그 결과, 오목부(3) 내의 도금 속도를 증가시킬 수 있다. 게다가, 오목부(3) 내에 대한 이온 공급을 촉진할 수 있기 때문에, 오목부(3) 내에서의 이온의 고갈을 초래하는 일 없이, 도금층의 석출을 계속시킬 수 있다. 따라서, 오목부(3)의 애스펙트비를 높게 했을 때의 가공 불량을 저감할 수 있다.
초임계 유체의 덩어리의 입경 분포의 측정 방법을 이하에 설명한다. 외부로부터 광학 측정 가능한 투과창을 마련한 압력 용기를 사용하여, 용기 내부의 도금액(5) 중의 초임계 유체의 덩어리를 광학적으로 관찰한다. 덩어리의 입경은, 광학 현미경 사진을 촬영하고, 촬영한 데이터를 Image J soft ware로 해석하여 구할 수 있다(Andrew J. Worthen외 몇명, Carbon Dioxide-in-Water Foams Stabilized with Nanoparticles and Surfactant Acting in Synergy, AIChE Journal, September 2013 Vol.59, No.9의 3490-3501 페이지에 있어서의 예를 들어 3493 페이지 좌측 란을 참조). 또한, 압력 용기에는, 예를 들어 2개의 사파이어창을 구비한 고압 관찰용 셀(Aya Mizushima외 몇명, Nanograin deposition via an electroplating reaction in an emulsion of dense carbon dioxide in a nickel electroplating solution using nonionic fluorinated surfactant, Surface & Coatings Technology 194(2005) 149-156의 150 페이지 및 도 2 참조)을 사용할 수 있다.
오목부의 애스펙트비는, 특별히 한정되는 것은 아니고, 0보다 큰 임의의 값으로 할 수 있다. 일례로서, 1 이상을 들 수 있다.
실시 형태의 방법은, 전기 도금 공정 전에, 제1 전극의 표면 산화물을 제거하는 공정을 구비하고 있어도 된다. 또한, 전기 도금 공정 후에, 세정 공정과, 건조 공정을 구비할 수도 있다.
또한, 반도체 기판의 오목부에 전기 도금에 의해 도전 재료를 매립할 때, 도금 억제제로서 유기 재료를 도금액에 첨가하는 것이 제안되어 있다. 유기 재료의 예로서, 폴리에틸렌글리콜(PEG) 등을 들 수 있다. 이러한 참고예를 도 6 내지 도 8을 참조하여 설명한다. 도 1에 도시하는 것과 마찬가지인 부재에 대해서는, 동일 부호를 붙이고 설명을 생략한다. 도 6에 도시하는 바와 같이, 반도체 기판(1)의 xy면을 따른 주면상과, 오목부(3)를 규정하는 측벽면 및 저면에 형성된 제1 전극(4) 상에, 유기 재료를 포함하는 도금 억제제(7)가 흡착된다. 이 흡착 속도는 억제제(7)의 확산에 의존하기 때문에, 오목부(3)의 개구 상단 부근에 대한 흡착량에 비하여 오목부(3) 내의 저부 부근에 대한 흡착량이 적어진다. 그 결과, 도 7에 도시하는 바와 같이, 오목부(3) 내의 저부 부근에 전류(8)가 집중하고, 결과적으로 오목부(3)의 저부에 있어서의 도금층(6)의 석출 속도가 빨라진다. 그 후, 도 8에 도시하는 바와 같이, 오목부(3) 내의 저부 부근의 억제제(7)가 도금층(6) 내에 매몰되어, 전류(9)가 집중하여 도금층(6)이 더 성장한다. 이들 일련의 공정은, 정귀환 모델로 불리고 있다. 한편, 도금액 중의 금속 이온 농도는 억제제(7)에 비하여 높기는 하지만, 금속 이온의 공급은 확산에 의존한다. 그 때문에, 오목부(3)의 애스펙트비가 증가하면, 도금액의 대류가 도착하지 않는 오목부(3) 내의 저부 부근에서는, 금속 이온이 고갈하여, 도금층의 형성이 실질적으로 불가능하게 되는 가공 불량이 발생한다.
실시 형태의 방법에 사용되는 전기 도금 장치의 일례를, 도 9 및 도 10을 참조하여 설명한다.
전기 도금 장치(10)는, 이산화탄소 공급부(20)와, 온도 조절 펌프(30)와, 도금 처리부(40)와, 배출부(60)와, 이들을 연계 제어하는 제어부(100)를 구비하고 있다.
이산화탄소 공급부(20)는, 고압의 이산화탄소가 저류된 이산화탄소 봄베(21)와, 일단부를 이 이산화탄소 봄베(21)에 접속하고, 타단부를 온도 조절 펌프(30)에 접속한 공급 배관(22)과, 이 공급 배관(22)의 유량을 제어하는 공급 밸브(23)를 구비하고 있다.
온도 조절 펌프(30)는, 공급 배관(22)으로부터 공급된 이산화탄소 가스를 냉각하고 액화하는 냉각기(31)와, 액화 이산화탄소를 압축하는 컴프레서(32)와, 액화 이산화탄소를 가열하는 히터(34)와 이 히터(34)의 출구측에 접속된 압력계(33)를 구비하고 있다.
히터(34)는, 이산화탄소를 그 임계 온도 31.1℃ 이상으로 가열한다. 컴프레서(32)는, 액화 이산화탄소를 소정압, 예를 들어 이산화탄소를 그 임계압 7.38MPa 이상으로 가압한다.
도금 처리부(40)는, 항온조(41)와, 이 항온조(41) 내에 배치되어, 도금액 L을 수용하는 반응조(42)와, 일단부가 히터(34) 출구에 접속되고, 타단부가 반응조(42) 내부에 접속된 공급 배관(43)과, 이 공급 배관(43)의 유량을 제어하는 제어 밸브(44)와, 일단부가 반응조(42)의 내부에 접속되고, 타단부가 배출부(60)에 접속된 출구 배관(45)과, 통전용의 직류 정(定)전류원(46)과, 이 직류 정전류원(46)의 정극측에 접속되고, 반응조(42) 내에 마련된 양극(47)과, 직류 정전류원(46)의 부극측에 접속된, 반응조(42) 내에 마련된 음극부(50)를 구비하고 있다.
반응조(42)로서는, 내벽을 테플론(등록 상표) 코팅한 스테인리스제 압력 용기를 사용하였다. 반응조(42)에는, 도금액(5)이 수용된다.
양극(47)에는 피도금 금속의 판이 주로 사용된다. 양극(47)에, 통전용으로 전원의 정극에 접속한 리드가 접속된다.
음극부(50)는, 도 10에 도시하는 바와 같이, 지지판(51)과, 지지판(51) 상에 배치되는 반도체 기판(1) 및 제1 전극(4)과, 갈고리부(52)와, 리드(53)를 구비한다. 반도체 기판(1) 및 제1 전극(4)은, 도 1에 도시하는 바와 같은 구성을 갖는 것이다. 갈고리부(52)는, 지지판(51) 상에 고정된 금속제 스프링이다. 제1 전극(4)이 형성된 반도체 기판(1)의 측면과 주면의 주위가 갈고리부(52)로 보유 지지됨으로써, 반도체 기판(1) 및 제1 전극(4)이 지지판(51)에 압접된다. 또한, 갈고리부(52)가 제1 전극(4)과 접함으로써, 갈고리부(52)와 제1 전극(4)이 전기적으로 접속된다. 리드(53)는, 지지판(51) 내의 공간에 수용되어 있고, 일단부가 갈고리부(52)에 전기적으로 접속되고, 또한 타단부가 전원의 부극에 전기적으로 접속된다. 제1 전극(4)에 전원의 부극으로부터 리드(53) 및 갈고리부(52)를 통하여 통전된다.
배출부(60)는, 일단부가 출구 배관(45)에 접속되고, 타단부가 후술하는 처리 용기(64)에 접속된 배출 배관(61)과, 이 배출 배관(61)으로부터 분기한 분기 배관(62)과, 이 분기 배관(62)에 마련된 배압 조정 밸브(63)와, 처리 용기(64)를 구비하고 있다.
이렇게 구성된 전기 도금 장치(10)에 의한 전기 도금의 예를 이하에 설명한다.
(실시예 1)
반도체 기판(1)으로서 실리콘 웨이퍼를 준비하였다. 반도체 기판(1)의 주면에, 오목부(3)로서 구멍 직경(직경) a가 10㎛이고, 깊이가 50㎛(애스펙트비가 5)인 비아를 예를 들어 건식 에칭에 의해 형성하였다. 반도체 기판(1)의 주면에 스퍼터링에 의해 두께가 100nm인 Ti층과 두께가 500nm인 Cu층의 적층막을 포함하는 제1 전극(4)을 형성하였다. Cu층이 제1 전극(4)의 표면측에 위치하고, 도금액(5)과 접한다. 또한, Ti 대신에 Cr을 사용해도 된다. 이상과 같이 하여 얻은 기재를, 도금 전처리로서 10중량％의 H2SO4 수용액에 1분간 침지하였다. 이 전처리의 목적은, 제1 전극(4)의 표면에 형성된 자연 산화막을 제거하는 것이다. 산화막의 성장 상태에 의해, 이 산화막을 확실하게 제거할 수 있는 전처리액의 종류나 조성, 처리 시간을 적절히 변경하는 것이 바람직하다.
이 기재와 양극을 반응조(42) 내에 설치하였다. 양극에는, 순Cu판을 사용하였다. 도금액(5)을 반응조(42) 내에 넣고, 반응조(42)의 덮개를 닫아서 밀폐하였다. 제1 용액으로서, 황산구리가 250g/L, 황산이 50mL/L, Cl 이온이 60mg/L, 폴리에틸렌글리콜이 1g/L로 혼합된 수용액을 준비하였다.
CO2에는 4N의 액화 CO2 봄베를 사용하고, 40℃로 온도 조절한 다음 고압 펌프와 배압 제어에 의해 반응조(42) 내를 10MPa로 조정하였다. 또한, 반응조(42)도 항온조(41)에 넣고, 40℃로 제어하였다. 제어 밸브(44)에 접속되어 있는 공급 배관(43) 내의 압력도 10MPa였다. 또한, 제1 용액과 CO2의 체적비는 7:3 즉 CO2가 30체적％로 되도록 조정하였다. 제1 용액과 CO2의 체적비는, 반응조(42)의 내용적으로부터 제1 용액의 체적을 차감한 값을 CO2의 체적으로 함으로써 산출된다. CO2가 초임계 상태로 되는 임계점은 31℃, 7.4MPa이지만, 본 실시예에서는, 반응조(42) 내의 CO2가 확실하게 초임계 상태로 되도록, 임계 온도+9℃, 임계 압력+2.6MPa의 마진을 마련하였다. 이들 값은, 반응조(42) 내의 온도나 압력 분포 등을 고려하여 적절히 정할 수 있다.
반응조(42) 내의 압력과 온도가 소정의 값이 되고, 안정된 것을 확인하였다. 반응조(42) 내에는, 제1 용액과 초임계 CO2의 미셀이 혼합된 도금액(5)이 존재하고 있었다. 초임계 CO2 미셀의 입경 분포의 중앙값(D50)은 30㎛으로, 오목부(3)의 구멍 직경 a보다도 컸다.
직류 정전류원(46)의 전원을 넣고, 도금 전류를 정전류로 소정의 시간 통전시켰다. 도금 전류의 전류 밀도는, 음극 전류 밀도가 10mA/cm2가 되도록 조정하였다. 그 후, 소정의 시간 통전 후, 반응조 내를 상압으로 되돌리고, Cu 피막이 성막된 기재를 취출하여, 수세·건조를 행하였다.
오목부(3) 내에 형성된 Cu 도금에 가공 불량은 없었다.
(실시예 2)
제1 용액으로서, 황산니켈이 370g/L, 염화니켈이 90g/L, 붕산이 100g/L, 폴리에틸렌옥시드알킬에테르가 10g/L 혼합된 수용액을 준비하였다. 또한, 양극으로서, 순Ni판을 준비하였다.
상기 제1 용액과 양극을 사용하는 것 이외에는, 실시예 1과 마찬가지로 하여 전기 도금을 행한바, 오목부(3) 내에 형성된 Ni 도금에 가공 불량은 없었다.
(비교예)
반응조(42) 내의 온도를 50℃로 하고 초임계 CO2 미셀의 입경 분포의 중앙값(D50)을 5㎛로 하고, 오목부(3)의 구멍 직경 a보다도 작게 하는 것 이외에는, 실시예 1과 마찬가지로 하여 전기 도금을 행한바, 오목부(3) 내에 형성된 Cu 도금에 가공 불량이 발생하였다.
비교예의 가공 불량의 예로서, 도 11에 도시하는 바와 같이, 오목부(3) 내의 도금층(6)에 공극(void)(101)이 발생하는, 도 12에 도시하는 바와 같이, 오목부(3) 내의 도금층(6)에 이음매(seam)(102)가 발생하는 등이 있었다. 이것은, 오목부(3) 내의 미셀 농도가 낮아지지 않았기 때문에, 오목부(3) 내에서의 도금 속도가 오목부(3) 외에 비하여 상대적으로 빨라지지 않은 것이 원인이라고 추측된다.
이상 설명한 실시 형태의 반도체 장치의 제조 방법에 의하면, 오목부가 마련된 제1 면을 갖는 반도체 기판과, 제1 면에 오목부의 형상을 따라서 형성된 제1 전극과, 적어도 제1 전극과 접하고, 피도금 금속 이온 및 전해질을 함유하는 용액과 초임계 유체의 덩어리를 포함하는 도금액을 사용하는 전기 도금법에 의해, 제1 전극의 표면에 금속 도금을 실시하는 것을 포함한다. 또한, 오목부의 애스펙트비를 오목부의 제1 치수에 대한 오목부의 제2 치수의 비로 나타냈을 때, 초임계 유체의 덩어리의 입경 분포의 중앙값이 오목부의 제1 치수보다도 크다. 이러한 반도체 장치의 제조 방법에 의하면, 오목부의 애스펙트비가 높은 경우에도 전기 도금 가공의 불량을 저감할 수 있다.
실시 형태의 발명을 이하에 부기한다.
[1]
오목부가 마련된 제1 면을 갖는 반도체 기판과,
상기 제1 면에 상기 오목부의 형상을 따라서 형성된 제1 전극과,
적어도 상기 제1 전극과 접하고, 피도금 금속 이온 및 전해질을 함유하는 용액과 초임계 유체의 덩어리를 포함하는 도금액을 사용하는 전기 도금법에 의해, 상기 제1 전극의 표면에 금속 도금을 실시하는 것을 포함하는, 반도체 장치의 제조 방법이고,
상기 오목부의 애스펙트비를 상기 오목부의 제1 치수에 대한 상기 오목부의 제2 치수의 비로 나타냈을 때, 상기 초임계 유체의 덩어리의 입경 분포의 중앙값이 상기 오목부의 상기 제1 치수보다도 큰, 반도체 장치의 제조 방법.
[2]
상기 초임계 유체의 덩어리는, 초임계 CO2의 미셀인, [1]에 기재된 반도체 장치의 제조 방법.
[3]
상기 오목부는, 상기 반도체 기판의 상기 제1 면에 마련된 구멍 및 홈 중 적어도 한쪽인, [1] 또는 [2]에 기재된 반도체 장치의 제조 방법.
[4]
상기 오목부의 상기 제1 치수는, 상기 구멍의 직경이거나, 상기 홈의 폭인, [3]에 기재된 반도체 장치의 제조 방법.
[5]
상기 용액과 상기 초임계 유체의 합계 체적에 대한 상기 초임계 유체의 체적비는, 50체적％ 이하인, [1] 내지 [4] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[6]
상기 피도금 금속 이온은, Cu, Ni 및 Ag로 이루어지는 군에서 선택되는 적어도 1종의 금속의 이온인, [1] 내지 [5] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[7]
상기 제1 전극의 전위가 부인, [1] 내지 [6] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이고, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (7)

  1. 오목부가 마련된 제1 면을 갖는 반도체 기판과,
    상기 제1 면에 상기 오목부의 형상을 따라서 형성된 제1 전극과,
    적어도 상기 제1 전극과 접하고, 피도금 금속 이온 및 전해질을 함유하는 용액과 초임계 유체의 덩어리를 포함하는 도금액을 사용하는 전기 도금법에 의해, 상기 제1 전극의 표면에 금속 도금을 실시하는 것을 포함하는, 반도체 장치의 제조 방법이고,
    상기 오목부의 애스펙트비를 상기 오목부의 제1 치수에 대한 상기 오목부의 제2 치수의 비로 나타냈을 때, 상기 초임계 유체의 덩어리의 입경 분포의 중앙값이 상기 오목부의 상기 제1 치수보다도 큰, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 초임계 유체의 덩어리는, 초임계 CO2의 미셀인, 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 오목부는, 상기 반도체 기판의 상기 제1 면에 마련된 구멍 및 홈 중 적어도 한쪽인, 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 오목부의 상기 제1 치수는, 상기 구멍의 직경이거나, 상기 홈의 폭인, 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 용액과 상기 초임계 유체의 합계 체적에 대한 상기 초임계 유체의 체적비는, 50체적％ 이하인, 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 피도금 금속 이온은, Cu, Ni 및 Ag로 이루어지는 군에서 선택되는 적어도 1종류의 금속의 이온인, 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 제1 전극의 전위가 부인, 반도체 장치의 제조 방법.
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US10011918B2 (en) * 2014-12-23 2018-07-03 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and process of electro-chemical plating
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