KR20230036538A - 금속 프레임 및 캡이 있는 구획 차폐 - Google Patents

금속 프레임 및 캡이 있는 구획 차폐 Download PDF

Info

Publication number
KR20230036538A
KR20230036538A KR1020220112471A KR20220112471A KR20230036538A KR 20230036538 A KR20230036538 A KR 20230036538A KR 1020220112471 A KR1020220112471 A KR 1020220112471A KR 20220112471 A KR20220112471 A KR 20220112471A KR 20230036538 A KR20230036538 A KR 20230036538A
Authority
KR
South Korea
Prior art keywords
frame
substrate
metal
semiconductor
metal frame
Prior art date
Application number
KR1020220112471A
Other languages
English (en)
Inventor
복영 황
진관 김
민정 김
Original Assignee
스태츠 칩팩 피티이. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 피티이. 엘티디. filed Critical 스태츠 칩팩 피티이. 엘티디.
Publication of KR20230036538A publication Critical patent/KR20230036538A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H05K9/0024—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields
    • H05K9/0032—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields having multiple parts, e.g. frames mating with lids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H05K9/0024—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H05K9/0024—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields
    • H05K9/0032—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields having multiple parts, e.g. frames mating with lids
    • H05K9/0033—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields having multiple parts, e.g. frames mating with lids disposed on both PCB faces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60067—Aligning the bump connectors with the mounting substrate
    • H01L2021/60082—Aligning the bump connectors with the mounting substrate involving passive alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/1715—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/1715—Shape
    • H01L2924/17151—Frame comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

반도체 장치는 기판 및 기판 위에 배치된 제1 반도체 다이를 갖는다. 제1 금속 프레임은 제1 반도체 다이 주위의 기판 위에 배치된다. 제1 금속 리드(lid)는 제1 금속 프레임 위에 배치된다. 제1 금속 리드의 플랩은 제1 금속 프레임에 래칭되는 탄성 특성을 포함한다. 플랩의 에지는 성곽 에지(castellated edge)를 가질 수 있다. 제1 금속 프레임의 리세스 및 제1 금속 리드 상의 돌출부는 제1 금속 리드를 제1 금속 프레임 상에 래칭하는 데 사용될 수 있다. 제2 금속 프레임 및 제2 금속 리드는 제1 금속 프레임으로부터 기판의 반대 표면 위에 배치될 수 있다.

Description

금속 프레임 및 캡이 있는 구획 차폐 {COMPARTMENT SHIELDING WITH METAL FRAME AND CAP}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 상세하게는 금속 프레임 및 캡의 구획 차폐물(compartment shielding)을 사용하여 차폐된 반도체 장치를 형성하는 반도체 장치 및 방법에 관한 것이다.
발명의 배경
반도체 장치는 현대 전자 제품에서 흔히 볼 수 있는 것이다. 반도체 장치는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 장치 제어, 태양광을 전기로 변환, 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 장치는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 장치는 군사용 용도, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 장치는 종종 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 또는 누화라고도 하는 용량성, 유도성 또는 전도성 결합과 같은 기타 장치 간 간섭에 취약하며, 그것은 작동을 방해할 수 있다. 무선 주파수(RF) 필터와 같은 고속 아날로그 회로 또는 디지털 회로도 간섭(interference)을 생성한다.
도전층은 일반적으로 EMI 및 기타 간섭으로부터 패키지 내의 전자 부품을 보호하기 위해 반도체 패키지 위에 형성된다. 차폐된 구성요소는 절연성 몰딩 화합물로 봉지화되고, 도전층이 몰딩 화합물 위에 스퍼터링되어 구성요소 주위에 차폐층을 형성한다. 차폐층은 신호가 패키지 내의 반도체 다이와 개별 구성요소에 닿기 전에 EMI를 흡수하며, 그렇지 않으면 오작동을 일으킬 수 있다. 차폐층은 또한 주변 디바이스를 보호하기 위해 EMI를 생성할 것으로 예상되는 구성요소가 있는 패키지 위에 형성된다.
반도체 패키지 차폐에 대한 종래 기술 방법의 한 가지 문제는 봉지화된 구성요소 위에 차폐층을 형성하는 것이, 여러 비용이 많이 드는 단계를 포함하는 복잡한 프로세스라는 점이다. 패키지 내 간섭(intra-package interference)으로부터 구성요소를 보호하는 것은 특히 비용이 많이 들고, 트렌치를 채우기 위해 봉지제를 트렌칭하고 금속을 증착해야 한다. 봉지제는 또한 기본 구성요소의 열 방출을 제한하여, 디바이스의 열처리 비용 면에서 문제를 일으킨다. 또한, 몰딩 화합물에 형성된 차폐층은 내구성 문제가 있고, 박리되기 쉽다. 따라서, 반도체 패키지를 위한 개선된 차폐 메커니즘에 대한 필요성이 있다.
도 1a 내지 도 1c는 톱 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한 도면이다.
도 2a 내지 도 2k는 금속 프레임 및 리드를 사용하여 차폐된 반도체 패키지를 형성하는 것을 도시한 도면이다.
도 3은 양면의 실시예를 도시한 도면이다.
도 4a 및 도 4b는 차폐 패키지를 전자 디바이스에 통합하는 것을 예시한 도면이다.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 동일한 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 방식으로 설명되지만, 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물 그리고 다음의 개시 및 도면에 의해 지지되는 등가물을 포함하도록 의도된 것임을 관련기술분야의 통상의 기술자는 인식할 수 있을 것이다. 본 명세서에서 사용되는 "반도체 다이"의 용어는 단수형과 복수형을 모두 의미하므로, 단일 반도체 장치 및 다중 반도체 장치를 모두 지칭할 수 있다.
반도체 장치는 일반적으로, 프론트-엔드 제조 및 백-엔드 제조라는 두 가지 복잡한 제조 공정을 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는, 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 구성요소를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 구성요소는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 구성요소는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조는, 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 개별화 하고, 구조적 지원, 전기 상호 연결 및 환경 보호를 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 개별화 하기 위해, 웨이퍼는 톱 스트리트(saw street) 또는 스크라이브(scribe)라고 하는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱 블레이드(blade)을 사용하여 싱귤레이트(singulate) 된다. 싱귤레이트 후에, 개별 반도체 다이는 다른 시스템 구성요소와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉부에 연결된다. 전기 연결은 도전층, 범프, 스터드 범프, 전도성 페이스트, 본드 와이어, 또는 기타 적절한 상호 연결 구조로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해, 패키지 위에 봉지제 또는 기타 몰딩 화합물이가 증착된다. 그런 다음, 완성된 패키지를 전기 시스템에 삽입하여, 반도체 장치의 기능을 다른 시스템 구성요소에서 사용할 수 있게 된다.
도 1a는 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비소, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 다른 벌크 반도체 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는 전술한 바와 같이 비활성 다이간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 톱 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100-450 mm 의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비능동(non-active) 표면(108) 및 능동 표면(110)을 갖고, 상기 능동 표면(110)은 능동 디바이스, 수동 디바이스, 도전층, 및 다이 내부 또는 위에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층으로 구현되는 아날로그 또는 디지털 회로를 구비한다. 예를 들어, 회로는, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), MEMS, 메모리 또는 기타 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드, 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한, 인덕터, 커패시터, 및 저항기와 같은 집적 수동 디바이스(IPD)를 포함할 수 있다. 반도체 웨이퍼(100)의 후면(108)은 베이스 재료(102)의 일부를 제거하고 반도체 웨이퍼(100) 및 반도체 다이(104)의 두께를 감소시키기 위해 기계적 연삭 또는 에칭 공정과 함께 선택적 백그라인딩 작업이 행해질 수 있다.
전기 도전층(112)은 PVD, CVD, 전해 도금, 무전해 도금 프로세스, 또는 다른 적절한 금속 증착 프로세스를 사용하여, 능동 표면(110) 위에 형성된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층을 포함한다. 도전층(112)은 능동 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작용한다.
도전층(112)은 도 1b에 도시된 바와 같이, 반도체 다이(104)의 에지로부터 제1 거리로 나란히 배치된 접촉 패드로서 형성될 수 있다. 대안적으로, 도전층(112)은 제1 행의 접촉 패드가 다이의 에지로부터 제1 거리에 배치되고, 그리고 제1 행과 교대로 배치된 제2 행의 접촉 패드가 다이의 에지로부터 제2 거리에 배치되도록, 다중 행으로 오프셋된 접촉 패드로서 형성될 수 있다. 도전층(112)은 후속하여 더 큰 시스템으로의 전기적 상호접속을 하기위한 접촉 패드를 갖는 반도체 다이(104) 위에 형성된 마지막 도전층을 나타낸다. 그러나, 능동 표면(110) 상의 실제 반도체 장치와 신호 라우팅을 위한 접촉 패드(112) 사이에는 하나 이상의 중간 전도성 및 절연층이 형성될 수 있다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전층(112) 위에 증착된다. 범프 재료는 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 이들의 조합일 수 있으며, 선택적인 플럭스 용액을 가질 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 접합된다. 일 실시예에서, 범프 재료는 전도성 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우(reflow) 된다. 일 실시예에서, 범프(114)는 습윤층, 장벽층 및 접착층을 갖는 언더-범프 금속부(UBM) 위에 형성된다. 전도성 범프(114)는 또한 도전층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 전도성 범프(114)는 기판에 대한 전기적 연결을 위해 도전층(112) 위에 형성될 수 있는 한 유형의 상호 연결 구조를 나타낸다. 상호 연결 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 다른 전기 상호 연결 구조를 사용할 수도 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(100)는 톱 블레이드 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이트 된다. 개별 반도체 다이(104)는 싱귤레이트 후, KGD(known-good die)의 식별을 위해 검사되고, 전기적으로 테스트 될 수 있다.
도 2a 내지 도 2k는 반도체 다이(104)로 차폐된 반도체 패키지(150)를 형성하는 것을 예시한다. 도 2a는 패키지를 제조하기 위한 베이스로서 사용되는 기판(152)의 부분 단면도이다. 기판(152)은 더 큰 패널로부터 분리된 단위 기판일 수 있거나, 더 큰 기판 패널의 일부로 남아 있을 수 있다. 수백 또는 수천 개의 패키지가 일반적으로 본원 명세서에서 설명된 동일한 단계를 사용하여 단일 패널에 형성된다.
기판(152)은 하나 이상의 도전층(156)이 개재된 하나 이상의 절연층(154)을 포함한다. 절연층(154)은 일 실시예에서 코어 절연 보드이며, 상부 및 저부 표면, 예를 들어 구리-클래드 라미네이트 기판 위에 패터닝된 도전층(156)을 갖는다. 도전층(156)은 또한 절연층(154)을 통해 전기적으로 연결된 도전성 비아(conductive vias)를 포함한다. 기판(152)은 서로 위에 교대로 배치된 임의의 수의 도전층 및 절연층을 포함할 수 있다. 솔더 마스크 또는 패시베이션(passivation) 층은 기판(152)의 어느 일 측면 위에 형성될 수 있다. 임의의 적합한 유형의 기판 또는 리드프레임이 다른 실시예에서는 기판(152)에 사용된다.
패키지(150)의 의도된 기능을 구현하기 위해 필요한 임의의 구성요소가 기판(152)에 장착되거나 기판(152) 위에 배치되고, 도전층(156)에 전기적으로 연결된다. 기판(152)은 2개의 주요 표면, 즉 상부 표면(157) 및 저부 표면(159)을 갖는다. 구성요소는 임의의 적절한 구성으로 상부 표면(157) 및 저부 표면(159) 상에 장착될 수 있다.
도 2b에서, 기판(152) 상의 패키지(150) 제조는 반도체 다이(104a) 및 저부 표면(159) 상의 개별 구성요소(164)의 표면 장착으로 시작된다. 하부 구성요소가 먼저 장착되지만, 제조는 또한 상부 표면(157)에 먼저 배치된 구성요소로 진행할 수도 있다. 개별 구성요소(164), 예를 들어 저항기, 커패시터, 인덕터, 트랜지스터 또는 다이오드는 솔더 페이스트 또는 다른 적절한 부착 및 연결 메커니즘을 사용하여 저부 표면(159)에 장착된다. 솔더 페이스트는 개별 구성요소(164)의 단자와 저부 표면(159) 상의 도전층(156)의 접촉 패드 사이에서 리플로우 된다.
도 2c에서, 기판(152)이 뒤집히고, 반도체 다이(104b), 반도체 다이(104c), 및 추가적인 개별 구성요소(164)가 상부 표면(157) 상에 장착된다. 반도체 다이(104a-104c)는 모두 동일한 웨이퍼(100)로부터의 동일한 반도체 다이일 수 있다. 다른 실시예에서, 반도체 다이(104a)는 디지털 프로세서 칩이고, 반도체 다이(104b 및 104c)는 프로세서에 의한 사용을 위해 반도체 다이(104a)에 연결된 플래시 메모리 또는 RAM 칩이다. 능동, 수동 및 집적 구성요소의 임의의 적절한 조합이 임의의 적절한 구성으로 상부 표면(157) 및 저부 표면(159)에 장착될 수 있다.
도 2d 및 도 2e는 차폐를 용이하게 하기 위해 기판(152)의 상부 표면(157)에 장착될 금속 프레임(200)을 도시한다. 도 2d는 프레임(200) 아래에서 본 도면이고, 도 2e는 위에서 본 도면이다. 프레임(200)은 일 실시예에서 시트 금속으로 형성된다. 금속은 알루미늄, 강철, 구리, 티타늄, 금, 은, 이들의 합금, 또는 임의의 다른 적절한 금속 재료일 수 있다. 비금속 재료가 다른 실시예에서 사용될 수 있다. 시트 금속은 적절한 형상으로 절단된 후, 도 2d 및 도 2e에서 볼 수 있는 구조로 접는다. 절단 및 접힌 후의 나머지 평평한 시트 금속 부분은 프레임의 지붕(202) 역할을 한다.
절단 공정은 접기 전에 프레임(200)에 복수의 개구(204) 및 플랩(206)을 형성하는 데 사용된다. 디봇(divot)(208)이 플랩(206)의 에지에서 시트 금속에 선택적으로 형성되어 시트 금속의 나머지 부분이 평평하게 유지하면서 플랩을 매우 신뢰성 있게 접히게 한다. 디봇(208)은 예시된 실시예에서는 반원형이지만, 임의의 적절한 다각형일 수 있다. 노치(210)는 각 플랩(206)의 에지에 형성된다. 노치(210)는 성곽 형상 에지를 갖는 플랩(206)을 제공한다. 플랩(206)은 성곽 형상이다. 프레임(200) 둘레 주위에 형성된 노치(210)는 관통하여 형성된 구멍(212)을 갖고, 상기 구멍은 프레임(200) 상에 리드를 유지하는 데 사용될 것이다.
프레임(200)으로의 시트 금속의 절단은 레이저 절단기, 다이 펀치, 또는 다른 적절한 방법을 사용하여 수행될 수 있다. 플랩(206)은 모두 임의의 적절한 제조 공정을 사용하여 절단한 후, 프레임(200)의 저부를 향하는 방향으로 90도 각도로 접혀 진다. 대안적으로, 프레임(200)은 원하는 형상으로 성형, 기계가공 또는 다른 방식으로 형성될 수 있다.
도 2f는 예를 들어 픽 앤 플레이스 조작(pick and place operation)을 사용하여 기판(152)의 상부 표면(157) 상에 또는 그 위에 배치되거나 장착된 프레임(200)의 단면을 도시한다. 플랩(206)은 플랩의 단부가 기판(152)과 접촉하도록, 장착된 구성요소 주위에서 그리고 장착된 구성요소 사이에서 하향하여 지향된다. 지붕(202)은 기판(152)으로부터 멀어지는 방향으로 향해 있다. 지붕(202)은 프레임(200)의 강도를 강화하고, 프레임을 손상시키지 않으면서 제조하는 과정에서 보다 신뢰할 수 있게 취급할 수 있게 만든다.
플랩(206)은 차폐될 모든 구성요소를 둘러싸도록 프레임(200)의 전체 둘레 주위에 형성된다. 또한, 플랩(206)은 선택적으로 프레임(200) 내에 형성되어 차폐된 영역을 다수의 개별적으로 차폐된 구획으로 분리한다. 프레임(200)의 내부, 즉 둘레에 있지 않는 플랩(206)은 상부 표면(157) 상의 구성요소들 사이, 예를 들어 다이(104b)와 다이(104c) 사이를 차폐하여, 상이한 구성요소들이 서로 간섭하지 않게 한다.
노치(210)가 없는 플랩(206)의 영역은 도 2g의 부분 단면도에 도시된 바와 같이 솔더(220)를 사용하여 기판(152)의 도전층(156)에 부착될 수 있다. 납땜은 적절한 표면 마운트 또는 기타 납땜 기술을 사용하여 수행할 수 있다. 일 실시예에서, 솔더(220)는 기판(152)에 프레임(200)을 배치하기 전에 솔더 페이스트로서 도전층(156)의 접촉 패드 상에 배치되고, 그 다음 리플로우되어 프레임을 기판(152)에 물리적으로 그리고 전기적으로 결합한다. 플랩(206)은 플랩이 기판(200)에 접하는 곳이면 어디에서나 연속적으로 납땜될 수 있고, 또는 4개의 모서리 각각에 대해 솔더(220)의 한 지점만을 포함하는 일부 선택된 지점만을 납땜하여 접착시킬 수 있다.
도 2h는 노치(210)를 통한 또 다른 부분 단면을 도시한다. 노치(210)는 프레임(200)과 기판(152) 사이에 간격을 제공하여, 플럭스 세정을 하는 동안 사용되는 탈이온수가 기판(152), 플랩(206) 및 지붕(202) 사이에 갇히지 않고 화살표(224)로 나타낸 바와 같이 프레임 밖으로 흐를 수 있게 한다. 패키지(150)를 세정하거나 다른 방식으로 처리하는 데 사용되는 임의의 유체는 노치(210)를 통해 프레임(200)을 빠져나갈 수 있다. 도전층(156)은 노치(210) 아래로 연장될 수 있고, 또는 도시된 바와 같이 절개부를 포함할 수도 있다.
도 2i는 차폐 기능을 완성하기 위해 프레임(200)에 설치될 리드(230)를 도시한다. 리드(230)는 프레임(200)과 유사하게 시트 금속으로 형성된다. 프레임(200)의 구멍(204)에서 수행된 바와 같이 상부(232)를 관통하는 구멍이 형성되지 않기 때문에, 시트 금속으로 이루어진 리드는 기판(152) 상의 구성요소를 완전히 덮는 커버를 생성할 것이다. 대안적으로, 개구부를 형성하여 리드(230)에 의해 차폐되지 않는 선택된 하부 구성요소를 발생시킬 수 있다.
플랩(236)은 시트 금속을 프레임(200)과 유사하게 원하는 형상으로 절단함으로써 리드(230) 둘레에 형성된다. 플랩(236)은 리드(230)의 측벽을 형성하기 위해 90도 각도로 접혀진다. 프레임(200)의 개구(212)의 위치에 대응하는 위치에, 플랩(236)의 만입부(242)가 형성된다. 플랩(236)은 만입부(242)가 리드의 내부를 향한 내측 방향으로 연장되도록 접혀진다.
리드(230)의 플랩(236) 사이의 내부 폭은 프레임(200)의 둘레 플랩(206) 사이의 외부 폭과 대략 동일하거나 약간 더 크다. 리드(230)가 도 2j에 도시된 바와 같이 프레임(200) 상에 배치되었을 때, 플랩(236)은 플랩(206) 주위에서 미끄러진다. 만입부(242)는 플랩(206)의 외측면을 누르고, 리드(230)의 플랩(236)을 확장시킨다. 일단 리드(230)가 도 2k에 도시된 바와 같이 완전하게 아래로 눌려지면, 플랩(236)은 프레임(200)의 개구(212)에 부분적으로 가압되는 리드의 만입부(242)로 내향하여 튀어나온다. 리드(230)는 만입부(242)를 개구(212) 내로 밀어 넣는 리드의 탄성 특성에 의해 고정된다. 리드(230)의 외측으로 압입되어 내측을 향해 범프를 형성하는 만입부(242)가 도시되어 있지만, 플랩(236)의 외부 표면을 평평하게 유지하면서 내측을 향하여 돌출부를 형성할 수도 있다. 또한, 개구(212)는 플랩(206)을 완전히 관통하여 형성된 구멍 대신에 단순히 움푹 들어간 곳일 수도 있다. 개구(212) 및 만입부(242)는 리드(230)를 고정하기 위한 래치로서 기능한다.
범프(248)는 패키지(140)를, 제조되는 디바이스의 더 큰 기판 상에 장착하기 위해 도 2k에 추가된다. 범프(248)는 다이(104)의 범프(114)와 유사하게 형성된다. 기판(152)은 필요에 따라 개별화 된다. 도 2k의 패키지(150)는 완성된 반도체 패키지이다. 금속 차폐 프레임(200)과 캔 리드(230)의 조합은 패키지(150)에 대한 완전히 구획화된 EMI 차폐를 생성한다. 프레임(200)과 리드(230)의 조합은 기판(152)의 상부 표면(157) 상의 모든 구성요소의 상부 및 주변부로 연장되어 완전한 차폐를 제공한다. 플랩(206)은 차폐물을 구획화하기 위해 상이한 구성요소들 사이에서 하향하여 연장되어, 패키지 내 간섭(intra-package interference)도 감소시킨다.
프레임(200) 및 리드(230)를 이용함으로써, 차폐된 구성요소에 일반적으로 사용되는 봉지화가 불필요하게 되었고, 봉지제 내에 구획 차폐물을 생성하는 복잡성이 감소되었다. 프레임(200) 및 리드(230)는 또한 리드가 봉지제로부터 박리되기 어렵기 때문에, 종래 기술의 방법보다 신뢰성이 높다.
도 3은 제2 차폐물이 저부 표면(159) 상의 구성요소 위에 형성된 다른 실시예를 도시한다. 저부 차폐물은 상부 표면(157) 상의 프레임(200)과 마찬가지로 플랩(260) 및 지붕(262)을 갖는 프레임을 포함한다. 구획화된 차폐를 생성하고자 하는 경우에는, 추가 플랩(260)을 프레임의 중앙에 형성한다. 플랩(260)은 플랩(206)으로부터의 모든 동일한 특징부, 예를 들어 리드(270) 상의 범프 또는 만입부와 접속하기 위한 성곽 에지 및 개구를 포함한다. 플랩(272)을 포함하는 리드(270)는 저부 프레임 위에 배치되어 저부 차폐를 완성한다. 플랩(272)은 플랩(260)의 개구 또는 함몰부로 연장되는 범프 또는 만입부를 포함한다. 저부 차폐물(260-272)은 다른 저부 구성요소가 도 2b에 장착된 직후, 또는 다른 제조 단계에서 저부 표면(159) 상에 배치될 수 있다.
도 4a 및 도 4b는 전술한 반도체 패키지, 예를 들어 패키지(150)를 전자 디바이스(300)에 집적하는 것을 예시한 도면이다. 도 4a는 전자 디바이스(300)의 일부로서 인쇄 회로 기판(PCB) 또는 다른 기판(302)에 부분적으로 장착된 패키지(150)의 부분 단면을 예시한다. 범프(248)는 PCB(302)의 도전층(304) 상으로 리플로우 되어 패키지(150)를 PCB에 물리적으로 부착하고 전기적으로 연결한다. 다른 실시예에서는, 열압착 또는 다른 적절한 부착 및 연결 방법이 사용된다. 일부 실시예에서는, 접착제 또는 언더필 층이 패키지(150)와 PCB(302) 사이에 사용된다. 반도체 다이(104)는 기판(152) 및 범프(248)를 통해 도전층(304)에 전기적으로 결합된다.
도 4b는 패키지(150)를 구비하는 PCB의 표면 상에 장착된 복수의 반도체 패키지를 갖는 PCB(302)를 포함하는 전자 디바이스(300)를 도시한다. 전자 디바이스(300)는 용도에 따라 일 유형의 반도체 패키지 또는 여러 유형의 반도체 패키지를 가질 수 있다. 전자 디바이스(300)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 대안적으로, 전자 디바이스(300)는 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 디바이스(300)는 태블릿 컴퓨터, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 디바이스의 일부일 수 있다. 전자 디바이스(300)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입되는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 디바이스, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 4b에 도시된 바와 같이, PCB(302)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(304)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(302)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(304)는 반도체 패키지, 장착된 구성요소, 및 기타 외부 시스템 또는 구성요소 사이의 전기 통신을 제공한다. 트레이스(304)는 또한 필요에 따라 반도체 패키지에 대한 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 장치는 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적 및 전기적으로 부착하는 기술이다. 제2 레벨 패키징은 중간 기판을 PCB(302)에 기계적 및 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 장치는 다이가 PCB(302)에 기계적 및 전기적으로 직접 장착되는 제1 레벨 패키징 만을 가질 수 있다.
예시의 목적으로, 본드 와이어 패키지(346) 및 플립칩(348)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(302)에 도시되어 있다. 또한, 볼 그리드 어레이(BGA)(350), 범프 칩 캐리어(BCC)(352), 랜드 그리드 어레이(LGA)(356), 다중 칩 모듈(MCM)(358), 쿼드 플랫 무연 패키지(QFN)(360), 쿼드 플랫 패키지(362) 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(364)를 포함하는 여러 유형의 제2 레벨 패키징이, 팩키지(150)와 함께 PCB(302)에 장착되어 도시되어 있다. 전도성 트레이스(304)는 PCB(302)에 배치된 다양한 패키지 및 구성요소를 팩키지(150)에 전기적으로 결합하여, 팩키지(150) 내의 구성요소를 PCB 상의 다른 구성요소에 사용하게 한다.
시스템 요구사항에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합 및 기타 전자 부품이 PCB(302)에 연결될 수 있다. 일부 실시예에서는, 전자 디바이스(300)가 단일 부착된 반도체 패키지를 포함하는 반면에, 다른 실시예는 다중 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써, 제조업자는 미리 만들어진 구성요소를 전자 디바이스 및 시스템에 통합시킬 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에, 보다 저렴한 부품과 간소화된 제조 공정을 통해 전자 디바이스를 제조할 수 있다. 생성된 디바이스는 불량일 가능성이 적고, 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세히 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 개조가 첨부된 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 반도체 장치의 제조 방법으로, 상기 방법은:
    기판을 제공하는 단계;
    기판 위에 제1 반도체 다이를 배치하는 단계;
    제1 반도체 다이 주위의 기판 위에 제1 금속 프레임을 배치하는 단계; 그리고
    제1 금속 프레임 위에 제1 금속 리드를 배치하는 단계 - 상기 제1 금속 리드의 플랩은 제1 금속 프레임에 래칭되는 탄성 특성을 가짐 -; 를 포함하는, 방법.
  2. 제1항에 있어서, 플랩 상에 성곽 에지를 형성하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 방법은:
    상기 제1 금속 프레임에 리세스를 형성하는 단계; 그리고
    제1 금속 리드 상에 돌출부를 형성하는 단계 - 상기 제1 금속 리드가 제1 금속 프레임 상에 래칭될 때 상기 돌출부는 리세스에 정렬됨 -; 를 더 포함하는, 방법.
  4. 제1항에 있어서, 상기 제1 금속 프레임의 일부로서 복수의 플랩을 형성하는 단계를 더 포함하고, 상기 복수의 플랩은 상기 제1 금속 프레임의 둘레 주위로 연장되는 측벽을 생성하도록 접혀지는, 방법.
  5. 제4항에 있어서, 복수의 플랩 중 제1 플랩이 프레임 내부에 형성되는, 방법.
  6. 제5항에 있어서, 기판 위에 제2 반도체 다이를 배치하는 단계를 더 포함하고, 제1 플랩은 제1 반도체 다이와 제2 반도체 다이 사이에 배치되는, 방법.
  7. 반도체 장치를 제조하는 방법으로서, 상기 방법은:
    기판을 제공하는 단계;
    기판 위에 반도체 다이를 배치하는 단계;
    반도체 다이 주위의 기판 위에 프레임을 배치하는 단계; 그리고
    프레임 위에 리드를 배치하는 단계; 를 포함하는, 방법.
  8. 제7항에 있어서, 프레임의 측벽에 노치를 형성하는 단계를 더 포함하는, 방법.
  9. 제8항에 있어서, 프레임을 통해 개구를 형성하는 단계를 더 포함하고, 프레임의 일부는 지붕으로서 개구와 측벽 사이에 남아 있는, 방법.
  10. 제7항에 있어서, 상기 방법은:
    프레임에 개구를 형성하는 단계;
    리드에 만입부를 형성하는 단계; 그리고
    만입부가 개구부에 맞춰질 때까지 프레임에 리드를 가압하는 단계; 를 더 포함하는, 방법.
  11. 반도체 장치로서, 상기 반도체 장치는:
    기판;
    기판 위에 배치된 제1 반도체 다이;
    제1 반도체 다이 주위의 기판 위에 배치된 금속 프레임; 그리고
    금속 프레임 위에 배치된 금속 리드 - 상기 금속 리드의 플랩은 금속 프레임에 래칭되는 탄성 특성을 가짐 -; 를 포함하는, 반도체 장치.
  12. 제11항에 있어서, 상기 반도체 장치는:
    금속 프레임에 형성된 리세스; 그리고
    상기 금속 리드에 형성된 돌출부 - 상기 돌출부는 상기 리세스 내로 연장됨 -; 를 더 포함하는, 반도체 장치.
  13. 제11항에 있어서, 상기 금속 프레임은 복수의 플랩을 포함하고, 상기 복수의 플랩은 금속 프레임의 둘레 주위로 연장되는 측벽을 생성하도록 접혀지는, 반도체 장치.
  14. 제13항에 있어서, 상기 복수의 플랩 중 제1 플랩은 상기 프레임의 내부에 형성되는, 반도체 장치.
  15. 제14항에 있어서, 상기 기판 위에 배치된 제2 반도체 다이를 더 포함하고, 상기 제1 플랩은 제1 반도체 다이와 제2 반도체 다이 사이에 배치되는, 반도체 장치.
KR1020220112471A 2021-09-07 2022-09-06 금속 프레임 및 캡이 있는 구획 차폐 KR20230036538A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/447,041 2021-09-07
US17/447,041 US11776861B2 (en) 2021-09-07 2021-09-07 Compartment shielding with metal frame and cap

Publications (1)

Publication Number Publication Date
KR20230036538A true KR20230036538A (ko) 2023-03-14

Family

ID=85385504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220112471A KR20230036538A (ko) 2021-09-07 2022-09-06 금속 프레임 및 캡이 있는 구획 차폐

Country Status (3)

Country Link
US (2) US11776861B2 (ko)
KR (1) KR20230036538A (ko)
CN (1) CN115775738B (ko)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2297868B (en) * 1995-02-07 1999-04-28 Nokia Mobile Phones Ltd A shielding device
US7491899B2 (en) * 2005-10-06 2009-02-17 Laird Technologies, Inc. EMI shields and related manufacturing methods
US7952890B2 (en) * 2008-04-30 2011-05-31 Apple Inc. Interlocking EMI shield
CN102884878A (zh) * 2010-03-11 2013-01-16 日本电气株式会社 框架单元、安装基板单元和安装基板单元的制造方法
TWI540698B (zh) 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
TWI523158B (zh) * 2010-10-11 2016-02-21 日月光半導體製造股份有限公司 雙面封裝結構及應用其之無線通訊系統
KR20150108262A (ko) 2014-03-17 2015-09-25 삼성전자주식회사 쉴드 캔, 전자 장치 및 이의 제조 방법
KR20160018236A (ko) * 2014-08-08 2016-02-17 삼성전자주식회사 인쇄회로기판 어셈블리 및 그 제조방법
KR102279365B1 (ko) * 2014-09-02 2021-07-21 삼성전자주식회사 인쇄회로기판 위에 배치되는 실드캔
CN107114003B (zh) * 2014-11-14 2019-05-14 莱尔德电子材料(深圳)有限公司 屏蔽件、电子装置、安装屏蔽件的方法
US10872879B2 (en) * 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US10535612B2 (en) * 2017-12-15 2020-01-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10999957B2 (en) * 2018-02-12 2021-05-04 Samsung Electro-Mechanics Co., Ltd. Communication module and mounting structure thereof
KR102107025B1 (ko) * 2018-09-14 2020-05-07 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
TW202019270A (zh) 2018-11-14 2020-05-16 和碩聯合科技股份有限公司 電子裝置及其電磁屏蔽組件
CN210136870U (zh) * 2019-07-26 2020-03-10 佐臻股份有限公司 小型化抗emi的双面模块结构

Also Published As

Publication number Publication date
CN115775738A (zh) 2023-03-10
TW202312373A (zh) 2023-03-16
US20230402332A1 (en) 2023-12-14
US20230071960A1 (en) 2023-03-09
US11776861B2 (en) 2023-10-03
CN115775738B (zh) 2024-08-02

Similar Documents

Publication Publication Date Title
KR102598455B1 (ko) 노출된 다이 후면을 갖는 플립 칩 패키지를 위한 emi 차폐
US11862572B2 (en) Laser-based redistribution and multi-stacked packages
CN115954274A (zh) 具有开窗式散热器的封装
KR20240041894A (ko) 송곳니부 설계를 갖는 사전 형성된 마스크를 이용하는 선택적 emi 차폐
KR20230054602A (ko) 히트 스프레더 및 emi 차폐를 위한 구획 리드를 갖는 패키지
US11776861B2 (en) Compartment shielding with metal frame and cap
TWI853258B (zh) 製造半導體裝置之方法及半導體裝置
US20240063137A1 (en) Semiconductor Device and Method for Partial EMI Shielding
US20230215813A1 (en) Semiconductor Device and Method for Selective EMI Shielding Using a Mask
US20230170245A1 (en) Semiconductor Device and Method for Reducing Metal Burrs Using Laser Grooving
US11990421B2 (en) Semiconductor device with compartment shield formed from metal bars and manufacturing method thereof
KR20230143952A (ko) 전자파 흡수 금속 바아를 이용한 반도체 디바이스 및 그 제조 방법
KR20230170554A (ko) Fod 재료를 사용한 선택적 차폐 반도체 디바이스 및 그 제조 방법
TW202331861A (zh) 半導體裝置和以開槽基板形成選擇性電磁干擾屏蔽的方法
TW202349575A (zh) 半導體裝置和用於先進散熱的方法
KR20230115251A (ko) 테이프 부착을 사용하는 반도체 디바이스 및 그 제조방법
KR20240038609A (ko) 통합 안테나-인-패키지 구조

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right