KR20230032837A - 메모리용 다중 스택 고전압 회로 - Google Patents

Abstract

이 설명의 한 양상은 메모리 어레이에 관한 것이다. 메모리 어레이는 복수의 N-스택 통과 게이트, 복수의 인에이블 라인, 복수의 NMOS 스택, 복수의 워드 라인, 및 저항성 요소의 매트릭스를 포함한다. 각각의 N-스택 통과 게이트는 직렬로 있는 스테이지-1 PMOS 코어 디바이스와 스테이지-N PMOS 코어 디바이스를 포함한다. 각 스테이지-1 PMOS는 전압 공급부에 결합된다. 각각의 인에이블 라인은 스택 통과 게이트를 구동한다. 각각의 N-스택 선택기는 복수의 NMOS 스택을 포함한다. 각각의 NMOS 스택은 직렬로 있는 스테이지-1 NMOS 코어 디바이스와 스테이지-N NMOS 코어 디바이스를 포함한다. 각각의 스테이지-1 NMOS 코어 디바이스는 접지 레일에 결합된다. 각각의 워드 라인은 스택 선택기를 구동한다. 각각의 저항성 요소는 스택 통과 게이트와 스택 선택기 사이에 결합된다. 각각의 전압 공급부는 각각의 코어 디바이스의 항복 전압보다 크다.

Description

메모리용 다중 스택 고전압 회로{MULTIPLE STACK HIGH VOLTAGE CIRCUIT FOR MEMORY}

이퓨즈(eFuse), 안티퓨즈 및 일부 신흥 메모리를 포함한 메모리 회로는 일반적으로 메모리 셀을 프로그램하기 위해 고전압이 필요하다. 메모리 주변 회로 및 어레이는 프로그램 중에 전압 응력(voltage stress)을 받는다.

본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 메모리 어레이의 예시적 회로도이다.
도 2는 일부 실시예에 따른 메모리 어레이의 예시적 타이밍도이다.
도 3은 일부 실시예에 따른 메모리 어레이의 예시적 회로도이다.
도 4는 일부 실시예에 따른 메모리 어레이의 예시적 타이밍도이다.
도 5는 일부 실시예에 따른 전력 스위치의 예시적 회로도이다.
도 6은 일부 실시예에 따른 전력 스위치의 예시적 타이밍도이다.
도 7은 일부 실시예에 따른 전력 스위치의 예시적 회로도이다.
도 8은 일부 실시예에 따른 전력 스위치의 예시적 타이밍도이다.
도 9는 일부 실시예에 따른 레벨 시프트 회로의 예시적 회로도이다.
도 10은 일부 실시예에 따른 레벨 시프트 회로의 예시적 타이밍도이다.
도 11은 일부 실시예에 따른 레벨 시프트 회로의 예시적 회로도이다.
도 12는 일부 실시예에 따른 레벨 시프트 회로의 예시적 타이밍도이다.
도 13은 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 14는 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 15는 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 16은 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 17은 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 18은 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 19는 일부 실시예에 따른 바이어스 생성 회로의 예시적 회로도이다.
도 20a는 일부 실시예에 따른 고전압 메모리 시스템의 예시적 블록도이다.
도 20b는 일부 실시예에 따른 고전압 메모리 시스템의 예시적 블록도이다.
도 20c는 일부 실시예에 따른 고전압 메모리 시스템의 예시적인 블록도이다.
도 20d는 일부 실시예에 따른 고전압 메모리 시스템의 예시적 블록도이다.
도 21은, 일부 실시예에 따른 메모리 어레이를 구성하는 방법을 도시하는 흐름도이다.
도 22는 일부 실시예에 따른 컴퓨팅 시스템이다.

하기의 개시는 제공되는 요지(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.

또한, 예를 들어, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.

I/O(입력/출력) 디바이스는 전통적으로 이퓨즈 및 안티퓨즈 메모리 회로, 전력 스위치, 레벨 시프터, 및 고전압 회로를 바이어싱하기 위한 바이어스 회로를 비롯한 고전압 회로에 사용된다. 더 작은 채널 길이와 게이트 산화물 두께를 가진 코어 디바이스는 I/O 디바이스보다 더 작은 칩 면적을 소비하고 I/O 디바이스보다 더 빠른 스위칭 시간을 갖는다. 또한, I/O 디바이스는 보다 최근의 제조 프로세스 노드(예컨대, N2 또는 N3과 같은 고급 노드)에 대해 단계적으로 제거되고(phased out) 있다. 그러나 코어 디바이스는 신뢰성 문제를 가진다. 즉, 코어 디바이스는 고전압 회로의 동작에 의해 생성되는 고전압 응력(예컨대, 드레인-소스 또는 게이트-소스 양단)에서 고장을 일으킬 수 있는 더 낮은 항복 전압을 갖는다.

개별 코어 디바이스가 더 높은 전압 공급부와 연관된 응력을 견딜 수 있도록 코어 디바이스 스택을 포함하는 고전압(high voltage; HV) 회로의 실시예가 여기에 개시된다. 예를 들어, 이중 또는 삼중 스택 메모리 어레이는 전압 응력으로 인한 디바이스 고장 없이 프로그래밍 전압을 코어 디바이스 항복 전압의 2배 또는 3배로 각각 가능하게 한다. 또한, 이중 또는 삼중 스택 전력 스위치 회로는 전압 응력으로 인한 디바이스 고장 없이 일정하고 높은 프로그래밍 전압에서 동작할 수 있다. 스택 회로 제어를 위한 레벨 시프팅의 실시예뿐만 아니라 스택 회로에 대해 바이어스를 제공하기 위한 분수 전압 생성기(fractional voltage generator)의 실시예가 추가로 개시된다. 이점에는 I/O 디바이스를 사용하지 않고 HV 메모리 및 아날로그 애플리케이션을 위한 고급 노드를 인에이블링하여 이러한 HV 회로의 면적을 줄이고 속도를 증가시키는 것이 포함된다.

도 1은 일부 실시예에 따른 메모리 어레이(100)의 예시적 회로도이다. 메모리 어레이(100)는 복수의 스택 선택기(101A, 101B, …, 101N)를 포함한다. 각 스택 선택기는 복수의 NMOS 스택(예컨대, 캐스코드, 캐스케이드, 직렬로 있는 디바이스 등)을 포함한다. 예를 들어, 스택 선택기(101A)는 NMOS 스택들(101A1, 101A2, …, 101AN)을 포함하고, 스택 선택기(101B)는 NMOS 스택들(101B1, 101B2, …, 101BN)을 포함한다. 각 NMOS 스택은 제2 NMOS 코어 디바이스와 직렬로 있는 제1 NMOS 코어 디바이스를 포함한다. 예를 들어, NMOS 스택(101A1)은 제1 및 제2 NMOS 코어 디바이스(M11(1) 및 M11(2))를 포함하고, NMOS 스택(101A2)은 제1 및 제2 NMOS 코어 디바이스(M21(1) 및 M21(2))를 포함하고, NMOS 스택(101B1)은 제1 및 제2 NMOS 코어 디바이스(M12(1) 및 M12(2))를 포함하며, NMOS 스택(101B2)은 제1 및 제2 NMOS 코어 디바이스(M22(1) 및 M22(2))를 포함한다. 제1 NMOS 코어 디바이스의 소스는 접지 레일에 결합되고 제1 NMOS 코어 디바이스의 드레인은 제2 NMOS 코어 디바이스의 소스에 결합된다.

메모리 어레이(100)는 복수의 워드 라인들(WL0, WL1, …, WLN)을 포함한다. 각각의 워드 라인은 대응 스택 선택기의 제1 NMOS 코어 디바이스에 결합된다. 예를 들어, WL0은 NMOS 코어 디바이스(M11(1) 및 M21(1))의 게이트를 구동하고 WL1은 NMOS 코어 디바이스(M12(1) 및 M22(1))의 게이트를 구동한다.

메모리 어레이(100)는 ngate 바이어스 라인을 포함한다. ngate 바이어스 라인은 제2 NMOS 코어 디바이스에 결합된다. 예를 들어, ngate 바이어스 라인은 전압 레벨에서 ngate 비트로 NMOS 코어 디바이스(M11(2), M21(2), M12(2) 및 M22(2))의 게이트를 구동한다. 일부 실시예에서, ngate 바이어스 라인은, (예컨대, 워드 라인이 대응 제1 NMOS 코어 디바이스를 인에이블링하고 있을 때) 워드 라인이 제1 NMOS 코어 디바이스를 구동하는 비트의 전압 레벨보다 큰 과구동 전압(V_od)의 전압 레벨에서의 신호/비트로 제2 NMOS 코어 디바이스를 구동한다. 코어 디바이스의 V_od는 코어 디바이스가 포화 상태(saturation)에서 동작하기 위한 최소 드레인-소스 전압(V_ds)(예컨대, 디바이스의 문턱 전압(V_th)보다 작은 디바이스의 게이트-소스 전압(V_gs))이다.

메모리 어레이(100)는 복수의 스택 통과 게이트(102A, 102B, …, 102N)를 포함한다. 각 스택 통과 게이트는 제2 PMOS 코어 디바이스와 직렬로 있는 제1 PMOS 코어 디바이스를 포함한다. 예를 들어, 스택 통과 게이트(102A)는 제1 및 제2 PMOS 코어 디바이스(M1(1) 및 M1(2))를 포함하고, 스택 통과 게이트(102B)는 제1 및 제2 PMOS 코어 디바이스(M2(1) 및 M2(2))를 포함한다. 제1 PMOS 코어 디바이스의 소스는 전압 공급부(VDD2)에 결합되고 제1 PMOS 코어 디바이스의 드레인은 제2 NMOS 코어 디바이스의 소스에 결합된다. 전압 공급부(VDD2)는 공칭 전압 공급부(VDD)의 전압 레벨보다 더 큰 전압 레벨의 신호이다(예컨대, 전압 레벨(VDD2)은 전압 레벨(VDD)의 2배임). 공칭 전압 공급부(VDD)는 단일/비적층 코어 디바이스에 전력을 공급하는 데 사용될 수 있다. 따라서, 메모리 어레이(100)는 고전압 회로이다.

메모리 어레이(100)는 복수의 인에이블 라인들(HAb, HBb,…, HNb)을 포함한다. 각각의 인에이블 라인은 대응 제1 PMOS 코어 디바이스에 결합된다. 예를 들어, HAb는 PMOS 코어 디바이스(M1(1))의 게이트를 구동하고 HBb는 PMOS 코어 디바이스(M2(1))의 게이트를 구동한다.

메모리 어레이(100)는 pgate 바이어스 라인을 포함한다. pgate 바이어스 라인은 전압 레벨에서 pgate 비트와 함께 제2 PMOS 코어 디바이스에 결합된다. 예를 들어, pgate 바이어스 라인은 PMOS 코어 디바이스(M1(2) 및 M2(2))의 게이트를 구동한다. 일부 실시예에서, pgate 바이어스 라인은 인에이블 라인이 제1 PMOS 코어 디바이스를 구동하는 비트의 전압 레벨보다 낮은 V_od의 전압 레벨에서의 신호로 제2 NMOS 코어 디바이스를 구동한다.

메모리 어레이는 2차원(예컨대, 행 및 열)으로 배열되는 저항성 요소(예컨대, 저항기)의 매트릭스를 포함한다. 각각의 제1 차원(예컨대, 행)은 스택 통과 게이트가 있는 것과 동일한 수의 저항성 요소를 갖는다. 각각의 제2 차원(예컨대, 열)은 스택 선택기가 있는 것과 동일한 수의 저항성 요소를 갖는다. 각각의 저항성 요소는 한쪽이 스택 선택기에 결합되고 다른 쪽이 스택 통과 게이트에 결합된다. 보다 구체적으로, 각각의 저항성 요소는 일 측부 상에서 제2 NMOS 코어 디바이스의 드레인에 그리고 다른 측부 상에서 제2 PMOS 코어 디바이스의 드레인에 결합된다. 예를 들어, 저항성 요소(R11)는 M11(2)의 소스와 M1(2)의 소스 사이에 결합되고, 저항성 요소(R12)는 M12(2)의 소스와 M1(2)의 소스 사이에 결합되고, 저항성 요소(R21)는 M21(2)의 소스와 M2(2)의 소스 사이에 결합되며, 저항성 요소(R22)는 M22(2)의 소스와 M2(2)의 소스 사이에 결합된다.

메모리 어레이(100)는 복수의 비트 라인들(BLA, BLB, …, BLN)을 포함한다. 각 비트 라인은 스택 통과 게이트 및 저항성 요소의 대응 열에 결합된다. 복수의 비트 라인은 전력 스위치(예컨대, 도 5의 전력 스위치(500))의 출력 또는 레벨 시프트 회로(예컨대, 도 9의 레벨 시프트 회로(900))의 출력에 의해 구동될 수 있음에 유의한다.

메모리 어레이(100)의 저항성 요소는 초기에 제1 상태(예컨대, 낮은 저항)에 있다. 스택 선택기를 제1 전압 레벨(예컨대, VDD)의 비트로 구동하여 스택 선택기를 인에이블링하고, 스택 통과 게이트를 제2 전압 레벨(예컨대, VDD)의 비트로 구동하여 스택 통과 게이트를 인에이블링하며, 일부 실시예에서, 대응 비트 라인 상에서 고전압 레벨(예컨대, VDD2)을 갖는 비트를 어서팅(asserting)하는 것에 응답해서, 메모리 어레이(100)는 스택 선택기와 스택 통과 게이트 사이에 결합된 저항성 요소 양단에 전압 강하를 생성하여, 저항성 요소가 제2 상태(예컨대, 고저항)로 변하게 한다. 이것을 메모리 어레이 프로그래밍 및/또는 퓨즈 소각(burning)이라고 한다.

위에서 설명된 바와 같이, 전압 공급부(VDD2)는 공칭 전압 공급부(VDD)의 전압 레벨의 두 배인 전압 레벨에서 신호를 운반할 수 있다. 메모리 어레이(100)의 코어 디바이스들 각각은 VDD2의 전압 레벨보다 낮은 항복 전압(예컨대, 디바이스가 고장/항복되도록 하는 드레인-소스 단자 양단에 인가된 전압)을 갖는다. 일부 실시예들에서, 메모리 어레이(100)의 코어 디바이스들 각각은 VDD의 전압 레벨보다 더 큰 항복 전압을 갖는다. 따라서, 메모리 어레이(100)에 따라 코어 디바이스들을 배열함으로써, 코어 디바이스들의 고장을 야기하지 않고 고전압 회로가 동작될 수 있다.

도 2는 일부 실시예에 따른 메모리 어레이(100)의 예시적 타이밍도(200)이다. 타이밍도(200)는 y-축 상의 전압 레벨 대 x-축 상의 인에이블 및 바이어스 비트/신호의 타이밍을 보여준다. 비트 A의 전압 레벨은 대응 통과 게이트 스택이 선택되거나 선택 해제될 때 토글링된다(예컨대, 전압 레벨이 0에서 VDD로 또는 VDD에서 0으로 변경됨). 비트 A는 레벨 시프트 회로(예컨대, 도 9의 레벨 시프트 회로(900))에 입력된다. 레벨 시프트 회로는 인에이블 라인(HAb) 상에 HAb 비트를 출력한다. 비트 A가 0에서 VDD로 토글링되는 것에 응답하여, 비트 HAb의 전압 레벨은 VDD2에서 VDD로 토글링된다. 비트 A와 비트 HAb의 토글링 사이에는 스위칭 지연이 있다. 이 스위칭 지연은 I/O 디바이스를 포함하는 레벨 시프트 회로에 대해서보다 코어 디바이스를 포함하는 레벨 시프트 회로에 대해서 더 적다.

ngate 비트와 pgate 비트는 각각 ngate 바이어스 라인과 pgate 바이어스 라인에 인가된다. ngate 비트 및 pgate 비트의 전압 레벨은 전압 레벨 VDD에 있거나 실질적으로 그 근처에 있다.

도 3은 일부 실시예에 따른 메모리 어레이(300)의 예시적 회로도이다. 메모리 어레이(300)는, 각각의 NMOS 스택 및 각각의 스택 통과 게이트가 N-스택(예컨대, 직렬로 있는 N개의 코어 디바이스들의 스택)이고 전압 공급부가 HVDD(예컨대, N*VDD)인 것을 제외하고는 메모리 어레이(100)와 유사하다. 도 3에 도시된 바와 같이, N은 2보다 큰 임의의 정수일 수 있다. 도 1에 도시된 바와 같이, N은 2일 수 있다. 예를 들어, NMOS 스택(101A1)은 코어 디바이스(M11(1), M11(2), …, M11(N))를 포함하고, NMOS 스택(101A2)은 코어 디바이스(M21(1), M21(2), …, M21(N))를 포함하고, NMOS 스택(101B1)은 코어 디바이스(M12(1), M12(2), …, M12(N))를 포함하고, NMOS 스택(101B2)은 코어 디바이스(M22(1), M22(2), …, M22(N))를 포함하고, 스택 통과 게이트(102A)는 코어 디바이스(M1(1), M1(2), …, M1(N))를 포함하며, 스택 통과 게이트(102B)는 코어 디바이스(M2(1), M2(2), … , M2(N))를 포함한다.

메모리 어레이(300)는 N-1개의 ngate 바이어스 라인과 N-1개의 pgate 바이어스 라인을 포함한다. 각각의 ngate 바이어스 라인은 대응 NMOS 코어 디바이스에 결합된다. 예를 들어, ngate(1) 바이어스 라인은 NMOS 코어 디바이스(M11(2), M21(2), M12(2) 및 M22(2))의 게이트를 구동하고 ngate(N-1) 바이어스 라인은 NMOS 코어 디바이스(M11(N), M21(N), M12(N) 및 M22(N))의 게이트를 구동한다. 각 pgate 바이어스 라인은 대응 PMOS 코어 디바이스에 결합된다. 예를 들어, pgate(1) 바이어스 라인은 PMOS 코어 디바이스(M1(2) 및 M2(2))의 게이트를 구동하고 pgate(N-1) 바이어스 라인은 PMOS 코어 디바이스(M1(N) 및 M2(N))의 게이트를 구동한다.

도 3에 도시된 바와 같이, 저항성 요소(R11)는 M11(N)의 소스와 M1(N)의 소스 사이에 결합되고, 저항성 요소(R12)는 M12(N)의 소스와 M1(N)의 소스 사이에 결합되고, 저항성 요소(R21)는 M21(N)의 소스와 M2(N)의 소스 사이에 접속되며, 저항성 요소(R22)는 M22(N)의 소스와 M2(N)의 소스 사이에 결합된다.

도 4는 일부 실시예에 따른 메모리 어레이(300)의 예시적 타이밍도(400)이다. 타이밍도(400)는 y축 상의 전압 레벨 대 x축 상의 인에이블 및 바이어스 비트/신호의 타이밍을 도시한다. 비트 A의 전압 레벨이 0에서 VDD로 토글링되는 것에 응답하여, 비트 HAb의 전압 레벨은 HVDD에서 HVDD*(N-1)/N으로 토글링된다. ngate 비트와 pgate 비트는 각각 ngate 바이어스 라인과 pgate 바이어스 라인에 인가된다. ngate(1) 비트 및 pgate(N-1) 비트의 전압 레벨은 HVDD/N(예컨대, VDD)에 있거나 실질적으로 그 근처에 있다. ngate(N-1) 비트와 pgate(1) 비트의 전압 레벨은 HVDD*(N-1)/N에 있거나 실질적으로 그 근처에 있다.

도 5는 일부 실시예에 따른 전력 스위치(500)의 예시적 회로도이다. 전력 스위치(500)는 전력 스위치(500)의 출력(VDD2HD)을 풀다운하기 위한 스택 코어(NMOS)를 포함한다. 스택 코어(NMOS)는 NMOS 코어 디바이스(M3N(2))와 직렬로 있는 NMOS 코어 디바이스(M3N(1))를 포함한다. 특히, M3N(1)의 드레인은 M3N(2)의 소스에 결합된다. M3N(1)의 소스는 접지에 결합되고 M3N(2)의 드레인은 출력 라인(VDD2HD)에 결합된다.

전력 스위치(500)는 출력(VDD2HD)을 풀업하기 위한 스택 코어(PMOS)를 포함한다. 스택 코어(PMOS)는 PMOS 코어 디바이스(M3P(2))와 직렬로 있는 PMOS 코어 디바이스(M3P(1))를 포함한다. 특히, M3P(1)의 드레인은 M3P(2)의 소스에 결합된다. M3P(1)의 소스는 VDD2에 결합되고 M3P(2)의 드레인은 출력 라인(VDD2HD)에 결합된다. 따라서 출력 라인(VDD2HD)은 NMOS 코어 스택 및 PMOS 코어 스택에 결합된다.

전력 스위치(500)는 NMOS 코어 디바이스(M3N(1))의 게이트를 구동하는 인에이블 라인(PSb)과 PMOS 코어 디바이스(M3P(1))의 게이트를 구동하는 인에이블 라인(HPS)을 포함한다. 출력(VDD2HD)을 풀다운하려면, 고전압 레벨이 PSb 및 HPS(예컨대, 각각 VDD 및 VDD2)에 인가되어야 한다. 출력(VDD2HD)을 풀업하려면, 저전압 레벨이 PSb와 HPS(예컨대, 각각 0 및 VDD)에 인가되어야 한다.

전력 스위치(500)는 M3N(2)의 게이트를 구동하는 ngate 바이어스 라인을 포함한다. 일부 실시예에서, ngate 바이어스 라인은, (예컨대, 인에이블 라인(PSb)이 M3N(1)을 인에이블하고 있을 때) 인에이블 라인(PSb)이 M3N(1)을 구동하는 비트의 전압 레벨보다 높은 V_od의 전압 레벨에서의 신호로 M3N(2)를 구동한다.

전력 스위치(500)는 M3P(2)의 게이트를 구동하는 pgate 바이어스 라인을 포함한다. 일부 실시예에서, pgate 바이어스 라인은, (예컨대, 인에이블 라인(HPSb)이 M3P(1)을 인에이블하고 있을 때) 인에이블 라인(HPSb)이 M3P(1)을 구동하는 비트의 전압 레벨보다 낮은 V_od의 전압 레벨에서의 신호로 M3P(2)를 구동한다.

도 6은 일부 실시예에 따른 전력 스위치(500)의 예시적 타이밍도(600)이다. 비트(PSb)의 전압 레벨은, 대응 통과 게이트 스택이 선택되거나 선택 해제될 때 토글링된다(예컨대, 전압 레벨이 0에서 VDD로 또는 VDD에서 0으로 변경됨). 비트(PSb)는 레벨 시프트 회로(예컨대, 도 9의 레벨 시프트 회로(900))에 입력된다. 레벨 시프트 회로는 인에이블 라인(HPS) 상에 HPS 비트를 출력한다. 비트(PSb)의 전압 레벨이 VDD에서 0으로 토글링되는 것에 응답하여, 비트(HPS)의 전압 레벨은 VDD에서 VDD2로 토글링된다. 비트(PSb)의 전압 레벨과 비트(HPS)의 전압 레벨의 토글링 사이의 스위칭 지연은 I/O 디바이스를 포함하는 레벨 시프트 회로에 대해서보다 코어 디바이스를 포함하는 레벨 시프트 회로에 대해 더 작다. 비트(PSb)가 VDD에서 0으로 토글링되는 것에 응답하여, 출력 라인 상의 비트(VDD2HD)의 전압 레벨은 0에서 VDD2로 토글링된다.

도 7은 일부 실시예에 따른 전력 스위치(700)의 예시적 회로도이다. 전력 스위치(700)는, 스택 코어(NMOS)가 N-스택이고, 스택 코어(PMOS)가 N-스택이며, 전력 공급이 HVDD(예컨대, N*VDD)라는 점을 제외하고는 전력 스위치(500)와 유사하다. 각 스택 코어는 N개의 코어 디바이스를 포함한다. 예를 들어, 스택 코어(NMOS)는 직렬로 있는 NMOS 코어 디바이스(M3N(1), M3N(2), …, M3N(N))를 포함하고, 스택 코어(PMOS)는 직렬로 있는 NMOS 코어 디바이스(M3P(1), M3P(2), … , M3P(N))를 포함한다.

전력 스위치(700)는 N-1개의 ngate 바이어스 라인과 N-1개의 pgate 바이어스 라인을 포함한다. 각각의 ngate 바이어스 라인은 대응 NMOS 코어 디바이스에 결합된다. 예를 들어, M3N(2)를 구동하는 ngate(1) 바이어스 라인, M3N(N)을 구동하는 ngate(N-1) 바이어스 라인, M3P(2)를 구동하는 pgate(1) 바이어스 라인, M3P(N)을 구동하는 pgate(N-1) 바이어스 라인이 존재한다. 출력 라인(HVDDHD)은 M3N(N)의 소스와 M3P(N)의 소스에 결합된다는 점에 유의한다.

도 8은 일부 실시예에 따른 전력 스위치(700)의 예시적 타이밍도(800)이다. 비트(PSb)의 전압 레벨이 VDD에서 0으로 토글링되는 것에 응답하여, 비트(HPS)의 전압 레벨은 HVDD*(N-1)/N에서 HVDD로 토글링된다. ngate 비트와 pgate 비트는 각각 ngate 바이어스 라인과 pgate 바이어스 라인에 인가된다. ngate(1) 비트 및 pgate(1) 비트의 전압 레벨은 HVDD/N(예컨대, VDD)에 있거나 실질적으로 그 근처에 있다. ngate(N-1) 비트와 pgate(N-1) 비트의 전압 레벨은 HVDD*(N-1)/N에 있거나 실질적으로 그 근처에 있다. 비트(PSb)가 VDD에서 0으로 토글링되는 것에 응답하여, 출력 라인 상의 비트(HVDDHD)의 전압 레벨은 0에서 HVDD로 토글링된다.

도 9는 일부 실시예에 따른 레벨 시프트 회로(900)의 예시적 회로도이다. 레벨 시프트 회로(900)는 스택 코어(NMOS)를 포함한다. 차동 스택 코어(NMOS)는 NMOS 코어 디바이스(M4NP(1) 및 M4NM(1))의 차동 쌍을 포함한다. M4NP(1) 및 M4NM(1)의 소스는 VSS(예컨대, 접지 레일)에 결합된다. 차동 스택 코어(NMOS)는 각각 M4NP(1) 및 M4NM(1)과 직렬로 있는 NMOS 코어 디바이스(M4NP(2) 및 M4NM(2))의 차동 쌍을 포함한다. 구체적으로, M4NP(2)의 소스는 M4NP(1)의 드레인에 결합되고 M4NM(2)의 소스는 M4NM(1)의 드레인에 결합된다. M4NP(2) 및 M4NM(2)의 드레인은 각각 차동 출력 라인(HA2b 및 HA2)에 결합된다.

레벨 시프트 회로(900)는 차동 스택 코어(PMOS)를 포함한다. 차동 스택 코어(PMOS)는 PMOS 코어 디바이스(M4PP(1) 및 M4PM(1))의 차동 쌍을 포함한다. M4PP(1) 및 M4PM(1)의 소스는 VDD2에 결합된다. 코어 디바이스(M4PP(1) 및 M4PM(1))는 교차 결합된다. 구체적으로, M4PP(1)의 게이트는 M4PM(1)의 드레인에 결합되고 M4PP(1)의 드레인은 M4PM(1)의 게이트에 결합된다. M4PP(1) 및 M4PM(1)의 드레인은 각각 차동 출력 라인(HAb 및 HA)에 결합된다. 차동 스택 코어(PMOS)는 M4PP(1) 및 M4PM(1)과 직렬로 있는 PMOS 코어 디바이스(M4PP(2) 및 M4PM(2))의 차동 쌍을 포함한다. 구체적으로, M4PP(2)의 소스는 M4PP(1)의 드레인에 결합되고 M4PM(2)의 소스는 M4PM(1)의 드레인에 결합된다. M4PP(2) 및 M4PM(2)의 드레인은 각각 차동 출력 라인(HA2b 및 HA2)에 결합된다.

레벨 시프트 회로(900)는 NMOS 코어 디바이스(M4NP(1) 및 M4NM(1))의 게이트를 각각 구동하는 차동 입력 라인(A 및 Ab)을 포함한다. N 레벨 시프트 회로(900)가 사용되는 경우, 차동 입력 라인(및 그 위의 비트)은 A 및 Ab, B 및 Bb, … N 및 Nb로 지칭될 수 있다.

레벨 시프트 회로(900)는 M4NP(2) 및 M4NM(2)의 게이트를 구동하는 ngate 바이어스 라인을 포함한다. 일부 실시예에서, ngate 바이어스 라인은, 비트(A)가 고전압(예컨대, VDD)에 있다면 입력 라인(A)이 M4NP(1)을 구동하는 비트의 전압 레벨보다, 또는 비트(Ab)가 고전압에 있다면 입력 라인(Ab)이 M4NM(1)을 구동하는 비트의 전압 레벨보다 높은 V_od의 전압 레벨에서의 신호로 M4NP(2) 및 M4NM(2)를 구동한다.

레벨 시프트 회로(900)는 M4PP(2) 및 M4PM(2)의 게이트를 구동하는 pgate 바이어스 라인을 포함한다. 일부 실시예에서, pgate 바이어스 라인은, HA 비트가 낮은 전압(예컨대, VDD)에 있다면 M4PM(1)의 드레인이 M4PP(1)을 구동하는 HA 비트의 전압 레벨보다, 또는 HAb 비트가 낮은 전압에 있다면 M4PM(1)의 드레인이 M4PM(1)을 구동하는 HAb 비트의 전압 레벨보다 낮은 V_od의 전압 레벨에서의 신호로 M4PP(2) 및 M4PM(2)를 구동한다.

일부 실시예에서, 레벨 시프트 회로(900)는 출력 라인(HA)의 비트를 버퍼링/인버팅하는 선택적 버퍼를 포함한다. 선택적 버퍼는 코어 디바이스(M44N 및 M44P)를 포함한다. M44N 및 M44P의 게이트는 출력 라인(HA)에 결합된다. M44N 및 M44P의 드레인은 버퍼링된 출력 라인에 결합된다. M44N 및 M44P의 소스는 각각 VDD 및 VDD2에 결합된다. 유사한 선택적 버퍼는 출력 라인(HAb)의 비트를 버퍼링할 수 있다.

도 10은 일부 실시예에 따른 레벨 시프트 회로(900)의 예시적 타이밍도(1000)이다. 입력 비트 A(또는 Ab)의 전압 레벨이 0에서 VDD로 토글링되는 것에 응답해서, 출력 비트(HA 및 HA2)(또는 HAb 및 HA2b)의 전압 레벨이 각각 VDD에서 VDD2로 그리고 0에서 VDD2로 토글링된다. 입력 비트 A(또는 Ab)의 전압 레벨이 VDD에서 0으로 토글링되는 것에 응답하여, 출력 비트(HA 및 HA2)(또는 HAb 및 HA2b)의 전압 레벨은 각각 VDD2에서 VDD로 그리고 VDD2에서 0으로 토글링된다. 비트(A)와 비트(HA 및 HA2)의 토글링 사이의 스위칭 지연은 I/O 디바이스를 포함하는 레벨 시프트 회로에 대해서보다 코어 디바이스를 포함하는 레벨 시프트 회로에 대해 더 적다.

도 11은 일부 실시예에 따른 레벨 시프트 회로(1100)의 예시적 회로도이다. 레벨 시프트 회로(1100)는, 차동 스택 코어(NMOS)가 N-스택이고, 차동 스택 코어(PMOS)가 N-스택이며, 전압 공급부가 HVDD(예컨대, N*VDD)인 점을 제외하고는 레벨 시프트 회로(900)와 유사하다. 각 차동 스택 코어는 직렬로 있는 N개의 코어 디바이스의 2개의 스택으로서 설명될 수 있는, 직렬로 있는 코어 디바이스의 N개의 차동 쌍을 포함한다. 예를 들어, 스택 코어(NMOS)는 직렬로 있는 M4NP(1), M4NP(2), …, M4NP(N)과 직렬로 있는 M4NM(1), M4NM(2), … M4PP(N)을 포함하고, 스택 코어(PMOS)는 직렬로 있는 M4PP(1), M4PP(2), …, M4PP(N)과 직렬로 있는 M4PM(1), M4PM(2), …, M4PM(N)을 포함한다.

레벨 시프트 회로(1100)는 N-1개의 ngate 바이어스 라인과 N-1개의 pgate 바이어스 라인을 포함한다. 각각의 ngate 바이어스 라인은 대응 NMOS 코어 디바이스에 결합된다. 예를 들어, M4NP(2) 및 M4NM(2)를 구동하는 ngate(1) 바이어스 라인, M4NP(N) 및 M4NM(N)을 구동하는 ngate(N-1) 바이어스 라인, M4PP(2) 및 M4PM(2)를 구동하는 pgate(1) 바이어스 라인, M4PP(N) 및 M4PM(N)을 구동하는 pgate(N-1) 바이어스 라인이 존재한다. 출력 라인(HA2)은 M4NM(N)의 소스와 M4PM(N)의 소스에 결합되고 출력 라인(HA2b)은 M4NP(N)의 소스와 M4PP(N)의 소스에 결합됨에 유의한다.

도 12는 일부 실시예에 따른 레벨 시프트 회로(1100)의 예시적 타이밍도(1200)이다. 비트(A)의 전압 레벨이 0에서 VDD로 토글링되는 것에 응답하여, 비트(HA)의 전압 레벨은 HVDD*(N-1)/N에서 HVDD로 토글링되고 비트(HAb)의 전압 레벨은 HVDD에서 HVDD*(N-1)/N로 토글링된다. 비트 A의 전압 레벨이 VDD에서 0으로 토글링되는 것에 응답하여, 비트(HA)의 전압 레벨은 HVDD에서 HVDD*(N-1)/N으로 토글링되고 비트(HAb)의 전압 레벨은 HVDD*(N -1)/N에서 HVDD로 토글링된다. ngate 비트와 pgate 비트는 각각 ngate 바이어스 라인과 pgate 바이어스 라인에 인가된다. ngate(1) 비트 및 pgate(N-1) 비트의 전압 레벨은 HVDD/N(예컨대, VDD)에 있거나 실질적으로 그 근처에 있다. ngate(N-1) 비트와 pgate(1) 비트의 전압 레벨은 HVDD*(N-1)/N에 있거나 실질적으로 그 근처에 있다. 비트(A)의 전압 레벨이 0에서 VDD로 토글링되는 것에 응답하여, 비트(HA2)의 전압 레벨은 0에서 HVDD로 토글링되고 비트(HA2b)의 전압 레벨은 HVDD에서 0으로 토글링된다. 비트(A)의 전압 레벨이 VDD에서 0으로 토글링되는 것에 응답하여, 비트(HA2)의 전압 레벨은 HVDD에서 0으로 토글링되고 비트(HA2b)의 전압 레벨은 0에서 HVDD로 토글링된다.

도 13은 일부 실시예에 따른 바이어스 생성 회로(1300)의 예시적 회로도이다. 바이어스 생성 회로(1300)는 저항기 래더 셀(RLC1(1))을 포함한다. 도 13에 도시된 바와 같이, RLC1(1)은 저항성 요소(R5(1)), R5(1)과 직렬로 있는 다이오드 접속 NMOS 코어 디바이스(M5N(1)), 그리고 R5(1) 및 M5N(1)과 직렬로 있는 다이오드 접속 NMOS 코어 디바이스(M6N(1))를 포함한다. R5(1)은 VDD2에 결합된다. 바이어스 생성 회로(1300)는 RLC1(1)과 직렬로 있는 저항기(R6)를 포함한다. 구체적으로, R6은 M6N(1)의 소스에 결합된다. R6은 접지에 결합된다.

바이어스 생성 회로(1300)는 소스 팔로워 셀을 포함한다. 소스 팔로워 셀은 M5N(1)에 의해 구동되는 소스 팔로워(M7N(1))를 포함한다. 구체적으로, M5N(1)의 드레인 및 게이트는 M7N(1)의 게이트에 결합된다. M7N(1)의 드레인은 VDD2에 결합된다.

소스 팔로워 셀은 M7N(1)의 소스에 결합되고 접지에 결합된 테일 전류 요소(I2(1))를 포함한다. 도 13에 도시된 바와 같이, 테일 전류 디바이스(I2(1))는 테일 전류 요소(I2(1))의 고정된 부분을 나타내는 전류원(I2A(1))과, I2A(1)과 병렬로 있는 전류원(I2B(1))을 포함하고, 전류원(I2B(1))은 스위치(SW(1))와 직렬로 있으며, 여기서 I2B(1) 및 SW1(1)은 I2(1)의 조정 가능 부분을 나타낸다. 조정 가능 부분은 강력한 버퍼 능력을 제공하도록 인에이블링될 수 있다. 출력 라인(VDD2_half)은 M7N(1)의 소스와 테일 전류 요소(I2(1))에 결합된다. 일부 실시예에서, 동작 동안, 출력 라인(VDD2_half)은 VDD2의 절반(예컨대, VDD2/2 = VDD)인 전압 레벨에서의 신호를 운반한다.

일 실시예에서, RLC1(1)을 통과하는 전류는 10uA이고, 저항성 요소(R5(1) 및 R6)는 150k 옴이고, 전류원(I2A(1))은 5uA를 생성하고, 전류원(I2B(1))은 100uA를 생성하며, VDD2 = 1.5V이다.

도 14는 일부 실시예에 따른 바이어스 생성 회로(1400)의 예시적 회로도이다. 바이어스 생성 회로(1400)는, (a) 바이어스 생성 회로(1400)의 저항기 래더 셀(RLC2)이 R5(1) 및 M5N(1)과 직렬로 있는 다이오드 접속 PMOS 코어 디바이스(M6P(1))(NMOS 코어 디바이스 대신)를 포함하고, (b) 테일 전류 요소(I2(1))는 PMOS 소스 팔로워(M7P(1))를 포함하는 것으로 도시된 점을 제외하고는, 바이어스 생성 회로(1300)와 유사하다. M7P(1)의 게이트는 M6P(1)의 드레인 및 게이트에 의해 구동되고 M7P(1)의 드레인은 M7N(1)의 드레인에 결합된다. M7N(1) 및 M7P(1)은 클래스 A/B 소스 팔로워라고 한다.

일 실시예에서, RLC2를 통과하는 전류는 10uA이고, 저항성 요소(R5(1) 및 R6)는 90k 옴이고, M6P(1)은 5uA에 대해 바이어스되며, VDD2 = 1.5V이다.

도 15는 일부 실시예에 따른 바이어스 생성 회로(1500)의 예시적 회로도이다. 바이어스 생성 회로(1500)는, 전압 공급부(VDD2)에 대해 자신이 VDD2_half 전압 라인 상의 VDD2/2 전압 레벨보다 더 많은 전압 레벨들에서 신호를 생성한다는 점을 제외하고는 바이어스 생성 회로(1300)와 유사하다. 바이어스 생성 회로(1500)의 RLC3은 M5N(1), M6N(1), 및 R5(1)과 직렬로 있는 다이오드 접속 NMOS 코어 디바이스(M5N2(1) 및 M5N3(1))를 포함한다.

바이어스 생성 회로(1500)는 M5N2(1)에 의해 구동되는 소스 팔로워(M7N2(1))를 포함한다. 구체적으로, M5N2(1)의 드레인 및 게이트는 M7N2(1)의 게이트에 결합된다. M7N2(1)의 드레인은 VDD2에 결합된다. 바이어스 생성 회로(1500)는 M7N2(1)의 소스에 결합되고 접지에 결합된 테일 전류 요소(I3)를 포함한다. 출력 라인(VDD2_half+Vth)은 M7N2(1)의 소스와 테일 전류 요소(I3)에 결합된다. 일부 실시예에서, 동작 동안, 출력 라인(VDD2_half+Vth)은 VDD2의 절반에 NMOS 코어 디바이스의 V_th를 더한 전압 레벨의 신호를 운반한다.

바이어스 생성 회로(1500)는 M5N3(1)에 의해 구동되는 소스 팔로워(M7N3(1))를 포함한다. 구체적으로, M5N2(1)의 드레인 및 게이트는 M7N3(1)의 게이트에 결합된다. M7N3(1)의 드레인은 VDD2에 결합된다. 바이어스 생성 회로(1500)는 M7N2(1)의 소스에 결합되고 접지에 결합된 테일 전류 요소(I4)를 포함한다. 출력 라인(VDD2_half-Vth)은 M7N3(1)의 소스와 테일 전류 요소(I4)에 결합된다. 일부 실시예에서, 동작 동안, 출력 라인(VDD2_half-Vth)은 VDD2의 절반에서 NMOS 코어 디바이스의 V_th를 뺀 전압 레벨의 신호를 운반한다.

도 16은 일부 실시예에 따른 바이어스 생성 회로(1600)의 예시적 회로도이다. 바이어스 생성 회로(1600)는, (a) 바이어스 생성 회로(1600)가 직렬로 있는 2개의 저항기 래더 셀(RLC1(1) 및 RLC1(2))을 갖고 (b) 전압 공급부가 VDD3(예컨대, 3*VDD)이라는 점을 제외하고 바이어스 생성 회로(1300)와 유사하다. RLC1(2)는 저항성 요소(R5(2)), R5(2)과 직렬로 있는 다이오드 접속 NMOS 코어 디바이스(M5N(2)), 그리고 R5(2) 및 M5N(2)와 직렬로 있는 다이오드 접속 NMOS 코어 디바이스(M6N(2))을 포함한다. R5(2)은 VDD3에 결합된다. R5(1)은 M6N(2)의 소스에 결합된다.

M7N(1)의 드레인은 NMOS 코어 디바이스(M7N(2))의 소스에 결합된다. M7N(2)의 드레인은 VDD3에 결합된다. 출력 라인(VDD3_third)은 M7N(1)의 소스와 테일 전류 요소(I2(1))에 결합된다. 일부 실시예에서, 동작 동안, 출력 라인(VDD3_third)은 VDD3의 1/3인 전압 레벨(예컨대, VDD3/3 = VDD)에서 신호를 운반한다.

바이어스 생성 회로(1600)는 M5N(2)에 의해 구동되는 소스 팔로워(M8N(2))를 포함한다. M8N(2)의 드레인은 VDD3에 결합된다. M8N(2)의 소스는 M8N(1)의 드레인에 결합된다. 바이어스 생성 회로(1300)는 M8N(1)의 소스에 결합되고 접지에 결합된 테일 전류 요소(I2(2))를 포함한다. M8N(1)은 병렬로 결합된 다수의 NMOS 코어 디바이스일 수 있다. M8N(1)의 NMOS 코어 디바이스의 제1 부분은 I2(2)의 고정된 부분에 결합될 수 있다. M8N(1)의 NMOS 코어 디바이스의 제2 부분은 I2(2)의 조정 가능 부분에 결합될 수 있다. 출력 라인(VDD3_2third)은 M8N(2)의 소스 및 M8N(1)의 드레인에 결합된다. 일부 실시예에서, 동작 동안, 출력 라인(VDD3_2third)은 VDD3의 2/3인 전압 레벨(예컨대, 2*VDD3/3 = 2*VDD)에서 신호를 운반한다.

일 실시예에서, RLC1(1)을 통과하는 전류는 6.7uA이고, 저항성 요소(R5(1), R5(2) 및 R6)는 80k 옴이고, VDD3 = 2.4V이고, M5N(2) 게이트에서의 전압 레벨은 1.8V이고, M5N(1) 게이트에서의 전압 레벨은 1.0V이고, M6N(1)의 게이트에서의 전압 레벨은 0.8V이고, M8N(1)의 소스에서의 전압 레벨은 0.6V이고, M7N(2)의 소스에서의 전압 레벨은 1.4V이고, VDD3_2third의 전압 레벨은 1.6V이며, VDD3_third의 전압 레벨은 0.8V이다.

도 17은 일부 실시예에 따른 바이어스 생성 회로(1700)의 예시적 회로도이다. 바이어스 생성 회로(1700)는, (a) 바이어스 생성 회로(1700)가 RLC1(1) 및 RLC(2) 대신에 도 14의 RLC2(1)의 인스턴스인 RLC2(1) 및 RLC2(2)를 포함하고, (b) 테일 전류 요소(I2(1) 및 I2(2))가 각각 PMOS 소스 팔로워(M7P(1) 및 M8P(1))를 포함하는 것으로 도시되며, (c) 바이어스 생성 회로(1700)가 M8N(1) 대신에 M8P(2)를 포함한다는 점을 제외하고는 바이어스 생성 회로(1600)와 유사하다. M7P(1)은 VDD3_third 라인에 결합된 M7P(1)의 드레인 포트에서 바이어스 전류를 제공하기 위해 M7P(1)의 게이트 포트에서 바이어스 전압을 수신한다. M8P(1)은 M8P(1)의 게이트 포트에서 바이어스 전압을 수신하여 M8P(1)의 드레인 포트에서 바이어스 전류를 제공한다. M8P(2)는 M8P(2)의 소스 포트에서 바이어스 전류를 수신하여 VDD3_2third 라인에 결합된 M8P(2)의 드레인 포트에서 전압을 제공한다.

도 18은 일부 실시예에 따른 바이어스 생성 회로(1800)의 예시적 회로도이다. 바이어스 생성 회로(1800)는, (a) 바이어스 생성 회로(1800)가 서로 직렬로 있는 N-1개의 저항기 래더 셀을 포함하며, 여기서 각 저항기 래더 셀은 다른 전압 레벨을 대응 소스 팔로워 셀에 제공하도록 구성되고, (b) 바이어스 생성 회로(1800)가 서로 병렬인 N-1개의 소스 팔로워 셀을 포함하고, (c) 각 소스 팔로워 셀이 N-1개의 NMOS 코어 디바이스 및 테일 전류 요소를 포함하여 다른 분수 전압 레벨을 제공하며, (d) 전압 공급부는 HVDD(예컨대, N*VDD)인 점을 제외하고는 바이어스 생성 회로(1300)와 유사하다.

구체적으로, 저항기 래더 셀은 바이어스 전류를 생성하기 위해 전압 공급부와 접지 사이에 직렬로 결합된 RLC1(1), … , RLC1(i), … , RLC1(N-1)을 포함한다. 각 래더 셀의 동작은 도 13의 래더 셀(RLC(1))의 동작과 동일하다.

N-1 소스 팔로워 셀은 전압 공급부와 접지 사이에서 서로 병렬로 결합된다. 각 소스 팔로워 셀은 N-2개의 다른 NMOS 코어 디바이스와 직렬로 있는 소스 팔로워 NMOS 코어 디바이스 및 테일 전류 요소를 포함한다. 각각의 소스 팔로워 셀은 동일한 방식으로 동작한다. 단순화를 위해 하나의 소스 팔로워 셀(SFC1(i))만 도시된다. SFC1(i)는 (a) 소스 팔로워 NMOS 코어 디바이스(M9N(i)), (b) 접지에 결합된 테일 전류 요소(I2(i)), (c) M9N(i)과 I2(i) 사이에 직렬로 결합된 i-1개의 NMOS 코어 디바이스, 및 (d) 전압 공급부와 M9N(i) 사이에 직렬로 결합된 N-i-1개의 NMOS 코어 디바이스를 포함한다. 소스 팔로워 셀(SFC1(i))의 동작은, 추가의 N-2 NMOS 코어 디바이스들이 M9N(i), 테일 전류 요소, 및 서로가 전압 공급부와 접지 사이의 전압 강하로부터 파괴되는 것을 보호하기 위해 자신들의 각각의 위치에 배치되고 전력 공급의 각각의 분수 전압으로 자신들의 각각의 게이트에서 바이어스된다는 점을 제외하고는 도 13의 소스 팔로워 셀과 유사하다. 예를 들어, M9N(1)은 전압 레벨(HVDD/N)에서 바이어스되고, M9N(i-1)은 전압 레벨(i-1)/N*HVDD에서 바이어스되며, M9N(i+1)은 전압 레벨((i+1)/N*HVDD)에서 바이어스된다. 일부 실시예에서, 전력 공급과 M9N(i) 사이의 추가 N-i-1개의 NMOS 코어 디바이스들의 각각은 각각의 소스 팔로워 셀의 출력으로부터 자신들의 각각의 바이어스 전압을 수신하고, M9N(i)과 테일 전류 사이의 추가 i-1개의 NMOS 코어 디바이스들의 각각은 N-1개의 저항기 래더 셀들(도 16의 바이어스 생성 회로(1600)와 유사함)의 각 노드로부터 자신들의 각각의 바이어스 전압을 수신한다.

예를 들어, SFC1(i)과 같은 각 소스 팔로워 셀은 출력 라인, HVDD, 및 접지 레일에 결합되고, 각 출력 라인은 대응 전압 레벨을 갖는 대응 신호로 ngate(i) 바이어스 라인과 pgate(N-i) 바이어스 라인을 구동한다. 예를 들어, SFC1(i)을 사용하여, M9N(i)의 소스는 전압 레벨(i*HVDD/N)의 신호를 생성하는 출력 라인(i*HVDD/N)에 결합되고, M9N(N)의 드레인은 전압 공급부(HVDD)에 결합되며, M9N(1)의 소스는 테일 전류 요소(I2(i))에 결합되고 결국 접지 레일에 결합된다.

도 19는 일부 실시예에 따른 바이어스 생성 회로(1900)의 예시적 회로도이다. 바이어스 생성 회로(1900)는, (a) 바이어스 생성 회로(1900)가 RLC1(1), … , RLC1(i), … , RLC1(N-1) 대신에 RLC2(1), … , RLC2(i), … , RLC2(N-1)을 포함하고, (b) 각각의 소스 팔로워 셀은 PMOS 코어 디바이스들을 포함하는데, 예를 들어, SFC2(i)는 M9N(1), … , M9N(i-1)을 대체하여 출력 라인과 테일 전류 요소 사이에 결합될 뿐만 아니라 서로 그리고 NMOS 코어 디바이스들과 직렬로 있는 PMOS 코어 디바이스들(M9P(2), … , M9P(i))을 포함하며, (c) 테일 전류 요소는 PMOS 코어 디바이스(M9P(1))를 포함하는 것으로 도시되는 점을 제외하고는 바이어스 생성 회로(1800)와 유사하다. 바이어스 생성 회로(1300-1900) 각각은 바이어스 회로 또는 분수 전압 생성기로 지칭될 수 있다.

도 20a는 일부 실시예에 따른 고전압(high voltage; HV) 메모리 시스템(2000A)의 예시적 블록도이다. HV 메모리 시스템(2000A)은 바이어스 생성 회로(1300), 복수의 레벨 시프트 회로(900) 셀, 및 메모리 어레이(100)(예컨대, 이퓨즈 회로)로 이루어진 이중 스택 회로를 포함한다. 일부 실시예에서, 메모리 시스템(2000A)은 1300 대신에 바이어스 생성 회로(1400 또는 1500) 중 하나를 포함할 수 있다.

각각의 셀(예컨대, 바이어스 생성 회로(1300), 복수의 레벨 시프트 회로(900) 셀, 및 메모리 어레이(100))은 전압 공급부(VDD2) 및 접지 레일을 수신한다. 바이어스 생성 회로(1300)는 각각 전압 레벨 V(ngate) 및 V(pgate)를 갖는 신호를 가진 ngate 라인 및 pgate 라인으로 복수의 레벨 시프트 회로(900) 셀 및 메모리 어레이(100)를 구동한다. 레벨 시프트(900) 셀 각각은 메모리 어레이(100)에서 대응 스택 통과 게이트에 대한 제어를 수신한다. 예를 들어, 제1 레벨 시프트(900) 셀은 비트(A와 Ab)를 수신하고, 제2 레벨 시프트(900) 셀은 비트(B와 Bb)를 수신하며, N번째 레벨 시프트(900) 셀은 비트(N과 Nb)를 수신한다. 각 레벨 시프트(900) 셀은, 대응 스택 통과 게이트(예컨대, HAb, HBb, …, HNb)의 인에이블 비트에 대응하는 비트(HAb)와 대응 스택 통과 게이트(예컨대, BLA, BLB, …, BLN)의 비트 라인 비트에 대응하는 비트(HA2)를 생성한다. 메모리 어레이(100)는 복수의 레벨 시프트(900) 셀들로부터 레벨 시프트된 제어 비트들을 수신한다. 메모리 어레이(100)는 스택 선택기들에 대응하는 워드 라인 비트들(예컨대, WL0, WL1, …, WLN)을 수신한다. 메모리 어레이(100)는 레벨 시프트된 인에이블 비트, 레벨 시프트된 비트 라인 비트, 워드 라인 비트, 및 바이어스 신호에 기초하여 대응 저항성 요소의 상태를 변경한다.

도 20b는 일부 실시예에 따른 HV 메모리 시스템(2000B)의 예시적 블록도이다. HV 메모리 시스템(2000B)은, HV 메모리 시스템(2000B)이 복수의 전력 스위치(500) 셀을 포함한다는 점을 제외하고는 HV 메모리 시스템(2000A)과 유사하다. 복수의 전력 스위치(500) 셀은 전력 공급(VDD2) 및 접지 레일을 수신한다. 복수의 전력 스위치(500) 셀은 제어 비트(Ab, Bb, …, Nb)를 수신한다. 복수의 전력 스위치(500) 셀은 복수의 레벨 시프트(900) 셀로부터 레벨 시프트된 제어 비트(HA, HB, …, HN)를 수신한다.

복수의 레벨-시프트(900) 셀이 비트 라인 비트를 메모리 어레이(100)로 송신하는 대신에, 복수의 전력 스위치(500) 셀이 복수의 비트 라인 비트(예컨대, BLA, BLB, …, BLN)를 생성하고, 비트 라인 비트를 메모리 어레이(100)로 송신한다. 하나의 차이점은 레벨 시프트(900)의 부하 임피던스와 비교하여 전력 스위치(500)의 더 높은 부하 임피던스로 인한 더 낮은 부하 효과(loading effect)이다.

일부 실시예에서, 전력 스위치(500)를 참조하는(with reference to) PSb는 레벨-시프트(900)를 참조하는 Ab와 동일하다. 일부 실시예에서, N개의 스택 통과 게이트를 갖는 메모리 어레이의 경우, N개의 전력 스위치(500) 셀이 사용되며, 제1 전력 스위치(500) 셀의 PSb는 Ab와 동일하고, 제2 전력 스위치 셀의 PSb는 Bb와 동일하고, 이런 식으로 해서 N번째 전력 스위치(500) 셀의 PSb는 Nb와 동일하다.

도 20c는 일부 실시예에 따른 고전압 메모리 시스템(2000C)의 예시적인 블록도이다. HV 메모리 시스템(2000C)은, 전압 공급부가 HVDD이고 HV 메모리 시스템(2000C)이 이중 스택 회로 대신에 N-스택 회로를 포함한다는 점을 제외하고는 HV 메모리 시스템(2000A)과 유사하다. 즉, HV 메모리 시스템(2000C)은 바이어스 생성 회로(1800), 복수의 레벨 시프트 회로(1100) 셀, 및 메모리 어레이(300)를 포함한다. 일부 실시예에서, 메모리 시스템(2000C)은 바이어스 생성 회로(1800) 대신에 바이어스 생성 회로(1900)를 포함할 수 있다.

도 20d는 일부 실시예에 따른 고전압 메모리 시스템(2000D)의 예시적인 블록도이다. HV 메모리 시스템(2000D)은, 전압 공급부가 HVDD이고 HV 메모리 시스템(2000D)이 이중 스택 회로 대신에 N-스택 회로를 포함한다는 점을 제외하고는 HV 메모리 시스템(2000B)과 유사하다. 즉, HV 메모리 시스템(2000D)은 바이어스 생성 회로(1800), 복수의 레벨 시프트 회로(1100) 셀, 복수의 전력 스위치(700) 셀, 및 메모리 어레이(300)를 포함한다. 일부 실시예에서, 메모리 시스템(2000D)은 바이어스 생성 회로(1800) 대신에 바이어스 생성 회로(1900)를 포함할 수 있다.

도 21은 일부 실시예에 따른 메모리 어레이(100)를 구성하는 방법(2100)을 도시하는 흐름도이다. 방법(2100)은 도 9의 레벨 시프트 회로(900)에 의해 수행될 수 있다. 일부 실시예에서, 방법(2100)은 다른 엔티티에 의해 수행된다. 일부 실시예에서, 방법(2100)은 도 21에 도시된 것보다 더 많거나, 더 적거나, 또는 상이한 동작들을 포함한다.

동작(2110)에서, 레벨 시프트 회로(900)는 HV 전압 신호(예컨대, VDD2, HVDD 등) 및 접지 신호를 수신한다. 동작(2120)에서, 레벨 시프트 회로(900)는 캐스코드 바이어스 전압, 예를 들어, ngate, pgate를 수신한다. 일부 실시예에서, 레벨 시프트 회로(900)는 바이어스 생성 회로(1300-1900) 중 하나로부터 캐스코드 바이어스 전압을 수신한다. 동작(2130)에서, 레벨 시프트 회로(900)는 제1 전압 도메인(예컨대, VDD)의 비트 라인 비트에 대응하는 비트(A)를 수신한다. 동작(2140)에서, 레벨 시프트 회로(900)는 제2 전압 도메인(예컨대, VDD2, HVDD 등)에서 대응 스택 통과 게이트(예컨대, HAb, HBb, …, HNb)의 인에이블 비트에 대응하는 비트(HAb)를 메모리 어레이(100)에 제공한다. 동작(2150)에서, 레벨 시프트 회로(900)는 제2 전압 도메인에서 대응 스택 통과 게이트(예컨대, BLA, BLB, …, BLN)의 제2 비트 라인 비트에 대응하는 비트(HA2)를 메모리 어레이(100)에 제공한다. 일부 실시예에서, 레벨 회로(900)는 전력 스위치(700)를 통해 비트(HA2) 등을 제공한다. 일부 실시예에서, 메모리 어레이(100)는 워드 라인에 결합된 메모리 제어기로부터 워드 라인 비트를 수신한다.

이제 도 22를 참조하면, 본 개시의 일부 실시예에 따른 컴퓨팅 시스템(2200)의 예시적인 블록도가 도시되어 있다. 컴퓨팅 시스템(2200)은 집적 회로 설계를 위해 회로 또는 레이아웃 설계자에 의해 사용될 수 있다. 본 명세서에 사용된 "회로"는 예를 들어, 저항기, 코어 디바이스, 스위치, 배터리, 인덕터, 또는 원하는 기능을 구현하도록 구성된 다른 유형의 반도체 디바이스와 같은 전기적 컴포넌트의 상호접속부이다. 컴퓨팅 시스템(2200)은 메모리 디바이스(2210)와 연관된 호스트 디바이스(2205)를 포함한다. 호스트 디바이스(2205)는 하나 이상의 입력 디바이스(2215)로부터 입력을 수신하고 하나 이상의 출력 디바이스(2220)에 출력을 제공하도록 구성될 수 있다. 호스트 디바이스(2205)는 각각 적절한 인터페이스(2225A, 2225B, 및 2225C)를 통해 메모리 디바이스(2210), 입력 디바이스(2215), 및 출력 디바이스(2220)와 통신하도록 구성될 수 있다. 컴퓨팅 시스템(2200)은 예를 들어, 컴퓨터(예컨대, 데스크톱, 랩톱, 서버, 데이터 센터 등), 태블릿, PDA(personal digital assistant), 모바일 디바이스, 다른 핸드헬드 또는 휴대용 디바이스, 또는 호스트 디바이스(2205)를 사용하여 개략적 설계 및/또는 레이아웃 설계를 수행하기에 적합한 임의의 다른 컴퓨팅 유닛과 같은 다양한 컴퓨팅 디바이스에서 구현될 수 있다.

입력 디바이스(2215)는 예를 들면, 키보드, 스타일러스, 터치 스크린, 마우스, 트랙볼, 키패드, 마이크, 음성 인식, 모션 인식, 원격 제어기, 입력 포트, 하나 이상의 버튼, 다이얼, 조이스틱, 및 호스트 디바이스(2205)와 연관되고 예를 들어, 사용자(예컨대, 회로 또는 레이아웃 설계자)와 같은 외부 소스가 호스트 디바이스에 정보(예컨대, 데이터)를 입력하고 호스트 디바이스에 명령어를 송신하도록 허용하는 임의의 다른 입력 주변 디바이스와 같은 다양한 입력 기술들 중 임의의 기술을 포함할 수 있다. 유사하게, 출력 디바이스(2220)는 예를 들어, 외부 메모리, 프린터, 스피커, 디스플레이, 마이크, 발광 다이오드, 헤드폰, 비디오 디바이스, 및 호스트 디바이스(2205)로부터 정보(예컨대, 데이터)를 수신하도록 구성된 다른 출력 주변기기와 같은 다양한 출력 기술을 포함할 수 있다. 호스트 디바이스(2205)에 입력되거나 호스트 디바이스로부터 출력되는 "데이터"는 다양한 텍스트 데이터, 회로 데이터, 신호 데이터, 반도체 디바이스 데이터, 그래픽 데이터, 이들의 조합, 또는 컴퓨팅 시스템(2200)을 사용하여 프로세싱하기에 적합한 다른 유형의 아날로그 및/또는 디지털 데이터 중 임의의 것을 포함할 수 있다.

호스트 디바이스(2205)는 예를 들어, 중앙 처리 장치(Central Processing Unit; "CPU") 코어(2230A-2230N)와 같은 하나 이상의 처리 장치/프로세서를 포함하거나 이와 연관된다. CPU 코어(2230A-2230N)는 주문형 집적 회로(Application Specific Integrated Circuit; "ASIC"), 필드 프로그램 가능 게이트 어레이(Field Programmable Gate Array; "FPGA"), 또는 임의의 다른 유형의 처리 장치로서 구현될 수 있다. CPU 코어(2230A-2230N) 각각은 호스트 디바이스(2205)의 하나 이상의 애플리케이션을 실행하기 위한 명령어를 실행하도록 구성될 수 있다. 일부 실시예에서, 하나 이상의 애플리케이션을 실행하기 위한 명령어 및 데이터는 메모리 디바이스(2210) 내에 저장될 수 있다. 호스트 디바이스(2205)는 또한 메모리 디바이스(2210) 내에서 하나 이상의 애플리케이션을 실행한 결과를 저장하도록 구성될 수 있다. 따라서, 호스트 디바이스(2205)는 다양한 동작을 수행하도록 메모리 디바이스(2210)에 요청하도록 구성될 수 있다. 예를 들어, 호스트 디바이스(2205)는 메모리 디바이스(2210)에 데이터 판독, 데이터 기록, 데이터 갱신 또는 삭제, 및/또는 관리 또는 다른 동작 수행을 요청할 수 있다. 호스트 디바이스(2205)가 실행되도록 구성될 수 있는 그러한 애플리케이션 중 하나는 표준 셀 애플리케이션(2235)일 수 있다. 표준 셀 애플리케이션(2235)은 회로의 표준 셀을 사용, 생성 또는 수정하기 위해 호스트 디바이스(2205)의 사용자에 의해 사용될 수 있는 컴퓨터 지원 설계 또는 전자 설계 자동화 소프트웨어 제품군의 일부일 수 있다. 일부 실시예에서, 표준 셀 애플리케이션(2235)을 실행하거나 수행하기 위한 명령어는 메모리 디바이스(2210) 내에 저장될 수 있다. 표준 셀 애플리케이션(2235)은 메모리 디바이스(2210)로부터의 표준 셀 애플리케이션과 연관된 명령어를 사용하여 CPU 코어(2230A-2230N) 중 하나 이상에 의해 실행될 수 있다. 일 예에서, 표준 셀 애플리케이션(2235)은 사용자가 집적 회로 설계를 돕기 위해 HV 메모리 시스템(2000A-D) 중 하나 또는 HV 메모리 시스템(2000A-D) 중 하나의 일부의 미리 생성된 개략도 및/또는 레이아웃 설계를 활용하게 할 수 있다. 집적 회로의 레이아웃 설계가 완료된 후, 예를 들어, HV 메모리 시스템(2000A-D) 중 하나 또는 HV 메모리 시스템(2000A-D) 중 하나의 일부를 포함하는 집적 회로의 배수(multiples)가 제조 설비에 의한 레이아웃 설계에 따라 제조될 수 있다.

여전히 도 22를 참조하면, 메모리 디바이스(2210)는 메모리 어레이(2245)로부터 데이터를 판독하거나 메모리 어레이(2245)에 데이터를 기록하도록 구성된 메모리 제어기(2240)를 포함한다. 메모리 제어기(2240) 또는 메모리 어레이(2245)는 예를 들어, 레벨 시프트 셀들(900 또는 1100) 중 하나, 전원 스위치들(500 또는 700) 중 하나, 또는 바이어스 생성 회로들(1300-1900) 중 하나와 같은 바이어스 회로를 포함할 수 있다. 메모리 어레이(2245)는 메모리 어레이들(100 또는 300) 중 하나를 포함할 수 있다. 메모리 어레이(2245)는 다양한 휘발성 및/또는 비휘발성 메모리를 포함할 수 있다. 예를 들어, 일부 실시예에서, 메모리 어레이(2245)는 NAND 플래시 메모리 코어를 포함할 수 있다. 다른 실시예에서, 메모리 어레이(2245)는 NOR 플래시 메모리 코어, SRAM 코어, DRAM(Dynamic Random Access Memory) 코어, MRAM(Magnetoresistive Random Access Memory) 코어, PCM(Phase Change Memory) 코어, ReRAM(Resistive Random Access Memory) 코어, 3D XPoint 메모리 코어, FeRAM(ferroelectric random-access memory) 코어, 및 메모리 어레이 내에서 사용하기에 적합한 다른 유형의 메모리 코어를 포함할 수 있다. 메모리 어레이(2245) 내의 메모리들은 메모리 제어기(2240)에 의해 개별적으로 그리고 독립적으로 제어될 수 있다. 다시 말해, 메모리 제어기(2240)는 메모리 어레이(2245) 내의 각 메모리와 개별적으로 그리고 독립적으로 통신하도록 구성될 수 있다. 메모리 어레이(2245)와 통신함으로써, 메모리 제어기(2240)는 호스트 디바이스(2205)로부터 수신된 명령어들에 응답하여 메모리 어레이로부터 데이터를 판독하거나 메모리 어레이에 데이터를 기록하도록 구성될 수 있다. 메모리 디바이스(2210)의 일부인 것으로 도시되어 있지만, 일부 실시예들에서, 메모리 제어기(2240)는 호스트 디바이스(2205)의 일부 또는 컴퓨팅 시스템(2200)의 또 다른 컴포넌트의 일부일 수 있고 메모리 디바이스와 연관될 수 있다. 메모리 제어기(2240)는 본 명세서에 설명된 기능을 수행하기 위해 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 조합에서 논리 회로로서 구현될 수 있다. 예를 들어, 일부 실시예에서, 메모리 제어기(2240)는 호스트 디바이스(2205)로부터 요청을 수신할 때 메모리 디바이스(2210)의 메모리 어레이(2245)에 저장된 표준 셀 애플리케이션(2235)과 연관된 명령어를 검색하도록 구성될 수 있다.

컴퓨팅 시스템(2200)의 일부 컴포넌트만이 도 22에 도시되고 설명된다는 것을 이해해야 한다. 그러나 컴퓨팅 시스템(2200)은 예를 들어, 다양한 배터리 및 전원, 네트워킹 인터페이스, 라우터, 스위치, 외부 메모리 시스템, 제어기 등과 같은 다른 컴포넌트를 포함할 수 있다. 일반적으로 말하면, 컴퓨팅 시스템(2200)은 여기에 설명된 기능을 수행하는 데 필요하거나 바람직한 것으로 간주되는 다양한 하드웨어, 소프트웨어, 및/또는 펌웨어 컴포넌트 중 임의의 것을 포함할 수 있다. 유사하게, 호스트 디바이스(2205), 입력 디바이스(2215), 출력 디바이스(2220), 및 메모리 제어기(2240) 및 메모리 어레이(2245)를 포함하는 메모리 디바이스(2210)는 여기에 설명된 기능을 수행하는 데 필요하거나 바람직한 것으로 간주되는 다른 하드웨어, 소프트웨어, 및/또는 펌웨어 컴포넌트를 포함할 수 있다.

이 설명의 한 양상은 메모리 어레이에 관한 것이다. 메모리 어레이는 복수의 N-스택 통과 게이트를 포함한다. 각 N-스택 통과 게이트는 스테이지-1 PMOS 코어 디바이스와, 스테이지-1 PMOS 코어 디바이스와 직렬로 있는 스테이지-N PMOS 코어 디바이스를 포함한다. 각 스테이지-1 PMOS는 전압 공급부에 결합된다. 메모리 어레이는 복수의 인에이블 라인을 포함한다. 각 인에이블 라인은 대응 스테이지-1 PMOS 코어 디바이스를 구동한다. 메모리 어레이는 복수의 N-스택 선택기를 포함한다. 각각의 N-스택 선택기는 복수의 NMOS 스택을 포함한다. 각 NMOS 스택은 스테이지-1 NMOS 코어 디바이스를 포함한다. 각 스테이지-1 NMOS 코어 디바이스는 접지 레일에 결합된다. 각 NMOS 스택은 스테이지-1 NMOS 코어와 직렬로 있는 스테이지-N NMOS 코어 디바이스를 포함한다. 메모리 어레이는 복수의 워드 라인을 포함한다. 각 워드 라인은 대응 N-스택 선택기의 복수의 스테이지-1 NMOS 코어 디바이스를 구동하고 있다. 메모리 어레이는 저항성 요소의 매트릭스를 포함한다. 각 저항성 요소는 대응 N-스택 통과 게이트의 스테이지-N PMOS 디바이스와 대응 N-스택 선택기의 대응 NMOS 스택의 스테이지-N NMOS 디바이스 사이에 결합된다. 각각의 전압 공급부는 스테이지-1 PMOS 코어 디바이스, 스테이지-N PMOS 코어 디바이스, 스테이지-1 NMOS 코어 디바이스, 및 스테이지-N NMOS 코어 디바이스 각각에 대한 항복 전압보다 더 크다.

일부 실시예에서, 메모리 어레이는 N-스택 통과 게이트의 스테이지-N PMOS 디바이스에 결합된 복수의 비트 라인을 더 포함한다. 일부 실시예에서, 각각의 저항성 요소는 제1 상태에 있다. 일부 실시예에서, 제1 저항성 디바이스는 제1 스테이지-N NMOS 코어 디바이스와 제1 스테이지-N PMOS 코어 디바이스 사이에 결합된다. 일부 실시예에서, 제1 저항성 요소는, 제1 미리 결정된 한계 위의 제1 전압 레벨에서의 제1 비트로 제1 워드 라인이 대응 제1 스테이지-1 NMOS 코어 디바이스를 구동하는 것 및 제2 미리 결정된 한계 미만의 제2 전압에서의 제2 비트로 제1 인에이블 라인이 대응 제1 스테이지-1 PMOS 코어 디바이스를 구동하는 것에 응답해서 제2 상태로 변한다.

일부 실시예에서, 메모리 어레이는, 제1 워드 라인이 대응 스테이지-1 NMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 과구동 전압(V_od)인 제1 전압에서의 신호로 스테이지-N NMOS 코어 디바이스를 구동하는 ngate 바이어스 라인을 더 포함한다. 일부 실시예에서, 메모리 어레이는, 제1 인에이블 라인이 대응 스테이지-1 PMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 V_od인 제1 전압에서의 신호로 스테이지-N PMOS 코어 디바이스를 구동하는 pgate 바이어스 라인을 더 포함한다.

일부 실시예에서, 복수의 N-스택 통과 게이트 각각은 대응 스테이지-1 PMOS 코어 디바이스 및 대응 스테이지-N PMOS 코어 디바이스와 직렬로 있는 스테이지-2 PMOS 코어 디바이스를 포함한다. 일부 실시예에서, 복수의 NMOS 스택 각각은 대응 스테이지-1 NMOS 코어 디바이스 및 대응 스테이지-N NMOS 코어 디바이스와 직렬로 있는 스테이지-2 NMOS 코어 디바이스를 포함한다.

이 설명의 한 양상은 레벨 시프트 회로에 관한 것이다. 레벨 시프트 회로는 접지 레일에 결합된 제1 NMOS 차동 쌍, 제1 NMOS 차동 쌍을 구동하는 차동 입력, 제1 NMOS 차동 쌍과 직렬로 있는 제2 NMOS 차동 쌍, 및 전압 공급부에 결합된 제1 PMOS 차동 쌍을 포함한다. 제1 PMOS 차동 쌍은 교차 결합된다. 레벨 시프트 회로는 제1 PMOS 차동 쌍과 직렬로 있는 제2 PMOS 차동 쌍, 제2 NMOS 차동 쌍과 제2 PMOS 차동 쌍 사이에 결합된 제1 차동 출력, 및 제1 PMOS 차동 쌍과 제2 PMOS 차동 쌍 사이에 결합된 제2 차동 출력을 포함한다. 제1 NMOS 차동 쌍, 제2 NMOS 차동 쌍, 제1 PMOS 차동 쌍, 및 제2 PMOS 차동 쌍 각각은 한 쌍의 코어 디바이스를 포함하고, 전압 공급부는 각 코어 디바이스의 항복 전압보다 더 크다.

일부 실시예에서, 제1 상태에서, 차동 입력은 제1 차동 출력 및 제2 차동 출력 각각을 전압 공급부의 제1 레벨로 구동하도록 구성되고; 제2 상태에서, 차동 입력은, 제1 차동 출력을 접지 레일의 제2 레벨로 그리고 제2 차동 출력을 제1 레벨과 제2 레벨 사이의 중간 레벨로 구동하도록 구성된다. 일부 실시예에서, 이 전압 공급부는 제1 전압 공급부이다. 일부 실시예에서, 제2 차동 출력은 전압 공급부와 제2 전압 공급부 사이에 결합된 한 쌍의 버퍼를 구동한다.

일부 실시예에서, 레벨 시프트 회로는, 차동 입력이 제1 NMOS 차동 쌍을 구동하고 있는 제2 전압보다 큰 과구동 전압(V_od)인 제1 전압에서의 신호로 제2 NMOS 차동 쌍을 구동하는 ngate 바이어스 라인을 더 포함한다. 일부 실시예에서, 레벨 시프트 회로는, 제2 차동 출력이 제1 PMOS 차동 쌍을 구동하고 있는 제2 전압보다 작은 V_od인 제1 전압을 갖는 신호로 제2 PMOS 차동 쌍을 구동하는 pgate 바이어스 라인을 더 포함한다.

일부 실시예에서, 레벨 시프트 회로는 제1 NMOS 차동 쌍 및 제2 NMOS 차동 쌍과 직렬로 있는 제3 NMOS 차동 쌍을 더 포함한다. 일부 실시예에서, 레벨 시프트 회로는 제1 PMOS 차동 쌍 및 제2 PMOS 차동 쌍과 직렬로 있는 제3 PMOS 차동 쌍을 더 포함한다.

이 설명의 한 양상은 바이어스 회로에 관한 것이다. 바이어스 회로는 직렬로 결합된 하나 이상의 저항기 래더 셀을 포함한다. 각각의 저항기 래더 셀은 제1 다이오드 접속 코어 디바이스, 제1 다이오드 접속 코어 디바이스와 직렬로 있는 제2 다이오드 접속 코어 디바이스, 제1 다이오드 접속 코어 디바이스 및 제2 다이오드 접속 코어 디바이스와 직렬로 있는 저항성 요소를 포함한다. 바이어스 회로는 하나 이상의 소스 팔로워를 포함한다. 각 소스 팔로워는 대응 제2 다이오드 접속 코어 디바이스에 의해 구동된다. 바이어스 회로는 하나 이상의 테일 전류 요소를 포함한다. 각 테일 전류 요소는 대응 소스 팔로워와 직렬로 있다. 바이어스 회로는 하나 이상의 출력 바이어스 라인을 포함한다. 각 출력 바이어스 라인은 대응 소스 팔로워와 대응 테일 전류 요소 사이에 결합된다. 제1 저항기 래더 셀은 전압 공급부에 결합된다. 전압 공급부는 하나 이상의 제1 다이오드 접속 코어 디바이스, 하나 이상의 제2 다이오드 접속 코어 디바이스, 및 하나 이상의 소스 팔로워 각각에 대한 항복 전압보다 크다.

일부 실시예에서, 하나 이상의 저항기 래더 셀은 N개의 저항기 래더 셀을 포함한다. 일부 실시예에서, 제1 저항기 래더 셀의 출력 바이어스 라인은 전압 공급부의 제1 레벨의 (N-1)/N의 전압 레벨을 갖는 바이어스 전압을 출력한다. 일부 실시예에서, 제1 다이오드 접속 코어 디바이스의 각각은 다이오드 접속 NMOS 코어 디바이스이다. 일부 실시예에서, 제1 다이오드 접속 코어 디바이스의 각각은 다이오드 접속 PMOS 코어 디바이스이다.

일부 실시예에서, 각각의 테일 전류 요소는 다이오드 접속 PMOS 코어 디바이스에 의해 구동되는 PMOS 코어 디바이스를 포함한다. 일부 실시예에서, 각각의 테일 전류 요소는 스위치와 직렬로 있는 고정 부분 및 조정 가능 부분을 포함한다. 일부 실시예에서, 각각의 저항기 래더 셀은 제1 다이오드 접속 코어 디바이스 및 제2 다이오드 접속 코어 디바이스와 직렬로 있는 제3 다이오드 접속 코어 디바이스를 더 포함한다.

전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

[실시형태 1]

메모리 어레이에 있어서,

복수의 N-스택 통과 게이트 - 각 N-스택 통과 게이트는 스테이지-1 PMOS 코어 디바이스 및 상기 스테이지-1 PMOS 코어 디바이스와 직렬로 있는 스테이지-N PMOS 코어 디바이스를 포함하고, 각각의 스테이지-1 PMOS는 전압 공급부에 결합됨 -;

복수의 인에이블 라인(enable lines) - 각각의 인에이블 라인은 대응 스테이지-1 PMOS 코어 디바이스를 구동함 -;

복수의 N-스택 선택기 - 각각의 N-스택 선택기는 복수의 NMOS 스택을 포함하고, 각각의 NMOS 스택은,

접지 레일에 각각 결합된 스테이지-1 NMOS 코어 디바이스; 및

상기 스테이지-1 NMOS 코어 디바이스와 직렬로 있는 스테이지-N NMOS 코어 디바이스

를 포함함 -;

복수의 워드 라인 - 각각의 워드 라인은 대응 N-스택 선택기의 상기 복수의 스테이지-1 NMOS 코어 디바이스를 구동함 -; 및

저항성 요소의 매트릭스(matrix) - 각각의 저항성 요소는 대응 N-스택 통과 게이트의 스테이지-N PMOS 디바이스와 대응 N-스택 선택기의 대응 NMOS 스택의 스테이지-N NMOS 디바이스 사이에 결합됨 -;

를 포함하고,

각각의 전압 공급부는 상기 스테이지-1 PMOS 코어 디바이스, 상기 스테이지-N PMOS 코어 디바이스, 상기 스테이지-1 NMOS 코어 디바이스, 및 상기 스테이지-N NMOS 코어 디바이스 각각에 대한 항복 전압보다 더 큰 것인, 메모리 어레이.

[실시형태 2]

실시형태 1에 있어서,

대응 N-스택 통과 게이트의 스테이지-N PMOS 디바이스에 결합된 복수의 비트 라인을 더 포함하는, 메모리 어레이.

[실시형태 3]

실시형태 1에 있어서,

각각의 저항성 요소는 제1 상태에 있고, 제1 저항성 요소는 제1 스테이지-N NMOS 코어 디바이스와 제1 스테이지-N PMOS 코어 디바이스 사이에 결합되며, 상기 제1 저항성 요소는,

제1 워드 라인이 제1 미리 결정된 한계 위의 제1 전압 레벨에서의 제1 비트로 대응 제1 스테이지-1 NMOS 코어 디바이스를 구동하는 것; 및

제1 인에이블 라인이 제2 미리 결정된 한계 미만의 제2 전압 레벨에서의 제2 비트로 대응 제1 스테이지-1 PMOS 코어 디바이스를 구동하는 것

에 응답해서 제2 상태로 변하는 것인, 메모리 어레이.

[실시형태 4]

실시형태 1에 있어서,

제1 워드 라인이 상기 대응 스테이지-1 NMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 과구동 전압(V_od)인 제1 전압으로 상기 스테이지-N NMOS 코어 디바이스를 구동하는 ngate 바이어스 라인; 및

제1 인에이블 라인이 상기 대응 스테이지-1 PMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 V_od인 제1 전압으로 상기 스테이지-N PMOS 코어 디바이스를 구동하는 pgate 바이어스 라인

을 더 포함하는, 메모리 어레이.

[실시형태 5]

실시형태 1에 있어서,

상기 복수의 N-스택 통과 게이트 각각은 상기 대응 스테이지-1 PMOS 코어 디바이스 및 상기 대응 스테이지-N PMOS 코어 디바이스와 직렬로 있는 스테이지-2 PMOS 코어 디바이스를 포함하는 것인, 메모리 어레이.

[실시형태 6]

실시형태 1에 있어서,

상기 복수의 NMOS 스택 각각은 상기 대응 스테이지-1 NMOS 코어 디바이스 및 상기 대응 스테이지-N NMOS 코어 디바이스와 직렬로 있는 스테이지-2 NMOS 코어 디바이스를 포함하는 것인, 메모리 어레이.

[실시형태 7]

레벨 시프트 회로에 있어서,

접지 레일에 결합된 제1 NMOS 차동 쌍;

상기 제1 NMOS 차동 쌍을 구동하는 차동 입력;

상기 제1 NMOS 차동 쌍과 직렬로 있는 제2 NMOS 차동 쌍;

전압 공급부에 결합된 제1 PMOS 차동 쌍 - 상기 제1 PMOS 차동 쌍은 교차 결합됨 -;

상기 제1 PMOS 차동 쌍과 직렬로 있는 제2 PMOS 차동 쌍;

상기 제2 NMOS 차동 쌍과 상기 제2 PMOS 차동 쌍 사이에 결합된 제1 차동 출력;

상기 제1 PMOS 차동 쌍과 상기 제2 PMOS 차동 쌍 사이에 결합된 제2 차동 출력

을 포함하고,

상기 제1 NMOS 차동 쌍, 상기 제2 NMOS 차동 쌍, 상기 제1 PMOS 차동 쌍, 및 상기 제2 PMOS 차동 쌍 각각은 한 쌍의 코어 디바이스를 포함하고, 상기 전압 공급부는 각 코어 디바이스의 항복 전압보다 더 큰 것인, 레벨 시프트 회로.

[실시형태 8]

실시형태 7에 있어서,

제1 상태에서, 상기 차동 입력은 상기 제1 차동 출력 및 상기 제2 차동 출력 각각을 상기 전압 공급부의 제1 레벨로 구동하도록 구성되고;

제2 상태에서, 상기 차동 입력은,

상기 제1 차동 출력을 상기 접지 레일의 제2 레벨로 구동하고;

상기 제2 차동 출력을 상기 제1 레벨과 상기 제2 레벨 사이의 중간 레벨로 구동하도록

구성되는 것인, 레벨 시프트 회로.

[실시형태 9]

실시형태 7에 있어서,

상기 전압 공급부는 제1 전압 공급부이고, 상기 제2 차동 출력은 상기 전압 공급부와 제2 전압 공급부 사이에 결합된 한 쌍의 버퍼를 구동하는 것인, 레벨 시프트 회로.

[실시형태 10]

실시형태 7에 있어서,

상기 차동 입력이 상기 제1 NMOS 차동 쌍을 구동하고 있는 제2 전압보다 큰 과구동 전압(V_od)인 제1 전압으로 상기 제2 NMOS 차동 쌍을 구동하는 ngate 바이어스 라인을 더 포함하는, 레벨 시프트 회로.

[실시형태 11]

실시형태 7에 있어서,

상기 제2 차동 출력이 상기 제1 PMOS 차동 쌍을 구동하고 있는 제2 전압보다 작은 V_od인 제1 전압으로 상기 제2 PMOS 차동 쌍을 구동하는 pgate 바이어스 라인을 더 포함하는, 레벨 시프트 회로.

[실시형태 12]

실시형태 7에 있어서,

상기 제1 NMOS 차동 쌍 및 상기 제2 NMOS 차동 쌍과 직렬로 있는 제3 NMOS 차동 쌍을 더 포함하는, 레벨 시프트 회로.

[실시형태 13]

실시형태 7에 있어서,

상기 제1 PMOS 차동 쌍 및 상기 제2 PMOS 차동 쌍과 직렬로 있는 제3 PMOS 차동 쌍을 더 포함하는, 레벨 시프트 회로.

[실시형태 14]

바이어스 회로에 있어서,

직렬로 결합된 하나 이상의 저항기 래더 셀(resistor ladder cells) - 각각의 저항기 래더 셀은,

제1 다이오드 접속 코어 디바이스(diode connected core device);

상기 제1 다이오드 접속 코어 디바이스와 직렬로 있는 제2 다이오드 접속 코어 디바이스;

상기 제1 다이오드 접속 코어 디바이스 및 상기 제2 다이오드 접속 코어 디바이스와 직렬로 있는 저항성 요소

를 포함함 -;

하나 이상의 소스 팔로워(source followers) - 각각의 소스 팔로워는 대응 제2 다이오드 접속 코어 디바이스에 의해 구동됨 -;

하나 이상의 테일(tail) 전류 요소 - 각각의 테일 전류 요소는 대응 소스 팔로워와 직렬로 있음 -; 및

하나 이상의 출력 바이어스 라인 - 각각의 출력 바이어스 라인은 상기 대응 소스 팔로워와 대응 테일 전류 요소 사이에 결합됨 -

을 포함하고,

제1 저항기 래더 셀은 전압 공급부에 결합되고, 상기 전압 공급부는 상기 하나 이상의 제1 다이오드 접속 코어 디바이스, 상기 하나 이상의 제2 다이오드 접속 코어 디바이스, 및 상기 하나 이상의 소스 팔로워 각각에 대한 항복 전압보다 큰 것인, 바이어스 회로.

[실시형태 15]

실시형태 14에 있어서,

상기 하나 이상의 저항기 래더 셀은 N개의 저항기 래더 셀을 포함하고, 상기 제1 저항기 래더 셀의 출력 바이어스 라인은 상기 전압 공급부의 제1 레벨의 (N-1)/N의 전압 레벨을 갖는 바이어스 전압을 출력하는 것인, 바이어스 회로.

[실시형태 16]

실시형태 14에 있어서,

상기 제1 다이오드 접속 코어 디바이스 각각은 다이오드 접속 NMOS 코어 디바이스인 것인, 바이어스 회로.

[실시형태 17]

실시형태 14에 있어서,

상기 제1 다이오드 접속 코어 디바이스 각각은 다이오드 접속 PMOS 코어 디바이스인 것인, 바이어스 회로.

[실시형태 18]

실시형태 17에 있어서,

상기 테일 전류 요소 각각은 상기 다이오드 접속 PMOS 코어 디바이스에 의해 구동되는 PMOS 코어 디바이스를 포함하는 것인, 바이어스 회로.

[실시형태 19]

실시형태 17에 있어서,

상기 테일 전류 요소 각각은 스위치와 직렬로 있는 고정 부분 및 조정 가능 부분을 포함하는 것인, 바이어스 회로.

[실시형태 20]

실시형태 14에 있어서,

각각의 저항기 래더 셀은 상기 제1 다이오드 접속 코어 디바이스 및 상기 제2 다이오드 접속 코어 디바이스와 직렬로 있는 제3 다이오드 접속 코어 디바이스를 더 포함하는 것인, 바이어스 회로.

Claims (10)

1. 메모리 어레이에 있어서,
   복수의 N-스택 통과 게이트 - 각 N-스택 통과 게이트는 스테이지-1 PMOS 코어 디바이스 및 상기 스테이지-1 PMOS 코어 디바이스와 직렬로 있는 스테이지-N PMOS 코어 디바이스를 포함하고, 각각의 스테이지-1 PMOS는 전압 공급부에 결합됨 -;
   복수의 인에이블 라인(enable lines) - 각각의 인에이블 라인은 대응 스테이지-1 PMOS 코어 디바이스를 구동함 -;
   복수의 N-스택 선택기 - 각각의 N-스택 선택기는 복수의 NMOS 스택을 포함하고, 각각의 NMOS 스택은,
   접지 레일에 각각 결합된 스테이지-1 NMOS 코어 디바이스; 및
   상기 스테이지-1 NMOS 코어 디바이스와 직렬로 있는 스테이지-N NMOS 코어 디바이스
   를 포함함 -;
   복수의 워드 라인 - 각각의 워드 라인은 대응 N-스택 선택기의 상기 복수의 스테이지-1 NMOS 코어 디바이스를 구동함 -; 및
   저항성 요소의 매트릭스(matrix) - 각각의 저항성 요소는 대응 N-스택 통과 게이트의 스테이지-N PMOS 디바이스와 대응 N-스택 선택기의 대응 NMOS 스택의 스테이지-N NMOS 디바이스 사이에 결합됨 -;
   를 포함하고,
   각각의 전압 공급부는 상기 스테이지-1 PMOS 코어 디바이스, 상기 스테이지-N PMOS 코어 디바이스, 상기 스테이지-1 NMOS 코어 디바이스, 및 상기 스테이지-N NMOS 코어 디바이스 각각에 대한 항복 전압보다 더 큰 것인, 메모리 어레이.
2. 제1항에 있어서,
   대응 N-스택 통과 게이트의 스테이지-N PMOS 디바이스에 결합된 복수의 비트 라인을 더 포함하는, 메모리 어레이.
3. 제1항에 있어서,
   각각의 저항성 요소는 제1 상태에 있고, 제1 저항성 요소는 제1 스테이지-N NMOS 코어 디바이스와 제1 스테이지-N PMOS 코어 디바이스 사이에 결합되며, 상기 제1 저항성 요소는,
   제1 워드 라인이 제1 미리 결정된 한계 위의 제1 전압 레벨에서의 제1 비트로 대응 제1 스테이지-1 NMOS 코어 디바이스를 구동하는 것; 및
   제1 인에이블 라인이 제2 미리 결정된 한계 미만의 제2 전압 레벨에서의 제2 비트로 대응 제1 스테이지-1 PMOS 코어 디바이스를 구동하는 것
   에 응답해서 제2 상태로 변하는 것인, 메모리 어레이.
4. 제1항에 있어서,
   제1 워드 라인이 상기 대응 스테이지-1 NMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 과구동 전압(V_od)인 제1 전압으로 상기 스테이지-N NMOS 코어 디바이스를 구동하는 ngate 바이어스 라인; 및
   제1 인에이블 라인이 상기 대응 스테이지-1 PMOS 코어 디바이스를 구동하고 있는 제2 전압보다 더 큰 V_od인 제1 전압으로 상기 스테이지-N PMOS 코어 디바이스를 구동하는 pgate 바이어스 라인
   을 더 포함하는, 메모리 어레이.
5. 제1항에 있어서,
   상기 복수의 N-스택 통과 게이트 각각은 상기 대응 스테이지-1 PMOS 코어 디바이스 및 상기 대응 스테이지-N PMOS 코어 디바이스와 직렬로 있는 스테이지-2 PMOS 코어 디바이스를 포함하는 것인, 메모리 어레이.
6. 제1항에 있어서,
   상기 복수의 NMOS 스택 각각은 상기 대응 스테이지-1 NMOS 코어 디바이스 및 상기 대응 스테이지-N NMOS 코어 디바이스와 직렬로 있는 스테이지-2 NMOS 코어 디바이스를 포함하는 것인, 메모리 어레이.
7. 레벨 시프트 회로에 있어서,
   접지 레일에 결합된 제1 NMOS 차동 쌍;
   상기 제1 NMOS 차동 쌍을 구동하는 차동 입력;
   상기 제1 NMOS 차동 쌍과 직렬로 있는 제2 NMOS 차동 쌍;
   전압 공급부에 결합된 제1 PMOS 차동 쌍 - 상기 제1 PMOS 차동 쌍은 교차 결합됨 -;
   상기 제1 PMOS 차동 쌍과 직렬로 있는 제2 PMOS 차동 쌍;
   상기 제2 NMOS 차동 쌍과 상기 제2 PMOS 차동 쌍 사이에 결합된 제1 차동 출력;
   상기 제1 PMOS 차동 쌍과 상기 제2 PMOS 차동 쌍 사이에 결합된 제2 차동 출력
   을 포함하고,
   상기 제1 NMOS 차동 쌍, 상기 제2 NMOS 차동 쌍, 상기 제1 PMOS 차동 쌍, 및 상기 제2 PMOS 차동 쌍 각각은 한 쌍의 코어 디바이스를 포함하고, 상기 전압 공급부는 각 코어 디바이스의 항복 전압보다 더 큰 것인, 레벨 시프트 회로.
8. 제7항에 있어서,
   제1 상태에서, 상기 차동 입력은 상기 제1 차동 출력 및 상기 제2 차동 출력 각각을 상기 전압 공급부의 제1 레벨로 구동하도록 구성되고;
   제2 상태에서, 상기 차동 입력은,
   상기 제1 차동 출력을 상기 접지 레일의 제2 레벨로 구동하고;
   상기 제2 차동 출력을 상기 제1 레벨과 상기 제2 레벨 사이의 중간 레벨로 구동하도록
   구성되는 것인, 레벨 시프트 회로.
9. 제7항에 있어서,
   상기 전압 공급부는 제1 전압 공급부이고, 상기 제2 차동 출력은 상기 전압 공급부와 제2 전압 공급부 사이에 결합된 한 쌍의 버퍼를 구동하는 것인, 레벨 시프트 회로.
10. 바이어스 회로에 있어서,
    직렬로 결합된 하나 이상의 저항기 래더 셀(resistor ladder cells) - 각각의 저항기 래더 셀은,
    제1 다이오드 접속 코어 디바이스(diode connected core device);
    상기 제1 다이오드 접속 코어 디바이스와 직렬로 있는 제2 다이오드 접속 코어 디바이스;
    상기 제1 다이오드 접속 코어 디바이스 및 상기 제2 다이오드 접속 코어 디바이스와 직렬로 있는 저항성 요소
    를 포함함 -;
    하나 이상의 소스 팔로워(source followers) - 각각의 소스 팔로워는 대응 제2 다이오드 접속 코어 디바이스에 의해 구동됨 -;
    하나 이상의 테일(tail) 전류 요소 - 각각의 테일 전류 요소는 대응 소스 팔로워와 직렬로 있음 -; 및
    하나 이상의 출력 바이어스 라인 - 각각의 출력 바이어스 라인은 상기 대응 소스 팔로워와 대응 테일 전류 요소 사이에 결합됨 -
    을 포함하고,
    제1 저항기 래더 셀은 전압 공급부에 결합되고, 상기 전압 공급부는 상기 하나 이상의 제1 다이오드 접속 코어 디바이스, 상기 하나 이상의 제2 다이오드 접속 코어 디바이스, 및 상기 하나 이상의 소스 팔로워 각각에 대한 항복 전압보다 큰 것인, 바이어스 회로.

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