KR20230029514A - 패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩 - Google Patents

패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩 Download PDF

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나오타카 오시마
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가부시기가이샤 디스코
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Abstract

(과제) 절입 깊이의 정밀도를 완화할 수 있는 패키지 기판을 제공한다.
(해결 수단) 패키지 기판은, 분할 예정 라인을 따른 격자상의 제 1 프레임부 및 제 1 프레임부로부터 연장하는 복수의 제 1 전극부를 갖는 금속제 리드 프레임과, 분할 예정 라인을 따른 격자상의 제 2 프레임부 및 제 2 프레임부로부터 연장하는 복수의 제 2 전극부를 갖고 리드 프레임의 디바이스 칩이 배치 형성되는 측에 겹쳐지는 접속 프레임과, 디바이스 칩 및 접속 프레임을 덮는 몰드 수지 (12), 를 포함한다. 제 2 전극부의 선단은, 볼록 형상으로 형성되어 있어 제 1 전극부에 접속하고, 접속 프레임은, 제 1 전극부가 제 1 프레임부로부터 절단되어 형성되는 제 1 전극부의 절단면에 전계 도금 처리를 실시할 때에 전극을 이룬다.

Description

패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩{PACKAGE SUBSTRATE, PROCESSING METHOD OF PACKAGE SUBSTRATE AND PACKAGE CHIP}
본 발명은 패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩에 관한 것이다.
반도체 디바이스 칩이 금속 프레임체 (리드 프레임) 에 탑재되고, 몰드 수지로 봉지 (封止) 된 패키지 기판 (QFN 패키지 기판) 이 사용되고 있다. QFN 패키지 기판의 표면에는, 일반적으로 구리 (Cu) 로 형성된 복수의 전극이, 분할 예정 라인 (스트리트) 을 따라 노출되도록 형성되어 있다. 복수의 전극 각각은, QFN 패키지 기판의 내부에 있어서 와이어 등을 개재하여 각각 디바이스 칩에 접속되어 있다.
분할 예정 라인을 따라 복수의 전극을 절삭 블레이드로 분할하고, QFN 패키지 기판을 절단함으로써, QFN 패키지 칩이 형성된다 (예를 들어, 특허문헌 1 참조). 이와 같이 형성된 QFN 패키지 칩의 측부에는, 구리제 전극이 노출된다.
일본 공개특허공보 2018-206995호
구리제 전극은, 산화하기 쉽고, 또, 일단 산화하면 땜납 젖음 특성이 저하된다. 땜납 젖음 특성이 저하되면, QFN 패키지 칩의 전극은, 땜납을 개재하여 프린트 기판 등의 배선 기판에 고정되기 어려워진다.
그래서, 땜납 젖음 특성의 저하를 방지하기 위해서, 구리제 전극 중 적어도 QFN 패키지 칩의 측부에 노출되는 부분에 도금 처리가 실시된 소위 웨터블 플랭크 (wettable flank) 가 알려져 있다. 도금 처리를 실시함으로써, 구리제 전극과 배선 기판의 땜납 접합 부분의 기계적 강도가 강화된다. 이 경우, 전극을 절삭 블레이드로 하프 컷 하여 전극에 측면을 형성, 그 후, 전극의 표면 및 측면에 도금 처리를 한 후, 얇은 블레이드로 절삭 홈의 중앙을 절삭하여 개개의 패키지 칩으로 분할한다.
그러나, 전극을 소정의 깊이로 하프 컷 하는 경우, 패키지 기판은 두께 편차나 휨이 있기 때문에, 고정밀도의 절입 깊이의 홈을 형성하는 것은 어렵고, 금속을 하프 컷 하면 절삭 블레이드의 눈막힘이나 전극 (금속) 의 버가 발생하기 쉽다는 많은 과제가 있었다.
따라서, 본 발명의 목적은, 절입 깊이의 정밀도를 완화할 수 있는 패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩을 제공하는 것이다.
본 발명의 일 측면에 의하면, 프레임에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 기판으로서, 그 디바이스 칩이 배치되는 지지부를 구획하는 분할 예정 라인을 따른 격자상의 제 1 프레임부 및 그 제 1 프레임부로부터 양측으로 연장하는 복수의 제 1 전극부를 갖는 금속제 리드 프레임과, 그 분할 예정 라인을 따른 격자상의 제 2 프레임부 및 그 제 2 프레임부로부터 양측을 향하여 연장하는 복수의 제 2 전극부를 갖고 그 리드 프레임의 그 디바이스 칩이 배치 형성되는 측에 겹쳐지는 접속 프레임과, 그 리드 프레임의 그 제 1 전극부와 전기적으로 접속되어 배치 형성된 그 디바이스 칩 및 그 접속 프레임을 덮는 그 몰드 수지, 를 포함하고, 그 제 2 전극부의 선단은, 볼록 형상으로 형성되어 있어 그 리드 프레임의 그 제 1 전극부에 접속하고, 그 접속 프레임은, 그 제 1 전극부가 그 제 1 프레임부로부터 절단되어 형성되는 그 제 1 전극부의 단면 (斷面) 에 전계 도금 처리를 실시할 때에 전극을 이루는 패키지 기판이 제공된다.
본 발명의 다른 일 측면에 의하면, 프레임에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 기판의 가공 방법으로서, 그 패키지 기판은, 그 디바이스 칩이 배치되는 지지부를 구획하는 분할 예정 라인을 따른 격자상의 제 1 프레임부 및 그 제 1 프레임부로부터 양측으로 연장하는 복수의 제 1 전극부를 갖는 금속제 리드 프레임과, 그 분할 예정 라인을 따른 격자상의 제 2 프레임부 및 그 제 2 프레임부로부터 양측을 향하여 연장하는 복수의 제 2 전극부를 갖고 그 리드 프레임의 그 디바이스 칩이 배치 형성되는 측에 겹쳐지는 접속 프레임과, 그 리드 프레임의 그 제 1 전극부와 전기적으로 접속되어 배치 형성된 그 디바이스 칩 및 그 접속 프레임을 덮는 그 몰드 수지, 를 포함하고, 그 패키지 기판의 가공 방법은, 그 패키지 기판의 그 리드 프레임이 노출되는 표면측의 그 분할 예정 라인을 따라 제 1 절삭 블레이드를 그 리드 프레임의 그 제 1 프레임부에 절입시키고, 그 몰드 수지에 덮인 그 접속 프레임에는 이르지 않는 깊이의 절삭 홈을 형성하고, 그 제 1 프레임부를 절삭함으로써 절단되는 그 제 1 전극부의 절단면을 그 절삭 홈에 노출시키는 절삭 홈 형성 스텝과, 그 절삭 홈 형성 스텝 실시 후, 절단된 그 제 1 전극부에 그 접속 프레임을 개재하여 전압을 인가하고, 그 제 1 전극부의 노출된 면을 전계 도금에 의해 도금층으로 피복하는 도금 처리 스텝과, 그 도금 처리 스텝 실시 후, 그 제 1 절삭 블레이드보다 얇은 제 2 절삭 블레이드로 그 절삭 홈의 중앙을 절삭하고, 그 접속 프레임과 그 몰드 수지를 절단하여 개개의 패키지 칩으로 분할하는 분할 스텝과, 그 패키지 칩의 그 표면측을 탑재처의 배선 기판에 대면시켜 배치하고, 그 패키지 칩의 도금 처리한 그 제 1 전극부와 그 배선 기판의 전극을 땜납으로 접속하는 땜납 고정 스텝, 을 포함하는 패키지 기판의 가공 방법이 제공된다.
본 발명의 또 다른 일 측면에 의하면, 금속제 리드 프레임의 지지부에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 칩으로서, 그 지지부가 노출된 그 패키지 칩의 표면과 그 패키지 칩의 측면은, 소정의 높이와 폭의 단차부에 의해 접속되고, 그 디바이스 칩과 전기적으로 접속된 그 리드 프레임의 제 1 전극부가 그 표면과 그 단차부의 그 표면으로 이어지는 면에 노출되고, 그 단차부로부터 그 패키지 칩의 이면으로 이어지는 측면에는, 그 제 1 전극부와 단부 (端部) 가 접속된 접속 프레임의 제 2 전극부의 단면이 노출되고, 그 제 1 전극부에는 도금층이 피복되고, 그 접속 프레임의 제 2 전극부에는 도금층이 피복되어 있지 않은 패키지 칩이 제공된다.
본 발명의 각 측면에 의하면, 절입 깊이의 정밀도를 완화할 수 있다는 효과를 발휘한다.
도 1 은, 제 1 실시형태에 관련된 패키지 기판을 모식적으로 나타내는 평면도이다.
도 2 는, 도 1 에 나타낸 패키지 기판의 측면도이다.
도 3 은, 도 1 에 나타낸 패키지 기판의 이면측의 평면도이다.
도 4 는, 도 1 에 나타낸 패키지 기판이 분할됨으로써 얻어지는 패키지 칩을 모식적으로 나타내는 사시도이다.
도 5 는, 도 1 에 나타낸 패키지 기판의 프레임을 구성하는 리드 프레임의 주요부를 나타내는 평면도이다.
도 6 은, 도 1 에 나타낸 패키지 기판의 프레임을 구성하는 접속 프레임의 주요부를 나타내는 평면도이다.
도 7 은, 도 1 에 나타낸 패키지 기판의 프레임의 주요부를 나타내는 평면도이다.
도 8 은, 도 7 중의 VIII-VIII 선을 따른 단면도이다.
도 9 는, 도 8 에 나타낸 프레임에 디바이스 칩이 탑재된 상태를 나타내는 단면도이다.
도 10 은, 도 9 에 나타낸 디바이스 칩이 몰드 수지로 피복된 상태를 나타내는 단면도이다.
도 11 은, 제 1 실시형태에 관련된 패키지 기판의 가공 방법의 흐름을 나타내는 플로 차트이다.
도 12 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 절삭 홈 형성 스텝을 모식적으로 나타내는 단면도이다.
도 13 은, 도 11 에 나타낸 패키지 기판의 가공 방법의 도금 처리 스텝 후의 패키지 기판을 모식적으로 나타내는 단면도이다.
도 14 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 분할 스텝을 모식적으로 나타내는 단면도이다.
도 15 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 땜납 고정 스텝을 모식적으로 나타내는 단면도이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시형태에 대해서 상세하게 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합하는 것이 가능하다. 또, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지 생략, 치환 또는 변경을 실시할 수 있다.
〔제 1 실시형태〕
본 발명의 제 1 실시형태에 관련된 패키지 기판, 패키지 기판의 가공 방법 및 패키지 칩을 도면에 기초하여 설명한다. 도 1 은, 제 1 실시형태에 관련된 패키지 기판을 모식적으로 나타내는 평면도이다. 도 2 는, 도 1 에 나타낸 패키지 기판의 측면도이다. 도 3 은, 도 1 에 나타낸 패키지 기판의 이면측의 평면도이다. 도 4 는, 도 1 에 나타낸 패키지 기판이 분할됨으로써 얻어지는 패키지 칩을 모식적으로 나타내는 사시도이다. 도 5 는, 도 1 에 나타낸 패키지 기판의 프레임을 구성하는 리드 프레임의 주요부를 나타내는 평면도이다. 도 6 은, 도 1 에 나타낸 패키지 기판의 프레임을 구성하는 접속 프레임의 주요부를 나타내는 평면도이다. 도 7 은, 도 1 에 나타낸 패키지 기판의 프레임의 주요부를 나타내는 평면도이다. 도 8 은, 도 7 중의 VIII-VIII 선을 따른 단면도이다. 도 9 는, 도 8 에 나타낸 프레임에 디바이스 칩이 탑재된 상태를 나타내는 단면도이다. 도 10 은, 도 9 에 나타낸 디바이스 칩이 몰드 수지로 피복된 상태를 나타내는 단면도이다.
(패키지 기판)
제 1 실시형태에 관련된 도 1, 도 2 및 도 3 에 나타내는 패키지 기판 (1) 은, 절삭 가공 등이 실시되어, 도 4 에 나타내는 개개의 패키지 칩 (2) 으로 분할된다. 패키지 기판 (1) 은, 금속제 프레임 (3) 에 탑재된 디바이스 칩 (8) 이 몰드 수지 (12) 로 피복된 소위 QFN (Quad Flat Non-leaded Package) 패키지 기판이다.
제 1 실시형태에 관련된 패키지 기판 (1) 은, 도 1 에 나타내는 바와 같이, 평면 형상이 직사각형인 평판상으로 형성되어 있다. 패키지 기판 (1) 은, 직사각형 평판상의 프레임 (3) 을 구비하고, 프레임 (3) 에 디바이스 영역 (4) 과, 디바이스 영역 (4) 을 둘러싸는 외주 잉여 영역 (5) 을 갖고 있다. 프레임 (3) 은, 구리를 포함하는 금속 (즉, 구리 합금) 등의 금속으로 이루어진다.
디바이스 영역 (4) 에는, 서로 교차하는 복수의 분할 예정 라인 (6) 이 설정되어 있다. 서로 교차하는 복수의 분할 예정 라인 (6) 중 일방의 분할 예정 라인 (6) 은, 프레임 (3) 의 긴쪽 방향과 평행한 방향으로 신장하고, 타방의 분할 예정 라인 (6) 은, 프레임 (3) 의 긴쪽 방향에 대하여 직교하고 또한 프레임 (3) 의 폭 방향과 평행한 방향으로 신장한다. 이들 서로 교차하는 복수의 분할 예정 라인 (6) 으로 구획된 지지부 (7) 에 디바이스 칩 (8) 이 배치 형성되어 있다. 분할 예정 라인 (6) 은, 프레임 (3) 을 관통하도록 설정되어 있다. 지지부 (7) 는, 프레임 (3) 의 일부분에 의해 구성되고, 표면 (9) 과는 반대측의 이면 (10) (도 3 등에 나타낸다) 측에 디바이스 칩 (8) 이 배치 형성되어 있다. 또한, 프레임 (3) 의 표면 (9) 은, 패키지 기판 (1) 및 패키지 칩 (2) 의 표면 (9) 이기도 하다. 각 분할 예정 라인 (6) 에는, 패키지 칩 (2) 을 배선 기판 등에 접속하기 위한 전극 (11) 이 형성되어 있다.
전극 (11) 은, 프레임 (3) 의 일부분에 의해 구성되며, 제 1 실시형태에서는, 각각, 분할 예정 라인 (6) 의 폭 방향의 중앙에 형성되어 있음과 함께, 각 분할 예정 라인 (6) 과 직교하는 방향으로 직선상으로 형성되어 있다. 전극 (11) 은, 도 9 에 나타내는 와이어 (18) 등에 의해 디바이스 칩 (8) 과 접속되어 있다.
제 1 실시형태에서는, 디바이스 영역 (4) 은, 프레임 (3) 의 긴쪽 방향으로 간격을 띄우고 복수 (제 1 실시형태에서는, 3 개) 배치 형성되어 있다. 외주 잉여 영역 (5) 은, 디바이스 칩 (8) 이 배치 형성되어 있지 않은 영역으로서, 프레임 (3) 에 의해 구성되고, 각 디바이스 영역 (4) 의 전체 둘레를 위요 (圍繞) 하고 있음과 함께, 서로 이웃하는 디바이스 영역 (4) 끼리를 연결하고 있다.
또, 패키지 기판 (1) 은, 도 2 및 도 3 에 나타내는 바와 같이, 각 디바이스 영역 (4) 의 이면 (10) 측을 봉지 (피복) 한 몰드 수지 (12) 를 구비한다. 몰드 수지 (12) 는, 열가소성 수지에 의해 구성되고, 프레임 (3) 의 지지부 (7) 의 이면 (10) 에 배치 형성된 디바이스 칩 (8) 및 와이어 (18) 를 봉지 (피복) 하고 있음과 함께, 분할 예정 라인 (6) 내에 충전되어 있다. 몰드 수지 (12) 는, 프레임 (3) 의 이면 (10) 측에서는, 각 디바이스 영역 (4) 전체를 봉지 (피복) 하고 있다. 몰드 수지 (12) 는, 프레임 (3) 의 표면 (9) 측에서는, 디바이스 칩 (8) 이 배치 형성된 지지부 (7) 와, 전극 (11) 을 노출시킨 상태에서 분할 예정 라인 (6) 내를 봉지하고 있다.
패키지 기판 (1) 은, 각 디바이스 영역 (4) 의 각 분할 예정 라인 (6) 의 폭 방향의 중앙이 절단되어, 도 4 에 나타내는 개개의 패키지 칩 (2) 으로 분할된다. 이와 같이, 제 1 실시형태에 관련된 패키지 기판 (1) 은, 분할 예정 라인 (6) 에 금속으로 이루어지는 전극 (11) 이 배치된 QFN 패키지 기판이다. 단, 이것에 한정되지 않고, 패키지 기판 (1) 은, CSP (Chip Scale Packaging) 기판 등이어도 된다. 또, 제 1 실시형태에서는, 패키지 기판 (1) 으로부터 분할되는 패키지 칩 (2) 은, 각 변의 길이가 1 ㎜ × 1 ㎜ 정도의 크기로, 칩 사이즈가 작은 소(小) 칩이다.
또, 제 1 실시형태에서는, 패키지 기판 (1) 은, 도 1 에 나타내는 바와 같이, 프레임 (3) 의 표면 (9) 의 분할 예정 라인 (6) 의 양단부에 절삭 가공 시의 분할 예정 라인 (6) 의 절삭 위치를 나타내는 얼라인먼트용 마크 (13) 가 형성되어 있다. 제 1 실시형태에서는, 얼라인먼트용 마크 (13) 는, 각 분할 예정 라인 (6) 의 폭 방향의 중앙의 위치로서, 각 분할 예정 라인 (6) 의 길이 방향을 따른 양단부의 위치에 배치되어 있다.
패키지 기판 (1) 이 분할됨으로써 제조되는 패키지 칩 (2) 은, 금속제 프레임 (3) 의 지지부 (7) 에 탑재된 디바이스 칩 (8) 이 몰드 수지 (12) 로 피복되어 있다. 패키지 칩 (2) 은, 도 4 에 나타내는 바와 같이, 프레임 (3) 의 지지부 (7) 와, 지지부 (7) 의 이면 (10) 상에 배치 형성된 디바이스 칩 (8) 과, 전극 (11) 과, 몰드 수지 (12) 를 구비한다. 몰드 수지 (12) 는, 지지부 (7) 의 표면 (9) 및 전극 (11) 을 노출시킨 상태로 디바이스 칩 (8) 등을 봉지하고 있다.
또, 제 1 실시형태의 패키지 칩 (2) 에서는, 지지부 (7) 가 노출된 패키지 칩 (2) 의 표면 (9) 과, 패키지 칩 (2) 의 각 측면 (14) 이, 소정의 폭과 높이의 단차부 (15) 에 의해 접속되어 있다. 단차부 (15) 는, 표면 (9) 의 전체 둘레에 걸쳐, 모든 측면 (14) 과 접속하도록 형성되어 있다. 단차부 (15) 는, 표면 (9) 측에 형성되고, 측면 (14) 과 평행하고 또한 표면 (9) 과 이면 (10) 의 쌍방에 대하여 직교하는 평탄한 제 2 측면 (151) 과, 제 2 측면 (151) 과 측면 (14) 에 연속되는 평탄면 (152) 과, 제 2 측면 (151) 과 평탄면 (152) 을 접속하는 접속부를 구비한다. 평탄면 (152) 은, 표면 (9) 과 이면 (10) 의 쌍방을 따라 평탄하게 형성되어 있다. 단차부 (15) 의 높이는, 미리 설계 단계 등에서 설정되고 전극 (11) 의 두께보다 작은 소정의 깊이로 정해져 있다.
또, 패키지 칩 (2) 은, 전극 (11) 의 표면에 금속으로 이루어지는 도금층 (16) (도 13 에 나타낸다) 을 구비하고 있다. 도금층 (16) 은, 패키지 칩 (2) 을 배선 기판 (20) (도 15 에 나타낸다) 에 고정시키는 땜납 (22) (도 15 에 나타낸다) 의 전극 (11) 에 대한 젖음성을 향상시킨다. 패키지 칩 (2) 은, 땜납 (22) 에 의해 전극 (11) 이 배선 기판 (20) 의 전극 (21) 에 고정되어 배선 기판 (20) 에 실장된다. 또한, 도 4 에서는, 도금층 (16) 이 생략되어 있다.
또, 제 1 실시형태에 관련된 패키지 기판 (1) 의 프레임 (3) 은, 도 2 에 나타내는 바와 같이, 리드 프레임 (31) 과, 리드 프레임 (31) 에 겹쳐진 접속 프레임 (32) 을 구비한다. 리드 프레임 (31) 및 접속 프레임 (32) 은, 구리를 포함하는 금속 (즉, 구리 합금) 등의 금속으로 이루어지고, 즉, 금속제이다. 또한, 리드 프레임 (31) 과 접속 프레임 (32) 의 프레임 (3) 과 동일 부분에는, 동일 부호를 붙이고 설명을 생략한다. 리드 프레임 (31) 은, 프레임 (3) 의 표면 (9) 측에 배치되고, 접속 프레임 (32) 은, 프레임 (3) 의 이면 (10) 측에 배치되어 있다.
리드 프레임 (31) 은, 도 5 에 나타내는 바와 같이, 복수의 지지부 (7) 와, 복수의 제 1 프레임부 (33) 와, 복수의 제 1 전극부 (34) 와, 외주 잉여 영역 (5) 을 구성하는 도시되지 않은 잉여 영역 구성부, 를 일체로 갖는다. 제 1 프레임부 (33) 는, 디바이스 칩 (8) 이 배치되는 지지부 (7) 를 구획하는 분할 예정 라인 (6) 을 따른 격자상으로 형성되어 있다. 제 1 프레임부 (33) 는, 각 지지부 (7) 의 주위에 배치되어 있다. 또한, 도 1 에서는, 제 1 프레임부 (33) 가 생략되어 있다. 제 1 프레임부 (33) 는, 분할 예정 라인 (6) 과 평행하게 직선상으로 형성되어 있다. 제 1 프레임부 (33) 는, 분할 예정 라인 (6) 의 폭 방향의 중앙에 배치되어 있다. 또한, 제 1 프레임부 (33) 는, 접속편 (35) 에 의해, 지지부 (7) 와 연결되어 있다. 복수의 분할 예정 라인 (6) 중 각 디바이스 영역 (4) 의 최외연 (最外緣) 의 분할 예정 라인 (6) 에 배치되는 제 1 프레임부 (33) 는, 잉여 영역 구성부와 연속되어 있다. 제 1 프레임부 (33) 의 폭은, 분할 예정 라인 (6) 의 폭보다 작다.
제 1 전극부 (34) 는, 제 1 프레임부 (33) 로부터 제 1 프레임부 (33) 의 폭 방향의 양측으로 직선상으로 연장되어 있다. 제 1 전극부 (34) 는, 분할 예정 라인 (6) 내에 배치되고, 선단이 지지부 (7) 로부터 간격을 띄우고 배치되어 있다. 제 1 전극부 (34) 는, 선단에 와이어 (18) 가 접속되어, 디바이스 칩 (8) 과 전기적으로 접속된다. 제 1 전극부 (34) 는, 전술한 전극 (11) 을 구성한다. 제 1 실시형태에서는, 리드 프레임 (31) 은, 지지부 (7) 와, 제 1 프레임부 (33) 와, 제 1 전극부 (34) 에 걸쳐서, 동일한 두께로 형성되어 있다.
접속 프레임 (32) 은, 도 6 에 나타내는 바와 같이, 복수의 제 2 프레임부 (36) 와, 복수의 제 2 전극부 (37) 와, 외주 잉여 영역 (5) 을 구성하는 도시되지 않은 잉여 영역 구성부, 를 일체로 갖는다. 제 2 프레임부 (36) 는, 리드 프레임 (31) 의 제 1 프레임부 (33) 의 디바이스 칩 (8) 이 배치되는 측에 겹쳐지고, 분할 예정 라인 (6) 을 따른 격자상으로 형성되어 있다. 제 2 프레임부 (36) 는, 분할 예정 라인 (6) 과 평행한 직선상으로 형성되어 있다. 제 2 프레임부 (36) 는, 분할 예정 라인 (6) 의 폭 방향의 중앙에 배치되어 있다. 복수의 분할 예정 라인 (6) 중 각 디바이스 영역 (4) 의 최외연의 분할 예정 라인 (6) 에 배치되는 제 2 프레임부 (36) 는, 잉여 영역 구성부와 연속되어 있다. 제 2 프레임부 (36) 의 폭은, 분할 예정 라인 (6) 의 폭보다 작다.
제 2 전극부 (37) 는, 제 2 프레임부 (36) 로부터 제 2 프레임부 (36) 의 폭 방향의 양측으로 직선상으로 연장되어 있다. 제 2 전극부 (37) 는, 분할 예정 라인 (6) 내에 배치되고, 선단이 지지부 (7) 로부터 간격을 띄우고 배치되어 있다. 제 2 전극부 (37) 의 선단은, 제 1 전극부 (34) 의 선단보다 제 2 프레임부 (36) 쪽에 배치되어 있다. 제 2 전극부 (37) 는, 리드 프레임 (31) 의 제 1 전극부 (34) 의 디바이스 칩 (8) 이 배치되는 측에 겹쳐져, 제 1 전극부 (34) 에 전기적으로 접속한다.
이와 같이, 프레임 (3) 은, 도 7 및 도 8 에 나타내는 바와 같이, 표면 (9) 측에 배치된 리드 프레임 (31) 의 제 1 프레임부 (33) 와 이면 (10) 측에 배치된 리드 프레임 (31) 의 제 2 프레임부 (36) 가 서로 겹쳐지고, 제 1 전극부 (34) 와 제 2 전극부가 서로 겹쳐짐으로써 구성된다. 또, 제 1 실시형태에서는, 제 2 전극부 (37) 의 선단은, 도 8 에 나타내는 바와 같이, 제 2 프레임부 (36) 보다 제 1 전극부 (34) 를 향하여 볼록 형상으로 형성되어, 리드 프레임 (31) 의 제 1 전극부 (34) 에 접속하고, 제 2 프레임부 (36) 를 제 1 프레임부 (33) 로부터 간격을 띄우고 겹침과 함께, 제 2 전극부 (37) 의 기단부를 제 1 전극부 (34) 로부터 간격을 띄우고 겹치고 있다.
전술한 구성의 패키지 기판 (1) 은, 프레임 (3) 의 리드 프레임 (31) 과 접속 프레임 (32) 이 서로 겹쳐진 후, 도 9 에 나타내는 바와 같이, 지지부 (7) 의 이면 (10) 측에 디바이스 칩 (8) 이 배치되고, 제 1 전극부 (34) 가 디바이스 칩 (8) 과 와이어 (18) 에 의해 접속된다. 패키지 기판 (1) 은, 디바이스 칩 (8) 이 지지부 (7) 에 배치된 후, 도 10 에 나타내는 바와 같이, 몰드 수지 (12) 에 의해 디바이스 칩 (8), 와이어 (18) 및 접속 프레임 (32) 등이 피복되어 제조된다. 이와 같이, 몰드 수지 (12) 는, 리드 프레임 (31) 의 제 1 전극부 (34) 와 전기적으로 접속되어 배치 형성된 디바이스 칩 (8) 과 접속 프레임을 덮는다.
(패키지 기판의 가공 방법)
도 11 은, 제 1 실시형태에 관련된 패키지 기판의 가공 방법의 흐름을 나타내는 플로 차트이다. 패키지 기판의 가공 방법은, 패키지 기판 (1) 을 개개의 패키지 칩 (2) 으로 분할함과 함께, 패키지 칩 (2) 을 배선 기판 (20) 에 고정시키는 방법이다. 패키지 기판의 가공 방법은, 도 11 에 나타내는 바와 같이, 절삭 홈 형성 스텝 (1001) 과, 도금 처리 스텝 (1002) 과, 분할 스텝 (1003) 과, 땜납 고정 스텝 (1004) 을 구비한다.
(절삭 홈 형성 스텝)
도 12 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 절삭 홈 형성 스텝을 모식적으로 나타내는 단면도이다. 절삭 홈 형성 스텝 (1001) 은, 패키지 기판 (1) 의 리드 프레임 (31) 이 노출되는 표면 (9) 측의 분할 예정 라인 (6) 을 따라 제 1 절삭 블레이드 (41) 를 리드 프레임 (31) 의 제 1 프레임부 (33) 에 절입시키고, 몰드 수지 (12) 에 덮인 접속 프레임 (32) 의 제 2 프레임부 (36) 에는 이르지 않는 깊이의 절삭 홈 (19) 을 형성하고, 제 1 프레임부 (33) 를 절삭함으로써 절단되는 제 1 전극부 (34) 의 절단면 (341) 을 절삭 홈 (19) 의 내면에 노출시키는 스텝이다.
절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 가 패키지 기판 (1) 의 이면 (10) 측, 즉 몰드 수지 (12) 를, 도시되지 않은 척 테이블의 유지면에 흡인 유지한다. 절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 는, 척 테이블에 유지한 패키지 기판 (1) 의 표면 (9) 측의 마크 (13) 를 촬상 유닛으로 촬상하고, 제 1 절삭 블레이드 (41) 와 분할 예정 라인 (6) 의 위치 맞춤을 실시하는 얼라인먼트를 수행한다.
절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 는, 척 테이블과 제 1 절삭 블레이드 (41) 를 분할 예정 라인 (6) 을 따라 상대적으로 이동시키면서, 도 12 에 나타내는 바와 같이, 제 1 절삭 블레이드 (41) 의 절삭날을 분할 예정 라인 (6) 의 폭 방향의 중앙에 위치하는 제 1 프레임부 (33) 에, 몰드 수지 (12) 로 덮인 제 2 프레임부 (36) 에 이르지 않는 깊이까지 절입시키고, 패키지 기판 (1) 의 각 분할 예정 라인 (6) 에 전술한 깊이의 절삭 홈 (19) 을 형성한다. 또한, 깊이는, 패키지 기판 (1) 의 표면 (9) 으로부터 제 2 프레임부 (36) 까지의 거리보다 얕다. 또, 제 1 절삭 블레이드 (41) 의 절삭날의 두께는, 제 1 프레임부 (33) 의 폭 이상이다.
절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 는, 제 1 절삭 블레이드 (41) 를 제 1 프레임부 (33) 에 절입시켜, 제 1 프레임부 (33) 전체를 절삭하여 제거하고, 제 1 전극부 (34) 의 기단부를 절단하여, 제 1 전극부 (34) 의 제 1 절삭 블레이드 (41) 로 절단된 절단면 (341) 을 절삭 홈 (19) 의 내면에 노출시킨다. 절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 가, 모든 분할 예정 라인 (6) 에 절삭 홈 (19) 을 형성한다. 이와 같이, 절삭 홈 형성 스텝 (1001) 에서는, 절삭 장치 (40) 는, 리드 프레임 (31) 의 제 1 프레임부 (33) 를 절단한다.
(도금 처리 스텝)
도 13 은, 도 11 에 나타낸 패키지 기판의 가공 방법의 도금 처리 스텝 후의 패키지 기판 (1) 을 모식적으로 나타내는 단면도이다. 도금 처리 스텝 (1002) 은, 절삭 홈 형성 스텝 (1001) 실시 후, 절단된 제 1 전극부 (34) 에 접속 프레임 (32) 을 개재하여 전압을 인가하고, 제 1 전극부 (34) 의 노출된 면을 전계 도금에 의해 도금층 (16) 으로 피복하는 스텝이다.
도금 처리 스텝 (1002) 에서는, 절삭 홈 형성 스텝 (1001) 후의 패키지 기판 (1) 을 제 1 전극부 (34) 에 전계액 중에 침지하고, 전해액 중의 도시되지 않은 전극을 애노드로 하고, 리드 프레임 (31) 의 제 1 전극부 (34) 를 캐소드로 하여, 전해액 중에 제 1 전극부 (34) 에 도금하고자 하는 물질 (예를 들어, 주석) 을 공급하면서 전극과 접속 프레임 (32) 에 소정 시간 전압을 인가한다. 도금 처리 스텝 (1002) 에서는, 도 13 에 나타내는 바와 같이, 제 1 전극부 (34) 의 노출된 면을 전계 도금에 의해 도금층 (16) 으로 피복한다. 이렇게 하여, 제 1 실시형태에 관련된 패키지 기판의 가공 방법에서는, 접속 프레임 (32) 이, 제 1 전극부 (34) 가 제 1 프레임부 (33) 으로부터 절단되어 형성되는 제 1 전극부 (34) 의 절단면 (341) 에 전계 도금 처리를 실시할 때에 전극을 이룬다.
(분할 스텝)
도 14 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 분할 스텝을 모식적으로 나타내는 단면도이다. 분할 스텝 (1003) 은, 도금 처리 스텝 (1002) 실시 후, 제 1 절삭 블레이드 (41) 보다 절삭날의 두께가 얇은 제 2 절삭 블레이드 (51) 로 절삭 홈 (19) 의 폭 방향의 중앙을 절삭하고, 접속 프레임 (32) 과 몰드 수지 (12) 를 절단하여 개개의 패키지 칩 (2) 으로 분할하는 스텝이다.
분할 스텝 (1003) 에서는, 절삭 장치 (50) 가 패키지 기판 (1) 의 이면 (10) 측, 즉 몰드 수지 (12) 를, 도시되지 않은 척 테이블의 유지면에 흡인 유지한다. 분할 스텝 (1003) 에서는, 절삭 장치 (50) 는, 척 테이블에 유지한 패키지 기판 (1) 의 표면 (9) 측의 마크 (13) 를 촬상 유닛으로 촬상하고, 제 2 절삭 블레이드 (51) 와 절삭 홈 (19) 의 위치 맞춤을 실시하는 얼라인먼트를 수행한다.
분할 스텝 (1003) 에서는, 절삭 장치 (50) 는, 척 테이블과 제 2 절삭 블레이드 (51) 를 절삭 홈 (19) 을 따라 상대적으로 이동시키면서, 도 14 에 나타내는 바와 같이, 제 2 절삭 블레이드 (51) 의 절삭날을 절삭 홈 (19) 의 폭 방향의 중앙에, 척 테이블의 유지면의 릴리프 홈에 도달할 때까지 절입시키고, 패키지 기판 (1) 의 각 분할 예정 라인 (6) 에 형성된 절삭 홈 (19) 의 폭 방향의 중앙을 절단한다. 또, 제 2 절삭 블레이드 (51) 의 절삭날의 두께는, 제 1 절삭 블레이드 (41) 의 절삭날의 두께보다 얇다. 그 때문에, 제 2 절삭 블레이드 (51) 가 절삭 홈 (19) 에 피복된 도금층 (16) 에 접촉하여, 도금층 (16) 을 손상시키는 일이 없다.
분할 스텝 (1003) 에서는, 절삭 장치 (50) 는, 제 2 절삭 블레이드 (51) 로 패키지 기판 (1) 의 각 분할 예정 라인 (6) 에 형성된 절삭 홈 (19) 의 폭 방향의 중앙을 절단하여, 패키지 기판 (1) 을 개개의 패키지 칩 (2) 으로 분할한다. 이와 같이, 패키지 칩 (2) 은, 패키지 기판 (1) 에 대하여 절삭 홈 형성 스텝 (1001) 과 도금 처리 스텝 (1002) 과 분할 스텝 (1003) 이 실시됨으로써 패키지 기판 (1) 으로부터 분할되므로, 도 4 에 나타내는 바와 같이, 디바이스 칩 (8) 과 전기적으로 접속된 리드 프레임 (31) 의 제 1 전극부 (34) 가, 표면 (9) 과, 단차부 (15) 의 표면 (9) 으로 이어지는 제 2 측면 (151), 에 노출되고, 단차부 (15) 로부터 패키지 칩 (2) 의 이면 (10) 으로 이어지는 측면 (14) 에는, 제 1 전극부 (34) 와 단부가 접속된 접속 프레임 (32) 의 제 2 전극부 (37) 의 절단면 (371) 이 노출된다. 또한, 도 4 에서는, 각 측면 (151, 14) 에, 전극부 (34, 37) 가 3 개씩 노출되어 있지만, 제 1 실시형태에서는, 5 개씩이 노출된다.
또, 패키지 칩 (2) 은, 도 14 에 나타내는 바와 같이, 제 1 전극부 (34) 가 도금층 (16) 으로 피복되고, 접속 프레임 (32) 의 제 2 전극부 (37) 가 도금층 (16) 으로 피복되어 있지 않다. 이와 같이, 개개로 분할된 패키지 칩 (2) 은, 소위 웨터블 플랭크와 같이, 제 1 전극부 (34) 의 절단면 (341) 이 도금층 (16) 에 의해 피복되어 있다. 전술한 바와 같이 구성된 패키지 칩 (2) 은, 금속제 리드 프레임 (31) 의 지지부 (7) 에 탑재된 디바이스 칩 (8) 이, 몰드 수지 (12) 로 피복된 것이다.
(땜납 고정 스텝)
도 15 는, 도 11 에 나타낸 패키지 기판의 가공 방법의 땜납 고정 스텝을 모식적으로 나타내는 단면도이다. 땜납 고정 스텝 (1004) 은, 패키지 칩 (2) 의 표면 (9) 측을 탑재처의 배선 기판 (20) 에 대면시켜 배치하고, 패키지 칩 (2) 의 도금 처리한 제 1 전극부 (34) 와 배선 기판 (20) 의 전극 (21) 을 땜납 (22) 으로 접속하는 스텝이다.
땜납 고정 스텝 (1004) 에서는, 도 15 에 나타내는 바와 같이, 패키지 칩 (2) 의 표면 (9) 을 배선 기판 (20) 상에 배치하고, 제 1 전극부 (34) 를 피복한 도금층 (16) 과 배선 기판 (20) 의 사이에 땜납 (22) 을 공급하여, 땜납 (22) 에 의해 제 1 전극부 (34) 를 전극 (21) 에 고정시켜 접속한다. 또한, 땜납 고정 스텝 (1004) 에 있어서, 배선 기판 (20) 에 고정, 접속되는 패키지 칩 (2) 에서는, 절삭 홈 형성 스텝 (1001) 에서 절단된 제 1 전극부 (34) 의 절단면 (341) 이 도금 처리에 의해 형성되는 도금층 (16) 으로 피복되어 있으므로, 제 1 전극부 (34) 의 땜납 (22) 의 젖음성이 확보된다.
이상과 같이, 제 1 실시형태에 관련된 패키지 기판 (1) 은, 프레임 (3) 이, 서로 겹쳐지는 리드 프레임 (31) 과 접속 프레임 (32) 을 구비하고, 리드 프레임 (31) 의 제 1 전극부 (34) 에 접속 프레임 (32) 의 제 2 전극부 (37) 가 접속되고, 리드 프레임 (31) 의 제 1 프레임부 (33) 와 간격을 띄우고 접속 프레임 (32) 의 제 2 프레임부 (36) 이 겹쳐진다. 이 때문에, 패키지 기판 (1) 은, 제 1 프레임부 (33) 를 절단해도, 접속 프레임 (32) 을 개재하여 전압을 인가함으로써, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있다.
따라서, 패키지 기판 (1) 에서는, 소위 웨터블 플랭크와 같이, 제 1 전극부 (34) 의 절단면 (341), 즉 전극 (11) 의 노출된 면에 도금 처리를 실시시키고, 제 1 전극부 (34) 를 하프 컷이 아니라 풀 컷 (절단) 할 수 있도록, 접속 프레임 (32) 을 형성함으로써, 전극 (11) 의 측면 (절단면) 의 젖음성을 유지하면서, 제 1 전극부 (34) 를 절단할 수 있다. 그 결과, 패키지 기판 (1) 은, 절입 깊이의 정밀도를 완화할 수 있다는 효과를 발휘한다. 또, 패키지 기판 (1) 은, 제 1 전극부 (34) 를 절단해도, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있으므로, 제 1 절삭 블레이드 (41) 의 눈막힘을 억제할 수 있음과 함께, 버의 발생을 억제할 수 있다는 효과를 발휘한다.
또, 제 1 실시형태에 관련된 패키지 기판의 가공 방법에서는, 절삭 홈 형성 스텝 (1001) 에 있어서, 패키지 기판 (1) 의 제 1 프레임부 (33) 를 절단해도, 도금 처리 스텝 (1002) 에 있어서, 접속 프레임 (32) 을 개재하여 전압을 인가함으로써, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있다. 그 결과, 패키지 기판의 가공 방법은, 전극 (11) 의 측면 (절단면) 의 젖음성을 유지하면서, 제 1 전극부 (34) 를 절단할 수 있기 때문에, 절입 깊이의 정밀도를 완화할 수 있다는 효과를 발휘한다. 또, 패키지 기판의 가공 방법은, 제 1 전극부 (34) 를 절단해도, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있으므로, 제 1 절삭 블레이드 (41) 의 눈막힘을 억제할 수 있음과 함께, 버의 발생을 억제할 수 있다는 효과를 발휘한다.
또, 제 1 실시형태에 관련된 패키지 칩 (2) 에서는, 디바이스 칩 (8) 과 전기적으로 접속된 리드 프레임의 제 1 전극부 (34) 가 단차부 (15) 의 제 2 측면 (151) 에 노출되고, 측면 (14) 에는, 제 1 전극부 (34) 와 단부가 접속된 접속 프레임 (32) 의 제 2 전극부 (37) 의 절단면 (341) 이 노출되고, 제 1 전극부 (34) 에는, 도금층 (16) 이 피복되어 있다. 이 때문에, 패키지 칩 (2) 에서는, 패키지 기판 (1) 의 제 1 프레임부 (33) 를 절단해도, 접속 프레임 (32) 을 개재하여 전압을 인가함으로써, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있다.
그 결과, 패키지 칩 (2) 은, 제 1 전극부 (34) 의 젖음성을 유지하면서, 제 1 전극부 (34) 를 절단할 수 있기 때문에, 절입 깊이의 정밀도를 완화할 수 있다는 효과를 발휘한다. 또, 패키지 칩 (2) 은, 제 1 전극부 (34) 를 절단해도, 제 1 전극부 (34) 의 절단면 (341) 등에 도금층 (16) 을 형성할 수 있으므로, 제 1 절삭 블레이드 (41) 의 눈막힘을 억제할 수 있음과 함께, 버의 발생을 억제할 수 있다는 효과를 발휘한다.
또한, 본 발명은, 상기 제 1 실시형태에 한정되는 것은 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다.
1 : 패키지 기판
2 : 패키지 칩
3 : 프레임
6 : 분할 예정 라인
7 : 지지부
8 : 디바이스 칩
9 : 표면
10 : 이면
12 : 몰드 수지
14 : 측면
15 : 단차부
16 : 도금층
19 : 절삭 홈
20 : 배선 기판
21 : 전극
22 : 땜납
31 : 리드 프레임
32 : 접속 프레임
33 : 제 1 프레임부
34 : 제 1 전극부
36 : 제 2 프레임부
37 : 제 2 전극부
41 : 제 1 절삭 블레이드
51 : 제 2 절삭 블레이드
151 : 제 2 측면 (표면으로 이어지는 면)
341 : 절단면 (단면)
371 : 절단면 (단면)
1001 : 절삭 홈 형성 스텝
1002 : 도금 처리 스텝
1003 : 분할 스텝
1004 : 땜납 고정 스텝

Claims (3)

  1. 프레임에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 기판으로서,
    그 디바이스 칩이 배치되는 지지부를 구획하는 분할 예정 라인을 따른 격자상의 제 1 프레임부 및 그 제 1 프레임부로부터 양측으로 연장하는 복수의 제 1 전극부를 갖는 금속제 리드 프레임과,
    그 분할 예정 라인을 따른 격자상의 제 2 프레임부 및 그 제 2 프레임부로부터 양측을 향하여 연장하는 복수의 제 2 전극부를 갖고 그 리드 프레임의 그 디바이스 칩이 배치 형성되는 측에 겹쳐지는 접속 프레임과,
    그 리드 프레임의 그 제 1 전극부와 전기적으로 접속되어 배치 형성된 그 디바이스 칩 및 그 접속 프레임을 덮는 그 몰드 수지, 를 포함하고,
    그 제 2 전극부의 선단은, 볼록 형상으로 형성되어 있어 그 리드 프레임의 그 제 1 전극부에 접속하고, 그 접속 프레임은, 그 제 1 전극부가 그 제 1 프레임부로부터 절단되어 형성되는 그 제 1 전극부의 단면 (斷面) 에 전계 도금 처리를 실시할 때에 전극을 이루는 패키지 기판.
  2. 프레임에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 기판의 가공 방법으로서,
    그 패키지 기판은,
    그 디바이스 칩이 배치되는 지지부를 구획하는 분할 예정 라인을 따른 격자상의 제 1 프레임부 및 그 제 1 프레임부로부터 양측으로 연장하는 복수의 제 1 전극부를 갖는 금속제 리드 프레임과,
    그 분할 예정 라인을 따른 격자상의 제 2 프레임부 및 그 제 2 프레임부로부터 양측을 향하여 연장하는 복수의 제 2 전극부를 갖고 그 리드 프레임의 그 디바이스 칩이 배치 형성되는 측에 겹쳐지는 접속 프레임과,
    그 리드 프레임의 그 제 1 전극부와 전기적으로 접속되어 배치 형성된 그 디바이스 칩 및 그 접속 프레임을 덮는 그 몰드 수지, 를 포함하고,
    그 패키지 기판의 가공 방법은,
    그 패키지 기판의 그 리드 프레임이 노출되는 표면측의 그 분할 예정 라인을 따라 제 1 절삭 블레이드를 그 리드 프레임의 그 제 1 프레임부에 절입시키고, 그 몰드 수지에 덮인 그 접속 프레임에는 이르지 않는 깊이의 절삭 홈을 형성하고, 그 제 1 프레임부를 절삭함으로써 절단되는 그 제 1 전극부의 절단면을 그 절삭 홈에 노출시키는 절삭 홈 형성 스텝과,
    그 절삭 홈 형성 스텝 실시 후, 절단된 그 제 1 전극부에 그 접속 프레임을 개재하여 전압을 인가하고, 그 제 1 전극부의 노출된 면을 전계 도금에 의해 도금층으로 피복하는 도금 처리 스텝과,
    그 도금 처리 스텝 실시 후, 그 제 1 절삭 블레이드보다 얇은 제 2 절삭 블레이드로 그 절삭 홈의 중앙을 절삭하고, 그 접속 프레임과 그 몰드 수지를 절단하여 개개의 패키지 칩으로 분할하는 분할 스텝과,
    그 패키지 칩의 그 표면측을 탑재처의 배선 기판에 대면시켜 배치하고, 그 패키지 칩의 도금 처리한 그 제 1 전극부와 그 배선 기판의 전극을 땜납으로 접속하는 땜납 고정 스텝, 을 포함하는 패키지 기판의 가공 방법.
  3. 금속제 리드 프레임의 지지부에 탑재된 디바이스 칩이 몰드 수지로 피복된 패키지 칩으로서,
    그 지지부가 노출된 그 패키지 칩의 표면과 그 패키지 칩의 측면은, 소정의 높이와 폭의 단차부에 의해 접속되고,
    그 디바이스 칩과 전기적으로 접속된 그 리드 프레임의 제 1 전극부가 그 표면과 그 단차부의 그 표면으로 이어지는 면에 노출되고,
    그 단차부로부터 그 패키지 칩의 이면으로 이어지는 측면에는, 그 제 1 전극부와 단부 (端部) 가 접속된 접속 프레임의 제 2 전극부의 단면이 노출되고,
    그 제 1 전극부에는 도금층이 피복되고, 그 접속 프레임의 제 2 전극부에는 도금층이 피복되어 있지 않은 패키지 칩.
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