KR20230024286A - 반도체 프로세싱에서 입자 오염 완화를 수반하는 전기-산화성 금속 제거 - Google Patents

반도체 프로세싱에서 입자 오염 완화를 수반하는 전기-산화성 금속 제거 Download PDF

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카리 소켈슨
스티븐 제이. 2세 바닉
브라이언 엘. 버카루
스티븐 티. 메이어
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램 리써치 코포레이션
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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Abstract

반도체 기판 상의 전기-산화성 금속 제거 동안, 금속 층을 갖는 기판은 애노드로 바이어싱되고 금속은 전해질에 전기 화학적으로 용해된다. 금속 입자들 (예를 들어, 용해된 금속이 구리일 때 구리 입자들) 은 전기 화학적 금속 제거 동안 기판의 표면 상에 우연히 형성될 수 있고 후속하는 반도체 프로세싱 동안 결함들을 유발할 수 있다. 이러한 입자들을 사용한 오염은 입자 형성을 방지함으로써 그리고/또는 입자들의 용해에 의해 완화될 수 있다. 일 구현 예에서, 완화는 전기 화학적 금속 제거 동안 과산화수소와 같은 산화제를 포함하는 전해질을 사용하는 것을 수반한다. 일 실시 예에서 전기 화학적 금속 제거 장치는 전해질에 산화제를 도입하기 위한 도관 및 전해질 내의 산화제의 농도를 모니터링하기 위한 센서를 갖는다.

Description

반도체 프로세싱에서 입자 오염 완화를 수반하는 전기-산화성 금속 제거
본 발명은 전기 화학적 금속 제거를 사용하여 금속 층들의 균일성을 개선하기 위한 장치 및 방법에 관한 것이다. 일 구현 예에서, 본 발명은 화학적 입자 제거를 수반하는 전기 화학적 금속 제거에 의해 쓰루 마스크 전기 도금된 (through mask electroplate) 피처들의 균일성을 개선하기 위한 장치 및 방법에 관한 것이다.
쓰루 마스크 전기 도금은 반도체 디바이스 제조시 다수의 프로세싱 스킴들 (processing schemes) 에서 금속 범프들 및 필라들을 형성하기 위한 방법이다. 쓰루 마스크 전기 도금을 활용하는 표준 프로세스들 중 하나는 다음의 단계들을 수반한다. 먼저, 기판 (예를 들어, 평면형 노출된 표면을 갖는 반도체 기판) 이 물리적 기상 증착 (physical vapor deposition; PVD) 과 같은 임의의 적합한 방법에 의해 증착될 수 있는 박형 전도성 시드 층 재료 (예를 들어, Cu 또는 Ni 시드 층) 로 코팅된다. 다음에, 포토레지스트와 같은 비전도성 마스크 층이 시드 층 위에 증착되고 이어서 리세스된 피처들을 규정하도록 패터닝되고, 패터닝은 리세스된 피처 각각의 하단부에서 시드 층을 노출한다. 패터닝 후, 기판의 노출된 표면은 필드 영역 내의 비전도성 마스크의 부분들, 및 리세스된 피처들의 하단 부분들에 전도성 시드 층을 포함한다.
다음에, 쓰루 마스크 전기 도금 (또는 포토레지스트의 경우, 쓰루 레지스트 전기 도금) 이 이어진다. 쓰루 레지스트 전기 도금에서, 기판은 가장 통상적으로 기판의 주변부에서 시드 층에 전기적 콘택트가 이루어지도록 전기 도금 장치 내에 포지셔닝된다. 장치는 도금될 하나 이상의 금속들의 이온들을 포함하는 애노드 및 전해질을 하우징한다. 기판은 캐소드로 바이어싱되고 전해질에 침지되고, 여기서 방정식 (1) 에 도시된 바와 같이, 전해질로부터의 금속 이온들은 기판의 표면에서 환원되고, 여기서 M은 금속 (예를 들어, 구리) 이고, n은 환원 동안 이동된 전자들의 수이다.
Mn+ + ne → M0 (1)
전도성 시드 층이 리세스된 피처들의 하단 부분들에서만 노출되기 때문에, 전기 화학적 증착이 필드 상에서가 아니라 리세스된 피처들 내에서만 발생하고, (리세스된 피처들이 금속으로 충진되기 전), 포토레지스트 층 내로 임베딩된 다수의 금속 충진 리세스들을 발생시킨다.
전기 도금 후, 마스크는 예를 들어, 종래의 습식 또는 건식 스트립핑 방법에 의해 제거되고, 이에 따라 다수의 독립된 금속 범프들 또는 필라들을 갖는 기판을 제공한다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
쓰루 마스크 리세스된 피처들 내로 전착된 금속 층들의 균일성은 전기 도금 단계 후에 전기 화학적 금속 제거 단계를 사용함으로써 개선될 수 있다. 전기-산화성 금속 제거로도 지칭되는, 전기 화학적 금속 제거 동안, 반도체 기판은 포지티브 바이어스되고 금속 층의 일부가 전해질에 전기 화학적으로 용해되도록 전해질에 침지된다. 전기 화학적 금속 제거 단계의 조건들은 금속 층의 균일성이 개선되도록 선택된다.
금속 입자들은 전기-산화성 금속 제거 동안 기판의 표면 상에 형성될 수 있다. 구체적으로, 구리가 전기 화학적으로 제거될 때, 금속성 구리 입자들 (0 산화 상태의 구리를 지칭함) 이 기판의 표면 상에 형성될 수 있고, 후속 기판 프로세싱을 방해할 수 있다. (예를 들어, 입자들의 형성을 방지하고 그리고/또는 입자들을 용해시키기 위한) 이러한 입자들을 사용한 오염을 완화시키기 위한 방법들 및 장치들이 본 명세서에 제공된다. 일부 실시 예들에서, 입자들을 사용한 오염은 전기 화학적 금속 제거 동안 사용되는 전해질에 산화제를 첨가함으로써 완화되고, 여기서 산화제는 금속 입자들을 형성하는 것을 방지하고 그리고/또는 금속 입자들을 용해시킨다. 일부 실시 예들에서, 제공된 방법들은 웨이퍼 레벨 패터닝 (wafer level patterning; WLP) 프로세싱을 겪는 기판의 쓰루-레지스트 피처들에서 금속 층의 균일성을 개선하도록 사용된다.
일 양태에서, 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 장치가 제공된다. 일부 실시 예들에서, 장치는 (a) 반도체 기판으로부터 전기 화학적 구리 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기; (b) 반도체 기판의 작업 표면이 용기 내의 전해질 내로 침지되고 반도체 기판으로부터 구리의 전기 화학적 제거 동안 캐소드로부터 분리되도록 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더로서, 장치는 반도체 기판을 애노드로 바이어싱하도록 구성되는, 반도체 기판 홀더; 및 (c) 용기 내의 전해질에 산화제를 제공하도록 구성되고 산화제의 소스와 유체로 연통하는 유체 도관을 포함한다. 일부 실시 예들에서, 장치는 유체 도관에 연결된 펌프를 포함하고, 펌프는 산화제의 소스로부터 전해질의 방향으로 산화제를 펌핑하도록 구성되고, 도관 내 산화제의 플로우를 측정하도록 구성된 플로우 미터를 포함한다.
일부 실시 예들에서, 유체 도관은 전해질이 반도체 기판을 향하거나 반도체 기판을 가로질러 용기 내로 지향된 후 산화제가 전해질에 제공되도록 구성된다. 다른 실시 예들에서, 유체 도관은 전해질이 반도체 기판을 향하거나 반도체 기판을 가로질러 용기 내로 지향되기 전 산화제가 전해질에 제공되도록 구성될 수 있다.
일부 실시 예들에서, 전해질은 산 (예를 들어, 인산) 을 포함하고, 그리고 장치는 또한 용기 내의 전해질에 산을 제공하도록 구성된 산 유체 도관을 포함하고, 산 유체 도관은 산의 소스와 유체로 연통한다.
일부 실시 예들에서, 산화제는 과산화물, 할로겐-기반 산화제, 오존, 질산, 과망간산 염, 철 이온 (Fe3 +), 및 크롬 (VI)-기반 산화제로 구성된 그룹으로부터 선택된다. 일 실시 예에서, 과산화수소가 산화제로서 사용된다.
일부 실시 예들에서, 장치는 반도체 기판에 근접한 전해질 교차-플로우를 생성하도록, 전해질을 용기 내로 측방향으로 주입하도록 구성된다.
일부 실시 예들에서, 장치는 전해질 내의 산화제 (예를 들어, 과산화수소) 의 농도를 측정하도록 구성된 센서를 더 포함한다. 일부 실시 예들에서, 센서는 용기 내에 포지셔닝된다. 일부 실시 예들에서, 장치는 전기 화학적 구리 제거 동안 용기를 통해 전해질을 흘리도록 구성되고, 센서는 용기로부터 다운스트림에 포지셔닝된다. 적합한 과산화수소 센서들의 예들은 분광 광도계 센서, 및 전기 화학적 센서를 포함한다.
일부 실시 예들에서, 장치는 구리 입자들을 사용한 반도체 기판의 오염을 완화시키기 위해 용기 내 산화제의 충분한 농도의 유지를 유발하도록 구성된 프로그램 인스트럭션들을 갖는 제어기를 더 포함한다.
일부 실시 예들에서, 제어기는 미리 결정된 스케줄에 따라 전해질에 산화제의 단속적인 첨가를 유발하기 위한 프로그램 인스트럭션들을 포함한다.
일부 실시 예들에서, 제어기는 산화제의 농도를 측정하는 센서로부터 수신된 데이터에 응답하여 전해질에 산화제의 첨가를 유발하기 위한 프로그램 인스트럭션들을 포함한다.
일부 실시 예들에서, 장치는 다음을 유발하도록 구성된 프로그램 인스트럭션들을 갖는 제어기를 포함한다: (i) 임계 전위 미만의 전기 에칭 레짐 (regime) 에서 반도체 기판으로부터 구리의 제거; (ii) 단계 (i) 후에 임계 전위 초과의 전기 폴리싱 레짐에서 반도체 기판으로부터 구리의 제거; 및 (iii) 적어도 전기 에칭 레짐에서 구리의 제거의 일부 동안 상기 유체 도관을 통해 상기 전해질로 상기 산화제의 전달을 포함한다. 일부 실시 예들에서, 프로그램 인스트럭션들은 전기 폴리싱 레짐에서 구리의 제거 동안 전해질로의 산화제의 전달을 유발하지 않도록 구성된다.
또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 방법이 제공되고, 방법은: (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로 작업 표면을 갖는 반도체 기판을 제공하는 단계―작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함함―; 및 (b) 반도체 기판을 산화제를 포함하는 전해질과 콘택트하는 동안 반도체 기판을 애노드로 바이어싱함으로써 (예를 들어, 구리 층 균일성을 개선하기 위해) 쓰루 마스크 구리 피처들로부터 구리의 일부를 전기 화학적으로 제거하는 단계를 포함하고, 산화제-함유 전해질은 반도체 기판 상에 구리 입자들의 형성을 방지하고 그리고/또는 구리 입자들을 용해시킨다. 일부 실시 예들에서, 산화제는 과산화물, 할로겐-기반 산화제, 오존, 질산, 과망간산 염, 철 이온 (Fe3 +), 및 크롬 (VI)-기반 산화제로 구성된 그룹으로부터 선택된다. 일 실시 예에서 산화제는 과산화수소이다. 일부 실시 예들에서, 산화제는 전기 화학적 구리 제거 동안 전해질 내의 Cu+ 이온들을 산화시킨다. 방법은 또한 전기 화학적 구리 제거 동안 전해질 내 산화제의 농도를 측정하는 단계를 수반할 수도 있다. 예를 들어, 방법은 전해질 내 산화제의 농도를 측정하는 단계 및 전해질 내 산화제의 농도를 미리 선택된 범위로 유지하도록 전해질 내 산화제의 농도를 조정하는 단계를 수반할 수도 있다. 일부 실시 예들에서, 전해질은 또한 전해질 인산 및 구리 염을 포함한다.
일 구현 예에서, 산화제는 과산화수소이고, 방법은 분광 광도 측정, 전기 화학적 측정, 및 적정 (titration) 으로 구성된 그룹으로부터 선택된 방법을 사용하여 전해질 내 과산화수소의 농도를 측정하는 단계를 포함한다.
일부 실시 예들에서, 전기 화학적 구리 제거는 전기 에칭 레짐에서 전기 화학적 구리 제거를 포함한다. 일부 실시 예들에서, 산화제를 함유하는 전해질을 사용하는 전기 에칭 레짐에서 전기 화학적 구리 제거 후, 구리의 또 다른 부분은 전기 폴리싱 레짐에서 제거되고, 산화제는 전기 폴리싱 레짐에서 전기 화학적 구리 제거 동안 전해질에 첨가되지 않는다.
일부 실시 예들에서, 전기 화학적 구리 제거 후, 방법은 (c) 후에 반도체 기판을 전착 장치로 이송하는 단계, 및 구리 위의 제 2 금속을 쓰루-레지스트 구리 피처들 내로 전착시키는 단계가 이어진다.
일부 실시 예들에서, 마스크는 포토레지스트이고, 방법은 반도체 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 광에 노출시키는 단계; 포토레지스트를 패터닝하고 그리고 패턴을 반도체 기판으로 전사하는 단계; 및 반도체 기판으로부터 포토레지스트를 선택적으로 제거하는 단계들을 더 포함한다.
또 다른 양태에서, 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 시스템이 제공되고, 시스템은: (a) 반도체 기판으로부터 전기 화학적 금속 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기; (b) 반도체 기판의 작업 표면이 용기 내의 전해질 내로 침지되고 반도체 기판으로부터 구리의 전기 화학적 제거 동안 캐소드로부터 분리되도록 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더―장치는 반도체 기판을 애노드로 바이어싱하도록 구성됨―; 및 (c) 전기 화학적 구리 제거 동안 생성된 구리 입자들을 제거하기 (dislodge) 위해 (b) 후에 반도체 기판의 작업 표면에 유체를 도포하도록 구성된 린싱 메커니즘을 포함한다.
또 다른 양태에서, 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 시스템이 제공되고, 시스템은: (a) 반도체 기판으로부터 전기 화학적 금속 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기; (b) 반도체 기판의 작업 표면이 용기 내의 전해질 내로 침지되고 반도체 기판으로부터 구리의 전기 화학적 제거 동안 캐소드로부터 분리되도록 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더―장치는 반도체 기판을 애노드로 바이어싱하도록 구성됨―; 및 (c) 전기 화학적 구리 제거 동안 생성된 구리 입자들을 용해시키기 위해 (b) 후에 반도체 기판의 작업 표면에 에천트를 도포하도록 구성된 에칭 메커니즘을 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 방법이 제공되고, 방법은: (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로 작업 표면을 갖는 반도체 기판을 제공하는 단계―작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함함―; (b) 반도체 기판을 애노드로 바이어싱함으로써 쓰루 마스크 구리 피처들로부터 구리의 일부를 전기 화학적으로 제거하는 단계; 및 (c) 전기 화학적 구리 제거 동안 형성된 구리 입자들을 용해시키기 위해 단계 (b) 후에 반도체 기판을 화학적 구리 에천트와 콘택트시키는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 방법이 제공되고, 방법은: (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로 작업 표면을 갖는 반도체 기판을 제공하는 단계―작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함함―; (b) 전기 에칭 레짐을 사용하여 반도체 기판을 애노드로 바이어싱함으로써 쓰루 마스크 구리 피처들로부터 구리의 제 1 부분을 전기 화학적으로 제거하는 단계―전기 에칭 레짐에서 구리의 제 1 부분의 전기 화학적 제거는 반도체 기판의 작업 표면 상에 구리 입자들의 형성을 유발함―; (c) 반도체 기판의 작업 표면 상에 구리 입자들을 제거하기 위해 반도체 기판을 린싱 유체와 콘택트시키는 단계; 및 (d) 전기 폴리싱 레짐을 사용하여 반도체 기판을 애노드로 바이어싱함으로써 쓰루 마스크 구리 피처들로부터 구리의 제 2 부분을 전기 화학적으로 제거하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 방법이 제공되고, 방법은: (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로 작업 표면을 갖는 반도체 기판을 제공하는 단계―작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함함―; (b) 전기 에칭 레짐을 사용하여 반도체 기판을 애노드로 바이어싱함으로써 쓰루 마스크 구리 피처들로부터 구리의 제 1 부분을 전기 화학적으로 제거하는 단계―전기 에칭 레짐에서 구리의 제 1 부분의 전기 화학적 제거는 반도체 기판의 작업 표면 상에 구리 입자들의 형성을 유발함―; (c) 전기 폴리싱 레짐을 사용하여 반도체 기판을 애노드로 바이어싱함으로써 쓰루 마스크 구리 피처들로부터 구리의 제 2 부분을 전기 화학적으로 제거하는 단계; 및 (d) 반도체 기판의 작업 표면 상에 구리 입자들을 용해시키기 위해 단계 (c) 후에 반도체 기판의 작업 표면에 에천트를 도포하는 단계를 포함한다.
개시된 실시 예들의 이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 보다 상세히 기술될 것이다.
도 1a 내지 도 1d는 본 명세서에 제공된 실시 예에 따른 프로세싱을 겪는 기판의 개략적인 단면도들이다.
도 2a는 본 명세서에 제공된 실시 예에 따른 프로세스를 예시하는 프로세스 흐름도이다.
도 2b는 일 실시 예에 따른, 버섯형 금속 돌출부들로 금속 충진 후 기판의 개략적인 단면도이다.
도 2c는 금속 충진 및 마스크 제거 후 필라 및 비아를 결합하는 피처의 개략적인 측면도이다.
도 2d는 금속 충진 및 마스크 제거 후 라인과 비아를 결합하는 피처의 개략적인 측면도이다.
도 3a 내지 도 3d는 본 명세서에 제공된 실시 예에 따른 프로세싱을 겪는 기판의 개략적인 단면도들이다.
도 4는 본 명세서에 제공된 실시 예에 따른 프로세스를 예시하는 프로세스 흐름도이다.
도 5a 및 도 5b는 각각 다이 내 불균일성 및 피처 내 불균일성의 결정을 예시하는 기판들의 개략적인 단면도이다.
도 6은 본 명세서에 제공된 실시 예에 따른 전기 화학적 금속 제거 프로세스를 예시하는 프로세스 흐름도이다.
도 7a 및 도 7b는 2 개의 상이한 실시 예들에 따른 전해질 플로우 패턴들을 예시하는 기판에 근접한 금속 제거 장치의 부분들의 개략적인 단면도이다.
도 8은 본 명세서에 제공된 실시 예에 따른 전기 화학적 금속 제거 프로세스를 예시하는 프로세스 흐름도이다.
도 9a는 전기 에칭을 겪는 예시적인 기판의 단면도이다.
도 9b는 전기 폴리싱을 겪는 예시적인 기판의 단면도이다.
도 9c는 전기 폴리싱 후 도 9b에 도시된 기판의 단면도이다.
도 10은 전기 에칭 레짐 및 전기 폴리싱 레짐의 결정에 사용된 임계 전위를 추정하기 위한 실험 I-V 다이어그램이다.
도 11은 전해질 교차-플로우 레이트에 대한 임계 전위의 의존성을 예시하는 일련의 실험 I-V 곡선이다.
도 12는 임계 전위의 결정에 사용된 2 개의 실험 플롯들을 예시한다.
도 13은 본 명세서에 제공된 실시 예에 따른 전기 화학적 금속 제거 프로세스를 예시하는 프로세스 흐름도이다.
도 14는 본 명세서에 제공된 실시 예에 따른 전기 화학적 금속 제거 프로세스를 예시하는 프로세스 흐름도이다.
도 15a는 과에칭 (overetch) 문제를 예시하는, 전기 에칭 후 기판의 개략적인 단면도이다.
도 15b 내지 도 15e는 본 명세서에 제공된 실시 예에 따른, 전기 에칭에 이어 전기 폴리싱을 겪는 기판의 개략적인 단면도들이다.
도 16a는 전기 화학적 금속 제거 없이 획득된 구리 피처의 SEM 사진이다.
도 16b는 전기 폴리싱 레짐에서 전기 평탄화된 구리 피처의 SEM 사진이다.
도 16c는 전기 에칭 레짐에서 전기 평탄화된 구리 피처의 SEM 사진이다.
도 16d는 전기 에칭에 이어 전기 폴리싱에 의해 전기 평탄화된 구리 피처의 SEM 사진이다.
도 17은 본 명세서에 제공된 실시 예에 따른 프로세스에 대한 프로세스 흐름도이다.
도 18은 본 명세서에 제공된 실시 예에 따른 프로세스에 대한 프로세스 흐름도이다.
도 19a는 본 명세서에 제공된 실시 예에 따른 제어기 연결의 개략적인 표현이다.
도 19b는 본 명세서에 제공된 실시 예에 따른, 셀의 인입 재료 및 인출 재료의 개략적인 표현이다.
도 20은 본 명세서에 제공된 실시 예에 따른 전기 화학적 금속 제거 장치의 도금 제거 셀 (deplating cell) 의 개략적인 단면도이다.
도 21은 본 명세서에 제공된 실시 예에 따른, 상부에 배치된 교차 플로우 한정 구조체를 갖는 이온 저항성 이온 투과성 엘리먼트의 평면도이다.
도 22a는 전기 화학적 구리 제거 동안 Cu+ 이온 및 Cu2 + 이온의 형성을 도시하는 개략적인 예시이다.
도 22b는 과산화수소와 Cu+ 이온들의 반응을 도시하는 개략적인 예시이다.
도 23a 내지 도 23c는 본 명세서에 제공된 다양한 실시 예들에 따른 금속 입자들로 오염을 완화하는 방법들에 대한 프로세스 흐름도들이다.
도 24는 본 명세서에 제공된 실시 예에 따른, 도금 제거 셀의 일부의 개략적인 단면도이다.
도 25는 본 명세서에 제공된 실시 예들에 따른 동작들을 수행하도록 사용될 수도 있는 통합된 시스템의 개략적인 평면도이다.
도 26은 본 명세서에 제시된 실시 예들에 따른 동작들을 수행하도록 사용될 수도 있는 또 다른 통합된 시스템의 개략적인 평면도이다.
이하의 상세한 기술 (description) 에서, 개시된 구현 예들의 완전한 이해를 제공하기 위해 수많은 구체적 구현 예들이 제시된다. 그러나, 당업자에게 자명한 바와 같이, 개시된 구현 예들은 이들 특정한 상세들 없이 또는 대안적인 엘리먼트들 또는 프로세스들을 사용함으로써 실시될 수도 있다. 다른 예들에서, 공지된 프로세스들, 절차들, 및 컴포넌트들은 개시된 구현 예들의 양태들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
반도체 기판들 상의 금속 층들의 균일성을 개선하기 위한 방법들 및 장치들이 제공된다. 이 기술에서, 용어 "반도체 웨이퍼" 또는 "반도체 기판"은 바디 내 어디에나 반도체 재료를 갖는 기판을 지칭하고, 반도체 재료는 노출될 필요가 없는 것으로 이해된다. 반도체 기판은 반도체 재료 위에 형성된 하나 이상의 유전체 층 및 전도성 층을 포함할 수도 있다. 반도체 디바이스 산업에서 사용되는 웨이퍼는 통상적으로 원형 반도체 기판이다. 예들은 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는 웨이퍼들을 포함한다. 다음의 상세한 기술은 웨이퍼 상의 증착 및 에칭을 기술한다. 그러나, 개시된 구현 예들은 그렇게 제한되지 않는다. 워크피스 (work piece) 는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 구현 예들의 이익을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들 (articles) 을 포함한다.
본 명세서에 제공된 방법들은 다양한 금속 층들, 특히 Cu, Ni, Co, Sn, 및 이들 금속들을 포함하는 합금들과 같은 전기 화학적 용해가 용이한 금속들의 균일성을 개선하도록 사용될 수 있다. 일부 실시 예들에서, Pd, Pt, Ag, Rh, Ru, Ir, 및 Au와 같은 이들 금속들을 포함하는 보다 귀금속들 (noble metals) 및 합금들은 제공된 방법들을 사용하여 전기 평탄화된다 (electroplanarize). 제공된 방법들을 사용하여 전기 평탄화될 수 있는 합금의 일 예는 주석은 합금 (예를 들어, 5 원자％ 이하의 은을 함유하는 합금) 이다.
방정식 (2) 에 도시된 반응에 따라, 반도체 기판이 애노드로 바이어싱될 때 전기 화학적 용해가 일어난다:
M0 →Mn+ + ne- (2)
전기 화학적 금속 제거를 위한 장치는 전력 공급부에 전기적으로 접속된 캐소드를 더 포함하고, 장치는 전기 화학적 금속 제거 동안 애노드를 네거티브로 바이어싱하도록 구성된다. 캐소드는 전해질로부터 금속을 환원시키고, 이어서 통상적으로 캐소드의 표면 상에 도금되고 그리고/또는 전해질로부터 양성자들을 환원시킴으로써 H2를 생성한다. 일부 실시 예들에서, 캐소드는 금속 이온들을 상당히 환원시키지 않고 실질적으로 배타적으로 H2를 생성하도록 선택된다. 다른 실시 예들에서, 캐소드는 H2를 생성하지 않고 금속 이온들을 실질적으로 배타적으로 환원시키도록 선택된다. 그러나 다른 실시 예들에서, H2의 생성 및 금속 이온들의 환원 모두 캐소드에서 상당한 양으로 발생할 수 있다. 본 명세서에 사용된 바와 같이, 금속 이온 환원 이외의 반응들을 우세하게 유발하는 (예를 들어, 주로 H2를 생성하는) 캐소드들은 불활성 캐소드들로 지칭되는 한편, 금속 이온들을 주로 환원시키는 캐소드들은 활성 캐소드들로 지칭된다. 불활성 캐소드는 통상적으로 백금과 같은 촉매 수소 생성에 기여하는 금속을 포함한다. 활성 캐소드는 통상적으로 스테인리스 스틸 표면, 구리 표면, 등과 같은 임의의 도금 가능한 표면을 가질 수 있다. 전해질 농도 및 캐소드에 제공된 전력과 같은 프로세스 조건들은 수소 생성 반응과 금속 이온 환원 반응 사이의 균형 (balance) 에 영향을 줄 수 있다는 것을 주의한다. 예를 들어, 금속 이온 환원은 보다 높은 농도들의 금속을 갖는 전해질들이 사용될 때 보다 유리하다.
용어들 "전기 화학적 금속 제거", 및 "전기 화학적 에칭-백 (etch-back)"은 본 명세서에서 상호 교환 가능하게 사용되고 애노드로 바이어싱된 기판으로부터 금속의 전기 화학적 용해를 지칭한다. "전기 평탄화"는 본 명세서에서 임의의 타입의 균일성 (즉, 웨이퍼 레벨, 다이 레벨 및 피처 레벨 상의 두께 변동을 포함하는, 임의의 타입의 금속 두께 변동의 감소) 의 개선을 수반하는 전기 화학적 금속 제거에 대한 일반 명사로서 사용된다. 전기 화학적 금속 제거 및 전기 평탄화는 별개의 "전기 에칭" 및 "전기 폴리싱" 레짐들 (regimes) 로 수행될 수 있고, 이는 본 명세서에서 상세히 논의될 것이다.
본 명세서에 사용된 바와 같은 용어 "피처"는 맥락 상 분명한 바와 같이, 기판 상의 충진되지 않거나, 부분적으로 충진되거나, 완전히 충진된 리세스를 지칭할 수도 있다. 쓰루 마스크 피처들 (through mask features) 은 포토레지스트 층과 같은 유전체 마스크 층에 형성된 충진되지 않은, 부분적으로 충진된 또는 완전히 충진된 리세스된 피처들을 지칭하고, 마스크 층은 후속하여 제거되는 것으로 의도된다. 쓰루 마스크 피처들은 하단에 전도성 시드 층을 갖는다. 즉, 충진되지 않거나 부분적으로 충진된 쓰루 마스크 피처들을 갖는 기판들은 노출된 불연속적인 금속 층 및 노출된 유전체 층을 포함하고, 노출된 불연속적인 금속 층은 유전체 층 밑의 (underneath) 전도성 층에 의해 전기적으로 접속된다.
일 양태에서, 쓰루 마스크 피처들의 균일성을 개선하기 위한 장치들 및 방법들이 제공된다. 제공된 방법들 및 장치들은 불연속적인 금속 층들 (예컨대 쓰루 마스크 금속 피처들) 의 균일성을 개선하는데 특히 유리하고, 주로 레지스트 피처들을 참조하여 기술될 것이지만, 이들은 또한 연속적인 금속 층들의 균일성을 개선하기 위해 사용될 수 있다. 일부 실시 예들에서 방법들은 금속 층에서 불균일성을 갖는 반도체 기판으로부터 금속을 전기 화학적으로 제거하는 단계를 수반하고, 전기 화학적 에칭-백은 예를 들어, 다이 내 균일성 (within-die uniformity), 피처 내 균일성 (within-feature uniformity) 웨이퍼 내 균일성 (within-wafer uniformity) 중 적어도 하나를 개선하고, 여기서 균일성은 일반적으로 금속 두께 변동을 지칭하고, 개선은 적어도 일 타입의 금속 두께 변동성을 감소시키는 것을 수반한다. CMP (chemical mechanical polishing) 와 달리, 제공된 전기 화학적 방법들은 균일성 개선을 위해 기계적 패드, 고체 폴리싱 기구들과의 물리적 콘택트, 및/또는 연마 슬러리들의 사용에 의존하지 않고, 금속 제거 동안 균일성의 개선을 달성하기 위해 전해질 유체 역학, 전해질 조성, 및 특정한 전기 화학적 레짐들 중 하나 이상을 사용한다. 이 프로세스의 일 고유한 특징은 피처들이 마스킹 층 내에 (예를 들어, 부분적으로 충진된 피처들에) 리세스된 채로 남아 있는 동안 따라서 CMP 유사 기계적 연마의 작용에 액세스할 수 없는 동안, 피처 내, 피처 대 피처, 및 전체 두께 균일성의 개선을 가능하게 할 수 있다는 것이다. 일부 실시 예들에서, 부가적인 유리한 특징은 기판의 표면 또는 피처들 상에 가해진 고체 폴리싱기구들과의 상호 작용으로부터 물리적인 힘이 없다는 것이다. 격리된 (isolate) 피처들 사이에 지지 재료들의 부재시, 격리된 피처들에 가해진 연마력은 개별 필라들 및 라인들에 큰 기계적 전단력을 야기하고, 종종 필라들 및 라인들이 폴리싱 프로세스에서 손상되게 한다.
쓰루 마스크 피처들의 균일성의 개선은 구리 와이어들, 재분배 라인들 (redistribution lines; RDL), 및 마이크로-필라들, 표준 필라들 및 집적된 고 밀도 팬 아웃 (high density fanout; HDFO) 및 메가필라들을 포함하는 상이한 사이즈들의 필러들을 포함하는 다양한 사이즈들의 피처들을 갖는 다양한 패키징 상호 연결부들의 제조 동안 수행될 수 있다. 피처 폭들은 광범위할 수 있고, 방법들은 보다 큰 피처들 예컨대 약 1 내지 300 ㎛, 예컨대 5 ㎛ (RDL) 내지 약 200 ㎛ (메가필라들) 의 폭들을 갖는 피처들에 대해 특히 유용하다. 예를 들어, 방법들은 약 20 ㎛의 폭들을 갖는 복수의 마이크로 필라들을 갖는 기판, 또는 약 200 ㎛의 폭들을 갖는 복수의 메가필라들을 갖는 기판의 제조 동안 사용될 수 있다. 피처들의 종횡비들은 가변할 수 있고, 일부 실시 예들에서 약 1:2 (높이 대 폭) 내지 2:1, 이상이다.
제공된 방법들은 상이한 직경 및 피치들 (pitches) (또한 CD (critical dimension) 로 지칭됨) 을 갖는 복수의 피처들을 포함하는 기판들을 평탄화하는데 매우 유리하다. 일부 실시 예들에서, 기판은 제 1 직경을 갖는 제 1 피처 및 상이한, 제 2 직경 (예를 들어, 제 1 직경보다 적어도 10 ％, 50 ％, 또는 100 ％ 보다 큰 직경) 을 갖는 제 2 피처를 포함한다. 일부 실시 예들에서, 방법들은 상이한 종횡비들을 갖는 복수의 피처들을 갖는 기판을 전기 평탄화하도록 사용된다. 예를 들어, 기판은 제 1 종횡비를 갖는 제 1 피처, 및 상이한, 제 2 종횡비 (예를 들어, 제 2 종횡비는 제 1 종횡비보다 적어도 10 ％, 50 ％ 또는 100 ％ 보다 클 수도 있다) 를 갖는 제 2 피처를 포함할 수도 있다. 일부 실시 예들에서, 기판은 기판 상의 하부 토포그래피 (topography) 의 변동으로 인해 상이한 유효 종횡비들을 갖는 복수의 피처들을 포함할 수도 있다. 예를 들어, 기판이 기울어진 (slant) 하부 표면 상에 배치된 1:1 종횡비들을 갖는 2 개의 피처들을 포함한다면, 표면의 보다 두꺼운 부분 상에 배치된 피처는 보다 높게 놓인 피처일 것이고 표면의 보다 얇은 부분 상에 배치된 피처보다 보다 낮은 유효 종횡비를 가질 것이다. 일부 실시 예들에서, 제공된 전기 평탄화 방법들은 피처들, 예를 들어, 제 1 유효 종횡비를 갖는 제 1 피처 및 제 2, 상이한 유효 종횡비 (예를 들어, 제 2 유효 종횡비는 제 1 유효 종횡비보다 적어도 10 ％, 50 ％ 또는 100 ％ 보다 클 수도 있음) 를 갖는 제 2 피처 아래에 놓인 토포그래피의 변동으로 인해 하부에 놓인 피처 및 보다 높게 놓인 피처를 갖는 기판들에 대해 사용된다. 본 명세서에 사용된 바와 같은 용어 "종횡비"는 실제 종횡비 (높이 대 폭 비) 및 유효 종횡비 (피처 하단으로부터 필드의 가장 낮은 평면까지 측정된 유효 높이 대 폭 비) 모두를 포괄하는 일반 명사이다.
이에 더하여, 제공된 방법들은 직경 변동성 및 종횡비 변동성 모두를 갖는 피처들을 포함하는 기판들을 전기 평탄화하는데 고유하게 적합하다. 이들 기판들은 종래의 방법들을 사용하여, 목표된 균일성을 달성하고, 특히 프로세싱하기 어렵다. 일부 실시 예들에서, 방법들은 제 1 직경 및 제 1 종횡비를 갖는 제 1 피처 및 제 2 직경 및 제 2 종횡비를 갖는 제 2 피처를 포함하는 기판 상에서 사용되며, 제 2 직경은 제 1 직경과 상이하고 (예를 들어, 제 1 직경보다 적어도 10 ％, 50 ％, 또는 100 ％ 보다 크고), 제 2 종횡비는 제 1 종횡비와 상이하다 (예를 들어, 제 1 종횡비보다 적어도 10 ％, 50 ％, 또는 100 ％ 보다 크다). 일부 실시 예들에서, 방법들은 제 1 직경 및 제 1 종횡비를 갖는 제 1 피처, 제 2 직경 및 제 2 종횡비를 갖는 제 2 피처, 제 3 직경 및 제 3 종횡비를 갖는 제 3 피처. 및 제 4 직경 및 제 4 종횡비를 갖는 제 4 피처를 포함하는 기판 상에서 사용되고, 제 2 직경은 제 1 직경과 상이하고 (예를 들어, 제 1 직경보다 적어도 10 ％, 50 ％, 또는 100 ％ 보다 크다), 제 4 종횡비는 제 3 종횡비와 상이하다 (예를 들어, 제 1 종횡비보다 적어도 10 ％, 50 ％, 또는 100 ％ 보다 크다).
일부 실시 예들에서, 제공된 방법들은 복수의 치밀한 피처들 및 하나 이상의 격리된 피처들을 갖는 기판들에 특히 유용하다. 예를 들어, 일부 실시 예들에서, 기판은 가장 가까운 피처로부터 제 1 거리만큼 이격된 제 1 피처 (치밀한 피처), 및 가장 가까운 피처로부터 제 2 거리만큼 이격된 제 2 피처 (격리된 피처) 를 포함하고, 여기서 제 2 거리는 제 1 거리보다 적어도 2 배, 예컨대 적어도 3 배, 또는 적어도 5 배 보다 크다. 거리는 제 1 피처 또는 제 2 피처의 중심으로부터 이들의 대응하는 이웃 피처들의 중심들까지 측정된다. 이에 더하여, 제공된 방법들은 상이한 사이즈들의 피처들을 포함하는 기판들에 특히 유용하다. 예를 들어, 기판은 제 1 폭을 갖는 제 1 피처 및 제 1 폭들보다 적어도 약 1.1 배, 예컨대 적어도 1.2 배, 또는 적어도 2 배 보다 큰 제 2 폭을 갖는 피처를 포함할 수도 있다. 보다 특이한 경우들에서, 제 2 폭은 제 2 폭보다 적어도 20 배 이상, 또는 보다 클 수도 있다. 상이한 폭들을 갖는 피처들을 갖는 기판의 일 예는 제 1 폭을 갖는 제 1 피처, 및 제 1 피처보다 약 1.1 내지 1.5 배 보다 넓은 또 다른 피처를 포함하는, 복수의 웨이퍼 레벨 패터닝 (wafer level patterning; WLP) 피처들을 갖는 웨이퍼이다. 가변 폭을 갖는 피처들을 갖는 기판의 또 다른 예는 RDL 패턴을 갖는 기판이고, 여기서 패턴은 제 1 폭을 갖는 제 1 피처 (예를 들어, 라인) 및 제 2 폭을 갖는 제 2 피처 (예를 들어, 패드) 를 포함하고, 여기서 제 2 폭은 제 1 폭보다 최대 20 배 보다 크다 (예를 들어, 약 5 내지 20 배 보다 크다). 예를 들어, RDL 패턴은 5 ㎛ 폭의 라인 및 100 ㎛ 폭의 패드를 포함할 수도 있다.
피처 밀도의 상당한 변동성, 예컨대 크게 격리된 피처들의 다른 영역들과 피처들의 치밀한 영역들을 갖는 기판들 및 상이한 폭들의 범위를 갖는 피처들을 갖는 기판들은, 전기 도금 후 이들 기판들에서 금속 두께 분포의 변동성이 전기 도금 동안 이온 전류 분포의 변동성으로 인해 악화되기 때문에 제공된 방법으로부터 특히 유리하다.
도 1a 내지 도 1d는 분리된 피처를 갖는 기판에 대한 이 문제를 예시하고 쓰루 마스크 전기 도금시 직면할 수 있는 일 타입의 불균일성 및 이 불균일성을 개선하기 위한 전기-산화성 금속 제거 방법의 사용을 예시하는 프로세스 플로우의 예를 제공한다. 도 1a 내지 도 1d는 프로세싱을 겪는 (undergo) 반도체 기판의 일부의 개략적인 단면도들을 도시한다. 도 2a는 도 1a 내지 도 1d에 도시된 프로세스의 몇몇 단계들을 예시하는 프로세스 흐름도이다. 도 2a를 참조하면, 프로세스는 쓰루 마스크 피처들을 갖는 기판을 제공함으로써 (201) 에서 시작된다. 도 1a는 하나의 이러한 기판 (100) 의 부분의 단면도를 예시하고, 여기서 기판은 그 위에 구리 층과 같은 전도성 시드 층 (103) 이 배치된 층 (101) (예를 들어, 실리콘 옥사이드와 같은 유전체 층) 을 포함한다. 층 (101) 은 접착 또는 "스틱 (stick)" 층들 (Ta, TaN, W, WN, Ti, TiN, TiW, 등), 및 반도체 재료, 예컨대 Si, Ge, SiGe, 등을 포함할 수도 있는 하나 이상의 다른 층들 (미도시) 위에 존재할 (reside) 수도 있다는 것이 이해된다. 패터닝된 비전도성 마스크 층 (105) (예를 들어, 포토레지스트) 이 시드 층 (103) 상에 존재하고, 전도성 시드 층 재료가 리세스된 피처들의 하단 부분들에서 노출되도록 마스크 내에 형성된 복수의 리세스된 피처들을 갖는다. 이들 피처들은 쓰루 마스크 리세스된 피처들로 지칭된다. 도 1a는 서로 근접하게 배치된 2 개의 리세스된 피처들 (107 및 108) 및 가장 가까운 리세스 (108) 로부터 보다 큰 거리에 있는 격리된 리세스된 피처 (109) 를 도시한다. 도 1a에 도시된 기판은 노출된 층 (101) (예를 들어, 유전체 층) 을 갖는 반도체 기판을 제공하는 단계; (예를 들어, 전도성 구리 시드 층이 물리적 기상 증착 (PVD) 에 의해 증착될 수 있는) 임의의 적합한 방법에 의해 노출된 층 위에 전도성 층을 증착하는 단계; 시드 층 위에 마스크 층을 증착하는 단계 (예를 들어, 포토레지스트 마스크를 스핀-코팅하는 단계); 및 예를 들어, 쓰루 마스크 리세스된 피처들 (107, 108, 및 109) 을 규정하기 위해 포토리소그래피 기법을 사용하여 마스크를 패터닝하는 단계에 의해 획득될 수 있다. 리세스된 피처들의 치수들은 애플리케이션마다 가변할 수도 있고, 통상적으로 약 5 내지 250 ㎛의 폭들, 및 약 1:2 내지 15:1의 종횡비들을 가질 수도 있다.
다음에, 금속은 리세스된 피처들을 충진하도록 리세스된 피처들 내로 전기 도금된다 (부분적으로 충진되거나, 완전히 충진되거나, 과충진되고 (overfill), 과충진된 도금은 때때로 도 2b에 예시된 "버섯형 (mushroom)" 도금으로 지칭됨). 전도성 시드 층 재료는 전해질의 저항률에 대한 전류 플로우에 대해 상대적으로 작은 저항을 갖는 모든 피처들을 연결하기 때문에 (따라서 리세스된 피처들 모두 및 각각의 하단 부분들에서 적절한 정전위를 달성하기 때문에), 그리고 격리된 피처들은 3 차원 전해질 환경에 보다 많이 노출되고, 격리된 피처들은 전해질의 전류 통과에 보다 낮은 저항을 제공하고, 따라서 격리된 리세스된 피처들 (예컨대, 리세스 (109)) 은 보다 치밀한 리세스된 피처들 (107 및 108) 의 영역들과 비교하여 보다 높은 이온 전류 및 전착 위치인 경향이 있다. "1 차 전류 분배 부하 효과"로 지칭되는 이 효과는 도 1a에 개략적으로 도시된다. 전기 도금 동안, 기판 (100) 은 웨이퍼의 측면에서 노출되고 전력 공급부에 전기적으로 접속되는 시드 층 (103) 을 통해 캐소드로 바이어싱된다. 기판은 애노드 (110) 맞은 편의 전기 도금 셀 내로 배치되고, 전해질의 작업 표면은 도금될 금속의 이온들, 및 선택 가능하게 (optionally), 전해질 전도도를 상승시키는 산을 함유하는 전해질 내로 침지된다.
도금 용액은 통상적으로 표면 반응 동역학을 수정하는 도금 첨가제들을 함유할 것이고 종종 부재시 발생하는 전류 분포 (피처 형상 및 두께 분포) 를 개선하는데 유용하다 (1 차 또는 전해질-저항-구동 전류 분포에 비해 개선됨). 이온 전류 장 (field) 의 분포는 도 1a에서 화살표들로 개략적으로 도시된다. 마스크 층 (105) 이 전도성이 아니기 때문에, 이온 전류 분포는 주로 기판의 표면 상의 전도성 시드 층 (103) 의 노출된 부분들의 분포에 의해 주로 좌우될 것이다. 특정한 모델 또는 이론에 따르기를 원치 않지만, 표면 동역학, 균일 반응들 (homogeneous reactions) 및 질량 이송 (mass transfer) 저항들이 없는 전류 분포는 1 차 전류 분포로 지칭되고, 라플라스 방정식 (3) 에 의해 좌우된다. 전기장 분포 (여기서
Figure pct00001
는 전해질의 전위이고, 그리고
Figure pct00002
는 라플라스 미분 연산자 (함수의 기울기의 발산) 이다.
Figure pct00003
(3)
따라서, 보다 격리된 리세스된 피처에 대해, 리세스된 피처들 (107 및 108) 보다 보다 큰 이온 전류 플럭스를 (109) 가 경험할 것으로 예측된다. 많은 경우들에서, 도금 첨가제들은 이 "로딩" 효과를 처리하고 대응하는 목표로 사용되지만, 통상적으로 첨가제들의 존재시에도 보다 높은 레이트로 격리된 피처들을 도금하는 경우이다. 결과적으로, 이는 격리된 리세스된 피처들에서, 그리고 보다 치밀한 피처들에서보다 보다 격리된 피처들에서 보다 두꺼운 금속 층들에서 보다 높은 도금 레이트를 발생시켜, 다이 내 불균일성을 야기한다. 도금 첨가제들은 또한 입자 사이즈를 수정하거나 표면의 평활도 및 밝기를 수정하는 것을 포함하는 다른 목적들을 위해도 사용된다. 전기 도금 동안 도금 균일성을 개선하기 위한 (도금 첨가제의 선택과 같은) 조치들이 취해지더라도, 이들은 항상 용인할 수 있는 증착 레이트로 (또는 심지어 매우 낮은 증착 레이트들로) 용인 가능한 또는 목표된 레벨의 균일성을 야기하지 않고, 그리고 다이 내 균일성의 추가 개선이 종종 목표되거나 요구된다. 더욱이, 보다 빠른 전착 레이트들은 통상적으로 증가된 두께 변동성을 야기하는데, 이는 다른 이유들 중에서, 전하 전달을 방해하는 도금 첨가제들의 효능 및 상기 논의된 1 차 전류 분포 전계 효과 (primary current distribution field effect) 를 보상하는 능력이 전류 밀도와 함께 감소하고 노출된 피처들은 또한 전해질의 금속 이온 소스에 보다 많이 노출되어, 질량 이송에 대해 보다 낮은 저항을 제공하기 때문이다. 따라서, 금속 층의 타깃 균일성을 달성하기 위해, 종종 그렇지 않으면 바람직한 것보다 보다 느린 레이트로 전기 도금되어야 한다. 일부 경우들에서, 타깃 균일성은 임의의 (심지어 매우 느린) 도금 레이트로 획득할 수 없다. 본 명세서에 개시된 바와 같은 일 옵션은 보다 빠른 레이트로 전기 도금하고 이어서 본 명세서에 기술된 방법들을 사용하여 전기 평탄화하는 것이다. 궁극적으로, 많은 실시 예들에서, 제공된 방법들의 사용으로, 미리 결정된 타깃 균일성 레벨에 대한 보다 높은 순 (net) 프로세싱 레이트들 및 툴 쓰루풋이 전기 도금에 이어 전기 평탄화로 획득될 수 있다. 다른 경우들에서, 본 명세서에 기술된 방법들 및 장치를 사용하여, 임의의 도금 레이트 (매우 느린 도금 레이트 포함) 에서 종래의 도금만 (plating-only) 방법들에 의해 획득될 수 없는 균일성 레벨들을 획득할 수 있다.
도 2a를 참조하면, 동작 (203) 에서, 금속은 최종 타깃 금속 두께보다 보다 큰 레벨로 리세스된 피처들 내로 전기 도금되고, 여기서 가장 빠른 피처의 충진과 가장 느린 피처의 충진 사이의 도금 레이트 비는 R1이다. 피처 충진 비들의 기술에서 본 명세서에 사용된 금속 증착 레이트 및 금속 제거 레이트는 시간-평균 레이트들을 지칭한다. 예를 들어, 도 1b에 도시된 기판에서, 피처들은 타깃 레벨 (115) 보다 보다 높은 레벨로 구리와 같은 금속 (113) 으로 충진된다. 도시된 예에서, 가장 빠른 피처 충진은 격리된 피처 (119) 및 가장 느린 충진은 피처 (117) 에서 발생한다. 이들 피처들 간의 시간-평균 도금 레이트들의 비는 충진 후 획득된 두께들의 비로부터 결정될 수 있다. 타깃 레벨을 넘는 과도금 (overplating) 은 통상적으로 타깃 도금된 두께의 약 10 ％보다 보다 클 수도 있고, 예컨대 타깃 두께보다 약 10 ％ 내지 약 50 ％ 보다 크다. 과도금된 금속은 금속 제거 동안 균일성이 개선됨에 따라 후속하는 전기 화학적 제거 단계에서 제거된다 (희생된다). 과도금의 양은 타깃 피처 대 피처 균일성 요건, 목표된 피처 평탄도, 동작 비용 및/또는 쓰루풋 요건, 및 R1 비를 포함하지만 이로 제한되지 않는 몇몇 고려 사항들에 종속된다.
일반적으로, 전기 도금 단계는 다양한 레벨들의 리세스된 피처 충진에서 중단될 수 있다. 일부 실시 예들에서, 전기 도금 후 기판은 도 1b에 도시된 바와 같이 부분적으로 충진된 피처들을 포함한다. 일부 실시 예들에서, 리세스된 피처들은 완전히 충진되고 심지어 마스크의 레벨 위로 돌출하는 금속의 전부 또는 일부를 포함할 수도 있다. 일부 실시 예들에서, 전기 도금 후 돌출하는 금속은 인접한 피처, 또는 기판의 필드 영역 상의 연속적인 금속 층 사이에 브리지를 형성하도록 병합되지 않는다 (측방향 성장은 충분하지 않다). 그러나, 일부 실시 예들에서, 금속은 연속적인 금속 층이 2 개 이상의 충진된 피처들에 걸친 필드 영역 상에 형성되는 (예를 들어, 피처들 사이에서 브리징이 발생하는) 정도 또는 레벨로 증착될 수도 있다. 이는 포토레지스트 (213) 내에 존재하고 시드 층 (215) 에 의해 전기적으로 접속된 피처들 (207, 209 및 211) 이 버섯형 금속 돌출부들 (217) 이 피처 각각 위에 형성되도록 금속으로 과충진되는, 도 2b에 도시된 구조로 예시된다. 또한, 금속 브리지 (219) 가 2 개의 인접한 버섯형 돌출부들 (217) 사이에 형성된다. 예시된 예에서, 브리지는 보다 격리된 피처 (211) 로 연장하지 않는다.
단일 기판은 전기 도금 후에 상이한 타입들의 충진된 피처들을 포함할 수도 있다는 것을 주의한다. 예를 들어, 일부 실시 예들에서, 기판은 전기 도금 후에 부분적으로 충진된 리세스된 피처들 및 완전히 충진된 피처들을 포함할 수도 있다. 다른 경우들에서, 피처들은 (충진된 금속의 양과 무관하게) 서로 기하학적으로 상이할 수도 있고, 일부 피처들은 일반적인 시작 기판 평면 아래에 하나 이상의 리세스들 (예를 들어, 필라-포스트 내부의 비아) 을 갖는다. 도 2c는 필라 아래에 배치된 비아 (223) 와 필라 (221) 를 결합하는 피처들을 예시한다. 이에 더하여, 일부 피처들은 필라와 라인의 조합을 포함할 수도 있다. 이러한 결합된 피처는 라인 (225) 이 비아 (227) 위에 배치되는 도 2d에 예시된다. 도 2c 및 도 2d는 포토레지스트 제거 후 충진된 피처들의 개략적인 측면도를 제공한다.
가장 통상적으로, 피처 각각은 전기 도금 단계에서 최초 리세스된 깊이의 적어도 약 50 ％까지 충진된다. 충진량과 무관하게, 프로세스는 피처 각각에서 금속을 전기 화학적으로 제거하고 전기 화학적 제거는 피처 두께들의 평균이 타깃 두께 레벨에 접근하는 지점에서 중단되는, 동작 (205) 으로 이어진다. 전기 화학적 제거 프로세스는 도금만 (plating-only) 프로세스와 비교하여 균일성을 개선하고 (두께 변동을 감소시킴), 전기 화학적 금속 제거 프로세스는 가장 빠르게 도금된/충진된 피처와 가장 느리게 도금된/충진된 피처 사이에서 R2로 지칭되는 금속 제거-레이트-비가 동일한 쌍 사이의 금속 증착 (도금) 비인 R1보다 보다 크도록 구성된다. 이 R2 > R1의 관계는 이제 설명하는 평탄화 프로세스의 성공에 중요하다. R2가 R1과 같으면, 가장 느리게 도금된 피처에 대한 가장 빠르게 도금된 피처의 상대적인 두께는 실질적으로 변하지 않을 것이다 (그리고 부가된 프로세싱은 어떠한 두께 균일성 개선도 달성하지 않을 것이기 때문에 유용하지 않을 것이다). 이를 입증하는 간단한 예로서, 가장 빠른 피처의 도금 레이트는 가장 느린 피처의 두 배이고 (R1 = 2), 타깃 두께는 20 ㎛라고 상상할 수 있다. 이 경우 가장 빠른 피처는 2x20 = 40 ㎛의 두께로 도금될 것이고 가장 느린 피처는 1x20 = 20 ㎛의 두께로 도금될 것이다 (우리는 보다 얇은 피처가 이 예에서 타깃 두께에 도달하게 한다). 이제 피처들을 보다 길게 예를 들어, 각각 2x25 = 50 ㎛ 및 1x25 = 25 ㎛로 도금한다면, 그리고 R2 = R1 = 2이면, 이들 피처들로부터 금속의 제거는 동일한 2 대 1 상대적인 레이트로 발생할 것이다. 구체적으로, 20 ㎛까지 보다 얇은 피처로부터 5 ㎛를 제거하고, 보다 빠른 도금 피처로부터 2x5 = 10 ㎛가 제거될 것이다. 이어서 전기 화학적 제거 후 획득된 최종 피처들은 도금만 경우 (각각 40 및 20 ㎛) 와 비교하여 변하지 않을 것이다. R2가 R1보다 보다 작을 때, 피처들의 상대적인 두께 차는 도금에 이어 전기 화학적 금속 제거 프로세스를 채용함으로써 발산한다 (보다 나쁘거나 보다 커진다). 전기 화학적 금속 제거 프로세스에서 금속 제거 비 R2가 선행하는 도금 프로세스에 대한 R1보다 보다 클 때만, 순 프로세스는 개선된 두께 균일성을 발생시킬 것이다. 따라서, 프로세스가 유용하기 위해, R2/R1의 비는 1보다 보다 커야 하고, 예를 들어 R2/R1은 약 1.1보다 보다 커야 하고, 예를 들어 약 1.15보다 보다 커야 한다. 높은 프로세스 효율이 요구되는 일부 경우들에서, R2/R1은 약 1.25보다 보다 커야 한다. R1과 R2 비들 사이에 필요한 관계는 R1을 가능한 1.0에 가깝게 최소화하고 그리고/또는 R2를 최대화하도록 하나 이상의 파라미터들을 구성함으로써 달성될 수 있다. 예를 들어, 상기 기술된 바와 같이, 일부 실시 예들에서, 피처들의 상이한 표면들 상 증착의 동역학을 수정함으로써 1 차 전류 분포 또는 오믹-장-분포 (ohmic-field-distribution) 의 효과들을 상쇄할 수 있는 전기 도금 용액 내 특정한 도금 첨가제들을 채용함으로써 R1을 감소시키는 것이 가능하다. 일부 실시 예들에서, 전기 도금은 R1*에 대해 R1을 감소시키도록 구성된 전기 도금 억제제 중 하나 이상 및/또는 전기 도금 레벨러 (leveler) 중 하나 이상을 함유하는 용액에서 수행되고, 여기서 R1*은 이러한 첨가제들 또는 R1*을 감소시킬 목적으로 취해진 다른 조치들의 부재시 획득되는 비이다. 어떠한 모델 또는 이론에도 얽매이지 않고, R1*은 "1 차 전류 분포", 전기장 분포 및 다양한 노출된 피처들 중의 노출들에 대한 상대적인 이온 저항에 의해서만 조절되는 도금 전류 분포로 공지된 결과로 볼 수 있다. 보다 격리된 피처들은 용액에 보다 많이 노출되는 경향이 있고 이들에 도금되는 전류에 대해 보다 많은 이온 경로를 갖고, 따라서 보다 낮은 저항 및 보다 높은 도금 레이트들을 갖는 경향이 있다. 1 차 전류 분포는 본 명세서에서 방정식 (3) 으로 제공된 바와 같이 특정한 제한 전기 화학적 경우들에서 라플라스 방정식에 의해 좌우된다.
R1*을 R1로 환원시키는 것 (또는 전기 도금 단계에서 첨가제들을 첨가함으로써 전류 분포를 1 차 전류 분포보다 보다 균일하게 하는 것) 의 중요성은 다음과 같이 예시될 수 있다. 전기 도금을 겪는 기판에서 R1*이 2이고 이온 전류장의 분포에 의해 주로 결정된다면, 상기 기술된 바와 같이, 후속하는 전기 화학적 제거 동안, R2 (동일한 장의 분포에 의해 결정되지만, 반대 방향) 는 또한 약 2일 것이다 (이를 증가시키기 위한 조치들이 취해지지 않거나 취해질 수 없다면). 이 경우, 균일성의 개선이 달성되지 않을 것이다. 라플라스 방정식으로부터 알 수 있는 바와 같이, 1 차 전류 분포는 특정한 전도도 또는 전해질의 다른 특성들에 종속되지 않는다. 그러므로 1 차 전류 분포 (또는 이 예에서 R1*) 는 항상 R2보다 작지 않을 것이다. 본 명세서에 제공된 바와 같이, 예를 들어, 첨가제들을 첨가하는 표면 저항을 채용함으로써 R1*을 R1로 환원시켜야 한다. 용액과 계면의 결합된 저항에 의해 좌우되는 전류 분포는 2 차 전류 분포로 참조된다. R1*이 도금 첨가제들을 첨가하는 것 이외의 방법들에 의해 R1로 환원될 수 있는 예외들이 존재할 것이라는 것이 이해된다. 예를 들어, 이러한 방법 중 하나는 그렇지 않으면 가장 빠른 도금 피처의 확산 또는 대류 저항이 실질적이거나 우세해지고 (3 차 전류 분포로 지칭됨) 전기장 노출들로 인해 보다 신속하게 달리 도금될 피처들이 보다 큰 등가의 총 저항, 또는 보다 적게 노출된 피처들보다 훨씬 보다 높은 저항들의 질량 이송을 갖는 조건들을 수정하는 것에 의한다. 그러나, 전기 도금 또는 다른 방법들 동안 억제제 및/또는 레벨링 첨가제들의 첨가로 인해, R1이 R1*에 비해, 예를 들어, 1.5로 감소된다면, R2가 2인 에칭-백은 보다 두꺼운 격리된 구조체들의 보다 빠른 에칭을 발생시킬 것이고 균일성의 개선으로 이어질 것이다.
동작 (205) 후에 형성된 구조체가 도 1c에 도시되고, 금속 충진물 (113) 이 3 개의 피처들 (107, 108, 및 109) 모두에서 타깃 레벨 (115) 로 전기 화학적으로 에칭되어 다이 내 균일성이 개선된다는 것을 알 수 있다. 전기 평탄화를 위한 프로세스 조건들은 본 명세서에 기술될 바와 같이, 별개의 전기 화학적 레짐들의 활용을 통해 개선된 균일성 제어를 위해 구성될 수 있다. 일부 실시 예들에서, 방법은 전기 화학적 에칭-백 프로세스의 종료 또는 엔드포인트를 전량 분석으로 (coulometrically) 결정하는 것을 수반한다. 타깃 두께에서 도금을 종료하고 최종 타깃 두께까지 에칭-백하기 위한 전량 측정 (coulometric) 제어는 도금 및 에칭-백 프로세스 모두가 거의 100 ％와 같은 전류 효율 (전류 효율은 금속 증착 또는 제거를 발생시키는 전류의 분율임) 을 가질 때 가장 쉽고 바람직하게 구현된다. 일반적인 황산 전해질/황산 구리 전해질의 구리 도금의 경우, 전류 효율은 100 ％이지만, 동일한 전해질을 사용한 에칭은 통상적으로 100 ％보다 훨씬 보다 작고 (예를 들어, 53 ％), 실제 값은 에칭 레이트, 에칭 온도, 벌크 용액 농도들, 플로우/대류 조건들 및 시간에 따라 가변한다. 따라서, 이하 배치된 바와 같이, 파라미터로 일정한 100 ％에 가까운 전류 및 에칭/폴리싱 효율 (예를 들어, 적어도 약 90 ％ 전류 효율, 예컨대 적어도 약 95 ％ 전류 효율) 을 갖는 바람직한 도금 및 전기 화학적 제거 전해질들이 사용된다. 전량 측정 방법은 금속 제거 동안 금속 제거 셀을 통과하는 전하를 측정하고 이 전하를 타깃 레벨 이상의 과도금 동안 전기 도금 셀을 통과한 전하와 비교하는 것을 수반한다. 도금 프로세스 및 에칭 프로세스 모두가 동일한 전자 상태 양이온을 형성할 때 (예를 들어, 도금은 구리를 Cu+2에서 Cu로 환원시키고, 에칭은 2 전자 단계 프로세스에서 Cu를 Cu+2로 산화시킨다), 에칭-백은 일단 금속 제거 셀을 통과하는 전하가 미리 결정된 값을 초과하면 (예를 들어, 타깃 레벨 이상의 과도금에서 통과된 전하) 중단될 수 있다.
일단 전기 화학적 에칭-백이 완료되면, 마스크 층 (105) 이 제거되고 (예를 들어, 포토레지스트는 포토레지스트 스트립핑에 의해 제거될 수 있음), 도 1d에 도시된 바와 같이, 복수의 금속 범프들 및/또는 필라들 (113) 을 갖는 기판이 획득된다. 시드 층 (103) 은 후속 에칭 동작에서 제거될 수 있다.
본 명세서에 제공된 방법들에 의해 개선될 수 있는 또 다른 타입의 균일성은 피처 내 균일성이다. 이 프로세스는 도 3a 내지 도 3d에 도시된 개략적인 단면 구조들 및 도 4에 도시된 프로세스 흐름도로 예시된다. 프로세스는 쓰루 마스크 피처를 갖는 기판을 제공함으로써 (401) 에서 시작된다. 이 기판은 쓰루 마스크 리세스된 피처 (107) 가 포토레지스트 층 (105) 내에 존재하는 도 3a에 예시된다. 다음에, 도 4의 (403) 에서, 금속은 도 3b에 도시된 바와 같이, 타깃 레벨 (115) 위의 리세스된 피처 내로 전기 화학적으로 증착된다. 이 경우, 금속 충진물 (113) 은 피처의 직경에 걸쳐 보다 두껍고 보다 얇은 부분들이 있기 때문에 피처 내에서 고르지 않다. 일반적으로, 피처 내 불균일성은 (도금된 피처의 중심이 피처의 주변 부분보다 보다 두꺼운) 볼록한 돔형 피처들, (도금된 피처의 중심이 피처의 주변 부분보다 보다 얇은) 오목한 접시형 (dished) 피처들, 및 복수의 작은 돌출부들 및 리세스들을 포함할 수도 있는 거친 피처들을 포함하지만, 이로 제한되지 않는 다양한 형상들로 나타날 (manifest) 수도 있다. 피처들 내에서 불균일한 형상들의 근본적인 원인들은 피처 대 피처 변동 (예를 들어, 1 차 장 효과들, 및 피처 플로우 순환 내 불균일) 을 야기하는 많은 동일한 인자들을 포함한다. 프로세스는 동작 (405) 에서 피처 내 균일성을 개선하는 동안 타깃 레벨까지 금속의 일부를 전기 화학적으로 제거함으로써 이어진다. 발생되는 구조체는 피처의 형상이 개선되고 금속 충진물 (113) 이 타깃 레벨 (115) 에서 평탄화되는 도 3c에 도시된다. 이어서 프로세스는 평탄화된 상단 부분을 갖는 단일 필라 (113) 를 예시하는 도 3d에 도시된 구조체를 제공하는 포토레지스트의 제거로 계속될 수도 있다.
다이 내 불균일성 및 피처 내 불균일성의 수학적인 계산이 도 5a 및 도 5b에 각각 예시된다. 도 5a는 WID (within-die) 불균일성을 예시한다. 복수의 다이들을 갖는 웨이퍼 상에서, 피처 높이들의 범위 (가장 높은 피처와 가장 짧은 피처 간의 차) 가 다이 각각에 대해 계산되고, 2로 나뉜다. 기판 상의 모든 다이에 대한 이들 절반 범위들의 평균은 WID 불균일성의 척도를 제공한다. 도 5b는 WIF (within-feature) 불균일성의 계산을 예시한다. 복수의 피처들을 갖는 기판 상에서, 피처의 가장 두꺼운 부분과 피처의 가장 얇은 부분 사이의 차로서 피처 각각에 대해 범위가 계산된다. 이들 범위들의 평균은 피처 내 불균일성이다. 이들 계산들이 마스크의 제거 후 피처들에 적용된 바와 같이 도 5a 및 도 5b에 예시되지만, 마스크 제거 전에 불균일성을 유사하게 계산하고 그리고/또는 추정할 수 있다는 것이 이해된다.
유리하게, 본 명세서에 제공된 방법들은 다이 내 균일성 단독으로 또는 피처 내 균일성 단독으로, 뿐만 아니라 조합하여 채용될 수 있다. 예를 들어, 개발된 전기 화학적 에칭 방법들은 상이한 높이들을 갖는 충진된 피처들을 갖는 기판들을 평탄화하도록 사용될 수 있고, 피처들 자체는 오목하거나 볼록한 형상들 또는 거친 표면과 같은 두께 불규칙성들을 가질 수 있다.
또한, 본 명세서에 제공된 방법들은 WIW (in-wafer non-uniformity) 를 개선하도록 사용될 수 있다. 일부 실시 예들에서, 웨이퍼 기판의 특정한 영역들은 목표된 것보다 보다 두껍거나 보다 얇은 전기 도금을 경험할 수도 있다. 이는 시드 층 두께 및/또는 마스크 층 두께의 웨이퍼에 걸친 변동들로 인해, 또는 보다 일반적으로 도금 프로세스 또는 도금 장치를 최적으로 설계할 때 불량하거나 제한된 능력으로 인해 발생할 수도 있다. 이에 더하여, 이는 (통상적으로 웨이퍼 또는 기판의 에지에 위치된) 다이를 포함하고 누락된 피처들의 다이 영역 또는 누락된 다이 또는 누락된 부분적인 다이에 인접한 기판들에서 발생할 수도 있다. 이 기하 구조는 "로딩 효과 (loading effects)"를 발생시키고 피처들이 누락된 영역들 근방에서 보다 두꺼운 도금을 발생시킬 수도 있다. 방사상 및 방위각 WIW 불균일성은 때때로 웨이퍼의 직경에 걸쳐, 주변부 둘레에, 또는 전체 웨이퍼에 걸쳐 복수의 위치들에서 다이의 단일 피처 타입 상에서 측정된 두께 절반 범위로서 측정된다. 제공된 전기 화학적 제거 방법들은 이들 경우들에서 전기 도금된 금속의 균일성을 성공적으로 개선할 수 있다. 일부 실시 예들에서, 제공된 방법들은 2 ％ 미만의 WIF, 3 ％ 미만의 WID, 2 ％ 미만의 WIW 및 이들의 임의의 조합을 갖는 기판들을 제공하도록 사용될 수 있다.
전기 화학적 금속 제거 프로세스 조건들
본 명세서에 제공된 전기 화학적 금속 제거 프로세스는 (연속적인 및 불연속적인) 금속 층들의 균일성을 개선하도록 구성되고, 쓰루 마스크 도금된 피처들, 특히 (연속적인 금속 층이 필드 상에 증착되기 전에 도금이 종료되면) 불연속적인 노출된 금속 층을 갖는 피처들의 균일성을 개선하는데 특히 잘 맞는다. 이러한 기판들은 노출된 금속의 영역들 및 노출된 유전체의 영역들 (예를 들어, 포토레지스트와 같은 마스크) 을 포함하고, 표면 상의 금속 층의 이러한 불연속성은 전기 도금 및 전기 화학적 금속 제거 모두에 특정한 과제들을 제시한다. 일부 실시 예들에서, 본 명세서에 제공된 방법들은 전기 화학적 에칭-백 동안 균일성을 개선하기 위해 웨이퍼의 표면에서 전해질 유체 역학을 구성한다. 일부 실시 예들에서, 방법들은 개선된 균일성을 위해 (기판에서 전위 및/또는 전류 제어를 통해) 전기 화학적 레짐을 구성한다. 일부 실시 예들에서, 방법들은 에칭-백의 균일성을 개선하기 위해 전해질의 조성을 구성한다. 일부 실시 예들에서, 많은 수의 웨이퍼 기판들 (예를 들어, 약 50 개 초과, 예컨대 약 100 내지 5000 개) 이 실질적으로 동일한 전해질을 사용하여 순차적으로 프로세싱될 수 있고, 이에 따라 웨이퍼 간 에칭-백의 재현성 (reproducibility) 을 개선하도록 전기 화학적 금속 제거 장치의 연속적인 사용 동안 실질적으로 일정한 농도로 전해질 컴포넌트들을 유지하기 위한 방법들이 제공된다. 방법들은 금속 제거 동안 캐소드 또는 캐소드 상에 금속 도금시 형성된 수소를 분리, 제거 및 희석하는 단계를 더 수반할 수도 있다. 이들 방법들의 특징들은 개별적으로 또는 서로 조합하여 사용될 수 있다.
본 명세서에 제공된 바와 같이, 전기 평탄화는 일반적으로 노출된 금속 층 (연속성 또는 불연속성) 을 갖는 기판의 작업면을 전기 평탄화 장치 내에 담긴 전해질 내로 침지시키는 단계, 및 노출된 금속 층의 균일성을 개선하기 위해, 예를 들어, 다이 내, 웨이퍼 내 및/또는 피처 내 균일성을 개선하기 위한 프로세스 조건들을 구성하는 동안, 방정식 (2) 에 의해 도시된 바와 같이, 금속이 전해질 내로 전기 화학적으로 용해되도록 기판을 애노드로 바이어싱하는 단계를 수반한다. 기판은 기판의 전도성 부분에 연결되고 전력 공급부에 전기적으로 접속되는 전기적 콘택트들을 사용하여 애노드로 바이어싱된다. 기판이 쓰루 마스크 피처들을 포함할 때, 콘택트들은 유전체 마스크 층 아래에 놓인 전도성 연속적인 시드 층으로 이루어진다. 콘택트들은 통상적으로 (반드시 그런 것은 아님) 기판의 주변부에서 이루어진다. 전기 평탄화 장치는 또한 활성 캐소드, 또는 불활성 캐소드일 수 있는, 캐소드 카운터 (counter) 전극을 포함할 것이다. 활성 캐소드들의 예들은 스테인리스 스틸, 철 또는 니켈 캐소드들을 포함하고, 이는 전해질 내의 금속 이온들을 환원시킴으로써 프로세스 동안 쉽게 도금될 수 있다. 예를 들어, 구리가 기판으로부터 제거되고 전해질에 용해될 때, 구리 금속 층이 활성 캐소드 상에 증착될 것이다. 불활성 캐소드에 대해, 환원 프로세스의 전부 또는 일부는 수성 전해질에서 수소 가스를 생성하기 위한 양성자 환원과 같은, 기판 상의 전기 평탄화 프로세스에 의해 제거되는 금속의 환원 이외의 전기 화학적 반응을 발생시킨다. 금속 증착 및/또는 수소 가스 방출은 애노드에서 기판 금속 제거 프로세스 동안 캐소드에서 발생할 수 있다. 예를 들어, 제거된 금속이 구리일 때, 반응 (4) 및 반응 (5) 는 애노드로 바이어싱된 기판에서 발생하고, 반응 (6) 내지 반응 (8) 은 캐소드에서 발생한다.
애노드 반응들:
Cu0 (s) - e → Cu+ (4)
Cu+ - e → Cu2 + (aq) (5)
캐소드 반응들:
Cu+ + e → Cu0 (s) (6)
Cu2 + + e → Cu+ (7)
2H+ (aq) + 2e → H2 (g) (8)
제공된 방법들의 일 실시 예에 따라, 금속 제거 동안 기판의 표면에서 전해질의 플로우는 기판의 작업 표면과 콘택트하는 전해질의 횡방향 플로우 (transverse flow) 가 있도록 구성된다. 전기 화학적 에칭-백 동안 횡방향 플로우의 사용은 에칭-백 동안 금속 층의 균일성을 개선하게 하는데, 이는 피처들로 그리고 피처들로부터 전해질의 질량 이송을 용이하게 하기 때문이다. 이 방법에 대한 프로세스 다이어그램은 도 6에 도시된다. 프로세스는 금속 층을 갖는 기판을 제공함으로써 (601) 에서 시작된다. 이 방법은 일반적으로 연속적이고 불연속적인 금속 층들을 갖는 기판들을 포함하는 다양한 기판들 상에서 사용될 수 있다. 그러나, 기판이 노출된 금속 (불연속성) 및 노출된 유전체 모두를 갖고, 금속 피처들이 예를 들어, 도 1b에 도시된 바와 같이 연속적인 시드 층에 의해 노출된 유전체 밑에 전기적으로 접속되는, 쓰루 마스크 도금된 피처들의 에칭-백에 특히 유용하다. 이는 주로 유전체 재료에 의해 분리된 피처들에 대한 필드 로딩 및 노출 효과 차들의 우세한 피처 밀도 변동성 때문이다. 연속적으로 전도성이고 상호 연결된 도금 가능하거나 에칭 가능한 필드의 일부인 리세스된 피처들 (예컨대 다마신 도금된 웨이퍼에서 통상적임) 은 필드 금속의 존재로 인해 동일한 정도의 가변 전기장 농도들 또는 확산 노출의 변동성을 경험하지 않는다. 도금 또는 에칭은 피처들 사이에서 동시에 발생하고, 이러한 프로세스들은 전체 일반 표면 상에서 발생한다. 유전체 내에 임베딩되고 (embed) 서로 분리된 피처들은 치밀한 피처 농도들의 영역과 보다 덜 치밀한 피처 농도들의 영역 사이에서 필드 및 환경적 노출에서 훨씬 보다 큰 정도의 콘트라스트 (contrast) 를 갖는다. 쓰루 마스크 피처들의 에칭-백에 더하여 또는 이와 조합하여, 횡방향 플로우 실시 예는 (예를 들어, 적어도 약 5 ㎛/분의 평균 금속 제거 레이트들을 갖는) 신속하고 공간적으로 균일한 제거 레이트들로 쓰루 레지스트 도금 및 에칭-백 및 이러한 상황에서 전해질 질량 이송에 대한 높은 수요로 인해 (예를 들어, 약 100 ㎛보다 보다 큰 폭을 갖는) 보다 큰 피처들, 및 (예를 들어, 2:1보다 보다 큰 종횡비들을 갖는) 보다 높은 종횡비 피처들로부터 에칭-백에 특히 유용하다.
다시 도 6을 참조하면, (603) 에서 프로세스는 기판을 애노드로 바이어싱하고 기판을 전해질 내로 침지시킴으로써, 그리고 (605) 에서 플로우, 바람직하게는 공간적으로 균일한 플로우, 가장 바람직하게 기판과 콘택트하는 전해질의 균일한 횡방향 플로우를 제공하고 금속 층의 균일성을 개선하면서 기판으로부터 금속을 전기 화학적으로 제거함으로써 이어진다. 전해질의 횡방향 플로우는 기판의 작업 표면에 실질적으로 평행한 방향의 전해질의 플로우이다. 어떠한 특정한 모델 또는 이론에 얽매이지 않고, 금속 피처들이 유전체의 평면 아래로 리세스될 때 (예컨대 피처가 포토레지스트의 평면 아래까지 도금되는 마스크된 쓰루 레지스트 도금이 채용될 때), 표면 위의 영역에서 횡방향 플로우는 향상된 질량 이송 및 프로세싱 레이트들을 야기하는, 마스크 개구부 리세스된 캐비티들 내부에 순환적인 세척 (irrigating) 플로우 패턴들을 생성한다고 여겨진다. 본 명세서에 제공된 전해질의 횡방향 플로우는 기판의 회전 이외의 방법에 의해 제공된다. 또한 플로우에 기여하는 회전 이외의 방법이 있어야 하고, 바람직하게 회전보다 큰 정도로 있어야 한다. 일반적으로, 회전만 (rotation-only) 은 방사상으로 균일한 이송 플로우를 제공하지 않고, 예를 들어 기판의 중심을 가로질러 어떠한 횡방향 플로우도 제공하지 않고, 이는 웨이퍼 레벨 프로세스 균일성에 유해하다. 물론, 기판 회전은 횡방향 플로우의 일부에 기여할 수도 있지만, 이는 주로 시간 평균 균일 플로우 필드를 생성하고 웨이퍼 주변부 근방의 플로우를 증가시키도록 사용된다. 본 명세서에 제공된 방법들은 (기판 작업 표면에 바로 인접하고 기판의 중심 지점을 교차하는, 기판 표면에 평행한 플로우 벡터를 참조하는), 기판의 중심을 가로지르는 플로우 속도가 적어도 약 3 ㎝/s (예를 들어, 적어도 약 5 ㎝/s, 적어도 약 10 ㎝/s, 또는 적어도 약 20 ㎝/s) 가 되도록 횡방향 플로우를 제공한다. 일부 실시 예들에서, 횡방향 플로우는 전체 전기 화학적 금속 제거 프로세스 동안 제공된다. 예를 들어, 일부 실시 예들에서, 횡방향 플로우는 전기 화학적 금속 제거 프로세스가 수행되는 시간의 적어도 50 ％ 또는 적어도 80 ％ 동안 제공되어야 한다. 예를 들어, 일부 실시 예들에서, 횡방향 전해질 플로우는 패들 운동들의 방향들의 변화 사이에 짧은 유휴 시간을 수반할 수도 있는 왕복 패들 메커니즘에 의해 생성될 수 있다.
전해질의 횡방향 플로우는 이로 제한되지 않지만 전해질이 기판의 작업 표면에 실질적으로 평행한 방향으로 기판에 근접하게 셀로 들어가도록 전해질의 측방향 주입; 다양한 플로우 전환 기법들 (divert techniques) 을 사용하여 전해질 플로우의 횡방향 컴포넌트를 생성하거나 증가시키기 위한 플로우의 전환, 왕복 패들 또는 패들 휠 운동과 같은 이동하는 엘리먼트들을 사용하는 셀 내 횡방향 플로우의 생성, 및 이들 방법들의 임의의 조합을 포함하는, 다양한 방법들을 사용하여 생성될 수 있다.
도 7a는 횡방향 플로우를 생성하기 위한 플로우 전환 방법을 예시한다. 이 예에서, 전해질 플로우는 웨이퍼 기판을 향해 상향으로 지향된다. 전해질은 웨이퍼에 매우 근접하게 (예를 들어, 약 10 ㎜ 이내) 포지셔닝된, 이온 저항성 이온 투과성 엘리먼트 (ionically resistive ionically permeable element) (701) 를 통해 상향 운동으로 통과하고, 하단에서 엘리먼트의 기판-대면 표면, 측면들 상의 플로우 전환기 엘리먼트 (703) 의 상단 및 벽에 의한 웨이퍼의 작업 표면에 의해 규정된 의사 챔버 (pseudochamber) 로 들어간다. 플로우 전환기 엘리먼트의 벽은 일반적으로 엘리먼트의 원주를 따르고 그리고 화살표들로 도시된 바와 같이 전해질로 하여금 의사 챔버를 나가게 하는 하나 이상의 개구부들을 갖는 벤트 (vent) 영역을 갖는다. 벤트 영역은 방위각으로 비대칭적으로 포지셔닝되고, 이에 따라 엘리먼트로부터 방출되는 전해질 플로우의 웨이퍼의 중심 지점에 걸쳐 0이 아닌 속도를 갖는 전해질의 횡방향 플로우로 전환을 발생시킨다.
도 7b는 횡방향 전해질 플로우가 측방향 전해질 주입 및 플로우 전환의 조합을 사용하여 획득되는 예를 예시한다. 도 7b에 도시된 예에서와 같이, 전해질은 엘리먼트 (701) 를 통해 상향으로 흐르고 플로우 전환기 (703) 에 의해 횡방향 플로우로 전환되지만, 이에 더하여 일반적으로 플로우 전환기의 벤트 영역을 향한 방향의 기판 표면에 실질적으로 평행하게 전해질을 주입하는 전해질 주입 포트 (705) 가 있다.
이들 예 들은 횡방향 플로우 생성의 예시들을 제공하지만, 횡방향 플로우 생성을 위한 다른 방법들이 사용될 수 있다는 것이 이해된다. 예를 들어, 이온 저항성 이온 투과성 엘리먼트의 존재는 일부 실시 예들에서 요구되지 않을 수도 있다.
일부 실시 예들에서, 횡방향 플로우를 사용하여 전기 화학적 금속 제거 동안 웨이퍼를 회전시키는 것이 바람직하다. 회전은 금속 제거 과정 동안 (웨이퍼 상의 지점이 기준 지점으로 간주된다면) 횡방향 플로우 벡터 방향을 변화시킬 것이고 따라서 피처 내 균일성을 개선할 것이다. 회전 레이트는 바람직하게 느려야 하고, 일부 실시 예들에서, 각 회전 레이트 (angular rotation rate) 는 기판의 에지에 접하는 선형 속도 Vθ가 기판의 에지에서 횡방향 플로우의 레이트를 초과하지 않도록 해야 한다는 것이 발견되었다. 선형 속도는 방정식 (9) 에 의한 각 회전 속도와 관련된다.
Vθ = πDω (9)
여기서 D는 기판의 직경 (예를 들어, 30 ㎝) 이고 ω는 각 회전 레이트 (초 당 분수 회전 수) 이다. 예를 들어, 에지를 가로지르는 횡방향 플로우 레이트가 10 ㎝/s이고 웨이퍼의 직경이 30 ㎝이면, 각 회전 레이트는 ω <10/(π×30) = 0.106 RPS (revolutions per second) 미만 또는 약 6.4RPM (rotations per minute) 이어야 한다. 바람직하게, 각 회전 레이트는 웨이퍼 에지 및 횡방향 전해질 플로우의 상대적인 선형 속도들에 상당한 기여도를 제공하지 않도록, 이러한 방식으로 도출된 레이트, 예를 들어, 상기 예에서 2 rpm보다 실질적으로 보다 작아야 한다. 웨이퍼는 일부 예들에서 회전 레이트가 약 0.5 내지 30 rpm, 예컨대 약 0.5 내지 12 rpm이다.
전해질 조성
금속 제거 동안 사용되는 전해질은 통상적으로 산, 바람직하게 중간 내지 고 점도 (예를 들어, 약 4 cP 초과의 점도를 갖는) 를 갖는 산, 예컨대 인산 (H3PO4), 1-하이드록시에틸리덴-1,1 디포스폰산 (HEDP), 및/또는 알칸설폰산 (예를 들어, 메탄설폰산, 에탄설폰산 또는 프로판설폰산) 을 함유하는 전기 전도성 액체이다. 전해질은 이들 산들 서로뿐만 아니라 황산, 또는 아세트산과 같은 다른 산들의 혼합물을 함유할 수도 있다. 일부 실시 예들에서, 비 산성 점도 증점제, 예컨대 글리세롤 또는 에틸렌 글리콜이 전해질에 사용될 수 있다. 메탄설폰산의 농축된 용액들은 주석, 은, 납, 및 이들 금속들의 합금들, 예를 들어 SnAg 합금들과 같은 특정한 금속들의 제거 프로세싱에 특히 유용한 것으로 밝혀졌다. 다양한 산들이 사용될 수도 있지만, 인산 및 HEDP는 저비용 때문에 구리, 니켈, 및 코발트를 전기 화학적으로 제거하기 위해 바람직하고, 이들 산들의 사용은 전기 화학적 금속 제거 동안 용액으로부터 금속성 구리, 니켈 또는 코발트 입자들의 침전을 최소화하거나 발생시키지 않기 때문이다. 대조적으로, 예를 들어, 전기 화학적 구리 제거 동안 황산의 사용은 금속의 + 1 상태, Cu+만으로 금속의 산화 및 후속하는 Cu2 + 및 Cu0 금속 입자들로의 제 1 구리 이온의 불균형 반응 (disproportionation) 으로 인해 형성되는 것으로 여겨지는, 상당한 양의 금속성 구리 입자들의 형성을 발생시킬 수 있다. 입자 형성은 기판 및 다른 장비 상의 결함 및 프로세스 어려움을 야기할 수 있고, 바람직하게 방지되어야 한다. 점성 제거 전해질은 킬레이트 제, 예를 들어, 유기 포스포네이트들을 포함하는 착화제를 포함할 수도 있다.
일반적으로, 전해질에서 인산 및/또는 HEDP와 조합하여 사용될 수 있는 산들은 황산, 메탄설폰산, 아세트산, 과염소산, 등을 포함한다. 이들 산들의 혼합물들이 또한 사용될 수 있다. 이들 산들은 니켈, 코발트, 주석은 합금, 등과 같은 구리 이외의 금속들을 제거하는데 보다 적합하다. 전해질 내 산의 농도 및 용액의 점도는 바람직하게 높아야 한다. 예를 들어, 일부 실시 예들에서, 전해질은 40 중량％ 초과, 예컨대 45 중량％ 초과, 예를 들어, 약 40 내지 65 중량％의 농도의 인산을 함유하고 전해질의 점도는 5 cP와 같이, 약 4 cP보다 보다 크다.
전해질은 또한 입자들의 형성을 방지하고 그리고/또는 입자들을 용해시킴으로써 금속 입자들로의 오염을 완화시키기 위해, 과산화수소와 같은 산화제, 또는 본 명세서에서 논의된 다른 산화제들을 포함할 수도 있다. 일부 실시 예들에서, 전해질 내 산화제의 농도는 1,000 ppm 이하이다.
글리세롤, 프로필렌 글리콜 및 에틸렌 글리콜과 같은 특정한 글리콜들, 및 다양한 다른 수용성 유기 및 점성 화합물들은 잠재적으로 적합한 다양한 전해질들에서 고 점도 생성 염기 용매 또는 첨가제로서 사용될 수 있다. 이들 재료들은 전도성이 없고 통상적으로 물 및 염 또는 약산과 함께 사용된다. 이러한 용액들은 이로 제한되지 안지만, 주로 (착화제 및 킬레이트화제를 포함하는) 약산성 (pH > 1) 또는 비 산성 전해질 용액들이 바람직한 적용 예에 유용하다. 이 부류의 전해질의 다른 원소들은 전도성 산들 또는 염들 (예를 들어, 설파민산, 소듐 또는 암모늄 설페이트, 소듐 티오설페이트, 소듐 테트라플루오로보레이트) 을 포함하고, Pd, Pt, Ag, Rh, Ru, Ir, 및 Au와 같은 금속들을 에칭하는데 유용하다.
일부 실시 예들에서, 전해질 조성은 점도가 금속 이온 농도의 상승과 함께 신속하고 상당히 상승하도록 선택된다 (예를 들어, 금속 이온 함량의 2 배 상승 각각에 대해 20 ％ 초과, 예를 들어 30 ％ 초과 상승). 전기 화학적 제거가 진행됨에 따라, 전해질 내의 구리 이온의 농도는 기판의 작업 표면 근방에서 증가할 것이다. 점도와 확산도 사이의 관계에 관하여 상기 논의된 바와 같이, 이 층의 점도가 또한 금속 이온 농도의 상승과 함께 상승하도록 전해질이 구성된다면, 표면 근방의 이 층의 확산은 현저하게 감소할 것이고 프로세스는 상이한 깊이 또는 높이의 피처들 내에서 그리고 피처들 간의 보다 우수한 균일성을 야기할 것이다.
분자의 확산 계수와 점도 사이의 관계는 Stokes-Einstein 방정식 (10) 에 의해 주어지며, 여기서 D는 확산 계수, kB는 볼츠만 상수, T는 온도, μ는 용액의 동적 점도 (시간에 따른 길이 제곱 단위), 그리고 r은 원자의 수화된 원자 반경이다.
Figure pct00004
(10)
따라서, 방정식 (11) 에 따라 점도가 상승함에 따라, 확산이 느려질 것이다.
Figure pct00005
(11)
특정한 이론에 얽매이지 않고, 전기 폴리싱이 폴리싱된 금속의 농도에 따라 점도가 상승하는 용액에서 수행될 때, 질량 이송 제한 층이 금속 표면과의 계면 근방의 전해질 내에 형성되어, 폴리싱 프로세스의 질량 이송 레이트를 제한할 때까지 금속 표면 근방의 증가하는 금속 함량과 함께 확산 레이트는 감소할 것이라고 여겨진다. 질량 이송 층은 또한 보다 적은 노출된 영역 및 한정된 (confine) 공간 영역들에서 보다 완전하게 또는 효과적으로 형성된다. 본 명세서에 기술된, 인산 및 HEDP에 기초한 전해질들은 금속 농도 종속 점도 변화에 대한 요건을 충족한다.
많은 실시 예들에서 금속 제거 프로세스 동안 전해질의 타깃 점도는 바람직하게 적어도 약 4 cP (centipoise), 예컨대 약 5 내지 12 cP이다. 보다 작은 피처들 (예컨대, 약 100 ㎛ 미만, 예를 들어, 2 내지 60 ㎛의 폭들을 갖는 피처들) 의 전기 평탄화 및/또는 피처 내 균일성을 개선하기 위해 일부 실시 예들에서 보다 높은 점도들 (예를 들어, 7 내지 12 cP) 이 바람직하다. 상대적으로 보다 낮은 점도들 (예를 들어, 4 내지 7 cP) 이 보다 큰 피처들의 전기 평탄화 동안, 특히 보다 높은 금속 제거 레이트가 요구될 때 사용될 수 있다.
일부 실시 예들에서, 금속 제거 프로세스의 시작에서, 전해질은 실질적으로 금속-프리이지만, 금속 제거 프로세스 각각의 시작으로부터 전해질의 일부로서 제거될 금속의 금속 이온들을 포함하는 것이 유리하다는 것을 알게 되었다. 금속 이온들이 프로세스의 시작에 포함될 때, 프로세스의 시작시 금속 이온 농도 (및 상기 논의 및 방정식들을 통해 관련된 (link) 바와 같이 연관된 점도 및 확산 계수들) 의 큰 변동을 방지할 수 있기 때문에 프로세스의 안정성 및 재현성이 보다 크다. 이는 전해질의 조성이 일 기판 상에서 그리고 연속적으로 프로세싱된 기판들 상에서 금속 제거 과정 동안 실질적으로 일정하게 유지되는 실시 예들에 특히 적합하다. 더욱이, 금속이 금속 제거 프로세스의 시작에 포함되지 않는다면, 목표된 전기 폴리싱 조건들에 도달하는데 보다 긴 시간이 걸릴 수도 있다. 금속-함유 전해질을 활용하는 프로세스 플로우는 도 8에 도시된 다이어그램으로 예시된다. 프로세스는 노출된 금속 층을 갖는 기판을 제공함으로써 (801) 에서 시작된다. 본 명세서에 기술된 바와 같은 쓰루 마스크 피처들을 갖는 기판들을 포함하지만 이로 제한되지 않는 다양한 기판들이 사용될 수 있다. 상대적으로 보다 작은 피처들을 갖는 기판들, 및 피처 균일성 개선을 필요로 하는 기판들은, 특히 이 방법으로부터 이익을 얻는다. (803) 에서 기판은 애노드로 바이어싱되고 제거를 위해 타깃팅된 금속 이온들을 함유하는 전해질에 침지된다. 예를 들어, 기판이 전기 평탄화되어야 하는 구리 층을 갖는다면, 전해질은 구리 이온들을 함유할 것이다; 제거될 금속이 니켈이면, 전해질은 니켈 이온 등을 함유할 것이다. 일부 실시 예들에서, (기판 침지시) 구리 제거의 시작시, 구리 이온들의 농도는 약 0.1 내지 2 몰/리터, 보다 바람직하게 약 0.2 내지 1.5 몰/리터의 범위이다. 일 구현 예에서, 전해질은 구리 (II) 포스페이트 (바이포스페이트와 같은 모든 타입의 포스페이트들을 포함함) 및 인산의 수용액을 함유하거나 본질적으로 구성된다. 또 다른 구현 예에서 전해질은 HEDP의 구리 염, 및 HEDP의 수용액을 포함하거나 본질적으로 구성된다. 일부 실시 예들에서, 전해질은 산에 (예를 들어, 인산에) 금속 옥사이드 또는 하이드록사이드, 예를 들어 구리 (II) 옥사이드 또는 구리 (II) 하이드록사이드를 용해시킴으로써 준비된다. 예를 들어, 구리 포스페이트 용액은 수성 인산에 구리 (II) 하이드록사이드를 용해시킴으로써 제조될 수 있다. 산은 옥사이드 또는 하이드록사이드와 반응하여 산의 금속 염 및 물을 형성한다. 일부 실시 예들에서, 전해질을 준비하는 방법은 금속 옥사이드 및/또는 하이드록사이드 (예를 들어, 구리 옥사이드 또는 구리 하이드록사이드) 를 산에 용해시키고, 이어서 형성된 용액을 보다 농축된 산과 조합하는 단계를 포함한다. 예를 들어, 구리 옥사이드 및/또는 하이드록사이드는 묽은 인산에 용해될 수도 있고, 이어서 보다 농축된 인산과 조합될 수도 있다. 다음에, 메탄설폰산, 클로라이드, 및 도금 억제제와 같은 첨가제들이 선택 가능하게 첨가될 수도 있다.
특히 전해질로부터 금속 이온들을 환원시키기 위해 구성된 캐소드를 활용하는 일부 실시 예들에서, 전해질은 폴리알켈렌 옥사이드 부류 또는 폴리알킬렌 글리콜 부류로부터의 화합물과 같은 도금 억제제를 포함한다. 예를 들어, 전해질은 치환되거나 치환되지 않은 폴리에틸렌 옥사이드 및/또는 폴리에틸렌 글리콜을 포함할 수 있다. 이들 첨가제들은 캐소드 상에 증착된 금속 층의 모폴로지 (morphology) 를 개선한다. 또한, 모폴로지는 매우 농축된 전해질들, 예컨대 30 g/L 초과의 구리 농도 (구리 이온 농도를 지칭함) 및 625 g/L 초과의 농도의 인산을 갖는 전해질들을 사용함으로써 개선될 수 있다. 일부 실시 예들에서 과포화된 (supersaturate) 전해질들이 사용될 수도 있다.일단 기판이 전해질 내로 침지되면, (805) 에 도시된 바와 같이, 전기 화학적 금속 제거 프로세스가 진행되고, 금속 층의 균일성이 개선된다. 일부 실시 예들에서, 전해질의 구리 농도는 전체 금속 제거 프로세스 동안 0.1 내지 2 몰/리터 범위 내에 있다. 일부 실시 예들에서, 본 명세서에 기술될 바와 같이, 전해질 내 금속 이온들의 농도가 금속 제거 프로세스 내내 그리고 복수의 웨이퍼들의 프로세싱 사이에 실질적으로 일정한 레벨로 유지되도록 프로세스가 제어된다.
금속 제거 조건들을 조절하는데 사용될 수 있는 또 다른 파라미터는 전해질 온도이다. 온도의 변화들은 이종 (heterogeneous) 반응 프로세스들, 뿐만 아니라 전해질의 특성들 (예를 들어, 전도도 및 점도) 모두를 변화시킨다. 온도는 일부 실시 예들에서 약 20 내지 약 45 ℃의 범위이다. 일부 실시 예들에서, 약 25 ℃보다 보다 높은 온도에서 가열된 전해질을 사용하여 금속 제거를 수행하는 것이 바람직하다. 예를 들어, 일부 실시 예들에서 프로세스는 약 27 내지 40 ℃의 범위의 전해질 온도에서 수행된다. 보다 높은 온도는 보다 높은 전기 에칭 및 폴리싱 레이트를 발생시킬 수 있고, 또한 (프로세스가 개방 분위기 조건에서 동작한다면) 보다 큰 물 증발 레이트를 발생시킨다. 웨이퍼들은 종종 도금 셀 및 배스 (plating cell and bath) 에 들어가기 전에 프리-웨팅되고 (pre-wet), 그리고 웨이퍼들은 통상적으로 프로세싱 후 린싱되고 린싱 동안 린스 수 (rinse water) 의 일부가 셀 및 배스 내로 들어갈 수 있기 때문에, 다른 프로세스들에 의한 물 흡수 (uptake) 레이트보다 보다 큰 증발 레이트가 유리하다. 웨이퍼의 프리-웨팅은 또한 전기 에칭/전기 폴리싱 전해질의 조성과 동일하거나 유사한 조성을 갖는 프리-웨팅 액체를 사용하여 수행될 수 있어서, 프로세싱 전해질로의 물 유입 (influx) 을 최소화한다. 보다 높은 온도에서의 프로세싱은 유입되는 물이 첨가되는 것보다 빠르게 제거되게 할 수 있고, 수분 함량 변화들을 주기적으로 측정 (또는 계산하고 예측) 함으로써, 그리고 주기적으로 배스/셀에 물을 첨가함으로써 물 함량을 목표된 한계들 내로 유지하는 프로세스에 채용될 수 있다.
표 1은 쓰루 마스크 피처들을 갖는 기판 상의 균일성을 개선하기 위해 사용된 전해질 조성들 및 온도들의 몇몇 예들을 제공한다.
피처 직경 (㎛) 타깃 점도 (cP) 타깃 인산 농도 (wt％) 타깃 Cu2 +
농도 (wt％)		 타깃 온도 (℃)
30 내지 50 11 48 60 30
100 내지 300 5 48 60 45
100 내지 300 6 60 0 45
많은 실시 예들에서, 금속 제거 동안 사용되는 전해질은 전기 도금 동안 사용되는 전해질과 실질적으로 상이하다. 예를 들어, 일부 경우들에서 전기 도금은 황산과 같은 산, 구리 설페이트와 같은 금속 이온들, 및 억제제들 (예를 들어, 약 1000 평균 분자량의 폴리에틸렌 글리콜), 레벨러들 (예를 들어, 폴리아민 레벨러, 예를 들어 4 차 폴리아민), 촉진제들 (예컨대 비스(소듐설포프로필)디설파이드) 또는 이들의 조합과 같은 하나 이상의 첨가제들을 포함하는 전기 도금 전해질을 사용하여 기판 상에서 수행되는 반면, 전기 도금은 전기 평탄화 단계에 이어지고, 일부 경우들에서 전기 평탄화 전해질은 어떠한 첨가제들도 포함하지 않는다. 일부 실시 예들에서, 전기 도금 및 전기 평탄화 동안 사용된 1 차 타입의 산은 상이하거나, 도금에 사용된 산 (예를 들어, 황산) 은 전기 평탄화에서 완전히 부재한다. 동일한 1 차 산이 도금 및 전기 평탄화 전해질들 모두에 존재하는 일부 실시 예들에서 (예를 들어, 메탄설폰산이 도금 및 전기 평탄화 모두를 위해 전해질들에 사용됨), 도금 용액 내 산의 농도는 20 중량％ 미만이고, 예를 들어, 15 중량％이고, 전기 평탄화 전해질 내 산의 농도는 통상적으로 45 중량％ 초과, 예를 들어, 50 중량％ 이상이다. 고농도 산 용액들은 보다 낮은 산 농도들을 갖는 용액들보다 보다 낮은 전도도들을 가질 수 있다. 최대 전도도에 대응하는 산의 농도들은 산의 특성에 따라 가변한다. 매우 균일한 도금을 달성하기 위해, 최대 전도도 및 가장 큰 첨가제 영향 및 안정성을 갖는 용액을 사용하는 것이 통상적으로 바람직하다. 고농도 산 용액들은 보다 낮은 전도도를 가질 수 있고 유기 도금 첨가제들을 신속하게 분해할 수 있다. 일 구현 예에서, 전기 도금은 표면 분극 첨가제들 (polarizing additives) (억제제 화합물 및/또는 레벨러 화합물) 을 함유하는, 황산 및/또는 메탄설폰산을 함유하는 전해질에서 수행되고, 이는 주 산들로서 인산 및/또는 HEDP를 함유하는 전해질에서 전기 평탄화가 이어진다. 또 다른 구현 예에서, 주석 또는 주석 합금 (예를 들어, SnAg, PbSn) 의 솔더 막 (solder film) 은 주석 메탄설포네이트 (30 내지 70 g/L) 를 더 함유하고 도금 첨가제들을 함유하는 메탄설폰산 전해질 (100 내지 200 g/L) 에서 도금되고, 땜납 전기 평탄화는 또한 주석 메탄설포네이트 (30 내지 70 g/L) 를 함유하고 실질적으로 첨가제가 없는 메탄설폰산 전해질 (40 내지 65 wt％) 에서 수행된다.
전기 에칭 및 전기 폴리싱 레짐들
전기 화학적 금속 제거는 각각 고유한 프로세스 거동들 및 특성들 및 상대적인 금속 제거 레이트들에 대한 영향을 갖는 2 개의 별개의 전기 화학적 레짐들에서 수행될 수 있다는 것이 발견되었다. 이 레짐들은 본 명세서에서 전기 에칭 및 전기 폴리싱으로 지칭된다.
전기 에칭 레짐에서, 금속 제거 레이트들은 주로 전해질의 오믹 저항들에 의해 좌우된다; 즉, 전해질 내의 저항 및 전기장의 연관된 공간적 분포로 인해 전류의 분포가 어떻게 배열되는지에 의해 결정된다. 표면 반응 저항들 및 질량 이송 (대류) 저항들은 이 레짐에서 결정 인자들이 아니다. 따라서, 예를 들어, 전기 에칭 레짐에서, 보다 많이 노출된 이들 피처들은 전해질로부터 방출되는 보다 많은 수의 3 차원 전류 경로들을 갖고, 보다 낮은 이온 저항을 갖고, 따라서 보다 큰 이온 전류를 경험하고 (예를 들어, 다수의 다른 피처들에 근접한) 보다 큰 이온 저항 및 보다 작은 이온 전류를 경험하는 것보다 보다 빠른 레이트들로 에칭할 것이다. 이는 캐소드 (901) 에 노출된 3 개의 금속-충진된 쓰루 마스크 피처들 (903, 905, 및 907) 을 갖는 기판의 일부의 2 차원 투사를 도시하는 도 9a에 예시된다. 전기 에칭 레짐에서, 보다 격리된 피처 (903) 는 보다 치밀한 피처들 (905 및 907) 보다 보다 큰 이온 전류 (경로 및 크기는 라인들로 개략적으로 도시되고, 흐르는 전류의 양이 인접한 라인들의 세트 사이의 공간 각각에서 동일함) 를 경험할 것이고, 이들 피처들보다 보다 큰 레이트로 에칭될 것이다. 전기 에칭을 위한 전류 분포를 결정하는데 주 인자는 상대적인 피처 공간 분포이지만, 미리 결정된 피처가 보다 많이 리세스됨에 따라, 리세스된, 피처에 대한 총 이온 저항의 보다 큰 부분은 마스크-전해질 경계 (909) 의 평면 아래 그리고 피처의 리세스 내에 놓일 것이기 때문에 전기 에칭 레이트 및 상대적인 에칭 레이트들은 피처 내 금속 리세스의 깊이에 따라 변화할 수 있고; 이는 공간적 분포 영향을 최소화하는 경향이 있다는 것을 주의해야 한다. 특정한 모델 또는 이론에 얽매이지 않고, 일반적으로 전기 에칭 레이트는 피처의 깊이가 그 폭의 약 절반 이하 (1:2 미만의 종횡비) 인 한, 실질적으로 일정하고 다른 피처들에 대한 피처의 상대적인 근접도에 종속된다. 관심 있는 많은 경우들에서, 피처들은 이들 물리적 제약들 (constraints) 하에서 프로세싱된다. 이러한 단서로, 에칭이 약 1:1 미만의 종횡비로 발생하는 많은 경우들에서, 선택된 피처의 에칭 레이트는 피처는 금속이 제거될 때 점점 보다 깊어지더라도, 전기 에칭 프로세스 내내 실질적으로 일정하게 유지될 것이다. 예를 들어, 도 9a에 도시된 기판을 참조하면, 전기 에칭 레짐에서 분리된 피처 (903) 에 대한 에칭 레이트는 보다 덜 격리된 피처 (905) 에 대한 에칭 레이트보다 보다 클 것이고, 이는 훨씬 보다 덜 격리된 피처 (907) 에 대한 에칭 레이트보다 보다 클 것이고, 피처 각각에 대한 에칭 레이트는 실질적으로 일정하다.
전기 폴리싱 레짐은 주로 고점도 막 및 피처-전해질 계면 및 충분히 높은 전위들에서 리세스된 피처들에서 형성된 연관된 질량 이송-내성 층의 형성 및 적합한 대류 조건들과 관련된 질량 이송 제한들에 의해 좌우된다. 전기 폴리싱 레짐에서, 금속 제거 레이트는 피처로 그리고 피처 주변에서 전해질의 인가된 전위 또는 전기장 분포에 상당히 종속되지 않고, 확산 및 대류 프로세스들을 제한하는 질량 이송에 대한 특정한 피처의 노출에 종속된다. 따라서, 전기 폴리싱 레짐에서, 보다 많이 노출된 보다 적게 리세스된 피처들에서의 금속 제거 레이트는 보다 많이 리세스된, 보다 적게 노출된 피처들에서보다 보다 클 수 있다. 또한, 단일 피처 내에서, 피처의 보다 두껍고 (보다 높게 위치된), 보다 많이 노출된 부분들은 일부 실시 예들에서 상대적으로 보다 얇은 (보다 낮게 위치된) 부분들보다 보다 큰 금속 제거 레이트들을 경험한다. 상대적으로 잘 노출된 피처의 전기 폴리싱이 안정한 금속 제거 레이트에서 발생할 수 있지만, 피처가 상당히 보다 덜 노출될 때까지 전기 폴리싱이 계속된다면, 피처로부터 금속 제거 레이트는 감소될 것이다. 따라서, 일부 실시 예들에서, 전기 폴리싱은 피처 또는 피처 내의 돌출부로부터 금속을 전기 화학적으로 제거하는 것을 포함하고, 이 특정한 엘리먼트로부터의 금속 제거 레이트는 전기 폴리싱 프로세스의 종료를 향한 것보다 전기 폴리싱의 시작에서 보다 크다. 전기 폴리싱 제거 레이트들은 예를 들어, 도 9b 및 도 9c를 참조하여 예시될 수 있다. 도 9b는 3 개의 쓰루 마스크 피처들 (913, 915, 및 917) 을 갖는, 전기 폴리싱 전 기판의 개략적인 단면도를 예시한다. 이 예시에서 피처 (913) 는 가장 높게 위치된, 가장 두꺼운 피처이고; 피처 (915) 는 피처 (913) 보다 보다 얇고, 피처 (917) 는 모든 3 개의 피처들 중 가장 얇고 가장 낮게 위치된 피처이다. 피처들은 또한 보다 두꺼운 중심 부분 및 에지들에서 보다 얇은 부분들을 갖는 돔형이다. 전기 폴리싱 레짐에서, 가장 높게 위치된 피처 (913) 로부터의 금속 제거 레이트는 처음에 보다 낮게 위치된 피처 (915) 로부터보다 보다 클 것이고, 이는 차례로 가장 낮게 위치된 피처 (917) 로부터보다 보다 클 것이다. 따라서 전기 폴리싱이 진행됨에 따라, 피처들은 보다 깊어지고 보다 덜 노출되고, 금속 제거 레이트들은 감소될 것이고, 이는 결국 피처 높이 차의 감소 그리고 결국 평탄화를 발생시킬 것이다. 또한, 돔의 보다 많이 노출된 중심 부분이 측벽들 근방의 돔의 보다 적게 노출된 하부 놓인 부분들보다 보다 높은 레이트로 에칭될 것이기 때문에, 돔 형성 (doming) 은 또한 전기 폴리싱에 의해 감소된다. 전기 폴리싱의 결과로서, 도 2c에 도시된 구조체가 획득될 수도 있고, 여기서 피처들 간의 두께 차들은 감소되고 피처 내 형상은 실질적으로 보다 평탄해진다.
전기 폴리싱은 전기 에칭보다 피처 노출 및 이온 전류 환경에 상당히 덜 민감하고, (가장 격리된 것이 아니더라도) 보다 적게 리세스된 피처로부터의 금속 제거가 보다 많이 리세스된 피처로부터 제거 레이트보다 보다 빠른 레이트로 발생하게 한다. 보다 많이 리세스된 피처가 (도 9b에 도시된 바와 같이) 보다 격리된 피처라면, 이러한 제거 레이트들의 경향은 전기 에칭 레짐에서 가능하지 않을 것이다 (전기 에칭시, 이는 보다 빠르게 에칭되는 격리된 피처이고, 가장 적게 리세스된 피처일 필요는 없다). 그러나, 전기 폴리싱은 (도 9b에 도시된 바와 같이) 격리된 피처가 다른 피처들보다 보다 많이 리세스되고 (보다 낮게 위치되고), 그리고 (도 9a에 도시된 기판에서와 같이) 격리된 피처가 다른 피처들보다 보다 적게 리세스되는 (보다 높은 곳에 위치되는) 두 기판들을 성공적으로 평탄화하도록 사용될 수 있다. 또한, 전기 폴리싱 레짐에서 금속 제거는 전기 에칭 레짐에서 금속 제거보다 일반적으로 보다 평활하고 보다 편평한 금속 피처 표면을 제공한다는 것이 발견되었다.
전기 폴리싱 레짐 및 전기 에칭 레짐은 상이한 타입들의 균일성 (예를 들어, 피처 내, 다이 내 및 웨이퍼 내) 을 개선하고, 피처 표면 거칠기를 감소시키고, 평탄화 레이트들을 최적화하고, 결과적으로 기판 프로세싱 쓰루풋을 개선하기 위한 고유한 세트의 툴들을 제공한다. 일부 실시 예들에서, 금속 제거는 프로세스가 특정한 레짐 내에 있게 구성되도록 수행된다. 전기 에칭 및 전기 폴리싱은 발생하는 전위가 상이하고, 전위는 전기 화학적 금속 제거 동안 기판 전위를 지칭한다. 전기 에칭은 금속 제거 동안 기판 전위가 임계 전위 미만 (바람직하게는 적어도 50 ㎷, 예컨대 임계 전위 아래 적어도 100 ㎷) 로 유지될 때 발생하고, 전기 폴리싱은 금속 제거 동안 임계 전위 초과 (바람직하게는 적어도 100 ㎷, 예컨대 임계 전위 초과인 200 ㎷) 으로 유지될 때 발생하고, 임계 전위는 본 명세서에 기술된 바와 같이 결정될 수 있다. 어떠한 특정한 모델 또는 이론에 얽매이지 않고, 전기 폴리싱이 발생하기 위해, 전해질의 금속 함량이 증가함에 따라 확산 계수의 급속한 감소로 인해 질량 이송 억제 저항성 막이 계면 근방에 형성되도록 충분한 금속 제거 레이트를 구동해야 한다 (따라서 충분히 큰 전위를 인가해야 한다). 임계 전위는 기판 상의 피처들의 분포, 전해질 화학 물질, 및 횡방향 전해질 플로우의 레이트에 종속될 수 있지만, 프로세싱될 기판과 유사한 기판들로부터 획득된 데이터에 기초하여 추정되고, 예상된 프로세싱 조건들과 유사한 조건들 하에서 처리될 수 있다는 것을 주의한다. 이는 또한 프로세싱될 기판 상의 피처 분포와 동일한 피처 분포를 갖는 기판을 사용하여 보다 정밀하게 결정될 수 있고, 임계 전위 결정을 위해 사용된 기판은 프로세싱될 기판에 대해 예정된 것과 동일한 조건들 하에서 처리된다. 전기 에칭 또는 전기 폴리싱을 수행할 때, 임계 전위를 인식하고, 예를 들어 기준 전극을 사용하여 전위를 모니터링함으로써 목표된 레짐에서 프로세스를 수행하기 위한 단계들을 취한다는 것이 이해된다. 웨이퍼 표면에 가깝게 또는 웨이퍼 표면으로의 전압 강하가 작은 셀 내 지점에 (예를 들어, 웨이퍼로 또는 웨이퍼로부터 전류가 거의 또는 전혀 흐르지 않는 평면에) 위치된 기준 전극을 갖는 것이 유용하다. 그러나, 전기 도금 또는 전기 폴리싱을 수행하는 단계 자체는 임계 전위를 결정하는 단계를 수반하지 않는다. 임계 전위는 문자화된 (written) 인스트럭션 또는 프로그래밍된 인스트럭션의 형태로 사용자에게 제공될 수 있거나, 본 명세서에 제공된 추정 방법, 컴퓨터 모델링 방법, 및/또는 결정 방법을 사용하여, 또는 또 다른 적합한 방법에 의해, 금속 제거 전에 사용자 또는 서비스 제공자에 의해 추정되거나 결정될 수 있다.
도 10은 임계 전위를 추정하기 위해 사용될 수 있는 전류-전압 플롯을 예시한다. 에칭 레짐 및 폴리싱 레짐은 전극 (웨이퍼)/전해질 시스템의 전류-전압 (I/V) 거동을 조사함으로써 도 10으로부터 식별될 수 있다. 에칭 레짐은 전해질에서 금속 (예를 들어, 구리) 평형 전위의 애노드를 시작하는 레짐이다. 이 레짐에서 전류는 인가된 전위에 따라 증가한다 (도 9에 선형으로 도시된 경우). 전위의 추가 상승들은 폴리싱 레짐으로의 전이를 야기한다. 폴리싱 레짐은 인가된 전위들의 범위 (예를 들어 500 ㎷) 에 걸쳐 전류가 실질적으로 일정하게 유지되는 레짐이다. 임계 전위는 2 개의 접선들의 교차점에 대응하는 전위로서 추정될 수 있고, 여기서 제 1 접선은 전류 플래토 (plateau) 영역으로 인출되고 (draw) 그리고 제 2 접선은 고속 전류 성장 영역으로 인출된다.
에칭 레짐과 폴리싱 레짐 사이의 계면에서, 때때로 (전압 램프 레이트에 따라) 전류의 피크를 수반하는, 작은 전이 영역이 있을 수도 있다. 이 피크의 사이즈 및 폭은 전위 단계들의 시퀀스에서 전압 램핑 레이트 또는 시간에 종속될 수 있다. 폴리싱 레짐보다 큰 전압들에서, 전해질로부터 산소 방출이 시작되고 전류가 전압과 함께 다시 상승하게 한다. 연속적으로 전위를 스윕핑하는 것에 더하여, 도 10에 도시된 곡선은 예를 들어, 일련의 웨이퍼들로부터 금속을 전기 화학적으로 제거하는 단계, 여기서 웨이퍼 각각은 미리 결정된 전압에서 프로세싱됨; 발생되는 전류들을 측정하는 단계, 및 일련의 웨이퍼에 대한 전압-전류 관계를 플로팅하는 단계에 의해 구성될 수 있다.
앞서 언급된 바와 같이, 임계 전위는 전해질 조성뿐만 아니라 전해질 온도 및 전해질의 횡방향 플로우 레이트에 종속된다. 도 11은 변화하는 횡방향 플로우 레이트에 따라 임계 전위가 어떻게 변화 하는지를 예시한다. 도 11은 동일한 조건들 하에서 프로세싱된 기판들에 대한 3 개의 I-V 곡선들을 예시하고, 유일한 차이는 횡방향 플로우 레이트이다. 횡방향 플로우 레이트가 곡선 (a) 에서 곡선 (b) 로 그리고 곡선 (c) 로 상승함에 따라, 임계 전위는 보다 높은 값들로 시프팅한다. 폴리싱 전류는 상승하는 플로우 레이트에 따라 증가한다는 것을 또한 주의한다. 보다 높은 플로우에 의해, 확산-저항성 막의 상부 부분으로부터의 재료가 보다 신속하게 제거되고, 따라서 막은 일반적으로 보다 얇고 보다 적은 저항성이라고 여겨진다. 임계 전위의 시프팅은 전해질 횡방향 플로우의 변화들을 사용하여 에칭 레짐과 폴리싱 레짐 사이의 이동을 제어하기 위해 일부 실시 예들에서 활용될 수 있다.
임계 전위의 보다 정밀한 결정은 프로세싱될 웨이퍼 기판과 동일한 (즉, 기판 상에서 피처들의 동일한 분포를 갖는) 단일 웨이퍼 기판을 사용하여, 실제 프로세싱 동안 사용될 동일한 전해질 및 전해질 플로우 레이트의 활용으로 수행될 수 있다. 기판은 전해질에 침지되고, 설정된 전위가 기판에 인가되고 전류가 연속적으로 측정된다. 전위는 동일한 기판에 대해 단계적 방식으로 상승되고 전류는 시간에 따라 측정된다. 시간에 대한 전류 종속성을 예시하는 결과 다이어그램 (1201) 이 도 12에 도시되고, 여기서 전압은 증분 당 약 30 초로 0.1 V 증분들로 0.1 V로부터 1 V까지 단계적 방식으로 상승된다. 정상 상태 전류는 각각의 증분의 마지막 10 초 동안 획득된 전류의 평균으로 취해진다. 대안적으로, 전체 증분에 걸친 평균 전류 값 또는 증분 각각의 종료시 전류 값은 정상 상태 전류 값으로 취해질 수 있다. 다음에, 정상-상태 전류 값들은 전압의 함수로서 플롯팅되고, 도 12에 도시된 플롯 (1203) 에 도시된 플롯을 발생시킨다. 정상 상태 전류는 사각형들로 도시되고 실제 측정된 전류는 점으로 도시된다. 오차 막대들이 전압 각각에서 전류 값들의 표준 편차를 나타낸다. 이 플롯의 임계 전위는 전류가 피크에 도달한 전압-이 예에서 0.4 V-에 대응한다. 에칭 레짐은 (전이 영역을 설명하기 위해, 0.35 내지 0.4 V에서 전류가 상대적으로 불안정할 수도 있기 때문에) 0.4 V 미만, 바람직하게 0.35 V 미만의 전위들에 대응하고, 폴리싱 레짐은 (전이 영역을 설명하기 위해, 0.35 내지 0.4 V의 전류가 상대적으로 불안정할 수도 있기 때문에) 0.4 V 초과, 바람직하게 0.55 V 초과의 전위들에 대응한다. 전류가 피크를 갖지 않고 단순히 포지티브 경사 영역으로부터 0 경사 영역으로의 변곡점 (inflection) 을 갖는 경우들에서, 변곡점의 전압은 임계 전위에 대응할 것이다. 임계 전위의 보다 정밀한 결정이 목표되거나 전압 단계들이 상대적으로 보다 크다면, 임계 전위는 플롯에 2 개의 접선들-하나는 양의 기울기를 나타내는 영역으로부터 마지막 실험 지점을 통해 그리고 다른 하나는 음의 기울기 또는 0 기울기를 나타내는 영역으로부터의 첫 번째 실험 지점을 통해-을 그려서 결정될 수 있다. 2 개의 접선들의 교차점의 전압은 임계 전위에 대응할 것이다.
도 13은 특정한 전기 화학적 레짐들을 사용하는 전기 평탄화 프로세스에 대한 예시적인 프로세스 흐름도를 제공한다. (1301) 에서 노출된 금속 층을 갖는 기판이 제공된다. 다음에, (1303) 에서 전기 화학적 레짐이 기판에 대해 선택된다. 선택은 개선되어야 하는 특정한 타입의 균일성에 의해 그리고/또는 쓰루풋 고려 사항들에 의해 좌우될 수 있다. 전기 에칭 프로세스는 치밀하고 격리된 쓰루 레지스트 피처들을 갖는 기판들, 뿐만 아니라 상이한 직경들의 쓰루 레지스트 피처들을 갖는 기판들 상에서 다이 내 균일성을 개선하는데 매우 적합하다. 전기 에칭은 또한 웨이퍼 내 균일성을 개선하도록 사용될 수 있고, 피처들 내에서 오목하거나 볼록한 형상들을 평탄화하도록 적용될 수 있다. 전기 폴리싱은 또한 이들 타입들의 불균일성을 개선하도록 사용될 수 있지만, 부가적으로 표면 거칠기를 최소화하도록 채용될 수 있다. 이는 또한 가장 두꺼운 피처가 격리된 피처가 아닐 때 피처들의 높이 범위를 감소시키도록 사용될 수 있다. 전기 에칭 금속 제거 레이트들은 통상적으로 전기 폴리싱 금속 제거 레이트들보다 보다 낮지만, 전기 에칭은 종종 전기 폴리싱보다 보다 빠르게 목표된 타깃 균일성을 달성할 수 있다. 따라서, 쓰루풋 고려 사항들에 대해, 전기 에칭은 일부 실시 예들에서 단독으로 또는 전기 폴리싱 전에 사용된다. 동작 (1305) 에서 기판의 금속 층은 임계 전위 미만에서 전기 에칭되고 그리고/또는 임계 전위를 초과하여 전기 폴리싱된다. 바람직하게, 기판 근방에서 전위를 측정하도록 구성된 기준 전극은 금속 제거가 목표된 전기 화학적 레짐에서 수행되는 것을 보장하도록 사용된다. 일부 실시 예들에서, 전체 전기 평탄화 단계는 전기 에칭 레짐에서 수행된다. 일부 실시 예들에서, 전류-제어된 조건들 하에서 전기 에칭을 수행하는 것이 바람직하다. 도 10을 참조하면, 전류를 "플래토 (plateau)" 전기 폴리싱 영역 (Ipolish) 의 상대적으로 안정한 전류 값 미만으로 유지하는 것은 전기 에칭을 야기할 것이라는 것을 알 수 있다. 따라서, 일부 실시 예들에서, 전기 에칭은 활성 전위 제어 없이 임계 전위 미만에서 수행되고, 레짐에 대한 제어는 전기 폴리싱 전류보다 보다 낮은 레벨로 전류를 유지함으로써 수행된다. 일부 실시 예들에서, 전류는 전기 에칭 동안 일정한 레벨로 유지된다. 다른 실시 예들에서, 전류는 전기 에칭 동안 변화되지만 여전히 폴리싱 전류 미만으로 유지된다. 전위-제어된 조건들 하에서 전기 에칭을 수행하는 것이 또한 가능하지만, 전류-제어된 조건들은 종종 전류를 정확하게 제어하는 것이 보다 쉽기 때문에, 구현 하드웨어가 보다 저렴할 수 있기 때문에, 그리고 (제거 레이트가 프로세스 내내 가변할 수 있는) 미리 결정된 (given) 전압에서보다 (제거 레이트에 정비례하는) 미리 결정된 전류에서 얼마나 많은 재료가 제거될지 예측하는 것이 보다 용이하기 때문에 바람직하다.
일부 실시 예들에서, 구리의 전기 에칭은 0.1 내지 0.7 V의 전위에서 수행되고, 구리의 전기 폴리싱은 구리 전극에 대해 약 0.7 내지 2.0 V의 전위에서 수행되고, 전기 폴리싱 동안 사용된 전위가 전기 에칭 동안 사용된 전위보다 크다.
전기 폴리싱 레짐이 선택될 때, 일부 실시 예들에서 전기 폴리싱은 전위 제어를 사용하여 수행된다. 예를 들어, 기판 전위는 기판 근방에 또는 등가의 포지션에 포지셔닝된 기준 전극을 사용하여 임계 전위보다 크도록 (예를 들어, 임계 전위보다 적어도 약 0.1 V 보다 크도록) 직접 제어될 수 있다. 통상적으로 전류는 전기 폴리싱 동작 과정 동안 변화할 것이고, 그래서 통과된 전하의 통합 및 전하를 타깃 엔드 포인트 제거된 전하와 비교하는 것이 유용하다.
전기 에칭 레짐은 균일성의 빠른 개선을 제공하지만, 일부 구현 예들에서, 전기 에칭 후에 전기 폴리싱를 순차적으로 수행하는 것이 바람직할 수도 있다. 이는 전기 에칭이 금속 피처들 상에 상대적으로 거친 표면을 야기할 수도 있기 때문이다. 더욱이, 일부 경우들에서 전기 에칭은 다른 것들보다 처음에 보다 두꺼운 피처들의 과에칭을 야기할 수 있고, 이는 균일성에 영향을 준다. 전기 폴리싱 프로세스는 보다 자기-조절적인 경향이 있고; 보다 덜 깊은 피처들이 보다 깊은 피처들보다 보다 빠르게 제거되지만, 피처들의 깊이가 유사해짐에 따라, 두 피처들 간의 제거 레이트들이 유사해진다. 예를 들어, 도 1b에 도시된 바와 같은 시작 기판이 프로세싱된다면, 격리된 피처의 전기 에칭 레이트는 전기 에칭 프로세스 내내 보다 치밀한 피처들의 전기 에칭 레이트들보다 보다 클 것이고, 이는 결국 도 15a에 도시된 구조체를 야기할 수도 있고, 격리된 피처는 타깃 레벨 아래로 과에칭되는 한편, 보다 치밀한 피처들은 정확히 (just) 타깃 레벨에 도달한다. 이 프로세스는 전기 에칭 단계를 수행하기 전에 보다 두꺼운 도금에 의해 방지될 수도 있지만, 이 프로세스는 평활하고 편평한 피처 표면들과 같은 전기 폴리싱이 제공하는 잠재적으로 바람직한 속성들을 갖지 않는다. 따라서, 대안적으로, 피처들 중 임의의 피처가 타깃 레벨에 도달하기 전에 전기 에칭이 중단되고, 금속 제거 레짐이 전기 폴리싱으로 전환된다면 이 문제는 방지될 수도 있다. 이 문제가 발생하는지 여부는 사용된 전기 폴리싱 프로세스에 대해 격리된 피처 대 치밀한 피처의 상대적인 제거 레이트들에 종속된다. 전기 폴리싱은 시간에 따라 감소될 수 있고 대류에 대해 선택된 피처의 노출에 종속되는 가변 속도로 금속을 제거할 수 있기 때문에, 결국 이 2 단계 방법을 사용하여 평탄화된 구조체가 획득될 수 있다. 이 방법은 도 14에 도시된 프로세스 흐름도 및 도 15b 내지 도 15e에 도시된 구조체들로 예시된다. 프로세스는 노출된 금속 층을 갖는 기판 (예를 들어, 쓰루 마스크 도금된 피처들을 갖는 기판과 같은, 불연속적인 금속 층 및 노출된 유전체 층을 갖는 기판) 을 제공함으로써 (1401) 에서 시작된다. 이러한 기판의 예시가 도 15b에 제공된다. 이 예에서, 기판은 3 개의 피처들 (1503, 1505 및 1507) 을 포함하고, 보다 격리된 피처 (1507) 는 나머지 보다 치밀한 피처 (1503 및 1505) 보다 높은 레벨로 금속으로 충진된다. 이에 더하여, 이 예시에서 모든 3 개의 피처들 (1503, 1505, 1507) 은 피처들 내에 돔형 금속 충진을 갖는다. 프로세스는 임계 전위 미만에서 금속을 전기 에칭함으로써 (1403) 에서 이어진다. 전기 에칭은 나머지 2 개의 피처에서보다 보다 격리된 피처 (1507) 에서 보다 빠르게 진행되기 때문에 피처들 사이의 두께 변동을 상당히 감소시킨다. 그러나, 이 예에서 전기 에칭은 개별 피처들 내 돔 형성을 실질적으로 감소시키지 않는다. 발생되는 구조체는 도 15c에 도시된다. 전기 에칭이 더 진행됨에 따라, 격리된 피처 (1507) 가 이제 가장 작은 금속 두께를 갖는 피처가 되었다는 것을 도시하는, 도 15d에 예시된 바와 같이, 개별 피처들의 두께들의 반전이 발생할 수도 있다. 다음에, 조건들은 (1405) 에서 변화되고 금속의 일부는 임계 전위를 초과하는 전기 폴리싱 레짐에서 제거된다. 전기 폴리싱 후 획득된 구조체는 도 15e에 도시된다. 전기 폴리싱은 피처들 사이의 두께 변화를 감소시키는 것에 더하여 피처 내 두께 변동을 상당히 감소시키고 돔을 실질적으로 평탄화한다. 바람직하게, 기준 전극은 적어도 프로세스의 일부 동안 또는 전기 에칭 및 전기 폴리싱의 전체 동안 전위를 모니터링하도록 사용된다. 일부 실시 예들에서, 폴리싱 전류보다 보다 낮게 전류를 제어하고 (간접적으로 임계 전위 미만으로 전위를 유지할 것이고), 이어서 전기 폴리싱 프로세스로의 전이를 위해 활성 전위 제어로 전이하고 (예를 들어, 인가된 전위를 상승), 전기 폴리싱 프로세스 내내 임계 전위를 초과하도록 전위를 직접 제어하는 동안, 전기 에칭이 수행된다.
방법이 임계 전위 미만에서 전기 에칭하고 임계 전위를 초과하여 전기 폴리싱하는 것을 수반하지만, 임계 전위 자체는 횡방향 전해질 플로우 레이트, 및 온도와 같은 프로세스 조건들에 종속된다는 것을 주의한다. 일부 실시 예들에서, 전기 에칭으로부터 전기 폴리싱으로의 전이는 인가된 전위의 상승에 더하여 또는 인가된 전위를 상승시키지 않고도 전해질의 횡방향 플로우 레이트를 감소시키는 것을 포함하고, 횡방향 플로우 감소 크기는 전기 에칭으로부터 전기 폴리싱 레짐으로 프로세스를 시프팅하도록 구성된다. 예를 들어, 일 실시 예에서 기판은 제 1 횡방향 플로우 레이트로 전해질을 공급하는 동안, 이들 조건들에 대한 임계 전위 미만인 전위에 대응하는 제어된 전류로 전기 에칭된다. 다음에, 전해질 플로우 레이트는 인가된 전위를 변화시키지 않고 전기 폴리싱 레짐 내로 프로세스를 이동하도록 감소되고, 여기서 전위는 이제 저 횡방향 플로우 레이트 조건들에 대한 임계 전위를 초과한다.
도 16a 내지 도 16d는 4 개의 상이한 웨이퍼들로부터 다양한 프로세싱 시퀀스들 후에 획득된 50 ㎛ 폭 및 대략 30 ㎛ 높이 구리 필라들의 SEM 사진들 (포토레지스트 스트립핑 후에 도시됨) 이다. 모든 필라들은 일반적으로 거친 금속 표면을 산출하는 고속 도금 전해질에서 동일한 조건들 하에서 리세스된 피처들이 전기 충진된 후 획득된다. 도 16a는 구리 전기 도금 후 그리고 어떠한 전기 에칭 단계 또는 전기 평탄화 단계도 없는 필라를 도시하는 제어 예이다. 상단 표면은 매우 고르지 않고 돔 형상임을 알 수 있다. 도 16b는 전기 도금에 이어 전기 폴리싱만을 한 후에 획득된 구리 필라를 도시한다. 거의 모든 높이 변동이 전기 폴리싱에 의해 제거된다는 것을 알 수 있다. 도 16c는 전기 도금에 이어 전기 에칭만을 한 후에 획득된 구리 필라를 도시한다. 보다 큰 두께 차들은 이 방법에 의해 다소 개선되지만, 전기 에칭 후에 획득된 표면 거칠기는 상당하다. 도 16d는 전기 에칭 (금속 제거 시간의 80 ％) 에 이어 전기 폴리싱 (금속 제거 시간의 20 ％) 을 사용하여 프로세싱된 구리 필라를 도시한다. 평활한 표면이 획득된 것을 알 수 있다.
전해질 콤포넌트들의 항상성 (homeostasis)
일부 실시 예들에서, 전기 화학적 금속 제거는 기판 상의 전기 화학적 금속 제거 과정 동안, 또는 복수의 기판들 상의 순차적인 전기 화학적 금속 제거 과정 동안 전해질 컴포넌트들의 항상성을 유지하는 동안 수행된다. 항상성을 유지하는 것은 웨이퍼 프로세싱 결과들의 예측 가능하고 일정한 세트 (예를 들어, WIF, WID 웨이퍼-대-웨이퍼 일관성 및 금속 제거 레이트들) 를 유지하기 위해 중요하고, 농도들이 작은 규정된 양보다 보다 많이 타깃 농도로부터 변동하지 않도록 전해질의 하나 이상의 컴포넌트들의 농도들을 제어하는 것을 수반한다. 대안적인 실시 예에서, 실질적으로 일정한 전해질 점도는 기판 상의 전기 화학적 금속 제거 과정 동안, 또는 복수의 기판들로부터 순차적인 전기 화학적 금속 제거 과정 동안 유지된다. 이 실시 예에서, 점도는 하나 이상의 점도 센서들을 사용하여 제어되고 규정된 양보다 타깃 점도로부터 보다 많이 변동하게 되지 않는다. 점도는 (예를 들어, 산-기반 전해질에 물을 첨가함으로써) 보다 낮은 점도 유체를 첨가함으로써 그리고/또는 점도가 목표된 레벨보다 보다 높다면 온도를 상승시킴으로써 조절될 수 있어서, 점도를 목표된 레벨로 유지한다. 전해질 컴포넌트들의 농도들의 항상성을 유지하는 것이 많은 구현 예들에서 바람직하지만, 실질적으로 일정한 점도를 유지하는 것은 프로세스 레이트 및 프로세싱 특성들을 실질적으로 불변으로 유지하도록 유사하게 사용될 수 있다. 일부 실시 예들에서, 전해질 내의 금속 이온들, 및/또는 음이온들, 및/또는 양성자들의 농도들은 이들이 규정된 허용 가능한 양들 이상만큼 타깃 농도들로부터 벗어나지 않도록 제어된다. 용어 "타깃 레벨에서 농도를 유지하는 것"은 타깃 농도로부터 허용된 편차 내의 범위로 농도를 유지하는 것을 지칭한다. 예를 들어, 구리 이온들의 타깃 농도가 50 g/L이고 허용된 편차 (변동) 가 5 ％이면, 구리의 농도가 50 g/L의 5 ％ 미만 내지 50 g/L 의 5 ％ 초과 또는 47.5 내지 52.5 g/L의 범위 내에 있다면 구리의 농도는 타깃 레벨로 유지된다. 일반적으로 허용 가능한 편차들은 타깃 종의 변화가 프로세싱 레이트, 평균 피처 제거 레이트들, 피처들 간의 상대적인 제거 또는 평탄화 레이트들, 피처 형상 평탄화 특성들 또는 레이트들, 등에 대해 결정된다.
이 프로세스는 도 17에 예시된다. (1701) 에서 노출된 금속 층을 갖는 기판이 제공된 후, (1703) 에서 기판은 애노드로 바이어싱되고 전해질에 침지된다. 다음에, (1705) 에서, 전해질 내 금속 이온들 및/또는 산 (양성자들) 의 농도를 타깃 레벨의 약 10 ％ 이내로 유지하면서, 금속이 전기 화학적으로 제거되고, 금속 층의 균일성이 개선되도록 기판이 프로세싱된다. 이 예에서 허용된 편차는 10 ％이다. 일부 실시 예들에서, 금속 이온들 및/또는 산의 농도들은 타깃 레벨의 약 5 ％ 이내, 예를 들어, 타깃 레벨의 약 2 ％ 이내로 유지된다. 바람직한 실시 예들 중 하나에서, 금속 이온들 및 산 모두의 농도들이 제어된다. 예를 들어, 전기 화학적 구리 금속 제거 동안 일 구현 예에서, 구리 이온들의 농도는 구리 타깃 레벨 및 산의 농도로부터 5 ％보다 보다 크게, 보다 바람직하게 2.5 ％보다 보다 크게 변동하지 않도록 유지되고, 산의 농도는 산 타깃 레벨로부터 2 ％보다 보다 크게, 보다 바람직하게 0.5 ％보다 보다 크게 변동하지 않는다. 예를 들어, 구리 이온들의 타깃 농도가 60 g/L이고 인산의 타깃 농도가 48 중량％인 시스템에서, 항상성은 약 57 내지 63 g/L의 범위 내 (타깃 레벨의 약 5 ％ 이내), 보다 바람직하게, 약 58.5 내지 61.5 g/L 범위 내 (타깃 레벨의 약 2.5 ％ 이내) 로 구리 농도들을 유지하는 한편, 인산 농도를 약 47.04 내지 48.96 중량％의 범위 내 (타깃 레벨의 약 2 ％ 이내), 보다 바람직하게, 약 47.76 내지 48.24 중량％의 범위 내 (타깃 레벨의 약 0.5 ％ 이내) 로 유지함으로써 달성될 수 있다. 일부 실시 예들에서, 기판은 금속 이온들 및 산의 타깃 레벨들로부터 적은 규정된 양보다 보다 많이 벗어나지 않는 농도들로 금속 이온들 및 산을 함유하는 전해질에 처음으로 침지되고, 전기 화학적 금속 제거 과정 동안 금속 이온들 및 산의 농도들은 규정된 범위들을 벗어나지 않도록 (예를 들어, 타깃 양들의 10 ％ 이내, 또는 5 ％ 이내) 제어된다. 다른 실시 예들에서, 기판은 처음에 전해질에 침지될 수도 있고, 여기서 하나 이상의 컴포넌트들은 타깃 농도로부터 10 ％보다 보다 크게 벗어나지만, 전기 화학적 금속 제거 과정 동안, 이 하나 이상의 컴포넌트들의 농도들은 (컴포넌트들 각각의 타깃 레벨의 10 ％ 이내의) 목표된 범위들에 도달하고 기판 상의 전기 화학적 금속 제거의 지속 기간 내내 유지된다.
다음에, 제 1 기판이 프로세싱된 후, 프로세스는 (1709) 에서 타깃 레벨의 약 10 ％ 이내로 금속 이온들 및/또는 산들의 농도를 유지하면서 복수의 기판들을 순차적으로 프로세싱함으로써 이어진다. 예를 들어, 적어도 2 개, 적어도 5 개, 적어도 10 개, 또는 적어도 50 개의 기판들이 금속 이온들 (예를 들어, 구리 이온들) 의 농도를 금속 이온 타깃 농도의 10 ％ 이내로 유지하면서, 그리고 산 타깃 농도의 10 ％ 이내로 산 농도를 유지하면서 금속 층들의 균일성이 개선되도록 금속이 기판의 표면들로부터 전기 화학적으로 제거되도록 순차적으로 프로세싱될 수도 있다. 몇몇 기판들의 프로세싱 과정 동안 항상성을 유지하기 위한 보다 구체적인 범위들은 상기 단일 기판에 대해 기술된 것과 동일할 수 있다.
금속 이온 농도 및/또는 산 농도의 항상성을 유지하는 것에 더하여, 방법들은 단일 기판으로부터의 전기 화학적 금속 제거 과정 동안 또는 복수의 기판들의 순차적인 프로세싱 동안 전해질 온도를 제어하는 단계를 더 수반할 수도 있어서, 온도는 타깃 온도로부터 약 1 ℃ 이하, 바람직하게 타깃 온도로부터 약 0.5 ℃ 이하만큼 벗어난다. 일부 실시 예들에서, 전해질의 점도는 또한 점도가 작은 규정된 값보다 보다 많이 타깃 점도로부터 벗어나지 않도록 제어된다. 점도는 산 농도 및 구리 농도의 제어를 통해 그리고/또는 온도의 제어를 통해 간접적으로 제어될 수도 있다.
대안적인 실시 예에서, 점도는 전해질 컴포넌트들의 농도들을 특별히 측정하지 않고, 그리고 일정한 레벨로 전해질 컴포넌트들의 농도들을 의도적으로 유지하지 않고 실질적으로 일정한 레벨로 유지된다. 이 실시 예에서, 전해질의 점도는 예를 들어, Anton Paar L-Vis 510 또는 Emerson FVM 점도계를 사용하여 직접 측정될 수도 있고, 미리 결정된 값보다 보다 크게 타깃 점도로부터 벗어나면 조정될 수도 있다. 일부 실시 예들에서 점도계는 전해질 온도를 측정하기 위해 구성된 온도계와 조합하여 사용된다. 너무 낮은 점도계 센서 판독 값에 응답하여, 예를 들어, 전해질로부터 물을 증발시키고, 전해질의 온도를 감소시키고, 전해질에 보다 점성인 유체를 첨가함으로써 (예를 들어, 보다 높은 점도의 산-함유 및/또는 금속 이온 함유 용액) 또는 이들 방법들의 조합에 의해 점도가 상승될 수 있다. 점도는 너무 높은 점도계 센서 판독 값에 응답하여, 예를 들어, 보다 적은 점성 유체를 전해질에 첨가함으로써 (예를 들어, 물을 첨가함으로써), 전해질의 온도를 상승시키거나 이들 방법들의 조합에 의해 감소될 수 있다. 이들 변화들에 응답하여 점도 변화들은 경험적으로 미리 결정된 상관 관계들 (correlations) 을 사용하여 정확하게 예측될 수 있다. 일부 실시 예들에서, 전해질의 점도는 타깃 값으로부터 미리 결정된 양보다 보다 많이 벗어나지 않도록 유지된다.
하나 또는 몇몇의 기판들을 프로세싱하는 동안 전해질 컴포넌트들의 항상성을 유지하는 것은 많은 중요한 이점들을 갖는다. 몇몇 기판들이 순차적으로 프로세싱될 때, 목표된 농도들의 유지는 전기 화학적 금속 제거의 높은 웨이퍼-대-웨이퍼 재현성을 야기하고, 복수의 유사한 웨이퍼들에 대해 유사한 균일성 개선들 및 예측 가능하고 일정한 제거 레이트들 및 프로세싱 시간들을 획득하기 위한 중요한 인자이다. 또한, 단일 웨이퍼로부터 전기 화학적 금속 제거 동안, 안정한 농도들이 임계 전위의 보다 정밀한 식별 및 전기 화학적 레짐의 선택을 허용하고, 보다 예측 가능한 결과로 이어지기 때문에 기술된 바와 같이, 금속 이온들 및 산 농도들을 목표된 좁은 범위 내로 유지하는 것이 바람직하다. 실질적으로 동일한 조건들의 세트들 하에서 웨이퍼 각각을 프로세싱하는 것에 더하여, 가변 전해질 조성 (예를 들어, 전도도 또는 밀도) 의 기여가 작고 따라서 반응기 전압 또는 전력, 열 생성 및 다른 파라미터들이 끊임없이 변화하는 전해질 조건들과 얽히지 (convolute) 않기 때문에, 셀의 성능의 문제들 또는 변동들에 대한 모니터링이 단순화된다. 도 18은 전해질 내 금속 이온들 및 산의 항상성을 유지하기 위한 예시적인 프로세스를 제공한다. 프로세스는 (1801) 에서 금속을 전기 화학적으로 제거하는 단계, 및 (1803) 에서 전기 화학적 금속 제거 동안 금속 이온들의 농도 및 산의 농도를 측정하는 것을 수반한다. 본 명세서에 사용된 바와 같은 "농도 측정"은 금속 이온들의 농도 및 산의 농도와 상관되고, 산 농도 및 금속 이온 농도의 분리된 결정을 허용하는 전해질 특성들의 측정을 수반할 수 있다. 바람직한 실시 예들 중 하나에서, 2 개의 전해질 특성들이 측정되고, 여기서 제 1 특성은 금속 이온들의 농도보다 산의 농도와 보다 강하게 상관되고, 제 2 특성은 산의 농도보다 금속 이온들의 농도와 보다 강하게 상관된다. 제 1 특성의 예는 산의 농도에 대한 강한 종속성을 나타내는 전해질 전도도이다. 제 2 특성의 예들은 전해질 밀도 및 (Cu2 +, Ni2 +, Co2 +, 등과 같은 광학적으로 활성인 금속 이온들에 대한) 전해질의 광학적 흡광도를 포함한다. 일 구현 예에서, 산의 농도 및 금속 이온의 농도는 전해질의 전도도 및 밀도에 대해 조합된 판독 값들로부터 유도된다. 또 다른 구현 예에서, 산 농도 및 금속 이온의 농도는 전해질의 전도도 및 광학적 흡광도에 대해 조합된 판독 값들로부터 유도된다. 또 다른 실시 예에서, 산에 대한 적정 (titration), 또는 산 및 금속들 모두에 대한 적정이 사용될 수 있다. 일반적으로 실시 예들은 화학적 배스 조성을 유도하는 특정한 방법으로 제한된다. 예들이 밀도, 전도도, 점도, (하나 이상의 파장들에서) 광 흡광도, 라만 분광법, 화학적 적정, 전압 전류법 (voltammetry) (예를 들어, 금속 농도에 상관시키기 위해 금속 증착의 제한 전류를 사용하는 선형 스윕핑 전압 전류법), 굴절률, 또는 전해질의 음속을 포함하지만 이에 제한되지 않는, 2 이상의 물리-화학적 특성 측정 값들의 조합들의 범위가 사용될 수 있고 구상된다. 이에 더하여, 전해질의 온도는 통상적으로 온도 센서를 사용하여 모니터링되는데, 이는 전해질 파라미터와 산 농도 및 금속 이온 농도의 상관 관계들이 통상적으로 온도에 종속되기 때문이다. 금속 이온들 및 산의 농도들은 농도들을 측정된 파라미터들과 관련시키는 경험적 방정식들 (empirical equations) 을 사용하여 결정될 수 있다. 전도도, 전해질 밀도 및 전해질 온도에 대한 구리 이온 농도 및 인산 농도 각각의 종속성들에 대한 이러한 경험적 방정식들의 예들은 이하의 예 1에 제공된다.
일부 실시 예들에서, 금속 이온들의 농도 및 산의 농도는 전기 화학적 금속 제거 프로세스 내내 연속적으로 측정된다. 예를 들어, 전해질의 밀도, 전도도, 및 온도는 연속적으로 측정될 수 있고 시스템 제어기로 전달될 수 있고, 여기서 이들 파라미터들은 전해질 관리에 대한 결정을 내리기 위해 프로세싱된다. 다른 실시 예들에서, 농도들은 미리 결정된 인터벌들 (intervals) 로 (예를 들어, 매 300 초마다) 측정되고 프로세싱을 위해 제어기로 송신된다. 금속 이온 농도 및/또는 산 농도가 타깃 레벨 이상이면, 또는 미리 결정된 허용 오차 또는 문턱 값을 초과하면, 희석제가 전해질에 첨가되고 그리고/또는 금속 이온들의 농도는 전해채취 (electrowinning) 에 의해 감소된다. 희석제는 금속 이온들 및/또는 산의 농도를 미리 결정된 문턱 값 농도 미만으로 그리고 타깃 농도에 보다 가깝게 하는 양으로 첨가된다. 금속 이온 농도 및/또는 산 농도가 미리 결정된 문턱 값 아래로 감소하면, 농축물이 전해질에 첨가된다. 농축물은 금속 이온들 및/또는 산의 농도를 미리 결정된 문턱 값 농도 이상으로 그리고 타깃 농도에 보다 가깝게 하는 양으로 첨가된다. 예를 들어, 금속 함량이 낮다면, 셀/배스 내 타깃 금속 함량보다 보다 큰 보다 큰 금속 함량을 갖는 금속 함유 용액의 특정한 양이 첨가된다. 유사하게, 산 레벨이 낮으면, 농축된 산이 첨가된다. 미리 결정된 문턱 값 농도는 타깃 농도 레벨로부터 허용된 변동의 범위 내에 있다. 예를 들어, 금속 이온들의 농도가 타깃 레벨로부터 5 ％만큼 변동하게 된다면, 희석 또는 전해채취를 촉발하는 (trigger) 미리 결정된 문턱 값 농도는 타깃 농도보다 3 ％ 보다 클 수도 있고, 그리고 농축물의 첨가를 촉발하는 미리 결정된 문턱 값 농도는 타깃 농도보다 3 ％ 보다 낮을 수도 있다.
금속 이온 농도를 감소시키기 위한 희석제는 물, 산의 수용액, 또는 금속 이온들에 대해 미리 결정된 문턱 값 농도보다 보다 낮은 농도의 금속 이온들을 포함하는 수용액일 수 있다. 실시 예들 중 하나에서, 희석제는 금속 이온들을 함유하지 않는 산의 수용액이다. 산 농도를 감소시키기 위한 희석제는 물, 또는 산의 수용액, 또는 금속-함유 용액일 수 있고, 각각은 산에 대해 미리 결정된 문턱 값 농도보다 보다 낮은 희석제 내 산의 농도를 갖는다. 일부 실시 예들에서, 금속에 대한 문턱 값 농도가 초과될 때 및 산에 대한 문턱 값 농도가 초과될 때 모두 단일 희석제 소스로부터의 단일 희석제가 전해질에 첨가된다. 일 구현 예에서, 이 희석제는 매우 적게 (예를 들어, 1 g/L 미만의 금속) 함유하거나 어떠한 금속 이온도 함유하지 않는 산 수용액이다. 일부 구현 예들에서, 전해질 내의 금속 이온들의 농도는 별도의 전해채취 장치에서 전해질로부터 미리 결정된 양의 금속을 전해채취함으로써 감소될 수 있다. 전해채취 장치는 통상적으로 전해질로부터의 금속 이온들이 환원되고 금속으로서 증착되는 캐소드, 및 불활성 치수적으로 안정한 산소 방출 (evolve) 전극을 포함한다. 전해채취는 전해질의 금속 이온들의 농도를 미리 결정된 문턱 값 미만이 되게 할 수 있다. 전해채취의 양은 (전량 분석 (coulometry) 을 사용하여) 전해채취 디바이스를 통과하는 전하를 제어함으로써 제어될 수 있다. 일부 구현 예들에서, 금속 이온들의 농도는 전해질에 희석제를 첨가함으로써 그리고 전해질로부터 금속 이온들의 일부를 전해채취함으로써 감소되고, 이들 방법들은 조합하여, 금속 이온 농도를 목표된 범위로 가져온다.
금속 이온 농도를 상승시키기 위한 농축물은 금속 이온들에 대해 미리 결정된 문턱 값 농도보다 보다 높은 농도의 금속 이온들을 포함하는 수용액, 또는 산에 대해 미리 결정된 문턱 값 농도보다 보다 높거나, 보다 낮거나 같은 농도의 산을 또한 함유하는 유사한 용액일 수 있다. 산 농도를 상승시키기 위한 농축물은 농축된 산, 또는 산의 미리 결정된 문턱 값 농도보다 보다 높은 농도의 산 수용액, 또는 산에 대해 미리 결정된 문턱 값 농도보다 보다 높거나, 보다 낮거나 같은 농도의 금속 이온들을 또한 함유하는 유사한 용액일 수 있다. 일부 실시 예들에서, 셀의 카운터 전극은 웨이퍼로부터 용해된 금속의 양이 수소 진화 카운터 전극 상에 증착된 금속의 양을 초과하는 수소 방출 카운터 전극이다. 이 경우, 금속 함량이 타깃보다 보다 낮다면, 추가 웨이퍼 프로세싱은 전해질 금속 함량을 증가시키는 경향이 있을 것이고 첨가물들이 필요하지 않을 것이다. 또한, 동작 (1807) 에서, 전해질의 체적이 모니터링되고, 전해질의 체적이 미리 결정된 문턱 값 체적 값을 초과하면, 전해질의 일부가 체적을 문턱 값 미만이 되게 하도록 시스템으로부터 제거된다. 일 실시 예에서, 전해질의 체적은 전해질 레벨 미터에 의해 연속적으로 모니터링된다.
일부 실시 예들에서, 제 1 희석제 (예를 들어, 금속 이온 유리 산 용액) 가 도금 제거 셀 (deplating cell) 과 유체로 연통하는 전해질 저장소에 첨가된다는 것을 주의한다. 저장조에서의 희석 후, 저장조 전해질은 도금 제거 셀 내의 전해질에 대해 보다 희석되고, 이는 전해질 저장조로부터 도금 제거 셀로 첨가될 때 제 2 희석제로서 작용한다. 도 19는 예를 들어 Cu2 + 이온들 및 산을 함유하는 전해질에서 전해질 조성을 제어하기 위해 사용될 수 있는 예시적인 시스템을 도시한다. 시스템은 전해질에 대한 정보를 제어기 (1909) 에 제공하도록 구성된 복수의 센서들 (1901, 1903, 1905 및 1907) 을 포함한다. 구체적으로, 시스템은 전해질 밀도에 대한 데이터를 제어기에 제공하는 농도계 (1901), 전해질 전도도를 측정하고 이 정보를 제어기에 제공하는 전도도 미터 (1903), 전해질 온도를 제어기에 제공하는 온도계 (1905), 및 전해질의 체적을 모니터링하고 이 데이터를 제어기에 공급하는 전해질 레벨 미터 (1907) 를 포함한다. 제어기 (1909) 는 센서들에 의해 제공된 정보를 프로세싱하도록 구성되고, 수신된 정보에 응답하여, 전해질 희석 또는 농도, 전해질 제거, 및, 선택 가능하게, 구리 전해채취와 연관된 하드웨어 중 하나 이상을 활성화하도록 구성된다. 다른 경우들에서, (미도시) 제어기 (1909) 는 배기 댐퍼를 개방하거나 폐쇄하거나 역삼투 장치를 통한 프로세싱 유체를 흘리는 것과 같은, (예를 들어 증발 또는 역삼투를 통해) 셀 및/또는 셀 저장소로부터 물 제거 레이트를 수정할 수 있는 하드웨어를 동작시킬 수 있다. 예를 들어, 농도계, 전도도 미터, 및 온도계로부터 수신된 결합된 데이터에 응답하여, 제어기는 밸브를 개방하고 전해질에 희석제를 첨가하도록 구성된 펌프를 활성화하는 것을 포함할 수도 있는 희석 하드웨어 (1911) 를 활성화할 수 있다. 선택 가능하게, 이들 센서들로부터 결합된 데이터에 응답하여, 제어기는 Cu2 + 이온들을 구리 금속으로 변환하고 이에 따라 전해질 내의 Cu2 + 농도를 감소시키도록 구성된 전해채취 시스템 (1913) 을 활성화할 수도 있다. 전해질 레벨 미터로부터의 신호에 응답하여, 제어기는 전해질 제거와 연관된 하드웨어 (1915) 를 활성화할 수도 있다. 이는 전해질을 하우징하는 용기 내의 유출구와 연관된 밸브를 개방하고 전해질의 일부가 용기로부터 흐르게 하는 것을 포함할 수도 있다.
센서들 (예를 들어, 전도도 미터, 농도계, 및 온도 프로브) 은 장치의 임의의 위치에 포지셔닝될 수도 있고, 여기서 측정된 파라미터들은 웨이퍼 기판 근방과 실질적으로 동일하다. 일부 실시 예들에서, 센서들은 도금 제거 셀 내에 직접 포지셔닝된다. 다른 실시 예들에서, 장치는 하나 이상의 전해질 재순환 루프들을 포함하고, 센서들 중 적어도 일부는 재순환 루프 내에서 도금 제거 셀 외부에 포지셔닝되고, 여기서 재순환 루프에서 측정된 파라미터들은 도금 제거 셀에서와 실질적으로 동일하다 (예를 들어, 도금 제거 셀에서와 같이 1 ％보다 보다 크게 벗어나지 않는다). 일 실시 예에서, 재순환 루프는 도금 제거 셀 자체, 도금 제거 셀의 외부에 포지셔닝된 전해질 저장소, 및 전해질로 하여금 도금 제거 셀로부터 저장소로, 그리고 저장소로부터 다시 도금 제거 셀로 순환하게 하는 유체 라인들을 포함한다. 재순환 루프는 전해질을 필터링하기 위한 하나 이상의 필터들, 재순환 루프에서 전해질을 이동시키는 하나 이상의 펌프들, 플로우 미터들, 셀 격리 밸브들 (저장소로부터 도금 제거 셀로의 플로우를 중단하도록 구성된 밸브들), (예를 들어, Liqui-Cell Superphobic 멤브레인 콘택터 (contactor) 와 같은 가스-액체 "콘택터"를 사용하여, 용해된 산소를 제거하기 위한) 용해된 가스 부가 또는 제거 장치를 포함할 수도 있다. 바람직하게, 재순환 루프 내의 전해질은 루프의 상이한 부분들에서 (예를 들어, 도금 제거 셀 내, 저장조 내, 및 유체 라인들 내) 실질적으로 동일한 농도를 갖도록 신속하게 혼합된다. 이 실시 예에서, 일부 구현 예들에서, 센서들을 도금 제거 셀 외부, 예를 들어, 저장소 내에, 또는 도금 제거 셀로 또는 도금 제거 셀로부터 이어지는 유체 라인과 연관하여 배치하는 것이 바람직하다. 유사하게, 희석제의 첨가 및/또는 구리의 전해채취는 도금 제거 셀 내에서 직접 수행될 수도 있고, 또는 일부 실시 예들에서, 도금 제거 셀 외부의 재순환 루프에서 수행될 수 있다. 예를 들어, 희석제는 저장소 내에 위치된 전해질에 첨가될 수도 있고, 이어서 희석된 전해질은 도금 제거 셀로 신속하게 지향되어, 재순환 루프 전반에 걸쳐 전해질 컴포넌트들의 신속한 혼합을 허용한다.
일부 실시 예들에서, 전해질 조성은 또한 농도 제어 용액들로서 사용되는 2 개의 전해질 개시 (startup)/구성 (makeup) 용액들을 사용하여 제어된다. 이 방법은 일반적으로 유용하고 수소-생성 캐소드를 구비한 장치들 및 활성 캐소드를 채용하는 장치들에서 구현될 수 있다. 수소-생성 캐소드가 사용될 때 그리고 캐소드 상의 금속 도금이 부재하거나 최소일 때, 전해질은 애노드로 바이어싱된 기판으로부터 전해질로의 금속의 용해로 인해 농도 조정 (예를 들어, 희석) 을 필요로 할 것이다. 그러나, 활성 캐소드가 사용되고 금속 함량 및 산 함량이 셀 자체 내 반응들에 의해 개질되지 않는 경우에도, 전해질 농도 조정이 채용될 수 있다. 활성 캐소드 경우에서, 전해질 조성물은 여전히 시간에 따라 셀/배스 시스템으로 들어오고 나가는 재료들로 인해, 또는 100 ％ 미만의 애노드 (기판 금속 제거) 효율 및 캐소드 (카운터 전극 도금) 효율로 인해 드리프팅할 (drift) 수 있다.
제 1 용액 "M"은 고 금속 (예를 들어, 구리) 농도 및 저 산 농도를 갖고, 제 2 용액 "A"는 고 산 함량 및 저 금속 (예를 들어, 구리) 함량을 갖는다. 용액 "M"의 금속 농도는 용액 "A"의 금속 농도보다 보다 높다. 반대로, 용액 "M"의 산 농도는 용액 "A"의 산의 농도보다 보다 낮다. 예를 들어, 용액 "M"은 구리 포스페이트로서 약 50 내지 80 g/L Cu+2, 및 약 150 내지 400 g/L 인산을 함유할 수도 있다. 이 범위 내의 보다 낮은 구리 농도들은 보다 낮은 산 농도들 (예를 들어, 50 내지 75 g/L 구리 및 150 내지 200 g/L 인산) 과 함께 사용되는 반면, 이 범위 내의 보다 높은 구리 농도들은 고 산 농도들 (예를 들어, 75 내지 80 g/L 구리 및 200 내지 400 g/L 인산) 과 함께 사용된다. 이 예에서 용액 "A"는 구리 포스페이트로서 약 0 내지 10 g/L (예를 들어, 5 내지 10 g/L) Cu+2, 및 약 800 내지 1350 g/L의 인산을 함유할 수도 있다. 일반적으로, 금속/산의 농도는 용액들이 노출될 것으로 예상되는 최저 온도, 예를 들어 용액들의 수송 (shipment) 동안 마주치는 온도들 동안 금속 염들의 침전을 방지하는 동안 가능한 한 높아야 한다.
도 19b는 일 실시 예에 따른, 도금 모듈 질량 균형 (plating module mass balance) (1920) 을 예시한다. 웨이퍼가 도금 셀 모듈 (1921) 로 들어갈 때, 웨이퍼의 이전 이력에 따라, 웨이퍼는 이전 프로세싱 단계들로부터 표면들 상에 동반된 물, 산, 금속 이온들, 또는 다른 오염물들을 모듈 내로 가져올 수도 있다. 웨이퍼는 또한 마스크/포토레지스트 층으로부터 시스템 내로 재료를 침출할 (leach) 수도 있다. 웨이퍼로부터 이들 유입되는 재료들은 웨이퍼 드래그-인 (drag-in) (1912) 으로 지칭된다. 물은 실질적으로 일정한 레이트로 증발 (1903) 에 의해 시스템으로부터 제거된다. 일부 실시 예들에서, 물 제거 레이트를 수정하기 위한 메커니즘들이 시스템에 구축될 수도 있다. 예를 들어, 속도 제어 흄 플로우 (speed control fume flow) 또는 기계적으로 제어된 댐퍼가 물 제거 레이트들을 수정하도록 사용될 수도 있다. 재료 (예컨대 산 및 금속 염들을 함유하는 전해질) 는 시스템으로부터 폐기물 드레인 유출구로 제어된 양으로 제거될 수 있다. 이 시스템으로부터의 재료의 유출은 플로우 (1924) 로 도시된다. 순수 탈 이온수 (1925), 금속-풍부 용액 "M" (1926) 및 산-풍부 용액 "A" (1927) 는 제어된 양으로 시스템에 첨가될 수 있다 (도즈될 (dose) 수 있다). 방법은 산, 금속 및 물의 농도들을 타깃 레벨들로 그리고 불순물들의 농도들을 용인 가능하게 낮은 레벨로 유지하기 위해 필요에 따라, 금속 또는 산 또는 불순물들이 높을 수도 있는 (예를 들어, 전해질 재순환 루프 내에 위치된 저장소로부터) 제어된 양의 전해질 재료를 제거하는 단계를 더 포함한다. (본 명세서에 기술된 바와 같이) 센서들의 세트는 전해질 컴포넌트들의 농도들을 모니터링하도록 사용될 수 있다. 특성/농도 상관 관계들 및 예측 로직 및 피드백 로직과 함께 시스템 제어기가 농도를 유지하도록 사용된다. 시스템의 개시시, 개시 (신규) 전해질은 필요한 타깃 농도들의 컴포넌트들을 갖는 용액을 생성하도록 제어된 양들로 용액 M, 용액 A, 및 물을 결합함으로써 이루어진다.
장치
본 명세서에 기술된 전기 화학적 금속 제거 방법들은 전해질 및 캐소드를 홀딩하도록 구성된 용기, 및 반도체 기판의 작업 표면이 전기 화학적 금속 제거 동안 전해질 내로 침지되고 캐소드로부터 분리되도록 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더를 갖는 장치에서 구현될 수 있다. 장치는 전해질 금속 제거 동안 캐소드를 네거티브로 바이어싱하고 기판을 포지티브로 바이어싱하도록 구성된 전기적 접속부들 및 전력 공급부를 포함한다. 일부 실시 예들에서, 장치는 전기 화학적 금속 제거 동안 기판의 작업 표면에 실질적으로 평행한 방향으로 기판의 작업 표면과 콘택트하는 전해질의 횡방향 플로우를 제공하도록 구성된 메커니즘을 더 포함한다. 일부 실시 예들에서, 장치는 반도체 기판 근방의 전위 (예를 들어, 기판의 약 5 ㎜ 이내) 또는 등가 전위를 측정하도록 구성된 기준 전극을 포함한다. 일부 실시 예들에서 장치는 바람직하게 캐소드와 기판 홀더 사이에 포지셔닝된 분리기를 포함하고, 이에 따라 애노드 챔버 및 캐소드 챔버를 규정하고, 분리기는 캐소드에서 형성된 임의의 H2 버블들 또는 입자들이 분리기를 가로지르고 기판에 도달하는 것을 차단하도록 구성된다. 분리기는 전해질의 이온 종에 대해 투과성이고 애노드 챔버와 캐소드 챔버 사이의 이온 연통을 허용한다. 장치는 바람직하게 캐소드 챔버 내의 H2 또는 입자들을 안전하게 분리하고 분리기 멤브레인에 근접한 캐소드 챔버 내의 하나 이상의 개구부들을 통해 이들을 제거하도록 구성된다.
횡방향 플로우를 위한 메커니즘, 기준 전극, 및 H2 가스를 분리하고 제거하기 위해 구성된 캐소드 챔버를 포함하는 전기 화학적 금속 제거 장치의 일부의 예가 도 20에 예시된다. 이 장치는 또한 H2 가스에 더하여 (또는 대신) 캐소드에서 생성된 입자들을 분리하고 제거하기 위해 사용될 수 있다는 것을 주의한다. 장치는 반도체 기판 (3) 을 홀딩하고 회전시키도록 구성된 반도체 기판 홀더 (1) 를 포함한다. 복수의 전기적 콘택트들이 기판의 원주 둘레에 이루어진다. 콘택트들은 전기 화학적 금속 제거 동안 반도체 기판을 포지티브로 (애노드로) 바이어싱하는 전력 공급부 (미도시) 에 전기적으로 접속된다. 캐소드 (5) 는 기판 (3) 아래에 포지셔닝되고 전기 화학적 금속 제거 동안 네거티브로 바이어싱하는 전력 공급부 (미도시) 에 전기적으로 접속된다. 제거될 동일한 금속으로 이루어진 캐소드들 (예를 들어, 구리 금속 제거 동안 구리 캐소드), 도금 가능한 금속들 (예를 들어 스테인리스 스틸) 및 불활성 캐소드들을 포함하는 상이한 타입들의 캐소드들이 사용될 수 있다. 일부 실시 예들에서, 활성 캐소드가 일부 전해질들과 반응하거나 일부 전해질들에 용해될 수도 있고 또는 비-부착성 또는 수지상 입자-생성 금속 층을 도금하여, 전해질 또는 금속-함유 슬러지의 형성물의 금속 이온 농도의 피할 수 없는 상승을 야기할 수 있기 때문에 불활성 수소 생성 캐소드들이 사용된다. 다른 실시 예들에서, 활성 캐소드는 전해질과 화학적으로 반응하지 않고, 기판으로부터 제거된 금속이 활성 캐소드 상으로 도금되기 때문에 바람직하고, 금속 공핍에 기초한 용액 대체에 대한 수요가 거의 없거나 전혀 없어서 전체 셀 화학 반응들이 밸런싱되고 따라서 프로세스의 비용이 감소된다. 불활성 캐소드들의 예들은 백금, 로듐, 니오븀 또는 이들 금속들의 임의의 조합으로 코팅된 금속 캐소드들 (예를 들어, 티타늄 캐소드들) 을 포함한다.
콘 형상의 멤브레인 (conically shaped membrane) (7) 이 캐소드 (5) 와 애노드 기판 (3) 사이에 포지셔닝되어 도금 제거 셀 (9) 을 캐소드 챔버 (11) 및 애노드 챔버 (13) 로 분할한다. 멤브레인 (7) 은 콘의 꼭짓점이 콘의 베이스보다 캐소드에 보다 가깝도록 프레임 (12) 상에 장착된다. 멤브레인 재료는 캐소드 (5) 에서 형성된 H2 버블들로 하여금 캐소드 챔버 (11) 로부터 애노드 챔버 (13) 내로 가로지르게 하지 않는다. 멤브레인은 이온-투과성 재료, 예컨대 이온-투과성 폴리머로 이루어진다. 일부 실시 예들에서, -SO2- 작용기를 함유하는 폴리머들과 같은 친수성 폴리머들이 바람직하다. 일부 구현 예들에서, 멤브레인 재료들은 폴리에테르설폰 (PES), 폴리페닐설폰, 및 폴리설폰 패밀리로부터의 다른 폴리머들을 포함한다. 친수성 멤브레인 버블 분리 재료들이 바람직한데, 이는 버블들이 소수성 멤브레인들보다 이들 재료들에 보다 덜 부착되기 때문이다. 멤브레인의 콘 형상은 캐소드에서 방출된 H2 버블들로 하여금 멤브레인 표면을 따라 그리고 캐소드 챔버의 주변을 향해 상향 및 방사상 외측으로 이동하게 하여, 멤브레인과 캐소드 챔버 측벽 사이의 계면에 축적된다. 유출구 (15) 는 멤브레인과 측벽 사이의 접합부에 매우 근접하여 캐소드 챔버 측벽 내에 포지셔닝되고, 캐소드 액과의 혼합물에서 축적된 H2 버블들을 제거하도록 구성된다. 예를 들어, 유출구는 약 1 ㎜ 내에, 그리고 일부 실시 예들에서, 멤브레인 어셈블리와 캐소드 챔버의 측벽들의 접합부로부터 어떠한 갭없이 포지셔닝된다. 버블들이 갭 내에 축적되는 경향이 있고 셀로부터 제거하기 보다 어려울 것이기 때문에, 유출구와 접합부 사이에 (수직으로) 갭의 존재는 목표되지 않는다. 일부 실시 예들에서, 유출구는 실질적으로 동일한 작은 인터벌들로 캐소드 챔버 측벽의 원주 둘레에 포지셔닝된 복수의 개구부들, 예컨대 45 ° 인터벌들로 챔버 둘레에 동일하게 이격된 8 개의 개구부들을 포함한다. 일부 실시 예들에서, 이 유출구는 벽의 연속적인 슬롯이다. 일 실시 예에서, 셀의 주변부 둘레의 연속적인 슬롯은 전해질 유출구들로서 작용하는 복수의 동일하게 이격된 홀들로 이어진다. 일반적으로, 셀이 캐소드 액으로부터 대부분의 버블들 또는 실질적으로 모든 버블들의 제거를 위해 설계되는 한, 캐소드 액 유출구는 다양한 형상들 및 형태들을 취할 수도 있다. 예를 들어, 셀이 이 유출구를 향해 버블들을 지향시키도록 설계될 때, 360 ° 미만, 또는 180 ° 미만만큼 대향하는 (subtend) 단일 유출구가 사용될 수도 있다. 멤브레인과 캐소드 액 유출구의 상호 포지션은 캐소드 챔버로부터 효율적이고 안전한 수소 버블 분리 및 제거를 달성하는 것을 돕는다. 캐소드 챔버는 캐소드 액을 수용하도록 구성된 유입구 (17) 를 더 포함한다. 도시된 실시 예에서, 캐소드 액 유입구는 캐소드 아래에 위치된다. 일반적으로, 상향 방향으로의 캐소드 액의 이동 및 버블들의 이동을 용이하게 할뿐만 아니라 챔버 내의 전해질과 캐소드 근방의 전해질 사이의 큰 조성의 차이를 방지하기 때문에, 캐소드 액 유입구를 챔버로 들어가는 캐소드 액이 캐소드 주위로 (또는 천공된 캐소드 또는 다공성 캐소드를 통해) 흐르도록 캐소드 액 유출구 아래에 포지셔닝하는 것이 바람직하다. 애노드 챔버 (13) 는 멤브레인 (7) 위에 위치되고 애노드로 바이어싱된 기판 (3) 을 하우징한다. 도시된 실시 예에서, 이온 저항성 이온 투과성 엘리먼트 (19) ("엘리먼트") 는 멤브레인 (7) 과 기판 홀더 (1) 사이의 애노드 챔버 내에 포지셔닝된다. 이온 저항성 이온 투과성 엘리먼트는 바람직하게 기판과 실질적으로 같은 공간에 있고 전기 화학적 금속 제거 동안 기판의 작업 표면에 매우 근접하게 위치된다. 엘리먼트는 기판-대면 표면 및 대향하는 표면을 갖고, 전기 화학적 금속 제거 동안 기판-대면 표면과 기판의 작업 표면 사이의 가장 가까운 거리가 약 10 ㎜ 이하이도록 위치된다. 예시된 실시 예에서, 엘리먼트의 기판-대면 표면은 평면형이지만, 다른 실시 예들에서, 엘리먼트는 예를 들어, 주변부에서 보다 중심에서 기판에 대해 보다 작은 거리를 갖고, 볼록할 수도 있다. 엘리먼트가 시스템의 이온 전류 경로 상에 상당한 저항을 도입하도록, 엘리먼트는 바람직하게 엘리먼트의 다공성이 상대적으로 낮을 수도 있는, 기공들을 갖는 유전체 재료로 이루어진다. 일부 실시 예들에서, 엘리먼트는 전해질로 하여금 엘리먼트를 통해 이동하게 하는 복수의 비 연통 채널들을 포함한다. 일부 실시 예들에서, 엘리먼트는 약 6,000 내지 12,000 개의 드릴된 채널들을 포함한다. 엘리먼트는 말단 효과로 인해 전기 화학적 금속 제거 동안 나타날 수 있는 방사상 불균일성을 감소시키는데 유용하다. 통상적인, 기판에 대한 전기적 콘택트들이 기판 주변부에서 이루어진다면, 말단 효과는 기판의 에지들 근방에서 금속의 증가된 전기 화학적 제거에서 나타날 수 있다. 이 구성에서, 특히 콘택트를 형성하기 위해 박형 및/또는 저항성 시드 층이 사용될 때, 기판의 보다 중심 부분들과 비교하여 보다 많은 금속이 기판의 주변부에서 제거될 수도 있고, 방사상 불균일성을 야기한다. 이온 저항성 이온 투과성 엘리먼트는 필드 분포를 보다 균일하게 하고 기술된 말단 효과를 감소시키기 위한 고 이온 저항 플레이트로서 역할을 할 수 있어서, 금속 제거시 방사상 균일성을 개선한다. 일부 실시 예들에서, 엘리먼트는 또한 기판 근방에서 전해질의 플로우를 형성하는데 역할을 한다. 이는 고 전해질 플로우의 영역을 규정하고 플로우를 교차 플로우 영역 내로 한정하는 플로우 저항성 엘리먼트로서 역할할 수도 있다. 예를 들어, 엘리먼트의 기판-대면 표면과 전해질이 측방향으로 주입되는 기판의 작업 표면 사이에 좁은 갭 (예를 들어, 10 ㎜ 이하) 을 제공하도록 역할할 수도 있다. 이 배열은 기판의 표면 근방에서 전해질의 횡방향 플로우를 용이하게 한다. 전해질 (애노드 액) 은 엘리먼트 (19) 내의 캐비티에 의해 적어도 부분적으로 규정되는 교차 플로우 주입 매니폴드 (21) 를 사용하여 갭 내로 주입될 수 있다. 교차 플로우 주입 매니폴드는 아크 형상이고 기판의 주변부에 근접하게 포지셔닝된다. 교차 플로우 한정 링 (23) 은 적어도 부분적으로 엘리먼트 (19) 와 기판 홀더 사이에 기판의 주변부에 근접하게 포지셔닝된다. 교차 플로우 한정 링 (23) 은 엘리먼트와 기판 사이의 갭의 측면을 적어도 부분적으로 규정한다. 애노드 챔버는 예를 들어, 교차 플로우 주입 매니폴드를 통해 애노드 액 소스로부터 애노드 액을 수용하도록 구성된 갭 (25) 으로의 유입구, 및 갭으로부터 애노드 액을 제거하기 위해 구성된 갭 (27) 으로의 유출구를 갖는다. 유입구 (25) 및 유출구 (27) 는 기판의 작업 표면의 방위각으로 마주 보는 주변 위치들에 근접하게 (또한 기판 홀더의 방위각으로 마주 보는 주변 위치들에 근접하고 그리고 엘리먼트의 방위각으로 마주 보는 주변 위치들에 근접하게) 포지셔닝된다. 유입구 (25) 및 유출구 (27) 는 갭 내에 전해질의 교차-플로우를 생성하고 전기 화학적 금속 제거 동안 기판의 작업 표면 근방에서 전해질의 횡방향 플로우를 생성하거나 유지하도록 구성된다. 일부 실시 예들에서, 이온 저항성 이온 투과성 엘리먼트는 말단 효과를 완화하고 기판 근방의 전해질의 횡방향 플로우를 위해 규정된 공간을 제공하도록 전해질 플로우를 제한하는 이중 목적으로 역할한다. 기준 전극 (29) 은 기판 홀더 (1) 의 주변부 근방에서 엘리먼트 (19) 위에 포지셔닝된다. 기준 전극은 바람직하게 기판의 표면으로부터 약 5 ㎝ 이내, 또는 기판의 5 ㎝ 이내에서 측정된 전위와 등가인 전위가 측정될 수 있는 포지션에 포지셔닝된다. 보다 바람직하게, 기준 전극은 기판의 약 5 ㎜ 내에, 또는 웨이퍼 표면의 평면에서의 전위와 등가이거나 최소로 상이한 전위를 갖는 포지션에 포지셔닝된다. 예를 들어, 기준 전극은 애노드 챔버를 나가는 전해질 내로 침지될 수도 있다. 도시된 실시 예에서, 기준 전극은 웨이퍼 기판으로부터 제거되는 금속과 동일한 금속의 스트립 또는 막대로 이루어진다. 예를 들어, 구리 제거 동안 구리 기준 전극, 니켈 제거 동안 니켈 기준 전극, 주석 제거 동안 주석 기준 전극이 사용될 수 있지만, 이러한 전극의 표면의 일부는 프로세싱 전해질과 직접적으로 콘택트한다. 기판으로부터 제거될 금속과 동일한 금속을 기준 전극에 사용하는 것이 유리한데, 이는 이러한 기준 전극이 0 전류 동작 지점에 대해 0 (또는 거의 0) 의 개방 회로 전위를 가질 것이고, 또한 일반적으로 사용되는 기준 전극들보다 더 길고 보다 큰 안정성으로 동작할 수도 있기 때문이다. 일부 경우들에서 금속 전극은 선택된 전기 에칭 전해질에 노출될 때 막 (옥사이드 또는 염 막) 을 형성할 수도 있고, 이는 보다 덜 바람직한 기준 전극 선택이 되게 한다. 보다 일반적으로, 포화된 칼로멜 전극 (Hg/Hg2Cl2, 또는 SCE), Hg/HgSO4 전극, 및 Ag/AgCl 전극과 같은 전해질 프로세싱 용액과 상이한 전해질을 함유하는 것들을 포함하지만 이로 제한되지 않는 다양한 상이한 타입들의 기준 전극들이 사용될 수 있다. 기준 전극의 물리적 포지션은 Luggin 모세관이 사용되는 실시 예들에서 기판에 가깝거나 기판으로부터 멀리 있을 수 있다는 것을 주의한다. 웨이퍼로부터 상기 참조된 5 ㎜ 거리는 기준 전극의 가장 가까운 접근 지점, 또는 기준 전극과 Luggin 연결부를 구성하는 웨이퍼 사이의 한정되고 격리된 전류 라인들이다. 기준 전극은 Luggin 모세관의 개방된 팁에서 용액 전위를 센싱한다. 따라서, 기준 전극은 또한 셀로부터 분리되고 원격으로 하우징될 수 있고 웨이퍼로부터 5 ㎜ 이하의 Luggin 모세관의 개구부를 갖는 소위 "Luggin 모세관"을 통해 연결될 수 있다. Luggin 모세관은 Luggin 프로브, Luggin 팁 또는 Luggin-Haber 모세관으로도 공지된다. 도시된 구현 예에서, 기준 전극은 기판 홀더 (1) 로부터 방사상 외측으로 애노드 액 내에 포지셔닝된다. 기준 전극이 바람직하게 기판의 작업 표면 근방의 도금 전류를 간섭하지 않아야 하기 때문에, 이러한 주변 포지션은 많은 구현 예들에서 바람직하다. 일부 실시 예들에서, 전기 화학적 금속 제거 동안 기판의 작업 표면 상으로의 기준 전극의 풋 프린트 (기판 표면 상으로의 전극의 투사) 는 0이다.
기준 전극 및 장치의 다른 엘리먼트들은 프로세서 및 메모리를 갖고 장치의 동작을 제어하기 위한 프로그램 인스트럭션들을 갖는 제어기 (31) 와 전기적으로 통신한다. 예를 들어, 전기적 접속부 (30) 는 기준 전극 (29) 을 제어기 (31) 와 연결할 수 있다. 제어기는 본 명세서에 기술된 방법들 중 임의의 것을 수행하기 위한 프로그램 인스트럭션들을 포함할 수도 있다. 제어기는 기준 전극에 의해 제공된 전위에 대한 정보를 프로세싱할 수 있고 전기 화학적 금속 제거 프로세스를 제어하기 위해, 측정된 전위에 응답하여 애노드로 바이어싱된 기판에 제공된 전류 및/또는 전위를 조정할 수 있다. 예시적인 실시 예에서, 기준 전극은 기판으로부터 제거되는 동일한 금속으로 제조되고, 애노드 액에 침지되고, 기판에 근접하여 이온 저항성 이온 투과성 엘리먼트 위에 (반드시 위는 아님) 포지셔닝된다. 이러한 포지션은 기판과 기준 전극 사이의 전압 강하를 최소화하고 전위 판독의 정확도를 개선한다.
도 21은 기판의 작업 표면 근방에서 횡방향 플로우를 생성하고 유지하기 위해 사용될 수 있는 시스템의 평면도를 예시한다. 이온 저항성 이온 투과성 엘리먼트 (19) 는 엘리먼트와 기판의 작업 표면 사이에 갭의 측벽들을 형성하도록 설계되는 교차 흐름 한정 링 (23) 에 의해 주변부 둘레를 부분적으로 둘러싼다. 아크 형상 교차 플로우 주입 매니폴드 (21) 는 유입구를 사용하여 갭 (25) 에 전해질을 주입한다. 전해질의 플로우는 화살표들로 도시된다. 전해질은 기판의 주변부 (또는 기판 홀더의 주변부, 또는 이온 저항성 이온 투과성 엘리먼트의 주변부) 에 대해 실질적으로 방위각으로 반대되는 포지션에 위치되는 유출구 (27) 를 향해 횡방향으로 흐른다.
장치는 바람직하게 기판의 중심을 가로질러 적어도 약 3 ㎝/s의 속도를 갖는 횡방향 플로우를 제공하도록 구성된다. 일부 실시 예들에서, 기판의 중심 지점을 가로질러 적어도 10 ㎝/s, 예컨대 약 10 내지 90 ㎝/s 또는 약 20 내지 80 ㎝/s의 횡방향 플로우 레이트로 격렬한 횡방향 플로우를 제공하는 것이 바람직하다. 이러한 상대적으로 높은 횡방향 플로우 레이트들은 예를 들어 기판에 근접한 갭 내로 전해질의 측방향 주입을 사용하거나 왕복 패들 운동을 사용함으로써 달성될 수 있다.
상이한 구현 예들에서, 횡방향 플로우는 다음 메커니즘들 중 하나 이상을 사용하여 생성될 수도 있다: (1) 측면 전해질 플로우 주입기; (2) 전해질 플로우를 횡방향 플로우로 전환하도록 구성된 플로우 전환기; (3) 회전하는 기판의 중심에서 또는 중심 근방에서 홀들의 수, 배향 및 분포의 균일성으로부터 변동을 갖는 이온 저항성 이온 투과성 엘리먼트, 예컨대, 회전하는 워크피스의 중심에 근접한 홀들 중 적어도 일부가 수직으로부터 벗어나는 각도 (보다 일반적으로, 회전하는 기판의 도금면에 수직이 아닌 각도) 를 갖는 엘리먼트; (4) 워크피스 표면과 이온 저항성 이온 투과성 엘리먼트 사이에 상대적인 운동의 측면 컴포넌트를 생성하기 위한 메커니즘 (예를 들어, 상대적인 선형 또는 궤도 운동); (5) 플레이트가 이동할 때 유체로 하여금 웨이퍼를 적어도 부분적으로 가로질러 이동하게 하는 다수의 패들 또는 팬 블레이드들을 갖는, 도금 셀 내에 제공된 하나 이상의 왕복 또는 회전하는 패들들 또는 플레이트 (예를 들어, 패들 휠 또는 임펠러 (impeller)); 및 (6) 플로우 성형 플레이트에 부착되거나 근접하고 워크피스의 회전 축으로부터 오프셋되는 회전 어셈블리. 일부 실시 예들에서, 장치는 모듈/프로세싱 스테이션의 일부인 웨이퍼 홀더를 포함하고, 웨이퍼 홀더는 모듈 및/또는 프로세싱 스테이션에 머물지만 프로세싱 스테이션 또는 모듈 내에서 회전하고 위아래로 이동할 수 있다, 예를 들어 웨이퍼 홀더는 클램-쉘 설계를 가질 수 있다. 또 다른 실시 예에서, 웨이퍼 홀더는 프로세싱 스테이션으로부터 제거 가능할 수 있고 그리고 금속 제거 프로세싱 스테이션에서가 아닌 다른 곳에서 웨이퍼를 홀딩하고, 시일 (seal) 을 형성하고 캐리어로부터 웨이퍼를 릴리즈하는 웨이퍼를 사용하여 툴을 통해 이동할 수 있다.
전기-산화성 금속 제거 동안 입자 오염 완화
구리의 전기 화학적 금속 제거 동안, 금속성 구리 입자들이 반도체 기판의 표면 상에 형성될 수 있다는 것이 관찰되었다. 입자들의 형성은 구리가 임계 전위 미만의 전기 에칭 레짐에서 제거될 때 특히 두드러지고 구리가 임계 전위 이상의 전기 폴리싱 레짐에서 제거될 때 보다 덜 두드러지거나 부재한다. 구리 입자들의 형성은 본 명세서에 기술된 점성 전해질들, 예컨대 인산을 함유하는 전해질들에서도 발생한다. 입자들은 쓰루-마스크 피처들 상에 클러스터들을 형성하는 것으로 관찰되고, 클러스터 각각은 직경이 1 ㎛ 미만이다. 예를 들어, 인산 및 구리 포스페이트를 함유하는 전해질에서 100 ㎛ x 120 ㎛ (길이 * 폭) 의 사이즈를 갖는 쓰루-레지스트 피처 상의 전기 에칭 레짐에서 제거를 포함하는, 전기 화학적 금속 제거는 피처 당 약 1 내지 25 마이크론 미만 (sub-micron) 구리 입자를 생성할 수 있다.
구리 입자들을 사용한 오염은 후속 반도체 디바이스 프로세싱 동안 결함들을 야기할 수 있다. 예를 들어, 일부 실시 예들에서, 전기 화학적 금속 제거에 이어서 금속 전착이 이어진다. 일부 구현 예들에서, 상이한 금속 (예를 들어, 니켈) 이 쓰루-마스크 피처들에서 구리 상에 증착된다. 구리 입자들을 사용한 오염은 구리 상에 도금되는 니켈 또는 다른 금속의 결함 있는 전기 도금을 야기할 수 있다. 다른 실시 예들에서, 전기 화학적 금속 제거 후 (예를 들어, 포토레지스트 스트립핑에 의해) 마스크 재료가 제거되는 경우, 구리 입자들은 마스크가 제거된 후에도 지속될 수도 있고, 입자들을 제거하기 위해 또 다른 비용이 많이 들거나 제어하기 어려운 프로세스를 필요로 하고, 이들 모두는 추가 비용을 발생시키고 반도체 기판의 후속 프로세싱에 영향을 줄 수 있다.
금속 입자들로 오염을 완화시키기 위한 방법들 및 장치들이 제공된다. 본 명세서에 사용된 바와 같이, 완화는 입자 오염의 심각도의 방지 및 감소 모두를 지칭하고, 실시 예에 따라, 입자 형성의 방지, 입자들의 화학적 용해, 입자들의 기계적 제거 및/또는 제거 (removal and/or dislodging), 또는 이들의 방법들의 조합을 수반할 수 있다. 제공된 방법들은 WLP 피처들과 같은 쓰루-레지스트 피처들을 프로세싱하는데 특히 유용하지만, 이 애플리케이션으로 제한되지 않는다. 예를 들어, 입자 오염 완화는 전기 화학적 금속 제거가 임의의 다른 기판, 예컨대 다마신 피처들 및 TSV 피처들을 갖는 기판 상에서 수행될 때 사용될 수 있다.
일부 실시 예들에서, 입자 오염 완화는 적어도 전기 화학적 금속 제거의 일부 동안 사용되는 전해질에 산화제를 첨가함으로써 수행되고, 여기서 산화제는 입자 형성을 방지하고 그리고/또는 금속 입자들을 화학적으로 용해시키도록 선택된다. 예를 들어, 쓰루 마스크 구리 피처들을 갖는 반도체 기판은 Cu+ 이온들 및/또는 구리 금속 입자들을 산화시킬 수 있는 산화제를 포함하는 전해질 (예를 들어, 인산을 함유하는 aq) 과 콘택트를 초래할 수 있다.
특정한 기계론적 이론에 얽매이지 않고, 입자 형성을 방지하기 위한 가능한 메커니즘들 중 하나가 이하에 논의된다. 전기 에칭 동안 생성된 구리 입자들의 소스는 방정식 (4) 에 따라 애노드로 바이어싱된 기판에서 형성되는 Cu+ (제 1 구리 (cuprous)) 이온들이라고 여겨진다. 이들 Cu+ 이온들은 이어서 방정식 (12) 에 도시된 바와 같이 구리 입자들을 형성하도록 불균형할 수 있다.
2Cu+(aq) → Cu0(s) + Cu2 +(aq) (12)
이 불균형은, Cu+ 및 Cu2 + 이온들 모두가 애노드에서 생성되고, Cu+ 이온들이 방정식 (12) 에 따라 불균형하고 구리 입자들을 형성하는 것으로 도시되는, 애노드로 바이어싱된 구리-함유 기판을 도시하는 도 22a에 예시된다. Cu+ 이온들을 산화시킬 수 있는 산화제의 존재는 용액으로부터 Cu+를 제거함으로써 구리 입자들의 형성을 방지할 수 있고 이에 따라 불균형 반응이 발생하는 것을 방지할 수 있다. 예를 들어, 과산화수소가 이러한 산화제로서 사용될 수 있다. 이는 방정식 (13) 에 따라 산성 용액에서 Cu+ 이온들이 과산화수소에 의해 산화된다는 것을 도시하는 도 22b에 예시된다.
2Cu+(aq) + H2O2 + 2H+ → 2Cu2 +(aq) + 2H2O (13)
다른 산화 메커니즘들이 또한 구리 입자 형성의 방지를 위해 가능할 수 있고, 본 명세서에 제공된 실시 예들은 예시된 메커니즘에 의해 결코 제한되지 않는다는 것을 주의한다.
일부 실시 예들에서, 첨가된 산화제는 금속 입자들을 화학적으로 용해시킬 수 있다. 예를 들어, 과산화수소는 제 1 구리 이온들을 산화시키고 불균형화 반응을 방지하고, 이러한 입자들이 이미 형성되었다면, 또는 이들이 형성될 때 구리 입자들을 용해시키도록 사용될 수 있다. 일부 실시 예들에서, 산화제의 농도는 전기 화학적 금속 제거를 겪는 금속 층의 상당한 화학적 부식을 유발하지 않도록 선택된다. 예를 들어, 산화제의 농도는 금속 (예를 들어, 구리) 입자들을 산화 및 용해시키기에 충분할 수도 있지만, 전기 화학적 금속 제거 동안 금속 (예를 들어, 구리) 층을 상당히 부식시키고 전기 화학적 금속 제거에 의해 달성되는 균일성의 개선을 방해하기 충분하지 않다.
구리 입자들로 오염을 완화시키기 위한 적합한 산화제들의 예들은 과산화물들 (예컨대 과산화수소 및 과산화 벤조일), 오존, 과망간산 염 (MnO4 -), 할로겐-기반 산화제들, 질산 및 크롬 (VI)-기반 산화제들 (예컨대 CrO3 및 크롬산 염 (CrO4 2 -)), 및 제 2 철 이온 (Fe3 +) 을 포함한다. 할로겐-기반 산화제들은 0 또는 포지티브 산화 상태의 할로겐을 포함할 수 있다. 할로겐-기반 산화제들의 예들은 0 산화 상태의 할로겐들 (예를 들어, Cl2, Br2, I2), +1 산화 상태의 할로겐들을 함유하는 화합물들 (이로 제한되는 것은 아니지만 하이포클로라이트들 (hypochlorites) (ClO-), 하이포브로마이트들 (hypobromites) (BrO-), 및 짝산들 (conjugate acids) 을 포함함), +3 산화 상태의 할로겐을 함유하는 화합물들 (이로 제한되는 것은 아니지만 클로라이트들 (ClO2 -), 브로마이트들 ((BrO2 -), 및 짝산들을 포함함), 및 +5 산화 상태의 할로겐들을 함유하는 화합물들 (이로 제한되는 것은 아니지만 클로레이트들 (chlorates) (ClO3 -), 브로메이트들 (bromates) (BrO3 -), 및 짝산들을 포함함) 을 포함한다. 일부 실시 예들에서, 할로겐-기반 산화제들 (예를 들어, 클로라이트들, 하이포클로라이트들, 등) 은 염기성 전해질들 (예를 들어, 적어도 약 8의 pH를 갖는 전해질들) 과 함께 사용된다. 산화제가 과망간산 염, 크롬산염, 염소산염, 등과 같은 산화성 음이온을 갖는 염일 때, 나트륨 및 칼륨과 같은 알칼리 금속 양이온들은 저비용 및 상대적으로 높은 용해도들 때문에 일반적으로 사용되지만, 다른 보다 복잡한 양이온들, 예컨대, 테트라에틸암모늄이 또한 사용될 수 있다. 일부 실시 예들에서 산화제는 O2와 상이하다. 구체적으로, 인산을 함유하는 산소-포화 전해질들의 사용은 상당한 구리 부식을 발생시키지 않는다. 이는 구리 금속을 부식시킬 수 있는 메탄설폰산 또는 황산 (sulfuric acid) 의 산소-함유 용액들과 대조적이다. 본 명세서에 기술된 산화제들은 산소-프리 (예를 들어, 탈기된) 전해질 및 산소-함유 (예를 들어, 탈기되지 않은) 전해질들과 조합하여 사용될 수 있다. 수용성 산화제들은 통상적으로 수용액들의 전해질 내로 도입되는 한편, 가스성 산화제들은 예를 들어, 전해질을 주입함 (sparging) 으로써 도입될 수도 있다. 기술된 방법들은 주로 구리 입자들을 참조하여 기술되지만, 다른 금속들 (예를 들어, 니켈, 또는 주석) 의 입자들이 또한 산화제-함유 전해질들을 사용함으로써 용해되거나 형성되는 것을 방지할 수 있다는 것이 이해되고, 여기서 산화제의 타입 및 산화제 농도는 금속 입자 오염을 완화하는 동안, 금속 층의 실질적인 부식을 방지하도록, 특정한 금속들에 대해 선택된다.
구리 입자들의 형성은 전기 화학적 구리 제거 레짐에 따라 결정된다. 임계 전위 미만에서 수행된 전기 에칭 레짐에서, Cu+ 이온들 및 Cu2 + 이온들은 구리와 전해질의 계면에 형성되고 구리-전해질 계면으로부터 형성되는 것보다 보다 빠르게 확산된다. 이 레짐에서, 계면에 근접한 전해질의 점도는 실질적으로 변화하지 않고, 시스템의 표면 반응 저항 또는 분극은 상대적으로 작고, 전류 분포는 프로세싱될 다양한 격리된 피처들 사이 및 다양한 격리된 피처들로 전해질의 전기장 분포에 의해 지배된다. 이 레짐에서, 자유 Cu+ 이온들은 계면으로부터 이동할 수 있고 금속성 구리를 형성하기 위해 방정식 (12) 에 따라 보다 안정한 상태로 불균형할 수 있고, 이어서 입자들을 형성하도록 응집될 것이다. 전기 에칭 레짐은 기판 상의 피처들의 불균일한 공간적 분포로 인해 전류의 일반적인 분포를 보정하는데 가장 유용하고, 이전의 도금 프로세스 동안 발생하는 동일한 구동된 분포를 반전시킨다.
반대로, 구리 이온들이 표면으로부터 충분히 빠르게 확산되지 않는다면, 구리-전해질 계면에 근접한 전해질의 점도가 증가할 것이고, 점성 막을 형성할 것이고, 이는 표면으로부터 확산을 더 늦추고 탈출된 Cu+ 이온들 따라서 입자 형성의 양을 제한한다. 이는 전기 화학적 금속 제거가 임계 전위 미만의 전기 폴리싱 레짐에서 수행될 때 관찰된다. 전기 폴리싱 동안 형성된 Cu+ 이온들은 표면 영역에 한정되고 결국 안정한 Cu2 + 이온을 형성하기 위해 애노드로 바이어싱된 구리 기판의 표면에서 전기 화학적으로 반응함으로써 더 산화된다고 여겨진다.
그러나, 전기 에칭 레짐에서 구리 제거에 이어 전기 폴리싱 레짐에서 구리 제거가 이어진다면, 이전에 실행된 전기 에칭 프로세스에서 이미 형성된 입자들 중 적어도 일부는 포토레지스트와 같은 비전도성 표면들 상에 남아 있을 것이고, 입자들의 일정 분획이 웨이퍼가 용액으로부터 제거되기 전에 또는 웨이퍼가 제거될 때 피처 표면 상에 가라 앉을 것이다. 구리 층의 균일성을 개선하기 위해 일부 실시 예들에서 두 레짐들이 사용되기 때문에, 이러한 프로세스들은 완화 조치들이 취해지지 않는 한, 기판의 표면 상에 적은 수의 입자들을 남길 것이다.
도 23a는 구리 입자들을 사용한 오염의 완화를 수반하는 전기 화학적 구리 제거 프로세스의 일 실시 예를 예시한다. 프로세스는 노출된 구리 층을 갖는 기판을 제공함으로써 단계 (2301) 에서 시작된다. 예를 들어, 기판은 예를 들어, 도 1b에 도시된 바와 같이, 부분적으로 구리로 충진된 쓰루 마스크 피처들 (예를 들어, 쓰루 레지스트 피처들) 을 갖는 반도체 기판일 수도 있다. 다음에, 단계 (2303) 에서, 구리 입자 형성을 방지할 수 있고 그리고/또는 구리 입자들을 용해시킬 수 있는 산화제를 함유하는 전해질과 기판을 콘택트시키면서, 구리의 일부가 전기 화학적으로 제거된다. 예를 들어, Cu+ 이온들을 Cu2 + 이온들로 변환할 수 있는 산화제들이 사용될 수 있다. 전기 화학적 제거 프로세스는 기판을 애노드로 바이어싱하고 기판의 작업 표면을 전해질 내로 침지시키게 하는, 본 명세서에 기술된 임의의 장치들에서 수행될 수 있다. 전기 화학적 금속 제거는 본 명세서에 기술된 바와 같이 구리 층의 균일성을 개선하도록 구성될 수 있지만, 보다 일반적으로, 임의의 다른 목적을 위해 수행될 수 있다. 일 실시 예에서, 전기 화학적 금속 제거는 임계 전위 아래에서 전기 에칭을 수반한다. 예를 들어, 전기 화학적 금속 제거는 전기 에칭만 (electroetching-only) 프로세스일 수도 있고 또는 임계 전위 미만에서의 전기 에칭은 전위의 상승 및 임계 전위 이상에서의 전기 폴리싱이 이어질 수도 있다. 구리 입자들을 사용한 오염은 전기 폴리싱만 (electropolishing-only) 프로세스들에서 보다 적은 문제이지만, 제공된 방법은 이러한 프로세스들에서도 또한 사용될 수 있다. 전기 에칭에 이어 전기 폴리싱이 사용되는 일부 실시 예들에서, 산화제는 전기 에칭 및 전기 폴리싱 모두 동안 전해질에 존재한다. 다른 실시 예들에서, 산화제는 전기 에칭 동안 전해질에 존재할 수도 있지만 전기 폴리싱 동안에는 없을 수도 있다.
상기 언급된 산화제들은 구리 입자 형성을 방지하고 그리고/또는 구리 입자들을 용해시키기 위해 사용될 수 있다. 일 특정한 구현 예에서 산화제는 과산화수소이다. 예를 들어, 기판의 작업 표면은 산 (예를 들어, 인산 또는 본 명세서에 기술된 임의의 산들) 및 과산화수소의 수용액을 함유하는 전해질에 침지될 수도 있다. 일부 실시 예들에서, 최초 침지 동안 사용된 전해질은 또한 구리 염 (예를 들어, 구리 (II) 포스페이트) 을 포함한다. 일부 실시 예들에서, 과산화수소는 구리 층의 실질적인 화학적 부식을 방지하기 위해 상대적으로 작은 농도로 전해질에 제공된다. 예를 들어, 과산화수소의 농도는 약 2,000 ppm 이하, 예컨대 약 300 내지 1700 ppm, 약 500 내지 1500 ppm, 또는 약 800 내지 1200 ppm일 수 있다. 구리 입자들의 제거는 300 ppm만큼 낮은 과산화수소 농도에서 관찰되었다.
단계 (2305) 를 참조하면, 전해질 내 산화제의 농도가 선택 가능하게 모니터링된다. 예를 들어, 산화제의 농도는 기판에 근접한 산화제의 농도 또는 등가 농도를 결정하는 센서에 의해 연속적으로 또는 단속적으로 측정될 수 있다. 농도는 기판에 근접한 도금 제거 용기에서 직접 측정될 수도 있거나 (예를 들어, 기판의 5 ㎝ 이내), 전해질이 충분한 레이트 (예를 들어, 적어도 약 0.1 L/분) 로 용기를 통과한다면, 등가 농도가 도금 제거 용기의 다운스트림에서 측정될 수 있다. 산화제의 농도는 예를 들어, 분광 광도계 센서 또는 전기 화학적 센서에 의해 측정될 수 있다. 다른 실시 예들에서, 전해질 내 산화제의 농도는 자동 적정 (automatic titration) 에 의해 결정된다. 센서들 및 적정 방법들은 산화제의 농도가 구리 염의 존재시 정확하게 결정될 수 있도록 선택된다. 일부 실시 예들에서, 과산화수소의 농도는 약 240 ㎚에서 흡광도를 측정하도록 구성된 분광 광도계 센서에 의해 모니터링된다. 또 다른 실시 예에서, 과산화수소의 농도는 전기 화학적 센서를 사용하여 측정된다. 전기 화학적 센서들의 예들은 전위차 센서들 및 전류 측정 센서들을 포함한다. 전위차 센서들은 작업 전극 및 기준 전극을 포함하고 상당한 전류 플로우의 부재시 전극들 사이의 전위를 측정하도록 구성되고, 여기서 작업 전극에서의 전위는 과산화수소 농도와 상관된다. 예를 들어, 센서는 금 작업 전극에서 과산화수소를 환원시키도록 구성될 수도 있다. 전류계 센서들은 전위가 일정하게 홀딩되는 동안 (과산화수소 농도와 상관되는) 전류를 측정하기 위해 2 개 또는 3 개의 전극들을 사용한다. 적합한 전기 화학적 센서의 예는 캘리포니아 애너하임 소재의 Electrochemical Devices Inc.로부터 입수 가능한 Model HP80 센서이다. 과산화수소 농도를 결정하기 위한 적정 방법들은 다양하고 예를 들어, 390 ㎚에서 광 흡광도를 측정하는 동안 과산화수소를 요오드화 칼륨으로 적정하는 방법을 포함한다. 또한, 과산화수소 농도는 예를 들어, 루미놀 반응들에 기초하여 화학 발광 센서들에 의해 결정될 수 있다.
산화제 농도들의 모니터링 동안 획득된 데이터는 전해질 내 산화제의 농도를 조정하도록 사용될 수 있다. 예를 들어, 산화제의 농도가 미리 결정된 보다 낮은 레벨 아래로 떨어지면, 산화제 농도를 산화제는 목표된 범위가 되게 하도록 전해질 내로 도즈될 수도 있다. 또한, 산화제의 농도가 미리 결정된 보다 높은 레벨 이상이면, 희석제 (예를 들어, 물) 는 산화제 농도를 바람직한 농도 범위로 낮추도록 전해질에 첨가될 수 있다.
일부 실시 예들에서, 산화제 농도의 유지는 도금 제거 셀과 연결된 제어기에 의해 자동으로 수행되고, 제어기는 센서 및/또는 자동 적정기로부터 산화제 농도에 대한 정보를 수신하고, 농도가 미리 결정된 농도들보다 보다 낮거나 보다 높은지 결정하기 위해 이 정보를 프로세싱하고, 농도가 미리 결정된 보다 낮은 농도보다 보다 낮다면 전해질에 산화제의 첨가를 유발하고 농도가 미리 결정된 보다 높은 농도보다 보다 높다면 전해질에 희석제의 첨가를 유발하도록 구성되거나 프로그래밍된다. 측정된 산화제 농도가 바람직한 보다 낮은 농도와보다 높은 농도 사이의 미리 결정된 범위 내에 있다면, 제어기는 동작이 필요하지 않다는 결정을 내릴 수 있다. 일부 실시 예들에서, 제어기는 약 100 내지 2100 ppm, 예컨대 약 300 내지 1700 ppm, 약 400 내지 1600 ppm 또는 약 1000 내지 2000 ppm의 범위로 과산화수소의 농도를 유지하도록 프로그래밍된다.
일부 실시 예들에서 산화제 농도의 모니터링이 필요하지 않을 수도 있다는 것을 주의한다. 예를 들어, 산화제의 분해 레이트 또는 반응 레이트가 공지될 때, 산화제는 공지된 반응 레이트들에 기초하여 미리 설정된 시간 인터벌들로 스케줄에 따라 단속적으로 전해질에 도즈될 수도 있다.
도 23b는 상이한 실시 예에 따른 입자 오염 완화 방법에 대한 프로세스 흐름도를 예시한다. 프로세스는 구리 층을 갖는 기판을 제공함으로써 단계 (2307) 에서 시작된다. 다음에, 단계 (2309) 에서, 전기 에칭 레짐에서 구리 층의 일부가 제거되고, 전기 에칭은 구리 입자들의 형성을 발생시킨다. 도 23a에 도시된 실시 예에서와 달리, 전기 에칭은 산화제의 부재시 (예를 들어, 인산 및 구리 염을 함유하는 전해질에서) 수행되고, 구리 입자들이 형성되게 한다. 전기 에칭 레짐이 완료된 후, 단계 (2311) 에서 형성된 구리 입자들을 제거하기 위해 유체가 기판에 도포된다. 예를 들어, 기판은 전기 에칭 후에 전해질로부터 제거될 수도 있고, 구리 입자들을 제거하기 위해 물 또는 또 다른 유체로 린싱될 수도 있다. 일부 실시 예들에서, 기판의 표면은 약 1 내지 120 초 동안 스프레이된다. 입자들 중 일부는 마스크 재료 (예를 들어, 포토레지스트) 의 표면으로부터 구리 층 상으로 제거될 것이다. 다음에, 단계 (2313) 에서, 구리의 일부는 (전기 에칭 동안보다 보다 높은 전위에서) 전기 폴리싱 레짐에서 제거되고, 구리 층 상에 박힌 (lodge) 구리 입자들은 전기 폴리싱 동안 전기 화학적으로 용해된다. 이 실시 예에서, 산화제의 존재는 전기 에칭 및 전기 폴리싱 단계 모두에서 필요하지 않다.
도 23c는 또 다른 실시 예에 따른 입자 오염 완화 방법에 대한 프로세스 흐름도이다. 프로세스는 노출된 구리 층을 갖는 기판을 제공함으로써 단계 (2315) 에서 시작된다. 다음에, 단계 (2317) 에서 구리의 일부가 전기 화학적으로 제거되고, 전기 화학적 구리 제거는 구리 입자들의 형성을 발생시킨다. 이 단계는 산화제를 사용하지 않는 전해질에서 수행될 수 있다. 구리의 일부가 전기 화학적으로 제거된 후, 단계 (2319) 에서, 구리 입자들을 용해시키기 위해 에천트가 기판의 표면에 도포된다. 일 실시 예에서, 에천트는 본 명세서에 기술된 임의의 산화제들과 같은 산화제를 포함한다. 일부 구현 예들에서, 에천트는 전기 화학적 금속 제거에 사용된 동일한 전해질에 산화제를 포함하는 용액이다. 예를 들어, 전기 화학적 금속 제거가 인산을 함유하는 전해질에서 수행된다면, 인산에 과산화수소 용액을 포함하는 에천트가 사용될 수도 있다. 또 다른 실시 예에서, 전기 화학적 금속 제거는 인산을 함유하는 전해질에서 수행되고, 에천트는 산화제와 상이한 산의 용액을 포함한다. 예를 들어, 에천트는 황산 및 과산화수소 (피라냐 에천트) 를 포함하는 수용액일 수도 있다.
일부 실시 예들에서, 모든 필요한 전기 화학적 금속 제거 단계들이 수행된 후 에천트가 기판의 표면에 도포된다. 예를 들어, 전기 화학적 금속 제거는 전기 에칭에 이어 전기 폴리싱을 포함할 수도 있다. 전기 폴리싱 후, 남아 있는 모든 구리 입자들은 에칭 단계에 의해 용해된다.
다른 실시 예들에서, 에천트는 전기 에칭 후 그러나 전기 폴리싱 전에 기판의 표면에 도포된다. 예를 들어, 구리의 일부는 전기 에칭 레짐에서 제거될 수도 있고, 전기 에칭은 구리 입자들을 생성한다. 다음에, 구리 입자들을 용해시키기 위해 기판의 작업 표면에 에천트가 도포되고, 입자들이 용해된 후 구리 층의 또 다른 부분이 전기 에칭 동안보다 보다 높은 전위에서 전기 폴리싱 레짐에서 제거된다.
에천트는 예를 들어, 기판의 표면에 에천트를 스프레이함으로써 또는 기판의 작업 표면의 에천트 내로의 침지에 의해 기판에 도포될 수 있다. 일부 실시 예들에서, 기판이 전기 화학적 구리 제거를 위해 사용된 도금 제거 셀로부터 제거된 후, 전용 에칭 모듈이 기판 상에 에천트를 스프레이하거나, 기판을 에천트 내로 침지하도록 구성된다. 다른 실시 예들에서, 구리 입자들의 에칭은 전기 화학적 금속 제거 장치에서 수행된다. 예를 들어, 기판의 작업 표면은 도금 제거 셀 내의 전해질로부터 리프팅될 수도 있고, 에천트와 함께 스프레이될 수도 있고, 또는 대안적으로, 에칭 단계 동안 도금 제거 셀 내의 전해질을 대체할 수도 있지만, 이들 실시 예들에서, 도금 제거 셀이 전기 화학적 금속 제거를 위해 다시 사용될 때, 전해질 컴포넌트들의 항상성을 회복시키기 위해 부가적인 주의가 취해져야 한다. 이 실시 예에서 에칭 단계는 기판을 애노드로 바이어싱하지 않고 사용된다는 것이 이해된다.
도 23a에 의해 예시된 방법은 본 명세서에 기술된 임의의 전기 화학적 금속 제거 장치들에서 구현될 수 있고, 장치는 산화제를 전해질로 전달하도록 구성된 유체 도관, 및 선택 가능하게, 전해질의 산화제의 농도를 측정하기 위한 센서를 구비한다. 일부 실시 예들에서, 장치는 전해질 및 캐소드를 홀딩하도록 구성된 용기, 반도체 기판의 작업 표면이 용기 내의 전해질 내로 침지되고 반도체 기판으로부터 금속의 전기 화학적 제거 동안 캐소드로부터 분리되도록 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더로서, 장치는 반도체 기판을 애노드로 바이어싱하도록 구성되는, 반도체 기판 홀더; 및 용기 내의 전해질에 산화제를 제공하도록 구성되고 산화제의 소스와 유체로 연통하는 유체 도관을 포함한다.
이 실시 예에 따른, 전기 화학적 금속 제거 장치의 일부의 예가 도 24에 도시되고, 장치의 모든 엘리먼트들은 도 20에서와 동일하지만, 장치는 유체 도관 (2403) 을 통해 반도체 기판 (3) 의 방향으로 전해질을 전달하는 전해질 도관 (이 예에서, 애노드 액 도관) 에 연결된 산화제의 소스 (2401) 를 부가적으로 포함한다. 일 예에서, 산화제의 소스 (2401) 는 과산화수소 수용액의 컨테이너이다.
일반적으로, 산화제는 일관된 농도의 산화제를 유지하면서, 시스템이 산화제-함유 전해질을 기판으로 전달하도록 구성되는 한, 유체 시스템의 임의의 지점에서 전해질 내로 도입될 수도 있다. 일 실시 예에서, 산화제는 전해질이 반도체 기판을 향해 또는 가로질러 지향된 후 전해질에 첨가된다. 이는 반도체 기판의 표면에 걸쳐 산화제 농도들의 균일한 분포를 야기할 수 있다. 다른 실시 예들에서, 산화제는 도금 제거 셀의 업스트림 (전해질이 기판을 향하여 또는 기판을 가로질러 지향되기 전) 에 주입될 수도 있다. 예를 들어, 산화제는 도금 제거 셀로부터 업스트림에 위치된 저장소로 도즈될 수도 있고, 저장소는 전해질의 다른 컴포넌트들 (예를 들어, 인산, 및 구리 염) 을 포함한다. 일부 실시 예들에서, 실질적으로 일정한 농도의 산화제는 항상 (예를 들어, 전기 화학적 금속 제거 동안, 그리고 기판이 셀 내에 없는 유휴 시간들 동안 모두) 셀 내의 전해질에서 유지된다. 다른 실시 예들에서, 산화제는 기판이 존재할 때만 또는 전기 화학적 금속 제거의 전기 에칭 페이즈 동안에만 전해질에 존재한다.
산화제 유체 도관 (2403) 은 산화제 소스 (2401) 로부터 전해질을 향해 산화제를 펌핑하도록 구성된 펌프 (미도시), 도관 내 산화제의 플로우를 측정하기 위한 플로우 미터, 및 전해질로 산화제의 전달을 조절하도록 구성된 밸브와 연결될 수도 있다.
장치는 전해질 내로 산을 도징하도록 구성된 산 전달 도관에 연결된 산 (예를 들어, 인산) 소스, 및 전해질에 희석제를 도징하도록 구성된 희석제 전달 도관에 연결된 희석제 (예를 들어, 물) 소스를 더 포함할 수도 있다. 일부 실시 예들에서, 장치는 기판 프로세싱 동안, 또는 개별 기판 프로세싱 사이에 조정될 수 있는, 컴포넌트들의 농도들에 대한 고 레벨의 제어를 제공하기 위해, 산화제, 산, 및 희석제의 전해질로의 도징을 독립적으로 제어하도록 구성된다. 일부 실시 예들에서, 장치는 전해질 재순환 루프를 포함하고, 여기서 유체 도관들은 전해질 컴포넌트들 (예를 들어, 산화제, 산, 물) 을 재순환 루프 내로 도징하도록 구성된다.
이에 더하여, 도 24에 도시된 장치는 전해질 내의 산화제의 농도를 측정하도록 구성되는, 센서 (2405) 를 포함한다. 센서들의 예들은 상기 기술된 바와 같이 분광 광도계 센서들, 및 전기 화학적 센서들을 포함한다. 도시된 실시 예에서, 센서는 전해질을 홀딩하는 용기 내에 그리고 반도체 기판 (3) 에 근접하게 위치된다. 다른 실시 예들에서, 센서는 용기의 외부, 다운스트림에 위치될 수도 있다. 센서는 제어기 (31) 에 전기적으로 접속될 수도 있고, 제어기는 센서 (2405) 로부터 획득된 데이터를 프로세싱하도록 구성되거나 프로그래밍될 수도 있고, 산화제의 농도가 미리 결정된 범위를 벗어나면 산화제 또는 희석제의 첨가를 유발할 수도 있다.
전기 화학적 금속 제거를 위한 장치는 전기 도금 장치를 또한 포함하는 시스템의 일부일 수 있고, 시스템은 전기 도금 후 전기 화학적 금속 제거 장치로 기판을 이송하도록 구성된다. 도 25는 전기 도금 및 전기 화학적 금속 제거를 포함하는, 복수의 동작들을 수행하도록 사용될 수도 있는 일 예시적인 통합된 시스템의 개략도를 제공한다. 도 25에 도시된 바와 같이, 통합된 시스템 (307) 은 복수의 전기 도금 모듈들, 이 경우 3 개의 분리된 모듈들 (309, 311, 및 313) 을 포함할 수도 있다. 전기 도금 모듈 각각은 통상적으로 전기 도금 동안 애노드 및 전기 도금 용액을 담기 위한 셀, 및 전기 도금 용액 내에 웨이퍼를 홀딩하고 전기 도금 동안 웨이퍼를 회전시키기 위한 웨이퍼 홀더를 포함한다. 도 25에 도시된 전기 도금 시스템 (307) 은 3 개의 분리된 전기 화학적 금속 제거 모듈들 (315, 317, 및 319) 을 포함하는 전기 화학적 금속 제거 시스템을 더 포함한다. 모듈들 각각은 본 명세서에 기술된 바와 같이, 캐소드 및 웨이퍼 홀더를 포함하도록 구성된 도금 제거 셀을 포함한다. 이에 더하여, 통합된 시스템 (307) 은 도시되지 않았지만, 그 기능은 임의의 전해질 용액 및 오염 물질들의 웨이퍼를 완전히 린싱 및/또는 건조하는 것을 포함할 수도 있는, 하나 이상의 PEM들 (post-electrofill modules) 을 포함할 수도 있다. 실시 예에 따라, PEM들 각각은 다음의 기능들: 에지 베벨 제거 (EBR), 후면 에칭, 웨이퍼들의 산 세정, 웨이퍼들이 모듈들 (309, 311, 및 313) 중 하나에 의해 전기 충진된 후 웨이퍼들의 린싱 및 건조 중 임의의 기능을 수행하도록 채용될 수도 있다. 통합된 시스템 (307) 은 또한 희석제를 홀딩하고 전기 화학적 제거 모듈들로 전달하도록 구성된 화학적 희석 모듈 (321), 및 전기 화학적 제거 모듈들에 의해 사용되는 전해질을 홀딩하도록 구성된 중앙 전해질 배스 (323) 를 포함할 수도 있다. 후자는 전기 화학적 금속 제거 모듈들에서 전해질로서 사용된 화학적 용액을 홀딩하는 탱크일 수도 있다. 통합된 시스템 (307) 은 또한 하나 이상의 스틸링 (stilling) 챔버들 및 불활성 가스를 저장하고 스틸링 챔버들로 전달하는 불활성 가스 소스를 포함할 수도 있는 수소 관리 시스템 (333) 을 포함할 수도 있다. 일부 실시 예들에서, 필터 및 펌핑 유닛 (337) 은 중앙 배스 (323) 에 대한 전해질 용액을 필터링하고 전기 화학적 금속 제거 모듈들로 펌핑한다. 전기 도금 모듈들 및/또는 전기 화학적 금속 제거 모듈은 고유의 희석 및 도징 모듈 (예를 들어, 전기 도금 용액에 전기 도금 첨가제들을 첨가하기 위한), 고유의 필터 및 펌핑 유닛, 및 고유의 중앙 전해질 배스 (미도시) 를 포함할 수도 있다. 일부 실시 예들에서, 전기 화학적 금속 제거 모듈들 및 전기 도금 모듈들은 전기 도금 모듈들이 제 1 데크를 점유하고 전기 화학적 금속 제거 모듈들이 상이한 데크를 점유하는, 이중 데크 배열로 수직으로 스택된다. 다른 실시 예들에서, 전기 도금 모듈들은 툴의 일 섹션에 스택될 수도 있고, 전기 화학적 금속 제거 모듈들은 툴의 상이한 섹션에 스택될 수도 있다.
마지막으로, 일부 실시 예들에서, 전자 유닛 (339) 은 전기 도금 시스템 (307) 을 동작시키기 위해 필요한 전자 제어 및 인터페이스 제어를 제공하는 시스템 제어기로서 역할할 수도 있다. 시스템 제어기는 통상적으로 통합된 시스템이 의도된 프로세스 동작들을 수행할 수 있도록 인스트럭션들을 실행하도록 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 본 명세서에 기술된 구현 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 포함하는 머신-판독가능 매체가 시스템 제어기에 커플링될 수도 있다. 유닛 (339) 은 또한 시스템에 전력 공급부를 제공할 수도 있다.
동작시, 백-엔드 로봇 암 (325) 을 포함하는 로봇이 카세트 (329A 또는 329B) 와 같은 웨이퍼 카세트로부터 웨이퍼들을 선택하도록 사용될 수도 있다. 백-엔드 로봇 암 (325) 은 진공 부착 또는 일부 다른 가능한 부착 메커니즘을 사용하여 웨이퍼에 부착될 수도 있다.
프론트-엔드 로봇 암 (340) 은 카세트 (329A) 또는 카세트 (329B) 와 같은 웨이퍼 카세트로부터 웨이퍼를 선택할 수도 있다. 카세트들 329A 또는 329B) 은 FOUP들 (Front Opening Unified Pods) 일 수도 있다. FOUP는 제어된 환경에서 웨이퍼들을 단단하고 안전하게 홀딩하고, 웨이퍼들로 하여금 적절한 로드 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의해 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 프론트-엔드 로봇 암 (340) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 웨이퍼를 홀딩할 수도 있다. 프론트-엔드 로봇 암 (340) 은 카세트들 (329A 또는 329B), 이송 스테이션 (350), 또는 정렬기 (310) 와 인터페이싱할 수도 있다. 이송 스테이션 (350) 으로부터, 백-엔드 로봇 암 (325) 이 웨이퍼에 대한 액세스를 얻을 수도 있다. 이송 스테이션 (350) 은 프론트-엔드 로봇 암 (340) 및 백-엔드 로봇 암 (325) 이 정렬기 (310) 를 통과하지 않고 웨이퍼들을 통과시킬 수도 있는 슬롯 또는 포지션일 수도 있다. 일부 실시 예들에서, 이송 스테이션 (350) 은 웨이퍼 에지 이미징 모듈로서 역할할 (또는 위치로서 역할할) 수 있다는 것을 주의한다. 그러나, 일부 구현 예들에서, 웨이퍼가 전기 도금 모듈로의 정밀 전달을 위해 백-엔드-로봇 (325) 상에 적절히 정렬된다는 것을 보장하기 위해, 백-엔드 로봇 암 (325) 은 정렬기 (310) 와 웨이퍼를 정렬할 수도 있다. 백-엔드 로봇 암 (325) 은 또한 전기 충진 모듈들 (309, 311, 또는 313) 중 하나 또는 전기 화학적 금속 제거 모듈들 (315, 317, 및 319) 중 하나로 웨이퍼를 전달할 수도 있다.
웨이퍼가 전기 도금 모듈 (309, 311, 또는 313), 또는 전기 화학적 금속 제거 모듈 (315, 317, 및 319) 로의 정밀 전달을 위해 백-엔드 로봇 암 (325) 상에 적절히 정렬되는 것을 보장하기 위해, 백-엔드 로봇 암 (325) 은 웨이퍼를 정렬기 모듈 (331) 로 이송한다. 특정한 실시 예들에서, 정렬기 모듈 (331) 은 백-엔드 로봇 암 (325) 이 웨이퍼를 푸시하는 정렬 암들을 포함한다. 웨이퍼가 정렬 암들에 대해 적절히 정렬될 때, 백-엔드 로봇 암 (325) 은 정렬 암들에 대해 미리 설정된 포지션으로 이동한다. 다른 실시 예들에서, 정렬기 모듈 (331) 은 백-엔드 로봇 암 (325) 이 새로운 포지션으로부터 웨이퍼를 픽업하도록 웨이퍼 중심을 결정한다. 이어서 웨이퍼에 재 부착하고 전기 도금 모듈들 (309, 311, 또는 313), 또는 전기 화학적 금속 제거 모듈들 (315, 317, 및 319) 중 하나로 전달한다.
따라서, 통합된 시스템 (307) 을 사용하여 웨이퍼 상에 금속 층을 형성하는 통상적인 동작에서, 웨이퍼 카세트 (329A 또는 329B) 로부터 사전-전기 도금 센터링 조정을 위해 백-엔드 로봇 암 (325) 은 웨이퍼를 정렬기 모듈 (331) 로, 이어서 전기 도금을 위해 전기 도금 모듈 (309, 311, 또는 313) 로, 이어서 사전-전기 평탄화 센터링 조정을 위해 정렬기 모듈 (331) 로 돌아가고, 이어서 에지 베벨 제거를 위해 전기 화학적 금속 제거 모듈 (315, 317, 또는 319) 로 돌아간다. 물론, 일부 실시 예들에서, 중간 센터링/정렬 단계가 생략될 수도 있고 웨이퍼들은 도금 모듈과 전기 평탄화 모듈 사이에서 직접 이송될 수도 있다. 일부 실시 예들에서, 웨이퍼는 전기 충진 모듈로부터 PEM 모듈로 그리고 이어서 PEM 모듈로부터 전기 화학적 금속 제거 모듈로 이송된다.
일부 경우들에서, 프로세스는 먼저 웨이퍼 홀딩 카세트 또는 FOUP (front opening universal pod) 로부터 웨이퍼를 제거하고, 관통 레지스트 피처들을 포함하는 대기압 이하의 압력에서 웨이퍼의 표면이 버블 프리 웨팅 프로세스 (bubble free wetting process) 로 완전히 웨팅되는 진공 프리웨팅 (prewetting) 스테이션으로 웨이퍼를 이송하고, 웨팅된 웨이퍼를 제 1 도금 모듈로 이송하고 제 1 도금 모듈에서 제 1 금속 (예를 들어 구리) 을 전기 도금하고, 도금 용액을 재생하고 (reclaim) 제 1 도금 모듈에서 웨이퍼를 린싱하고, 제 1 도금 모듈로부터 웨이퍼를 제거하고 정지된 표면-웨팅 웨이퍼를 전기 평탄화 모듈로 이송하고, 전기 평탄화 모듈에서 웨이퍼를 프로세싱하고, 전기 평탄화 용액을 재생하고 전기 평탄화 모듈에서 웨이퍼를 린싱하고, 이어서 적어도 철저히 린싱 및 건조된 웨이퍼를 후 처리 모듈 (post treatment module; PTM) 로 이송하고, 이어서 건조된 웨이퍼를 카세트 또는 FOUP로 되돌리는 것을 수반한다. 일부 실시 예들은 전기 평탄화 모듈에서 프로세스가 완료된 후, 제 1 방문된 도금 모듈 (예를 들어, 구리) 내에서 증착된 것과 동일한 금속으로 기판을 도금하도록 구성된 또 다른 도금 스테이션 또는 전기 평탄화 모듈 내에서 프로세싱되고 방문하기 전에 상이한 금속 (예를 들어, 니켈, 주석, 또는 주석-은 합금) 을 도금하도록 구성된 도금 스테이션으로 웨이퍼를 이송하는 단계를 포함하도록 상기 시퀀스를 수정한다. 바람직한 실시 예들 중 하나에서, 웨이퍼는 구리를 사용하여 제 1 도금 모듈에서 먼저 도금되고, 이어서 제 2 도금 모듈로 이송되고 제 2 도금 모듈에서 니켈로 도금된다 (이 단계는 선택 가능하게 스킵될 (skip) 수도 있다). 다음에 웨이퍼는 주석 또는 주석-은 합금이 증착되는 제 3 도금 모듈로 이송되고, 이어서 웨이퍼는 주석-은 막의 일부가 제거되는 전기 평탄화 모듈로 이송되고, 후자 프로세스의 결과는 주석-은의 개선된 두께 분포를 발생시킨다. 두께 분포의 개선은 개별 피처들 (피처 분포 내) 및 웨이퍼 위 라미네이트된 구조체의 응집된 분포 (다이 내 및 웨이퍼 두께 분포 내) 의 개선을 포함하고, 개선은 최종 전기 평탄화 모듈의 프로세싱이 수행되지 않은 구조체와 비교된다. 이 바람직한 실시 예의 일 구현 예에서, 주석-은 평탄화를 위한 전기 평탄화 모듈에 사용된 전해질 용액은 45 중량％ 초과의 농도를 갖는 황산 또는 메탄설폰산 용액이다.
전기 도금 동작은 클램쉘 타입 웨이퍼 홀더 내에 웨이퍼를 로딩하는 단계 및 전기 도금이 발생하는 전기 도금 모듈들 (309, 311, 또는 313) 중 하나의 셀 내에 포함된 전기 도금 배스 내로 클램쉘을 하강시키는 것을 수반할 수도 있다. 셀은 통상적으로 도금될 금속의 소스로서 역할을 하는 애노드 (애노드는 원격일 수도 있지만), 뿐만 아니라 도징 시스템으로부터 선택 가능한 화학 첨가제와 함께 중앙 전기 충진 배스 저장소 (미도시) 에 의해 공급될 수도 있는 전기 도금 배스 용액을 담는다. 선택 가능한 EBR 후에, 웨이퍼는 통상적으로 세정되고, 린싱되고, 건조되고, 전기 화학적 금속 제거 모듈들 (315, 317, 및 319) 중 하나로 지향되고, 이는 유사하게 기판을 전기 화학적 금속 제거 전해질 내로 하강시키도록 구성된 클램쉘 타입 웨이퍼 홀더들을 채용할 수도 있다.
마지막으로, 전기 화학적 금속 제거 프로세싱이 완료된 후, 그리고 PTM 모듈에서 선택 가능한 린싱 및 건조 후, 백-엔드 로봇 암 (325) 이 웨이퍼를 회수하고 카세트 (329A 또는 329B) 로 되돌릴 수도 있다는 것을 주의한다. 거기로부터 카세트들 (329A 또는 329B) 이 다른 반도체 웨이퍼 프로세싱 시스템들에 제공될 수도 있다.
전착 및 전기 화학적 금속 제거를 위해 구성된 통합된 장치의 대안적인 실시 예가 도 26에 개략적으로 예시된다. 이 실시 예에서, 장치 (2600) 는 쌍을 이루거나 복수의 "듀엣" 구성의 전해질-포함 배스를 각각 포함하는, 전기 도금 및/또는 전기 화학적 금속 제거 셀들 (2607) 의 세트를 갖는다. 전기 도금 및 전기 화학적 금속 제거 그 자체에 더하여, 통합된 시스템 (2600) 는 예를 들어, 다양한 다른 전기 도금 또는 전기 평탄화 관련 프로세스들 및 하위 단계들, 예컨대 스핀-린싱, 스핀-건조, 금속 및 실리콘 습식 에칭, 무전해 증착, 프리-웨팅 처리 및 사전 화학 처리, 환원, 어닐링, 포토레지스트 스트립핑, 및 표면 사전 활성화를 수행할 수도 있다. 장치 (2600) 는 도 26에 개략적으로 위에서 아래로 도시되고, 단일 레벨 또는 "플로어"만이 도면에 드러나지만, 이러한 장치, 예를 들어, Lam Research SabreTM 3D 툴은 서로 상단 상에 "스택된" 2 개 이상의 레벨들을 가질 수 있고, 각각은 잠재적으로 프로세싱 스테이션들의 동일하거나 상이한 타입들을 갖는 것이 당업자에 의해 쉽게 이해된다. 일부 실시 예들에서, 전기 도금 스테이션들 및 전기 화학적 금속 제거 스테이션들은 툴의 상이한 레벨들 상에 배치된다. 다른 실시 예들에서, 단일 레벨은 전기 도금 스테이션 및 전기 화학적 금속 제거 스테이션 모두를 포함할 수도 있다.
도 26을 다시 참조하면, 전기 도금될 기판 (2606) 은 일반적으로 프론트 엔드 로딩 FOUP (2601) 를 통해 장치 (2600) 에 피딩되고, 이 예에서, 이는 액세스 가능한 스테이션들의 일 스테이션으로부터 또 다른 스테이션으로 복수의 차원들에서 스핀들 (spindle) (2603) 에 의해 구동된 기판 (2606) 을 집어넣고 (retract) 이동시킬 수 있는, 프론트-엔드 로봇 (2602) 을 통해 FOUP로부터 장치 (2600) 의 메인 기판 프로세싱 영역에 전달된다―2 개의 프론트-엔드 액세스 가능한 스테이션들 (2604) 및 또한 2 개의 프론트-엔드 액세스 가능한 스테이션들 (2608) 이 이 예에서 도시된다. 프론트-엔드 액세스 가능한 스테이션들 (2604 및 2608) 은 예를 들어, 전처리 스테이션들 및 SRD (spin rinse drying) 스테이션들을 포함할 수도 있다. 프론트-엔드 로봇 (2602) 의 좌우 (from side-to-side) 측방향 운동은 로봇 트랙 (2602a) 을 활용하여 달성된다. 기판들 (2606) 각각은 모터 (미도시) 에 연결된 스핀들 (2603) 에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있고, 그리고 모터는 장착 브라켓 (2609) 에 부착될 수도 있다. 또한 이 예에서 총 8 개의 셀들 (2607) 에 대한 4 개의 "듀엣" 전기 도금 및/또는 전기 화학적 금속 제거 셀들 (2607) 이 도시된다. 전기 도금 셀들 (2607) 은 구리 함유 구조체에 대해 구리 전기 도금 및 납땜 구조체에 대해 납땜 재료 전기 도금을 위해 사용될 수도 있다. 금속이 도금 스테이션들 (2607) 중 하나에서 전기 도금된 후, 기판은 장치 (2600) 의 동일한 레벨 또는 장치 (2600) 의 상이한 레벨 상의 전기 화학적 금속 제거 셀로 이송된다. 시스템 제어기 (미도시) 가 전착 장치 (2600) 의 속성들 중 일부 또는 전부를 제어하기 위해 전착 장치 (2600) 에 커플링될 수도 있다. 시스템 제어기는 본 명세서에 앞서 기술된 프로세스들에 따른 인스트럭션들을 실행하도록 프로그래밍되거나 달리 구성될 수도 있다.
본 발명의 또 다른 양태는 본 명세서에 기술된 방법들을 달성하도록 구성된 장치이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 시스템 제어기는 통상적으로 장치가 본 발명에 따른 방법을 수행하도록 인스트럭션들을 실행하게 구성된 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 포함하는 머신-판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치 (electronics) 와 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 포지션 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들 (dies) 의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 전기 화학적 금속 제거 시스템 또는 모듈, 전기 도금 시스템 또는 모듈, 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 화학적 금속 에칭 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (Physical Vapor Deposition; PVD) 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, 원자 층 에칭 (Atomic Layer Etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
일반적으로, 제어기는 본 명세서에 기술된 방법들 중 임의의 것을 수행하기 위한 프로그램 인스트럭션들을 포함할 수도 있다. 일부 실시 예들에서, 제어기는 전기 에칭 레짐에서, 전기 폴리싱 레짐에서, 또는 전기 에칭 레짐에 이어 전기 폴리싱 레짐에서 금속을 제거하기 위한 프로그램 인스트럭션들을 포함한다. 제어기는 또한 전기 화학적 금속 제거 장치의 하나 이상의 센서들로부터 피드백을 수신할 수도 있고 센서 판독 값들에 기초하여 하나 이상의 유체들을 도금 제거 셀에 부가하기 위한 프로그램 인스트럭션들을 포함할 수도 있다.
패터닝 방법/장치:
본 명세서에 상기 기술된 장치/프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 eUV (extreme UV) 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
예들
예 1.
관통-레지스트 구리 피처들을 갖는 반도체 기판이 전기 화학적 구리 제거 장치 내로 도입되고, 구리의 일부가 전기 에칭되고 이어서 인산 및 구리 포스페이트를 함유하는 산화제-프리 전해질을 사용하여 전기 폴리싱된다. 현미경 검사는 피처 표면 상의 6 개의 입자들을 드러냈다. 이어서 프로세스는 개질된 전해질을 갖는 새로운 기판 상에서 반복되고, 여기서 전해질은 처음에 약 0.1 ％ (1,000 ppm) H2O2를 함유한다. 농도는 수성 인산 및 구리 포스페이트를 함유하는 54 L 전해질 배스 내로 180 mL의 30 ％ 수성 H2O2를 도징함으로써 달성된다. 프로세스는 과산화물 도징 후 9 분, 5.3 시간, 7.5 시간, 및 24 시간 후에 이 전해질을 사용하여 반복된다. 입자들은 과산화물 도징 후 9 분 동안 부재하고 현미경 검사에 의해 24 시간의 지속 기간 동안 부재하는 것으로 관찰되었다. 이 예는 인산을 함유하는 전해질에 저 농도로 제공될 때에도 과산화수소가 원치 않은 입자들을 제거할 수 있다는 것을 나타낸다.
예 2 (비교 예).
관통-레지스트 구리 피처들을 갖는 반도체 기판이 전기 화학적 구리 제거 장치 내로 도입되고, 구리의 일부가 전기 에칭되고 이어서 인산 및 구리 포스페이트를 함유하는 산화제-프리 전해질을 사용하여 전기 폴리싱된다. 전기 에칭 페이즈와 전기 폴리싱 페이즈 사이에 중간 린스가 없었다. 전기 폴리싱 후 현미경 검사는 피처들의 85 ％가 입자들을 갖고 피처들의 55 ％가 피처 당 5 개보다 보다 많은 입자들을 가짐을 드러냈다.
예 3.
관통-레지스트 구리 피처들을 갖는 반도체 기판이 전기 화학적 구리 제거 장치 내로 도입되고, 구리의 일부가 전기 에칭되고 이어서 인산 및 구리 포스페이트를 함유하는 산화제-프리 전해질을 사용하여 전기 폴리싱된다. 전기 에칭 페이즈 후 그리고 전기 폴리싱 페이즈 전에, 기판은 물로 30 초 동안 린스되었다. 전기 폴리싱 후 현미경 검사는 피처들의 9 ％가 입자들을 갖고 피처 당 5 개보다 보다 많은 입자들을 갖지 않는다는 것을 드러냈다. 이 예는 전기 에칭 단계와 전기 폴리싱 단계 사이의 중간 린싱이 입자들의 수를 상당히 감소시킬 수 있다는 것을 예시한다.

Claims (38)

  1. 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 장치에 있어서,
    (a) 반도체 기판으로부터 전기 화학적 구리 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기;
    (b) 상기 반도체 기판의 작업 표면이 상기 용기 내의 상기 전해질 내로 침지되고 상기 반도체 기판으로부터 상기 전기 화학적 구리 제거 동안 상기 캐소드로부터 분리되도록 상기 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더로서, 장치는 상기 반도체 기판을 애노드로 바이어싱하도록 구성되는, 상기 반도체 기판 홀더; 및
    (c) 상기 용기 내의 상기 전해질에 산화제를 제공하도록 구성된 유체 도관으로서, 상기 유체 도관은 산화제의 소스와 유체로 연통하는, 상기 유체 도관을 포함하는, 전기 화학적 제거 장치.
  2. 제 1 항에 있어서,
    상기 유체 도관에 연결된 펌프를 더 포함하고, 상기 펌프는 상기 전해질의 방향으로 상기 산화제의 상기 소스로부터 상기 산화제를 펌핑하도록 구성되는, 전기 화학적 제거 장치.
  3. 제 1 항에 있어서,
    상기 도관 내의 상기 산화제의 상기 플로우를 측정하도록 구성된 플로우 미터 (flow meter) 를 더 포함하는, 전기 화학적 제거 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유체 도관은 상기 전해질이 상기 반도체 기판을 향하거나 상기 반도체 기판을 가로질러 상기 용기 내로 지향된 후 상기 산화제가 상기 전해질에 제공되도록 구성되는, 전기 화학적 제거 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 유체 도관은 상기 전해질이 상기 반도체 기판을 향하거나 상기 반도체 기판을 가로질러 상기 용기 내로 지향되기 전에 상기 산화제가 상기 전해질에 제공되도록 구성되는, 전기 화학적 제거 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전해질은 산을 포함하고, 그리고 상기 장치는 상기 용기 내의 상기 전해질에 상기 산을 제공하도록 구성된 산 유체 도관을 포함하고, 상기 산 유체 도관은 산의 소스와 유체로 연통하는, 전기 화학적 제거 장치.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화제는 과산화물, 할로겐-기반 산화제, 오존, 질산, 과망간산 염, 철 (Fe3+) 이온, 및 크롬 (VI)-기반 산화제로 구성된 그룹으로부터 선택되는, 전기 화학적 제거 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화제는 과산화수소인, 전기 화학적 제거 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장치는 상기 반도체 기판에 근접하게 전해질 교차-플로우를 생성하도록 상기 전해질을 상기 용기 내로 측방향으로 주입하도록 구성되는, 전기 화학적 제거 장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장치는 상기 전해질 내의 상기 산화제의 농도를 측정하도록 구성된 센서를 더 포함하는, 전기 화학적 제거 장치.
  11. 제 10 항에 있어서,
    상기 센서는 상기 용기 내에 포지셔닝되는, 전기 화학적 제거 장치.
  12. 제 10 항에 있어서,
    상기 장치는 상기 전기 화학적 구리 제거 동안 상기 용기를 통해 상기 전해질을 흘리도록 구성되고, 그리고 상기 센서는 상기 용기로부터 다운스트림에 포지셔닝되는, 전기 화학적 제거 장치.
  13. 제 10 항에 있어서,
    상기 센서는 과산화수소 센서인, 전기 화학적 제거 장치.
  14. 제 10 항에 있어서,
    상기 센서는 분광 광도계 센서, 및 전기 화학적 센서로 구성된 그룹으로부터 선택된 과산화수소 센서인, 전기 화학적 제거 장치.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장치는 구리 입자들로 상기 반도체 기판의 오염을 완화시키기 위해 상기 용기 내 상기 산화제의 충분한 농도의 유지를 유발하도록 구성된 프로그램 인스트럭션들을 갖는 제어기를 더 포함하는, 전기 화학적 제거 장치.
  16. 제 15 항에 있어서,
    상기 제어기는 미리 결정된 스케줄에 따라 상기 전해질에 상기 산화제의 단속적인 첨가를 유발하기 위한 프로그램 인스트럭션들을 포함하는, 전기 화학적 제거 장치.
  17. 제 15 항에 있어서,
    상기 제어기는 상기 산화제의 농도를 측정하는 센서로부터 수신된 데이터에 응답하여 상기 전해질에 상기 산화제의 첨가를 유발하기 위한 프로그램 인스트럭션들을 포함하는, 전기 화학적 제거 장치.
  18. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 장치는,
    (i) 임계 전위 미만의 전기 에칭 레짐 (regime) 에서 상기 반도체 기판으로부터 구리의 제거;
    (ii) 상기 동작 (i) 후에 상기 임계 전위 이상의 전기 폴리싱 레짐에서 상기 반도체 기판으로부터 구리의 제거; 그리고
    (iii) 적어도 상기 전기 에칭 레짐에서 상기 구리의 제거의 일부 동안 상기 유체 도관을 통해 상기 전해질로 상기 산화제의 전달을 유발하도록 구성된 프로그램 인스트럭션들을 갖는 제어기를 더 포함하는, 전기 화학적 제거 장치.
  19. 제 18 항에 있어서,
    상기 프로그램 인스트럭션들은 상기 전기 폴리싱 레짐에서 상기 구리의 제거 동안 상기 전해질로의 상기 산화제의 전달을 유발하지 않도록 구성되는, 전기 화학적 제거 장치.
  20. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로, 작업 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함하는, 상기 반도체 기판 제공 단계; 및
    (b) 상기 반도체 기판을 산화제를 포함하는 전해질과 콘택트시키는 동안 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 일부를 전기 화학적으로 제거하는 단계로서, 상기 산화제-함유 전해질은 상기 반도체 기판 상의 구리 입자들의 형성을 방지하고 그리고/또는 구리 입자들을 용해시키는, 상기 전기 화학적 제거 단계를 포함하는, 반도체 기판 프로세싱 방법.
  21. 제 20 항에 있어서,
    상기 산화제는 과산화물, 할로겐-기반 산화제, 오존, 질산, 과망간산 염, 철 (Fe3+) 이온, 및 크롬 (VI)-기반 산화제로 구성된 그룹으로부터 선택되는, 반도체 기판 프로세싱 방법.
  22. 제 20 항에 있어서,
    상기 산화제는 과산화수소인, 반도체 기판 프로세싱 방법.
  23. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 산화제는 상기 전기 화학적 구리 제거 동안 상기 전해질의 Cu+ 이온들을 산화시키는, 반도체 기판 프로세싱 방법.
  24. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전기 화학적 구리 제거 동안 상기 전해질 내 상기 산화제의 농도를 측정하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  25. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전해질의 상기 산화제의 농도를 측정하는 단계 및 상기 전해질의 상기 산화제의 상기 농도를 미리 선택된 범위로 유지하도록 상기 전해질의 상기 산화제의 농도를 조정하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  26. 제 20 항에 있어서,
    상기 산화제는 과산화수소이고, 그리고 상기 방법은 분광 광도 측정, 전기 화학적 측정, 및 적정 (titration) 으로 구성된 그룹으로부터 선택된 방법을 사용하여 상기 전해질 내 상기 과산화수소의 농도를 측정하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  27. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전해질은 인산 및 구리 염을 더 포함하는, 반도체 기판 프로세싱 방법.
  28. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 전기 에칭 레짐에서 구리를 전기 화학적으로 제거하는 것을 포함하는, 반도체 기판 프로세싱 방법.
  29. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 단계 (b) 후에, 전기 폴리싱 레짐에서 구리를 전기 화학적으로 제거하는 단계를 더 포함하고, 상기 산화제는 상기 전기 폴리싱 레짐에서 전기 화학적 구리 제거 동안 상기 전해질에 첨가되지 않는, 반도체 기판 프로세싱 방법.
  30. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    (c) 상기 단계 (b) 후에 상기 반도체 기판을 전착 장치로 이송하는 단계, 및 구리 위의 제 2 금속을 상기 쓰루-레지스트 구리 피처들 내로 전착시키는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  31. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 단계 (b) 는 구리 균일성의 개선을 발생시키는, 반도체 기판 프로세싱 방법.
  32. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 웨이퍼 레벨 패터닝 (wafer level patterning; WLP) 프로세싱을 겪는 (undergo), 반도체 기판 프로세싱 방법.
  33. 제 20 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 마스크는 포토레지스트이고, 그리고
    상기 방법은,
    상기 반도체 기판에 상기 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노출시키는 단계;
    상기 포토레지스트를 패터닝하고 상기 패턴을 상기 반도체 기판으로 전사하는 단계; 및
    상기 반도체 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  34. 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 시스템에 있어서,
    (a) 반도체 기판으로부터 전기 화학적 금속 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기;
    (b) 상기 반도체 기판의 작업 표면이 상기 용기 내의 상기 전해질 내로 침지되고 상기 반도체 기판으로부터 상기 전기 화학적 구리 제거 동안 상기 캐소드로부터 분리되도록 상기 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더로서, 장치는 상기 반도체 기판을 애노드로 바이어싱하도록 구성되는, 상기 반도체 기판 홀더; 및
    (c) 전기 화학적 구리 제거 동안 생성된 구리 입자들을 제거하기 (dislodge) 위해 상기 (b) 후에 상기 반도체 기판의 상기 작업 표면에 유체를 도포하도록 구성된 린싱 메커니즘을 포함하는, 전기 화학적 제거 시스템.
  35. 반도체 기판으로부터 구리를 전기 화학적으로 제거하기 위한 시스템에 있어서,
    (a) 반도체 기판으로부터 전기 화학적 금속 제거 동안 전해질 및 캐소드를 홀딩하도록 구성된 용기;
    (b) 상기 반도체 기판의 작업 표면이 상기 용기 내의 상기 전해질 내로 침지되고 상기 반도체 기판으로부터 상기 전기 화학적 구리 제거 동안 상기 캐소드로부터 분리되도록 상기 반도체 기판을 홀딩하도록 구성된 반도체 기판 홀더로서, 장치는 상기 반도체 기판을 애노드로 바이어싱하도록 구성되는, 상기 반도체 기판 홀더; 및
    (c) 전기 화학적 구리 제거 동안 생성된 구리 입자들을 용해시키기 위해 상기 (b) 후에 상기 반도체 기판의 상기 작업 표면에 에천트를 도포하도록 구성된 에칭 메커니즘을 포함하는, 전기 화학적 제거 시스템.
  36. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로, 작업 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함하는, 상기 반도체 기판 제공 단계;
    (b) 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 일부를 전기 화학적으로 제거하는 단계; 및
    (c) 전기 화학적 구리 제거 동안 형성된 구리 입자들을 용해시키기 위해 상기 단계 (b) 후에 상기 반도체 기판을 화학적 구리 에천트와 콘택트시키는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  37. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로, 작업 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함하는, 상기 반도체 기판 제공 단계;
    (b) 전기 에칭 레짐을 사용하여 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 제 1 부분을 전기 화학적으로 제거하는 단계로서, 상기 전기 에칭 레짐에서 상기 구리의 제 1 부분의 상기 전기 화학적 제거는 상기 반도체 기판의 상기 작업 표면 상에 구리 입자들의 형성을 유발하는, 상기 전기 화학적 제거 단계;
    (c) 상기 반도체 기판의 상기 작업 표면 상의 구리 입자들을 제거하기 위해 상기 반도체 기판을 린싱 유체와 콘택트시키는 단계; 및
    (d) 전기 폴리싱 레짐을 사용하여 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 제 2 부분을 전기 화학적으로 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  38. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 전기 화학적 금속 제거를 위해 구성된 장치 내로, 작업 표면을 갖는 반도체 기판을 제공하는 단계로서, 상기 작업 표면은 복수의 쓰루 마스크 구리 피처들을 포함하는, 상기 반도체 기판 제공 단계;
    (b) 전기 에칭 레짐을 사용하여 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 제 1 부분을 전기 화학적으로 제거하는 단계로서, 상기 전기 에칭 레짐에서 상기 구리의 제 1 부분의 상기 전기 화학적 제거는 상기 반도체 기판의 상기 작업 표면 상에 구리 입자들의 형성을 유발하는, 상기 전기 화학적 제거 단계;
    (c) 전기 폴리싱 레짐을 사용하여 상기 반도체 기판을 애노드로 바이어싱함으로써 상기 쓰루 마스크 구리 피처들로부터 구리의 제 2 부분을 전기 화학적으로 제거하는 단계; 및
    (d) 상기 반도체 기판의 상기 작업 표면 상에 상기 구리 입자들을 용해시키기 위해 상기 단계 (c) 후에 상기 반도체 기판의 상기 작업 표면에 에천트를 도포하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
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