KR20230019839A - 모놀리식 led 어레이 및 이의 전구체 - Google Patents

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사미르 메주아리
웨이신 탄
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Abstract

모놀리식 LED 어레이 전구체는 제1 반도체 층을 공유하는 복수의 LED 구조물을 포함하며, 제1 반도체 층은 LED 어레이 전구체의 평면을 한정하고, 각각의 LED 구조물은, (i) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제1 반도체 층 상의 제2 반도체 층으로서, 제2 반도체 층은, 제2 반도체 층이 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제2 반도체 층; (ii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제2 반도체 층 상의 제3 반도체 층으로서, 제3 반도체 층은, 제3 반도체 층이 제2 반도체 층의 경사면에 평행한 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제3 반도체 층; (iii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제3 반도체 층 상의 제4 반도체 층으로서, 제4 반도체 층은, 제4 반도체 층이 제3 반도체 층의 경사면에 평행한 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제4 반도체 층; (iv) 제4 반도체 층 상의 1차 전기 접점으로서, 접점은, LED 어레이 전구체의 평면에 평행한 제4 반도체 층의 상부 표면 부분 상에만 있는, 1차 전기 접점; (v) 제4 반도체 층의 경사면 상의 전기 절연성의 광학적으로 투명한 스페이서로서, 스페이서는, 제4 반도체 층의 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는, 전기 절연성의 광학적으로 투명한 스페이서; 및 (vi) 스페이서의 외부 표면 위로 연장되는 전기 전도성 반사 층을 포함하며, 제3 반도체 층은 복수의 양자 우물 서브층을 포함하고, 양자 우물 서브층은, LED 어레이 전구체의 평면에 평행한 부분 상에서 더 큰 두께를 가지며, LED 어레이 전구체의 평면에 평행하지 않은 부분 상에서 감소된 두께를 갖는다.

Description

모놀리식 LED 어레이 및 이의 전구체
본 개시물은 모놀리식(monolithic) LED 어레이, 모놀리식 LED 어레이를 포함하는 LED 소자, 및 이의 제조 방법에 관한 것이다. 특히, 본 개시물은 개선된 발광을 갖는 모놀리식 LED 어레이를 제공한다.
마이크로 발광 다이오드(LED) 어레이는 100 x 100 ㎛2 이하의 크기를 갖는 LED의 어레이로서 정의될 수 있다. 마이크로 LED 어레이는, 웨어러블(wearable) 디스플레이, 헤드업 디스플레이, 캠코더, 뷰파인더(viewfinder), 멀티사이트 여기 소스(multisite excitation source), 및 피코 프로젝터(pico-projector)와 같은 다양한 장치 내에 통합될 수 있는, 자체 발광 마이크로 디스플레이 및 프로젝터와 같은, 다수의 상업용 및 군사용 적용예를 위해 개발되고 있다.
III족 질화물계 마이크로 LED는, 능동 발광 영역에서 GaN 및 이의 합금(InN 및 AlN)을 포함하는 무기 반도체 LED이다. III족 질화물계 마이크로 LED는, 통상적인 대면적 LED, 특히 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 더 높은 광 전력 밀도를 방출할 수 있고 훨씬 더 높은 전류 밀도로 구동될 수 있기 때문에 대중적이다. 결과적으로, 주어진 방향으로 광원의 단위 면적당 방출되는 광의 양으로서 정의되고, 또한 평방 미터당 칸델라(cd/m2)로 측정되며, 통상적으로 Nit(nt)로 지칭되는, 더 높은 휘도(광도)는, 높은 광도(예를 들어, 높은 광도 환경 또는 투영의 디스플레이)를 필요로 하거나 이로부터 이점을 얻는 적용예를 위해 마이크로 LED를 적합하게 한다.
추가적으로, III족 질화물 마이크로 LED에서 와트당 루멘(lm/W)으로 표현되는 높은 발광 효율은, 다른 광원에 비해 더 낮은 전력 사용량을 가능하게 하며, 마이크로 LED를 특히 휴대용 장치를 위해 적합하게 한다. 또한, III족 질화물의 고유한 재료 특성으로 인해, 마이크로 LED가 높거나 낮은 온도 및 습도와 같은 극한 조건에서 작동될 수 있으므로, 웨어러블 및 실외 적용예에서 성능 및 신뢰성 이점을 제공할 수 있다.
무기 마이크로 LED 어레이의 제조를 위해, 현재 두 가지 주요 접근법이 존재한다. 제1 접근법에서, 개별 마이크로 LED 소자가 통상적인 크기의 LED를 위한 기술과 유사한 기술로 제조된 다음, 개별 마이크로 LED 어드레싱을 위한 구동 회로를 포함하는 능동 매트릭스 백플레인(active matrix backplane)일 수 있는 기판 상에 픽 앤 플레이스(pick and place) 기술에 의해 어레이로서 이들이 조립된다. 이러한 제1 접근법에 따라, 상이한 성장 기판 상에 제조된 상이한 발광 파장과 같은 상이한 특성을 갖는 LED는, 풀 컬러(full colour) 디스플레이를 달성하기 위한 목적으로 제품 기판 상에 이송될 수 있다. 추가적으로, 이에 따라, 이들이 어레이의 일부가 되기 전에, 결함이 있는 소자를 폐기할 수 있으므로, 어레이의 최종 수율을 잠재적으로 개선할 수 있다. 반면에, 다양한 적용예에 요구되는 해상도(작은 피치) 및 어레이 크기(다수의 마이크로 LED)는, 픽 앤 플레이스 정확도 및 이송 시간의 측면에서 이러한 접근법에 심각한 문제를 제기하므로, 공정의 신뢰성 및 이의 처리량에 각각 영향을 준다.
제2 접근법은 단일 성장 기판 상에 마이크로 LED 어레이를 제조하기 위해 모놀리식 집적을 사용하며, 이에 따라, 더 높은 집적 밀도, 더 소형 LED 및 더 작은 피치(즉, 더 높은 어레이 해상도)를 가능하게 한다. 이러한 제2 접근법은, 풀 컬러 디스플레이를 달성하기 위한 컬러화(colourisation) 기술에 의존한다. 마이크로 LED를 위해 사용되는 컬러화 기술은 마이크로 LED 어레이 피치에 따라 좌우된다. 조명 적용예를 위한 통상적인 형광체 재료는 현재 큰 피치 및 저해상도 어레이를 위해서만 적합하며, 보다 고해상도 적용예를 위해서는 퀀텀닷(quantum dot) 기반의 파장 변환 재료가 필요하다. 사용되는 접근법과 관계없이, 어레이 내의 개별 마이크로 LED의 능동 영역의 둘레는, 일반적으로 발광 능동 영역의 일부분을 제거하는 에칭 공정에 의해 형성되므로, 각각의 마이크로 LED에서의 독립적인 전류 주입, 및 어레이의 각각의 마이크로 LED 내의 방사성 재조합의 양의 조정을 가능하게 하기 위한 목적으로, 개별 마이크로 LED를 전기적으로 절연시킨다.
보다 통상적으로 사용되지 않는 제조 공정은, US 7,087,932에 개시된 바와 같이 에칭 단계를 사용하지 않으면서 독립적으로 전류가 주입될 수 있는 능동 영역의 전기적으로 절연된 부분을 달성하기 위해 선택적 영역 성장(SAG)을 사용한다. 선택적 영역 성장 기술에서, 마스크가 버퍼 층 상에 패터닝된다. 마스크의 재료는, 성장 조건에서, 추가적인 재료가 마스크 상에 직접 성장되는 것이 아니라, 하부 버퍼 층의 표면의 부분을 노출시키는 개구의 내부에서만 성장되도록 한다.
III-질화물 LED의 휘도는 작동 전류가 증가함에 따라 증가하지만, 발광 효율은 전류 밀도(A/cm2)에 따라 좌우되어, 전류 밀도가 증가함에 따라 초기에 증가하고, 최대치에 도달한 다음, "효율 저하(efficiency droop)"로 알려진 현상으로 인해 감소한다. 내부 양자 효율(IQE)로 알려진, 광자를 내부적으로 생성하는 능력을 포함하는, 다수의 요소가 LED 소자의 발광 효율에 기여한다. 외부 양자 효율(EQE)은, 능동 영역에서 방출된 광자의 수를 주입된 전자의 수로 나눈 값으로 정의된다. EQE는, LED 소자의 광 추출 효율(LEE) 뿐만 아니라 IQE의 함수이다. 낮은 전류 밀도에서는, 결함 또는 비-방사성 재결합으로 지칭되는 전자 및 정공이 광의 발생 없이 재결합하는 그 외 공정들의 강한 영향으로 인해, 효율이 낮다. 이러한 결함이 포화됨에 따라, 방사성 재조합이 두드러지고, 효율이 증가한다. 주입 전류 밀도가 LED 소자의 특성값을 초과함에 따라, "효율 저하" 또는 점진적인 효율 감소가 시작된다.
표면 재조합은 마이크로 LED에서 비-방사성 재조합의 주요 원인 제공자인 것으로 간주된다. 마이크로 LED 능동 영역의 둘레에서의 결함 및 단글링 결합(dangling bond)은 원자 격자를 차단하며, 일반적으로 금지된 반도체 밴드갭의 내부에 전자 에너지 레벨을 도입한다. 이에 따라, 전도대와 가전자대(valence band) 간의 전하 캐리어 전환을 위한 디딤돌의 역할을 함으로써, 비-방사성 재조합을 강화할 수 있다.
능동 영역의 주위에 둘레를 한정하기 위해 통상적으로 사용되는 건식 에칭 기술, 및 면적비에 비하여 큰 둘레로 인해, 표면 재조합은 무기 마이크로 LED에서 특히 중요하다. 능동 발광 영역의 둘레에서 단글링 결합을 감소시키고 손상을 완화시키는 것을 목적으로 하는, US 9,601,659에 개시된 바와 같이 습식 에천트를 통한 표면 처리, 또는 고온 처리, 또는 적합한 "패시베이션 층"을 통한 둘레 커버리지를 포함하는 다양한 기술이 당업자에게 알려져 있다.
그러나, 비-방사성 재조합, 특히 표면 재조합과 관련된 문제를 방지하면서, 높은 집적 밀도, 더 소형 LED 및 더 작은 피치를 갖는 LED 어레이 전구체(precursor) 및 마이크로 LED 어레이 그리고 이를 제조하는 방법이 여전히 필요하다.
또한, 발광 다이오드(LED) 소자는 다양한 적용예를 위한 효율적인 광원을 제공하는 것으로 알려져 있다. (더 작은 발광 표면적을 갖는) 더 소형 LED의 제조 및 어레이로의 상이한 파장 LED 방출체의 집적과 함께, LED 광 발생 효율 및 추출의 증가로 인해, 특히 디스플레이 기술에서, 다수의 적용예를 갖는 고품질 컬러 어레이의 공급을 야기하였다.
스마트 워치 및 모바일 장치와 같이, 증강 현실, 병합 현실, 가상 현실 및 직시형(Direct view) 디스플레이를 포함하는 다양한 적용예에서 사용하기 위한 마이크로 LED 디스플레이를 위해, 다수의 디스플레이 기술이 고려되어 사용되고 있다. 디지털 마이크로 미러(DMD) 및 실리콘 액정 표시장치(LCoS)와 같은 기술은 반사 기술을 기반으로 하며, 외부 광원은 시간 순차 모드로 적색, 녹색 및 청색 광자를 생성하기 위해 사용되고, 픽셀은 광학 소자(DMD)로부터 멀리 광을 전환시키거나 광을 흡수하여(LCoS) 픽셀의 광도를 조정함으로써 영상을 형성한다. 전형적으로 액정 디스플레이(LCD)는, 백라이트, 어드레싱 가능 백플레인 상의 LCD 패널, 및 영상을 생성하기 위한 컬러 필터를 사용한다. 비디오의 각각의 프레임에 대해 개별 픽셀의 광도를 조정하고, 개별 픽셀을 턴 온 및 오프시키기 위해, 백플레인이 필요하다. 유기 발광 다이오드(OLED) 또는 능동 매트릭스 OLED(AMOLED), 및 보다 최근에는, 마이크로 LED와 같은, 발광 디스플레이 기술은, 이들이 무선(untethered) 마이크로 디스플레이 적용예를 위한 더 낮은 전력 소비량 및 더 높은 영상 명암비를 제공함에 따라, 점점 더 증가하고 있다. 특히, 마이크로 LED는, 마이크로 OLED 및 AMOLED 디스플레이보다 더 높은 효율 및 더 우수한 신뢰성을 제공한다.
본 문서에서 설명되는 본 발명의 일 양태는, 효율 및 광도 성능 지수를 개선하기 위해, 내부 양자 효율(IQE) 및 광 추출 효율(LEE)을 개선하기 위한 기술을 조합하는 고효율 마이크로 LED 어레이를 제조하기 위한 방법에 관한 것이다.
다중 양자 우물(multiple quantum well: MQW)에서 생성된 광자를 방출 표면으로 유도하는 유사(pseudo) 포물선 형상의 LED 구조물의 사용을 포함하는, 광 추출 효율을 증가시키도록 설계된 구조물은 LED 업계에 잘 알려져 있다.
이러한 유사 포물선 형상을 제조하기 위해 사용되는 한 가지 기술은, 반도체 재료의 반응성 이온 에칭(RIE) 또는 유도성 결합 에칭(ICP)을 포함한다. 이러한 에칭 기술에서, 흔히 자유 라디칼을 포함하는, RF, 고전압(DC 바이어스) 및 반응성 가스를 포함하는 고에너지 플라즈마가 반도체 재료를 선택적으로 에칭하기 위해 사용된다. 에칭되지 않은 상태로 유지되는 영역 및 에칭 공정을 받는 영역을 한정하기 위한 감광성 재료를 사용하는 포토리소그래피 공정을 사용하여, 형상부(feature)가 한정된다. 반도체 재료의 정확한 형상은, 패턴을 한정하기 위해 사용되는 감광성 재료의 프로파일에 의해, 그리고 에칭 압력, 전력, 가스 유량 및 가스 종에 의해 제어될 수 있다.
이는 제조 공정을 복잡하게 만들 뿐만 아니라, 이러한 에칭 공정의 결과로서, 반도체 재료의 에지가 손상될 수 있으므로, 마이크로 LED의 IQE에 영향을 준다.
도 9에 도시된 바와 같이, DC 바이어스 및 플라즈마 밀도가 증가함에 따라, 형상부의 에지에 더 많은 손상이 가해지므로, 결정 손상, 질소 공격자점(nitrogen vacancy) 및 단글링 결합에 의해 형성된 표면 누출 경로를 유발한다. 건식 에칭은, 표면에서의 고에너지 이온 충격으로 인해 많은 결정 결함을 발생시킨다. 단글링 결합은 용이하게 산화되며, 결정 손상은 표면에서 캐리어 재조합 중심으로 작용하는 에너지 대역에서 많은 결함 레벨을 발생시킴으로써, 비-방사성 재조합을 유발한다.
표면 재조합 속도(비-방사성 재조합 속도)는 대량 MQW에서의 방사성 재조합 속도보다 더 빠르므로, 소형 마이크로 LED는 표면 재조합 및 결과적인 IQE 감소에 취약하다.
에칭 동안 유발되는 손상의 널리 보고된 결과는, 도 10에 도시된 바와 같이, 마이크로 LED 치수가 더 작을수록 효율이 감소한다는 것이다. 외부 양자 효율(EQE)은 IQE(발생된 광자의 수 대 전자의 수의 비율)의 결과물이다. 이러한 추세를 주도하는 메커니즘은 마이크로 LED의 둘레 대 면적의 비율이다. 마이크로 LED의 크기가 감소함에 따라, MQW의 면적에 비하여 측벽의 면적이 증가하므로, 마이크로 LED의 에지에서의 표면 누출 경로는 비-방사성 재조합의 증가를 유발한다.
증강 현실 및 머리 착용식 디스플레이를 위해 사용되는 마이크로 LED 디스플레이는, 1 A/cm2 내지 10 A/cm2의 전류 밀도로 작동될 수 있다. 이는 대형 LED와 비교하여, 소형 LED의 효율이 20배 감소함을 의미할 수 있다.
도 11에 도시된 바와 같이, 에칭에 의해 유발된 손상을 보정함으로써, 마이크로 LED의 효율이 크게 증가될 수 있다. 전형적으로, 최적화된 손상 보정 방식을 실행함으로써, EQE의 10배 개선을 달성하는 것이 가능하다. 손상 보정 후에 피크 EQE가 증가하며, 피크 EQE는 더 낮은 전류 밀도에서 발생하므로, 전형적인 작동 조건에서, 효율의 10배 증가가 달성될 수 있다. 그러나, 이러한 방식은, 도 12에 도시된 바와 같이, 보정 공정이 에칭에 의해 손상되는 반도체 재료를 제거하기 때문에, 높은 LEE를 위해 최적화된 형상의 구조물을 보존하는 것과 양립 가능하지 않다. 따라서, 이러한 유사 포물선 LED 구조물을 달성하는 대안적인 수단을 제공할 필요가 있다.
본 발명의 목적은, 종래기술 어레이와 관련된 문제 중 적어도 하나를 다루거나, 이에 대한 적어도 상업적으로 유용한 대안을 제공하는, 개선된 LED 어레이 전구체를 제공하는 것이다.
제1 양태에 따라, 본 개시물은 모놀리식 LED 어레이 전구체를 형성하는 방법을 제공하고, 방법은,
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 기판의 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
(iii) 복수의 개구를 포함하는 마스킹 층을 제1 반도체 층 상에 증착함으로써, 제1 반도체 층을 선택적으로 마스킹하는 단계;
(iv) 실질적으로 평탄한 상부 표면 부분 및 경사면을 갖는 기판에 수직인 정사다리꼴 단면(regular trapezoidal cross-section)을 각각 갖는 복수의 칼럼(column)을 형성하기 위해, 마스킹 층의 개구를 통하여, 제1 반도체 층의 마스킹되지 않은 부분 상에 제2 반도체 층을 성장시키는 단계;
(v) 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 제3 반도체 층은 하나 이상의 양자 우물 서브층(sub-layer)을 포함하고, 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
(vi) 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 제4 반도체 층이 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계;
(vii) 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계로서, 제1 내지 제4 반도체 층은 III족 질화물을 포함하는, 단계;
(viii) 제4 반도체 층의 경사면 상에 전기 절연성의 광학적으로 투명한 스페이서를 형성하는 단계로서, 스페이서는, 제4 반도체 층의 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는, 단계; 및
(ix) 스페이서의 외부 표면 위에 반사성 전기 전도성 층을 증착하는 단계를 포함한다.
본 발명의 추가적인 양태는 설명, 도면, 및 첨부된 청구범위로부터 명백해질 것이다.
이제 본 발명이 추가로 설명될 것이다. 이하에서, 본 발명의 상이한 양태가 보다 상세히 정의된다. 그렇게 정의된 각각의 양태는, 명확하게 반대의 의미가 아닌 이상, 임의의 다른 양태 또는 양태들과 조합될 수 있다. 특히, 바람직하거나 유리한 것으로 나타낸 임의의 특징은, 바람직하거나 유리한 것으로 나타낸 임의의 다른 특징 또는 특징들과 조합될 수 있다.
본 개시물은, 개선된 발광 특성 및 감소된 비-방사성 재조합을 나타내는 전기적으로 절연된 LED 구조물이 제조될 수 있도록 하는 방식으로, 모놀리식 LED 어레이 전구체를 형성하기 위한 방법을 제공한다. 본 발명자들은, 개시된 특정 구조물의 성장에 의해, 그리고 LED 구조물의 특정 영역 상에만 전기 접점을 제공함으로써, 개선된 특성을 갖는 LED 소자를 제공하는 LED 어레이 전구체가 형성될 수 있음을 확인하였다.
본 발명은 모놀리식 LED 어레이 전구체를 형성하는 방법에 관한 것이다. LED는 당업계에 잘 알려져 있으며, 발광 다이오드를 지칭한다.
모놀리식 어레이는, 단일품으로서 형성된 다수의 LED 구조물의 공급을 지칭한다. 어레이는, LED가 모놀리식 구조물에 걸쳐서 의도적으로 이격되고, 전형적으로, 육각형으로 밀집된 어레이 또는 정사각형 밀집된 어레이의 LED와 같이, 규칙적인 어레이를 형성함을 의미한다.
"전구체"라는 용어에 의하면, 설명된 LED 어레이는, 예를 들어 광의 방출을 가능하게 하기 위해 각각의 LED를 위한 필요한 대향 전기 접점을 갖지 않거나, 관련 회로를 갖지 않음을 유의한다. 따라서, 설명된 어레이는, 예를 들어 기판을 제거함으로써 달성될 수 있는, 예를 들어 대향 전극(counter electrode) 및 임의의 광 추출 표면을 포함하는, 필요한 추가적인 단계가 수행되면 형성되는 모놀리식 LED 어레이의 전구체이다.
방법은 넘버링된 다수의 단계를 포함한다. 가능한 경우, 이러한 단계는 동시에 또는 함께 수행될 수 있음을 이해할 것이다.
제1 단계는, 표면을 갖는 기판의 제공을 포함한다. 적합한 기판은 사파이어, SiC 및 실리콘을 포함한다. 다른 적합한 기판은 당업계에 잘 알려져 있다.
제2 단계는, 기판의 표면 상에 연속적인 제1 반도체 층을 형성하는 단계를 포함한다. 제1 반도체 층은 버퍼 층으로서 작용할 수 있다. 제1 반도체 층, 및 실제로 추가적인 반도체 층은, III족 질화물을 포함한다. 바람직하게는, III족 질화물은, AllnGaN, AlGaN, InGaN 및 GaN 중 하나 이상을 포함한다.
본원에 사용된 바와 같은, 종의 구성 성분에 의한 종에 대한 임의의 언급은, 이의 모든 가용 화학량론을 포함한다. 따라서, 예를 들어, AlGaN은 AlxGa1 - xN과 같은 이의 모든 합금을 포함하며, x는 1 또는 0이 아니다. 바람직한 화학량론은 특정 층의 기능에 따라 달라질 것이다.
제3 단계는, 복수의 개구를 포함하는 마스킹 층을 제1 반도체 층 상에 증착함으로써, 제1 반도체 층을 선택적으로 마스킹하는 단계를 포함한다. 바람직하게는, 마스킹 층은 SiO2 및/또는 SiNx를 포함한다. SiO2 및/또는 SiNx 마스킹 층은, 플라즈마 강화 화학 기상 증착과 같은 표준 증착 기술로 현장외(ex-situ)에서 증착될 수 있다. 대안적으로, 현장(in-situ) SiNx 마스킹 층이 반응 챔버 내에서 증착될 수 있으며, MOCVD 반응기와 같은 적합한 반응 챔버는 당업계에 잘 알려져 있다.
선택적으로, 복수의 개구는 규칙적으로 이격된 어레이를 형성한다. 이는 정사각형 패킹 또는 육각형 패킹과 같은, 원의 밀집(close-packing)을 위한 임의의 구성과 유사할 수 있다.
제3 단계를 달성하는 바람직한 방식은,
(a) 연속적인 마스킹 층을 증착하는 단계; 및 (b) 복수의 개구를 제공하기 위해, 상기 마스크 층의 복수의 부분을 선택적으로 제거하는 단계로 이루어진다.
선택적으로, 상기 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계는, 제1 반도체 층의 복수의 해당 부분을 선택적으로 제거하는 단계를 포함한다. 이는 그 다음, 선택적으로 불연속적인 제2 층이 제1 반도체 층의 우물 내에 형성됨을 의미한다.
제4 단계는, 실질적으로 평탄한 상부 표면 부분 및 기판에 수직인 정사다리꼴 단면을 각각 갖는 복수의 칼럼을 형성하기 위해, 마스킹 층의 개구를 통하여, 제1 반도체 층의 마스킹되지 않은 부분 상에 선택적으로 불연속적인 제2 반도체 층을 성장시키는 단계를 포함한다. 평탄한 상부 부분은, 층이 형성되는 기판 표면의 평면에 평행한 평면에 있다.
"정사다리꼴 단면"은, 칼럼이 하부보다 상부에서 더 좁고, 이들이 경사진 선형 측면과 함께 실질적으로 평탄한 평행한 상부 및 하부 표면을 갖는다는 것을 의미한다. 이는 3개 이상의 면, 전형적으로 6개의 면을 갖는, 절두 원뿔형(frustroconical) 형상 또는 보다 가능성 있게는 절두 피라미드형(frustropyramidal) 형상을 야기할 수 있다. "정사다리꼴 단면"의 설명은, 제1 반도체 층 위로 연장되는 제2 반도체 층의 부분을 지칭한다. 제2 반도체 층의 맨 하부 부분은 제1 반도체 층에 의해 한정된 개구 내에 있으므로, 하부 부분은 전형적으로 테이퍼링(tapering) 단면이 아닌 일정한 단면을 가질 것이다. 칼럼의 테이퍼링 측면은, 본원에서 측면 또는 패싯(facet)으로 지칭된다. 제2 층이 연속적인 경우, 사다리꼴 단면은, 제2 반도체 층의 연속적인 평탄한 부분 위로 연장되는 제2 반도체 층의 불연속적인 부분이다.
바람직하게는, 칼럼의 측면은, 제1 반도체 층과 평행한 평면에 대하여 실질적으로 일정한 각도(a)를 갖는다. 즉, 제1 반도체와 평행한 평면과 칼럼의 측면 사이의 각도는 크게 변화되지 않는다. 바람직하게는, 각도(a)는 50° 내지 70°이며, 보다 바람직하게는 이는 58° 내지 64°이고, 가장 바람직하게는 약 62°이다.
바람직하게는, 제2 반도체 층의 복수의 칼럼 각각은 절두 육각형 피라미드이다.
제5 단계는, 선택적으로 불연속적인 제2 반도체 층을 덮는 선택적으로 불연속적인 제3 반도체 층을 형성하는 단계를 포함하며, 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 하부 제2 반도체 층의 형상과 일치하는 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖는다.
"실질적으로 평탄한 상부 표면 부분"은, 특정 반도체 층의 상부 부분이 제1 반도체 층과 대체로 평행함(즉, 기판의 평면에 평행한 평면을 제공함)을 의미하는 것으로 이해되어야 한다.
본 발명자들은, 제2 반도체 층 상의 제3 반도체 층의 재료의 증착이 두꺼운 최상부 표면에서 이루어지지만, 훨씬 더 얇은 층이 패싯 상에 증착된다는 것을 확인하였다. 이는 결정 구조에 대한 다양한 방향으로의 성장의 속도로 인해 자동적으로 발생한다.
마스크 개구 둘레의 경사면 상에 증착되는 층은, c-평면-지향된 표면 부분 상에 증착되는 층과 비교하여 대체로 더 얇다. 특히, LED 내의 p-n 접합부에서 n형 도핑 층과 p형 도핑 층 사이에 증착되는 InGaN 다중 양자 우물(MQW)은, c-평면 지향된 표면과 접촉되게 증착된 부분과 비교하여, 경사 표면과 접촉되게 증착된 부분에서 더 얇다.
경사진 GaN 평면으로부터의 방출은, 반극성 평면에서의 감소된 분극 필드에 의해 조명 장치의 효율을 개선하는 수단을 제공할 수 있다는 것이 당업자에게 알려져 있다. 추가적으로, 평탄한 표면 부분과 비교하여, 경사면에서의 상이한 MQW 두께의 존재에 따라, 컬러 조정의 목적을 위해 단일 장치로부터 인광체가 없는 다중-파장 방출을 달성할 수도 있다.
이와 대조적으로, 본 발명의 한 가지 목적은, 결정 내의 원자의 주기적 배치가 종료되는 능동 영역의 둘레에서의 잠재적인 비-방사성 재조합 및 경사면으로의 캐리어 주입 및/또는 확산을 방지하는 실질적으로 평탄한 표면 영역으로 광 발생을 제한하는 것이다. 평탄한 상부 영역으로의 캐리어 제한은, 경사면으로부터 떨어진 평탄한 상부 표면의 일부분으로 전기 접점 영역의 형성을 제한함으로써 달성될 것이다.
추가적으로, c-평면을 따라 지향된 MQW의 부분과 경사진 패싯 상의 MQW의 부분 간의 MQW 두께의 차이는, 평탄한 MQW 부분으로부터 경사진 MQW 부분으로의 캐리어의 확산을 실질적으로 방지하는 2개의 MQW 부분 간의 밴드갭 차이에 해당한다. 이는 비-방사성 재조합의 가능성을 방지하는 스레딩 전위 코어(threading dislocation core)로부터 이격되게 주입된 캐리어가 제한되는, III-질화물 LED의 스레딩 전위부 주위에서 발생하는 메커니즘과 유사한 메커니즘이다. 부수적으로, 패싯 상에 증착되는 영역에서의 MQW 조성은, 두꺼운 최상부 표면으로의 캐리어 제한이 여전히 발생하도록 하는 그러한 방식으로, 두꺼운 최상부 표면에서의 MQW의 조성과 상이할 수도 있다. 결과적으로, 균일하고 비교적 좁은 파장 방출이 예상된다.
제6 단계는, 선택적으로 불연속적인 제3 반도체 층을 덮는 선택적으로 불연속적인 제4 반도체 층을 형성하는 단계를 포함하며, 이에 따라 제4 반도체 층은, 하부의 제3 및 제2 반도체 층의 형상과 일치하는 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖는다. 또 다시, 제3 반도체 층 상의 제4 반도체 층의 재료의 증착은 두꺼운 최상부 표면에서 이루어지지만, 훨씬 더 얇은 층이 패싯 상에 증착된다.
바람직하게는, 제4 반도체 층은 마그네슘으로 도핑된다. 선택적으로, Mg 도핑 밀도는 두꺼운 최상부 표면에서 더 높지만, 제3 반도체 층의 두꺼운 최상부 표면으로의 캐리어 주입의 제한을 추가로 보조하기 위해, 그러한 패싯 상에 증착되는 층에서는 훨씬 더 낮다.
바람직하게는, 제2, 제3 및 제4 반도체 층은 불연속적이다. 바람직하게는, 제1 양태의 마스킹 방법은 불연속적인 층을 생성하지만, 특히 밀집된 피치를 갖는 일부 실시형태에서, 제3, 제4 및 제5 반도체 층은 융합될 수 있다. 이는 이러한 층이 다수의 LED 구조물에 의해 공유되는 연속적인 또는 부분적으로 연속적인 부분을 형성한다.
제1 반도체는, 100 nm 내지 8 ㎛의 두께, 그리고 바람직하게는 3 ㎛ 내지 5 ㎛의 두께를 가질 수 있다.
제2 반도체 층의 칼럼은, 500 nm 내지 4 ㎛의 두께, 그리고 바람직하게는 1 ㎛ 내지 2 ㎛의 두께를 가질 수 있다.
제3 반도체 층의 실질적으로 평탄한 상부 표면 부분은, 30 nm 내지 150 nm의 두께, 그리고 바람직하게는 40 nm 내지 60 nm의 두께를 가질 수 있다. 또한, 마스크 개구/피라미드 폭은 1 ㎛ 내지 8 ㎛일 수 있다.
제4 반도체 층의 실질적으로 평탄한 상부 표면 부분은, 50 nm 내지 300 nm의 두께, 그리고 바람직하게는 100 nm 내지 150 nm의 두께를 가질 수 있다.
마스크의 개구와 정렬되지 않는 반도체 층의 부분은, 0 nm에서부터 전술한 각각의 층의 최소값까지의 두께를 갖는다. 마스킹된 영역은 후속적인 반도체 층의 성장에 비교적 유리하지 않지만, 이는 완전히 방지되지 않을 수 있다.
제7 단계는, 선택적으로 불연속적인 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계를 포함한다. 임의의 통상적인 전극 재료가 사용될 수 있으며, 이는 열 증발 또는 전자빔 증발과 같은 통상적인 기술에 의해 도포될 수 있다.
선택적으로, 인듐 주석 산화물과 같은 투명한 전도성 산화물을 증착하여, 이후에 제4 반도체의 평탄한 상부 표면 부분 상에 렌즈형 구조물을 형성함으로써, 1차 전기 접점이 형성되며, 투명한 전도성 산화물의 외측 표면은 대체로 볼록하거나, 특히 원형 또는 포물선 형상이다.
제8 단계는, 제4 반도체 층의 경사면 상에 전기 절연성의 광학적으로 투명한 스페이서를 형성하는 단계를 포함하며, 스페이서는, 제4 반도체 층의 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는다. 바람직하게는, 스페이서의 외면은 내면에 대하여 각을 이루며, 보다 바람직하게는, 스페이서의 외면은 유사 포물선 프로파일을 갖는다. 포물선 형상은, 방출된 광자를 소자의 발광 표면을 향해 지향시키도록 작용함으로써, 이들이 임계각 미만의 입사각으로 상기 표면 상에 입사하여, 광자가 높은 효율로 공기 중으로 추출될 수 있도록 한다.
바람직하게는, 스페이서의 외면은, 0.5의 베지어 계수(Bezier coefficient)를 갖는 2개의 제어점을 갖는 베지어 곡선에 근사하는 프로파일을 갖는다. 이는 최대 광 추출을 제공하는 것으로 확인되었다. 일 실시형태에서, 스페이서는 실리콘 질화물, 실리콘 산화물, 또는 주석 산화물로 형성된다.
선택적으로, 각각의 스페이서의 외면 상에 제2 전기 절연성의 광학적으로 투명한 재료가 있으며, 제2 전기 절연성의 광학적으로 투명한 재료는, 제1 전기 절연성의 광학적으로 투명한 재료의 굴절률과 상이한 굴절률을 갖는다. 이에 따라, 방출된 광자가 보다 용이하게 추출되도록, 점진적으로 변화되는 굴절률을 갖는 재료를 사용할 수 있다. 추가적인 실시형태에서, 제4 반도체 층의 경사면으로부터 이격된 감소하는 굴절률을 갖는 추가적인 스페이서 층이 사용될 수 있다.
제9 단계는, 스페이서의 외부 표면 위에 반사성 전기 전도성 층을 형성하는 단계를 포함한다. 일 실시형태에서, 반사성 전기 전도성 층은 알루미늄으로 형성되지만, 당업자는 임의의 적합한 재료가 사용될 수 있음을 인식할 것이다. 일 실시형태에서, 스페이서와 반사성 전기 전도성 층 사이의 계면은, 광 추출 효율을 달리 감소시키는 광의 확산을 방지하기 위해, Ra < 50 nm 및 가장 바람직하게는 Ra < 10 nm의 표면 거칠기를 갖는다.
전술한 각각의 층은 하나 이상의 서브층으로 형성될 수 있다. 예를 들어, 제1 반도체 층은, AlxGa1-xN의 조성적으로 단계적인 층으로 형성될 수 있다.
선택적으로, 제1 반도체 층은 제2 반도체에 인접한 서브층을 포함하며, 서브층은 실리콘 도핑된 GaN을 포함한다. 바람직하게는, 제1 반도체 층은, 실리콘 도핑된 서브층을 제외하고는 실질적으로 도핑되지 않는다. 일 실시형태에서, 제1 반도체 층은, 복수의 도핑되지 않은 (Al)GaN 서브층 층, 및 실리콘 도핑된 서브층을 포함한다. 실리콘 도핑된 AlxGa1 - xN 서브층은, 100 nm 내지 1 ㎛ 그리고 바람직하게는 300 nm 내지 500 nm의 두께를 가질 수 있다. 바람직하게는, Al 조성은 x=0 내지 0.2, 보다 바람직하게는 0.05 내지 0.1이다. 바람직하게는, 도핑 레벨은 1x1018 at/cm3 내지 1x1021 at/cm3, 보다 바람직하게는 1x1020 at/cm3 내지 2x1020 at/cm3이다.
바람직하게는, 제1 반도체 층이 실리콘 도핑된 서브층을 포함하는 경우, 제1 반도체 층의 도핑되지 않은 부분 바로 위에 제2 반도체 층이 형성되도록, 복수의 개구를 형성할 때, 실리콘 도핑된 서브층이 부분적으로 제거된다. 바람직하게는, 이러한 구조에 따라, 제2 반도체가 성장된 곳에서 (Al)GaN:Si 서브층이 제거되기 때문에, 재료 품질을 저하시키지 않으면서 유용한 전류 확산을 위해 고도로 실리콘 도핑된 층을 사용할 수 있다.
위의 모든 증착 단계는 통상적인 반도체 형성 시스템을 사용하여 수행될 수 있다. MOCVD와 같은, LED 제조를 위한 반도체 층의 형성은 당업계에 잘 알려져 있다.
이해되는 바와 같이, 각각의 제2 반도체 층 칼럼은, 최종 모놀리식 LED 어레이 전구체의 관련 층으로 형성된 개별 LED 구조물을 위한 베이스를 제공한다.
본 발명의 추가적인 양태는 유사한 방법을 제공하지만, 제2 반도체 층을 형성하는 단계의 대안적인 접근법을 제공한다. 전술한 제1 양태의 모든 양태는 이러한 실시형태와 자유롭게 조합될 수 있다.
이러한 추가적인 양태에서, 제1 반도체 층은, 후속적인 층 성장을 위해 유리하지 않는 비정질 재료의 패턴을 제공하도록 처리된다. 이는 제2 반도체 층이 결정질 미처리 영역 상에 우선적으로 형성되어, 칼럼을 야기한다는 것을 의미한다. 이러한 층은, 처리 영역 및 미처리 영역에서 달성된 상대적 성장에 따라, 연속적이거나 불연속적일 수 있다. 사다리꼴 단면은, 제2 반도체 층의 연속적인 평탄한 부분 위로 연장되는 제2 반도체 층의 불연속적인 부분이다.
구체적으로, 이러한 추가적인 양태는 모놀리식 LED 어레이 전구체를 형성하는 방법을 제공하고, 방법은,
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 기판의 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
(iii) 비정질 표면 영역을 형성하기 위해, 제1 반도체 층을 선택적으로 처리하는 단계로서, 비정질 표면 영역은 제1 반도체 층의 복수의 미처리 부분을 한정하는, 단계;
(iv) 실질적으로 평탄한 상부 표면 부분 및 기판에 수직인 정사다리꼴 단면을 각각 갖는 복수의 칼럼을 형성하기 위해, 제1 반도체 층의 미처리 부분 상에 제2 반도체 층을 성장시키는 단계;
(v) 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
(vi) 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 제4 반도체 층이 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계; 및 (vii) 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계를 포함하며, 제1 내지 제4 반도체 층은 III족 질화물을 포함한다.
선택적으로, 제1 반도체 층은 제2 반도체에 인접한 서브층을 포함하며, 서브층은 실리콘 도핑된 GaN을 포함한다. 바람직하게는, 제1 반도체 층은, 실리콘 도핑된 서브층을 제외하고는 실질적으로 도핑되지 않는다. 즉, 바람직하게는, 제1 반도체 층은, 복수의 도핑되지 않은 (Al)GaN 서브층 층, 및 실리콘 도핑된 서브층을 포함한다.
바람직하게는, 제1 반도체 층을 선택적으로 처리하는 단계는, 이온 주입에 의해 제1 반도체 층의 표면 부분을 비정질화하는(amorphising) 단계를 포함한다. 바람직하게는, 선택적으로 처리하는 단계는, 리소그래피 패터닝 및 에칭 후의 이온 주입 단계를 포함한다. 주입을 위한 적합한 이온은 N+, H+ 및 Ar+로부터 선택될 수 있다. 바람직하게는, 적절한 마스킹 패턴을 리소그래피 패터닝 및 에칭하는 단계는, 제1 반도체 층의 에칭되지 않은 영역의 이온 손상을 방지한다.
선택적으로, 제2 양태의 방법에서, 단계 (iii)은,
(a) 마스킹 층 재료를 포함하는 연속적인 마스킹 층을 연속적인 제1 반도체 층 상에 증착하는 단계;
(b) 제1 반도체 층의 복수의 마스킹된 영역을 제공하기 위해, 마스킹 층 재료를 선택적으로 제거하는 단계;
(c) 마스킹된 영역을 제외하고는, 상기 층에 비정질 재료를 형성하기 위해 이온 주입으로 제1 반도체 층을 처리하는 단계; 및 (b) 제1 반도체 층의 복수의 미처리 부분을 제공하기 위해, 잔여 마스킹 층 재료를 제거하고, 선택적으로, 제1 반도체 층의 복수의 해당 부분을 제거하는 단계를 포함한다.
바람직하게는, 제1 반도체 층이 실리콘 도핑된 서브층을 포함하는 경우, 제1 반도체 층의 도핑되지 않은 부분 바로 위에 제2 반도체 층이 형성되도록, 복수의 개구를 형성할 때, 실리콘 도핑된 서브층이 부분적으로 제거된다. 바람직하게는, 이러한 구조에 따라, 제2 반도체가 성장된 곳에서 AlGaN:Si 서브층이 제거되기 때문에, 재료 품질을 저하시키지 않으면서 유용한 전류 확산을 위해 고도로 실리콘 도핑된 층을 사용할 수 있다.
바람직하게는, 제2 양태의 방법에서, 제2, 제3 및 제4 반도체 층은 불연속적이다.
이하의 개시물은 전술한 양태 둘 모두에 동일하게 적용될 수 있는 바람직한 특징에 관한 것이다.
바람직하게는, 제2 반도체 층은 n형 도핑된다. 바람직하게는, 제2 반도체 층은, 실리콘 또는 게르마늄으로, 바람직하게는 실리콘으로 n형 도핑된다.
바람직하게는, 제3 반도체 층은 도핑되지 않는다.
바람직하게는, 제4 반도체 층은 p형 도핑되며, 바람직하게는 제4 반도체 층은 마그네슘으로 도핑된다.
바람직하게는, 위의 층 조성은, 우수한 광 발생 및 발광 특성을 갖는 LED 능동 영역을 제공한다.
바람직하게는, 제1 반도체 층은, (0001) 평면을 갖는 우르츠광(wurtzite) 결정 구조를 가지며, 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분은, 제1 반도체 층의 (0001) 평면에 평행하다. 마찬가지로, 제2 및 제3 반도체 층의 각각의 평탄한 상부 표면은, 제1 반도체 층의 (0001) 평면에 평행해야 한다.
바람직하게는, 방법은, (사용 시에 뒤집히는) 제조된 소자의 하부로부터 광 추출을 촉진시키기 위해 기판을 제거하는 단계를 더 포함한다. 대안적으로, 어레이 전구체로부터의 광 추출을 위해 제1 반도체 층의 일부분을 노출시키기 위해, 전술한 각각의 개별 LED 구조물에 해당하는 기판의 적어도 일부분이 제거된다. 바람직하게는, 기판은 완전히 제거되며, 선택적으로 거친 표면 층이 노출된 제1 반도체 층에 부착된다. 성장 기판으로도 알려진 기판은, LED 어레이가 성장되는 표면을 제공하지만, 일반적으로 최종 소자의 일부를 형성하지 않는다. 바람직하게는, Si와 같은 불투명한 기판의 경우에 흡수를 최소화하기 위해, 그리고 SiC 또는 사파이어와 같은 투명한 기판의 경우에 어레이의 LED 구조물 간의 크로스 토크(cross talk)를 최소화하기 위해, 기판은 실질적으로 완전히 제거된다.
선택적으로, 복수의 콜리메이팅(collimating) 채널을 형성하기 위해 기판이 선택적으로 제거되며, 각각의 콜리메이팅 채널은, 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분 상에 형성된 1차 접점과 정렬된다.
선택적으로, 방법은, 기판을 적어도 부분적으로 제거하고, 제1 반도체 층을 적어도 부분적으로 제거하여, 제2 반도체 층의 복수의 칼럼 각각에 해당하는 그리고 제2 반도체 층의 복수의 칼럼 각각과 정렬되는 복수의 돔(dome) 또는 렌즈 구조물을 형성하는 단계를 제공하는 단계를 더 포함한다. 바람직하게는, 방법은, 제2 반도체 층의 원위에 복수의 볼록한 돔을 제공하기 위해, 기판을 완전히 제거하고 제1 반도체 층을 부분적으로 제거하는 단계를 포함한다. 각각의 돔은, 어레이의 복수의 LED 구조물 중 하나와 정렬된다.
바람직하게는, 돔 구조물은, 추가적인 재료를 추가할 필요 없이, LED 구조물의 광 추출 및 콜리메이션(collimation)을 개선한다. 바람직하게는, 복수의 돔 구조물은, 돔의 표면에서의 반사를 최소화하기 위해, 유전체 코팅 또는 투명 에폭시 층으로 코팅될 수 있다.
바람직하게는, 방법은, 하나 이상의 투명한 절연 층을 제공한 후에, 1차 전기 접점을 구비하지 않는 제3 반도체 층의 원위의 제4 반도체 층의 적어도 일부분 상에 반사 층을 제공하는 단계를 더 포함할 수 있다. 바람직하게는, 절연 층은 SiO2 및/또는 SiNx를 포함한다. 바람직하게는, 이러한 코팅 층은, 어레이 내의 광 손실을 감소시킴으로써 LED 구조물로부터의 광 추출을 개선할 수 있으며, 추출된 광의 콜리메이션을 개선할 수 있다.
선택적으로, 방법은, 양자 우물 서브층에 걸쳐서 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 형성하여 모놀리식 LED 어레이를 형성하는 단계를 더 포함한다. 2차 전기 접점을 제공함으로써, LED 어레이가 기능하기 위해 필요한 모든 형상부가 제공된다. 즉, 1차 및 2차 접점에 걸쳐서 전위차를 인가함으로써, LED 구조물(들)이 광을 생성할 것이다.
바람직하게는, 하나 이상의 2차 전기 접점은 제1 반도체 층 상에 형성된다. 보다 더 바람직하게는, 2차 전기 접점은, 제1 반도체 층과 접촉되는 투명한 전도성 산화물 층에 의해 제공된다.
바람직하게는, 형성되는 모놀리식 LED 어레이 전구체는 적어도 4개의 LED 구조물을 포함하며, 각각의 LED 구조물은, 별개의 제2 반도체 층 부분, 그 위에 형성된 해당 제3 반도체 층 부분, 그 위에 형성된 해당 제4 반도체 층 부분, 및 그 위에 형성된 해당 1차 전기 접점에 해당한다. LED 어레이 전구체는 바람직하게는 마이크로 LED 어레이이다.
바람직하게는, 모놀리식 LED 어레이 전구체는 적어도 제1 및 제2 서브-어레이의 LED 구조물을 포함하며, 각각의 서브-어레이는 상이한 주파장의 광을 방출할 수 있다.
추가적인 양태에서, 본 개시물은 모놀리식 LED 어레이 전구체를 제공한다. 이는 바람직하게는 위의 양태에서 설명된 방법 중 하나에 의해 달성 가능하다. 따라서, 위의 방법으로 형성된 구조물과 관련하여 설명된 모든 양태는 본원에 설명된 전구체에 동일하게 적용된다.
추가적인 양태에서, 본 개시물은 모놀리식 LED 어레이 전구체를 제공하고, 모놀리식 LED 어레이 전구체는,
제1 반도체 층을 공유하는 복수의 LED 구조물을 포함하며, 제1 반도체 층은 LED 어레이 전구체의 평면을 한정하고, 각각의 LED 구조물은,
(i) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제1 반도체 층 상의 제2 반도체 층으로서, 제2 반도체 층은, 제2 반도체 층이 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제2 반도체 층;
(ii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제2 반도체 층 상의 제3 반도체 층으로서, 제3 반도체 층은, 제3 반도체 층이 제2 반도체 층의 경사면에 평행한 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제3 반도체 층;
(iii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는, 제3 반도체 층 상의 제4 반도체 층으로서, 제4 반도체 층은, 제4 반도체 층이 제3 반도체 층의 경사면에 평행한 경사면을 갖도록, 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제4 반도체 층;
(iv) 제4 반도체 층 상의 1차 전기 접점으로서, 접점은, LED 어레이 전구체의 평면에 평행한 제4 반도체 층의 상부 표면 부분 상에만 있는, 1차 전기 접점을 포함하며,
제3 반도체 층은 복수의 양자 우물 서브층을 포함하고, 양자 우물 서브층은, LED 어레이 전구체의 평면에 평행한 부분 상에서 더 큰 두께를 가지며, LED 어레이 전구체의 평면에 평행하지 않은 부분 상에서 감소된 두께를 갖는다.
일 실시형태에서, 제4 반도체 층은 pGaN으로 제조된다. 대안적인 실시형태에서, 제4 반도체 층은, 측벽을 보다 절연성이 되도록, p-AlGaN으로 제조된다. 이러한 실시형태에서, 측벽 영역의 Al 함량은 평탄한 영역(들)의 Al 함량보다 더 높기 때문에 측벽이 보다 절연성이 되어, 평탄한 영역으로부터만 전류 주입이 이루어질 것이다.
바람직하게는, LED 어레이 전구체는, 제1 반도체 층과 제2 반도체 층 사이의 계면에 마스크 부분을 포함한다. LED 전구체의 마스크 부분은, 위의 제1 양태와 관련하여 설명된 것과 동일할 수 있다. 대안적으로, LED 어레이 전구체는, 이온 주입에 의해 생성된 제1 반도체 층의 비정질화된 부분을 가질 수 있다.
바람직하게는, 제2 반도체 층의 경사면으로부터의 제3 반도체 층의 경사면의 간격은, 제2 반도체 층의 상부 표면 부분으로부터의 제3 반도체 층의 상부 표면 부분의 간격 미만이다.
바람직하게는, 제3 반도체 층의 경사면으로부터의 제4 반도체 층의 경사면의 간격은, 제3 반도체 층의 상부 표면 부분으로부터의 제4 반도체 층의 상부 표면 부분의 간격 미만이다.
선택적으로, 제2, 제3 및 제4 반도체 층은, 어레이의 LED 구조물 간에 공유된다. 이는 후속적인 상부 성장을 방해하는 비정질 베이스 패턴을 갖는, 전술한 제2 양태를 사용하여 전구체를 제조하는 경우 발생할 수 있다.
바람직하게는, 복수의 LED 구조물은 규칙적으로 이격된 어레이를 형성한다. 바람직하게는, 제2 내지 제4 층의 LED 구조물은 절두 육각형 피라미드이다.
바람직하게는, 위의 층 조성은, 우수한 광 발생 및 광 추출 특성을 갖는 LED 능동 영역을 제공한다.
바람직하게는, 제1 반도체 층은, (0001) 평면을 갖는 우르츠광 결정 구조를 가지며, 제4 반도체 층의 실질적으로 평탄한 상부 표면 부분은, 제1 반도체 층의 (0001) 평면에 평행하다.
바람직하게는, LED 어레이 전구체의 LED 구조물은, 제2 반도체 층으로부터 원위의 표면 상에 제1 반도체 층 상의 공유된 광 추출 층을 포함한다. 일 실시형태에서, 공유된 광 추출 층은 복수의 콜리메이팅 채널을 포함하며, 각각의 콜리메이팅 채널은 1차 접점과 정렬된다. 대안적으로, 제1 반도체 층은, 제2 반도체 층으로부터 원위의 표면 상의 복수의 LED 구조물에 해당하는 그리고 복수의 LED 구조물과 정렬되는 복수의 돔 또는 렌즈 구조물을 형성한다.
추가적인 양태에서, 본 개시물은 본원에 설명된 모놀리식 LED 어레이 전구체를 포함하는 모놀리식 LED 어레이를 제공하며, 양자 우물 서브층에 걸쳐서 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 더 포함한다. 이러한 어레이는, 바람직하게는 본원에 설명된 방법으로부터 달성되는 바와 같은 전술한 전구체에 기초한다. 따라서, 그러한 양태에서 설명된 모든 특징은 이러한 추가적인 양태에 동일하게 적용된다.
바람직하게는, 모놀리식 LED 어레이는 적어도 4개의 LED 구조물을 포함한다. LED 어레이는 바람직하게는 마이크로 LED 어레이이다. 바람직하게는, 모놀리식 LED 어레이는 적어도 제1 및 제2 서브-어레이의 LED 구조물을 포함하며, 각각의 서브-어레이는 상이한 주파장의 광을 방출할 수 있다. 바람직하게는, 각각의 서브-어레이의 광 발생 층은, 좁은 파장 대역폭, 바람직하게는 370 nm 내지 680 nm, 보다 바람직하게는 440 nm 내지 550 nm 범위의 광을 방출한다.
추가적인 양태에서, 본 개시물은 본원에 개시된 모놀리식 LED 어레이를 포함하는 디스플레이 장치를 제공한다. 바람직하게는, 본 개시물의 방법은, 본원에 개시된 LED 어레이 전구체 및 LED 어레이를 제조하기 위해 적합하다.
이제 본 발명은 이하의 제한적이지 않은 도면과 관련하여 설명될 것이다. 본 개시물의 추가적인 이점은 도면과 함께 고려될 때 상세한 설명을 참조함으로써 명백하고, 도면은 세부사항을 보다 명확하게 도시하기 위해 일정한 비율이 아니며, 다수의 도면 전체에 걸쳐서 유사한 참조 번호는 유사한 요소를 나타내고, 도면으로서:
도 1은 제1 양태에 따른 LED 어레이 전구체를 도시하는 것으로서,
도 1a는 LED 어레이 전구체의 평면도를 도시한다.
도 1b는 LED 어레이 전구체의 단면도를 도시한다.
도 2는 제2 양태에 따른 LED 어레이 전구체의 일부분의 단면도를 도시한다.
도 3은 일 실시형태의 LED 어레이 전구체를 통하는 단면도를 도시하는 것으로서, 제1 반도체 층은 실리콘 도핑된 표면 층을 포함한다.
도 4a 내지 도 4e는 제1 양태에 따른 LED 어레이 전구체의 LED 구조물의 추가적인 세부사항을 도시한다.
도 5a 내지 도 5c는 본 개시물의 LED에 대한 시뮬레이션된 광 추출 효율 값 및 반치전폭(full width at half maximum) 빔 각도(도 단위)를 도시한다.
도 6a 내지 도 6c는 본 개시물의 마이크로 LED에 대한 주사 전자 현미경(SEM) 영상 및 원자간력 현미경(AFM) 측정값을 도시한다. 도 6d 및 도 6e에서, 볼록한 돔이 있는 그리고 볼록한 돔이 없는 본 발명에 따른 마이크로 LED 내의 광 경로가 도시된다.
도 7은 본 개시물의 LED 어레이를 도시한다.
도 8은 본 개시물의 LED 어레이의 영상을 도시한다.
도 13 내지 도 16은 본 개시물의 추가적인 양태에 따른 LED 구조물 및 이의 제조 공정을 도시한다.
도 16 내지 도 20은 본 개시물의 추가적인 양태에 따른 LED 구조물 및 이의 제조 공정을 도시한다.
도 21은 본 개시물의 추가적인 양태에 따른 LED 구조물을 도시한다.
도 22 및 도 23은 본 개시물의 LED 구조물로부터의 방출 광의 시뮬레이션된 광 결합 효율 및 각분포를 도시한다.
도 1a는 본 개시물의 제1 양태에 따른 LED 어레이 전구체의 일부분의 평면도를 도시한다. 도 1b는 라인(S1)을 따르는 수직 단면도를 도시한다.
도 1의 LED 어레이 전구체(1)는, 성장 기판(100); 제1 반도체 층(110); 마스킹 층(120); 복수의 칼럼(130)을 포함하는 불연속적인 제2 반도체 층; 복수의 양자 우물 서브층(141)을 포함하는 불연속적인 제3 반도체 층(140); 불연속적인 제4 반도체 층(150); 및 불연속적인 제4 반도체 층(150)의 실질적으로 평탄한 상부 표면 부분 상의 1차 전기 접점(160)을 포함한다.
제2 반도체 층(130)의 정사다리꼴 단면을 단면도에서 볼 수 있다. 도시된 실시형태에서, 제3 반도체 층(140) 및 제4 반도체 층(150)의 경사진 부분은, 실질적으로 평탄한 상부 표면 부분에 평행한 부분보다 더 얇다. 유사하게, 양자 우물 서브층(141)의 경사진 부분은, 제2 반도체 층(130)의 실질적으로 평탄한 상부 표면 부분에 평행한 부분보다 더 얇다.
도 1b의 평면도에서, 칼럼의 육각형 형상은 제4 반도체 층(150)의 상부 표면으로서 간주될 수 있으며, 1차 전기 접점(160)은 각각의 칼럼의 중앙에서 절연된다. 칼럼들 사이의 영역은 마스크 층(120)의 상부 표면이다.
도 2의 LED 어레이 전구체는, 성장 기판(100); 제1 반도체 층(110); 제1 반도체 층의 비정질 표면 영역(121); 복수의 칼럼(130)을 포함하는 제2 반도체 층; 복수의 양자 우물 서브층(도시되지 않음)을 포함하는 제3 반도체 층(140); 제4 반도체 층(150); 및 불연속적인 제4 반도체 층(150)의 실질적으로 평탄한 상부 표면 부분 상의 1차 전기 접점(160)을 포함한다.
도 2의 실시형태에서, 제2, 제3 및 제4 반도체 층(130, 140, 150)은 연속적이다.
도 3은 본 발명의 LED 어레이 전구체의 단일 LED 구조물의 단면도를 도시하는 것으로서, 제1 반도체 층(110)은, 제2 반도체 층(130)에 인접한 표면에 실리콘 도핑된 서브층(190)을 포함한다. 추가적으로, 마스크 층(120)을 형성할 때, 제2 반도체 층(130)이 실리콘 도핑된 서브층(190)을 통하여 제1 반도체 층(110) 내로 관통하도록, 마스크 층의 개구 아래에서 제1 반도체 층이 부분적으로 제거되었다.
도 4a는 제1 양태의 LED 어레이 전구체의 단일 LED 구조물을 도시하는 것으로서, 성장 기판은 완전히 제거되었고, 제1 반도체 층(110)은 LED 구조물과 정렬된 돔의 형태로 형성되었다. 도 4b의 LED 구조물에서, 볼록한 돔의 표면에서의 반사를 최소화하기 위해, 돔의 표면은 유전체 코팅 또는 투명 에폭시 층(115)으로 코팅되었다. 도 4c에서, 돔은 도 4b에서와 같이 코팅되었고, 칼럼의 표면은, SiO2 및/또는 SiNX의 투명한 층 및 반사 층(170)으로 코팅되었다. 구체적으로, 제4 반도체 층(150)의 경사진 부분의 노출된 표면이 코팅되었다. 바람직하게는, 이러한 특징(돔, 돔 코팅, 및 칼럼의 측면 코팅)은 광 추출 및 콜리메이션을 개선한다.
본 발명자들은, 피라미드 베이스와 정렬된 돔 형상의 영역을 추가함으로써, 도 4a 내지 도 4c에 도시된 바와 같이 피라미드로부터의 광 추출이 향상된다는 것을 확인하였다. 바람직하게는, 이에 따라, 피라미드 측벽에서의 내부 전반사에 의해 달성되는 바와 같은 콜리메이션 효과를 보완한다. 바람직하게는, 돔 형상의 영역은, 피라미드의 베이스의 크기와 매칭되는 곡률 반경을 갖는다. 즉, 돔 형상의 영역의 베이스, 및 피라미드의 베이스는, 바람직하게는 거의 동일한 크기이다.
도 4d 및 도 4e는 본 발명에 따른 마이크로 LED 내의 예시적인 광 경로를 도시한다. 도 4d와 도 4e를 비교하면, 피라미드 베이스와 정렬된 볼록한 돔을 추가함으로써, 광 추출 표면(광이 LED에서 빠져나가는 표면)에서 마이크로 LED의 내부로 다시 반사되는 광의 양을 감소시켜서, 광 추출 효율을 추가로 개선한다는 것은 명백하다.
도 5a 내지 도 5c는 본 개시물의 3가지 모델 LED에 대한 시뮬레이션된 광 추출 효율 값 및 반치전폭 빔 각도(도 단위)를 도시한다. 구체적으로, 도 5a는 칼럼의 측면이 코팅되지 않은 LED에 해당하는 반면에, 도 5b에서는, 측면이 SiO2로 코팅되고, 도 5c에서는, 측면이 Ag/Si3N4로 코팅되었다.
달리 평탄하고 무제한된 광 발생 영역으로부터 원위의 표면 상에서 피라미드가 에칭되는 통상적인 LED로부터의 광 추출을 개선하는 것을 목적으로 하는 알려진 구조물과 비교하여, 개시된 본 발명의 광 발생 영역은 피라미드 형상의 구조물 내에 완전히 수용됨으로써, (LED 층에 평행한) 측방향으로의 광 전파를 실질적으로 방지한다.
광 추출을 개선하는 목적으로 건식 에칭에 의해 달성되는 경사진 표면 내에 광 발생 영역이 완전히 수용되는 또 다른 종류의 이미 알려진 유사한 구조물(예를 들어, US7518149 참조)과 비교하여, 선택적 영역 성장 공정에 의해 달성된 바와 같은 경사진 패싯은, 건식 에칭에 의해 달성된 표면에 비하여 이들이 더 평활하기 때문에 광 추출의 관점에서 우수하며, 이에 따라, 경사진 측벽에서의 내부 전반사를 촉진시키고, 정상 각도에 가까운 각도로 충족되는 광 추출 표면을 향하여 더 높은 퍼센티지의 발생된 광을 시준한다.
도 6a는 SEM 영상을 도시하며, 도 6b는 본 개시물에 따른 마이크로 LED의 AFM 측정값을 도시한다. 도 6c는 도 6b의 AFM 측정값의 단면도로서, 측벽에 해당하는 마이크로 LED의 지형을 보다 상세히 도시한다. 영상은 본 발명에 개시된 방법이 평활한 마이크로 LED 측벽을 생성한다는 것을 입증한다.
대체로 62°에 가까운 피라미드의 베이스에서의 각도(도 4a의 a)를 갖는, 보다 일관적으로 재현 가능한 측벽 기울기는, 이방성 건식 에칭에 비하여 상이한 결정 평면 상의 차별적인 성장률에 의해 달성된다. 이는 도 6c의 AFM 단면도로 도시된다.
광 발생 영역을 둘러싸는 경사진 측벽의 존재에 의해 달성되는 바와 같은 광 추출의 개선은 내부 전반사의 효과로 인한 것으로 간주되는 반면에, 돔 형상의 영역을 추가함으로써 달성되는 광 추출 향상은, 더 많은 부분의 광이 경사진 패싯에 의해 이미 부분적으로 시준되어, 정상 각도에 가까운 각도로 내부 돔 표면과 만나기 때문에, 광 추출 표면에서의 내부 전반사의 감소로 인해 비롯되는 것으로 당업자에 의해 이해된다. 따라서, 돔 형상의 표면으로부터의 광 추출이 내부 전반사에 의존하지 않는다는 점을 고려할 때, 건식 에칭에 의해 돔을 획득하는 것은 본원에 개시된 작용 원리를 손상시키지 않는다.
도 7은 본 개시물의 LED 어레이를 통하는 단면도를 도시한다. 도 7의 LED 어레이는 도 1의 LED 어레이 전구체를 포함한다. 어레이 전구체는 뒤집혀서, 백플레인 기판(200) 및 백플레인 접점 패드(202)를 포함하는 백플레인에 접합되었다. LED 어레이 전구체의 성장 기판은 제거되었고, 제1 반도체 층(110)의 노출된 표면 상에 거친 층(112)이 적층되었다. 추가적으로, 2차 전기 접점(180)이 제1 반도체 층에 도포되었다. 1차 및 2차 전기 접점은, LED 구조물을 통해 서로 전기적으로 접촉된다.
위 및 아래에 설명되는 다양한 실시형태가 단일 LED 소자에서 조합될 수 있음은 당업자에 의해 이해될 것이다. 예를 들어, 도 4에 도시된 바와 같은, 돔, 돔 코팅(115), 및 칼럼의 코팅된 측면(170)은, 도 3의 실리콘 도핑된 서브층(190)과 조합될 수 있다.
도 13은 본 개시물의 추가적인 양태에 따른 LED 구조물을 도시한다. 제4 반도체 층(150)의 경사면 상에 위치된 스페이서(300)의 추가적인 특징을 갖는 LED 구조물은 도 1 내지 도 4와 관련하여 전술한 바와 같다. 스페이서(300)는 굴절률(n1)을 갖는 이산화규소로 형성된다. 대안적인 실시형태에서, 스페이서는 실리콘 질화물 또는 산화티타늄으로 형성된다. 스페이서의 외측 또는 외부 표면은 예시된 실시형태에서 유사 포물선 프로파일을 갖지만, 이들은 2개의 제어점 및 계수 B(여기서, B는 0.1, 0.5, 0.2 및 0.05 중 하나임)를 갖는 다양한 베지어 곡선에 의해 설명되는 임의의 적합한 프로파일을 가질 수 있다. 바람직한 실시형태에서, 베지어 계수는 0.5이므로, 거의 직선형 측면을 갖는 스페이서는, 측벽으로부터 이격되어 바깥쪽으로 경사를 이룬다.
일 실시형태에서, 스페이서(300)는, 굴절률(n1 및 n2)을 각각 갖는 내측 부분 및 외측 부분으로 형성된다. 바람직한 실시형태에서, n1 > n2이며, 이는 내측 스페이서 재료로서 실리콘 질화물을 사용하고, 제2 스페이서 재료로서 산화알루미늄을 사용함으로써 달성될 수 있다. 추가적인 실시형태에서, 제4 반도체 층(150)의 측벽으로부터 이격된 감소하는 굴절률(즉, n1>n2>nN)을 갖는 추가적인 스페이서 층이 사용될 수 있다. 개략적인 도 13에서 2개의 별개의 스페이서로서 도시되지만, 스페이서는 사실상 발광 구조물을 둘러싸는 연속적인 층으로서 형성될 수 있다.
또한, 스페이서(300)의 외부 표면 위로 연장되는 반사성 전도성 층(310)이 도시된다. 일 실시형태에서, 반사성 전도성 층(310)은 알루미늄 또는 은으로 형성되며, Ra = 50 nm의 표면 거칠기를 갖는다. 바람직한 실시형태에서, 소자의 광 추출 효율을 감소시키는 광의 확산을 방지하기 위해, 표면 거칠기는 Ra < 10 nm이다. 스페이서(300)의 외부 표면을 덮는 것과 더불어, 반사성 전도성 층(310)은, 전류 확산 층으로서 작용하도록, 스페이서(310) 또는 1차 전기 접점(160)에 의해 덮이지 않는 제4 반도체 층(150)의 임의의 부분 위로 연장될 수도 있다.
도 14 내지 도 16은 도 13에 도시된 구조물에 해당하는 LED 어레이의 제조 공정을 도시한다. 도 1b에 도시된 구조물로부터 시작하여, 스페이서는 제4 반도체 층(150)의 경사면 상에 증착된다(도 14b). 일 실시형태에서, 경사면은, 이산화규소, 실리콘 질화물 또는 주석 산화물의 정합(conformal) 막이 증착되기 전에 또는 그 전에 이산화규소, 산화알루미늄 또는 입방체 질화알루미늄의 층의 도포를 통해, 측벽 패시베이션을 먼저 거친다. 그 다음, 이는 원하는 스페이서 형상을 형성하기 위한 전역적 에칭 백 공정을 거친다. 선택적으로, 건식 에칭을 수행함으로써, 또는 적합한 레지스트 프로파일을 갖는 포토리소그래피 레지스트를 사용함으로써, 하부 경사면의 표면 거칠기가 조정될 수 있다. 바람직하게는, 거친 측벽은 휘도 균일성을 개선하고 LED 구조물로부터의 광 추출을 향상시키는 것으로 확인되었으며, 스페이서(300)의 사후 도포는 LED 구조물의 프로파일이 원하는 대로 형성될 수 있게 한다.
그 다음, 광 추출 효율을 추가로 향상시키기 위해, 반사성 전기 전도성 재료(310)가 제4 반도체 층(150)의 노출된 부분 및/또는 스페이서(300) 위에 증착된다(도 15a).
그 다음, 성장 기판 및 LED 구조물이 뒤집히고, 알려진 공정을 통해 CMOS 백플레인 웨이퍼에 정렬 및 접합된다(도 15b). 백플레인 웨이퍼는, 백플레인 기판(200) 및 백플레인 접점 패드(202)를 포함한다. 그 다음, LED 어레이 전구체의 성장 기판은 제거되며(도 16a), 투명한 전도성 산화물 층(330)이 제1 반도체 층(110)의 노출된 표면에 도포된다. 일 실시형태에서, 층(330)은 인듐 주석 산화물(ITO)로 형성되며, 각각의 LED 구조물을 통해 1차 접점과 전기적으로 연결되는 공통의 2차 전기 접점으로서 작용한다. 추가적인 실시형태에서, 층(330)은, 각각의 LED 구조물 위에 광 추출 형상부(예를 들어, 렌즈형 구조물)를 제공하도록 패터닝되거나 달리 형성될 수 있다.
광 추출 효율을 추가로 증가시키기 위해, 투명한 전도성 산화물 층(330)의 굴절률은, 투명한 전도성 산화물의 공극률의 변화를 통해 가변될 수 있다. ITO와 같은 투명한 전도성 산화물의 공극률을 가변시키기 위한 한 가지 알려진 방법은, 전자빔 증발을 사용하는 경사각 증착이다. 증기 플루(vapour flu) 증착에 비하여 증착 표면의 각도를 가변시킴으로써, 증착된 그대로 상태(as-deposited)의 재료에 의한 섀도우 캐스팅(shadow cast)의 양이 제어될 수 있으므로, 형성된 그대로 상태의 층의 공극률을 제어할 수 있다. ITO를 위한 경사각 증착에 대한 추가적인 설명은 적어도, Jong Kyu Kim 등의 "단계적-굴절률 인듐 주석 산화물 반사 방지 접점에 의한 GaInN 발광 다이오드의 광 추출 향상"(Advanced Materials, vol. 20, no. 4 pp. 801-804(2008년))에서 확인될 수 있다.
사용 시에, LED 구조물에 걸쳐서 전류가 인가된다. 내부의 양자 우물에 의해 방출되는 광은, i) 스페이서(300)와의 계면에서의 반사 및/또는 굴절을 통해, ii) 반사성 전도성 층(310)을 통해, 또는 iii) 위의 조합을 포함하는 구조물 내의 다중 반사를 통해 또는 직접적으로 방출되는 광으로 지향된다. 따라서, LED 구조물은, 광의 투과를 가능하게 하기 위해, 임계 각도 범위 내에서 발광 표면 상에 입사하는 광의 비율을 증가시키도록 배치된다.
도 17은 반사성 전도성 층(310)이 그 위로 연장되는, 대체로 볼록한 외부 표면을 갖는 투명한 전도성 산화물(320)을 사용하여 1차 전기 접점이 형성되는 추가적인 실시형태를 도시한다. 이에 따라, p-접점(160)은, LED 구조물로부터 방출되는 광의 방출 각도를 더 좁히도록 작용하는 확장 반사기로서 작용할 수 있다.
도 18 내지 도 20은 도 17에 도시된 구조물에 해당하는 LED 어레이의 제조 공정을 도시한다. 도 1b에 도시된 구조물(그러나 1차 전기 접점(160)의 형성 전임)로부터 시작하여, 제4 반도체 층(150)의 경사면 상에 스페이서가 형성된다(도 18b). 그 다음, 투명한 전도성 산화물(320)이 제4 반도체 층의 노출된 표면 위에 증착되며(도 19a), 볼록한 외부 표면을 제공하도록 알려진 화학적 또는 기계적 수단을 통해 형성된다. 그 다음, 반사성 전기 전도성 재료가 스페이서(300), 투명한 전도성 산화물(320)의 외부 표면, 및/또는 제4 반도체 층(150)의 노출된 부분 위에 증착되어, 광 추출 효율을 추가로 향상시킨다(도 19b).
그 다음, 성장 기판 및 LED 구조물은 뒤집히고, 알려진 공정을 통해 CMOS 백플레인 웨이퍼에 정렬 및 접합되며(도 20a), 백플레인 접점 패드(202)는, 반사성 전도성 층(310)을 통해 LED 구조물과의 전기 접점을 형성한다. 그 다음, LED 어레이 전구체의 성장 기판은 제거되며(도 20b), 추가적인 투명한 전도성 산화물 층(330)이 제1 반도체 층(110)의 노출된 표면에 도포된다. 전술한 바와 같이, 층(330)은 인듐 주석 산화물(ITO)로 형성될 수 있으며, 각각의 LED 구조물을 통해 1차 접점과 전기적으로 연결되는 공통의 2차 전기 접점으로서 작용한다. 또한, 층(330)은, 각각의 LED 구조물 위에 광 추출 형상부(예를 들어, 렌즈형 구조물)를 제공하도록 패터닝되거나 달리 형성될 수 있다. 또한, 층(330)의 굴절률은 도 16b와 관련하여 설명된 바와 같이 가변될 수 있다.
도 21은 투명한 전도성 산화물(320)(예를 들어, 인듐 주석 산화물)이 1차 접점(160) 및 스페이서 재료(300)로서 모두 사용되는 추가적인 실시형태를 도시한다. 이는 LED 구조물을 통하여 이동하는 광이 겪는 굴절률의 더 적은 차이를 제공한다. 위의 실시형태에서, 층(320)(n=2.0을 갖는 ITO를 가짐)을 통하여 이동하여, 이산화규소 마스크 층(120)(n=1.5)을 통하여 그리고 최종적으로 GaN 반도체 층(n=2.4)에 도달하는 광은, 이산화규소의 비교적 더 낮은 굴절률로 인해 후방 반사를 겪을 가능성이 있다. 도 21b의 실시형태에서, 스페이서(300)는 인듐 주석 산화물로 형성되는 반면에, 투명한 전도성 산화물(320)과 제1 반도체 층(110) 사이에 절연성(도핑되지 않은) AlGaN 층(125)(n=2.4의 더 높은 굴절률을 가짐)이 제공된다. 따라서, 도핑되지 않은 AlGaN 층(125)이 1차 전기 접점(320)과 제1 반도체 층(110) 간의 단락을 방지하면서, 이산화규소 마스크 층(120)이 제거되는 경우, 프레넬 반사의 확률이 감소된다.
도 22 및 도 23은 도 13에 도시된 소자의 시뮬레이션을 도시한다.
도 22b는 디스플레이에 연결된 광학계의 시뮬레이션된 결합 효율 이득 대 수광각(acceptance angle)을 도시하며, 수광각(θ)은 도 22a에 도시된다. 결합 이득은, 본 발명의 콜리메이트 빔 대 램버트 방사체(Lambertian emitter)의 결합 효율의 비율로서 정의된다. 따라서, 투영/릴레이 렌즈 F/2의 경우, 수광각은 약 14도이며, 이는 약 2배의 결합 이득을 산출한다. 이는 통상적인 램버트 디스플레이와 비교하면, 2배 더 많은 광이 F/2 렌즈에 결합된다는 것을 의미한다.
도 23a 및 도 23b는 시뮬레이션된 소자로부터의 방출된 광의 각도 및 극 분포를 도시하며, 도 23a는 40°의 반치전폭을 도시한다.
따라서, LED 어레이 전구체, LED 어레이, 및 이를 제조하는 방법이 제공되며, 종래기술에 비해, 외부 양자 효율에 대한 상당한 개선에 영향을 주기 위해 높은 광 추출 효율을 유지하면서 내부 양자 효율이 증가되고; 마스킹 층의 수가 감소됨으로써, 인치당 더 높은 픽셀(PPI)로 보다 소형 마이크로 LED를 제조할 수 있으며; 더 좁은 각도 방출 분포를 갖는다는 점에서 이점을 제공한다.
본 발명의 바람직한 실시형태가 본원에서 상세히 설명되었지만, 본 발명 또는 첨부된 청구범위의 범위를 벗어나지 않으면서 변경이 이루어질 수 있음은 당업자에 의해 이해될 것이다.
넘버링된 진술서
1. 모놀리식 LED 어레이 전구체를 형성하는 방법으로서,
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 상기 기판의 상기 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
(iii) 복수의 개구를 포함하는 마스킹 층을 상기 제1 반도체 층 상에 증착함으로써, 상기 제1 반도체 층을 선택적으로 마스킹하는 단계;
(iv) 실질적으로 평탄한 상부 표면 부분 및 상기 기판에 수직인 정사다리꼴 단면을 각각 갖는 복수의 칼럼을 형성하기 위해, 상기 마스킹 층의 상기 개구를 통하여, 상기 제1 반도체 층의 마스킹되지 않은 부분 상에 제2 반도체 층을 성장시키는 단계;
(v) 상기 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 상기 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
(vi) 상기 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 상기 제4 반도체 층이 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계;
(vii) 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계를 포함하며, 상기 제1 내지 제4 반도체 층은 III족 질화물을 포함하는, 모놀리식 LED 어레이 전구체를 형성하는 방법.
2. 넘버링된 진술서 1에 있어서, 상기 제2, 제3 및 제4 반도체 층은 불연속적인, 방법.
3. 넘버링된 진술서 1 또는 넘버링된 진술서 2에 있어서, 단계 (iii)는,
(a) 연속적인 마스킹 층을 증착하는 단계; 및 (b) 복수의 개구를 제공하기 위해, 상기 마스크 층의 복수의 부분을 선택적으로 제거하는 단계를 포함하며, 선택적으로, 상기 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계는, 상기 제1 반도체 층의 복수의 해당 부분을 선택적으로 제거하는 단계를 포함하는, 방법.
4. 모놀리식 LED 어레이 전구체를 형성하는 방법으로서,
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 상기 기판의 상기 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
(iii) 비정질 표면 패턴을 형성하기 위해, 상기 제1 반도체 층을 선택적으로 처리하는 단계로서, 상기 비정질 표면 패턴은 상기 제1 반도체 층의 복수의 미처리 부분을 한정하는, 단계;
(iv) 상기 기판에 수직인 정사다리꼴 단면, 및 실질적으로 평탄한 상부 표면 부분을 각각 갖는 복수의 칼럼을 형성하기 위해, 상기 제1 반도체 층의 상기 미처리 부분 상에 제2 반도체 층을 성장시키는 단계;
(v) 상기 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 상기 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
(vi) 상기 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 상기 제4 반도체 층이 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계; 및 (vii) 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계를 포함하며, 상기 제1 내지 제4 반도체 층은 III족 질화물을 포함하는, 모놀리식 LED 어레이 전구체를 형성하는 방법.
5. 넘버링된 진술서 1 내지 4 중 어느 하나에 있어서, 상기 복수의 개구는 규칙적으로 이격된 어레이를 형성하는, 방법.
6. 넘버링된 진술서 1 내지 5 중 어느 하나에 있어서, 상기 제1 반도체 층은 (0001) 평면을 갖는 우르츠광 결정 구조를 가지며, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분은 상기 제1 반도체 층의 상기 (0001) 평면에 평행한, 방법.
7. 넘버링된 진술서 1 내지 6 중 어느 하나에 있어서, 상기 방법은, 상기 양자 우물 서브층에 걸쳐서 상기 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 형성하여 모놀리식 LED 어레이를 형성하는 단계를 더 포함하며, 바람직하게는, 상기 하나 이상의 2차 전기 접점은 상기 제1 반도체 층 상에 형성되는, 방법.
8. 넘버링된 진술서 1 내지 7 중 어느 하나에 있어서, 상기 모놀리식 LED 어레이 전구체는 적어도 제1 및 제2 서브-어레이의 LED 구조물을 포함하며, 각각의 서브-어레이는 상이한 주파장의 광을 방출할 수 있는, 방법.
9. 넘버링된 진술서 1 내지 8 중 어느 하나에 있어서, 상기 기판을 적어도 부분적으로 제거하고, 상기 제1 반도체 층을 적어도 부분적으로 제거하여, 상기 제2 반도체 층의 상기 복수의 칼럼 각각에 해당하는 그리고 상기 제2 반도체 층의 상기 복수의 칼럼 각각과 정렬되는 복수의 돔 또는 렌즈 구조물을 형성하는 단계를 더 포함하는, 방법.
10. 넘버링된 진술서 1 내지 9 중 어느 하나에 있어서, 상기 기판은 선택적으로 제거되어 복수의 콜리메이팅 채널을 형성하며, 각각의 상기 콜리메이팅 채널은, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 형성된 1차 접점과 정렬되는, 방법.
11. 넘버링된 진술서 1 내지 10 중 어느 하나에 따른 방법에 의해 획득 가능한 모놀리식 LED 어레이 전구체 또는 LED 어레이.
12. 모놀리식 LED 어레이 전구체로서,
제1 반도체 층을 공유하는 복수의 LED 구조물을 포함하며, 상기 제1 반도체 층은 상기 LED 어레이 전구체의 평면을 한정하고, 각각의 LED 구조물은,
(i) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제1 반도체 층 상의 제2 반도체 층으로서, 상기 제2 반도체 층은, 상기 제2 반도체 층이 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제2 반도체 층;
(ii) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제2 반도체 층 상의 제3 반도체 층으로서, 상기 제3 반도체 층은, 상기 제3 반도체 층이 상기 제2 반도체 층의 상기 경사면에 평행한 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제3 반도체 층;
(iii) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제3 반도체 층 상의 제4 반도체 층으로서, 상기 제4 반도체 층은, 상기 제4 반도체 층이 상기 제3 반도체 층의 상기 경사면에 평행한 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제4 반도체 층; 및 (iv) 상기 제4 반도체 층 상의 1차 전기 접점으로서, 상기 접점은, 상기 LED 어레이 전구체의 상기 평면에 평행한 상기 제4 반도체 층의 상기 상부 표면 부분 상에만 있는, 1차 전기 접점을 포함하며,
상기 제3 반도체 층은 복수의 양자 우물 서브층을 포함하고, 상기 양자 우물 서브층은, 상기 LED 어레이 전구체의 상기 평면에 평행한 부분 상에서 더 큰 두께를 가지며, 상기 LED 어레이 전구체의 상기 평면에 평행하지 않은 부분 상에서 감소된 두께를 갖는, 모놀리식 LED 어레이 전구체.
13. 넘버링된 진술서 12에 있어서, 상기 제2 반도체 층의 상기 경사면으로부터의 상기 제3 반도체 층의 상기 경사면의 간격은, 상기 제2 반도체 층의 상기 상부 표면 부분으로부터의 상기 제3 반도체 층의 상기 상부 표면 부분의 간격 미만이거나/미만이며, 상기 제3 반도체 층의 상기 경사면으로부터의 상기 제4 반도체 층의 상기 경사면의 간격은, 상기 제3 반도체 층의 상기 상부 표면 부분으로부터의 상기 제4 반도체 층의 상기 상부 표면 부분의 간격 미만인, 모놀리식 LED 어레이 전구체.
14. 넘버링된 진술서 12 또는 넘버링된 진술서 13에 있어서, 각각의 층의 경사면은 복수의 평탄한 패싯을 형성하는, 모놀리식 LED 어레이 전구체.
15. 넘버링된 진술서 12 내지 14 중 어느 하나에 있어서, 상기 제2, 제3 및 제4 반도체 층은 LED 구조물 간에 공유되는, 모놀리식 LED 어레이 전구체.
16. 넘버링된 진술서 12 내지 15 중 어느 하나에 있어서, 상기 제1 반도체 층은 (0001) 평면을 갖는 우르츠광 결정 구조를 가지며, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분은 상기 제1 반도체 층의 상기 (0001) 평면에 평행한, 모놀리식 LED 어레이 전구체.
17. 넘버링된 진술서 12 내지 15 중 어느 하나에 있어서, 상기 제1 반도체 층은, 상기 복수의 LED 구조물에 해당하는 그리고 상기 복수의 LED 구조물과 정렬되는 복수의 렌즈 구조물을 포함하는, 모놀리식 LED 어레이 전구체.
18. 모놀리식 LED 어레이로서, 넘버링된 진술서 12 내지 17 중 어느 하나에 따른 모놀리식 LED 어레이 전구체를 포함하며, 상기 양자 우물 서브층에 걸쳐서 상기 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 더 포함하는, 모놀리식 LED 어레이.
19. 넘버링된 진술서 18에 있어서, 상기 모놀리식 LED 어레이는 적어도 제1 및 제2 서브-어레이의 LED 구조물을 포함하며, 각각의 서브-어레이는 상이한 주파장의 광을 방출할 수 있는, 모놀리식 LED 어레이.
20. 넘버링된 진술서 18 또는 19 중 어느 하나에 따른 모놀리식 LED 어레이를 포함하는 디스플레이 장치.

Claims (25)

  1. 모놀리식 LED 어레이 전구체를 형성하는 방법으로서,
    (i) 표면을 갖는 기판을 제공하는 단계;
    (ii) 상기 기판의 상기 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
    (iii) 복수의 개구를 포함하는 마스킹 층을 상기 제1 반도체 층 상에 증착함으로써, 상기 제1 반도체 층을 선택적으로 마스킹하는 단계;
    (iv) 실질적으로 평탄한 상부 표면 부분 및 경사면을 갖는 상기 기판에 수직인 정사다리꼴 단면을 각각 갖는 복수의 칼럼을 형성하기 위해, 상기 마스킹 층의 상기 개구를 통하여, 상기 제1 반도체 층의 마스킹되지 않은 부분 상에 제2 반도체 층을 성장시키는 단계;
    (v) 상기 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 상기 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
    (vi) 상기 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 상기 제4 반도체 층이 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계;
    (vii) 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계로서, 상기 제1 내지 제4 반도체 층은 III족 질화물을 포함하는, 단계;
    (viii) 상기 제4 반도체 층의 상기 경사면 상에 전기 절연성의 광학적으로 투명한 스페이서를 형성하는 단계로서, 상기 스페이서는, 상기 제4 반도체 층의 상기 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는, 단계; 및
    (ix) 상기 스페이서의 상기 외부 표면 위에 반사성 전기 전도성 층을 증착하는 단계를 포함하는,
    모놀리식 LED 어레이 전구체를 형성하는 방법.
  2. 제1항에 있어서,
    단계 (iii)는,
    (a) 연속적인 마스킹 층을 증착하는 단계; 및
    (b) 복수의 개구를 제공하기 위해, 상기 마스크 층의 복수의 부분을 선택적으로 제거하는 단계를 포함하며,
    선택적으로, 상기 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계는, 상기 제1 반도체 층의 복수의 해당 부분을 선택적으로 제거하는 단계를 포함하는, 방법.
  3. 모놀리식 LED 어레이 전구체를 형성하는 방법으로서,
    (i) 표면을 갖는 기판을 제공하는 단계;
    (ii) 상기 기판의 상기 표면 상에 연속적인 제1 반도체 층을 형성하는 단계;
    (iii) 비정질 표면 패턴을 형성하기 위해, 상기 제1 반도체 층을 선택적으로 처리하는 단계로서, 상기 비정질 표면 패턴은 상기 제1 반도체 층의 복수의 미처리 부분을 한정하는, 단계;
    (iv) 실질적으로 평탄한 상부 표면 부분 및 경사면을 갖는 상기 기판에 수직인 정사다리꼴 단면을 각각 갖는 복수의 칼럼을 형성하기 위해, 상기 제1 반도체 층의 상기 미처리 부분 상에 제2 반도체 층을 성장시키는 단계;
    (v) 상기 제2 반도체 층을 덮는 제3 반도체 층을 형성하는 단계로서, 상기 제3 반도체 층은 하나 이상의 양자 우물 서브층을 포함하고, 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖는, 단계;
    (vi) 상기 제3 반도체 층을 덮는 제4 반도체 층을 형성함으로써 상기 제4 반도체 층이 경사면 및 실질적으로 평탄한 상부 표면 부분을 갖게 되는, 단계;
    (vii) 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 1차 전기 접점을 형성하는 단계로서, 상기 제1 내지 제4 반도체 층은 III족 질화물을 포함하는, 단계;
    (viii) 상기 제4 반도체 층의 상기 경사면 상에 전기 절연성의 광학적으로 투명한 스페이서를 형성하는 단계로서, 상기 스페이서는, 상기 제4 반도체 층의 상기 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는, 단계; 및
    (ix) 상기 스페이서의 상기 외부 표면 위에 반사성 전기 전도성 층을 증착하는 단계를 포함하는,
    모놀리식 LED 어레이 전구체를 형성하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 1차 전기 접점을 형성하는 단계는, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분과 접촉되는 내부 표면, 및 볼록한 외부 표면을 갖는 투명한 전도성 산화물을 증착하는 단계를 포함하는, 방법.
  5. 제4항에 있어서,
    상기 투명한 전도성 산화물의 상기 볼록한 외부 표면 위에 반사성 전기 전도성 층을 증착하는 단계를 더 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 스페이서의 상기 외부 표면은 유사 포물선 또는 포물선 프로파일을 갖거나/가지며,
    상기 스페이서의 상기 외면의 상기 프로파일은, 0.5의 베지어 계수를 갖는 2개의 제어점을 갖는 베지어 곡선에 근사하는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 스페이서는 투명한 전도성 산화물로 형성되며,
    상기 투명한 전도성 산화물 스페이서와 하부의 상기 제1 반도체 층 사이에 절연 층이 제공되는, 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 스페이서는, 이산화규소, 실리콘 질화물, 또는 산화티타늄 중 어느 하나로 형성되는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 스페이서의 상기 내부 표면은 제1 재료로 형성되며,
    상기 스페이서의 상기 외부 표면은 제2 재료로 형성되고,
    상기 제1 재료는 상기 제2 재료보다 더 높은 굴절률을 갖는, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 방법은, 상기 양자 우물 서브층에 걸쳐서 상기 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 형성하여 모놀리식 LED 어레이를 형성하는 단계를 더 포함하며,
    바람직하게는, 상기 하나 이상의 2차 전기 접점은 상기 제1 반도체 층 상에 형성되는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 기판을 적어도 부분적으로 제거하고, 상기 제1 반도체 층을 적어도 부분적으로 제거하여, 상기 제2 반도체 층의 상기 복수의 칼럼 각각에 해당하는 그리고 상기 제2 반도체 층의 상기 복수의 칼럼 각각과 정렬되는 복수의 돔 또는 렌즈 구조물을 형성하는 단계를 더 포함하는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 기판은 선택적으로 제거되어 복수의 콜리메이팅 채널을 형성하며,
    각각의 상기 콜리메이팅 채널은, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분 상에 형성된 1차 접점과 정렬되는, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 따른 방법에 의해 획득 가능한 모놀리식 LED 어레이 전구체 또는 LED 어레이.
  14. 모놀리식 LED 어레이 전구체로서,
    제1 반도체 층을 공유하는 복수의 LED 구조물을 포함하며,
    상기 제1 반도체 층은 상기 LED 어레이 전구체의 평면을 한정하고,
    각각의 LED 구조물은,
    (i) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제1 반도체 층 상의 제2 반도체 층으로서, 상기 제2 반도체 층은, 상기 제2 반도체 층이 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제2 반도체 층;
    (ii) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제2 반도체 층 상의 제3 반도체 층으로서, 상기 제3 반도체 층은, 상기 제3 반도체 층이 상기 제2 반도체 층의 상기 경사면에 평행한 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제3 반도체 층;
    (iii) 상기 LED 어레이 전구체의 상기 평면에 평행한 상부 표면 부분을 갖는, 상기 제3 반도체 층 상의 제4 반도체 층으로서, 상기 제4 반도체 층은, 상기 제4 반도체 층이 상기 제3 반도체 층의 상기 경사면에 평행한 경사면을 갖도록, 상기 상부 표면 부분에 수직인 정사다리꼴 단면을 갖는, 제4 반도체 층;
    (iv) 상기 제4 반도체 층 상의 1차 전기 접점으로서, 상기 접점은, 상기 LED 어레이 전구체의 상기 평면에 평행한 상기 제4 반도체 층의 상기 상부 표면 부분 상에만 있는, 1차 전기 접점;
    (v) 상기 제4 반도체 층의 상기 경사면 상의 전기 절연성의 광학적으로 투명한 스페이서로서, 상기 스페이서는, 상기 제4 반도체 층의 상기 경사면을 향하는 내부 표면, 및 대향하는 외부 표면을 갖는, 전기 절연성의 광학적으로 투명한 스페이서; 및
    (vi) 상기 스페이서의 상기 외부 표면 위로 연장되는 전기 전도성 반사 층을 포함하며,
    상기 제3 반도체 층은 복수의 양자 우물 서브층을 포함하고,
    상기 양자 우물 서브층은, 상기 LED 어레이 전구체의 상기 평면에 평행한 부분 상에서 더 큰 두께를 가지며, 상기 LED 어레이 전구체의 상기 평면에 평행하지 않은 부분 상에서 감소된 두께를 갖는,
    모놀리식 LED 어레이 전구체.
  15. 제14항에 있어서,
    상기 1차 전기 접점은, 상기 제4 반도체 층의 상기 실질적으로 평탄한 상부 표면 부분과 접촉되는 내부 표면, 및 볼록한 외부 표면을 갖는 투명한 전도성 산화물을 포함하는, 모놀리식 LED 어레이 전구체.
  16. 제14항 또는 제15항에 있어서,
    상기 반사성 전기 전도성 층은, 상기 투명한 전도성 산화물의 상기 볼록한 외부 표면 위로 연장되는, 모놀리식 LED 어레이 전구체.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 스페이서의 상기 외부 표면은 유사 포물선 또는 포물선 프로파일을 갖거나/가지며,
    상기 스페이서의 상기 외면의 상기 프로파일은, 0.5의 베지어 계수를 갖는 2개의 제어점을 갖는 베지어 곡선에 근사하는, 모놀리식 LED 어레이 전구체.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 스페이서는 투명한 전도성 산화물로 형성되며,
    상기 투명한 전도성 산화물 스페이서와 하부의 상기 제1 반도체 층 사이에 절연 층이 제공되는, 모놀리식 LED 어레이 전구체.
  19. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 스페이서는, 이산화규소, 실리콘 질화물, 또는 산화티타늄 중 어느 하나로 형성되는, 모놀리식 LED 어레이 전구체.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 스페이서의 상기 내부 표면은 제1 재료로 형성되며,
    상기 스페이서의 상기 외부 표면은 제2 재료로 형성되고,
    상기 제1 재료는 상기 제2 재료보다 더 높은 굴절률을 갖는, 모놀리식 LED 어레이 전구체.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 제2 반도체 층의 상기 경사면으로부터의 상기 제3 반도체 층의 상기 경사면의 간격은, 상기 제2 반도체 층의 상기 상부 표면 부분으로부터의 상기 제3 반도체 층의 상기 상부 표면 부분의 간격 미만이거나/미만이며,
    상기 제3 반도체 층의 상기 경사면으로부터의 상기 제4 반도체 층의 상기 경사면의 간격은, 상기 제3 반도체 층의 상기 상부 표면 부분으로부터의 상기 제4 반도체 층의 상기 상부 표면 부분의 간격 미만인, 모놀리식 LED 어레이 전구체.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 반도체 층은, 상기 복수의 LED 구조물에 해당하는 그리고 상기 복수의 LED 구조물과 정렬되는 복수의 렌즈 구조물을 포함하는, 모놀리식 LED 어레이 전구체.
  23. 모놀리식 LED 어레이로서,
    제14항 내지 제22항 중 어느 한 항에 따른 모놀리식 LED 어레이 전구체를 포함하며,
    상기 양자 우물 서브층에 걸쳐서 상기 1차 전기 접점과 전기적으로 통신하는 하나 이상의 2차 전기 접점을 더 포함하는,
    모놀리식 LED 어레이.
  24. 제23항에 있어서,
    상기 2차 전기 접점은, 상기 제1 반도체 층과 접촉되는 투명한 전도성 산화물 층에 의해 제공되는, 모놀리식 LED 어레이.
  25. 제23항 또는 제24항에 따른 모놀리식 LED 어레이를 포함하는 디스플레이 장치.
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