KR20230018480A - 인쇄 전자장치와의 호환성 및 향상된 비아 신뢰성을 위한 솔더 범프의 제조 - Google Patents

Abstract

회로를 제조하는 방법은, 적어도 하나의 제1 전도성 트레이스를 갖는 제1 상부 표면을 포함하는, 유전체 물질의 제1 시트, 및 적어도 하나의 제2 전도성 트레이스를 갖는 제2 상부 표면을 포함하는, 유전체 물질의 제2 시트를 제공하는 단계; 상기 적어도 하나의 제1 전도성 트레이스 상에 제1 솔더 범프를 적층시키는 단계; 상기 유전체 물질의 제 1 시트와 상기 유전체 물질의 제 2 시트 사이에 끼워진 본딩 필름을 이용하여 상기 유전체 물질의 제 1 시트에 상기 유전체 물질의 제 2 시트를 도포하는 단계; 상기 유전체 물질의 제1 시트 및 제2 시트를 서로 본딩하는 단계; 및 상기 적어도 하나의 제1 전도성 트레이스 상의 제1 솔더 범프를 상기 적어도 하나의 제2 전도성 트레이스에 연결하기 위한 전도성 물질을 제공하는 단계를 포함한다.

Description

인쇄 전자장치와의 호환성 및 향상된 비아 신뢰성을 위한 솔더 범프의 제조

정부 권리

해당되지 않는다.

무선 주파수(RF) 및 전자기 회로는 기존의 인쇄 회로 기판(PCB) 공정을 사용하여 제조할 수 있다. 기존의 PCB 제조 공정은 적층(lamination), 전기도금, 마스킹, 에칭 및 기타 복잡한 공정 단계를 포함할 수 있으며, 여러 단계, 고가의 및/또는 위험한 물질, 여러 번의 반복, 광범위한 노동 등을 필요로 할 수 있어, 모두 더 높은 비용과 더 느린 회전 시간으로 이어진다. 또한, 기존의 PCB 제조 공정은 신호 트레이스(signal trace)(예를 들면, 스트립라인(stripline)) 치수 및 도체들 사이의 유전체 물질 치수(예를 들면, 유전체 두께, 비아간 간격 등)와 같은 작은 특징부 크기를 허용하는 능력이 제한적이어서, 이러한 회로가 지원할 수 있는 최고 주파수 신호의 범위를 제한한다.

다양한 회로 내의 신호 도체(예를 들면, 신호 트레이스, 스트립 라인, 층간 "수직" 피드) 및 기준 표면 및 도체(예를 들면, 접지면, 패러데이 경계 또는 "벽")는 무선 주파수 회로 양태를 포함한 다양한 회로 기판의 제조에 적합하다. 가산 및 감산 제조 기술은, 다양한 신호, 특히 마이크로파 및 밀리미터파 범위의 무선 주파수 신호의 전달 및 억제를 위한 구조를 제공한다.

PCB 공정에서 본딩(bonding) 공정이 완료된 후, 회로 기판은 일반적으로 구리 트레이스로부터 산화를 제거하기 위해 산성 수조에 배치된다. 이는 순차적인 적층 공정 중에 본딩 전에 완료될 수도 있다. 이것은 일반적인 구리 도금 공정 대신 은 나노 입자로 만든 이전에 인쇄된 회로에 영향을 줄 수 있는 습식 공정이다. 이 산욕(acid bath) 공정을 사용하지 않으면, 레이저를 사용하여 본드 필름을 제거하고 얕은 구멍 내부의 회로 기판 표면에서 산화를 제거할 수 있지만 이 인쇄 전자 접근 방식에 사용되는 일부 구멍의 깊이는 레이저가 얕은 구멍용으로만 설계되었기 때문에 이 공정을 어렵게 만들 수 있다. 레이저는 또한 솔더(solder)를 효율적으로 제거하지 못하여 산욕에서 발견되는 것보다 조형 시간(build time)이 더 길어질 수 있다. 경사로와 같은 수직 구조는 다층 인쇄 회로 기판 내에서 인쇄된 상호접속을 만들기 위해 생성될 수 있지만, 은 나노 입자 트레이스를 구리 트레이스에 연결하는 것은 서로 다른 금속과 본딩 공정 중에 형성되는 산화층 때문에 어려울 수 있다. 다층 적층 공정 후 A 밀링 작업으로 경사로와 같은 구조를 만들 수 있다. 그러나 적층 공정 후에도 구리 트레이스는 여전히 산화되므로 인쇄 시, 트레이스가 두 표면 잘 접촉하지 않는다. 중요한 응용 분야에 사용하기 위해 더 나은 접착력이 필요하다.

본 발명의 일 측면은 회로를 제조하는 방법에 관한 것이다. 일 실시양태에서, 상기 방법은, 적어도 하나의 제1 전도성 트레이스(trace)를 갖는 제1 상부 표면을 포함하는, 유전체 물질의 제1 시트, 및 적어도 하나의 제2 전도성 트레이스를 갖는 제2 상부 표면을 포함하는, 유전체 물질의 제2 시트를 제공하는 단계; 상기 적어도 하나의 제1 전도성 트레이스 상에 제1 솔더 범프(solder bump)를 적층시키는 단계; 상기 유전체 물질의 제 1 시트와 상기 유전체 물질의 제 2 시트 끼워진 본딩 필름(bonding film)을 이용하여 상기 유전체 물질의 제 1 시트에 상기 유전체 물질의 제 2 시트를 도포하는 단계; 상기 유전체 물질의 제1 시트 및 제2 시트를 서로 본딩하는 단계; 및 상기 적어도 하나의 제1 전도성 트레이스 상의 제1 솔더 범프를 상기 적어도 하나의 제2 전도성 트레이스에 연결하기 위한 전도성 물질을 제공하는 단계를 포함한다.

방법의 실시양태는 적어도 하나의 제2 전도성 트레이스 상에 제2 솔더 범프를 적층시키는 단계를 더 포함할 수 있다. 방법은 제1 솔더 범프와 제2 솔더 범프 사이에 램프(ramp)를 생성하기 위해 유전체 물질의 제2 시트의 일부를 제거하는 단계를 더 포함할 수 있다. 유전체 물질의 제2 시트의 일부를 제거하는 단계는 그 부분을 제거하기 위해 밀링(milling) 공정을 사용하는 단계를 포함할 수 있다. 상기 방법은 솔더링(soldering)을 위한 깨끗한 표면을 제공하기 위해 제1 솔더 범프 및 제2 솔더 범프 중 적어도 하나의 일부를 제거하는 단계를 더 포함할 수 있다. 제1 솔더 범프 및 제2 솔더 범프 중 적어도 하나의 일부를 제거하는 단계는 그 부분을 제거하기 위해 밀링 공정을 사용하는 것을 포함할 수 있다. 전도성 상호접속부는 제1 솔더 범프와 제2 솔더 범프 사이에 전자 잉크를 정밀하고 정확하게 적층시키기 위해 공기역학적(aerodynamic) 포커싱을 사용하도록 구성된 에어로졸 제트 공정에 의해 수행될 수 있다. 제1 솔더 범프는 유전체 물질의 제1 시트와 유전체 물질의 제2 시트 사이에 위치될 수 있다. 제2 전도성 트레이스는 접지면(ground plane)을 포함할 수 있다. 상기 방법은 유전체 물질의 제2 시트, 제1 솔더 범프 및 유전체 물질의 제1 시트로부터의 관통홀(through hole)을 생성하는 단계를 더 포함할 수 있다. 전도성 물질은 관통홀의 벽에 도포될 수 있다. 전도성 물질은, 솔더 페이스트 물질로 형성된 솔더 볼을 포함할 수 있고, 솔더 볼은 솔더 페이스트 물질이 관통 홀을 통해 인출되도록 리플로우(reflow)되는 관통 홀 위에 배치될 수 있다. 솔더 페이스트 물질은 관통홀의 벽을 코팅하도록 진공 공정에 의해 관통홀을 통해 인출될 수 있다. 제1 솔더 범프는 납 기반 또는 무연 솔더를 포함할 수 있다. 유전체 물질의 제1 및 제2 시트를 서로 본딩하는 단계는 압력 및 온도 하에 시트를 경화시켜 일체형 최종 제품을 형성하는 단계를 포함할 수 있다.

본 발명의 다른 양태는 적어도 하나의 제1 전도성 트레이스를 갖는 제1 상부 표면을 포함하는, 유전체 물질의 제1 시트; 적어도 하나의 제2 전도성 트레이스를 갖는 제2 상부 표면을 포함하는 유전체 물질의 제2 시트를 포함하는 회로에 관한 것이다. 유전체 물질의 제2 시트는 본딩 필름을 이용하여 유전체 물질의 제1 시트에 본딩된다. 회로는 적어도 하나의 제1 전도성 트레이스 상에 제공된 제1 솔더 범프 및 적어도 하나의 제1 전도성 트레이스 상의 제1 솔더 범프를 적어도 하나의 제2 전도성 트레이스에 연결하도록 구성된 전도성 물질을 더 포함한다.

회로의 실시양태는 적어도 하나의 제2 전도성 트레이스 상의 제2 솔더 범프를 더 포함할 수 있다. 회로는 제1 솔더 범프와 제2 솔더 범프 사이의 유전체 물질의 제2 시트의 일부를 제거함으로써 생성된 램프를 더 포함할 수 있다. 제1 솔더 범프는 유전체 물질의 제1 시트와 유전체 물질의 제2 시트 사이에 위치될 수 있다. 회로는 유전체 물질의 제2 시트, 제1 솔더 범프 및 유전체 물질의 제1 시트로부터의 관통홀을 더 포함할 수 있다. 전도성 물질은 관통홀의 벽에 도포될 수 있다.

적어도 하나의 실시양태의 다양한 양태는 축척으로 그려지도록 의도되지 않은 첨부 도면을 참조하여 아래에서 논의된다. 도면은 다양한 양태 및 실시양태의 예시 및 추가 이해를 제공하기 위해 포함되고, 본 명세서에 통합되고 본 명세서의 일부를 구성하지만, 본 개시내용의 제한을 정의하는 것으로 의도되지 않는다. 도면에서, 다양한 도면에 도시된 동일하거나 거의 동일한 부품은 유사한 번호로 표시될 수 있다. 명확성을 위해 모든 구성 요소가 모든 도면에 표시되지 않을 수 있다. 도면에서,
도 1은 본 발명의 일 실시양태의 인쇄회로기판(PCB) 패키지의 단면도이다.
도 2는 본 발명의 다른 실시양태의 PCB 패키지의 단면도이다.
도 3 내지 도 5는 도 1에 도시된 PCB 패키지를 생성하는데 사용되는 일련의 단계를 보여주는 단면도이다.
도 6 내지 도 9는 도 2에 도시된 PCB 패키지를 생성하는데 사용되는 일련의 단계를 보여주는 단면도이다.

본 명세서에 기술된 제조 방법은 8 내지 75 GHz 또는 그 이상의 범위에서 전자기 신호를 지원할 수 있는 작은 회로 특징부를 갖는 이러한 회로 구조의 제조에 특히 적합할 수 있다. 본 명세서에 기술된 방법에 따른 전자기 및 무선 주파수(RF) 회로 구조는 밀리미터파 통신, 감지, 측정 등을 포함하는 28 내지 70 GHz 시스템에 적용하기에 특히 적합할 수 있다. 기술된 측면 및 실시양태는 S-대역(2 - 4 GHz), X-대역(8 - 12 GHz) 또는 기타와 같은 더 낮은 주파수 범위에도 적합할 수 있다.

본 명세서에 기술된 방법은 기존의 공정이 가능한 것보다 더 작은 배열 및 치수를 지원할 수 있다. 이러한 기존 회로 기판은 약 30 GHz 미만의 주파수로 제한될 수 있다. 본 명세서에 기술된 방법은 더 낮은 비용으로 더 안전하고 덜 복잡한 제조를 사용하여, 더 높은 주파수에서 작동되도록 의도된 무선 주파수 회로에 적합한, 더 작은 치수의 회로의 제조를 허용하거나 수용할 수 있다.

본 명세서에 기술된 것에 따른 회로 및 제조 방법은, 기존의 회로 및 제조 방법보다 더 낮은 프로파일과 감소된 비용, 감소된 사이클 시간 및 감소된 설계 위험으로 더 높은 주파수를 처리할 수 있는 전자기 회로 및 무선 주파수 회로 및 부품을 생산하기 위한 라미네이팅 기술을 포함한다. 기술의 예는 표준 인쇄 회로 기판(PCB) 라미네이트, 즉 구리 트레이스를 갖는 유전체 물질 시트를 서로 라미네이팅하는 것을 포함한다.

임의의 상기 예시적인 기술 및/또는 기타는 다양한 부품 및/또는 회로를 만들기 위해 결합될 수 있다. 이러한 기술의 측면 및 예는 1차원에서 회로의 층을 따라 신호를 포함하고 전달하기 위해 무선 주파수 상호접속부와 관련하여 본 명세서에서 기술 및 예시되며, 다른 차원에서 회로의 다른 층에 수직으로 통과한다. 본 명세서에 기재된 기술은 다양한 부품, 커넥터, 회로, 어셈블리 및 시스템을 형성하는데 사용될 수 있다. 또한 이러한 기술을 사용하여 직류(DC) 연결을 생성할 수 있다.

다층 인쇄 회로 기판은 디지털 및 RF 회로를 단일 어셈블리로 활성화하도록 구성될 수 있다. 이 구성은 인쇄 회로 기판의 전체 크기를 줄인다. 다층 인쇄 회로 기판은 저 유전 상수, 저 손실 시트 접착제 또는 본딩 필름을 사용하여 본딩될 수 있다. 일례에서, 본드 필름은 마이크로파 스트립라인 패키지 및 기타 다층 회로에 적합한 낮은 유전 상수 PTFE(Teflon® 플루오로카본 중합체)를 갖는 열가소성 클로로-플루오로공중합체를 포함할 수 있다. 다른 예에서, 본드 필름은 회로 기판을 헤비 클래드 금속 백플레인(heavy clad metal backplane), 히트 싱크(heat sink) 및 RF 모듈 하우징에 본딩하는데 사용되는 열경화성, 에폭시 기반, 은(silver) 충전된 접착 필름을 포함할 수 있다. 또 다른 예에서, 본드 필름은 고성능, 고신뢰성 다층 구성에 특히 적합한 비보강된, 탄화수소계 박막 접착제를 포함할 수 있다. 본드 필름은 또한 유전체에 다른 구조적 및 전기적 구성 요소를 본딩하는데 사용될 수 있다. 본드 필름 물질은 대부분의 회로 제조 공장에 익숙한 적층 공정에 사용될 수 있다. 하나의 실시양태에서, 본드 필름은 표준 3 인치 내경 코어 상에서, 연속 12 인치(305 mm) 폭 롤에서, 0.0015 인치(in)(0.381 밀리미터(mm))의 두께로 이용가능하다. 다른 본딩 필름 물질이 추가로 제공될 수 있다.

본 발명은 마이크로웨이브 및 디지털 PCB를 생성하는 데 사용되는 공정에 의해 제조된 인쇄 회로 기판(PCB)의 내부 및 외부 모두에 솔더 범프 상호접속부를 형성하기 위한 제조 방법에 관한 것이다. 인쇄된 전자 트레이스와 구리선 사이의 접착력을 높이는 것은 어려울 수 있으며, 특히 구리를 매우 깨끗하고 산화되지 않게 유지하는 데 어려움이 있다. 본 명세서에 개시된 실시양태는 인쇄 회로 기판이 함께 결합된 후에 형성되는 산화층을 보호 및 제거함으로써 구리 트레이스에 대한 전도성 물질의 접착을 촉진하기 위한 2개의 도포 공정에 관한 것이다. 램프 접근 방식 또는 관통홀 접근 방식에서 구리 트레이스에 솔더 범프를 도포하면 적층 공정 동안 구리가 산화되지 않도록 보호된다. 솔더를 밀링하거나 홀을 뚫은 후, 새 솔더 및 산화되지 않은 구리선이 노출되어, 임의의 전도성 물질이 접합하거나 도금할 수 있는 더 나은 표면을 제공한다. 이러한 공정은 PCB 공정으로부터 습식 공정 단계를 제거한다. 범프 내부의 비산화 솔더 표면을 평탄화하고 노출시키기 위해 기판 상단의 솔더 범프를 밀링 및 드릴링하면 인쇄 전자 응용 프로그램 및 기존 도금 작업 모두에서 전도성 물질의 접착을 촉진하는 데 도움이 될 수 있다.

본 명세서에 개시된 방법의 실시양태는 인쇄 전자 트레이스를 수용하기 위해 기판 내부 또는 외부에 있는 트레이스를 준비하기 위해 솔더 범프 및 밀링 작업을 제공하는 것을 적용한다. 이 공정은 회로 기판이 함께 적층된 후 구리 트레이스에 있는 산화층을 제거한다. 이 산화층을 제거하면 하이브리드 제조 공정을 사용하여 회로 기판을 만들 때 인쇄 전자 트레이스의 접착에 유리하다. 공정에는 두 가지 상이한 응용 프로그램이 포함되는데, 램프(ramp)와 같은 인터페이스가 생성되는 것과 기존의 비아 시스템이 생성되는 것이 적용가능하다.

본 발명의 실시양태는 인쇄 전자 장치를 용이하게 하기 위해 트레이스의 상단 위에 솔더 조각으로 구리 트레이스를 보호하는 것에 관한 것이다. 이 접근 방식은 적층 공정 중에 노출되는 구리에 솔더 범프를 도포한다. 적층 후, 밀링 기계는 적용 분야와 새로운 솔더 노출 모두를 위해 솔더 범프의 일부를 제거한다. 일 실시양태에서, 에어로졸 제트 또는 비아 충전 기계가 상호접속부를 생성하기 위해 사용된다.

공정에는 기판 상단의 솔더 범프를 통해 밀링하여 범프 내부의 비산화 솔더 표면을 평탄화하고 노출시키는 것이 포함된다. 공정은 기판 내부의 솔더 범프를 통해 드릴링하여 범프 내부의 비산화된 솔더 표면을 노출시키는 것을 추가로 포함하다. 위의 두 공정은 회로 기판의 연결 트레이스 또는 비아와 구리 트레이스 사이의 접착을 촉진하기 위해 인쇄 전자 장치 또는 모든 전도성 물질 공정에 적용된다.

도면을 참조하면, 특히 도 1에서, 본 발명의 실시양태의 회로는 일반적으로 10으로 표시된다. 도시된 바와 같이, 회로(10)는 제1 유전체 층(12) 및 제1 유전체 층의 상부 표면에 도포된 제2 유전체 층(14)을 포함한다. 도시된 바와 같이, 제2 유전체 층(14)은 제1 유전체 층(12)에 적층된다. 본딩 필름(16) 층은 제1 유전체 층(12)과 제2 유전체 층(14)의 적층을 달성하는 것을 돕기 위해 사용될 수 있다. 예시적인 유전체 물질은 유리 강화 에폭시 라미네이트 물질, 예를 들면 FR-4를 포함할 수 있다. 다른 물질이 제공될 수 있다.

공지된 바와 같이, 전자 회로(10)는 시트에 도포된 구리 층을 갖는 유전체 물질의 평평한 시트를 포함하는 PCB의 일부일 수 있다. 구리층은 화학적 에칭 또는 기타 적절한 공정에 의해 패드를 포함하여 전도성 라인 및 트레이스로 형성된다. PCB는 다중 적층 시트를 갖는 다중 층을 포함하도록 구성될 수 있으며, 경화 동안 적층 시트를 서로 고정하기 위해 적층 시트 사이에 본딩 필름이 제공된다. 도시된 실시양태에서, 제2 유전체 층(14)은 제1 유전체 층(12)에 도포되어 유전체 층들 사이에 램프를 형성한다. 다른 구조가 형성될 수 있다.

회로(10)는 제1 유전체 층(12)의 상부 표면 상에 배치된 전도성 트레이스(18)를 더 포함한다. 전도성 트레이스(18)는 전도성 트레이스의 패드 상에 적층될 수 있는 솔더 범프(20)를 포함한다. 솔더 범프(20)는 임의의 유형의 솔더, 예를 들면 납 기반 또는 무연 솔더일 수 있다. 솔더 범프(20)는 제1 유전체 층(12) 상에 부품을 고정하기 위해 제공될 수 있다. 유사하게, 회로(10)는 제2 유전체 층(14)의 상부 표면 상에 배치된 전도성 트레이스(22)를 더 포함한다. 전도성 트레이스(22)는 솔더 범프(24)를 포함하며, 이는 전도성 트레이스의 패드 상에 또한 적층될 수 있다. 솔더 범프(24)는 또한 제2 유전체 층(14) 상에 부품을 고정하기 위해 제공될 수 있다.

회로(10)는 솔더 범프(20), 유전체 층(14), 전도성 트레이스(22)의 일부 및 솔더 범프(24)를 통한 연속적인 경로를 따라 밀링함으로써 형성되는 램프 표면을 더 포함한다. 회로(10)는 제1 유전체 층(12)의 전도성 트레이스(18) 상의 솔더 범프(20) 상에, 및 제1 유전체 층(12)의 전도성 트레이스(18) 상의 솔더 범프(20)와 제2 유전체 층(14)의 전도성 트레이스(22) 상의 솔더 범프(24) 사이에, 및 제2 유전체 층(14)의 전도성 트레이스(22) 상의 솔더 범프(24) 상에 도포되는, 전도성 상호접속부(26), 예를 들어 솔더 페이스트 또는 전도성 잉크를 더 포함한다. 일 실시양태에서, 전도성 상호접속부(26)는 전자 물질, 예를 들어 전자 잉크를 기판 상에 정밀하고 정확하게 적층하기 위해 공기역학적 포커싱을 사용하도록 구성된 에어로졸 제트 공정에 의해 달성될 수 있다. 한 공정에서, 전자 잉크를 분무기에 넣으면 물질이 함유된 작은 물방울의 짙은 안개가 생성된다. 전도성 상호접속부를 생성하는 데 사용되는 전자 잉크의 인쇄된 특징은 십(10) 미크론에서 밀리미터 범위일 수 있다.

일 실시양태에서, 제2 유전체 층(14)은 제1 유전체 층(12)과 동일한 물질로 제조될 수 있다. 그러나, 제2 유전체 층(14)은 제1 유전체 층(12)과 다른 물질로 제조될 수 있다. 2개의 유전체 층(12, 14)이 도시되어 있지만, 다중 층을 생성하기 위해 추가 유전체 층이 제공될 수 있다. 일단 적층되면, 유전체 층(12, 14)은 압력 및 온도 하에서 경화되어, 균일한 두께를 갖는 일체형 최종 제품을 형성한다.

공정은 솔더 범프(20, 24)로부터 원하는 양의 솔더를 제거하여 정확하게 제어된 솔더 양 또는 부피를 갖는 솔더 범프를 생성할 수 있다. 이 방법은 또한 구리 와이어 또는 다른 전기 부품을 솔더 범프에 솔더링하기 위해 솔더 범프(20, 24) 상에 깨끗한 상부 표면을 제공하는데 사용될 수 있다.

도 2를 참조하면, 본 발명의 다른 실시양태의 회로는 일반적으로 30으로 표시된다. 도시된 바와 같이, 회로(30)는 제1 유전체 층(32), 제1 유전체 층의 상부 표면에 도포된 제2 유전체 층(34), 및 제2 유전체 층의 상부 표면에 도포된 비교적 얇은 제3 유전체 층(36)을 포함한다. 도시된 바와 같이, 제2 유전체 층(34)은 제1 유전체 층(32)에 적층되고, 제3 유전체 층(36)은 제2 유전체 층(34)에 적층된다. 본딩 필름(38) 층은 제2 유전체 층(34)을 제1 유전체 층(32)에 적층하는 데 사용될 수 있다. 본딩 필름(40)의 또 다른 층은 제3 유전체 층(36)을 제2 유전체 층(34)에 적층하는 데 사용될 수 있다.

회로는 제1 유전체 층(32)의 하부 표면에 배치된 접지면(42) 및 제1 유전체 층의 상부 표면에 배치된 전도성 트레이스(44)를 더 포함한다. 전도성 트레이스(44)는 적층 전에 전도성 트레이스의 패드 상에 적층될 수 있는 솔더 범프(46)를 포함한다. 유사하게, 회로(30)는 제3 유전체 층(36)의 상부 표면 상에 배치된 전도성 트레이스 또는 접지면(48)을 더 포함한다. 도시된 바와 같이, 전도성 트레이스(44)는 제1 유전체 층(32)과 제2 유전체 층(34) 사이에 배치되고, 제2 유전체 층은 본딩 필름(38)의 층을 이용하여 제1 유전체 층에 적층된다. 제3 유전체 층(36)은 본딩 필름(40)의 층으로 제2 유전체 층(34)에 적층된다. 관통홀(50)은 제1 유전체 층(32), 제2 유전체 층(34) 및 제3 유전체 층(36) 사이에 제공된다. 관통홀 장착은 커패시터 및 커넥터와 같은 일부 대형 부품에 사용될 수 있다.

회로(30)는 제1 유전체 층(32)의 접지면(42), 제1 유전체 층(32)과 제2 유전체 층(34) 사이에 배치된 전도성 트레이스(44) 및 솔더 범프(46), 및 제3 유전체 층(36) 상의 전도성 트레이스 또는 접지면(48) 사이의 전기적 접속을 생성하기 위해 관통홀(50)의 표면에 도포되는 전도성 상호접속부(52), 예를 들어 솔더 페이스트를 더 포함한다. 일 실시양태에서, 전도성 상호접속부(52)는 예를 들어, 관통홀 상부에 솔더 볼을 도포하고, 솔더 볼을 리플로우(reflow)하고, 솔더를 진공 공정에 의해 관통홀을 통해 인출함으로써 달성될 수 있다. 다른 실시양태에서, 전도성 상호접속부(52)는 전도성 잉크를 도포하거나 일부 다른 공지된 공정을 통해 달성될 수 있다.

일 실시양태에서, 제2 유전체 층(34) 및/또는 제3 유전체 층(36)은 제1 유전체 층(32)과 동일한 물질로 제조될 수 있다. 그러나, 제2 유전체 층(34) 및/또는 제3 유전체 층(36)은 제1 유전체 층(32)과 다른 물질로 제조될 수 있다. 3개의 유전체 층(32, 34, 36)이 도시되어 있지만, 다중 층을 생성하기 위해 추가 유전체 층이 제공될 수 있다. 더욱이, 단지 2개의 유전체 층, 예를 들어 유전체 층들(32, 34)이 제공될 수 있다. 일단 적층되면, 유전체 층들(32, 34, 36)은 압력 및 온도 하에서 경화되어, 균일한 두께를 갖는 일체형 최종 제품을 형성한다.

전자 회로(10)를 생성하는 방법은 도 3 내지 5를 참조하여 도시된다. 도 3에 도시된 바와 같이, 제2 유전체 층(14)은 제1 유전체 층(12)에 적층된다. 제1 유전체 층(12)은 전도성 트레이스(18) 및 솔더 범프(20)를 포함한다. 본딩 필름층(16)은 제1 유전체 층(12)과 제2 유전체 층(14) 사이에 배치되어 층들을 함께 적층하는 것을 돕는다. 제2 유전체 층(14)은 솔더 범프(24)를 갖는 전도성 트레이스(22)를 포함한다.

도 4를 참조하면, 제1 유전체 층(12)의 전도성 트레이스(18) 상의 솔더 범프(20)의 일부 및 제2 유전체 층(14)으로부터 전도성 트레이스(22)의 솔더 범프(24)의 일부를 제거하기 위해 엔드밀(end mill) 작업이 사용될 수 있다. 엔드밀 작업은 또한 제1 유전체 층(12) 상의 솔더 범프(20)와 제2 유전체 층(14) 상의 솔더 범프(24) 사이에 램프(28)를 생성하기 위해 제2 유전체 층(14)의 일부를 제거하는 데 사용될 수 있다. 일 실시양태에서, 엔드 밀 작업은 원하지 않는 물질의 제거를 수행하기 위해 회전 절단기를 사용할 수 있다. 다른 실시양태에서, 보다 공식적인 방법이 사용될 수 있다.

도 5를 참조하면, 전도성 상호접속부(26)는 제1 유전체 층(12)의 전도성 트레이스(18) 상의 솔더 범프(20)상 및 솔더 범프(20)로부터 제2 유전체 층(14)의 전도성 트레이스(22) 상의 솔더 범프(24)로 및 솔더 범프(24)상에 분배된다. 일 실시양태에서, 전도성 상호접속부(26)는 솔더 범프(20, 24)를 갖는 전도성 트레이스(18, 22)의 연결을 개선하기 위해 분무에 의해 도포된 은 나노입자 페이스트를 포함한다. 페이스트는 솔더 범프(20, 24) 및 중간 램프(28)의 상부 표면에 매우 얇은 은 나노입자 층을 구성한다. 이러한 전도성 상호접속부(26)는 회로(10)의 또 다른 전도성 트레이스로 간주될 수 있다. 전술한 바와 같이, 전도성 상호접속부(26)는 전자 잉크를 기판 상에 정밀하게 적층하도록 구성된 에어로졸 제트 공정에 의해 달성될 수 있다. 일단 도포되면, 회로(10)가 완성된다.

전자 회로(30)를 생성하는 방법은 도 6 내지 9를 참조하여 도시된다. 도 6에 도시된 바와 같이, 제2 유전체 층(34)은 제1 유전체 층(32)에 적층되고, 제3 유전체 층(36)은 제2 유전체 층(34)에 적층된다. 제1 유전체 층(32)은 전도성 트레이스(44) 및 솔더 범프(46)를 포함한다. 본딩 필름층(38)은 제1 유전체 층(32)과 제2 유전체 층(34) 사이 및 제3 유전체 층(36)과 제2 유전체 층(34) 사이에 배치되어 층들을 함께 적층하는 것을 돕는다. 제1 유전체 층(32)은 접지면(42)을 포함하고, 제3 유전체 층(36)은 접지면(48)을 포함한다.

도 7을 참조하면, 관통홀(50)은 솔더 범프(46)의 중심을 관통하여 제3 유전체 층(36), 솔더 범프(46) 및 제1 유전체 층(32)으로부터 드릴링된다. 일 실시양태에서, 드릴링 또는 엔드 밀 작업이 관통홀(50)을 드릴링 또는 밀링하기 위해 사용될 수 있다. 예를 들어, 드릴을 사용할 경우, 드릴 프레스에 드릴 비트를 적용하여 관통홀(50)을 생성한다. 엔드 밀을 사용할 경우, 회전식 커터를 사용하여 관통홀(50)을 생성한다.

도 8을 참조하면, 관통홀(50)이 형성되면, 관통홀의 벽에 전도성 물질을 도포하여 전도성 상호접속부(52)를 생성한다. 일 실시양태에서, 솔더 페이스트 물질로 형성된, 솔더 볼(54)이 관통홀(50) 위에 배치된다. 특정 실시양태에서, 솔더 볼(54)은 솔더 페이스트 물질이 관통홀을 통해 인출되도록 리플로우된다. 다른 실시양태에서, 솔더 볼(54)은 관통홀(50) 아래에 위치되고 관통홀을 통해 인출될 수 있다. 또 다른 실시양태에서, 솔더 페이스트는 액체 형태로 제공된다.

도 9를 참조하면, 솔더 페이스트 또는 적합한 전도성 물질, 예를 들어 은 나노 입자 잉크가 진공 공정에 의해 관통홀(50)을 통해 인출된다. 도시된 실시양태에서, 솔더 페이스트는 관통홀(50)의 벽을 코팅하여 내부 전도성 트레이스(44)에 연결하기 위한 전도성 물질을 위한 더 큰 접촉 영역을 생성한다. 전도성 상호접속부(52)가 생성되면, 회로(30)가 완성된다.

본 명세서에 논의된 방법의 실시양태는 구성의 세부 사항 및 다음 설명에 제시되거나 첨부 도면에 예시된 부품의 배열에 대한 적용으로 제한되지 않는 것을 이해해야 한다. 상기 방법은 다른 실시양태에서 구현될 수 있고, 다양한 방식으로 실행되거나 수행될 수 있다. 특정 실시양태는 예시 목적으로만 본 명세서에 제공되며, 제한하려는 의도가 아니다. 또한, 본 명세서에서 사용된 어구 및 용어는 설명을 위한 것이며, 제한적으로 간주되어서는 안된다. 본 명세서에서 "포함하는(including)", "포함하는(comprising)" "갖는(having)", "함유하는(containing)", "포함하는(involving)"의 사용 및 이들의 변형은 이후에 나열된 항목들 및 이의 등가물뿐만 아니라 추가 항목을 포괄하는 의미이다. "또는"에 대한 언급은 "또는"을 사용하여 설명된 임의의 용어가 단일, 하나 이상 및 설명된 모든 용어 중 임의의 것을 나타낼 수 있도록 포괄적인 것으로 해석될 수 있다. 전면과 후면, 왼쪽과 오른쪽, 상부와 하부, 상단과 하단, 끝단, 측면, 수직 및 수평 등은 설명의 편의를 위한 것이며, 본 시스템 및 방법 또는 그 구성 요소를 임의의 하나의 위치 또는 공간 배향으로 제한하지 않는다.

본 명세서에 사용된 용어 "무선 주파수"는 문맥에 의해 명시적으로 언급 및/또는 구체적으로 나타내지 않는 한 특정 주파수, 주파수 범위, 대역, 스펙트럼 등으로 제한되도록 의도되지 않는다. 마찬가지로, "무선 주파수 신호" 및 "전자기 신호"라는 용어는 상호 교환 가능하게 사용되며, 임의의 특정 구현을 위해 정보 전달 신호의 전파를 위한 다양한 적절한 주파수의 신호를 나타낼 수 있다. 이러한 무선 주파수 신호는 일반적으로 킬로헤르츠(kHz) 범위의 주파수에 의해 로우 앤드에서 바인딩되고, 수백 GHz까지의 주파수에 의해 하이 앤드에서 바인딩될 수 있으며, 마이크로파 또는 밀리미터파 범위의 신호를 명시적으로 포함한다. 일반적으로, 본 명세서에 기재된 방법에 따른 방법은, 예를 들어 적외선 신호보다 낮은 주파수의 광학 분야에서 통상적으로 취급되는 것보다 낮은 주파수에서 비이온화 방사선을 취급하는데 적합할 수 있다.

무선 주파수 회로의 다양한 양태는 다양한 주파수에서 동작하도록 선택된 치수 및/또는 명목상 제조된 치수로 설계될 수 있다. 적절한 치수의 선택은 일반적인 전자기 원리에서 얻을 수 있으며, 본 명세서에서 자세히 설명하지 않는다.

본 명세서에 기술된 방법은 다양한 기하학적 구조, 크기 및 층의 수를 갖는 회로 설계에 사용될 수 있음을 이해해야 한다. 본 명세서에 기술된 방법은 예시적이며, 본 명세서에 기술되고 도시된 회로 설계에 제한되지 않는다.

일부 실시양태에서, 생성된 회로 기판 구조는, 회로가 제공될 수 있는 구조의 단지 예시 및 일부일 뿐이다. 도시된 기판의 추가 범위는 다양한 회로 구성요소를 수용할 수 있고, 추가 회로 구성요소를 수용하기 위한 추가 층을 갖는 추가 기판이 다양한 양태에 제공될 수 있다. 일반적으로, 회로의 일부는 특정 층에 배치될 수 있으며, 위 및/또는 아래에 접지면을 포함할 수 있으며, 전체 회로(또는 시스템)의 다른 부분은 동일한 층 또는 다른 층의 다른 영역에 존재할 수 있다.

이와 같이 적어도 하나의 양태의 여러 측면을 설명하였지만, 다양한 변경, 수정 및 개선이 당업자에게 용이하게 일어날 것임을 인식해야 한다. 이러한 변경, 수정 및 개선은 본 개시 내용의 일부로 의도되고, 본 개시 내용의 범위 내에 있는 것으로 의도된다. 따라서, 전술한 설명 및 도면은 예시에 불과하다.

Claims (20)

1. 회로의 제조방법으로서, 상기 방법은,
   적어도 하나의 제1 전도성 트레이스(trace)를 갖는 제1 상부 표면을 포함하는, 유전체 물질의 제1 시트, 및 적어도 하나의 제2 전도성 트레이스를 갖는 제2 상부 표면을 포함하는, 유전체 물질의 제2 시트를 제공하는 단계;
   상기 적어도 하나의 제1 전도성 트레이스 상에 제1 솔더 범프(solder bump)를 적층시키는 단계;
   상기 유전체 물질의 제 1 시트와 상기 유전체 물질의 제 2 시트 사이에 끼워진 본딩 필름(bonding film)을 이용하여 상기 유전체 물질의 제 1 시트에 상기 유전체 물질의 제 2 시트를 도포하는 단계;
   상기 유전체 물질의 제1 시트 및 제2 시트를 서로 본딩하는 단계; 및
   상기 적어도 하나의 제1 전도성 트레이스 상의 제1 솔더 범프를 상기 적어도 하나의 제2 전도성 트레이스에 연결하기 위한 전도성 물질을 제공하는 단계;를 포함하는, 회로의 제조방법.
2. 제1항에 있어서, 상기 적어도 하나의 제2 전도성 트레이스 상에 제2 솔더 범프를 적층시키는 단계를 더 포함하는, 회로의 제조방법.
3. 제2항에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이에 있는 유전체 물질의 제2 시트의 일부를 제거하여 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이에 램프(ramp)를 생성하는 단계를 더 포함하는, 회로의 제조방법.
4. 제3항에 있어서, 상기 유전체 물질의 제2 시트의 일부를 제거하는 단계가 밀링(milling) 공정을 사용하여 상기 일부를 제거하는 단계를 포함하는, 회로의 제조방법.
5. 제2항에 있어서, 솔더링(soldering)을 위한 깨끗한 표면을 제공하기 위해 상기 제1 솔더 범프 및 상기 제2 솔더 범프 중 적어도 하나의 일부를 제거하는 단계를 더 포함하는, 회로의 제조방법.
6. 제5항에 있어서, 상기 제1 솔더 범프 및 상기 제2 솔더 범프 중 적어도 하나의 일부를 제거하는 단계가 상기 일부를 제거하기 위해 밀링 공정을 사용하는 단계를 포함하는, 회로의 제조방법.
7. 제1항에 있어서, 전도성 상호접속부가 상기 제1 솔더 범프와 제2 솔더 범프 사이에 전자 잉크를 정밀하고 정확하게 적층시키기 위해 공기역학적 포커싱을 사용하도록 구성된 에어로졸 제트 공정에 의해 수행되는, 회로의 제조방법.
8. 제1항에 있어서, 상기 제1 솔더 범프가 유전체 물질의 제1 시트와 유전체 물질의 제2 시트 사이에 위치하는 것인, 회로의 제조방법.
9. 제8항에 있어서, 상기 제2 전도성 트레이스가 접지면을 포함하는 것인, 회로의 제조방법.
10. 제9항에 있어서, 상기 유전체 물질의 제2 시트, 상기 제1 솔더 범프 및 상기 유전체 물질의 제1 시트로부터의 관통홀(through hole)을 생성하는 단계를 더 포함하는, 회로의 제조방법.
11. 제10항에 있어서, 상기 전도성 물질이 상기 관통홀의 벽에 도포되는 것인, 회로의 제조방법.
12. 제11항에 있어서, 상기 전도성 물질이, 솔더 페이스트 물질로 형성되고 상기 관통홀 위에 배치된 솔더 볼을 포함하고, 상기 솔더 볼은 솔더 페이스트 물질이 관통홀을 통해 인출되도록 리플로우(reflow)되는 것인, 회로의 제조방법.
13. 제12항에 있어서, 상기 솔더 페이스트 물질이 관통홀의 벽을 코팅하도록 진공 공정에 의해 관통홀을 통해 인출되는 것인, 회로의 제조방법.
14. 제1항에 있어서, 상기 제1 솔더 범프가 납 기반 또는 무연 솔더를 포함하는 것인, 회로의 제조방법.
15. 제1항에 있어서, 상기 유전체 물질의 제1 시트 및 제2 시트를 서로 본딩하는 단계가 압력 및 온도 하에 상기 시트들을 경화시켜 일체형 최종 제품을 형성하는 단계를 포함하는, 회로의 제조방법.
16. 적어도 하나의 제1 전도성 트레이스를 갖는 제1 상부 표면을 포함하는, 유전체 물질의 제1 시트;
    적어도 하나의 제2 전도성 트레이스를 갖는 제2 상부 표면을 포함하고, 본딩 필름을 이용하여 상기 유전체 물질의 제1 시트에 본딩되는, 유전체 물질의 제2 시트;
    상기 적어도 하나의 제1 전도성 트레이스 상에 제공되는 제1 솔더 범프; 및
    상기 적어도 하나의 제1 전도성 트레이스 상의 제1 솔더 범프를 상기 적어도 하나의 제2 전도성 트레이스에 연결하도록 구성된 전도성 물질;을 포함하는, 회로.
17. 제16항에 있어서, 상기 적어도 하나의 제2 전도성 트레이스 상에 제2 솔더 범프를 더 포함하는, 회로.
18. 제17항에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이의 유전체 물질의 제2 시트의 일부를 제거함으로써 생성된 램프를 더 포함하는, 회로.
19. 제16항에 있어서, 상기 제1 솔더 범프가 상기 유전체 물질의 제1 시트와 상기 유전체 물질의 제2 시트 사이에 위치되고, 상기 회로가 상기 유전체 물질의 제2 시트, 상기 제1 솔더 범프 및 상기 유전체 물질의 제1 시트로부터의 관통홀을 더 포함하는, 회로.
20. 제19항에 있어서, 상기 전도성 물질이 상기 관통홀의 벽에 도포되는 것인, 회로.

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