JP2023529894A - 印刷エレクトロニクスとの互換性および改善されたビア信頼性を有するはんだバンプの調製 - Google Patents

Abstract

回路を製造する方法は、少なくとも1つの第1の導電性トレースを有する第1の上部表面を有する誘電体材料の第1のシート、および少なくとも1つの第2の導電性トレースを有する第2の上部表面を有する誘電体材料の第2のシートを提供するステップと、少なくとも1つの第1の導電性トレース上に第1のはんだバンプを堆積させるステップと、間に挟まれた結合フィルムを用いて、誘電体材料の第2のシートを誘電体材料の第1のシートに設置するステップと、誘電体材料の第1のシートと第2のシートを相互に結合させるステップと、導電性材料を提供して、少なくとも1つの第1の導電性トレース上の第1のはんだバンプを、少なくとも1つの第2の導電性トレースに接続するステップと、を有する。

Description

本願は、印刷エレクトロニクスとの互換性および改善されたビア信頼性を有するはんだバンプの調製に関する。

無線周波数（RF）および電磁回路は、従来の印刷回路基板プロセスを用いて製造することができる。従来のPCB製造プロセスは、積層、電気めっき、マスキング、エッチング、および他の複雑なプロセスステップを有し、複数のステップ、高価なおよび／または有害な材料、複数回の反復、大規模な労力などが必要とされ、これらは全て、高コストおよび納期の遅延につながる。

また従来のPCB製造プロセスは、信号トレース（例えば、ストリップライン）寸法、および導体間の誘電体材料の寸法（例えば、誘電体厚さ、インタービア間隔など）のような、小さな特徴サイズを可能にする機能が限られており、これにより、そのような回路により支持され得る最高周波数信号の範囲が制限される。

各種回路内の信号導体（例えば、信号トレース、ストリップライン、層間「垂直」フィード）、ならびに参照表面および導体（例えば、接地面、ファラデー境界、または「壁」）は、無線周波数回路の実施形態を含む、各種回路基板製造に適する。付加製造技術および減算製造技術では、各種信号、特にマイクロ波およびミリ波の範囲の無線周波数信号の伝達および封じ込めのための構造が提供される。

PCBプロセスでは、結合プロセスが完了した後、通常、回路基板が酸性浴中に配置され、銅トレースから酸化が除去される。これは、一連の積層プロセスの間のボンディングの前に完了することもできる。これは、通常の銅めっきプロセスではなく、銀のナノ粒子で構成された、過去に印刷された回路に影響を及ぼし得る湿式プロセスである。この酸性浴プロセスが使用されない場合、レーザーを使用して、浅い孔の内部の回路基板の表面から、結合膜がアブレーションされ、酸化が清浄化される。ただし、レーザーは、浅い孔用にしか設計されないため、この印刷電子アプローチに使用される一部の孔の深さは、このプロセスを難しくする。また、レーザーは、はんだを効率的に除去することができないため、酸性浴で認められている場合よりも長いビルド時間が生じる可能性がある。傾斜垂直構造は、マルチレイヤ印刷回路基板内に印刷された相互接続を構成するように形成できるが、非類似金属であるため、および結合プロセスの間に形成される酸化層のため、銀ナノ粒子のトレースを銅トレースに接続することは、難しい。傾斜状構造は、マルチレイヤ積層プロセスの後に、A研磨操作を用いて作製され得る。しかしながら、積層プロセスの後、銅トレースは、まだ酸化されているため、印刷の際には、トレースは、2つの表面間であまり良好に接触しない。重要な用途で使用するためには、より良い接着が必要となる。

本開示の一態様は、回路を製造する方法に関する。一実施形態では、本方法は、
少なくとも1つの第1の導電性トレースを有する第1の上部表面を有する誘電体材料の第1のシート、および少なくとも1つの第2の導電性トレースを有する第2の上部表面を有する誘電体材料の第2のシートを提供するステップと、
前記少なくとも1つの第1の導電性トレース上に、第1のはんだバンプを堆積するステップと、
間に結合フィルムを挟んだ状態で、誘電体材料の前記第1のシートに誘電体材料の前記第2のシートを設置するステップと、
誘電体材料の前記第1および第2のシートを相互に結合するステップと、
導電性材料を提供して、前記少なくとも1つの第1の導電性トレース上の前記第1のはんだバンプを、前記少なくとも1つの第2の導電性トレースに接続するステップと、
を有する。

本方法の実施形態は、さらに、前記少なくとも1つの第2の導電性トレース上に第2のはんだバンプを堆積するステップを有してもよい。本方法は、さらに、前記第1のはんだバンプと前記第2のはんだバンプの間で、誘電体材料の前記第2のシートの一部を除去し、間に傾斜面を形成するステップを有してもよい。誘電体材料の前記第2のシートの一部を除去するステップは、研磨プロセス（milling process）を使用して、前記一部を除去するステップを有してもよい。本方法は、さらに、前記第1のはんだバンプおよび前記第2のはんだバンプの少なくとも1つの一部を除去し、はんだ付け用の清浄な表面を提供するステップを有してもよい。前記第1のはんだバンプおよび前記第2のはんだバンプの前記少なくとも1つの一部を除去するステップは、研磨プロセスを使用して、前記一部を除去するステップをしてもよい。前記導電性相互接続は、空気力学的集束を使用するように構成された、エアロゾルジェットプロセスにより実施され、前記第1のはんだバンプと前記第2のはんだバンプとの間に、電子インクが高精度かつ正確に堆積されてもよい。前記第1のはんだバンプは、前記誘電体材料の前記第1のシートと前記誘電体材料の前記第2のシートとの間に配置されてもよい。前記第2の導電性トレースは、接地面を有してもよい。本方法は、さらに、誘電体材料の前記第2のシート、前記第1のはんだバンプ、および誘電体材料の前記第1のシートから貫通孔を形成するステップを有してもよい。前記導電性材料は、前記貫通孔の壁に設置されてもよい。前記導電性材料は、前記貫通孔の上方に配置された、はんだペースト材料で形成されたはんだボールを有し、前記はんだボールは、前記はんだペースト材料が前記貫通孔を通して引き出されるようにリフローされてもよい。前記はんだペースト材料は、真空プロセスにより、前記貫通孔を介して引き出され、前記貫通孔の壁が被覆されてもよい。前記第1のはんだバンプは、鉛系または鉛フリーのはんだを含んでもよい。誘電体材料の前記第1のシートおよび第2のシートを相互に結合するステップは、圧力および温度下で前記両シートを硬化させ、一体化された最終生成物を形成するステップを有してもよい。

本開示の別の態様は、回路であって、少なくとも1つの第1の導電性トレースを有する第1の上部表面を有する誘電体材料の第1のシートと、少なくとも1つの第2の導電性トレースを有する第2の上部表面を有する誘電体材料の第2のシートと、を有する、回路に関する。前記誘電体材料の第2のシートは、結合フィルムを用いて誘電体材料の前記第1のシートに結合される。当該回路は、さらに、前記少なくとも1つの第1の導電性トレース上に設けられた第1のはんだバンプと、前記少なくとも1つの第1の導電性トレース上の前記第1のはんだバンプを、前記少なくとも1つの第2の導電性トレースに接続するように構成された導電性材料と、を有する。

当該回路の実施形態は、さらに、前記少なくとも1つの第2の導電性トレース上に第2のはんだバンプを有してもよい。当該回路は、さらに、前記第1のはんだバンプと前記第2のはんだバンプの間に、誘電体材料の前記第2のシートの一部を除去することにより形成された傾斜面を有してもよい。前記第1のはんだバンプは、誘電体材料の前記第1のシートと誘電体材料の前記第2のシートの間に配置されてもよい。当該回路は、さらに、誘電体材料の前記第2のシート、前記第1のはんだバンプ、および誘電体材料の前記第1のシートからの貫通孔を有してもよい。前記導電性材料は、前記貫通孔の壁に設置されてもよい。

以下、添付図面を参照して、少なくとも1つの実施形態の各種態様について説明する。図面は、スケール通りに描かれることを意図されていない。図面は、各種態様および実施形態の記載、ならびにさらなる理解を示すために提供され、本願に組み込まれ、本明細書の一部を構成するが、本開示の限界を定めることを意図するものではない。図面において、各種図面に示されている同じまたはほぼ同様の構成部材は、同様の参照符号により表され得る。明瞭化のため、各図において、全ての部材に参照符号が付されているとは限らない。

本開示の実施形態の印刷回路基板（PCB）パッケージの断面図である。 本開示の別の実施形態のPCBパッケージの断面図である。 図1に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図1に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図1に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図2に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図2に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図2に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。 図2に示すPCBパッケージを形成するために使用される一連のステップを示した断面図である。

本願に記載の製造プロセスは、8から75GHzまたはそれ以上の範囲の電磁気信号を支援できる小さな回路特徴部を有する、そのような回路構造の製造に特に適している。本願に記載された方法による電磁および高周波（RF）回路構造は、ミリ波通信、センシング、レンジングなどを含む、28から70GHzのシステムでの適用に特に適している。また、記載の態様および実施形態は、Sバンド（2～4GHz）、Xバンド（8～12GHz）、または他のもののような、より低い周波数範囲にも適する。

本願に記載のプロセスは、従来のプロセスで可能なものよりも小さな配置および寸法を支援し得る。そのような従来の回路基板は、約30GHz未満の周波数に制限され得る。本願に記載のプロセスはより小さい寸法の回路の製造を可能にし、またはこれに適合することができ、これは、より高い周波数で、より安全でより簡単な製造を用いて、より低いコストで動作することが意図された無線周波数回路に適する。

本願に記載の回路および製造方法は、従来の回路および製造方法よりも、低プロファイル、抑制されたコスト、低サイクル時間、および低設計リスクで、より高い周波数を取り扱うことができる電磁および無線周波数回路、ならびに部材を製造する積層技術を含む。技術の例には、標準的な印刷回路基板（PCB）ラミネートの積層シート、すなわち、銅トレースを有する誘電体材料を互いに積層することが含まれる。

前述の例示的な技術および／または他の技術のいずれかを組み合わせて、各種部材および／または回路が作製されてもよい。無線周波数相互接続に関する、そのような技術の態様および例が説明され、一次元では回路の層に沿って、別の次元では回路の他の層に対して垂直に信号が封じ込められ、伝達される。本願に記載の技術を用いて、各種部材、コネクタ、回路、アセンブリ、およびシステムが形成されてもよい。また、これらの技術を使用して、直流（DC）接続を形成できる。

マルチレイヤ印刷回路基板は、デジタルおよびRF回路を単一のアセンブリにできるように構成され得る。この構造は、印刷回路基板の全体的なサイズを減少させる。マルチレイヤ印刷回路基板は、低誘電率で低損失のシート接着剤、または結合フィルムを用いて結合されてもよい。ある例では、結合フィルムは、熱可塑性クロロフルオロコポリマーを有してもよく、これは、マイクロ波ストリップラインパッケージおよび他のマルチレイヤ回路に適した、低誘電率PTFE（テフロン（登録商標）フルオロカーボンポリマー）を有する。別の例では結合フィルムは、熱硬化性、エポキシ形、銀充填接着剤フィルムを有してもよく、これは、重いクラッド金属バックプレーン、ヒートシンク、およびRFモジュールハウジングに、回路基板を結合するために使用される。さらに別の例では、結合フィルムは、特に高特性、高信頼性のマルチレイヤ構造に適した、未強化の炭化水素系薄膜接着剤を含んでもよい。また、結合フィルムは、他の構造的および電気的部材を誘電体に結合するために使用されてもよい。結合フィルム材料は、ほとんどの回路製造工場で知られている、積層プロセスで使用されてもよい。一実施形態では、結合フィルムは、0.0015インチ（in）（0.381ミリメートル（mm））の厚さ、連続12インチ（305mm）の幅のロールで、内径コアが標準3インチであるものが利用可能である。他の結合フィルム材料が、さらに提供されてもよい。

本開示は、マイクロ波およびデジタルPCBを形成するために使用されるプロセスにより製造された印刷回路基板の内部および外部の両方に、はんだバンプ相互接続を形成する製造方法に関する。印刷電子回路トレースと銅ラインとの間の接着を促進することは、特に、銅を極めて清浄に保ち、酸化を起こさないようにする必要があり、容易ではない本願に開示の実施形態は、2つの適用プロセスに関し、印刷回路基板が互いに接合された後に形成される酸化層を保護し除去することにより、導電性材料の銅トレースへの接着が促進される。ランプアプローチまたは貫通孔アプローチのいずれかにより、銅トレースにはんだバンプを適用することにより、銅は、積層プロセス中の酸化から保護される。はんだが研磨処理（milled）され、またはドリル貫通加工された後、新鮮なはんだおよび酸化されていない銅ラインが露出され、これにより、任意の導電性材料に対する結合またはめっきに良好な表面が提供される。これらのプロセスは、PCBプロセスから湿式プロセスステップを除去する。基板の上部のはんだバンプを研磨処理し、ドリル貫通加工して、バンプの内側の非酸化はんだ表面を平坦化させ、露出させることにより、印刷電子機器用途および従来のめっき作業の両方において、導電性材料の接着が促進され、助長される。

本願に開示のプロセスの実施形態では、はんだバンプが提供され、研磨処理が実施されるステップが用いられ、印刷電子回路トレースを受容するための基板の内部または外部にあるトレースが調製される。本プロセスでは、回路基板がまとめて積層された後、銅トレース上にある酸化層が除去される。この酸化層を除去することは、回路基板を形成するハイブリッド製造プロセスを使用する際の、印刷電子機器トレースの接着に有益である。本プロセスは、2つの異なる適用を有し、1つは、傾斜状のインターフェースを形成する方法であり、もう1つは、従来のビアシステムが形成され、適用される方法である。

本開示の実施形態は、印刷電子機器を容易にするため、トレースの上部にわたるはんだピースで、銅トレースを保護することに関する。このアプローチでは、積層プロセス中に露出された銅に、はんだバンプが適用される。積層後、両方の用途のため、研磨機械（milling machine）がはんだバンプの一部を除去し、新鮮なはんだが露出される。一実施形態では、その後、エアロゾルジェットまたはビア充填マシンを使用して、相互接続が形成される。

本プロセスは、基板の上部のはんだバンプを貫通するように研磨処理し、バンプの内部の非酸化はんだ表面を平坦化し、露出するステップを有する。さらに本プロセスは、基板の内部のはんだバンプに孔加工を実施し、バンプの内部の非酸化はんだ表面を露出させるステップを有する。上記の両方のプロセスは、印刷電子機器または任意の導電性材料プロセスに適用され、接続トレースまたはビアと回路基板上の銅トレースとの間の接着が促進される。

図面、特に図1を参照すると、本開示の一実施形態の回路は、全般に、10で示されている。図に示すように、回路10は、第1の誘電体層12と、該第1の誘電体層の上部表面に設置された第2の誘電体層14とを有する。図示されるように、第2の誘電体層14は、第1の誘電体層12に積層される。結合フィルム16の層を使用して、第1の誘電体層12と第2の誘電体層14の積層の達成が支援されてもよい。一例の誘電体材料には、ガラス強化エポキシ積層材料、例えばFR-4が含まれてもよい。他の材料が提供されてもよい。

知られているように、電子回路10は、PCBの一部であり、銅の層が設置された誘電体材料の平坦なシートを有してもよい。銅層は、化学エッチングまたは他の好適なプロセスにより、パッドを含む、導電性ラインおよびトレースに形成される。PCBは、複数の積層シートを有する、複数の層を含むように構成することができ、積層シートの間に結合フィルムが設けられ、硬化中に積層シートが相互に固定される。図に示した実施形態では、第2の誘電体層14が第1の誘電体層12に設置され、誘電体層の間に傾斜面（ramp）が形成される。他の構造が形成されてもよい。

さらに、回路10は、第1の誘電体層12の上部表面に配置された導電性トレース18を有する。導電性トレース18は、はんだバンプ20を有し、これは、導電性トレースのパッド上に成膜されてもよい。はんだバンプ20は、任意の種類のはんだ、例えば、鉛系、または鉛フリーはんだとすることができる。はんだバンプ20は、第1の誘電体層12上に部材を固定するために設置し得る。同様に、回路10は、さらに、第2の誘電体層14の上部表面に配置された導電性トレース22を有する。導電性トレース22は、はんだバンプ24を有し、このバンプは、導電性トレースのパッド上に成膜されてもよい。また、はんだバンプ24は、第2の誘電体層14上に部材を固定するために設置され得る。

さらに、回路10は、傾斜表面を有し、これは、はんだバンプ20、誘電体層14、導電性トレース22の一部、およびはんだバンプ24を通る連続経路に沿って、研磨処理を行うことにより、形成される。回路10は、さらに、例えば、はんだペーストまたは導電性インクのような、導電性相互接続26を有し、これは、第1の誘電体層12の導電性トレース18上のはんだバンプ20と、第2の誘電体層14の導電性トレース22上のはんだバンプ24との間に設置される。一実施形態では、導電性相互接続26は、空気力学的集束を用いて、電子材料、例えば電子インク、を基板上に正確かつ精密に堆積させるように構成されたエアロゾルジェットプロセスにより、得られてもよい。ある方法では、電子インクがアトマイザーに配置され、材料を含む液滴の濃密なミストが形成される。導電性相互接続を形成するために使用される電子インクの印刷特徴部は、10ミクロンからミリメートルの範囲であってもよい。

一実施形態では、第2の誘電体層14は、第1の誘電体層12と同じ材料から形成され得る。しかしながら、第2の誘電体層14は、第1の誘電体層12とは異なる材料から形成されてもよい。2つの誘電体層12、14が示されているが、追加の誘電体層が提供され、複数の層が形成されてもよい。一旦、積層されると、誘電体層12、14は、圧力および温度下で硬化され、均一な厚さを有する一体化最終製品が形成される。

本プロセスでは、はんだバンプ20、24から所望の量のはんだを除去し、正確に制御されたはんだ量または体積を有するはんだバンプを得ることができる。また、本プロセスを用いて、はんだバンプ20、24上に清浄な上部表面を提供し、銅配線または他の電気部品をはんだバンプとはんだ付けすることができる。

図2を参照すると、本開示の別の実施形態の回路は、全般に30で示されている。図に示すように、回路30は、第1の誘電体層32と、該第1の誘電体層の上部表面に設置された第2の誘電体層34と、該第2の誘電体層の上部表面に設置された比較的薄い第3の誘電体層36と、を有する。図に示されるように、第2の誘電体層34は、第1の誘電体層32に積層され、第3の誘電体層36は、第2の誘電体層34に積層される。結合フィルム38の層を使用して、第1の誘電体層32に対する第2の誘電体層34の積層を達成してもよい。結合フィルム40の別の層を使用して、第2の誘電体層34に対する第3の誘電体層36の積層を達成してもよい。

さらに、回路は、第1の誘電体層32の底部表面に配置された接地面42と、第1の誘電体層の上部表面に配置された導電性トレース44と、を有する。導電性トレース44は、はんだバンプ46を有し、これは、積層の前に導電性トレースのパッド上に成膜されてもよい。同様に、回路30は、さらに、第3の誘電体層36の上部表面に配置された、導電性トレースまたは接地面48を有する。図に示すように、導電性トレース44は、第1の誘電体層32と第2の誘電体層34との間に配置され、第2の誘電体層は、結合フィルム38の層と共に第1の誘電体層に積層される。第3の誘電体層36は、結合フィルム40の層により、第2の誘電体層34に積層される。第1の誘電体層32と、第2の誘電体層34と、第3の誘電体層36との間に、貫通孔50が提供される。貫通孔のマウント化は、キャパシタおよびコネクタのような、一部の大きな部材に使用されてもよい。

さらに、回路30は、導電性相互接続52、例えばはんだペーストを有し、これは、貫通孔50の表面に設置され、第1の誘電体層32の接地面42と、第1の誘電体層32と第2の誘電体層34との間に配置された導電性トレース44およびはんだバンプ46と、第3の誘電体層36上の導電性トレースまたは接地面48との間に、電気的接続が形成される。一実施形態では、導電性相互接部52は、例えば、貫通孔の上部にはんだボールを設置し、はんだボールをリフローさせ、例えば真空プロセスにより、貫通孔を介してはんだを引き込むことにより、達成されてもよい。他の実施形態では、導電性相互接続52は、導電性インクを設置することにより、または他の知られたの方法により、達成することができる。

一実施形態では、第2の誘電体層34および／または第3の誘電体層36は、第1の誘電体層32と同じ材料から製造することができる。ただし、第2の誘電体層34および／または第3の誘電体層36は、第1の誘電体層32とは異なる材料から製造されてもよい。3つの誘電体層32、34、36が示されているが、追加の誘電体層が提供され、複数の層が形成されてもよい。また、2つの誘電体層、例えば、誘電体層32、34のみが提供されてもよい。一旦、積層されると、誘電体層32、34、36は、圧力および温度下で硬化され、均一な厚さを有する一体化最終製品が形成される。

図3乃至図5を参照して、電子回路10を形成するプロセスを示す。図3に示すように、第2の誘電体層14が、第1の誘電体層12に積層される。第1の誘電体層12は、導電性トレース18およびはんだバンプ20を有する。第1の誘電体層12と第2の誘電体層14との間には、結合フィルム16の層が配置され、層が互いに積層されることが支援される。第2の誘電体層14は、はんだバンプ24を有する導電性トレース22を有する。

図4を参照すると、エンドミル（end mill）操作を用いて、第1の誘電体層12の導電性トレース18上のはんだバンプ20の一部、および導電性トレース22のはんだバンプ24の一部が、第2の誘電体層14から除去される。さらに、エンドミル操作を用いて、第2の誘電体層14の一部が除去され、第1の誘電体層12上のはんだバンプ20と第2の誘電体層14上のはんだバンプ24との間に、傾斜面28が形成され得る。一実施形態では、エンドミル操作において、回転カッターが使用され、好ましくない材料の除去が実施され得る。別の実施形態では、より公式なプロセスが使用され得る。

図5を参照すると、第1の誘電体層12の導電性トレース18上のはんだバンプ20から、第2の誘電体層14の導電性トレース22上のはんだバンプ24に、導電性相互接続26が分配される。一実施形態では、導電性相互接続26は、スプレーによって設置された銀ナノ粒子ペーストを有し、はんだバンプ20、24を有する導電性トレース18、22の接続が改善される。ペーストは、はんだバンプ20、24および介在する傾斜面28の上部表面に、銀ナノ粒子の極めて薄い層を構成する。この導電性相互接続26は、回路10の別の導電性トレースとみなすことができる。前述のように、導電性相互接続26は、基板上に電子インクを正確に成膜するように構成された、エアロゾルジェットプロセスにより、得られてもよい。一旦設置されると、回路10が完遂される。

図6乃至図9を参照して、電子回路30を形成するプロセスを示す。図6に示すように、第2の誘電体層34が、第1の誘電体層32に積層され、第3の誘電体層36が、第2の誘電体層34に積層される。第1の誘電体層32は、導電性トレース44およびはんだバンプ46を有する。第1の誘電体層32と第2の誘電体層34との間、および第3の誘電体層36と第2の誘電体層34との間には、結合フィルム38の層が配置され、層同士の積層が支援される。第1の誘電体層32は、接地面42を有し、第3の誘電体層36は、接地面48を有する。

図7を参照すると、第3の誘電体層36、はんだバンプ46、および第1の誘電体層32から、はんだバンプ46の中心を貫通して、貫通孔50が形成される。一実施形態では、ドリル加工またはエンドミル操作を用いて、貫通孔50がドリル開口され、または研磨処理され得る。ドリルを使用する場合、例えば、ドリルビットがドリルプレスに設置され、貫通孔50が形成される。エンドミルを使用する場合、貫通孔50を形成するために回転カッターが使用される。

図8を参照すると、一旦貫通孔50が形成されると、貫通孔の壁に導電性材料が設置され、導電性相互接続52が形成される。一実施形態では、貫通孔50の上方に、はんだペースト材料で形成されたはんだボール54が配置される。ある実施形態では、はんだボール54は、はんだペースト材料が貫通孔を通過して引き出されるようにリフローされる。別の実施形態では、はんだボール54は、貫通孔50の下側に配置され、貫通孔を通過して引き上げられる。さらに別の実施形態では、はんだペーストは、液体形態で提供される。

図9を参照すると、はんだペースト、または好適な導電性材料、例えば銀ナノ粒子インクは、真空プロセスにより、貫通孔50を通過して引き出される。示された実施形態では、はんだペーストは、貫通孔50の壁を被覆し、導電性材料によってより大きなコンタクト領域が形成され、内部導電性トレース44に接続される。一旦導電性相互接続52が形成されると、回路30が完成する。

本願で議論されるプロセスの実施形態は、以下の記載または添付図面に示された、部材の構成および配置の細部に限定されないことが理解される。これらのプロセスは、他の実施形態でも実施可能であり、あるいは各種方法で実現または実施可能である。単なる例示的な目的のため、特定の実施の例が提供されており、これらに限定することを意図とするものではない。また、本願に使用される表現および用語は、記載目的のものであり、限定するものと解されてはならない。本願における「including」、「comprising」、「having」、「containing」、「involving」、およびそれらの変化形の使用は、その後ろに記載された項目およびそれらの等価物、ならびに追加の項目を包含することを意味する。「または」という用語は、包括的に解され、「または」を使用して記載される任意の用語が、記載事項の単一の、複数の、および全てのものを表し得る。前後、左右、上下、上下、上側下側、端部、側面、垂直、および水平等の用語は、説明の便宜性のためのものであり、本システムおよびプロセスまたはそれらの部材を、任意の1つの配置または空間配向に限定することを意図するものではない。

本願で使用される「無線周波数」という用語は、明示的に記載されない限り、および／または文脈により特に示されない限り、特定の周波数、周波数の範囲、バンド、スペクトル等に限定されることを意図するものではない。同様に、「無線周波数信号」および「電磁信号」という用語は、相互交換可能に使用され、任意の特定の用途の情報搬送信号の伝搬のための各種好適な周波数の信号を表し得る。そのような無線周波数信号は、通常、キロヘルツ（kHz）範囲の周波数により下端で拘束され、数百ギガヘルツ（GHz）までの周波数により上端で拘束され、マイクロ波またはミリ波の範囲の信号を明示的に含む。通常、本願の記載と一致するプロセスは、光学分野において従来からハンドリングされている周波数以下、例えば赤外線信号よりも低い周波数での、非電離放射線のハンドリングに適する。

無線周波数回路の各種実施形態は、各種周波数で動作するように選択され、および／または公称的に製造された寸法を有するように設計されてもよい。適切な寸法の選択は、一般的な電磁原理から実施されてもよく、本願では詳しく説明しない。

本願に記載の方法は、各種幾何形状、サイズ、および層数を有する回路設計に使用され得ることが理解される必要がある。本願に記載の方法は、例示的なものであり、示された回路設計に限定されるものではない。

ある実施形態では、得られる回路基板構造は、回路が備え得る構造の単なる一例であり、一部に過ぎない。示された基板の別の範囲は、各種回路部材を収容してもよく、各種実施形態では、追加の回路部材を収容する追加の層を有する追加の基板が提供されてもよい。通常、回路の一部は、特定の層上に配置され、上方および／または下方に接地面を含んでもよく、全回路（またはシステム）の他の部分は、同じ層の異なる領域に、または他の層に存在してもよい。

従って、少なくとも1つの実施形態のいくつかの態様について説明したが、当業者には、各種変更、修正、および改良が容易に生じることが理解される。そのような変更、修正、および改良は、本開示の一部であることが意図され、本開示の範囲に含まれることが意図される。従って、前述の記載および図面は、単なる例示用のものである。

Claims (20)

1. 回路を製造する方法であって、
   少なくとも1つの第1の導電性トレースを有する第1の上部表面を有する誘電体材料の第1のシート、および少なくとも1つの第2の導電性トレースを有する第2の上部表面を有する誘電体材料の第2のシートを提供するステップと、
   前記少なくとも1つの第1の導電性トレース上に、第1のはんだバンプを堆積するステップと、
   間に結合フィルムを挟んだ状態で、誘電体材料の前記第1のシートに誘電体材料の前記第2のシートを設置するステップと、
   誘電体材料の前記第1および第2のシートを相互に結合するステップと、
   導電性材料を提供して、前記少なくとも1つの第1の導電性トレース上の前記第1のはんだバンプを、前記少なくとも1つの第2の導電性トレースに接続するステップと、
   を有する、方法。
2. さらに、前記少なくとも1つの第2の導電性トレース上に第2のはんだバンプを堆積するステップを有する、請求項1に記載の方法。
3. さらに、前記第1のはんだバンプと前記第2のはんだバンプの間で、誘電体材料の前記第2のシートの一部を除去し、間に傾斜面を形成するステップを有する、請求項2に記載の方法。
4. 誘電体材料の前記第2のシートの一部を除去するステップは、研磨プロセス（milling process）を使用して、前記一部を除去するステップを有する、請求項3に記載の方法。
5. さらに、前記第1のはんだバンプおよび前記第2のはんだバンプの少なくとも1つの一部を除去し、はんだ付け用の清浄な表面を提供するステップを有する、請求項2に記載の方法。
6. 前記第1のはんだバンプおよび前記第2のはんだバンプの前記少なくとも1つの一部を除去するステップは、研磨プロセスを使用して、前記一部を除去するステップを有する、請求項5に記載の方法。
7. 前記導電性相互接続は、空気力学的集束を使用するように構成された、エアロゾルジェットプロセスにより実施され、前記第1のはんだバンプと前記第2のはんだバンプとの間に、電子インクが高精度かつ正確に堆積される、請求項1に記載の方法。
8. 前記第1のはんだバンプは、前記誘電体材料の前記第1のシートと前記誘電体材料の前記第2のシートとの間に配置される、請求項1に記載の方法。
9. 前記第2の導電性トレースは、接地面を有する、請求項8に記載の方法。
10. さらに、誘電体材料の前記第2のシート、前記第1のはんだバンプ、および誘電体材料の前記第1のシートから貫通孔を形成するステップを有する、請求項9に記載の方法。
11. 前記導電性材料は、前記貫通孔の壁に設置される、請求項10に記載の方法。
12. 前記導電性材料は、前記貫通孔の上方に配置された、はんだペースト材料で形成されたはんだボールを有し、
    前記はんだボールは、前記はんだペースト材料が前記貫通孔を通して引き出されるようにリフローされる、請求項11に記載の方法。
13. 前記はんだペースト材料は、真空プロセスにより、前記貫通孔を介して引き出され、前記貫通孔の壁が被覆される、請求項12に記載の方法。
14. 前記第1のはんだバンプは、鉛系または鉛フリーのはんだを含む、請求項1に記載の方法。
15. 誘電体材料の前記第1のシートおよび第2のシートを相互に結合するステップは、圧力および温度下で前記両シートを硬化させ、一体化された最終生成物を形成するステップを有する、請求項1に記載の方法。
16. 回路であって、
    少なくとも1つの第1の導電性トレースを有する第1の上部表面を有する誘電体材料の第1のシートと、
    少なくとも1つの第2の導電性トレースを有する第2の上部表面を有する誘電体材料の第2のシートであって、結合フィルムを用いて誘電体材料の前記第1のシートに結合される、第2のシートと、
    前記少なくとも1つの第1の導電性トレース上に設けられた第1のはんだバンプと、
    前記少なくとも1つの第1の導電性トレース上の前記第1のはんだバンプを、前記少なくとも1つの第2の導電性トレースに接続するように構成された導電性材料と、
    を有する、回路。
17. さらに、前記少なくとも1つの第2の導電性トレース上に第2のはんだバンプを有する、請求項16に記載の回路。
18. さらに、前記第1のはんだバンプと前記第2のはんだバンプの間に、誘電体材料の前記第2のシートの一部を除去することにより形成された傾斜面を有する、請求項17に記載の回路。
19. 前記第1のはんだバンプは、誘電体材料の前記第1のシートと誘電体材料の前記第2のシートの間に配置され、
    当該回路は、さらに、誘電体材料の前記第2のシート、前記第1のはんだバンプ、および誘電体材料の前記第1のシートからの貫通孔を有する、請求項16に記載の回路。
20. 前記導電性材料は、前記貫通孔の壁に設置される、請求項19に記載の回路。
    

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