KR20230015424A - 발광 소자 어레이 - Google Patents

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KR20230015424A
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KR
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light emitting
layer
semiconductor layer
array
stack
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KR1020227045074A
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Inventor
사미르 메주아리
안드레아 피노스
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플레세이 세미컨덕터스 리미티드
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Abstract

발광 소자 어레이
발광 소자 어레이가 제공된다. 상기 발광 소자 어레이는 발광 스택, 제1 전기적 접촉층, 제2 전기적 접촉부들의 어레이, 및 반사방지층을 포함한다. 상기 발광 스택은 발광 표면 및 접촉 표면을 갖는다. 상기 발광 표면 및 접촉 표면은 발광 스택의 대향하는 면들을 정의한다. 상기 발광 스택은 발광 스택의 발광 표면을 향해 제공되는 제1 반도체층, 접촉 표면을 향해 제공되는 제2 반도체층, 제1 반도체층 및 제2 반도체층 사이에 배치된 활성층을 포함하는 복수의 3족 질화물 층들을 포함하며, 상기 활성층은 제1 파장의 광을 발생시키도록 구성된다. 발광 표면 및 접촉 표면은 서로 평행하고, 복수의 3족 질화물 층들과 정렬된다. 제1 전기적 접촉층은 발광 스택 상에 제공되고 제1 반도체층과 전기적으로 접촉하도록 구성된다. 제2 전기적 접촉부들의 어레이는 발광 스택의 접촉 표면 상에 제공된다. 각각의 제2 전기적 접촉부는 제1 반도체층 및 제2 반도체층 사이에서 발광 소자를 정의한다. 각각의 제2 전기적 접촉부들은 다른 제2 전기적 접촉부들과 이격되어 발광 소자들의 2차원 어레이를 형성한다. 반사방지층은 발광 표면 상에 제공된다. 반사방지층은 발광 스택에 의해 발생된 광의 광 추출 효율을 증가시키도록 구성된다.

Description

발광 소자 어레이
본 개시는 발광 소자들을 포함하는 어레이에 관한 것이다. 특히, 본 개시는 3족 질화물을 포함하는 발광 소자 어레이에 관한 것이다.
마이크로 발광 소자 어레이는 일반적으로 100 Х 100 μm2 이하의 크기를 갖는 발광 소자 다이오드 (LED)와 같은 발광 소자들의 어레이로 정의된다. 마이크로 LED 어레이는 스마트워치, 헤드-웨어링 디스플레이(head-wearing display), 헤드-업 디스플레이(head-up display), 캠코더, 뷰파인더, 멀티사이트 여기 소스(multisite excitation source), 피코-프로젝터와 같은 다양한 장치들에 사용하기에 적합할 수 있는 자체-발광 마이크로-디스플레이/프로젝터이다.
마이크로 LED 어레이의 한 공지된 형태는 3족 질화물로부터 형성된 복수의 LED들을 포함한다. 3족 질화물 LED는 활성 발광 영역에 GaN, 및 InN 및 AlN과의 합금들을 함유하는 무기 반도체 LED들이다. 3족 질화물 LED들은 상당히 높은 전류 밀도로 구동되고 기존의 대면적 LED들, 예를 들면, 발광층이 유기 화합물인 유기 발광 다이오드(OLED)들보다 높은 광 전력 밀도를 방출할 수 있다. 그 결과, 주어진 방향에서 광원의 단위 면적 당 방출된 광의 양으로 정의되는 더 높은 휘도 (밝기)는 높은 밝기를 필요로 하거나 높은 밝기로부터 이익을 얻는 응용 분야에 마이크로 LED들을 적합하게 한다. 예를 들면, 높은 밝기로부터 이익을 얻는 응용 분야들은 높은 밝기 환경들 또는 프로젝터들에서 디스플레이들을 포함할 수 있다. 또한, 3족 질화물 LED들은 다른 기존의 대면적 LED들과 비교해, 와트당 루멘 (lm/W)로 표현된 상대적으로 높은 발광 효율을 갖는 것으로 알려져 있다. 3족 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은 다른 광원과 비교해 전력 사용을 감소시키고 마이크로 LED들을 휴대용 장치들에 특히 적합하게 한다.
마이크로-LED는 US 2016365383에 개시되어 있다. 상기 마이크로-LED는 광을 발생시키도록 구성된 활성층을 포함하는 포물선 메사 구조(parabolic mesa structure)를 포함한다. 상기 메사 구조의 표면은 반사판(reflector)으로 작용하여 발생된 광의 더 많은 부분이 법선에 대한 임계각보다 작은 입사각에서 대향하는 출구 표면으로 향하도록 한다.
본 발명의 목적은 선행 기술의 발광 소자 어레이와 관련된 문제점들 중 적어도 하나를 해결하거나, 적어도 상업적으로 유용한 대안을 제공하는 개선된 발광 소자 어레이를 제공하는 것이다.
본 발명자들은 발광 소자 내에 메사 구조를 도입하면 광이 발생되는 활성층의 크기를 감소시키는 것을 알아냈다. 또한, 발광 소자들의 어레이를 위한 개별 메사 구조들을 패터닝(patterning)하고 형성하는 것은 신중하게 정렬되어야 하는 많은 처리 단계들을 거치는 것을 필요로 한다.
본 개시의 제1 측면에 따르면, 발광 소자 어레이가 제공된다. 상기 발광 소자는 발광 스택, 제1 전기적 접촉층, 제2 전기적 접촉부들의 어레이, 및 반사방지층(anti-reflection layer)을 포함한다. 발광 스택은 발광 표면 및 접촉 표면을 갖는다. 발광 표면 및 접촉 표면은 발광 스택의 대향하는 측면들을 정의한다. 발광 스택은 발광 스택의 발광 표면을 향해 제공된 제1 반도체층, 접촉 표면을 향해 제공된 제2 반도체층, 및 제1 반도체층과 제2 반도체층 사이에 배치된 활성층을 포함하는 복수의 3족 질화물 층들을 포함하며, 상기 활성층은 제1 파장을 갖는 광을 발생시키도록 구성된다. 발광 표면 및 접촉 표면은 서로 평행하고 상기 복수의 3족 질화물 층들과 정렬된다. 제1 전기적 접촉층은 발광 스택 상에 제공되고 제1 반도체층과 전기적으로 접촉하도록 구성된다. 제2 전기적 접촉부들의 어레이는 발광 스택의 접촉 표면 상에 제공된다. 각각의 제2 전기적 접촉부는 제1 반도체층 및 제2 전기적 접촉부 사이에서 발광 소자를 정의한다. 각각의 제2 전기적 접촉부는 다른 제2 전기적 접촉부와 이격되어 발광 소자들의 2차원 어레이를 형성한다. 반사방지층은 발광 표면 상에 제공된다. 반사방지층은 발광 스택에 의해 발생된 광의 광 추출 효율을 증가시키도록 구성된다.
제1 측면의 발광 소자는 활성층을 포함하는 발광 소자층을 갖는다. 개별 발광 소자는 접촉 표면 상의 제2 전기적 접촉부들의 어레이로 정의된다. 개별 제2 전기적 접촉부와 정렬된 활성층의 영역들은 각각의 제2 전기적 접촉부에 의해 턴온(turn on)되어 광을 방출할 수 있다. 제1 전기적 접촉층은 각각의 발광 소자에 대해 공통의 제1 전기적 접촉부를 효과적으로 형성한다.
활성층에 의해 발생된 광은 발광 스택 내에서 모든 방향으로 방출된다. 발광 스택의 발광 표면 및 접촉 표면이 평행하기 때문에, 임계각보다 큰 각도로 발광 표면 (또는 접촉 표면)에 입사되는 광은 발광 스택 내에서 내부로 전반사된다. 이런 이유로, 임계각보다 작은 각도로 발광 표면에 입사되는 광만이 소자로부터 방출된다. 따라서, 각각의 발광 소자에 대해 좁은 범위의 각도 내의 광만이 발광 표면을 투과한다. 따라서, 메사 구조와 같은 광 추출 특징부를 형성하기 위해 다수의 정렬 단계들을 필요로 하지 않는 (일반적으로 평면인) 발광 스택을 사용하여 발광 소자들의 어레이가 제공될 수 있다.
임계각보다 작은 입사각을 갖는 광이라도, 발광 표면의 인터페이스에서 광이 반사된다. 발광 표면으로부터 광을 추출하기 위해, 반사방지층이 제공된다. 반사방지층은 발광 표면의 광 추출 효율을 증가시킨다.
광의 굴절이 발광 표면에서 일어나기 때문에 발광 표면의 광 추출 효율을 증가시키는 것은 중요하다. 즉, 임계각보다 작은 입사각을 갖는 광 또한 발광 스택에서 공기로 투과되면서 굴절된다. 3족 질화물의 굴절률은 일반적으로 공기의 굴절률보다 높기 때문에, 굴절은 발광 소자 어레이의 발광 소자들 사이에서 간섭(cross talk)이 출현하는 것을 감소시키는 작용을 한다.
일부 구현예에서, 발광 소자 어레이는 활성층에 의해 발생된 제1 파장의 광을 흡수하도록 구성된 흡수층을 포함하고; 상기 흡수층은 발광 스택의 적어도 일부분 상에 제공된다. 흡수층은 발광 소자 어레이의 광학적 특성을 개선하기 위해 활성층에 의해 발생된 미광(stray light)을 흡수하도록 구성된다. 흡수층은 발광 스택의 다양한 영역들에 제공될 수 있다.
예를 들면, 흡수층은 발광 표면과 접촉 표면 사이에서 연장되는 발광 스택의 적어도 하나의 측벽 표면 상에 제공될 수 있다. 따라서, 광이 발광 스택의 측벽 표면에 도달하면 흡수층은 발광 표면과 접촉 표면 사이에서 내부로 전반사된 광을 흡수하도록 배치될 수 있다. 일부 구현예에서, 흡수층은 발광 스택의 모든 측벽 표면 상에 제공될 수 있다.
일부 구현예에서, 흡수층은 발광 표면 상에 제공될 수 있다. 예를 들면, 일부 구현예에서, 흡수층은 발광 표면의 외주(perimeter)에 제공될 수 있다. 일부 구현예에서, 흡수층은 발광 표면에 걸쳐 제공될 수 있는데, 상기 흡수층은 발광 표면 상에 복수의 개구(opening)를 포함하고, 각각의 개구는 제2 전기적 접촉부와 정렬되어 각각의 발광 소자로부터의 광이 각각의 개구를 투과하도록 한다. 이런 이유로, 흡수층은 인접한 발광 소자들 사이에서 간섭을 감소시키기 위해 각 발광 소자 사이 영역들의 발광 표면 상에 제공된다.
일부 구현예에서, 흡수층은 접촉 표면 상에 제공되는데, 상기 흡수층은 제2 전기적 접촉부들의 어레이의 인접한 제2 전기적 접촉부들 사이에 있는 접촉 표면의 영역 내에 제공된다. 흡수층을 접촉 표면 상에 제공함으로써, 활성층으로부터 접촉 표면을 향해 방출된 광은, 잠재적으로 발광 표면을 향해 다시 반사되기보다는 흡수층에 의해 흡수될 수 있다. 따라서, 흡수층은 인접한 발광 소자들 사이의 간섭을 감소시킬 수 있다.
일부 구현예에서, 제1 전기적 접촉층은 발광 표면 상에 제공된다. 일부 구현예에서, 반사방지층은 제1 전기적 접촉층 및 발광 표면 사이에 제공된다. 예를 들면, 반사방지층은 다공성 반도체층을 포함하는 반면에, 공통의 제1 접촉층은 투명한 전도성 산화물, 예를 들면, 인듐 주석 산화물(Indium Tin Oxide; ITO)을 포함할 수 있다.
일부 구현예에서, 제1 전기적 접촉층은 발광 표면 및 반사방지층 사이에 제공된다. 반사방지층은 SiO2를 포함하는 반면에, 제1 전기적 접촉층은 투명한 전도성 산화물, 예를 들면, 인듐 주석 산화물을 포함할 수 있다.
일부 구현예에서, 반사방지층은 적어도 30%의 면적 다공률을 갖는 다공성 반도체층을 포함한다. 예를 들면, 다공성 반도체층은 3족 질화물 층을 포함할 수 있다. 일부 구현예에서, 다공성 반도체층은 다공성 처리 공정(porosity treatment process)을 거친 3족 질화물 반도체층으로부터 형성될 수 있다. 예를 들면, 일부 구현예에서, 다공성 반도체층은 n-형 도핑된 3족 질화물을 포함하는 제3 반도체층으로부터 형성될 수 있다. 3족 질화물 반도체층의 면적 다공률 증가는 3족 질화물 반도체층의 굴절률을 변화시켜 (형성된 층(as-formed layer)의 굴절률에 대해), 다공성 반도체층이 반사방지층으로 사용되기에 적합할 수 있도록 한다. 물론, 면적 공극률이 다공성 반도체층의 공극률을 평가하기 위한 한 가능한 방법일 뿐임을 이해할 것이다. 공극률, 예를 들면, 부피 공극률(volumetric porosity)을 특성화하는 다른 방법들 또한 반사반지층으로 사용되기에 적합한 다공성 반도체층을 제공할 수 있다.
일부 구현예에서, 발광 소자 어레이에서 각각의 제2 전기적 접촉부의 피치(pitch)는 5 μm, 또는 2 μm 이하이다. 이와 같이, 인접한 제2 전기적 접촉부들의 중심은 5 μm, 또는 2 μm 이하로 이격되어 있다. 어레이의 피치가 감소되면, 각 발광 소자의 활성 영역의 크기 또한 감소된다. 5 μm, 또는 2 μm 이하의 피치를 갖는 소자의 경우, 각 발광 소자에 의해 발생된 광의 양을 증가시키기 위해 가능한 활성 영역을 최대한 활용하는 것이 중요하다.
일부 구현예에서, 제1 전기적 접촉층은 발광 표면 상에 제공된 투명한 전도성 산화물을 포함한다. 제1 전기적 접촉부는 활성층에 의해 발생된 광의 제1 파장에 대해 실질적으로 투명할 수 있다. 제1 전기적 접촉층은 실질적으로 연속적인 층으로서 발광 표면에 걸쳐 제공될 수 있다. 따라서, 발광 소자 어레이는 자체의 정렬 단계, 또는 임의의 패터닝을 필요로 하지 않는 공정을 사용하여 공통의 제1 전기적 접촉부가 제공될 수 있다. 따라서, 발광 소자는 복수의 자체-정렬된, 실질적으로 연속적인 층들, 및 제2 전기적 접촉부들의 어레이를 포함하는 소자로 형성될 수 있다.
일부 구현예에서, 제1 전기적 접촉층은 반도체층에 대한 전기적 접촉부들을 형성하기 위한 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 일부 구현예에서, 발광 스택은 제1 반도체층과 접촉 표면 사이의 활성층을 통해 연장되는 발광 스택에 제공되는 비아 반도체 부분(via semiconducting portion)을 더 포함한다. 제1 전기적 접촉층은 비아 반도체 부분과 전기적으로 접촉된 접촉 표면 상에 제공된다. 일부 구현예에서, 제1 전기적 접촉층은 제1 전기적 접촉부의 외주(perimeter first electrical contact)로서 제공될 수 있다. 제1 전기적 접촉부의 외주는 모든 제2 전기적 접촉부들을 둘러싸도록 구성될 수 있다. 제1 전기적 접촉부의 외주는 대응하는 비아 반도체 부분과 정렬된 발광 스택의 접촉 표면 상에 제공될 수 있다.
일부 구현예에서, 제1 전기적 접촉층은 발광 표면 상에 제공된 제1 전기적 접촉부의 외주로서 제공될 수 있다. 효과적으로는, 상기 전기적 접촉부의 외주는 발광 표면 상의 개구를 정의할 수 있고, 이때, 상기 개구는 제2 전기적 접촉부들 (30)의 어레이와 정렬된다. 이러 이유로, 전기적 접촉부의 외주 배치는 투명한 산화물로부터 제1 전기적 접촉을 형성하는 것에 대한 대안을 제공할 수 있다. 전기적 접촉부의 외주의 형성은 추가 정렬 및 패터닝 단계를 포함할 수 있다.
일부 구현예에서, 제1 전기적 접촉층 및 반사방지층은 발광 표면 상에 형성되어 발광 스택의 발광 표면과 그 주변 사이에 단계적 굴절률 인터페이스(graded refractive index interface)를 형성할 수 있다. 이런 이유로, 반사방지층 및 제1 전기적 접촉층은 반사방지 및 전기적 접촉 기능성 둘 모두를 갖는 단계적 굴절률 (graded refractive index; GRIN) 구조를 형성하도록 구성될 수 있다. GRIN 구조는 복수의 층들 중 적어도 하나가 제1 전기적 접촉층을 제공하고, 적어도 하나의 다른 층이 반사방지층을 제공하는 복수의 층들을 포함할 수 있다. 복수의 층들은 인터페이스에서 발광 표면과 그 주변 사이에 단계적 굴절률을 제공하여 반사를 감소시키기 위해 형성된다. 일부 구현예에서, 제1 전기적 접촉층 및 반사방지층을 포함하는 GRIN 구조는 실질적으로 동일한 재료, 예를 들면, 투명한 전도성 산화물을 포함할 수 있다.
발광 스택은 복수의 3족 질화물 층들을 포함한다. 일부 구현예에서, 발광 스택은 복수의 일반적으로 평평한 3족 질화물 층들로부터 형성된다. 발광 스택은 복수의 3족 질화물 층들로부터 형성될 수 있으며, 발광 스택으로 조립될 때 전류의 인가에 반응하여 광을 발생시키도록 구성된다. 예를 들면, 일부 구현예에서, 발광 스택은 제1 반도체층, 제2 반도체층 및 활성층을 포함한다.
일부 구현예에서, 제1 반도체층은 n-형 도핑된 3족 질화물을 포함한다. 일부 구현예에서, 제2 반도체층은 p-형 도핑된 3족 질화물을 포함한다. 일부 구현예에서 활성층은 3족 질화물들을 포함하는 다중 양자 우물 층들을 포함한다.
일부 구현예에서, 활성층은 발광 소자 어레이의 적어도 2개의 인접한 발광 소자들 사이에서 연속적인 층으로서 연장된다. 이런 이유로, 활성층은 활성층의 임의의 패터닝 없이 어레이의 발광 소자들을 제공할 수 있다. 즉, 각각의 발광 소자를 위한 활성층은 발광 소자들의 어레이를 제공하기 위해 메사 구조 또는 다른 패터닝을 활용하지 않는다. 오히려, 발광 스택은 제2 전기적 접촉부들의 어레이의 배치에 기초하여 광을 방출한다.
본 개시의 제2 측면에 따르면, 발광 소자 어레이를 형성하는 방법이 제공된다. 상기 방법은:
기판의 기판 표면 상에 발광 스택을 형성하는 단계로서, 상기 발광 스택은 상기 기판 표면과 접촉하는 발광 표면과 상기 발광 스택의 대향하는 면 상에 접촉 표면을 가지며, 하기:
상기 기판 표면을 향해 제공된 제1 반도체층;
상기 발광 스택의 접촉 표면을 향해 제공된 제2 반도체층; 및
상기 제1 반도체층 및 상기 제2 반도체층 사이에 제공된 활성층으로서, 상기 활성층은 제1 파장을 갖는 광을 발생시키도록 구성된, 활성층;를 포함하는 복수의 3족 질화물 층들을 형성하는 것을 포함하여 상기 발광 스택을 형성하되, 상기 발광 스택의 발광 표면 및 접촉 표면은 서로 평행하게 형성되고 상기 복수의 3족 질화물 층들과 정렬되는 것인, 단계;
상기 발광 스택의 접촉 표면 상에 제2 전기적 접촉부들의 어레이를 형성하는 단계로서, 각각의 제2 전기적 접촉부는 상기 제1 반도체층 및 상기 제2 전기적 접촉 사이에서 발광 소자를 정의하며, 각각의 제2 전기적 접촉부는 다른 제2 전기적 접촉부들과 이격되어 발광 소자들의 2차원 어레이를 형성하는 것인, 단계;
상기 발광 스택의 발광 표면을 노출시키기 위해 상기 발광 스택으로부터 상기 기판을 제거하는 단계;
상기 발광 스택 상에 제1 전기적 접촉층을 형성하는 단계로서, 상기 제1 전기적 접촉층은 상기 제1 반도체층과 전기적으로 접촉하도록 구성된 것인, 단계; 및
상기 발광 표면 상에 반사방지층을 형성하는 단계로서, 상기 반사방지층은 상기 발광 스택에 의해 발생된 광의 광 추출 효율을 증가시키도록 구성된 것인, 단계;를 포함한다.
따라서, 본 개시의 제2 측면의 방법은 본 개시의 제1 측면에 따른 발광 소자 어레이를 제공할 수 있다. 이러한 이유로, 본 개시의 제2 측면의 방법은 본 개시의 제1 측면에 대해 상기에서 논의된 바와 같은, 선택적인 특성들 및 관련된 이점들을 형성하는 단계들을 포함할 수 있다.
본 개시의 제2 측면에 따른 방법은 기판 상에 발광 스택을 형성하는 것을 포함한다. 이런 이유로, 발광 스택은 기판을 제거하기 전에 기판 상에서 모놀리식으로(monolithically) 형성될 수 있다. 발광 스택의 모놀리식 형성은 자체-정렬된 공정이다. 즉, 발광 스택은 임의의 패터닝 단계들 없이 형성되며, 소자의 복잡성을 감소시킬 뿐만 아니라 소자들 사이에 포함될 수 있는 정렬 오차(alignment tolerance)들을 감소시킨다. 정렬 오차들을 감소시키는 것은 소자 피치에 대한 활성 영역의 크기가 증가될 수 있으므로 작은 피치 소자들에 대해 특히 유리할 수 있다.
일부 구현예에서, 반사방지층을 형성하는 단계는 3족 질화물, 및 발광 표면 상에 적어도 x 1018 cm-3의 도너 밀도(donor density)를 포함하는 제3 반도체층을 형성하고, 상기 제3 반도체층을 다공성 처리 공정에 적용하여 제3 반도체층의 면적 공극률을 적어도 30%로 증가시키는 단계를 포함한다. 3족 질화물로부터 반사방지층을 형성하는 것에 의해, 반사방지층은 기판 상에 발광 스택을 형성하는 공정의 일부로서 제3 반도체층으로 증착(deposition)될 수 있다. 즉, 제3 반도체층은 발광 스택과 함께 모놀리식으로 형성될 수 있다.
- 도 1은 본 개시의 구현예에 따른 발광 소자 어레이의 단면도를 나타낸다;
- 도 2는 도 1에 나타낸 발광 소자 어레이의 주석 표시된(annotated) 단면도를 나타낸다;
- 도 3은 GaN 상에서 50 nm의 티타늄의 흡수율 그래프를 나타낸다;
- 도 4는 GaN 상에서 50 nm의 니켈의 흡수율 그래프를 나타낸다;
- 도 5a는 반사방지층이 없는 발광 스택의 도면을 나타낸다;
- 도 5b는 상이한 입사각에 대해, 발광 스택과 공기 사이의 발광 인터페이스에서 반사율 그래프를 나타낸다;
- 도 6a는 발광 스택 및 반사방지층의 도면을 나타낸다;
- 도 6b는 상이한 입사각에서 도 6a의 발광 스택 및 반사방지층의 반사율 그래프를 나타낸다;
- 도 7은 발광 표면 상에 형성된 2개의 층들을 갖는 발광 스택의 도면을 나타낸다;
- 도 8은 반사방지층 및 공통의 투명한 전도성 산화물 접촉층을 갖는 발광 스택의 도면을 나타낸다;
- 도 9는 도 8에 나타낸 구조의 반사율 그래프를 나타낸다;
- 도 10은 SiO2 반사방지층 및 공통의 투명한 전도성 산화물 접촉층을 갖는 발광 스택의 도면을 나타낸다;
- 도 11은 도 10에 나타낸 구조의 반사율 그래프를 나타낸다;
- 도 12는 복수의 서브층들 및 공통의 투명한 전도성 산화물 접촉층을 포함하는 반사방지층을 갖는 발광 스택의 도면을 나타낸다;
- 도 13은 도 12에 나타낸 구조의 반사율 그래프를 나타낸다;
- 도 14는 단계적 굴절률 인터페이스를 제공하도록 배치된 반사방지층 및 투명한 전도성 산화물 접촉층을 갖는 발광 스택의 도면을 나타낸다;
- 도 15는 본 개시의 제2 구현예에 따른 발광 소자 어레이의 단면도를 나타낸다;
- 도 16은 본 개시의 제3 구현예에 따른 발광 소자 어레이의 단면도를 나타낸다;
- 도 17a, 17b, 17c, 17d, 및 17e는 본 개시의 제4 구현예에 따른 발광 소자 어레이를 형성하기 위한 공정 흐름의 단면도를 나타낸다;
- 도 18은 발광 소자 어레이의 접촉 표면의 평면도를 나타낸다.
본 개시의 제1 구현예에 따르면, 발광 소자 어레이 (1)가 제공된다. 발광 소자 어레이 (1)는 발광 스택 (10), 공통의 제1 접촉층 (40), 제2 전기적 접촉부들 (30)의 어레이, 및 반사방지층 (20), 및 흡수층 (50)을 포함한다. 제1 구현예에 따른 발광 소자 어레이 (1)의 단면은 도 1에 나타나 있다.
도 1에 나타낸 바와 같이, 발광 스택 (10)은 접촉 표면 (11) 및 발광 표면 (12)를 갖는다. 발광 표면 (12) 및 접촉 표면 (11)은 발광 스택 (10)의 (대향하는) 주요 표면들이다. 발광 스택 (10)은 또한 접촉 표면 (11)에서 발광 표면 (12)까지 연장된 측벽 표면 (16)을 포함한다. 도 1에 나타낸 단면은 발광 소자 어레이의 중앙 영역에 있는 발광 소자 어레이 (1)의 일부, 및 측벽 표면들 (16) 중 하나를 향해 있는 발광 소자 어레이의 일부를 나타낸다. 발광 스택 (10)의 발광 표면 (12) 및 접촉 표면 (11)은 서로 평행하다. 이런 이유로, 발광 표면 (12) 및 접촉 표면 (11)은 서로 평행한 평면들에서 연장되는 실질적으로 연속적인 표면들이다. 발광 표면 (12) 및 접촉 표면 (11)의 평행 성질은, 발광 표면 (12) 또는 접촉 표면 (11) 상에서 광의 입사각이 임계각보다 큰 경우에, 발광 스택 (10) 내에서 발생된 광이 발광 표면 (12) 및 접촉 표면 (11) 사이에서 내부로 전반사되는 것을 가능하게 한다.
발광 스택 (10)은 복수의 3족 질화물 층들을 포함한다. 복수의 3족 질화물 층들은 발광 스택 (10) 내에 발광 영역을 제공하도록 구성된다. 도 1에 나타낸 바와 같이, 발광 스택 (10)은 제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15)을 포함한다. 활성층 (14)은 제1 반도체층 (13) 및 제2 반도체층 (15) 사이에 배치된다. 도 1의 구현예에 나타낸 바와 같이, 제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15) 모두 서로의 상부에 형성된 실질적으로 연속적인 층들이다. 이와 같이, 발광 스택의 층들은 일반적으로 동일-평면(co-planar) 상에 있다.
도 1의 구현예에서, 제1 반도체층 (13)은 3족 질화물을 포함한다. 일부 구현예에서, 제1 반도체층 (13)은 GaN을 포함한다. 일부 구현예에서, 제1 반도체층 (13)은 n-형 도펀트로 도핑된 3족 질화물을 포함한다. 예를 들면, 제1 반도체층 (13)은 n-형 도핑된 GaN을 포함할 수 있다. 임의의 적합한 n-형 도펀트는 제1 반도체층을 n-형 도핑하는데 사용할 수 있으며, 예를 들면, Si, 또는 Ge이 있다.
활성층 (14)는 제1 파장을 갖는 광을 발생시키도록 구성된다. 이런 이유로, 활성층 (14)는 발광 스택 (10)의 광 발생 영역을 제공하도록 구성된다. 일부 구현예에서, 활성층은 복수의 양자 우물 층들을 포함할 수 있다. 따라서, 활성층 (14)는 적어도 400 nm의 파장인 제1 파장의 광을 발생시키도록 구성될 수 있다. 일부 구현예에서, 제1 파장의 광은 650 nm 이하, 500 nm 이하의 파장을 가질 수 있다. 이런 이유로, 제1 구현예의 활성층 (14)은 실질적으로 눈에 보이는 광을 발생시키도록 구성될 수 있다.
활성층 (14)는 광자 발생을 위한 하나 이상의 양자 우물을 포함할 수 있다. 양자 우물은 상이한 밴드갭(bandgap)들을 갖는 복수의 3족 질화물들의 층들로부터 형성될 수 있다. 일부 구현예에서, In을 포함하는 3족 질화물 합금은 양자 우물을 형성하는데 사용될 수 있다. 3족 질화물들을 포함하는 LED를 위한 다중 양자 우물 활성층들은 당업자에게 공지되어 있다. 일부 구현예에서, GaN 및 InGaN의 교대층(alternating layer)들을 포함하는 활성층 (14)이 제공될 수 있다.
제2 반도체층 (15)는 p-형 도핑될 수 있다. 이런 이유로, 제2 반도체층 (15)는 p-형 도펀트, 예를 들면, Mg를 포함할 수 있다. 예를 들면, 도 1의 구현예에서, 제2 반도체층은 Mg로 p-형 도핑된 GaN을 포함한다.
제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15)은 3족 질화물들을 형성하는 임의의 적합한 공정에 의해 형성될 수 있다. 예를 들면, 일부 구현예에서 발광 스택 (10)의 층들은 유기 금속 화학 기상 증착 (metal organo chemical vapour deposition; MOCVD) 공정, 분자 빔 에피택시 (molecular beam epitaxy; MBE), 또는 임의의 다른 적합한 방법을 사용하여 형성될 수 있다. 일부 구현예에서, 예를 들면, 도 1의 구현예에서, 발광 스택 (10)의 층들은 모놀리식 구조로서 단일 증착 공정으로 형성될 수 있다. 발광 스택 (10)의 층들은 기판 상에서 형성될 수 있다 (나타내지 않음). 발광 소자 스택 (10)은 기판 상에서, 제1 반도체층 (13)이 먼저 형성된 후에 활성층 (14)이 형성되고, 이어서 제2 반도체층 (15)이 형성됨으로써 형성될 수 있다. 다른 전자 층들(electronics layers) 또한 발광 소자 스택에 포함될 수 있다 (나타내지 않음). 예를 들면, 전자 차단층(electron blocking layer) 또는 제3 반도체층 (하기에서 논의됨) 또한 발광 스택 (10)을 형성하는 공정의 일부로서 형성될 수 있다.
도 1에 나타낸 바와 같이, 반사방지층 (20)은 발광 스택 (10)의 발광 표면 (12) 상에서 형성된다. 반사방지층 (20)은 발광 표면 (12)에서 발광 소자 어레이 및 주변 공기 사이의 인터페이스에서 제1 파장의 광의 반사를 감소시키도록 구성된다. 반사방지층 (20)은 당업자에게 공지된 임의의 적합한 반사방지층을 사용하여 제공될 수 있다. 예를 들면, 도 1의 구현예에서, 반사방지층 (20)은 제2 반도체층 (15)의 굴절률 이하 및 공기의 굴절률 초과의 굴절률을 갖는 재료를 포함한다. 반사방지는 또한 발광 표면 (12)에 수직인 방향으로 제1 파장 두께의 약 1/4인 두께를 갖는다.
도 1의 구현예에서, 반사방지층 (20)은 다공성 반도체층이다. 다공성 반도체층은 하기에서 더 상세히 논의된다. 반사방지층 (20)은 임계각(θc)보다 작은 입사각에서 발광 표면 (12) 상에 입사되는 광의 광 추출 효율을 증가시키기 위해 발광 표면 (12)에 제공된다.
도 1에 나타낸 바와 같이, 발광 소자 어레이 (1)는 제2 전기적 접촉부들 (30)의 어레이를 포함한다. 제2 전기적 접촉부들 (30)의 어레이는 발광 스택 (10)의 접촉 표면 (11) 상에 제공된다. 각각의 제2 전기적 접촉부 (30)는 제1 반도체층 (13) 및 각각의 제2 전기적 접촉부 (30) 사이에서 발광 소자를 정의한다. 도 1에 나타낸 바와 같이, 제2 전기적 접촉부들 (30)은 제2 전기적 접촉부들 (30)의 어레이를 형성하기 위해 서로 이격되어 있다. 결론적으로, 각각의 제2 전기적 접촉부 (30)가 발광 소자를 정의함에 따라, 제2 전기적 접촉부들 (30)의 어레이는 발광 소자 어레이에서 발광 소자들의 배치를 정의한다. 각각의 제2 전기적 접촉부 (30)는 각각의 발광 소자가 다른 발광 소자들과 독립적으로 제어되는 것을 가능하게 한다. 제2 전기적 접촉부들에 전압을 인가하는 것은 제3 전기적 접촉부 및 제1 반도제층 (13) 사이에 국소화된 전기장을 제공하여, 활성층(14)이 광을 발생시키도록 한다.
활성층 (14)에서 광의 발생은 제2 전기적 접촉부들 (30)과 중첩되는 활성층의 영역들에 국소화된다. 이런 이유로, 활성층 (14)은 복수의 광 발생 영역들을 포함한다. 각각의 광 발생 영역은 각각의 제2 전기적 접촉부와 정렬된다. 각각의 광 발생 영역은 일반적으로 각각의 발광 표면 (12)과 평행한 평면에서 제2 전기적 접촉부 (30)와 유사한 단면적을 갖는다.
각 활성층 (14)의 발광 영역은 모든 방향으로 방출되는 광을 발생시킨다. 각 발광 영역에 의해 발생된 광의 일부는 발광 표면 (12)를 향해 활성층 (14)에 수직인 방향으로 투과된다.
도 2에 나타낸 바와 같이, 법선에 대해 임계각보다 작은 각도 (θ1 < θc)로 발광 표면 (12)에 입사된 광은 발광 표면 (12)을 적어도 부분적으로 투과될 것이다. 예를 들면, 활성층 (14)에 수직인 방향으로 활성층 (14)에 의해 발생된 광은 발광 표면(12)을 일반적으로 투과될 것이다. 임계각 (θC) 이상의 각도로 발광 표면 (12)상에 입사되는 광은 발광 스택 (10) 내부로 전반사될 것이다. 이러한 이유로, 법선에 대해 적어도 임계각의 각도로 발광 표면 (12) 상에 입사되는 광은 발광 표면 (12)을 투과하지 않을 것이다. 따라서, 전반사 및 임계각은 발광 소자로부터 방출된 광을 방출 각도의 서브세트(subset)로 제한하기 위해 사용된다.
제2 전기적 접촉부들 (30)은 제2 반도체층 (15)에 대한 옴 접촉(Ohmic contact)을 형성하기 위한 임의의 적합한 물질일을 포함할 수 있다. 예를 들면, 일부 구현예에서 제2 전기적 접촉부들 (30)은 하나 이상의 금속층, 예를 들면, 금, 니켈, 또는 티타늄을 포함할 수 있다. 제2 전기적 접촉부들 (30)은 2차원 어레이로서 접촉 표면 (11) 상에 배치될 수 있다. 일부 구현예에서, 제2 전기적 접촉부들 (30)은 4각형-패킹 어레이(square-packed array), 또는 6각형-패킹 어레이(hexagonally-packed array)로 배치될 수 있다. 제1 구현예에서, 제2 전기적 접촉부들 (30)은 발광 소자들의 어레이를 정의하기 위해 서로 규칙적으로 이격되어 있다. 제2 전기적 접촉부들 (30)은 서로 이격되어 개별 발광 소자들이 서로 독립적으로 제어되는 것을 가능하게 한다.
본 개시의 구현예에서, 제2 전기적 접촉부들 (30)은 서로 이격되어 피치를 갖는 발광 소자들의 어레이를 제공한다. 본 개시에서 발광 소자 어레이 (1)의 피치는 인접한 제2 전기적 접촉부들 (30)의 중심간 간격을 지칭한다. 또한, 피치는 제2 전기적 접촉부들 (30)의 어레이에서 인접한 제2 전기적 접촉부들 사이의 중심간 간격의 최소값을 지칭한다. 즉, 예를 들면, 4각형-패킹 어레이에서, 피치는 대각선 방향이 아닌, 행 및/또는 열에서 인접한 제2 전기적 접촉부들 사이의 중심간 간격을 지칭한다. 일부 구현예에서, 발광 소자 어레이에서 각각의 제2 전기적 접촉부의 피치는 5 μm 이하, 또는 2 μm 이하일 수 있다. 따라서, 각 제2 전기적 접촉부들의 피치들은 마이크로 발광 소자들의 어레이를 정의할 수 있고, 이때, 마이크로 각 발광 소자의 피치는 5 μm 또는 2 μm 이하이다.
주어진 발광 소자 피치에 대해, 발광 소자의 제1 부분은 제2 전기적 접촉부들 (30)에 의해 차지될 수 있다. 발광 소자의 제2 부분은 인접한 제 2 전기적 접촉부들 (30) 사이의 간격에 기여할 수 있다. 일부 구현예에서, 제2 전기적 접촉부들 (30) 사이에 제공될 간격은 적어도 500 nm일 수 있다. 제2 전기적 접촉부들 (30) 사이에 제공될 간격의 양은 발광 소자 피치의 크기가 증가됨에 따라 크게 변하지 않을 수 있다. 따라서, 소자 크기가 증가함에 따라, 제2 전기적 접촉부가 아닌, 소자 간격을 위해 사용되는 발광 소자 피치의 비율(fraction)이 감소될 것이다.
도 1에 나타낸 바와 같이, 공통의 제1 접촉층 (40)이 발광 표면 (12) 상에 제공된다. 도 1의 구현예에서, 공통의 제1 접촉층 (40)이 발광 스택 (10)의 발광 표면 (12) 및 반사방지층 (20)을 덮도록 제공된다. 이러한 이유로, 반사방지층 (20)은 발광 스택 (10) 및 공통의 제1 접촉층 (40) 사이에 제공된다. 일부 구현예에서, 반사방지층 (20) 및 공통의 제1 접촉층은 반대 배열(opposite arrangement)로 제공될 수 있다 (즉, 발광 스택 (10) 및 반사방지층 (20) 사이에 제공된 제1 접촉층(40)).
도 1의 구현예에서, 공통의 제1 접촉층 (40)은 투명한 전도성 산화물을 포함한다. 투명한 전도성 산화물은 제1 파장에 대해 일반적으로 투명하고 반사 방지층 (20)을 통해 제1 반도체층 (13)과 옴 접촉을 형성하도록 구성된다. 예를 들면, 일부 구현예에서, 투명한 전도성 산화물은 제1 파장의 광에 대해 적어도 90%의 투과도를 가질 수 있다.
도 1에 나타낸 바와 같이, 공통의 제1 접촉층 (40)은 발광 표면 (12)에 걸쳐 실질적으로 연속적인 층으로 제공된다. 공통의 제1 접촉층 (40)은 발광 소자 어레이 (1)의 발광 소자 각각에 대해 제1 접촉부를 제공한다. 이러한 이유로, 제1 구현예의 발광 소자 어레이 (1)는 자체-정렬된 공정 단계에서 공통의 제1 접촉층을 발광 소자 어레이의 소자들에 효율적으로 제공한다.
도 2에 나타낸 바와 같이, 활성층으로부터의 광이 발광 표면 (12)을 통해 발광 스택에서 주변 환경으로 이동하면, 광이 굴절된다. 광의 굴절은 소자로부터 출력(output)되면서 법선에 대한 방출 각도 (도 2에서 θ2)를 증가시킨다. 이러한 굴절은 인접한 발광 소자들 사이에서 간섭의 출현을 더 감소시킨다. 발광 소자 어레이 (1)를 관찰한 자 (예를 들면, 도 2에 나타낸 바와 같이)는 상대적으로 좁은 시야 각도에서 각각의 발광 소자로부터 광을 받는다. 임계각에 도달하는 입사각으로 발생된 광은 굴절되어 관찰자는 이 광을 관찰할 수 없다. 이러한 이유로, 발광 소자들 사이에서 간섭의 출현은 감소 또는 제거된다.
제1 구현예의 발광 소자 어레이 (1)는 또한 흡수층 (50)을 포함한다. 흡수층 (50)은 활성층 (14)에 의해 발생된 제1 파장의 광을 흡수하도록 구성된다. 흡수층 (50)은 발광 스택 (10)상에 제공되어 제1 파장의 광의 방출이 바람직하지 않은 발광 스택의 영역들을 덮을 수 있다. 흡수층 (50)은 또한 내부로 전반사된 발광 스택 (10) 내 광을 흡수하는 수단을 제공한다.
도 1의 구현예에서, 흡수층 (50)은 발광 스택 (10)의 측벽 표면들 (16) 중 적어도 하나 상에 제공된다. 흡수층 (50)은 측벽 표면 (16) 상에 실질적으로 연속적인 층으로 제공될 수 있다. 도 1에 나타낸 바와 같이, 흡수층의 제1 부분 (51)이 발광 스택 (10)의 전체 측벽 표면 (16)을 실질적으로 덮는다.
흡수층 (50)은 또한 발광 스택(10)의 다른 표면들 상에, 예를 들면, 발광 표면 (12)의 외주에 제공될 수 있다. 도 1에 나타낸 바와 같이, 흡수층의 제2 부분 (52) 또한 발광 스택 (10)의 다른 표면들 상에, 예를 들면, 발광 표면 (12)의 외주에 제공되어 발광 표면 (12)의 모서리 영역을 정의한다. 발광 표면 (12)의 외주에 제공된 흡수층의 제2 부분 (52)는 발광 스택 (10)의 측벽 표면들의 존재로 인한 원치 않은 광학적 효과들을 감소 또는 제거하는데 도움이 될 수 있다.
흡수층 (50)은 제1 파장의 광을 흡수하도록 구성된 임의의 적합한 물질일 수 있다. 활성층 (14)이 440 nm 내지 500 nm의 제1 파장을 갖는 광을 방출하도록 구성된 도 1의 구현예에서, 흡수층 (50)은 Ni 또는 Ti와 같은 금속의 층을 포함할 수 있다. 도 3a는 GaN 기판 (도 3b에 나타낸 도면) 상의 Ti의 50 nm 층을 포함하는 흡수층에 대한 흡수율 플롯을 나타낸다. 도 3은 GaN 기판 상의 Ni의 50 nm 층에 대한 흡수율 그래프를 나타낸다. 이러한 이유로, 금속 박막 (예를 들면, 500 nm 미만의 두께를 가짐)이 적합합 흡수층을 제공하는데 사용될 수 있음이 이해될 것이다.
앞서 논의된 바와 같이, 반사방지층 (20)은 다공성 반도체층을 포함할 수 있다. 상기 다공성 반도체층은 도 5a, 5b, 6a 및 6b를 참조하여 지금부터 논의된다.
도 5a는 발광 표면 (12) 상에 제공되는 반사반지층이 없는 발광 스택 (10)의 개략도를 나타낸다. 이러한 이유로, 발광 표면 (12)은 n-형 도핑된 GaN을 포함하는 제1 반도체층 (13)과 공기 사이의 인터페이스이다. 도 5a에 나타낸 바와 같이, 활성층 (14)으로부터 발광 표면 (12) 상에 입사되는 광은 입사각이 임계각보다 작은 경우에 부분적으로 발광 표면(12)을 투과하거나 (즉, 광의 일부는 반사될 수 있음), 입사각이 임계각보다 큰 경우에 내부로 전반사한다.
도 5b는 제1 반도체층 (13) 및 공기 사이의 인터페이스에서 상이한 파장의 광에 대한 반사율 플롯을 나타낸다. 도 5b는 a) 발광 표면 (12)에 수직인 각도, 법선에 대해 20도인 각도, 및 c) 법선에 대해 24도인 각도로 발광 표면 상에 입사되는 광에 대한 흡수율을 나타낸다. 도 5b로부터, 발광 스택 (10) 및 공기 사이의 인터페이스는 발광 표면에 수직으로 입사하거나, 수직 입사각에 가까운 각도로 입사하는 광에 대해 반사율이 높을 수 있음을 이해할 것이다. 약 450 nm의 파장을 갖는 광에 대한 반사율은 입사각이 임계각에 도달함에 따라 0.2 바로 아래에서 1.0까지 증가한다. n-형 도핑된 GaN 경우, 임계각은 약 24도이다. 24도를 초과하는 입사각은 광의 내부 전반사를 초래할 것이다.
도 6a는 발광 표면 (12) 상에 제공되는 반사방지층 (20)이 있는 발광 스택 (10)에 대한 개략도를 나타낸다. 반사방지층 (20)은 GaN의 면적 공극률을 적어도 30%로 증가시키기 위해 다공성 처리 공정을 거친 n-형 도핑된 GaN을 포함한다. 다공성 처리 공정은 하기에서 더 상세히 논의된다. 도 6a의 개략도에서, GaN의 면적 공극률은 약 70%이다.
도 6b는 다공성 반도체층을 포함하는 도 6의 구조에 대해 발광 스택 및 공기 사이의 반사율 그래프를 나타낸다. 도 6b에 나타낸 바와 같이, 발광 표면 (12)에 대해 일반적으로 수직인 방향으로 발광 표면 (12)에 임사하는 광의 경우, 400 nm 내지 700 nm 범위 내의 모든 파장들에 대한 반사율은 0.1 미만이다. 입사각이 20도까지 증가함에 따라, 반사율은 0.1 미만으로 유지된다. 따라서, 반사방지층 (20)은 관찰자에 의해 관찰하기에 적합한 방출 각도로 발광 소자 어레이로부터 방출될 각도에서 광의 반사율을 상당히 감소시는데 사용될 수 있다. 도 6b에 나타낸 바와 같이, 입사각이 24도까지 증가함에 따라, 인터페이스에서 반사율은 0.8을 초과하여 상당히 증가한다. 물론, 도 2에 첨부된 정보로부터, 더 넓은 입사각은 발광 표면 (12)에서 일어나는 굴절로 인해 관찰가능한 광의 방출을 일으킬 가능성이 낮다는 것이 이해될 것이다. 따라서, 20°를 초과하는 입사각에서 반사율은 발광 소자 어레이 (1)에 의해 관찰가능한 광의 출력에 영향을 미치지 않는다.
도 6a에 나타낸 바와 같이, 1/4 파장 반사방지층 (20)을 제공하도록 반사방지층 (20)의 두께가 선택된다. 이러한 이유로, 반사방지층의 두께는 λ0 /4 np로 선택되며, 이때, np는 λ0에서 반사방지층 (20)의 굴절률이다. 반사방지층 (20)이 다공성 반도체층으로 제공되는 구현예에서, 다공성 반도체층의 굴절률 np는 다공성 반도체층의 공극률에 따라 달라질 수 있다. 일반적으로, 다공성 반도체층의 공극률이 증가함에 따라, 다공성 반도체층의 굴절률이 감소될 수 있다. 예를 들면, 다공성 반도체층이 GaN을 포함하는 일부 구현예에서, 면적 공극률 및 굴절률 사이의 하기 관계를 하기 표 1에서 확인될 수 있다.
[표 1]
Figure pct00001
이러한 이유로, 반사방지층 (20)으로 작용하는 다공성 반도체층의 두께는 제1 파장의 파장, 및 반도체층의 공극률에 의존적일 것이다. 일부 구현예에서, 60% 이상의 면적 공극률 및/또는 80% 이하의 면적 공극률을 갖는 다공성 반도체층은 굴절률이 약 x-y이 되도록 선택될 수 있다. 도 6a의 구현예에서, 다공성 반도체층은 70%의 면적 공극률을 갖는다.
일부 구현예에서, 반사방지층 (20)은 다공성 반도체 서브층(sublayer)들의 스택에 의해 제공될 수 있다. 다공성 반도체 서브층들의 스택은 상이한 공극률을 가져, 반사방지층 (20)을 통한 굴절률이 다양할 수 있다. 각각의 다공성 반도체 서브층은, 반도체 서브층에 다공성 처리 공정을 적용하여 대응하는 제3 반도체 서브층으로부터 형성된다. 반도체 서브층의 (면적) 공극률은 하기에서 더 상세히 논의되는 바와 같이, 각 제3 반도체 서브층의 도핑 밀도(doping density)의 제어를 통해 제어될 수 있다. 각 다공성 반도체 서브층의 공극률은 각 다공성 반도체 서브층에 원하는 굴절률을 제공하도록 선택될 수 있다. 또한, 각 다공성 반도체 서브층의 두께 (발광 표면 (12)과 수직인 방향), 및 다공성 반도체 서브층들의 수 각각은 원하는 광학적 특성들을 갖는 반사방지층 (20)을 제공하기 위해 선택될 수 있다.
다공성 반도체층으로부터 반사방지층 (20)을 형성하는 것에 의해, 발광 스택 (10)을 형성하는 공정의 일부로서 전구체 물질로부터 다공성 반도체층을 형성하는 것이 가능하다. 이러한 이유로, 발광 소자 어레이 (1)를 형성하는 방법은 발광 표면 (12) 상에 제3 반도체층을 형성하는 단계를 포함할 수 있다. 제3 반도체층은 3족 질화물을 포함하고 적어도 1 x 1018 cm-3의 도너 밀도를 갖는다. 이러한 이유로, 제3 반도체층은 상대적으로 고도로 도핑된 3족 질화물 반도체이다. 제3 반도체층은 제1 반도체층보다 높은 도핑 농도 갖도록 도핑될 수 있어, 후속 다공성 처리 공정이 제1 반도체층 (13)이 아닌 제3 반도체층에 선택적으로 영향을 미쳐 반사방지층 (20) 및 제1 반도체층 (13) 사이의 뚜렷한 경계를 제공할 수 있다. 예를 들면, 제1 구현예에서, 제1 반도체층 (13)은 1 x 1017 cm-3 이상 및 1 x 1018 cm-3 이하의 n-형 도핑 밀도를 가지고, 제3 반도체층은 적어도 1 x 1018 cm-3, 바람직하게는 적어도 5 x 1018 cm-3의 n-형 도핑 밀도를 갖도록 형성된다.
도 1의 구현예에서, 반사방지층 (20)은 공통의 제1 접촉층 (40)의 존재를 설명하도록 구성되고, 도 1에서 투명한 전도성 산화물 층으로 제공된다. 도 7은 발광 표면 (12) 상에 제공된 2개의 층들을 갖는 발광 스택 (10)의 도면을 나타낸다. 예를 들면, 본 개시의 제1 구현예에 따르면, 상기 2개의 층들은 반사방지층 (20) 및 투명한 전도성 산화물을 포함하는 공통의 제1 접촉층 (40)일 수 있다.
다음으로, 2개의 층들이 발광 표면에 존재하는 (제1 구현예에서와 같음) 구현예에서 반사방지층 (20)의 설계를 논의할 것이다. 도 7에 나타낸 바와 같이, 제1 반도체층의 제3 굴절률은 n3이고, 발광 표면 (12) 상에 제공되는 제1 층 (예를 들면, 반사방지층 (20))의 제2 굴절률은 n2이고, 제1층 상에 제공되는 제2 층 (예를 들면, 투명한 전도성 산화물 층)의 제1 굴절률은 n1이다. 제1층 (예를 들면, 반사방지층 (20))은 발광 표면 (12)에 수직인 방향으로 두께 t2를 갖는다. 제2 층 (예를 들면, 투명한 전도성 산화물 층)은 발광 표면 (12)에 수직인 방향으로 두께 t1을 갖는다.
도 7에 나타낸 배치가 제공될 때, 하기 매개변수들이 정의될 수 있으며, 이때, λ은 활성층 (14)에 의해 방출된 광의 파장이다:
Figure pct00002
따라서, 발광 표면에 대한 수직 입사에서 파장 λ의 광에 대한 발광 표면 (12) 상의 2층 코팅의 반사율 R은 하기 수학식 1과 같이 계산될 수 있다:
Figure pct00003
상기 방정식을 사용하여, 반사방지층 (20)은 발광 스택(10)의 발광 표면 (12) 및 주변 (즉, 공기) 사이의 인터페이스에서 제1 파장의 광의 반사를 감소시키도록 구성될 수 있다.
반사방지층 (20) 및 공통의 제1 접촉층 (40) 사이의 일부 가능한 실시예들이 도 8 내지 13을 참조하여 지금부터 기술된다. 도 8에서, 반사방지층 (20) 및 ITO를 포함하는 공통의 제1 접촉층 (40)을 갖는 발광 스택 (10)의 도면이 나타난다. 도 8의 실시예에서, ITO 층은 210 nm의 두께 t1 및 455 nm에서 2.03의 굴절률 n1을 갖는다. 앞서 제시된 계산에 따라, 반사 방지층은 100 nm의 두께 t2를 갖는 70% 면적 공극률 다공성 반도체층 (450 nm에서 n2 = 1.58)으로 제공된다. 이러한 반사방지층 (20)은 파장 λ = 455 nm의 광에 대해 약 0의 반사율 R을 제공한다. 도 8에 나타낸 구조의 반사율 그래프는 도 9에 나타나 있다.
상기 논의된 바와 같이, 반사방지층 (20) 및 공통의 제1 접촉층 (40) 둘 모두 발광 표면 (12) 상에 제공된다. 제1 구현예에서, 반사방지층 (20)은 발광 스택 (10)의 발광 표면 (12)과 직접적으로 접촉하도록 제공되어, 반사 방지층 (20)은 발광 스택 (10) 및 공통의 제1 접촉층 (40) 사이에 제공된다. 일부 구현예에서, 공통의 제1 접촉층 (40) 및 반사방지층 (20)은 반대 배열로 제공될 수 있다. 예를 들면, 도 10에 나타낸 바와 같이, 공통의 제1 접촉층(40)은 발광 스택 (10)의 발광 표면 (12)에 직접적으로 접촉하도록 제공된다. 반사방지층 (20)은 제1 접촉층 (40) 상에 제공된다. 이러한 이유로, 제1 접촉층 (40)은 발광 스택 (10) 및 반사방지층 (20) 사이에 제공된다.
도 10의 실시예에서, ITO 층은 250 nm의 두께 t2 및 455 nm에서 2.03의 굴절률 n2를 갖는다. 상기 제시된 계산에 따라, 반사방지층 (20)은 65 nm의 두께 t1을 갖는 SiO2 층 (455 nm에서 n1 = 1.47)으로 제공될 수 있다. 이러한 반사방지층 (20)은 파장 λ = 455 nm에 대해 약 0의 반사율 R을 제공한다. 도 10에 나타낸 구조의 반사율 그래는 도 11에 나타나 있다.
일부 구현예에서, 반사방지층 (20)은 복수의 반사방지 서브층들 (22, 24, 26)을 포함할 수 있다. 이러한 반사방지층 (20)의 실시예는 도 12에 나타나 있다. 도 12에 나타낸 바와 같이, 반사방지층 (20)은 제1 반사방지 서브층 (22), 제2 반사방지 서브층 (24), 및 제3 반사방지 서브층 (26)을 포함한다. 상기 반사방지층들은 발광 표면 (12)로부터 순차적으로 배치된다. 복수의 반사방지 서브층들 (22, 24, 26)은 단계적 굴절률 갖는 반사방지층 (20)을 제공한다. 이러한 이유로, 상기 반사방지층 (20)의 굴절률은 발광 표면 (12)에 수직인 방향으로 감소하도록 단계적이다. 굴절률의 감소는 반사방지 서브층들의 공극률을 변화시킴으로써 달성될 수 있다. 도 12의 구현예에서, 굴절률은 2.23 (20% 공극률)에서 1.58 (70% 공극률)로 감소한다. 굴절률은 복수의 반사방지 서브층들 (22, 24, 26)로 인해 단계적 방식으로 감소한다. 다른 구현예에서, 단계적 굴절률은 반사방지층 (20)의 공극률을 부드럽게 변화(smoothly varying)시킴으로써 제공될 수 있다. 예를 들면, 굴절률의 증가, 교대하는 굴절률의 값 또는 증가 및 감소의 임의의 조합과 같은, 굴절률의 다른 가능한 변화 또한 제공될 수 있다.
도 12의 실시예에서, ITO 층은 210 nm의 두께 t1 및 455 nm에서 2.03의 굴절률 n1을 갖는다. 제1 반사방지 서브층 (22)는 20%의 면적 공극률 (n = 2.23) 및 50 nm의 두께를 갖는 다공성 반도체층이다. 제2 반사방지 서브층 (24)는 40%의 면적 공극률 (n = 2.00) 및 50 nm의 두께를 갖는 다공성 반도체층이고, 제3 반사방지 서브층 (26)은 70 %의 면적 공극률 (n = 2.23) 및 60 nm의 두께를 갖는 다공성 반도체층이다. 이러한 반사방지층 (20)은 파장 λ = 455 nm의 광에 대해 약 0의 반사율 R을 제공한다. 도 12에 나타낸 구조의 반사율 그래프는 도 13에 나타나 있다.
도 8 및 도 10의 실시예로부터, 반사방지층 (20) 및 공통의 제1 접촉층 (40)의 상대적인 위치가 바뀔 수 있음이 이해될 것이다. 또한, 도 12의 실시예로부터, 단계적 굴절률을 갖는 층이 발광 표면 (12) 상에 제공되어 원하는 광학적 특성들을 제공할 수 있음이 이해될 것이다. 이 개념들에 이어서, 도 14는 반사방지층 (20) 및 공통의 제1 접촉층 (40)이 반사방지 및 전기적 접촉 기능성 둘 모두를 갖는 단계적 굴절률 (GRIN) 구조를 형성하는 실시예를 나타낸다. 도 14의 실시예에서, GRIN 구조 (28)은 복수의 층들을 포함한다. 복수의 층들 중 적어도 하나는 공통의 제1 접촉층 (40)을 제공하고, 적어도 하나의 다른 층은 반사방지층 (20)을 제공한다. GRIN 구조 (28)에서, 복수의 층들 각각은 동일한 투명한 전도성 산화물, 예를 들면 ITO를 포함한다. 복수의 층들은 도 12의 실시예에서와 유사하게, 단계적 굴절률을 제공하도록 형성된다. 이러한 이유로, 복수의 층들은 발광 표면에 수직인 방향으로 1을 향해 감소하는 가변적인 굴절률을 제공하도록 형성된다.
투명한 전도성 산화물의 굴절률은 상기 투명한 전도성 산화물의 공극률 변화를 통해 변화될 수 있다. 투명한 전도성 산화물, 예컨대, ITO의 공극률을 변화시키는 한 공지된 방법은 전자-빔 증발을 사용한 빗각 증착법 (oblique-angle deposition)이다. 기상 증착(vapour flu deposition)에 상대적인 증착 표면의 각도를 변화시킴으로써, 증착된 물질에 의한 그림자 투사(shadow cast)의 양이 제어될 수 있고, 이로 인해 형성된 층의 공극률을 제어할 수 있다. ITO에 대한 빗각 증착법의 추가 설명은 적어도 "Light-Extraction Enhancement of GaInN Light Emitting Diodes by Graded-Refractive-Index Indium Tin Oxide Anti-Reflection Contact", Jong Kyu Kim et. al., Advanced Materials, 0000, 00, 1-5에서 확인할 수 있다.
도 14의 실시예에서, GRIN 구조 (28)은 6개의 상이한 층들을 포함한다. 각 층은 상이한 굴절률을 갖는 ITO를 포함한다. 6개의 층들의 굴절률은 발광 표면에서의 약 2.2로부터 여유 공간(free space)을 갖는 인터페이스에서의 약 1.2까지 변화될 수 있다. 예를 들면, 6개의 상이한 층들의 굴절률은 2.2, 2.0, 1.8, 1.5, 1.3 및 1.2으로부터 선택될 수 있다. 물론, GRIN 구조 (28)의 두께 및 굴절률은 활성 영역 (14)에 의해 방출되는 광의 제1 파장에 따라 달라질 수 있다.
다음으로, 제1 구현예에 따른 발광 소자 어레이 (1)을 형성하는 방법이 기술된다. 상기 방법은 기판의 기판 표면 상에 발광 스택 (10)을 형성하는 단계를 포함한다. 상기 기판은 3족 질화물들의 형성에 적합한 임의의 기판일 수 있다. 예를 들면, 상기 기판은 Si 웨이퍼, 또는 사파이어 웨이퍼를 포함할 수 있다.
발광 스택 (10)은 발광 스택 (10)의 발광 표면 (12)이 기판 표면에 향하도록 형성된다. 발광 스택 (10)의 접촉 표면 (11)은 발광 스택 (10)의 대향하는 면 상에 제공된다. 이러한 이유로, 접촉 표면 (11)은 (발광 표면 (12)에 상대적으로) 기판 표면으로부터 멀리 떨어져 있다.
발광 스택 (10)을 형성하는 단계는 기판 표면 상에 복수의 3족 질화물 층들을 형성하는 단계를 포함한다. 발광 스택 (10)의 층들은 제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15)를 포함한다. 제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15)은 활성층 (14)이 제1 반도체층 (13) 및 제2 반도체층 (15) 사이에 제공되도록 순차적으로 형성된다. 앞서 논의된 바와 같이, 제1 반도체층 (13), 제2 반도체층 (15) 및 활성층 (14)은 앞서 논의된 바와 같은 MOCVD 공정 또는 MBE 공정을 사용하여 형성될 수 있다. 상기 도 1의 제1 구현예와 관련하여 논의된 바와 같이, 발광 스택 (10)의 발광 표면 및 접촉 표면 (11)은 서로 평행하고 복수의 3족 질화물 층들과 정렬되도록 형성된다.
발광 스택 (10)의 형성 후에, 제2 전기적 접촉부들 (30)의 어레이가 발광 스택 (10)의 접촉 표면 (11)상에 형성된다. 각각의 제2 전기적 접촉부 (30)는 제1 반도체층 (13) 및 제2 전기적 접촉부 (30) 사이에서 발광 소자를 정의한다. 각각의 제2 전기적 접촉부들 (30)은 다른 제2 전기적 접촉부들 (30)과 이격되어 발광 소자들의 2차원 어레이를 형성한다. 제2 전기적 접촉부들 (30)은 상기 상세히 논의된 바와 같이 형성될 수 있다.
제2 전기적 접촉부들 (30)의 형성 후에, 기판이 발광 스택으로부터 제거될 수 있다. 기판의 제거 후에, 이어서, 공통의 제1 접촉층 (40)이 발광 스택 (10)에 형성될 수 있다. 예를 들면, 제1 구현예에서, 공통의 제1 접촉층 (40)은 발광 스택 (10)의 발광 표면 (12)에 걸쳐 투명한 전도성 산화물로서 형성될 수 있다. 상기 공통의 제1 접촉층은 발광 스택 (10)의 제1 반도체층 (13)과 전기적으로 접촉하도록 구성된다.
반사방지층 (20) 또한 발광 표면 (12) 상에 형성된다. 일부 구현예에서, 반사방지층 (20)은 기판을 제거한 후에 발광 표면 (12)상에 형성될 수 있다. 반사방지층 (20)은 공통의 제1 접촉층 (40)을 형성하기 전에 발광 표면 (12)상에 형성될 수 있다. 다른 구현예에서, 도 10의 실시예에서 나타낸 바와 같이, 반사방지층 (20)은 공통의 제1 접촉층 (40) 상에 형성될 수 있다. 일부 구현예에서, 반사방지층 (20)은 다공성 반도체층을 포함할 수 있다. 다른 구현예에서, 반사방지층은 SiO2, 또는 ITO, 또는 적합한 굴절률을 갖는 임의의 다른 물질을 포함할 수 있다.
일부 구현예에서, 반사방지층은 다공성 반도체층을 포함한다. 이러한 반사방지층 (20)은 발광 스택 (10)을 형성하기 전에 기판의 기판 표면 상에 제3 반도체층을 형성함으로써 형성될 수 있다. 제3 반도체층은 n-형 도펀트로 도핑된 3족 질화물, 예를 들면, GaN을 포함할 수 있다. 일부 구현예에서, 제3 반도체층은 제1 반도체층 (13)과 동일한 3족 질화물로부터 형성되며, 이때, 제3 반도체층의 도핑 밀도는 제1 반도체층 (13)에 상대적으로 변화된다. 이어서, 발광 스택 (10)은 상기 기재된 바와 같은 제3 반도체층의 노출된 표면 상에 형성된다. 발광 소자 어레이 (1)를 형성하는 방법의 일부로서 기판의 제거 후에 제3 반도체층을 다공성 처리 공정에 적용하여 반사방지층 (20)을 다공성 반도체층으로 형성할 수 있다. 이러한 이유로, 반사방지층 (20)의 형성은 발광 스택 (10)을 형성하는 3족 질화물 층들을 형성하는 공정에 통합될 수 있음이 이해될 것이다. 이러한 이유로, 반사방지층 (20)의 형성은 발광 소자 어레이 (1)의 3족 질화물 층들을 형성하는 무-정렬 공정(alignment-free process)의 일부로 통합될 수 있다.
앞서 논의된 바와 같이, 반사방지층 (20)은 다공성 반도체층으로 제공될 수 있다. 다공성 반도체층은 제3 반도체층을 다공성 처리 공정에 적용시켜 형성될 수 있다. 다공성 처리 공정은 발광 스택(10)의 형성 후에 수행될 수 있다. 다공성 처리 공정은 제3 반도체층의 공극률 (면적 공극률)을 증가시키도록 구성된다. 3족 질화물 층의 공극률을 증가시키는 방법은 당업자에게 공지되어 있다. 예를 들면, "In-plane bandgap control in porous GaN through electroless wet chemical etching", Xiuling Li, Young Woon-Kim et al., Applied Physics Letters, Vol. 8, no. 6, 11 February 2002은 n-형 도핑된 3족 질화물 층의 공극률을 증가시키는 여러 공정들을 기술한다.
예를 들면, 다공성 처리 공정은 제3 반도체층 (및 발광 스택 (10)의 층들)을 전기화학적 처리 공정에 적용하는 단계를 포함할 수 있다. 전기화학적 처리 공정은 제3 반도체층을 옥살산 배쓰(bath)에 제3 반도체층을 담그는(submerging) 단계를 포함할 수 있다. 전기적 연결(Electrical connection)은 옥살산의 배쓰 및 제3 반도체층 사이에 만들어진다. 옥살산 배쓰와 제3 반도체층의 전기적 접촉부들 사이에 전류가 흘러 제3 반도체층 내에서 공극들을 전기화학적으로 형성한다. 일부 구현예에서, 옥살산 배쓰는 0.03M 내지 0.3M의 농도를 갖는 옥산살 용액을 포함한다. 다른 구현예에서, 옥살산 배쓰는 KOH 또는 HCL과 같은 다른 전해질들로 대체될 수 있다. 전기화학적 공정에 인가되는 전기적 바이어스(electrical bias)는 사용된 전기화학적 용액 및 배쓰의 상대적인 치수 및 제3 반도체층/발광 스택 (10)에 따라 달라질 것이다. 다공성 처리의 추가 예시는 ACS Applied Nano Materials, 2020, 3, 399-402 및 US 2017/0237234에 기술되어 있다.
다공성 처리 공정은 제3 반도체층에 존재하는 공극의 형성 또는 공극 크기의 증가를 초래한다. 제3 반도체층의 공극률은 면적 공극률로 특성화될 수 있다. 면적 공극률은 물질을 통한 (즉, 제3 반도체층을 통한) 단면에 존재하는 공극의 면적 분율이다. 일부 구현예에서, 다공성 반도체층은 적어도 30%의 면적 공극률을 갖는다. 일부 구현예에서, 다공성 반도체층은 적어도 40%의 면적 공극률을 갖는다. 일부 구현예에서, 다공성 반도체층 (14')은 80% 이하의 면적 공극률을 갖는다. 이러한 면적 공극률을 갖는 다공성 반도체층을 제공함으로써, 제3 반도체층은 반사방지층 (20)을 형성하기에 적합한 굴절률을 갖는다.
일부 구현예에서, 상기 방법은 발광 스택 (10)의 적어도 일부분 상에 흡수층 (50)을 형성하는 단계를 더 포함할 수 있다. 흡수층 (50)은 발광 스택의 측벽 표면들 상에 형성될 수 있다.
따라서, 상기 기재된 방법은 본 개시의 제1 구현예에 따른 발광 소자 어레이 (1)을 제공하는데 사용될 수 있음이 이해될 것이다.
다음으로, 본 개시의 제2 구현예에 따른 발광 소자 어레이 2가 기술된다.
본 개시의 제2 구현예에 따른 발광 소자 어레이 (2)는 발광 스택 (10), 반사방지층 (20), 제2 전기적 접촉부들 (30)의 어레이, 공통의 제1 접촉층 (40)를 포함한다. 이 특징들은 제1 구현예와 관련하여 앞서 기술된 특징들과 유사하다. 본 개시의 제2 구현예에 따른 발광 소자 어레이 (2)의 단면의 실시예는 도 15에 나타나 있다.
도 15에 나타낸 바와 같이, 발광 소자 어레이 2는 흡수층 (50)을 포함한다. 흡수층 (50)은 제1 구현예에서 기술된 방식와 유사한 방식으로 실질적으로 발광 스택 (10)의 전체 측벽 표면 (16)을 덮는 제1 부분 (51)을 포함한다. 흡수층의 제2 부분 (52) 또한 제1 구현예와 유사한 방식으로 발광 표면 (12)의 외주에 제공될 수 있다.
본 개시의 제2 구현예에서, 흡수층의 제3 부분 (53)이 접촉 표면 (11) 상에 제공된다. 흡수층의 제3 부분 (53)은 제2 전기적 접촉부들 (30)의 어레이의 인접한 제2 전기적 접촉부들 사이 영역들에 제공된다. 도 15에 나타낸 바와 같이, 흡수층의 제3 부분 (53)은 제2 전기적 접촉부들 (30)과 이격되어 제2 전기적 접촉부들 (30) 사이에서 단락(shorting)을 방지할 수 있다. 흡수층의 제3 부분들 (53)은 활성층에서 발생된 광에 대한 추가 흡수 영역들을 제공한다. 흡수층의 제3 부분들 (53)은 임계각보다 작은 각도에서 발광 표면 (12)로부터 반사된 광 또는 접촉 표면 상에 직접 입사되는 활성층 (14)에서 발생된 광을 흡수하도록 제공될 수 있다. 이러한 미광을 흡수함으로써, 미광이 발광 표면 (12)을 향해 반사되어 방출될 가능성을 감소시켜, 인접한 발광 소자들 (1) 사이에서 임의의 간섭의 출현을 더 감소시킨다.
흡수층 (50)의 제3 부분 (53)은 흡수층 (50)의 제1 및 제2 부분과 유사한 방식으로 형성될 수 있다. 흡수층의 제3 부분들 (53)은 리소그래피(lithography)와 같은 임의의 적합한 패터닝 기술을 사용하여 형성될 수 있다. 흡수층의 제3 부분들은 제2 전기적 접촉부들 (30)의 형성 전 또는 형성 후에 형성될 수 있다. 일부 구현예에서, 흡수층의 제3 부분들 (53)은 제2 전기적 접촉부들 (30)이 제공되는 복수의 개구를 포함하는 그리드(grid)를 효과적으로 정의한다. 이러한 그리드의 형성은 일부 구현예에서 추가의 패터닝 단계를 필요로 할 수 있기 때문에, 흡수층의 제3 부분들 (53)이 제공되지 않을 수 있다.
다음으로, 발광 소자 어레이 (3)의 제3 구현예가 기술된다. 발광 소자 어레이 (3)의 제3 구현예는 도 16에 나타나 있다. 도 16에 나타낸 바와 같이, 발광 소자 어레이 (3)는 발광 스택 (10), 반사방지층 (20), 제2 전기적 접촉부들 (30)의 어레이, 공통의 제1 접촉층 (40), 및 흡수층 (50)을 포함한다. 제2 구현예에서와 유사하게, 흡수층 (50)은 제1 부분 (51), 제2 부분 (52), 제3 부분 (53)을 포함한다.
발광 소자 어레이 (3)의 제3 구현예에서, 흡수층 (50)은 또한 제4 부분 (54)를 포함한다. 흡수층의 제4 부분 (54)는 흡수층의 제4 부분 (54)의 두께를 통해 복수의 개구를 포함하는 일반적으로 연속적인 층으로서 발광 표면 (12)상에 제공된다. 흡수층의 제4 부분 (54)의 통한 각각의 개구는 제2 전기적 접촉부와 정렬되어 발광 표면에 대해 일반적으로 수직으로 이동하는 각 발광 소자로부터의 광이 각각의 개구를 통해 이동할 수 있도록 한다. 도 16에 나타낸 바와 같이, 발광 표면 (12) 상의 흡수층의 제4 부분들 (54)은 일반적으로 접촉 표면 (11) 상에 제공되는 흡수층의 제3 부분들 (53)과 정렬된다. 이러한 이유로, 발광층의 제4 부분 (54)에 의해 제공되는 개구들은 제2 전기적 접촉부들 (30)에 대해 흡수층의 제3 부분들 (53)의 그리드에 의해 제공되는 개구들과 유사할 수있다. 일부 구현예에서, 흡수층의 제3 부분들 (53)에 의해 형성된 그리드는 흡수층의 제4 부분들 (54)에 의해 형성된 그리드와 동일할 수 있다. 즉, 일부 구현예에서, 동일한 마스크 패턴(mask pattern)이 흡수층 (50)의 제3 및 제4 부분 (53, 54)을 형성하는데 사용될 수 있다. 물론, 다른 구현예에서, 흡수층의 제3 부분 (53) 및 흡수층의 제4 부분 (54)은 상이한 패턴을 사용하여 형성될 수 있다.
흡수층의 제4 부분 (54)는 발광 표면 (12) 상에 제공되어 광이 방출되는 복수의 개구들을 정의한다. 흡수층의 제4 부분들 (54)에 의해 덮인 영역들에서는 발광 표면 (12)으로부터 광이 방출되지 않는다. 이러한 이유로, 흡수층의 제 4 부분들 (54)은 인접한 발광 소자들 사이에서 간섭을 더 감소하고/하거나 제거하기 위해 제공될 수 있다.
앞서 논의된 바와 같이, 본 개시의 제2 및 제3 구현예는 제1 구현예에서 기술된 것과 유사한 흡수층 (20) 및 공통의 제1 접촉층 (40)을 갖는다. 본 개시의 다른 구현예에서, 다른 흡수층들 (20) 및 다른 제1 전기적 접촉층들이 제공될 수 있음이 이해될 것이다. 예를 들면, 당업자는 제2 및 제3 구현예가 도 7 내지 도 14에서 앞서 논의된 흡수층들 (20) 및 공통의 제1 접촉층들 (40) 중 어느 것과 조합될 수 있음을 이해할 것이다.
다음으로, 발광 소자 어레이 (4)의 제4 구현예가 도 17a, 17b, 9c, 17d를 참조하여 기술된다. 먼저, 본 개시의 제2 및 제3 구현예에서, 공통의 제1 접촉층 (40)은 발광 스택 (10)의 발광 표면 (12) 상에 제공된 투명한 전도성 산화물을 사용하여 제공된다. 본 개시의 제4 구현예에 따르면, 공통의 제1 접촉층 (40)은 또한 발광 스택 (10)의 접촉 표면 측으로부터 위치한 전기적 접촉부를 사용하여 제공될 수 있다. 이러한 공정은 발광 소자 어레이 (4)의 제1 및 제2 전기적 접촉부들 모두 동일한 표면 (즉, 접촉 표면 (11)) 상에 위치하는 것을 가능하게 하여 발광 소자 어레이 (4)가 전자 제어 장치(control electronics)에 보다 쉽게 연결되도록 한다. 예를 들면, 제4 구현예의 발광 소자 어레이 (4)는 적절한 본딩 기술을 사용하여 백플레인 전자 장치 어레이(back plane electronics array)에 본딩될 수 있다.
도 17a 내지 17e는 발광 스택 (10)의 접촉 표면 (11) 상에 공통의 제1 전기적 접촉부를 형성하는 단계를 나타낸다. 단순화를 위해, 발광 소자 어레이 (4)의 다른 층들을 나타내지 않았지만, 이들이 본 개시의 제1, 제2 및 제3 구현예와 관련하여 앞서 논의된 방법들 중 어느 한 방법에 의해 형성될 수 있음이 이해될 것이다.
도 17a에 나타낸 바와 같이, 발광 스택 (10)이 제공된다. 발광 스택 (10)은 앞서 기재된 구현예들과 유사한 방식으로 기판 상에 형성될 수 있다. 발광 스택 (10)은 제1 반도체층 (13), 활성층 (14), 및 제2 반도체층 (15)를 포함한다. 접촉 표면 (11) 및 제1 반도체층 (13) 사이에 전기적 연결을 형성하기 위해, 비아 반도체 부분 (61)은 제1 반도체층 (13) 및 접촉 표면 (11) 사이의 활성층 (14)을 통해 연장된 발광 스택 (10)에 제공된다. 이어서, 제1 전기적 접촉부 (41)가 비아 반도체 부분 (61)과 정렬된 접촉 표면 (11) 상에 제공되어 제1 반도체층 (13)에 대한 전기적 연결이 만들어진다. 이러한 비아 반도체 부분 (61)의 실시예가 도 17e에 나타나 있다.
도 17b 및 17c에 나타낸 바와 같이, 비아 반도체 부분은 접촉 표면으로부터 제1 반도체층 (13)까지 발광 스택 (10)의 일부를 선택적으로 제거함으로써 형성될 수 있다. 선택적 제거 공정은 발광 스택 (10)을 형성한 후에 수행될 수 있고, 바람직하게는 기판을 제거하기 전에 수행된다 (나타내지 않음). 선택적 제거 공정은 마스킹층 (masking layer, 62)을 사용하여 접촉 표면 (11)을 패터닝하는 것을 포함할 수 있다. 마스킹층은 선택적으로 제거될 발광 스택 (10)의 영역들을 정의하는 하나 이상의 개구를 정의할 수 있다. 마스킹층 (62)는 선택적 제거 공정을 위한 마스크로 사용하기에 적합한 임의의 물질을 포함한다. 예를 들면, 도 17a 내지 17e의 구현예에서, 마스킹층 (62)는 SiO2를 포함한다. 마스킹층은 임의의 적합한 방법, 예를 들면, 화학 기상 증착법(Chemical Vapour Deposition)에 의해 형성될 수 있다. 마스킹층은 임의의 적합한 기술, 예를 들면, 리소그래피를 사용하여 패터닝될 수 있다.
마스킹층 (62)의 형성 후에, 선택저 제거 공정, 예를 들면, 에칭(etching)이 발광 스택 (10)에 적용되어 비아 반도체 부분(61)이 형성될 보이드(void)를 형성할 수 있다. 이러한 보이드의 실시예는 도 17b에 나타난다.
이어서, 비아 반도체 부분 (61)은 예를 들면 도 17c에 나타낸 바와 같이 보이드 내에 형성될 수 있다. 도 17c의 구현예에서, 비아 반도체 부분 (61)은 도 17c에서는 n-형 도핑된 GaN인, 제1 반도체층 (13)과 동일한 물질을 포함할 수 있다. 이러한 이유로, 비아 반도체 부분 (61)은 제1 반도체층 (13) 상에서 재성장(regrowth)되어 접촉 표면 (11) 상에 n-형 도핑된 반도체 영역을 제공한다.
비아 반도체 부분 (61)의 형성 후에, 마스킹층 (62)이 제거되고 제2 전기적 접촉부들 (30)이 접촉 표면 (11) 상에 형성된다. 도 17d에 나타낸 바와 같이, 제2 전기적 접촉부들 (30)은 제2 반도체층 (15)에 의해 제공된 접촉 표면 (11)의 영역들 상에 형성되고, 비아 반도체 부분 (61) 상에는 형성되지 않는다.
제1 전기적 접촉부들 (41)은 비아 반도체 부분 (61) 상에 형성되어 제1 반도체층 (13)에 대한 접촉부들을 제공한다. 제1 전기적 접촉부들의 실시예는 도 17e에 나타나 있다. 이러한 이유로, 제4 구현예에 따르면, 제1 및 제2 전기적 접촉부들 (41, 30)은 동일한 표면 (발광 스택 (10)의 접촉 표면 (11)) 상에 제공될 수 있다. 제1 전기적 접촉부들 (41)은 비아 반도체 부분들 (61)에 옴 접촉을 형성하기에 적합한 임의의 물질들을 포함할 수 있다.
제1 전기적 접촉부들 (41)의 형성 후에, 이온 주입 공정(ion implantation process)이 접촉 표면 (11)에 적용될 수 있다. 이온 적용 공정은 제1 및 제2 전기적 접촉부들 (41,30) 사이에서 제2 반도체층 (15)의 노출된 영역들에 영향을 미칠 수 있다. 이온 주입 공정은 이 영역들에서 발광 스택 (10)의 결정 구조를 파괴하여 비아 반도체 부분 (61)과 발광 소자 사이의 전기적 분리(electrical isolation)를 개선할 수 있다. 이러한 이유로, 예를 들면, 도 17e에 나타낸 바와 같은 발광 스택 (10)은 비아 반도체 부분 (61) 및 발광 소자들 사이에 이온 주입된 영역들 (63)을 포함할 수 있다. 이러한 이유로, 이온 주입된 영역들 (63)은 발광 소자 스택 (10)에서 비아 반도체 부분들 (61)을 효과적으로 둘러쌀(encircle) 수 있다.
따라서, 제4 구현예는 접촉 표면 (11) 상에 제공된 제1 및 제2 전기적 접촉부들 (41, 30)을 갖는 발광 소자 어레이 (4)를 제공한다. 당업자는 도 17a 내지 17e에 나타낸 구현예가 제1 및 제2 전기적 접촉부들 (41,30)에 대한 오직 하나의 가능한 배치임을 이해할 것이다. 당업자는 소자 크기, 소자 배치 등에 따라 접촉부들의 레이아웃(layout)이 조정될 수 있음을 이해할 것이다.
일 예시로서, 도 18은 본 개시의 구현예에 따른 공통의 제1 전기적 접촉부 및 제 2 전기적 접촉부들 (30)의 어레이의 한 가능한 배치를 제공한다. 도 18에 나타낸 바와 같이, 공통의 제1 전기적 접촉부는 제1 전기적 접촉부의 외주(42)로 제공된다. 제1 전기적 접촉부의 외주 (42)는 모든 제2 전기적 접촉부들 (30)을 둘러싼다. 제1 전기적 접촉부의 외주는 대응하는 비아 반도체 부분 (61)과 정렬된 발광 스택 (10)의 접촉 표면 (11) 상에 제공될 수 있다. 일부 구현예에서, 제1 전기적 접촉부의 외주 (42)는 투명한 전기적 접촉부에 대한 대안으로서 발광 표면 (12) 상에 제공될 수 있다. 제1 전기적 접촉부의 외주 (42)는, 어레이에서 발광 소자의 수가 각 차원에서 1000개 이하인 구현예에 특히 사용될 수 있다. 이러한 이유로, 1000 x 1000 이하의 발광 소자를 갖는 발광 소자 어레이들에 대해, 발광 소자 어레이의 표면적은 접촉부의 외주(perimeter contact)가 어레이의 모든 발광 소자들에 충분한 전류를 전달할 수 있도록 한다. 특히, 5 μm 이하의 피치인 어레이의 경우, 이러한 1000개 이하의 발광 소자들을 갖는 어레이가 5 mm 이하의 발광 표면을 갖는 것이 이해될 것이다. 발광 어레이가 1 μm 픽셀 피치를 갖는 약 400 x 600 발광 소자들을 가지고 있는 일부 구현예에서, 약 0.4 mm x 0.6 mm의 발광 소자 어레이가 제공될 수 있다.
도 18의 도면에서, 제1 전기적 접촉부의 외주 (42)는 연속적인 루프(continuous loop)로서 외주 주변에 연장된 것으로 나타나 있다. 물론, 다른 구현예에서, 제1 전기적 접촉부의 외주 (42)는 연속적 루프가 아닐 수 있다. 예를 들면, c-형태의 제1 전기적 접촉부의 외주 (42)가 적합할 수 있다. 효과적으로는, 제1 전기적 접촉부의 외주 (42)는 발광 표면 (12) 상에서 개구를 정의하며, 이때, 개구는 제2 전기적 접촉부들 (30)의 어레이와 정렬된다.
도 18에서, 제2 전기적 접촉부들 (30)은 원형 접촉부(circular contact)들로 나타나 있다. 물론, 다른 형태의 전기적 접촉부들 또한 적합할 수 있다.
따라서, 본 개시의 구현예에 따르면, 발광 소자 어레이 및 발광 소자 어레이를 형성하는 방법이 제공된다. 본 개시의 발광 소자 어레이는 최소한의 패터닝 단계를 사용하여 형성되어, 발광 소자 어레이의 형성 동안에 정렬 단계를 감소 또는 제거할 수 있다. 정렬 단계를 감소, 또는 제거하는 것은 발광 소자를 형성하는데 사용할 수 있는 면적을 증가시키기 때문에 작은 피치 소자들 (예를 들면, 5 μm 이하의 피치를 갖는 소자들)에 특히 유리하다.
각 소자의 발광 면적은 또한 각 발광 소자를 정의하기 위해 접촉 표면 상에 제2 전기적 접촉부들의 어레이를 사용함으로써 증가된다. 이러한 이유로, 본 개시의 구현예들은 전체 발광 소자 피치에 비해 각 발광 소자에 대한 활성 영역의 크기를 증가시키는 것을 추구한다.
본 개시의 구현예가 본 명세서에서 상세히 설명되었지만, 당업자는 첨부된 청구범위에 정의된 발명의 범위에 벗어나지 않고 상기 구현예을 변형할 수 있음을 이해할 것이다.

Claims (25)

  1. 발광 소자 어레이로서, 상기 발광 소자 어레이는:
    발광 표면 및 접촉 표면을 갖는 발광 스택으로서, 상기 발광 표면 및 상기 접촉 표면은 상기 발광 스택의 대향하는 면들을 정의하고,
    상기 발광 스택은 상기 발광 스택의 발광 표면을 향해 제공되는 제1 반도체층, 상기 접촉 표면을 향해 제공되는 제2 반도체층, 및 상기 제1 반도체층 및 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 복수의 3족 질화물 층들을 포함하며, 상기 활성층은 제1 파장을 갖는 광을 발생시키도록 구성되며,
    상기 발광 표면 및 상기 접촉 표면은 서로 평행하고 상기 복수의 3족 질화물층들과 정렬되는 것인, 발광 스택;
    발광 스택 상에 제공되고 상기 제1 반도체층과 전기적으로 접촉하도록 구성된 제1 전기적 접촉층;
    상기 발광 스택의 접촉 표면 상에 제공된 제2 전기적 접촉부들의 어레이로서, 각각의 제2 전기적 접촉부는 상기 제1 반도체층 및 상기 제2 반도체층 사이에서 발광 소자를 정의하며, 상기 각각의 제2 전기적 접촉부들은 다른 제2 전기적 접촉부들과 이격되어 발광 소자들의 2차원 어레이를 형성하는 것인, 제2 전기적 접촉부들의 어레이; 및
    상기 발광 표면 상에 제공되는 반사방지층으로서, 상기 반사방지층은 발광 소자층에 의해 발생된 광의 광 추출 효율을 증가시키기 위해 구성된, 반사방지층;을 포함하는, 발광 소자 어레이.
  2. 제1항에 있어서, 상기 발광 소자 어레이는 상기 활성층에 의해 발생된 제1 파장의 광을 흡수하도록 구성된 흡수층을 더 포함하고; 상기 흡수층은 상기 발광 스택의 적어도 일부분 상에 제공되는 것인, 발광 소자 어레이.
  3. 제2항에 있어서, 상기 흡수층은 상기 발광 표면 및 상기 접촉 표면 사이에서 연장되는 발광 스택의 적어도 하나의 측벽 표면 상에 제공되는 것인, 발광 소자 어레이.
  4. 제2항 또는 제3항 중 어느 한 항에 있어서, 상기 흡수층은 상기 발광 표면 상에 제공되며, 상기 흡수층은 상기 발광 표면 상에 복수의 개구(opening)들을 포함하고, 각각의 개구는 각각의 발광 소자로부터의 광이 각각의 개구를 투과하도록 제2 전기적 접촉부와 정렬된 것인, 발광 소자 어레이.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 흡수층은 상기 제2 전기적 접촉부들의 어레이의 인접한 제2 전기적 접촉부들 사이에 있는 상기 접촉 표면의 영역에 제공되는 것인, 발광 소자 어레이.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반사방지층은 적어도 30%의 면적 공극률을 갖는 다공성 반도체층을 포함하는 것인, 발광 소자 어레이.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반사방지층은 복수의 다공성 반도체 서브층들을 포함하고, 상기 복수의 다공성 반도체 서브층들 중 적어도 2개의 서브층들의 면적 공극률은 상이한 것인, 발광 소자 어레이.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 발광 소자 어레이에서 각각의 제2 전기적 접촉부의 피치는 5 μm, 또는 2 μm 이하인 것인, 발광 소자 어레이.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 전기적 접촉층은 상기 발광 표면 상에 제공되는 투명한 전도성 산화물을 포함하는 것인, 발광 소자 어레이.
  10. 제9항에 있어서, 상기 반사방지층은 상기 제1 전기적 접촉층 및 상기 발광 표면 사이에 배치되는 것인, 발광 소자 어레이.
  11. 제9항에 있어서, 상기 제1 전기적 접촉층은 상기 반사방지층 및 상기 발광 표면 사이에 배치되는 것인, 발광 소자 어레이.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 반사방지층 및 상기 제1 전기적 접촉층은 반사방지 및 전기적 접촉 기능성 둘 모두를 갖는 단계적 굴절률 (graded refractive index; GRIN) 구조를 형성하도록 구성된 것인, 발광 소자 어레이.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 발광 스택은:
    상기 제1 반도체층 및 상기 접촉 표면 사이에서 상기 활성층을 통해 연장된 상기 발광 스택에 제공되는 비아 반도체 부분(via semiconducting portion)을 더 포함하고,
    상기 제1 전기적 접촉층은 상기 비아 반도체 부분과 전기적으로 접촉된 접촉 표면 상에 제공되는 것인, 발광 소자 어레이.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 반도체층은 n-형 도핑된 3족 질화물을 포함하고; 및//또는
    상기 제2 반도체층은 p-형 도핑된 3족 질화물을 포함하고; 및/또는
    상기 활성층은 3족 질화물들을 포함하는 다중 양자 우물 층들을 포함하는 것인, 발광 소자 어레이.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 활성층은 상기 발광 소자 어레이의 적어도 2개의 인접한 발광 소자들 사이에 연속적인 층으로서 연장되는 것인, 발광 소자 어레이.
  16. 발광 소자 어레이를 형성하는 방법으로서, 상기 방법은:
    기판의 기판 표면 상에 발광 스택을 형성하는 단계로서, 상기 발광 스택은 상기 기판 표면을 향해 있는 발광 표면과 상기 발광 스택의 대향하는 면 상에 접촉 표면을 가지며, 하기:
    상기 기판 표면을 향해 제공된 제1 반도체층;
    상기 발광 스택의 접촉 표면을 향해 제공된 제2 반도체층; 및
    상기 제1 반도체층 및 상기 제2 반도체층 사이에 제공된 활성층으로서, 상기 활성층은 제1 파장을 갖는 광을 발생시키도록 구성된, 활성층;을 포함하는 복수의 3족 질화물 층들을 형성하는 것을 포함하여 상기 발광 스택을 형성하되,
    상기 발광 스택의 발광 표면 및 접촉 표면은 서로 평행하게 형성되고 상기 복수의 3족 질화물 층들과 정렬되는 것인, 단계;
    상기 발광 스택의 접촉 표면 상에 제2 전기적 접촉부들의 어레이를 형성하는 단계로서, 각각의 제2 전기적 접촉부는 상기 제1 반도체층 및 상기 제2 전기적 접촉부 사이에서 발광 소자를 정의하며, 각각의 제2 전기적 접촉부는 다른 제2 전기적 접촉부들과 이격되어 발광 소자들의 2차원 어레이를 형성하는 것인, 단계;
    상기 발광 스택으로부터 상기 기판을 제거하는 단계;
    상기 발광 스택 상에 제1 전기적 접촉층을 형성하는 단계로서, 상기 제1 전기적 접촉층은 상기 제1 반도체층과 전기적으로 접촉하도록 구성된 것인, 단계; 및
    상기 발광 표면 상에 반사방지층을 형성하는 단계로서, 상기 반사방지층은 발광 소자층에 의해 발생된 광의 광 추출 효율을 증가시키도록 구성된 것인, 단계;를 포함하는, 방법.
  17. 제16항에 있어서, 상기 방법은
    상기 발광 스택의 적어도 일부분 상에 흡수층을 형성하는 단계를 더 포함하고, 상기 흡수층는 상기 활성층에 의해 발생된 제1 파장의 광을 흡수하도록 구성된 것인, 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 반사방지층을 형성하는 단계는:
    3족 질화물, 및 발광 표면 상에 적어도 x 1018 cm-3의 도너 밀도(donor density)를 포함하는 제3 반도체층을 형성하는 단계, 및
    상기 제3 반도체층을 다공성 처리 공정에 적용하여 상기 제3 반도체층의 면적 공극률을 적어도 30%로 증가시키는 단계를 포함하는, 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 발광 소자 어레이에서 형성된 각각의 제2 전기적 접촉부의 피치는 5 μm, 또는 2 μm인것인, 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 전기적 접촉층을 형성하는 단계는 상기 발광 표면 상에 투명한 전도성 산화물을 형성하는 단계를 포함하는 것인, 방법.
  21. 제20항에 있어서, 상기 방법은 상기 반사방지층이 상기 발광 표면 상에 형성된 후에, 상기 반사방지층 상에 제1 전기적 접촉층을 형성하는 것인, 방법.
  22. 제20항에 있어서, 상기 방법은 상기 제1 전기적 접촉층이 상기 발광 표면 상에 형성된 후에, 상기 제1 전기적 접촉층 상에 반사방지층을 형성하는 것인, 방법.
  23. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 전기적 접촉층을 형성하는 단계는:
    상기 제1 반도체층 및 상기 접촉 표면 사이에서 상기 활성층을 통해 연장된 발광 스택에 비아 반도체 부분을 형성하는 단계, 및
    상기 비아 반도체 부분 상의 접촉 표면 상에 제1 전기적 접촉층을 형성하는 단계를 포함하는, 방법.
  24. 제16항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 반도체층을 형성하는 단계는 n-형 도핑된 3족 질화물을 형성하는 단계를 포함하고: 및/또는
    상기 제2 반도체층을 형성하는 단계는 p-형 도핑된 3족 질화물을 형성하는 단계를 포함하고; 및/또는
    상기 활성층을 형성하는 단계는 3족 질화물들을 포함하는 다중 양자 우물 층들을 형성하는 단계를 포함하는 것인, 방법.
  25. 제16항 내지 제24항 중 어느 한 항에 있어서,
    상기 활성층은 상기 발광 소자 어레이의 적어도 2개의 인접한 발광 소자들 사이에 연장되는 연속적인 층으로 형성되는 것인, 방법.
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