KR20160001209A - 발광 다이오드 및 그 제조 방법 - Google Patents

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Abstract

발광 다이오드 및 그 제조 방법이 개시된다. 상기 발광 다이오드는, 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층이 부분적으로 노출된 영역, 마스킹 영역과 오프닝 영역을 포함하는 결함 차단층, 상기 제2 도전형 반도체층에 오믹 컨택하고, 상기 결함 차단층을 적어도 부분적으로 덮되, 상기 제2 도전형 반도체층 표면의 90% 이상을 덮는 반사 전극층, 및 상기 제1 도전형 반도체층과 오믹 컨택하는 제1 금속층을 포함하고, 상기 결함 차단층은 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율과, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 서로 다르다. 이에 따라, 누설 전류 및 정전기 방전에 의한 파손 확률이 감소된 발광 다이오드가 제공된다.

Description

발광 다이오드 및 그 제조 방법{LIGHT EMITTING DIODE AND METHOD OF FABRICATING THE SAME}
본 발명의 발광 다이오드 및 그 제조 방법에 관한 것으로, 특히, 전위와 같은 결함에 의한 전류 누설을 최소화할 수 있는 구조를 갖는 발광 다이오드 및 그 제조 방법에 관한 것이다.
발광 다이오드는 일반적으로, 전자와 정공의 재결합으로 발생되는 광을 발하는 무기 반도체 소자를 지칭한다. 발광 다이오드는 다양한 반도체 소재를 이용하여 제조할 수 있으나, 최근, 전기적, 광학적으로 우수한 특성을 갖는 질화물 반도체를 이용한 발광 다이오드가 개발 및 제조되고 있다.
발광 다이오드는 전극이 배치되는 위치, 또는 상기 전극이 외부 리드와 연결되는 방식 등에 따라서 수평형 발광 다이오드, 수직형 발광 다이오드 또는 플립칩(flip-chip)형 발광 다이오드 등으로 분류될 수 있다. 최근 고출력 발광 다이오드에 대한 요구가 증가하면서, 방열 효율이 우수한 대면적 플립칩형 발광 다이오드의 수요가 증가하고 있다.
일반적인 플립칩형 발광 다이오드는 반도체층의 하부에 전극이 배치되고, 상부로 광을 방출시키는 구조적 특성을 갖는다. 종래의 플립칩형 발광 다이오드는, 그 전극들로서 상부로 광을 효율적으로 방출시키기 위하여 반사 기능을 갖는 금속을 이용한다. 예를 들어, P형 반도체층의 아래에 형성된 반사 금속이 컨택 금속 및 반사 금속의 역할을 동시에 수행한다.
이와 같은 종래의 플립칩형 발광 다이오드에서, 반사 효율을 향상시키기 위하여 반사 금속을 p형 반도체층을 거의 대부분 덮도록 형성한다. 그런데, 반사 금속이 p형 반도체층과 직접적으로 접촉되는 경우, p형 반도체층에 존재하는 전위와 반사 금속이 직접적으로 접촉될 수 있다. 이때, 반사 금속과 직접적으로 접촉하는 전위를 따라 누설 전류가 발생할 수 있으며, 또한, 외부 정전기에 취약한 부분으로 작용하여 정전기 방전에 의한 소자의 파손을 야기할 수도 있다.
뿐만 아니라, 종래의 플립칩형 발광 다이오드에 있어서, p형 반도체층과 반사 금속이 직접적으로 접촉하여 전류 분산 효율이 떨어져, 특정 영역에 전류가 밀집되는 현상이 발생한다. 상기 발광 다이오드 동작시 반도체층에 전류가 밀집된 영역이 형성되는 경우, 상기 전류가 밀집된 영역은 특히 정전기에 취약하여 정전기 방전을 유발할 확률을 증가시킨다.
이와 같은 종래의 문제점을 해결하기 위하여, P형 반도체층과 반사 금속 사이에 전류 차단층을 개재하는 기술이 개시된바 있다. 그러나, 전류 차단층을 추가적으로 도입하면 순방향 전압이 증가하는 문제가 있고, 또한, 전류의 경로를 고려하지 않고 전류 차단층을 배치하여 누설전류나 정전기 방전을 효과적으로 방지하지 못하는 문제가 있었다.
본 발명이 해결하고자 하는 과제는, 반도체 내의 전위에 의한 발광 다이오드의 신뢰성이 저하되는 것을 방지할 수 있는 구조를 갖는 발광 다이오드 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하는 활성층; 상기 활성층 상에 위치하는 제2 도전형 반도체층; 상기 활성층 및 상기 제2 도전형 반도체층이 부분적으로 제거되어 상기 제1 도전형 반도체층이 부분적으로 노출된 영역; 적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 마스킹 영역과 상기 제2 도전형 반도체층의 상면을 부분적으로 노출시키는 오프닝 영역을 포함하는 결함 차단층; 상기 제2 도전형 반도체층 상에 위치하여 오믹 컨택하고, 상기 결함 차단층을 적어도 부분적으로 덮되, 상기 제2 도전형 반도체층 표면의 90% 이상을 덮는 반사 전극층; 및 상기 제1 도전형 반도체층이 노출된 영역을 통해 상기 제1 도전형 반도체층과 오믹 컨택하는 제1 금속층을 포함하고, 상기 결함 차단층은 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율과, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 서로 다르다.
상기 발광 다이오드에 따르면, 전류 누설 및 정전기 방전이 발생할 확률이 감소된다.
상기 제2 영역은 상기 제1 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접할 수 있고, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 클 수 있다.
상기 결함 차단층은, 상기 제2 영역을 둘러싸는 제3 영역을 더 포함할 수 있고, 상기 제3 영역은 상기 제2 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접할 수 있으며, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제3 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 클 수 있다.
상기 결함 차단층은 상기 제2 영역을 둘러싸는 복수의 영역들을 더 포함할 수 있고, 상기 제1 영역, 제2 영역 및 복수의 영역들은 상기 제1 영역을 중심으로 동심 다각형 형태로 배치될 수 있으며, 상기 제1 영역으로부터 결함 차단층의 최외각에 배치된 영역을 향하는 방향을 따라, 오프닝 영역의 면적/마스킹 영역의 면적 비율이 점진적으로 감소할 수 있다.
상기 결함 차단층의 마스킹 영역과 오프닝 영역은 양각 또는 음각 형태로 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 오프닝 영역은 서로 이격된 복수의 오픈부들을 포함할 수 있다.
또한, 상기 복수의 개구부들은 상기 반사 전극층으로 덮일 수 있으며, 상기 반사 전극층은 상기 복수의 개구부들을 채워 상기 복수의 개구부들을 통해 상기 제2 도전형 반도체층과 오믹 컨택할 수 있다.
나아가, 상기 결함 차단층은 상기 반사 전극층으로 완전히 덮일 수 있다.
또한, 상기 마스킹 영역의 일 부분은 상기 반사 전극층으로 덮일 수 있고, 상기 마스킹 영역의 나머지 부분은 상기 제2 도전형 반도체층을 적어도 부분적으로 더 덮을 수 있다.
다른 실시예들에서, 상기 마스킹 영역은 서로 이격된 복수의 마스크부를 포함할 수 있다.
나아가, 상기 복수의 마스크부는 상기 반사 전극층에 덮일 수 있으며, 상기 반사 전극층은 상기 오프닝 영역을 채워 상기 제2 도전형 반도체층과 오믹 컨택할 수 있다.
상기 결함 차단층의 마스킹 영역과 오프닝 영역은 규칙적인 패턴을 가질 수 있고, 상기 규칙적인 패턴은 원형 패턴 또는 육각형 패턴을 포함할 수 있다.
상기 결함 차단층을 절연층을 포함할 수 있다.
상기 결함 차단층은 분포 브래그 반사기를 포함할 수 있다.
상기 발광 다이오드는, 상기 활성층 및 제2 도전형 반도체층을 포함하는 복수의 메사를 더 포함할 수 있고, 상기 제1 도전형 반도체층이 부분적으로 노출된 영역은 상기 복수의 메사의 주변 영역에 대응할 수 있다.
또한, 상기 발광 다이오드는, 상기 복수의 메사의 측면, 및 상기 복수의 메사 상면의 일부분을 덮는 하부 절연층을 더 포함할 수 있고, 상기 하부 절연층은 상기 제1 도전형 반도체층을 노출시키는 제1 개구부, 및 상기 반사 전극층을 부분적으로 노출시키는 제2 개구부를 포함할 수 있다.
나아가, 상기 발광 다이오드는, 상기 제1 금속층의 일부분, 및 상기 복수의 메사의 측면과 상기 제2 개구부를 부분적으로 덮는 상부 절연층을 더 포함할 수 있고, 상기 상부 절연층은 상기 제1 금속층을 노출시키는 제3 개구부, 및 상기 반사 전극층을 부분적으로 노출시키는 제4 개구부를 포함할 수 있다.
또한, 상기 발광 다이오드는, 상기 제3 개구부를 통해 상기 제1 금속층과 오믹 컨택하는 제1 패드; 및 상기 제4 개구부를 통해 상기 반사 금속층과 오믹 컨택하는 제2 패드를 더 포함할 수 있다.
본 발명의 또 다른 측면에 따른 발광 다이오드 제조 방법은, 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 형성하고; 상기 제2 도전형 반도체층 및 활성층을 부분적으로 제거하여, 상기 제1 도전형 반도체층이 부분적으로 노출된 영역을 형성하고; 적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 마스킹 영역과, 부분적으로 노출시키는 오프닝 영역을 포함하는 결함 차단층을 형성하고; 상기 제2 도전형 반도체층 상에, 상기 결함 차단층을 적어도 부분적으로 덮으며 상기 제2 도전형 반도체층과 오믹 컨택하되, 상기 제2 도전형 반도체층 표면의 90% 이상을 덮는 반사 전극층을 형성하고; 및 상기 제1 도전형 반도체층 상에 상기 제1 도전형 반도체층과 오믹 컨택하는 제1 금속층을 형성하는 것을 포함하고, 상기 결함 차단층은 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율과, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 서로 다르다.
상기 제2 영역은 상기 제1 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접할 수 있고, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 클 수 있다.
상기 결함 차단층은, 상기 제2 영역을 둘러싸는 제3 영역을 더 포함할 수 있고, 상기 제3 영역은 상기 제2 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접할 수 있으며, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제3 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 클 수 있다.
상기 결함 차단층은 상기 제2 영역을 둘러싸는 복수의 영역들을 더 포함할 수 있고, 상기 제1 영역, 제2 영역 및 복수의 영역들은 상기 제1 영역을 중심으로 동심 다각형 형태로 배치될 수 있으며, 상기 제1 영역으로부터 결함 차단층의 최외각에 배치된 영역을 향하는 방향을 따라, 오프닝 영역의 면적/마스킹 영역의 면적 비율이 점진적으로 감소할 수 있다.
상기 결함 차단층을 형성하는 것은, 적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 절연층을 형성하고; 상기 절연층을 패터닝하여 음각 또는 양각 형태의 오프닝 영역과 마스킹 영역을 형성하는 것을 포함할 수 있다.
또한, 상기 절연층을 형성하는 것은, 굴절률이 서로 다른 유전체층들을 적층하는 것을 포함할 수 있다.
상기 결함 차단층은 서로 이격된 복수의 오픈부들을 포함할 수 있고, 상기 반사 전극층을 형성 시 상기 복수의 오픈부들이 상기 반사 전극층으로 채워질 수 있다.
상기 결함 차단층은 서로 이격된 복수의 마스크부들을 포함할 수 있고, 상기 반사 전극층을 형성 시 상기 복수의 마스크부들이 상기 반사 전극층으로 덮일 수 있다.
본 발명에 따르면, 반사 전극층과 제2 도전형 반도체층 사이에 결함 차단층이 위치하여, 반사 전극층과 제2 도전형 반도체층의 결함이 직접적으로 접촉하는 것을 방지한다. 이에 따라, 반사 전극층과 제2 도전형 반도체층의 계면에서 누설 전류 및 정전기 방전에 의한 발광 다이오드의 파손이 발생할 확률을 효과적으로 감소시킬 수 있다. 따라서, 발광 다이오드의 신뢰성 및 내구성이 향상될 수 있다.
또한, 결함 차단층을 적어도 두 개의 영역으로 분할 정의하고, 각각의 영역에 대해 오프닝 영역과 마스킹 영역의 면적 비율을 다르게 함으로써, 특정 영역에 전류가 집중되는 것을 방지하여 전류 분산 효율을 높일 수 있다. 이에 따라, 전류가 집중되어 발생하는 누설 전류 및 정전기 방전에 의한 발광 다이오드의 파손이 발생할 확률을 감소시킬 수 있다.
도 1 내지 도 7은 본 발명이 실시예들에 따른 발광 다이오드 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7은 본 발명이 실시예들에 따른 발광 다이오드 및 그 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 각각의 도면들에 있어서, (b)에 도시된 단면도들은 (a)의 A-A선을 따라 절취된 단면을 도시하며, P1과 P2점 역시 (b)의 단면도에 도시된다.
기판(110) 상에 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(125)을 포함하는 발광 구조체(120)를 형성하고, 제2 도전형 반도체층(125) 및 활성층(123)을 부분적으로 제거하여 제1 도전형 반도체층(121)이 노출된 영역(121a)을 형성한다.
기판(110)은 반도체층들(121, 123, 125)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판, 질화갈륨 기판, 질화알루미늄 기판 등일 수 있다. 본 실시예에 있어서, 기판(110)은 패턴 된 사파이어 기판(Patterned Sapphire Substrate; PSS)일 수 있다. 또한, 기판(110)은 발광 다이오드의 제조 후, 제1 도전형 반도체층(121)으로부터 분리되어 제거될 수도 있다.
제1 도전형 반도체층(121), 활성층(123), 및 제2 도전형 반도체층(125)은 순차적으로 성장됨으로써 형성될 수 있다. 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(125)은 질화물 반도체를 포함할 수 있으며, MOCVD, HVPE, MBE 등 통상의 기술자에게 공지된 질화물 반도체층 성장 방법을 이용하여 형성할 수 있다.
제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(125)은 Ⅲ-Ⅴ 계열 화합물 반도체를 포함할 수 있고, 예를 들어, (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있다. 제1 도전형 반도체층(121)은 n형 불순물 (예를 들어, Si)을 포함할 수 있고, 제2 도전형 반도체층(125)은 p형 불순물 (예를 들어, Mg)을 포함할 수 있다. 또한, 그 반대일 수도 있다. 활성층(123)은 다중양자우물 구조(MQW)를 포함할 수 있다.
제2 도전형 반도체층(125) 및 활성층(123)을 부분적으로 제거하여 제1 도전형 반도체층(121)이 노출된 영역(121a)을 형성하는 것은, 사진 및 식각 공정을 이용하여 제2 도전형 반도체층(125)과 활성층(123)을 제거하는 것을 포함할 수 있다. 사진 및 식각 공정은 마스크 패턴과 건식 식각을 이용할 수 있다. 나아가, 상기 제1 도전형 반도체층(121)이 노출된 영역(121a)을 형성하는 것은, 제1 도전형 반도체층(121)의 일부를 제거하는 것을 더 포함할 수 있다. 이에 따라, 도시된 바와 같이, 상기 영역(121a)의 상면은 제거되지 않은 부분의 제1 도전형 반도체층(121)의 상면보다 낮게 위치할 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 상기 발광 다이오드는 복수의 메사(M)를 포함할 수 있다. 각각의 메사(M)는 제2 도전형 반도체층(125) 및 활성층(123)을 포함할 수 있고, 나아가, 제1 도전형 반도체층(121)의 일부를 더 포함할 수 있다. 복수의 메사(M)가 배치된 형태는 제한되지 않으며, 메사(M)가 형성되지 않은 영역의 표면에는 제1 도전형 반도체층(121)이 노출된 영역(121a)이 형성될 수 있다.
한편, 본 발명은 이에 한정되지 않으며, 상기 제1 도전형 반도체층(121)이 노출된 영역(121a)은 다양한 형태로 형성될 수 있다. 예컨대, 상기 노출된 영역(121a)은 제2 도전형 반도체층(125) 및 활성층(123)이 부분적으로 제거된 홀 형태로 형성될 수도 있다.
이어서, 도 2a를 참조하면, 적어도 제2 도전형 반도체층(125)의 상면을 부분적으로 덮는 마스킹 영역(131)과, 제2 도전형 반도체층(125)의 상면을 부분적으로 노출시키는 오프닝 영역(133)을 포함하는 결함 차단층(130)을 형성한다.
결함 차단층(130)은 제2 도전형 반도체층(125)의 상면을 적어도 부분적으로 덮도록 형성될 수 있고, 예를 들어, 복수의 메사들(M)의 상면을 거의 전체적으로 덮도록 형성될 수 있다. 즉, 도시된 바와 같이, 결함 차단층(130)은 메사들(M)의 상면의 영역에 대응하도록 형성될 수 있다.
결함 차단층(130)의 오프닝 영역(133)과 마스킹 영역(131)을 포함하여, 제2 도전형 반도체층(125)의 상면을 부분적으로 노출시킨다. 도 2a의 (a)와 같이, 오프닝 영역(133)은 서로 이격된 복수의 오픈부들을 포함할 수 있다. 이때, 복수의 오픈부들은 메사들(M) 상에 위치할 수 있고, 상기 복수의 오픈부들을 통해 제2 도전형 반도체층(125)의 상면이 노출될 수 있다. 또한, 복수의 오픈부들은 마스킹 영역(131)에 둘러싸인 형태일 수 있고, 마스킹 영역(131)은 메사들(M)의 상면 영역 내에 배치될 수 있다. 또한, 결함 차단층(130)의 오프닝 영역(133)과 마스킹 영역(131)은 분포 밀도가 다르게 배치될 수 있다.
구체적으로, 결함 차단층(130)은 적어도 2개 이상의 영역으로 분할 정의될 수 있다. 이때, 각각의 영역들에 대해서 오프닝 영역(133)의 면적과 마스킹 영역(131)의 면적 비율을 서로 다르게 할 수 있다. 상기 적어도 2개 이상의 영역은 결함 차단층(130)의 중심부로부터 테두리 부분을 향하는 방향으로 동심 다각형(concentric polygon) 형태로 분할 정의될 수 있다. 예를 들어, 메사(M)의 평면 형태가 직사각형인 경우, 상기 적어도 2개 이상의 영역은 동심 사각형(concentric rectangle) 형태일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도면을 참조하면, 결함 차단층(130)은 제1 영역(130R1)과 제2 영역(130R2)을 포함할 수 있다. 상기 제2 영역(130R2)은 결함 차단층(130)의 테두리 부분을 따라 위치하고, 제1 영역(130R1)은 결함 차단층(130)의 중심 부분에 위치하여 제2 영역(130R2)에 둘러싸일 수 있다.
제1 영역(130R1)에 있어서, 오프닝 영역(133)의 면적은 마스킹 영역(131)의 면적보다 클 수 있다. 한편, 제2 영역(130R2)에 있어서는, 오프닝 영역(133)의 면적은 마스킹 영역(131)의 면적보다 작을 수 있다. 예컨대, 도시된 바와 같이, 제2 영역(130R2)의 오프닝 영역(133)의 오픈부들 간의 이격 거리는 제1 영역(130R1) 내의 오프닝 영역(133)의 오픈부들 간의 이격 거리보다 크게 형성됨으로써, 제1 영역(130R1) 내의 오프닝 영역(133)의 면적 비율을 제2 영역(130R2) 내의 오프닝 영역(133)의 면적 비율보다 크게 할 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 결함 차단층(130)은 제2 영역(130R2)을 둘러싸는 하나 이상의 영역을 더 포함할 수도 있다. 이때, 제2 영역(130R2)을 둘러싸는 또 다른 영역에 대해서는, 제2 영역(130R2)의 경우보다 오프닝 영역(133)의 면적을 마스킹 영역(131)의 면적보다 더 작게 형성할 수 있다. 즉, 결함 차단층(130)의 중심부로부터 테두리 부분으로 갈수록 오프닝 영역(133)의 면적/마스킹 영역(131)의 비율 값을 점진적으로 작게 형성할 수 있다.
결함 차단층(130)의 오프닝 영역(133)과 마스킹 영역(131)의 분포 밀도를 영역에 따라 다르게 배치함에 따라, 후술하는 공정에서 제2 도전형 반도체층(125)과 반사 전극층(140)이 접촉하는 면적이 영역에 따라 다르게 결정된다. 이와 관련하여서는, 후술하여 상세하게 설명한다.
또한, 결함 차단층(130)의 마스킹 영역(131)과 오프닝 영역(133)은 양각 또는 음각 형태를 갖도록 형성될 수 있으며, 다양한 형태를 갖도록 형성될 수 있다. 예를 들어, 본 발명에 따른 결함 차단층(130)은, 도 2b에 도시된 바와 같이 다양한 형태로 형성될 수 있다. 도 2b의 (a) 내지 (c)는 결함 차단층(130)의 다양한 형태를 도시하나, 본 발명이 이에 한정되는 것은 아니다.
도 2b의 (a)를 참조하면, 결함 차단층(130)의 오프닝 영역(133)은 서로 이격된 복수의 오픈부들을 포함할 수 있고, 또한 마스킹 영역(131)은 제2 도전형 반도체층(135)의 상면뿐만 아니라, 제2 도전형 반도체층(125), 활성층(123)의 측면까지 더 덮을 수 있다. 즉, 마스킹 영역(131)은 각각의 메사(M)의 상면 영역에 한정되지 않고, 메사(M)의 측면까지 확장될 수 있으며, 나아가, 제1 도전형 반도체층(121)이 노출된 영역(121a)의 일부까지 추가적으로 더 덮을 수 있다. 따라서 이 경우, 제2 도전형 반도체층(125)은 결함 차단층(130)의 오프닝 영역(133)을 통해서만 노출된다. 결함 차단층(130)이 메사(M)의 측면까지 확장됨으로써, 활성층(123)이 외부로부터 더욱 효과적으로 보호될 수 있고, 발광 다이오드 작동시 쇼트가 발생할 확률을 더욱 감소시킬 수 있다.
도 2b의 (b)를 참조하면, 결함 차단층(130)의 마스킹 영역(131)은 서로 이격된 복수의 마스크부들을 포함할 수 있다. 즉, 도시된 바와 같이, 상기 복수의 마스크부들은 제2 도전형 반도체층(135)의 상면(또는 메사(M)들의 상면) 상에 배치될 수 있다. 이에 따라, 제2 도전형 반도체층(125)은 결함 차단층(130)의 오프닝 영역(133)을 통해 노출된다.
또한, 도 2b의 (c)를 참조하면, 결함 차단층(130)의 패턴은 원형이 아닌 다각형 패턴을 포함할 수 있다. 도 2a 및 도 2b의 (a) 및 (b)의 오픈부들 또는 마스크부들의 형상은 원형으로 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 상기 오픈부들 또는 마스크부들의 형상은 다각형 형상일 수 있고, 예를 들어 (c)와 같이 마스크부의 형상은 육각형 형상일 수 있다.
결함 차단층(130)의 형태는 전류 분산 효율 및 제1 도전형 반도체층(121)이 노출된 영역(121a) 등을 고려하여 다양하게 변형될 수 있다. 또한, 도 2b의 (a) 내지 (c)를 참조하여 설명한 실시예에서도, 결함 차단층(130)은 적어도 두 개 이상의 영역으로 분할 정의될 수 있고, 각각의 영역에서 마스킹 영역(131)의 면적과 오프닝 영역(133)의 면적 비율은 서로 다를 수 있다.
다시 도 2a를 참조하면, 결함 차단층(130)은 절연층을 포함할 수 있고, 특히 상기 절연층은 광투과성을 가질 수 있다. 또한, 결함 차단층(130)은 굴절률이 서로 다른 유전체 물질이 적층되어 형성될 수 있고, 예컨대, 분포 브래그 반사기를 포함할 수 있다. 결함 차단층(130)이 분포 브래그 반사기를 포함함으로써, 결함 차단의 역할을 수행함과 동시에 광 추출 효율을 향상시킬 수 있다. 절연층을 포함하는 결함 차단층(130)은 증착 및 패터닝 공정을 통해 형성될 수 있고, 이와 달리, 증착 및 리프트 오프 공정으로 형성될 수도 있으나, 이에 한정되지 않는다.
도 3을 참조하면, 제2 도전형 반도체층(125) 상에 위치하여 오믹 컨택하고, 결함 차단층(130)을 적어도 부분적으로 덮는 반사 전극층(140)을 형성한다. 이때, 반사 전극층(140)은 제2 도전형 반도체층(125)의 상면을 90% 이상 덮을 수 있다. 이에 따라, 활성층(123)에서 방출되는 광의 대부분을 반사시킬 수 있다. 반사 전극층(140)은 도금 또는 증착 등의 방법을 이용하여 형성될 수 있고, 패터닝 또는 리프트 오프 공정을 통해 원하는 위치에 배치시킬 수 있다.
반사 전극층(140)은 반사층 및 상기 반사층을 덮는 커버층을 포함할 수 있다.
상술한 바와 같이, 반사 전극층(140)은 제2 도전형 반도체층(125)과 오믹 컨택되는 것과 더불어, 광을 반사시키는 기능을 할 수 있다. 따라서, 상기 반사층은 높은 반사도를 가지면서 제2 도전형 반도체층(125)과 오믹 접촉을 형성할 수 있는 금속을 포함할 수 있다. 예를 들어, 상기 반사층은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함할 수 있다. 또한, 상기 반사층은 단일층 또는 다중층을 포함할 수 있다.
상기 커버층은 상기 반사층과 다른 물질 간의 상호 확산을 방지할 수 있고, 외부의 다른 물질이 상기 반사층에 확산하여 상기 반사층이 손상되는 것을 방지할 수 있다. 따라서, 상기 커버층은 상기 반사층의 하면 및 측면을 덮도록 형성될 수 있다. 상기 커버층은 상기 반사층과 함께 제2 도전형 반도체층(125)과 전기적으로 연결될 수 있어서, 상기 반사층과 함께 일종의 전극 역할을 할 수 있다. 상기 커버층은, 예를 들어, Au, Ni, Ti, Cr 중 적어도 하나를 포함할 수 있으며, 단일층 또는 다중층을 포함할 수도 있다.
한편, 반사 전극층(140)은 결함 차단층(130)을 덮을 수 있고, 이때, 반사 전극층(140)은 결함 차단층(130)의 오프닝 영역(133)을 통해 제2 도전형 반도체층(125)과 접촉하여 오믹 컨택을 형성할 수 있다.
반사 전극층(140)이 제2 도전형 반도체층(125)과 접촉하는 영역 및 배치는 결함 차단층(130)의 형태에 따라 결정된다. 예를 들어, 도 3과 같이 결함 차단층(130)에 메사들(M)의 상면 상에 제한적으로 형성된 경우, 결함 차단층(130)은 반사 전극층(140)에 완전히 덮인다. 또한, 반사 전극층(140)은 결함 차단층(130)의 오프닝 영역(133) 및 결함 차단층(130)이 형성되지 않은 영역의 제2 도전형 반도체층(125)의 상면을 통해 제2 도전형 반도체층(125)과 오믹 컨택을 형성한다. 유사하게, 결함 차단층(130)이 도 2b의 (b) 및 (c)와 같이 형성된 경우, 결함 차단층(130)은 반사 전극층(140)에 완전히 덮이도록 형성될 수 있다.
한편, 결함 차단층(130)의 도 2b의 (a)와 같이 형성된 경우, 결함 차단층(130)은 반사 전극층(140)에 의해 완전히 덮이지 않는다. 따라서, 이 경우, 반사 전극층(140)은 결함 차단층(130)의 복수의 오픈부들을 통해서만 제2 도전형 반도체층(125)과 접촉된다.
반사 전극층(140)은 결함 차단층(130)의 오프닝 영역(133)을 통해서는 제2 도전형 반도체층(125)과 접촉하여 오믹 컨택을 형성하고, 마스킹 영역(131)에 의해서 제2 도전형 반도체층(125)과 접촉하는 것이 차단된다. 반사 전극층(140)이 제2 도전형 반도체층(125)과 접촉하여 오믹 컨택을 형성하는 경우에, 제2 도전형 반도체층(125)의 전위와 같은 결합 부분이 반사 전극층(140)과 직접적으로 접촉하면 상기 결함을 따라 누설 전류가 발생할 수 있다. 또한, 결함과 반사 전극층(140)이 접촉하는 부분은 외부의 정전기에 취약하여, 발광 다이오드의 정전기 방전을 유발할 수 있다.
그런데, 본 발명에 따르면, 결함 차단층(130)의 마스킹 영역(131)이 반사 전극층(140)과 제2 도전형 반도체층(125) 사이에 부분적으로 형성되어, 제2 도전형 반도체층(125)과 반사 전극층(140)이 직접적으로 접촉하는 영역의 비율을 감소시킨다. 이에 따라, 제2 도전형 반도체층(125)의 결합 영역과 반사 전극층(140)이 직접적으로 접촉되는 확률이 감소되어, 누설 전류 또는 정전기 방전에 의한 파손이 발생될 확률이 감소된다. 따라서, 발광 다이오드의 신뢰성 및 내구성이 향상될 수 있다.
또한, 결함 차단층(130)이 광 투과성의 절연층을 포함하거나, 분포 브래그 반사기를 포함하여, 광을 반사시켜 발광 다이오드의 광 추출 효율을 향상시킬 수 있다. 더욱이, 결함 차단층(130)은 반사 전극층(140) 및 제2 도전형 반도체층(125)과 전혀 다른 물질로 형성되므로, 결함 차단층(130)의 마스킹 영역(131)은 광을 산란시키는 역할을 할 수도 있어, 광 추출 효율이 더욱 향상될 수 있다. 따라서, 본 발명의 발광 다이오드의 광도를 향상시킬 수 있다.
이어서, 도 4를 참조하면, 반도체층들(121, 123, 125)을 및 반사 전극층(140)을 부분적으로 덮는 하부 절연층(161)을 형성할 수 있다. 하부 절연층(161)은 반도체층들(121, 123, 125)의 측면을 덮을 수 있고, 제1 도전형 반도체층(121)을 노출시키는 제1 개구부(121b) 및 반사 전극층(140)을 부분적으로 노출시키는 제2 개구부(140a)를 포함할 수 있다.
제1 개구부(121b)들은 메사들(M)의 상대적으로 긴 측면들을 따라 형성될 수 있으며, 제2 개구부(140a)는 각각의 메사들(M)의 반사 전극층(140)이 각각 노출되도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
하부 절연층(161)은 절연성의 물질을 포함할 수 있으며, 예를 들어, SiO2 또는 SiNx을 포함할 수 있다. 나아가, 하부 절연층(161)은 다중층을 포함할 수 있고, 굴절률이 다른 물질이 교대로 적층된 분포 브래그 반사기를 포함할 수도 있다. 하부 절연층(161)은 전자선 증착 또는 PECVD와 같은 증착 방법을 이용하여 형성될 수 있고, 패터닝 또는 리프트 오프 공정을 통해 원하는 위치에 배치될 수 있다.
도 5를 참조하면, 제1 금속층(150)은 반도체층들(121, 123, 125) 상에 위치할 수 있고, 하부 절연층(161)을 부분적으로 덮을 수 있다. 특히, 제1 금속층(150)은 하부 절연층(161)의 제1 개구부(121b)를 채워 제1 도전형 반도체층(121)과 접촉하여 오믹 컨택을 형성할 수 있다. 반면, 제1 금속층(150)은 제2 개구부(140a) 내에는 형성되지 않으며, 이에 따라 반사 전극층(140)과는 절연된다. 제1 금속층(150)은 반사 전극층(140)과 메사들(M)의 측면으로부터 절연될 수 있고, 하부 절연층(161)이 제1 금속층(150)과 반사 전극층(140) 사이에 위치함으로써 서로 절연될 수 있다.
제1 금속층(150)은 메사들(M)의 장축 측면을 따라 형성된 제1 개구부(121b)를 통해 제1 도전형 반도체층(121)과 오믹 컨택한다. 본 발명에 따른 발광 다이오드 동작시, 제1 도전형 반도체층(121)은 제1 금속층(150)을 통해서 전류가 도통되고, 제2 도전형 반도체층(125)은 메사(M) 상의 반사 전극층(140)을 통해서 전류가 도통된다. 따라서, 제1 금속층(150)이 제1 도전형 반도체층(121)과 접촉하는 영역에서 상대적으로 가깝게 위치하는 메사(M)의 테두리 부분에 전류가 집중될 수 있다. 상기 메사(M)의 테두리 부분에 전류가 집중되면, 발광 역시 메사(M)의 테두리 부분에 집중되어 발광 균일성이 저하된다. 또한, 전류가 밀집된 영역은 상대적으로 누설 전류 및 정전기 방전에 의한 파손을 유발할 확률을 증가시킨다.
그러나 본 발명에 따르면, 결함 차단층(130)의 오프닝 영역(133)과 마스킹 영역(131)은 분포 밀도가 다르게 배치하여, 전류가 밀집되는 것을 방지할 수 있다. 즉, 상대적으로 전류가 밀집되는 부분에는 결함 차단층(130)의 오프닝 영역(133)의 면적을 마스킹 영역(131)의 면적보다 상대적으로 작게 하고, 반대의 경우에는 오프닝 영역(133)의 면적을 마스킹 영역(131)의 면적보다 상대적으로 크게 하여 전류 분산 효율을 증가시킬 수 있다.
예를 들어, 결함 차단층(130)이 도 2a 또는 도 2b에 도시된 바와 같이 제1 영역(130R1)과 제2 영역(130R2)을 포함하는 경우, 제1 영역(130R1)에서 오프닝 영역(133)의 면적은 마스킹 영역(131)의 면적보다 작을 수 있다. 반면, 제2 영역(130R2)에서는 오프닝 영역(133)의 면적을 마스킹 영역(131)의 면적보다 클 수 있다. 제2 영역(130R2)은 메사(M)의 테두리 부분에 위치하므로, 상대적으로 제1 금속층(150)이 제1 도전형 반도체층(121)과 접촉하는 영역과 근접한다. 따라서, 제2 영역(130R2)에는 오프닝 영역(133)의 면적이 마스킹 영역(131)의 면적보다 작도록 결함 차단층(130)을 형성함으로써, 이 부분에 전류가 밀집되는 것을 방지할 수 있다. 반대로, 상대적으로 제1 금속층(150)이 제1 도전형 반도체층(121)과 접촉하는 영역과 먼 제1 영역(130R1)에는 오프닝 영역(133)의 면적이 마스킹 영역(131)의 면적보다 크도록 결함 차단층(130)을 형성함으로써, 전류가 더 용이하게 통하도록 한다. 이에 따라, 메사(M) 전체에 대해 전류를 균일하게 분산시킬 수 있다.
다만, 상술한 바와 같이, 본 발명이 이에 한정되는 것은 아니며, 결함 차단층(130)은 제2 영역(130R2)을 둘러싸는 하나 이상의 영역을 더 포함할 수 있다. 이때, 제2 영역(130R2)을 둘러싸는 또 다른 영역에 대해서는, 제2 영역(130R2)의 경우보다 오프닝 영역(133)의 면적을 마스킹 영역(131)의 면적보다 더 작게 형성할 수 있다. 즉, 결함 차단층(130)의 중심부로부터 테두리 부분으로 갈수록 오프닝 영역(133)의 면적/마스킹 영역(131)의 비율 값을 점진적으로 작게 형성할 수 있다. 이에 따라, 제1 금속층(150)이 제1 도전형 반도체층(121)과 접촉하는 영역에서 멀어질수록, 전류 밀도가 감소하는 것을 효과적으로 방지할 수 있다.
제1 금속층(150)은 도금 또는 증착 등의 방법을 이용하여 형성될 수 있으며, 제1 도전형 반도체층(121)과 오믹 컨택을 형성함과 동시에, 광 반사성의 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 금속층(150)은 Ni, Pt, Pd, Rh, W, Ti, Al, Ag 및 Au 중 적어도 하나를 포함할 수 있다. 또한, 제1 금속층(150)은 단일층 또는 다중층으로 형성될 수 있다.
제1 금속층(150)이 일부 영역을 제외하고 반도체층들(121, 123, 125)을 전반적으로 덮도록 형성됨으로써, 전류 분산 효율이 더욱 향상될 수 있다. 또한, 반사 전극층(140)에 의해 덮이지 않는 부분을 제1 금속층(150)이 커버할 수 있으므로, 광을 더욱 효과적으로 반사시켜 발광 다이오드의 발광 효율을 향상시킬 수 있다.
도 6을 참조하면, 제1 금속층(150)의 일부 및 반사 전극층(140)의 일부를 덮는 상부 절연층(163)을 형성할 수 있다. 상부 절연층(163)은 제1 금속층(150)을 부분적으로 노출시키는 제3 개구부(150a) 및 반사 전극층(140)을 노출시키는 제2 개구부(140a)를 포함할 수 있다.
상부 절연층(163)은 절연성의 물질을 포함할 수 있으며, 예를 들어, SiO2 또는 SiNx을 포함할 수 있다. 나아가, 상부 절연층(163)은 다중층을 포함할 수 있고, 굴절률이 다른 물질이 교대로 적층된 분포 브래그 반사기를 포함할 수도 있다. 상부 절연층(163)은 전자선 증착 또는 PECVD와 같은 증착 방법을 이용하여 형성될 수 있고, 패터닝 또는 리프트 오프 공정을 통해 원하는 위치에 배치될 수 있다.
제3 개구부(150a)는 제2 개구부(140a)와 이격되어 서로 반대하는 위치에 형성될 수 있으며, 예를 들어, 도시된 바와 같이, 일 측에 제3 개구부(150a)가 배치되고, 반대 측에 제2 개구부(140a)가 위치할 수 있다. 제3 개구부(150a)와 제2 개구부(140a)는 각각 제1 금속층(150)과 반사 전극층(140)에 전기적으로 연결되는 전극 패드가 형성되는 위치 아래에 배치될 수 있다.
상부 절연층(163)은 절연성의 물질을 포함할 수 있으며, 예를 들어, SiO2 또는 SiNx을 포함할 수 있다. 나아가, 상부 절연층(153)은 다중층을 포함할 수 있고, 굴절률이 다른 물질이 교대로 적층된 분포 브래그 반사기를 포함할 수도 있다.
이어서, 도 7을 참조하면, 제1 패드(171) 및 제2 패드(173)를 형성할 수 있고, 이에 따라, 본 발명의 발광 다이오드가 제공될 수 있다.
제1 패드(171) 및 제2 패드(173)는 각각 제3 개구부(150a)와 제2 개구부(140a)를 채워 제1 금속층(150) 및 반사 전극층(140)에 전기적으로 연결될 수 있다. 따라서 제1 및 제2 패드(171, 173)는 발광 다이오드에 외부로부터 전원을 공급하는 전극 역할을 할 수 있다.
제1 패드(171)와 제2 패드(173)는 서로 이격되며, 예를 들어, Ti, Cr, Ni 등의 접착층과 Al, Cu, Ag 또는 Au 등의 고전도 금속층을 포함할 수 있다. 제1 패드(171) 및 제2 패드(173)는 증착 또는 도금 방식으로 형성될 수 있으며, 동시에 또는 별개로 형성될 수 있다.
또한, 상기 발광 다이오드에 있어서, 기판(110)은 생략될 수 있다. 기판(110)은 통상의 기술자에게 공지된 기술을 이용하여 제1 도전형 반도체층(121)으로부터 분리되어 제거될 수 있다. 기판(110)은 물리적 및/또는 화학적 방법을 통해 발광 구조체로부터 분리되거나 제거될 수 있고, 예를 들어, 레이저 리프트 오프, 화학적 리프트 오프, 스트레스 리프트 오프, 또는 연마 등의 방법으로 분리되거나 제거될 수 있다.
기판(110)이 분리되는 시점은 제한되지 않으며, 반도체층들(121, 123, 125)의 성장이 완료된 후, 어느 시점에서든 제거될 수 있다.
덧붙여, 상기 발광 다이오드는 방열 패드를 더 포함할 수 있다. 방열 패드는 상부 절연층(163) 상에 위치하여, 발광 다이오드 발광 시 발생하는 열을 방출시킬 수 있다. 예를 들어, 방열 패드는 제1 및 제2 패드(171, 173) 사이에 위치할 수 있으며, 전기적으로 절연될 수 있다. 방열 패드는 열 전도성이 높은 물질을 포함할 수 있으며, 예를 들어, Cu를 포함할 수 있다.
상기 발광 다이오드는 방열 패드를 포함함으로써 발광시 발생하는 열을 효과적으로 방출시킬 수 있으며, 고출력의 대면적 플립칩 발광 다이오드의 수명 및 신뢰성을 향상시킬 수 있다. 또한, 발광 시 발생하는 열에 의한 발광 다이오드의 열화를 방지할 수 있다.
상술한 실시예들에서, 발광 다이오드는 복수의 메사들(M)을 포함하는 형태로 설명되었으나, 본 발명은 이에 한정되지 않으며, 다양한 구조의 플립칩형 발광 다이오드에 적용될 수 있다. 이상에서, 본 발명의 다양한 실시예들에 대하여 설명하였지만, 상술한 다양한 실시예들 및 특징들에 본 발명이 한정되는 것은 아니고, 본 발명의 특허청구범위에 의한 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형과 변경이 가능하다.

Claims (27)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 위치하는 활성층;
    상기 활성층 상에 위치하는 제2 도전형 반도체층;
    상기 활성층 및 상기 제2 도전형 반도체층이 부분적으로 제거되어 상기 제1 도전형 반도체층이 부분적으로 노출된 영역;
    적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 마스킹 영역과 상기 제2 도전형 반도체층의 상면을 부분적으로 노출시키는 오프닝 영역을 포함하는 결함 차단층;
    상기 제2 도전형 반도체층 상에 위치하여 오믹 컨택하고, 상기 결함 차단층을 적어도 부분적으로 덮되, 상기 제2 도전형 반도체층 표면의 90% 이상을 덮는 반사 전극층; 및
    상기 제1 도전형 반도체층이 노출된 영역을 통해 상기 제1 도전형 반도체층과 오믹 컨택하는 제1 금속층을 포함하고,
    상기 결함 차단층은 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율과, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 서로 다른 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 제2 영역은 상기 제1 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접하고,
    상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 큰 발광 다이오드.
  3. 청구항 2에 있어서,
    상기 결함 차단층은, 상기 제2 영역을 둘러싸는 제3 영역을 더 포함하고, 상기 제3 영역은 상기 제2 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접하며,
    상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제3 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 큰 발광 다이오드.
  4. 청구항 1에 있어서,
    상기 결함 차단층은 상기 제2 영역을 둘러싸는 복수의 영역들을 더 포함하고,
    상기 제1 영역, 제2 영역 및 복수의 영역들은 상기 제1 영역을 중심으로 동심 다각형 형태로 배치되며,
    상기 제1 영역으로부터 상기 결함 차단층의 최외각에 배치된 영역을 향하는 방향을 따라, 오프닝 영역의 면적/마스킹 영역의 면적 비율이 점진적으로 감소하는 발광 다이오드.
  5. 청구항 1에 있어서,
    상기 결함 차단층의 마스킹 영역과 오프닝 영역은 양각 또는 음각 형태로 형성된 발광 다이오드.
  6. 청구항 5에 있어서,
    상기 오프닝 영역은 서로 이격된 복수의 오픈부들을 포함하는 발광 다이오드.
  7. 청구항 6에 있어서,
    상기 복수의 오픈부들은 상기 반사 전극층에 덮이며, 상기 반사 전극층은 상기 복수의 오픈부들을 채워 상기 복수의 오픈부들을 통해 상기 제2 도전형 반도체층과 오믹 컨택하는 발광 다이오드.
  8. 청구항 7에 있어서,
    상기 결함 차단층은 상기 반사 전극층으로 완전히 덮이는 발광 다이오드.
  9. 청구항 7에 있어서,
    상기 마스킹 영역의 일 부분은 상기 반사 전극층으로 덮이고,
    상기 마스킹 영역의 나머지 부분은 상기 제2 도전형 반도체층을 적어도 부분적으로 더 덮는 발광 다이오드.
  10. 청구항 5에 있어서,
    상기 마스킹 영역은 서로 이격된 복수의 마스크부를 포함하는 발광 다이오드.
  11. 청구항 10에 있어서,
    상기 복수의 마스크부는 상기 반사 전극층으로 덮이며, 상기 반사 전극층은 상기 오프닝 영역을 채워 상기 제2 도전형 반도체층과 오믹 컨택하는 발광 다이오드.
  12. 청구항 5에 있어서,
    상기 결함 차단층의 마스킹 영역과 오프닝 영역은 원형 패턴 또는 육각형 패턴을 포함하는 발광 다이오드.
  13. 청구항 1에 있어서,
    상기 결함 차단층은 절연층을 포함하는 발광 다이오드.
  14. 청구항 13에 있어서,
    상기 결함 차단층은 분포 브래그 반사기를 포함하는 발광 다이오드.
  15. 청구항 1에 있어서,
    상기 활성층 및 제2 도전형 반도체층을 포함하는 복수의 메사를 더 포함하고,
    상기 제1 도전형 반도체층이 부분적으로 노출된 영역은 상기 복수의 메사의 주변 영역에 대응하는 발광 다이오드.
  16. 청구항 15에 있어서,
    상기 결함 차단층은 상기 메사들 각각 상에 위치하고,
    상기 제1 도전형 반도체층이 부분적으로 노출된 영역은 상기 복수의 메사의 적어도 일 측면을 따라 배치되며,
    상기 제1 영역과 제2 영역은 동심 사각형 형태로 배치되며,
    상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 큰 발광 다이오드.
  17. 청구항 15에 있어서,
    상기 복수의 메사의 측면, 및 상기 복수의 메사 상면의 일부분을 덮는 하부 절연층을 더 포함하고,
    상기 하부 절연층은 상기 제1 도전형 반도체층을 노출시키는 제1 개구부, 및 상기 반사 전극층을 부분적으로 노출시키는 제2 개구부를 포함하는 발광 다이오드.
  18. 청구항 17에 있어서,
    상기 제1 금속층의 일부분, 및 상기 복수의 메사의 측면과 상기 제2 개구부를 부분적으로 덮는 상부 절연층을 더 포함하고,
    상기 상부 절연층은 상기 제1 금속층을 노출시키는 제3 개구부, 및 상기 반사 전극층을 부분적으로 노출시키는 제4 개구부를 포함하는 발광 다이오드.
  19. 청구항 18에 있어서,
    상기 제3 개구부를 통해 상기 제1 금속층과 오믹 컨택하는 제1 패드; 및
    상기 제4 개구부를 통해 상기 반사 전극층과 오믹 컨택하는 제2 패드를 더 포함하는 발광 다이오드.
  20. 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 형성하고;
    상기 제2 도전형 반도체층 및 활성층을 부분적으로 제거하여, 상기 제1 도전형 반도체층이 부분적으로 노출된 영역을 형성하고;
    적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 마스킹 영역과, 부분적으로 노출시키는 오프닝 영역을 포함하는 결함 차단층을 형성하고;
    상기 제2 도전형 반도체층 상에, 상기 결함 차단층을 적어도 부분적으로 덮으며 상기 제2 도전형 반도체층과 오믹 컨택하되, 상기 제2 도전형 반도체층 표면의 90% 이상을 덮는 반사 전극층을 형성하고; 및
    상기 제1 도전형 반도체층 상에 상기 제1 도전형 반도체층과 오믹 컨택하는 제1 금속층을 형성하는 것을 포함하고,
    상기 결함 차단층은 제1 영역과, 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율과, 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 서로 다른 발광 다이오드 제조 방법.
  21. 청구항 20에 있어서,
    상기 제2 영역은 상기 제1 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접하고,
    상기 제1 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 큰 발광 다이오드 제조 방법.
  22. 청구항 21에 있어서,
    상기 결함 차단층은, 상기 제2 영역을 둘러싸는 제3 영역을 더 포함하고, 상기 제3 영역은 상기 제2 영역보다 상기 제1 금속층이 상기 제1 도전형 반도체층에 오믹 컨택하는 부분에 인접하며,
    상기 제2 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율은 상기 제3 영역의 오프닝 영역의 면적/마스킹 영역의 면적 비율보다 큰 발광 다이오드 제조 방법.
  23. 청구항 20에 있어서,
    상기 결함 차단층은 상기 제2 영역을 둘러싸는 복수의 영역들을 더 포함하고,
    상기 제1 영역, 제2 영역 및 복수의 영역들은 상기 제1 영역을 중심으로 동심 다각형 형태로 배치되며,
    상기 제1 영역으로부터 상기 결함 차단층의 최외각에 배치된 영역을 향하는 방향을 따라, 오프닝 영역의 면적/마스킹 영역의 면적 비율이 점진적으로 감소하는 발광 다이오드.
  24. 청구항 20에 있어서,
    상기 결함 차단층을 형성하는 것은,
    적어도 상기 제2 도전형 반도체층의 상면을 부분적으로 덮는 절연층을 형성하고;
    상기 절연층을 패터닝하여 음각 또는 양각 형태의 오프닝 영역과 마스킹 영역을 형성하는 것을 포함하는 발광 다이오드 제조 방법.
  25. 청구항 24에 있어서,
    상기 절연층을 형성하는 것은, 굴절률이 서로 다른 유전체층들을 적층하는 것을 포함하는 발광 다이오드 제조 방법.
  26. 청구항 24에 있어서,
    상기 결함 차단층은 서로 이격된 복수의 오픈부들을 포함하고, 상기 반사 전극층을 형성 시 상기 복수의 오픈부들이 상기 반사 전극층으로 채워지는 발광 다이오드 제조 방법.
  27. 청구항 24에 있어서,
    상기 결함 차단층은 서로 이격된 복수의 마스크부들을 포함하고, 상기 반사 전극층을 형성 시 상기 복수의 마스크부들이 상기 반사 전극층으로 덮이는 발광 다이오드 제조 방법.
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