KR20120131983A - 전류제한층을 구비한 반도체 발광 소자 - Google Patents

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Abstract

본 발명의 일 측면은 제1 도전형 반도체층 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 위치한 활성층을 갖는 반도체 발광 적층체와, 상기 제1 도전형 반도체층 상면의 일부 영역에 형성된 적어도 하나의 본딩패드를 갖는 제1 전극과, 상기 제2 도전형 반도체층 상에 형성된 오믹콘택층을 갖는 제2 전극과, 상기 제2 도전형 반도체층과 상기 오믹콘택층 사이에 형성된 복수의 패턴을 가지며, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 전류제한층을 포함하는 반도체 발광 소자를 제공한다.

Description

전류제한층을 구비한 반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE HAVING CURRENT BLOCKING LAYER}
본 발명은 반도체 발광소자에 관한 것으로, 특히 전류제한층을 구비한 반도체 발광소자에 관한 것이다.
반도체 발광장치는 출력 및 효율이나 신뢰성 측면에서 광원으로서 유익한 장점을 가지므로, 조명장치 또는 디스플레이 장치의 백라이트를 대체할 수 있는 고출력, 고효율 광원으로서 적극적으로 연구 개발되고 있다.
반도체 발광장치는 통상 p형 반도체 및 n형 반도체와 함께 그 사이에 전자/정공 재결합에 의해 발광할 수 있는 활성층을 구비한다. 이러한 반도체 발광소자는 반도체층을 위한 전극의 위치 또는 전류 경로에 따라 구분될 수 있으며, 이에 한정되지는 않으나, 주로 반도체 발광소자에 채용되는 기판의 전기적 전도성 여부에 의해 결정될 수 있다.
예를 들어, 전기적 절연성을 갖는 기판이 사용되는 경우에는, 제1 도전형 반도체층에 접속되는 제1 전극을 형성하기 위한 메사 에칭이 요구될 수 있다. 즉, 제1 도전형 반도체층의 일부 영역이 노출되도록 제2 도전형 반도체층 및 활성층을 부분적으로 제거하고, 제1 도전형 반도체층의 노출된 상면에 제1 전극을 형성하게 된다.
이러한 전극구조에서는, 메사에칭에 의해 발광면적이 소실되고 전류흐름의 측방향으로 형성되므로, 전체 면적에서 균일한 전류분산을 도모하기 어려우며, 그에 따라 발광효율도 감소하게 된다.
이에 반하여, 전도성 기판을 사용하는 경우에는, 전도성 기판을 일측의 전극부분으로 사용할 수 있다. 이러한 구조의 반도체 발광장치는, 앞선 구조에 비해 소실되는 발광면적이 없으며 비교적 균일한 전류흐름이 보장되므로, 발광효율의 개선효과를 기대할 수 있다.
하지만, 이 역시 광방출면에 위치하는 전극(주로, n측 전극)은 원활한 광방출을 위해서 가능한 작은 사이즈로 형성하여야 하나, 이 경우에 구동전압이 상승할 뿐만 아니라, 전류 분산(current spreading) 효과가 감소되어 실제 활성층의 상당 영역이 유효한 발광영역으로서 활용되지 못하는 문제가 있다.
따라서, LED의 광 효율을 증가시키기 위해 전류분산 효과를 극대화하는 연구가 이슈로 부각되고 있으며, 이러한 연구는 특히 대면적으로 구현하는 고출력을 위해서 발광장치에서 크게 요구되고 있다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로, 그 목적은 발광효율이 향상되도록 전류 분산 효과가 개선된 구조를 갖는 반도체 발광소자를 제공하는데 있다.
본 발명의 일 측면은, 제1 도전형 반도체층 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 위치한 활성층을 갖는 반도체 발광 적층체와, 상기 제1 도전형 반도체층 상면의 일부 영역에 형성된 적어도 하나의 본딩패드를 갖는 제1 전극과, 상기 제2 도전형 반도체층 상에 형성된 오믹콘택층을 갖는 제2 전극과, 상기 제2 도전형 반도체층과 상기 오믹콘택층 사이에 형성된 복수의 패턴을 가지며, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 전류제한층을 포함하는 반도체 발광 소자를 제공한다.
일 실시형태에서, 상기 제1 전극은 상기 제1 도전형 반도체층 상에 형성되며, 상기 본딩패드로부터 연장된 복수의 전극지를 더 포함할 수 있다. 이 경우에, 상기 복수의 전극지는 상기 복수의 패턴이 배열된 방향에 따라 평행하게 배열될 수 있다.
상기 복수의 패턴 간격은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 커질 수 있다. 필요에 따라, 상기 복수의 전극지는 일정한 간격을 갖도록 배열될 수 있다. 이와 달리, 상기 복수의 전극지는 각각 상기 복수의 패턴과 중첩된 영역에 위치하도록 형성될 수 있다.
상기 적어도 하나의 전극패드는 상기 제1 도전형 반도체층의 상면 중 서로 다른 영역에 형성된 복수의 전극패드일 수 있다.
상기 복수의 전극패드는 대향하는 모서리에 각각 배치되며,상기 복수의 패턴 간격은 상기 제1 도전형 반도체층의 중앙에 중첩된 영역에 인접할수록 커질 수 있다.
특정 예에서, 상기 복수의 패턴 중 상기 본딩패드와 중첩된 영역에 인접한 패턴의 폭은 다른 일 패턴의 폭보다 클 수 있다. 이 경우에, 상기 복수의 패턴의 폭은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 작아질 수 있다.
상기 전류차단층은 전기적 절연성 물질로 이루어질 수 있다. 이와 달리, 상기 전류차단층은 상기 오믹콘택층과 쇼트키 접합을 갖도록 상기 제2 도전형 반도체층의 결정이 손상된 영역으로 이루어질 수 있다.
상기 반도체 발광 적층체를 지지하기 위해서 상기 제2 전극에 제공되는 도전성 기판을 더 포함할 수 있다. 이 경우에, 상기 제2 전극은 상기 오믹콘택층과 상기 도전성 기판 사이에 위치한 배리어층을 더 포함할 수 있다.
상기 제1 전극은 상기 제1 도전형 반도체층 상에 형성된 투명 전극층을 더 포함하며, 상기 본딩패드는 상기 투명 전극층 상에 형성될 수 있다.
이 경우에, 상기 제1 도전형 반도체층과 상기 투명 전극층 사이에 형성된 복수의 추가적인 패턴을 갖는 추가적인 전류제한층을 더 포함할 수 있다. 상기 복수의 추가적인 패턴은 상기 복수의 패턴과 서로 중첩되지 않은 위치에 형성될 수 있다.
본 발명의 다른 측면은, 제1 도전형 반도체층 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 위치한 활성층을 갖는 반도체 발광 적층체와, 상기 제1 도전형 반도체층 상면에 형성된 투명 전극층과, 상기 투명 전극층의 일 영역에 형성된 적어도 하나의 본딩패드를 갖는 제1 전극과, 상기 제2 도전형 반도체층 상에 형성된 오믹콘택층을 갖는 제2 전극과, 상기 제1 도전형 반도체층과 상기 투명 전극층 사이에 형성된 복수의 패턴을 가지며, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 전류제한층을 포함하는 반도체 발광 소자를 제공한다.
상기 복수의 패턴 간격은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 질 수 있다.
상기 적어도 하나의 전극패드는 상기 투명전극층의 상면 중 서로 다른 영역에 형성된 복수의 전극패드일 수 있다. 이 경우에 상기 복수의 전극패드는 대향하는 모서리에 각각 배치되며,상기 복수의 패턴 간격은 상기 제1 도전형 반도체층의 중앙에 인접할수록 커질 수 있다.
상기 복수의 패턴 중 상기 본딩패드와 중첩된 영역에 인접한 패턴의 폭은 다른 일 패턴의 폭보다 클 수 있다. 이 경우에, 상기 복수의 패턴의 폭은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 작아질 수 있다.
상기 반도체 발광 적층체를 지지하기 위해서 상기 제2 전극에 제공되는 도전성 기판을 더 포함할 수 있다 이 경우에, 상기 제2 전극은 상기 오믹콘택층과 상기 도전성 기판 사이에 위치한 배리어층을 더 포함할 수 있다.
각 위치에 예상되는 전류밀도에 따라 전류제한층의 패턴을 서로 다른 간격으로 형성함으로써 전류 분산 효과를 극대화하고, 이를 통해서 발광 효율을 크게 개선할 수 있다. 예를 들어, 전류제한층의 패턴 간격을 제한된 면적을 갖는 본딩패드의 아래 영역부터 점차 멀어질수록 커지도록 형성함으로써 전류 분산 효과를 향상시킬 수 있다.
도1은 본 발명의 제1 실시형태에 따른 반도체 발광장치를 나타내는 개략 사시도이다.
도2는 도1에 도시된 반도체 발광장치의 전류 제한층의 패턴을 나타내는 절개사시도이다.
도3은 본 발명의 제2 실시형태에 따른 반도체 발광장치를 나타내는 개략 사시도이다.
도4는 본 발명의 제3 실시형태에 따른 반도체 발광장치를 나타내는 개략 사시도이다.
도5는 도4에 도시된 반도체 발광장치를 나타내는 측단면도이다.
도6은 본 발명의 제4 실시형태에 따른 반도체 발광장치를 나타내는 측단면도이다.
도7은 본 발명의 제5 실시형태에 따른 반도체 발광장치를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명하기로 한다.
도1은 본 발명의 제1 실시형태에 따른 반도체 발광장치를 나타내는 개략 사시도이다.
본 실시형태에 따른 반도체 발광장치(10)는, 제1 도전형 반도체층(15a) 및 제2 도전형 반도체층(15b)과 상기 제1 및 제2 도전형 반도체층(15a,15b) 사이에 위치한 활성층(15c)을 갖는 반도체 발광 적층체(15)를 포함한다. 또한, 제1 및 제2 전극(17,12)은 각각 상기 제1 및 제2 도전형 반도체층(15a,15b)에 형성된다.
도1에 도시된 바와 같이, 상기 제1 전극(17)은 상기 제1 도전형 반도체층(15a)의 일 모서리영역에 형성된 본딩패드(17a)를 포함하며, 상기 제2 전극(12)은 상기 제2 도전형 반도체층(17b)과 오믹콘택을 이루는 오믹콘택층을 포함한다.
본 실시형태에 채용된 제1 전극(17)은 추가적으로 그와 연결된 연장전극(17b)을 포함한다. 상기 연장전극(17b)은 나란히 배열된 복수의 전극지(17b1-17b5)를 포함한 구조일 수 있다. 본 실시형태에서, 상기 복수의 전극지(17b1-17b5)는 그 배열방향에 따른 일정한 간격을 갖는 5개의 전극지로 예시되어 있으나, 그 간격조건과 전극지의 개수에 본 발명이 한정되는 것은 아니다.
본 실시형태에 따른 반도체 발광장치(10)는 상기 제2 도전형 반도체층(15b)과 상기 오믹콘택층(12) 사이에 형성된 전류제한층(14)을 포함한다. 상기 전류차단층(14)은 SiO2 또는 SiNx와 같은 전기적 절연성 물질을 선택적으로 형성함으로써 제공할 수 있으나, 이와 달리, 상기 오믹콘택층과 쇼트키 콘택을 갖도록 상기 제2 도전형 반도체층의 결정이 손상된 영역을 형성함으로써 제공될 수도 있다. 이러한 결정손상은 이온주입 또는 플라즈마 처리 등에 의해 실행될 수 있다.
상기 전류제한층(14)은 서로 이격되어 형성된 복수의 패턴(P1-P4)을 갖는다.
본 실시형태에 채용된 각 패턴(P1-P4)은 도2에 도시된 바와 같이, 바(bar)형상을 가질 수 있다. 이러한 패턴(P1-P4)의 형상은 상기 전극지(17b1-17b5)과 관련된 형상을 채용할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 복수의 패턴(P1-P4)을 상기 전극지(17b1-17b5)의 배열방향에 상응하도록 배열할 수 있다.
이러한 패턴(P1-P4)의 형상과 배열을 통해서 상기 전극지(17b1-17b5)에 의한 전류분포를 고려하여 보다 효과적인 전류분산을 도모할 수 있다.
전류분산효과를 향상시키기 위해서, 본 실시형태에 채용된 패턴(P1-P4)은 상기 본딩패드(17a)와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된다. 즉, 도2에 도시된 바와 같이, 상기 본딩패드(17a)에 가장 가까운 2개의 패턴(P1,P2)의 간격(L1)이 다른 인접한 패턴(P2,P3 또는 P3,P4)들의 간격보다 작게 패턴의 간격을 조절한다.
이러한 패턴 간격은 전류가 공급되는 본딩패드(17a)에 인접한 영역에 상대적으로 크게 집중되는 전류를 효과적으로 분산시킬 수 있으며, 결과적으로 전체 영역에서 전류 분산효과가 보다 균일하게 나타날 수 있다.
물론, 본 실시형태와 달리, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 점차 커지도록 배열될 수 있다. 이는 본딩패드를 따라 전류집중정도가 점차 약해지는 사실을 감안할 때에 보다 균일한 전류 분산효과를 기대할 수 있을 것이다.
또한, 제1 전극의 구조는 다양하게 변경될 수 있으며, 이에 따라 다양한 실시형태로 변형되어 실시될 수 있다. 예를 들어, 본딩 패드는 복수개 채용한 형태를 고려할 수 있으며, 이에 따라 전류제한층의 패턴도 다양하게 변형될 수 있다. 또한, 전류분산효율을 고려한 전극지의 배열도 여러 형태로 구현될 수 있으며, 그에 따라 전류분산효과를 향상시키기 위해서 패턴의 위치도 변경될 수 있다.
본 발명의 다양한 실시형태 중 하나로서, 도3에는 2개의 본딩패드와 함께 새로운 전극지 배열을 갖는 실시형태가 예시되어 있다.
도3에 도시된 반도체 발광장치(30)는, 제1 도전형 반도체층(35a) 및 제2 도전형 반도체층(35b)과 상기 제1 및 제2 도전형 반도체층(35a,35b) 사이에 위치한 활성층(35c)을 갖는 반도체 발광 적층체(35)와 함께, 상기 제1 및 제2 도전형 반도체층(35a,35b)에 각각 형성된 제1 및 제2 전극(37,32)을 포함한다.
본 실시형태에서, 상기 제2 전극(32)은 상기 제2 도전형 반도체층(37b)과 오믹 콘택을 이루는 오믹콘택층(32a)과 배리어층(32b)을 포함한다. 상기 오믹콘택층(32a)은 고반사성 오믹콘택물질로 형성될 수 있다. 이러한 오믹콘택층(32a)으로는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층일 수 있다. 상기 배리어층(32b)은 도전성 기판의 구성원소가 상기 오믹콘택층을 확산되어 오믹특성을 저하시키는 것을 방지할 수 있다. 이러한 배리어층(32b)으로는 Ti, Ni, Cr, Au, TiW, TiN 및 그 조합으로부터 선택된 물질일 수 있다. 이러한 제2 전극(32)은 다른 실시형태에서도 유익하게 적용될 수 있다.
본 실시형태에서 채용된 제1 전극(37)은 앞선 실시형태와 달리, 상기 제1 도전형 반도체층(35a)에 형성된 2개의 본딩패드(37a1,37a2)를 포함한다. 상기 2개의 본딩패드(37a1,37a2)는 대향하는 양측 모서리에 배치되어 전체적 면적에서 균일한 전류분산을 도모할 수 있다.
상기 제1 전극(37)은 도3에 도시된 바와 같이, 그와 연결된 연장전극(37b)을 포함한다. 상기 연장전극(37b)은 나란히 배열된 복수의 전극지(37b1-37b6)를 포함한다. 다만, 상기 복수의 전극지(37b1-37b6)는 각 본딩패드(37a1,37a2)로부터 멀어질수록 그 간격이 커지도록 배열된다(d1<d2<d3). 즉, 도3에 도시된 바와 같이, 중앙의 전극지(37b3,37b4) 간격(d3)에서 가장 넓은 간격을 가질 수 있다.
상기 반도체 발광장치(30)는 상기 제2 도전형 반도체층(35b)과 상기 오믹콘택층(32) 사이에 형성된 전류제한층(34)을 포함한다. 상기 전류제한층(34)은 서로 이격되어 형성된 복수의 패턴(P1-P6)을 갖는다.
본 실시형태에 채용된 각 패턴(P1-P6)은 도2에 도시된 바와 같이, 바(bar)형상을 가지며, 상기 전극지(37b1-37b6)의 배열방향에 상응하도록 배열할 수 있다.
본 실시형태에서도, 전류분산효과를 향상시키기 위해서, 본 실시형태에 채용된 패턴(P1-P6)은 상기 본딩패드(37a1,37a2)와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된다.
구체적으로, 도3에 도시된 바와 같이, 각 본딩패드(37a1,37a2)에 가장 가까운 패턴(P1,P2 또는 P5,P6)의 간격(L1)은 서로 동일하며, 다른 인접한 패턴(P2,P3 / P3,P4 / P4,P5)들의 간격(L2,L3)보다 작게 설정될 수 있다.
추가적으로, 본 실시형태에서는, 상기 복수의 패턴(P1-P6)은 각각 상기 복수의 전극지(37b1-37b6)와 중첩된 영역에 위치하도록 형성될 수 있다. 이러한 전류제한층(34)의 패턴배열은 각각 전극지(37b1-37b6)에 의한 전류집중현상을 개별적으로 억제하여 보다 효과적인 전류분산효과를 얻을 수 있다.
앞선 실시형태에서, 전류제한층을 광방출면의 반대측(즉, 도전성 기판이 위치한 측)에 배치한 형태, 즉 오믹콘택층과 제2 도전형 반도체층 사이에 배치한 형태로 예시되어 있으나, 본 발명은 이에 한정되지는 않는다. 즉, 본 발명의 다른 실시형태에서는 도전성 기판이 아닌 광방출면으로 제공되는 영역(즉, 제1 도전형 반도체층)에 전류 제한층이 제공되는 형태로 구현될 수도 있다. 이러한 실시형태는 도4 내지 도7에 도시되어 설명되어 있다.
우선, 도4 및 도5를 참조하여, 전류제한층이 광방출면에 제공되는 형태의 기본예를 설명한다.
본 실시형태에 따른 반도체 발광장치(40)는, 제1 도전형 반도체층(45a) 및 제2 도전형 반도체층(45b)과 상기 제1 및 제2 도전형 반도체층(45a,45b) 사이에 위치한 활성층(45c)을 갖는 반도체 발광 적층체(45)를 포함한다. 또한, 상기 반도체 발광장치(40)는 상기 제1 및 제2 도전형 반도체층(45a,45b)에는 각각 형성된 제1 및 제2 전극(47,42)을 포함한다.
본 실시형태에서, 상기 제2 전극(42)은 상기 제2 도전형 반도체층(47b)과 오믹 콘택을 이루는 오믹콘택층(42a)과 배리어층(42b)을 포함한다. 상기 오믹콘택층(42a)은 고반사성 오믹콘택물질으로서, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층일 수 있다. 상기 배리어층(42b)은 Ti, Ni, Cr, Au, TiW, TiN 및 그 조합으로부터 선택된 물질일 수 있다.
또한, 상기 제1 전극(47)은 상기 제1 도전형 반도체층(45a)의 일 모서리에 형성된 본딩패드(47a)와 함께 상기 제1 도전형 반도체층(45a) 상면에 형성된 투명전극층(47b)을 포함한다.
구체적으로, 본 실시형태에서는, 상기 투명전극층(47b)은 상기 제1 도전형 반도체층(45a) 상면의 실질적인 전체영역에 형성되고, 상기 본딩패드(47a)는 상기 투명전극층(47b) 상에 제공되는 형태로 예시되어 있으나, 직접 제1 도전형 반도체층(45a) 상에 형성될 수도 있다. 다만, 바람직하게는, 도4에 도시된 바와 같이, 본딩패드(47a)의 직하 영역에 전류가 집중되는 것을 방지하기 위해서 패드용 전류차단층(46)을 도입할 수 있다.
본 실시형태에 따른 반도체 발광장치(40)는 앞서 설명한 바와 같이, 상기 제1 도전형 반도체층(45a)과 상기 투명전극층(47b) 사이에 형성된 전류제한층(44)을 포함한다. 상기 전류차단층(44)은 SiO2 또는 SiNx와 같은 전기적 절연성 물질을 선택적으로 형성할 수 있으나, 이와 달리 결정손상을 통한 쇼트키 접합 구현을 통해서도 고저항영역을 형성하는 방식으로 구현될 수도 있다.
상기 전류제한층(44)은 서로 이격된 복수의 패턴(P1-P4)을 포함하며, 상기 복수의 패턴은 상기 본딩패드(47a)와 비교적 일정한 거리를 두면서 절곡된 형상을 갖도록 형성될 수 있다.
본 실시형태에서도, 상기 복수의 패턴(P1-P4)은 상기 본딩패드(47a)와 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된다.
구체적으로, 도4 및 도5에 도시된 바와 같이, 상기 복수의 패턴(P1-P4)는 상기 본딩패드(47a)로부터 멀어질수록 그 간격이 커지도록 배열된다. 이러한 패턴간격을 통해서, 투명전극층(46)과 제1 도전형 반도체층(47)의 접촉영역으로 정의되는 오픈영역이 본딩 패드(47a)로부터 멀어질수록 큰 면적을 갖도록 형성될 수 있다(면적대비: O1>O2>O3>O4).
이러한 패턴의 배열을 통해서 전류가 공급되는 본딩패드(47a)에 인접한 영역에 상대적으로 크게 집중되는 전류를 상대적으로 본딩패드(47a)와 먼 위치에 있는 영역으로 분산시키는 효과를 기대할 수 있으며, 결과적으로 전체 영역에서 전류 분산효과가 보다 균일하게 나타낼 수 있다.
도6은 광방출영역에 전류제한층이 배치되는 또 다른 실시형태를 나타내는 측단면도이다.
도6에 도시된 반도체 발광장치(60)는, 제1 도전형 반도체층(65a) 및 제2 도전형 반도체층(65b)과 상기 제1 및 제2 도전형 반도체층(65a,65b) 사이에 위치한 활성층(65c)을 갖는 반도체 발광 적층체(65)를 포함한다. 또한, 상기 반도체 발광장치(60)는 상기 제1 및 제2 도전형 반도체층(65a,65b)에는 각각 형성된 제1 및 제2 전극(67,62)을 포함한다.
본 실시형태에서, 상기 제2 전극(62)은 오믹콘택층을 포함한다. 또한, 상기 제1 전극(67)은 상기 제1 도전형 반도체층(65a)의 일 모서리에 형성된 본딩패드(67a)와 함께 상기 제1 도전형 반도체층(65a) 상면에 형성된 투명전극층(67b)을 포함한다. 추가적으로, 본딩패드(67a)의 직하 영역에 전류가 집중되는 것을 방지하기 위해서 패드용 전류차단층(66)이 형성될 수 있다. 상기 패드용 전류차단층(66)은 다른 전류차단층(64)의 패턴과 동일한 공정으로 형성될 수도 있다.
본 실시형태에 따른 반도체 발광장치(60)는 상기 제1 도전형 반도체층(65a)과 상기 투명전극층(67b) 사이에 형성된 전류제한층(64)을 포함한다. 상기 전류차단층(64)을 구성하는 패턴(P1-P4)은 앞선 실시형태와 유사하게, 상기 본딩패드(67a)로부터 멀어질수록 그 간격이 커지도록 배열될 수 있다(L1<L2<L3<L4).
이러한 패턴간격을 통해서, 투명전극층(66)과 제1 도전형 반도체층(67)의 접촉영역으로 정의되는 오픈영역(O1-O4)이 본딩 패드(67a)로부터 멀어질수록 큰 면적을 갖도록 형성될 수 있다.
추가적으로, 본 실시형태에서는 전류차단층(64)의 패턴 폭(W1-W4)이 본딩패드(67a)에 인접한 영역에 가까워질수록 커지도록 형성하여, 전류집중현상을 보다 완화시킬 수 있다. 즉, 도6에 도시된 바와 같이, 각 패턴의 폭을 본딩패드(67a)로부터 멀어질수록 점차 작아지도록 설계함(W1>W2>W3>W4)으로써 전류분산효과의 개선에 보다 크게 기여할 수 있다.
이상 설명한 바와 같이, 본 발명에 채용가능한 전류차단층은 크게 2가지 형태로 제안되었다. 즉, 전류 차단층의 배치영역에 따라, 광방출면의 반대영역(즉, 도전성 기판)이 배치되는 형태와, 광방출면(즉, 제1 도전형 반도체층)에 제공되는 형태로 예시되었으나, 이러한 형태는 도7에 도시된 형태와 같이 결합되어 구현될 수 있다.
도7에 도시된 반도체 발광장치(70)는, 제1 도전형 반도체층(75a) 및 제2 도전형 반도체층(75b)과 상기 제1 및 제2 도전형 반도체층(75a,75b) 사이에 위치한 활성층(75c)을 갖는 반도체 발광 적층체(75)를 포함한다. 또한, 상기 반도체 발광장치(70)는 상기 제1 및 제2 도전형 반도체층(75a,75b)에는 각각 형성된 제1 및 제2 전극(77,72)을 포함한다.
본 실시형태에서, 상기 제2 전극(72)은 오믹콘택층을 포함한다. 또한, 상기 제1 전극(77)은 상기 제1 도전형 반도체층(75a)의 일 모서리에 형성된 본딩패드(77a)와 함께 상기 제1 도전형 반도체층(75a) 상면에 형성된 투명전극층(77b)을 포함한다.
본 실시형태에 채용된 전류제한층은 도5에 도시된 실시형태와 유사하게 투명전극층(77b)과 제1 도전형 반도체층(75a) 사이에 위치한 복수의 제1 패턴(P1-P4)뿐만 아니라, 제2 전극(72)과 제2 도전형 반도체층(75c) 사이에 위치한 복수의 제2 패턴(P1'-P4')을 포함한다.
상기 복수의 제1 패턴(P1-P4)은 상기 본딩패드(77a)로부터 멀어질수록 그 간격이 커지도록 배열된다(L1<L2<L3<L4). 이러한 패턴간격을 통해서,접촉되는 오픈영역이 본딩 패드(77a)로부터 멀어질수록 큰 면적을 갖도록 형성될 수 있다(면적대비: O1<O2<O3<O4). 이와 유사하게, 상기 복수의 제2 패턴(P1'-P4')도 역시 상기 본딩패드(77a)와 중첩된 영역으로부터 멀어질수록 그 간격이 커지도록 배열된다(L1'<L2'<L3'). 이러한 패턴의 배열을 통해서 전체 영역에서 전류 분산효과가 보다 균일하게 나타낼 수 있다.
추가적으로 도7에 도시된 바와 같이, 상기 복수의 제1 패턴(P1-P4)은 수직방향(즉, 최단거리의 두께방향)으로 상기 복수의 제2 패턴(P1'-P4')과 서로 중첩되지 않은 위치에 배치함으로써 전류흐름을 횡방향으로 분산시켜 보다 큰 균일한 전류분산효과를 기대할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 따라 한정되는 것이 아니고, 첨부된 청구범위에 따라 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

Claims (27)

  1. 제1 도전형 반도체층 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 위치한 활성층을 갖는 반도체 발광 적층체;
    상기 제1 도전형 반도체층 상면의 일부 영역에 형성된 적어도 하나의 본딩패드를 갖는 제1 전극;
    상기 제2 도전형 반도체층 상에 형성된 오믹콘택층을 갖는 제2 전극; 및
    상기 제2 도전형 반도체층과 상기 오믹콘택층 사이에 형성된 복수의 패턴을 가지며, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 전류제한층을 포함하는 반도체 발광 소자.
  2. 제1항에 있어서
    상기 제1 전극은 상기 제1 도전형 반도체층 상에 형성되며, 상기 본딩패드로부터 연장된 복수의 전극지를 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 복수의 전극지는 상기 복수의 패턴이 배열된 방향에 따라 평행하게 배열된 것을 특징으로 하는 반도체 발광 소자.
  4. 제3항에 있어서,
    상기 복수의 패턴 간격은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 커지는 것을 특징으로 하는 반도체 발광 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 복수의 전극지는 일정한 간격을 갖도록 배열된 것을 특징으로 반도체 발광 소자.
  6. 제3항 또는 제4항 중 어느 한 항에 있어서,
    상기 복수의 패턴은 각각 상기 복수의 전극지와 중첩된 영역에 위치하도록 형성된 것을 특징으로 하는 반도체 발광 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 전극패드는 상기 제1 도전형 반도체층의 상면 중 서로 다른 영역에 형성된 복수의 전극패드인 것을 특징으로 하는 반도체 발광 소자.
  8. 제7항에 있어서,
    상기 복수의 전극패드는 대향하는 모서리에 각각 배치되며,
    상기 복수의 패턴 간격은 상기 제1 도전형 반도체층의 중앙에 중첩된 영역에 인접할수록 커지는 것을 특징으로 하는 반도체 발광 소자.
  9. 제1항에 있어서,
    상기 복수의 패턴 중 상기 본딩패드와 중첩된 영역에 인접한 패턴의 폭은 다른 일 패턴의 폭보다 큰 것을 특징으로 하는 반도체 발광 소자.
  10. 제9항에 있어서,
    상기 복수의 패턴의 폭은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 작아지는 것을 특징으로 하는 반도체 발광 소자.
  11. 제1항에 있어서,
    상기 전류차단층은 전기적 절연성 물질로 이루어진 것을 특징으로 하는 반도체 발광 소자.
  12. 제1항에 있어서,
    상기 전류차단층은 상기 오믹콘택층과 쇼트키 접합을 갖도록 상기 제2 도전형 반도체층의 결정이 손상된 영역으로 이루어진 것을 특징으로 하는 반도체 발광 소자.
  13. 제1항에 있어서,
    상기 반도체 발광 적층체를 지지하기 위해서 상기 제2 전극에 제공되는 도전성 기판을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  14. 제13항에 있어서
    상기 제2 전극은 상기 오믹콘택층과 상기 도전성 기판 사이에 위치한 배리어층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  15. 제1항에 있어서,
    상기 제1 전극은 상기 제1 도전형 반도체층 상에 형성된 투명 전극층을 더 포함하며, 상기 본딩패드는 상기 투명 전극층 상에 형성되는 것을 특징으로 하는 반도체 발광 소자.
  16. 제15항에 있어서,
    상기 제1 도전형 반도체층과 상기 투명 전극층 사이에 형성된 복수의 추가적인 패턴을 갖는 추가적인 전류제한층을 더 포함하는 것을 특징으로 하는 반도체 발광 소자.
  17. 제16항에 있어서,
    상기 복수의 추가적인 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 것을 특징으로 하는 반도체 발광 소자.
  18. 제17항에 있어서
    상기 복수의 추가적인 패턴은 상기 복수의 패턴과 서로 중첩되지 않은 위치에 형성된 것을 특징으로 하는 반도체 발광 소자.
  19. 제1 도전형 반도체층 및 제2 도전형 반도체층과 상기 제1 및 제2 도전형 반도체층 사이에 위치한 활성층을 갖는 반도체 발광 적층체;
    상기 제1 도전형 반도체층 상면에 형성된 투명 전극층과, 상기 투명 전극층의 일 영역에 형성된 적어도 하나의 본딩패드를 갖는 제1 전극;
    상기 제2 도전형 반도체층 상에 형성된 오믹콘택층을 갖는 제2 전극; 및
    상기 제1 도전형 반도체층과 상기 투명 전극층 사이에 형성된 복수의 패턴을 가지며, 상기 복수의 패턴은 상기 본딩패드와 중첩된 영역과 인접한 패턴의 간격이 다른 일 영역의 패턴 간격보다 작도록 배열된 전류제한층을 포함하는 반도체 발광 소자.
  20. 제19항에 있어서,
    상기 복수의 패턴 간격은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 커지는 것을 특징으로 하는 반도체 발광 소자.
  21. 제20항에 있어서,
    상기 적어도 하나의 전극패드는 상기 투명전극층의 상면 중 서로 다른 영역에 형성된 복수의 전극패드인 것을 특징으로 하는 반도체 발광 소자.
  22. 제21항에 있어서,
    상기 복수의 전극패드는 대향하는 모서리에 각각 배치되며,
    상기 복수의 패턴 간격은 상기 제1 도전형 반도체층의 중앙에 인접할수록 커지는 것을 특징으로 하는 반도체 발광 소자.
  23. 제19항에 있어서,
    상기 복수의 패턴 중 상기 본딩패드와 중첩된 영역에 인접한 패턴의 폭은 다른 일 패턴의 폭보다 큰 것을 특징으로 하는 반도체 발광 소자.
  24. 제23항에 있어서,
    상기 복수의 패턴의 폭은 상기 본딩패드와 중첩된 영역으로부터 멀어질수록 작아지는 것을 특징으로 하는 반도체 발광 소자.
  25. 제19항에 있어서,
    상기 전류차단층은 전기적 절연성 물질로 이루어진 것을 특징으로 하는 반도체 발광 소자.
  26. 제19항에 있어서,
    상기 반도체 발광 적층체를 지지하기 위해서 상기 제2 전극에 제공되는 도전성 기판을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  27. 제26항에 있어서
    상기 제2 전극은 상기 오믹콘택층과 상기 도전성 기판 사이에 위치한 배리어층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
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