KR20160029570A - 발광 다이오드 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 전극 패드를 포함하는 발광 다이오드에 대한 것이다. 본 발명에 따른 발광 다이오드는 제 2 도전형 반도체층; 제2 도전형 반도체층 상에 배치되는 활성층; 활성층 상에 배치되는 제1 도전형 반도체층; 제1 도전형 반도체층을 관통하는 비아홀; 제1 도전형 반도체층 상부면에 배치되어, 상기 제1 도전형 반도체층의 상부면과 오믹컨택하는 제1 전극 패드; 제1 도전형 반도체층 하부에 배치되어, 제1 도전형 반도체층의 하부면을 노출시키는 홈 영역; 및 상기 홈 영역에 배치되어 제1 도전형 반도체층의 하부면과 오믹컨택하는 제1 전극을 포함하되, 제1 전극 패드는 비아홀을 통해 연장되어 제1 전극과 전기적으로 연결될 수 있다.
Description
본 발명은 발광 다이오드에 대한 것이다. 더욱 상세하게는, 본 발명은 전극 패드를 포함하는 발광 다이오드에 대한 것이다.
발광 다이오드는 전자와 정공이 재결합으로 발생되는 광을 발하는 무기 반도체 소자로서, 최근, 디스플레이, 자동차 램프, 일반 조명등의 여러 분야에서 사용되고 있다.
일반적으로, 수직형 발광 다이오드는 종래의 수평형 발광 다이오드와 비교하여 p측이 아래에 위치하는 구조에 의하여, 전류분산 성능이 우수하고, 또한, 사파이어에 비해 열전도율이 높은 지지기판을 채택함으로써 열방출 성능이 우수하다. 나아가, PEC(photo enhanced chemical) 에칭 등에 의해 N-면을 이방상 식각하여 거칠어진 표면을 형성함으로써 상향 광 추출 효율을 크게 향상시킬 수 있다.
또한, 수직형 발광 다이오드는 n형 도핑된 질화갈륨층의 N-면 상에 컨택층을 포함한 패드 등을 형성하고, 상기 패드를 이용하여 전류를 주입시킨다. 그러나, 상기 질화갈륨층의 N-면은 Ga-면과 비교하여, 상대적으로 저항이 크다. 따라서, 발광 다이오드의 전류 확산은 물론, 구동 전압 및 파워에도 악영향을 미친다.
한편, 수직형 발광 다이오드는 전류 확산을 위하여 발광면 상부에 전극 연장부가 형성될 수 있다. 그러나, 전극 연장부가 발광면의 상부에 다수 배치되므로, 활성층에서 방출되는 광이 차단되어 광 효율의 낮아지는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 고전류 구동이 가능하고, 발광층 내로의 전류 분산 성능이 향상되어, 발광효율이 향상된 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 낮은 구동전압과 향상된 파워를 가지는 발광 다이오드를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드는 제 2 도전형 반도체층; 상기 제2 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층을 관통하는 비아홀; 상기 제1 도전형 반도체층 상부면에 배치되어, 상기 제1 도전형 반도체층의 상부면과 오믹컨택하는 제1 전극 패드; 상기 제1 도전형 반도체층 하부에 배치되어, 상기 제1 도전형 반도체층의 하부면을 노출시키는 홈 영역; 및 상기 홈 영역에 배치되어 제1 도전형 반도체층의 하부면과 오믹컨택하는 제1 전극을 포함하되, 상기 제1 전극 패드는 상기 비아홀을 통해 연장되어 상기 제1 전극과 전기적으로 연결될 수 있다.
또한,
상기 제1 도전형 반도체층은 질화갈륨계 반도체층이고, 상기 제1 도전형 반도체의 상부면은 N-면이고, 상기 제1 도전형 반도체층의 하부면은 Ga-면일 수 있다.
나아가, 상기 홈 영역은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 측면을 노출시키고, 상기 제1 전극이 배치된 오목부를 포함하되, 상기 오목부에 배치되어 상기 제1 전극을 감싸고, 노출된 상기 활성층 및 상기 제2 도전형 반도체층의 측면을 덮는 절연층을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제1 전극 패드가 오믹컨택하는 제1 도전형 반도체층 상부면 영역과 상기 제1 전극이 오믹컨택하는 제1 도전형 반도체층의 하부면 영역은 서로 대향되는 영역을 포함할 수 있다.
또한, 상기 절연층은 분포 브래그 반사기를 포함할 수 있다.
상기 오목부에 배치된 상기 제1 전극은 반사층을 포함할 수 있다.
상기 제2 도전형 반도체층 하부에 배치되는 제2 전극을 더 포함할 수 있다.
상기 제2 전극은 전극층과 상기 전극층을 덮는 보호층을 포함할 수 있다.
상기 제2 전극 하부에 배치되는 본딩층 및 상기 본딩층을 통해 제2 전극과 전기적으로 연결되는 제2 전극 패드를 더 포함할 수 있다.
나아가, 상기 제2 전극의 하부에 배치되는 몰드 및 상기 몰드를 통해 둘러싸이는 하부 전극을 더 포함할 수 있다.
또한, 상기 하부 전극의 하면은 상기 몰드의 하면에 노출되고, 상기 하부 전극의 하면과 상기 몰드의 하면은 서로 나란할 수 있다.
한편, 상기 하부 전극은 20 내지 200㎛의 높이를 가질 수 있다.
상기 몰드는 감광성 폴리이미드(photosensitive polyimide), Su-8, 도금용 포토레지스트, 파릴렌(parylene), EMC(epoxy moding compound) 및 세라믹 파우더 중 적어도 하나를 포함할 수 있다.
상기 하부 전극과 상기 제2 전극 사이에 배치되는 시드층을 더 포함할 수 있다.
또한, 상기 제1 도전형 반도체층, 상기 활성층, 상기 제2 도전형 반도체층을 관통하는 제2 비아홀; 및 상기 제2 비아홀을 통해 연장되어 상기 제2 전극과 전기적으로 연결되는 제2 전극 패드를 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 비아홀 내에서, 상기 제2 비아홀을 통해 연장되는 제2 전극 패드와 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층을 절연시키는 절연층을 더 포함할 수 있다.
한편, 상기 제1 도전형 반도체층은 상부면에 러프니스를 포함할 수 있다.
본 발명에 따른 발광 다이오드는 질화갈륨층의 N-면은 물론, Ga-면과도 전기적 접촉이 가능한 전극 패드를 포함하므로, 발광층으로의 전류 확산이 용이하게 이루어 질 수 있다. 이를 통해, 발광 다이오드의 발광효율은 물론, 파워를 향상시킬 수 있고, 구동 전압을 낮출 수 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 및 그의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광 다이오드가 포함하는 전극 및 전극 패드의 배치 패턴을 설명하기 위한 평면도들이다.
도 13은 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광 다이오드가 포함하는 전극 및 전극 패드의 배치 패턴을 설명하기 위한 평면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 및 그의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 우선, 성장 기판(100)을 준비하고, 성장 기판(100) 상에 제1 도전형 반도체층(110), 활성층(130) 및 제2 도전형 반도체층(150)을 배치한다.
성장 기판(100)은 상기 반도체층들(110, 130, 150)을 성장시킬 수 있는 기판이면 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘 기판, 실리콘 카바이드 기판, 스피넬 기판, 및 질화물 기판 등을 포함할 수 있다. 특히, 본 실시예에 있어서, 성장 기판(100)은 사파이어 기판일 수 있다.
한편, 성장 기판(100)이 성장 기판(100) 상에 성장될 반도체층들(110, 130, 150)과 이종의 특성을 갖는 경우, 예를 들어, 반도체층들(110, 130, 150)이 질화물계 반도체를 포함하고, 성장 기판(100)은 사파이어 기판과 같은 이종 물질 기판인 경우, 본 실시예에 따른 발광 소자는 성장 기판(100) 상에 버퍼층(미도시)을 형성하는 것을 더 포함할 수 있다.
또한, 성장 기판(100)은 다양한 성장면을 포함할 수 있고, 예컨대, c면((0001))과 같은 극성 성장면, m면((1-100)) 또는 a면((11-20))과 같은 비극성의 성장면, 또는 (20-21)면과 같은 반극성의 성장면을 가질 수 있다. 또한, 성장기판(100)은 패터닝된 기판일 수 있다.
제1 도전형 반도체층(110)은 예컨데 n형 질화갈륨계 반도체층을 포함하고, 제2 도전형 반도체층(150)은 p형 질화갈륨계 반도체층을 포함할 수 있다. 또한, 활성층(130)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 InGaN을 포함할 수 있다.
제1 도전형 반도체층(110)과 제2 도전형 반도체층(150)는 서로 다른 도전형을 가지는 반도체층일 수 있으며, 상기 반도체층들(110, 130, 150)은 금속유기화학증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 분자 빔 적층성장법(MBE; Molecular Beam Epitaxy), 수소화물기상성장법(HVPE; Hydride Vapor Phase Epitaxy) 등을 포함한 다양한 증착 및 성장방법을 통해 형성될 수 있다.
이하 반도체층들에 관한 주지의 기술에 대한 설명은 생략한다.
도 2를 참조하면, 제1 도전형 반도체층(110) 상에 홈 영역(M)이 형성된다. 홈 영역(M)은 홈 영역(M)의 양 측면에 메사가 형성됨으로 형성될 수 있다. 상기 메사는 활성층(130) 및 제2 도전형 반도체층(150)을 포함하며, 활성층(130)은 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(150) 사이에 위치한다.
즉, 포토레지스트와 사진 식각 기술을 이용하여, 제1 도전형 반도체층(110)이 노출되도록 제2 도전형 반도체층(150) 및 활성층(130)을 패터닝함으로써, 제1 도전형 반도체층(110)의 일부가 노출되는 홈 영역(M)이 형성된다. 홈 영역(M)의 양 측에 배치되는 메사의 측면은 포토레지스트 리플로우와 같은 기술을 사용함으로써 경사지게 형성될 수 있다. 상기 메사 측면의 경사진 프로파일은 활성층(130)에서 생성된 광의 추출 효율을 향상시킨다. 또한, 제1 도전형 반도체층(110)이 질화갈륨계 반도체층인 경우에, 홈 영역(M)을 통해 노출된 제1 도전형 반도체층(110)의 노출면은 Ga-면 일 수 있다. 질화갈륨계 반도체층에 있어서, Ga-면은 N-면보다 저항이 낮으므로, 질화갈륨계 반도체층으로의 전류 주입이 보다 용이할 수 있다.
또한, 홈 영역(M)의 깊이는 대략 12000Å일 수 있으나, 이제 제한되는 것은 아니다.
도 3을 참조하면, 홈 영역(M) 내에 제1 전극(170)이 배치된다. 제1 전극(170)은 홈 영역(M) 내에 증착 공정을 통해 형성될 수 있다. 제1 전극(170)은 Cr, Au, Al 및 Ti 중 적어도 하나를 포함할 수도 있고, 다중층, 예컨대, Cr/Au/Ti 다중층으로 형성될 수도 있다. 제1 전극(170)이 Cr/Au/Ti 다중층인 경우에, Cr층은 대략 200Å,Au층은 대략 4000Å, Ti는 대략 200Å일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(170)의 높이는 홈 영역(M)의 깊이 이내 일 수 있으며, 더욱 상세하게는 활성영역(130) 이하일 수 있다. 또한, 제1 전극(170)은 활성층(130)의 측면에서 방출되는 광을 반사하기 위하여 반사층을 더 포함할 수 있으며, 상기 반사층은 Al을 포함할 수 있다.
도 4를 참조하면, 제1 전극(170) 및 제2 도전형 반도체층(150) 상에 절연층(190)이 배치된다. 절연층(190)은 증착 공정을 통하여 형성될 수 있다. 절연층(190)은 절연성의 물질을 포함할 수 있으며, 예를 들어, SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있다. 나아가, 절연층(190)은 다중층을 포함할 수 있고, 굴절률이 다른 물질이 교대로 적층된 분포 브래그 반사기(DBR)를 포함할 수도 있다. 예컨대, SiO2/TiO2나 SiO2/Nb2O5 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다.
도 5를 참조하면, 식각 공정을 통하여, 절연층(190)의 일부를 제거할 수 있다. 남겨진 절연층(190)은 홈 영역(M)에 대응되는 영역, 즉 홈 영역(M)을 덮는 영역에 위치할 수 있다. 또한, 홈 영역(M)의 양측에 배치된 메사의 상단 일부를 덮을 수도 있다.
도 6을 참조하면, 제2 도전형 반도체층(150) 상에 전극층(210)이 배치된다. 전극층(210)은 전자-빔 증발법을 이용하여 형성될 수 있다. 전극층(210)은 Ni, Ag 및 Au 중 적어도 하나를 포함할 수도 있고, 다중층, 예컨대 Ni/Ag/Ni/Au 다중층으로 형성될 수도 있다. 도 6에 있어서, 전극층(210)과 절연층(190)의 말단이 서로 맞닿는 것으로 도시되었지만, 이제 제한되는 것은 아니다. 따라서, 전극층(210)의 일부는 절연층(190)의 말단을 덮을 수 도 있다.
도 7을 참조하면, 전극층(210) 및 절연층(190) 상에 보호층(230)이 배치된다.
보호층(230)은 스퍼터링 기술을 이용하여 또는 성장 기판(100)을 기울여서 회전시키며 진공증착하는 전자-빔 증발법(예컨대, planetary e-beam evaporation)을 이용하여 형성될 수 있다. 보호층(230)은 Au, Ni, Pt, Ti, 또는 Cr을 포함할 수 있으며, 예컨대 약 5쌍의 Ni/Pt 또는 약 5쌍의 Ni/Ti를 증착하여 형성될 수 있다. 또한, 보호층(230)은 다중층, 예컨대 Ti/Ni/(Ti/Ni)*5pairs/Ti/Au 다중층으로 형성될 수도 있다. 이 경우, Ti는 대략 50Å, Ni는 대략 1500Å, 다섯 쌍의 Ti/Ni에서 Ti는 대략 1000Å, Ni는 대략 1000Å, Ti는 대략 2000Å, Au는 대략 200Å의 두께로 형성될 수 있으나, 이에 제한되는 것은 아니다. 보호층(230)은 전극층(210)을 보호하며, 전극층(210)이 포함하는 원소들의 확산을 방지할 수 있다. 또한, 도시되지 않았지만, 보호층(230)과 전극층(210) 사이에 응력 완화층을 포함할 수 있으며, 상기 응력 완화층은 보호층(230)과 전극층(210)의 열팽창 계수 차이에 의한 응력을 완화한다.
본 실시예에 있어서, 전극층(210)과 보호층(230)은 제2 전극을 형성할 수 있다. 즉, 본 발명에 있어서 제2 전극은 전극층(210)과 보호층(230)을 포함한다.
도 8을 참조하면, 제2 전극이 포함하는 보호층(230) 상에 본딩층(250), 제2 전극 패드(270) 및 지지 기판(290)이 배치된다.
본딩층(250)은 보호층(230) 상에 위치하며, 보호층(230) 및 전극층(210)을 포함하는 제2 전극과 전기적으로 연결될 수 있다. 본딩층(250)은 제2 전극 패드(270)를 반도체층들(110, 130, 150)과 본딩하는 기능을 하며, 제2 전극과 제2 전극 패드(270)을 전기적으로 연결하는 기능을 할 수 있다.
본딩층(250)은 금속을 포함할 수 있으며, 예를 들어, Au 및 Sn을 포함할 수 있다.. 다만, 본딩층(250)이 이에 한정되는 것은 아니다. 본 실시예에 있어서, 본딩층(250)은 10000Å 이상의 두께로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 전극 패드(270)은 본딩층(250) 상에 배치되며, 외부의 전원과 제2 전극 및 제2 도전형 반도체층(150)을 전기적으로 연결할 수 있다. 제2 전극 패드(270)는 지지 기판일 수 있으며, 이 경우, 지지 기판(290)은 생략될 수 있다. 본 실시예에 있어서, 제2 전극 패드(270)은 금속을 포함할 수 있으며, 예를 들어, Mo층과 Cu층이 적층된 구조일 수 있다. 나아가, 제2 전극 패드(270)는 Ti, Cr, Ni, Al, Cu, Ag, Au, Pt 등을 포함할 수 있다. 지지 기판(290)은 본 발명에 따른 발광 다이오드 제조 공정 중의 구조적 안정성을 제공되며, 이후에 제거될 수 잇다.
도 9를 참조하면, 성장 기판(100)이 제1 도전형 반도체층(110)으로부터 분리될 수 있다. 성장 기판(100)은 레이저 리프트 오프, 화학적 리프트 오프, 응력 리프트 오프, 또는 열적 리프트 오프 등의 방법을 이용하여 제1 도전형 반도체층(110)으로부터 분리될 수 있다.
또한, 성장 기판(100)이 분리되어 노출된 제1 도전형 반도체층(110)의 표면에 러프니스를 형성할 수 있다. 또한, 러프니스를 형성하기 전에, 화학적 또는 물리적으로 제1 도전형 반도체층(110) 표면의 잔류물들을 제거할 수 있다. 이 때, 표면에 잔류하는 Ga를 염산 등을 통해 제거함으로써, 노출된 제1 도전형 반도체층(110)의 표면은 N-면일 수 잇다.
이어서, 상기 제1 도전형 반도체층(110)을 그 표면으로부터 소정 두께로 제거할 수 있다. 성장 기판(100) 분리 과정에서 제1 도전형 반도체층(110) 표면 주변에 결함 또는 손상이 발생될 수 있다. 따라서, 제1 도전형 반도체층(110)의 표면을 소정 두께 제거함으로써, 제1 도전형 반도체층(110) 전체의 평균적인 결정질을 우수하게 할 수 있다. 본 실시예에 있어서, 제거되는 제1 도전형 반도체층(110)의 두께는 2.5㎛일 수 있으나, 이에 제한되는 것은 아니다.
상기 러프니스는 KOH 및/또는 NaOH 용액, 황인상 용액을 이용한 습식 식각으로 형성될 수 있고, 또는 PEC(Photo-Enhanced Chemical) 식각에 의해서 형성될 수 도 있으며, 그 밖의 습식 식각, 건식 식각 및 전기 분해의 방식으로 형성될 수 있다. 제1 도전형 반도체층(110)의 표면에 러프니스가 형성됨으로써 광 추출 효율이 개선될 수 있다.
또한, 제1 전극(170) 상부 영역에 대응되는 제1 도전형 반도체층(110)의 표면은 도 10에 도시된 바와 같이, 러프니스가 형성되지 않을 수 있다. 이는 해당 영역에 식각 이전에 Ni를 증착시킨 후, 상술한 식각 공정을 수행함으로써 형성될 수 있다.
도 10을 참조하면, 제1 도전형 반도체층(110), 활성층(130), 제2 도전형 반도체층(150)을 패터닝하여 발광 구조체를 형성할 수 있다. 상기 패터닝은 건식 식각등을 이용하여 형성될 수 있다. 제1 도전형 반도체층(110)의 일부 표면은 러프니가 없는 평탄면 일 수 있으며, 이러한 평탄면의 제조 방법은 상술한 바와 같다.
도 11을 참조하면, 제1 도전형 반도체층(110)을 관통하여, 제1 전극(170)의 일부를 노출시키는 비아홀(h)이 형성된다. 비아홀(h)는 포토 레지스트를 이용한 식각 공정을 통해 형성될 수 있다.
도 12를 참조하면, 제1 도전형 반도체층(110) 상부에 배치되고, 비아홀(h)을 통해 연장되어, 제1 전극(170)과 전기적으로 연결되는 제1 전극 패드(310)가 형성된다. 제1 전극 패드(310)은 제1 도전형 반도체층(110)의 상부면과 오믹컨택할 수 있다. 또한, 지지 기판(290)이 제거되어 제2 전극 패드(270)의 하부면이 노출된다.
제1 전극 패드(310)는 다양한 증착 공정을 통하여 형성될 수 있다. 제1 전극 패드(310)은 Ni. Al, Au 및 Cr 중 적어도 하나를 포함할 수 있으며, 다중층, 예컨데 Ni/Al/Ni/Au/Cr/Au 다중층으로 형성될 수 있다. 본 실시예에 있어서, 제1 전극(170)은 상술한 바와 같이, Cr/Au/Ti 다중층이고, 제1 전극 패드(310)는 상술한 다중층인 경우에, 제1 전극 패드(310)의 다중층의 Ni은 제1 전극(170)의 다중층의 Au와 접촉될 수 있다. 이와 같은 접촉은 비아홀(h) 형성 시에, 제1 전극(170)의 다중층의 Cr층의 일부가 제거되어 Au층의 일부가 노출됨으로써 가능하다. 이 경우, 제1 전극 패드(310)으로부터 주입된 전류는 제1 전극(310)의 Au층을 통해 확산된 이후에, Cr층을 통해 제1 도전형 반도체층(110)의 Ga-면으로 주입되므로 전류 분산 성능이 개선될 수 있다.
본 실시예에 따른 발광 다이오드는 제1 도전형 반도체층(110)의 Ga-면과 접하는 제1 전극(170)과 N-면에 접하는 제1 전극 패드(310)을 가진다. 즉, 본 발명에 따른 발광 다이오드는 제1 도전형 반도체층(110)이 포함하는 상부면에 오믹콘택하는 제1 전극 패드(310)과 하부면에 오믹콘택하는 제1 전극(170)을 포함하므로, 제1 도전형 반도체층(110) 내의 전류 주입을 용이하게 할 수 있으므로, 반도체층들(110, 130, 150) 내의 전류 분산 성능을 향상시킬 수 있다.
또한, 제1 전극(170)을 감싸는 절연층(190)이 전류 장벽층으로 기능하므로, 제1 전극(170)의 전류가 제2 도전형 반도체층(150)으로 직접 흐르는 것을 차단할 수 있어, 전류 분산 성능을 보다 향상시킬 수 있다.
도 13은 본 발명의 다른 실시예에 따른 발광 다이오드를 나타내는 단면도이다. 본 실시예에 따른 발광 다이오드는 상술한 일 실시예에 따른 발광 다이오드와 본딩층(250) 및 제2 전극 패드(270)을 제외하고, 시드층(410), 하부 전극(450) 및 몰드(430)을 포함하는 것을 제외하고 동일하다. 따라서, 중복되는 구성요소에 대한 설명은 생략한다.
도 13을 참조하면, 보호층(230) 하부에 시드층(410)이 배치된다. 시드층(410)은 하부에 배치되는 하부 전극(450)의 증착 및 도금을 위해 형성되는 층으로, Au 또는 Cu로 형성될 수 있다. 시드층(410)은 증착공정 또는 전기 도금 공정을 통해 형성될 수 있다. 하부 전극(450)이 보호층(230)에 바로 증착될 수 있는 경우에는, 시드층(410)은 생략될 수 있다.
시드층(410) 하부에는 두 개의 하부 전극(450)과 하부 전극(450)을 둘러싸는 몰드(430)가 배치된다.
하부 전극(450)은 전도층, 베리어층 및 산화방지층을 포함할 수 있다. 전도층은 전류 확산을 위한 층으로 Cu 또는 Ag 등을 포함할 수 있다. 베리어층은 하부 전극(450)이 포함하는 금속 원자들의 확산을 방지하기 위한 층으로, Ni 또는 Pd 등을 포함할 수 있다. 산화방지층은 하부 전극(450)의 산화를 방지하기 위한 층으로, Au 등을 사용할 수 있으며, 산화방지층은 Ag 및/또는 Al을 포함하는 산화희생층으로 대체될 수 있다. 하부 전극(450)은 시드층(410), 보호층(230), 전극층(210)을 통해 제2 도전형 반도체층(150)과 전기적으로 연결될 수 있다.
몰드(430)는 감광성 폴리이미드(photosensitive polyimide), Su-8, 도금용 포토레지스트, 파릴렌(parylene), EMC(epoxy moding compound) 및 세라믹 파우더 중 적어도 하나를 포함할 수 있다. 몰드(430) 및/또는 하부 전극(450)들은 20 내지 200㎛의 높이를 가질 수 있다. 또한, 몰드(430)의 상면과 하부 전극(450)들의 하면은 동일한 높이로 나란하게(flush) 배치될 수 있다.
하부 전극(450)의 형성을 위하여, 먼저 몰드(430)의 일부 영역을 노광 및 현상 공정 등을 포함하는 식각 공정을 통한 패터닝하여 시드층(410)의 일부를 노출 시킨다. 이후, 노출된 시드층(410) 상에 증착 또는 도금 등의 방법을 통해 하부 전극(450)을 형성한다.
또한, 도시되지는 않았지만, 하면에서 하부 전극(450)과 몰드(430)을 바라볼 때, 하부 전극(450)과 몰드(430)과 접촉하는 영역은 오목부와 볼록부를 포함하는 체결 영역일 수 있다. 하부 전극(450)과 몰드(430) 각각은 서로 맞물리는 오목부와 볼록부를 경계 영역에 포함함으로써, 기계적 체결력을 향상시킬 수 있다.
본 실시예에 따른 발광 다이오드는 하부 전극(450)이 두 개인 것으로 도시되었지만, 이이 제한되는 것은 아니다. 하부 전극(450)이 두 개인 경우에 하나의 하부 전극(450)은 p형 전극 패드로 기능할 수 있고, 다른 하나의 하부 전극(450)은 열방출부로 기능할 수 있다. 이 역시, 상술한 기능에 제한되는 것은 아니고, 두 개의 하부 전극(450) 모두 p형 전극 패드로서 기능할 수 있다.
금속과 반도체층, 예를 들어, 질화갈륨계 반도체층은 서로 열팽창 계수(Coefficient of Thermal Expansion)가 달라, 상기 본딩 온도에서 상온으로 냉각될 때 반도체층이 휘는 보잉(bowing) 현상이 발생한다. 그러나, 본 실시예에 따른 발광 다이오드는 금속으로 형성된 제2 전극 패드(270)을 포함하지 않고, 몰드(430) 및 하부 전극(450)을 이용하여, 지지 기판의 기능도 수행하므로, 열팽창 계수에 따른 보잉 형상을 방지할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 나타낸 단면도이다. 본 실시예에 따른 발광 다이오드는 상술한 일 실시예에 따른 발광 다이오드와 비교하여, 보호층(230), 본딩층(250), 제2 전극 패드(270)을 제외하고, 제2 전극 패드(510) 및 제2 절연층(520)을 포함하는 것을 차이가 있다. 따라서, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 14를 참조하면, 제2 전극 패드(510)는 반도체층들(110, 130. 150)을 관통하는 또 다른 비아홀(제2 비아홀)을 통해 연장되어 전극층(210)과 전기적으로 연결된다. 제2 전극 패드(510)으로 인한 반도체층들(110,130, 150) 간의 단락을 방지하기 위해, 상기 비아홀 내부에 제2 절연층(520)이 배치된다. 또한, 본 실시예에서는 상기 또 다른 비아 홀을 통해 제2 전극 패드(510)이 연장되어 전극층(210)과 연결되는 것으로 도시되었지만, 제2 전극 패드(510)가 전극층(210)이 노출된 영역을 통해 비아홀 없이 전극층(210)과 전기적으로 연결될 수도 있다.
본 실시예에 있어서, 활성층(130)에서 방출되는 광은 제2 도전형 반도체층(150) 측으로 방출될 수 있으며, 이 경우, 전극층(210)은 투명한 도전성 물질, 예를 들어 ITO 일 수 있다.
도 15는 본 발명의 일 실시예에 따른 발광 다이오드가 포함하는 전극 및 전극 패드의 다양한 배치 패턴을 나타내는 평면도이다. 점선 영역이 제1 도전형 반도체층(110)과 절연층(190) 사이에 배치된 제1 전극(170)의 위치를, 실선 영역이 제1 도전형 반도체층(110)의 상부에 배치된 제1 전극 패드(310) 및 패드 연장부(310a)의 위치를 나타낸다.
제1 전극 패드(310)은 패드 연장부(310a)를 포함하며, 패드 연장부(310a)는 도전성 물질이면 제한없이 형성될 수 있지만, 본 실시예에 있어서 패드 연장부(310a)는 투명한 도전성 물질, 예를 들어 IT0 등으로 형성될 수 있다.
도 15의 (a)를 참조하면, 제1 전극(170)은 아일랜드 행태로 배치되어, 제1 전극(170)이 배치된 영역에서만, 제1 도전형 반도체층(110) 상부의 패드 연장부(310a)와 비아홀을 통해 연결된다.
도 15의 (b)를 참조하면, 제1 전극(170)은 라인 형태로 배치되고, 제1 도전형 반도체층(110) 상부에 제1 전극 패드(310)이 패치된 영역에서만, 비아홀을 통해 연결된다. 본 실시예의 경우에, 발광 다이오드의 발광면 상부에는 제1 전극 패드(310)만이 배치될 수 있다. 따라서, 활성층(130)에서 방출되는 광의 차단을 최소화하여, 발광 다이오드의 광 효율을 향상시킬 수 있다.
도 15의 (c)를 참조하면, 제1 전극(170)은 십자 형태로, 패드 연장부(310a)는 엑스 자 형태로 배치되고, 중앙 영역에서 비아홀을 통해 서로 연결된다. 보다 구체적으로, 제1 전극(170)은 중앙 영역을 제외하고는, 패드 연장부(310a)와 서로 중첩되지 않는 패턴을 가진다. 또한, 제1 전극(170)는 도시된 바와 같이, 연장되는 방향과 다른 방향으로 연장되는 다른 연장부를 포함할 수 있다. 즉, 도시된 바와 같이, 제1 전극(170)는 중앙 영역의 비아홀을 중심으로 4 방향으로 연장되고, 이 중 하나의 연장부는 중앙 영역과 이격된 부분에서, 자신의 연장방향과 수직되는 방향으로 연장되는 다른 연장부를 포함한다. 제1 전극(170)이 포함하는 연장부들의 형태 및 개수는 도시된 형태로 제한되지 않는다. 제1 전극(170)는 더 많는 연장부를 포함할 수 있으며, 각 연장부에서 또 다시 연장되는 다른 연장부들을 포함할 수 있다. 또한, 패드 연장부(310a) 역시 중앙 영역의 제1 전극 패드(310)을 중심으로, 4 방향으로 연장되고, 이 중 하나의 패드 연장부(310a)는 두 지점에서 분지되는 두 개의 연장부를 포함한다. 패드 연장부(310a)이 포함하는 연장부들의 형태 및 개수는 도시된 형태로 제한되지 않는다. 즉, 패드 연장부(310a)는 하나의 패드 연장부를 기점으로 분지되는 다른 연장부들을 포함할 수 있으며, 도시되지는 않았지만, 상기 다른 연장부들은 자신을 기점으로 분지되는 또 다른 연장부들을 포함할 수 있다.
즉, 본 실시예에 따른 제1 전극(170) 및 패드 연장부(310a)는 일 지점에서 분지되는 복수개의 연장부들을 더 포함함으로써, 발광 다이오드 내의 전류 확산을 향상시킬 수 있다.
도 15의 (d)를 참조하면, 제1 전극(170) 및 패드 연장부(310a)는 각각 바람개비 형태로 배치되고, 중앙 영역에서 비아홀을 통해 서로 연결된다. 구체적으로, 제1 전극(170) 및 패드 연장부(310a)는 다른 실시예들의 전극 패턴과 다르게, 연장됨에 따라, 지속적으로 진행방향이 변경될 수 있다. 따라서, 도 15의 (d)를 다시 참조하면, 제1 전극(170)의 최종적인 연장방향은 최초 연장방향과 비교하여 수직방향이다. 다만, 제1 전극(170) 및 패드 연장부(310a)의 최종적인 연장방향은 이에 제한되는 것은 아니며, 다양한 연장방향으로 변경될 수 있다.
본 실시예는 대면적 발광 다이오드에 있어서, 전류 확산을 위한 다양한 배치 패턴을 도시하였다. 그러나, 본 발명에 따른 전극 및 전극 패드들의 배치 패턴은 이에 제한되는 것은 아니다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 성장 기판
110: 제1 도전형 반도체층
130: 활성층
150: 제2 도전형 반도체층
170: 제1 전극
190: 절연층
210: 전극층
230: 보호층
250: 본딩층
270: 제2 전극 패드
290: 지지 기판
310: 제1 전극 패드
310a: 패드 연장부
410: 시드층
430: 몰드
450: 하부 전극
510: 제1 전극 패드
520: 제2 절연층
M: 홈 영역
h: 비아홀
110: 제1 도전형 반도체층
130: 활성층
150: 제2 도전형 반도체층
170: 제1 전극
190: 절연층
210: 전극층
230: 보호층
250: 본딩층
270: 제2 전극 패드
290: 지지 기판
310: 제1 전극 패드
310a: 패드 연장부
410: 시드층
430: 몰드
450: 하부 전극
510: 제1 전극 패드
520: 제2 절연층
M: 홈 영역
h: 비아홀
Claims (17)
- 제2 도전형 반도체층;
상기 제2 도전형 반도체층 상에 배치되는 활성층;
상기 활성층 상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층을 관통하는 비아홀;
상기 제1 도전형 반도체층 상부면에 배치되어, 상기 제1 도전형 반도체층의 상부면과 오믹컨택하는 제1 전극 패드;
상기 제1 도전형 반도체층 하부에 배치되어, 상기 제1 도전형 반도체층의 하부면을 노출시키는 홈 영역; 및
상기 홈 영역에 배치되어 제1 도전형 반도체층의 하부면과 오믹컨택하는 제1 전극을 포함하되,
상기 제1 전극 패드는 상기 비아홀을 통해 연장되어 상기 제1 전극과 전기적으로 연결되는 발광 다이오드. - 청구항 1에 있어서,
상기 제1 도전형 반도체층은 질화갈륨계 반도체층이고,
상기 제1 도전형 반도체의 상부면은 N-면이고, 상기 제1 도전형 반도체층의 하부면은 Ga-면인 발광 다이오드. - 청구항 2에 있어서,
상기 홈 영역은 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 측면을 노출시키고, 상기 제1 전극이 배치된 오목부를 포함하되,
상기 오목부에 배치되어 상기 제1 전극을 감싸고, 노출된 상기 활성층 및 상기 제2 도전형 반도체층의 측면을 덮는 절연층을 더 포함하는 발광 다이오드. - 청구항 1에 있어서,
상기 제1 전극 패드가 오믹컨택하는 제1 도전형 반도체층 상부면 영역과 상기 제1 전극이 오믹컨택하는 제1 도전형 반도체층의 하부면 영역은 서로 대향되는 영역을 포함하는 발광 다이오드. - 청구항 3에 있어서,
상기 절연층은 분포 브래그 반사기를 포함하는 발광 다이오드. - 청구항 3에 있어서,
상기 오목부에 배치된 상기 제1 전극은 반사층을 포함하는 발광 다이오드. - 청구항 1에 있어서,
상기 제2 도전형 반도체층 하부에 배치되는 제2 전극을 더 포함하는 발광 다이오드. - 청구항 7에 있어서,
상기 제2 전극은 전극층과 상기 전극층을 덮는 보호층을 포함하는 발광 다이오드. - 청구항 7에 있어서,
상기 제2 전극 하부에 배치되는 본딩층 및 상기 본딩층을 통해 제2 전극과 전기적으로 연결되는 제2 전극 패드를 더 포함하는 발광 다이오드. - 청구항 7에 있어서,
상기 제2 전극의 하부에 배치되는 몰드 및 상기 몰드를 통해 둘러싸이는 하부 전극을 더 포함하는 발광 다이오드. - 청구항 10에 있어서,
상기 하부 전극의 하면은 상기 몰드의 하면에 노출되고, 상기 하부 전극의 하면과 상기 몰드의 하면은 서로 나란한 발광 다이오드. - 청구항 10에 있어서,
상기 하부 전극은 20 내지 200㎛의 높이를 가지는 발광 다이오드. - 청구항 10에 있어서,
상기 몰드는 감광성 폴리이미드(photosensitive polyimide), Su-8, 도금용 포토레지스트, 파릴렌(parylene), EMC(epoxy moding compound) 및 세라믹 파우더 중 적어도 하나를 포함하는 발광 다이오드. - 청구항 10에 있어서,
상기 하부 전극과 상기 제2 전극 사이에 배치되는 시드층을 더 포함하는 발광 다이오드. - 청구항 7에 있어서,
상기 제1 도전형 반도체층, 상기 활성층, 상기 제2 도전형 반도체층을 관통하는 제2 비아홀; 및
상기 제2 비아홀을 통해 연장되어 상기 제2 전극과 전기적으로 연결되는 제2 전극 패드를 더 포함하는 발광 다이오드. - 청구항 15에 있어서,
상기 제2 비아홀 내에서, 상기 제2 비아홀을 통해 연장되는 제2 전극 패드와 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층을 절연시키는 절연층을 더 포함하는 발광 다이오드. - 청구항 1에 있어서,
상기 제1 도전형 반도체층은 상부면에 러프니스를 포함하는 발광 다이오드.
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|---|---|---|---|
| KR1020140119292A KR20160029570A (ko) | 2014-09-05 | 2014-09-05 | 발광 다이오드 및 그 제조 방법 |
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| KR1020140119292A KR20160029570A (ko) | 2014-09-05 | 2014-09-05 | 발광 다이오드 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170133746A (ko) * | 2016-05-26 | 2017-12-06 | 엘지이노텍 주식회사 | 발광 소자 |
-
2014
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