KR20230009248A - Power semiconductor device and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a power semiconductor device for switching power delivery and a manufacturing method thereof.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. A power semiconductor device is a semiconductor device operating in a high voltage and high current environment. These power semiconductor devices are used in fields requiring high power switching, such as power conversion, power converters, and inverters. For example, the power semiconductor device may include an insulated gate bipolar transistor (IGBT), a metal oxide semiconductor field effect transistor (MOSFET), and the like. These power semiconductor devices are basically required to have withstand voltage characteristics for high voltages, and recently additional high-speed switching operations are required.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.Accordingly, research on power semiconductor devices using silicon carbide (SiC) instead of conventional silicon (Si) has been conducted. Silicon carbide (SiC) is a wide-gap semiconductor material with a higher band gap than silicon, and can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high dielectric breakdown field compared to silicon, so it can operate stably even at high voltage. Therefore, silicon carbide has a higher breakdown voltage than silicon, but exhibits excellent heat dissipation and thus exhibits characteristics capable of operating at high temperatures.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있다.In order to increase the channel density of a power semiconductor device using such silicon carbide, a trench type gate structure having a vertical channel structure has been studied. In such a trench-type gate structure, there is a problem in that an electric field is concentrated at the edge of the trench.
본 발명의 실시예는 전계 집중을 완화하면서 채널 밀도를 높이고 채널 저항을 줄일 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.Embodiments of the present invention are intended to provide a silicon carbide power semiconductor device capable of increasing channel density and reducing channel resistance while alleviating electric field concentration and a manufacturing method thereof. However, these tasks are illustrative, and the scope of the present invention is not limited thereby.
본 발명의 일 실시예에 따른 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층, 상기 반도체층 내에서 수직 방향으로 연장되게 위치하며 제 1 도전형을 갖는 수직 드리프트 영역, 상기 반도체층 내에서 상기 수직 드리프트 영역과 접하도록 상기 수직 드리프트 영역의 적어도 일측에 위치하며 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 웰 영역, 상기 반도체층의 표면으로부터 상기 반도체층 내부로 연장되며 제 1 방향으로 상기 수직 드리프트 영역과 상기 웰 영역에 걸쳐지도록 상기 수직 드리프트 영역과 상기 웰 영역 내에 매립되는 복수의 리세스 게이트 전극들, 상기 복수의 리세스 게이트 전극들 사이에서 상기 웰 영역 내에 위치하며 상기 제 1 도전형을 갖는 복수의 소오스 영역들, 및 상기 수직 드리프트 영역 내에서 상기 복수의 리세스 게이트 전극들 각각의 적어도 아래에 위치하며 상기 제 2 도전형을 갖는 복수의 절연층 보호 영역들을 포함할 수 있다.A power semiconductor device according to an embodiment of the present invention includes a semiconductor layer of silicon carbide (SiC), a vertical drift region extending in a vertical direction in the semiconductor layer and having a first conductivity type, and a vertical drift region in the semiconductor layer. a well region positioned on at least one side of the vertical drift region to be in contact with the drift region and having a second conductivity type opposite to the first conductivity type, extending from a surface of the semiconductor layer into the inside of the semiconductor layer in a first direction; A plurality of recess gate electrodes buried in the vertical drift region and the well region to span the vertical drift region and the well region, positioned in the well region between the plurality of recess gate electrodes, and the first conductivity type and a plurality of insulating layer protection regions positioned at least below each of the plurality of recess gate electrodes in the vertical drift region and having the second conductivity type.
바람직하게는, 상기 절연층 보호 영역들은 상기 리세스 게이트 전극들의 하부 영역(lower portion)을 감싸는 형태를 가질 수 있다.Preferably, the insulating layer protection regions may have a shape surrounding lower portions of the recess gate electrodes.
바람직하게는, 상기 전력 반도체 소자는 상기 반도체층 내에서 상기 수직 드리프트 영역 및 상기 웰 영역과 접하도록 상기 웰 영역 아래에 위치하며 상기 제 2 도전형을 갖는 필라 영역을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a pillar region having the second conductivity type and positioned under the well region to contact the vertical drift region and the well region in the semiconductor layer.
바람직하게는, 상기 수직 드리프트 영역은 상기 필라 영역과 접하는 영역의 폭이 상기 웰 영역과 접하는 영역의 폭보다 클 수 있다.Preferably, in the vertical drift region, a width of a region contacting the pillar region may be greater than a width of a region contacting the well region.
바람직하게는, 상기 전력 반도체 소자는 상기 수직 드리프트 영역과 연결되며, 상기 필라 영역과 접하도록 상기 필라 영역 아래에 위치하는 수평 드리프트 영역을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a horizontal drift region connected to the vertical drift region and positioned below the pillar region to contact the pillar region.
바람직하게는, 상기 웰 영역과 상기 소오스 영역들은 상기 수직 드리프트 영역을 기준으로 대칭되게 상기 수직 드리프트 영역의 양측에 위치할 수 있다.Preferably, the well region and the source region may be symmetrically positioned on both sides of the vertical drift region with respect to the vertical drift region.
바람직하게는, 상기 전력 반도체 소자는 상기 리세스 게이트 전극들의 외측에서 상기 소오스 영역들이 공통 연결된 소오스 콘택 영역을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a source contact region connected in common to the source regions outside the recess gate electrodes.
바람직하게는, 상기 전력 반도체 소자는 상기 소오스 콘택 영역 내에 위치하며 상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a well contact region positioned within the source contact region and connected to the well region.
바람직하게는, 상기 전력 반도체 소자는 상기 소오스 콘택 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a source electrode layer connected to the source contact region and the well contact region.
바람직하게는, 상기 복수의 리세스 게이트 전극들은 상기 제 1 방향으로 상기 수직 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되게 위치하며, 상기 제 1 방향과 교차되는 제 2 방향으로 이격되게 배치될 수 있다.Preferably, the plurality of recess gate electrodes are positioned to extend to a partial area of the well area while penetrating the vertical drift area in the first direction, and are spaced apart from each other in a second direction crossing the first direction. It can be.
바람직하게는, 상기 복수의 절연층 보호 영역들은 상기 제 1 방향으로는 상기 수직 드리프트 영역에 전체적으로 걸쳐지게 위치하며, 상기 제 2 방향으로는 서로 연결되지 않고 이격되게 위치할 수 있다.Preferably, the plurality of insulating layer protection regions may be positioned to entirely span the vertical drift region in the first direction, and may be spaced apart from each other in the second direction.
바람직하게는, 상기 전력 반도체 소자는 상기 복수의 리세스 게이트 전극들을 서로 연결시키면서 상기 반도체층 위에 위치하는 플레이트 게이트 전극을 더 포함할 수 있다.Preferably, the power semiconductor device may further include a plate gate electrode positioned on the semiconductor layer while connecting the plurality of recess gate electrodes to each other.
바람직하게는, 상기 플레이트 게이트 전극은 상기 수직 드리프트 영역 및 상기 복수의 소오스 영역들을 덮도록 상기 반도체층 위에 위치할 수 있다.Preferably, the plate gate electrode may be positioned on the semiconductor layer to cover the vertical drift region and the plurality of source regions.
바람직하게는, 상기 복수의 소오스 영역들은 상기 수직 드리프트 영역과 일정 거리 이격되게 위치할 수 있다.Preferably, the plurality of source regions may be spaced apart from the vertical drift region by a predetermined distance.
바람직하게는, 상기 복수의 소오스 영역들은 상기 수직 드리프트 영역과 접하도록 위치할 수 있다.Preferably, the plurality of source regions may be positioned to contact the vertical drift region.
본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은 실리콘 카바이드(SiC)의 반도체층에 제 1 도전형의 불순물들을 주입하여 드리프트 영역을 형성하는 단계, 상기 드리프트 영역에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 수직 드리프트 영역 및 상기 수직 드리프트 영역의 적어도 일측에 웰 영역을 형성하는 단계, 상기 웰 영역 내에 상기 제 1 도전형의 불순물을 주입하여 소오스 영역을 형성하는 단계, 제 1 방향으로 상기 수직 드리프트 영역과 상기 웰 영역에 걸쳐지게 상기 수직 드리프트 영역과 상기 웰 영역을 일정 깊이만큼 식각하여 복수의 트렌치들을 형성하는 단계, 상기 복수의 트렌치들에서 상기 수직 드리프트 영역이 형성된 영역에 상기 제 2 도전형의 불순물들을 주입하여 상기 트렌치들 각각의 적어도 아래에 위치하는 복수의 절연층 보호 영역들을 형성하는 단계, 및 상기 트렌치들이 매립되도록 게이트 전극층을 형성하는 단계를 포함할 수 있다.A method of manufacturing a power semiconductor device according to an embodiment of the present invention includes forming a drift region by implanting impurities of a first conductivity type into a semiconductor layer of silicon carbide (SiC), and forming a drift region with the first conductivity type and the first conductivity type in the drift region. forming a vertical drift region and a well region on at least one side of the vertical drift region by implanting impurities of a second conductivity type that are opposite to each other; forming a source region by implanting impurities of the first conductivity type into the well region; , forming a plurality of trenches by etching the vertical drift region and the well region by a predetermined depth to span the vertical drift region and the well region in a first direction, wherein the vertical drift region is formed in the plurality of trenches The method may include forming a plurality of insulating layer protection regions positioned under at least each of the trenches by implanting impurities of the second conductivity type into the region, and forming a gate electrode layer to fill the trenches. .
바람직하게는, 상기 전력 반도체 소자의 제조 방법은 상기 웰 영역의 아래에 상기 제 2 도전형의 불순물들을 주입하여 상기 웰 영역과 접하는 필라 영역을 형성하는 단계를 더 포함할 수 있다.Preferably, the method of manufacturing the power semiconductor device may further include forming a pillar region in contact with the well region by injecting impurities of the second conductivity type under the well region.
바람직하게는, 상기 필라 영역을 형성하는 단계는 상기 필라 영역의 아래에 상기 드리프트 영역이 일정 두께로 남아 있는 수평 드리프트 영역이 형성되도록 할 수 있다.Preferably, the forming of the pillar area may include forming a horizontal drift area in which the drift area remains at a constant thickness under the pillar area.
바람직하게는, 상기 복수의 트렌치들을 형성하는 단계는 상기 제 1 방향으로는 상기 수직 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되며, 상기 제 1 방향과 교차되는 제 2 방향으로 이격되게 트렌치들이 형성될 수 있다.Preferably, the forming of the plurality of trenches extends to a partial area of the well region while penetrating the vertical drift region in the first direction, and is spaced apart in a second direction crossing the first direction. can be formed.
바람직하게는, 상기 복수의 절연층 보호 영역들을 형성하는 단계는 상기 제 1 방향으로는 상기 수직 드리프트 영역에 전체적으로 걸쳐지고, 상기 제 2 방향으로는 서로 연결되지 않고 이격되게 형성될 수 있다.Preferably, the forming of the plurality of insulating layer protection regions may cover the entirety of the vertical drift region in the first direction, and may be spaced apart from each other in the second direction.
바람직하게는, 상기 복수의 트렌치들을 형성하는 단계는 상기 복수의 트렌치들이 상기 웰 영역보다 낮은 깊이로 형성될 수 있다.Preferably, in the forming of the plurality of trenches, the plurality of trenches may be formed to a depth lower than that of the well region.
본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 게이트층의 모서리 부분에 전계가 집중되는 것을 완화하면서 채널 저항을 낮추고 채널 밀도를 높여 집적도를 높일 수 있다. According to the power semiconductor device and method of manufacturing the same according to an embodiment of the present invention, concentration of an electric field at a corner of a gate layer can be reduced while channel resistance is reduced and channel density is increased to increase integration.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.Of course, these effects are exemplary, and the scope of the present invention is not limited by these effects.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 2는 도 1에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 3은 도 2에서 B-B′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 4는 도 2에서 C-C′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 5는 도 2에서 D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 6은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프.
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 8은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도.
도 9는 도 8에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도.
도 10은 도 8에서 F-F′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 11은 도 8에서 G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도.
도 12 내지 도 16은 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들.1 is a perspective view schematically showing the structure of a power semiconductor device according to an embodiment of the present invention;
FIG. 2 is a horizontal cross-sectional view showing a structure cut along the line AA′ in FIG. 1 as an example;
3 is a vertical cross-sectional view exemplarily showing a structure cut along a BB′ cutting line in FIG. 2;
4 is a vertical cross-sectional view illustrating a structure cut along a CC′ cut line in FIG. 2 as an example;
5 is a vertical cross-sectional view exemplarily showing a structure cut along a DD′ cut line in FIG. 2;
6 is a graph showing a change in electric field according to the depth of a power semiconductor device.
7 is a perspective view schematically showing the structure of a power semiconductor device according to another embodiment of the present invention;
8 is a perspective view schematically showing the structure of a power semiconductor device according to another embodiment of the present invention;
9 is a horizontal cross-sectional view exemplarily showing a structure cut along the EE′ cut line in FIG. 8;
10 is a vertical cross-sectional view exemplarily showing a structure cut along the FF′ cut line in FIG. 8;
11 is a vertical cross-sectional view exemplarily showing a structure cut along a GG′ cut line in FIG. 8;
12 to 16 are perspective views schematically illustrating a method of manufacturing the power semiconductor device of FIG. 1 .
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms. It is provided to fully inform you. Also, for convenience of explanation, the size of at least some components may be exaggerated or reduced in the drawings. Like symbols in the drawings refer to like elements.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. Unless defined otherwise, all terms used herein are used with the same meaning as commonly understood by one of ordinary skill in the art. In the drawings, the sizes of layers and regions are exaggerated for illustrative purposes and are therefore provided to illustrate the general structures of the present invention.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.Like reference numerals denote like elements. It will be understood that when one element, such as a layer, region, or substrate, is referred to as being on another element, it may be directly on top of or intervening elements may also exist. On the other hand, when referring to a component being “directly on” another component, it is understood that there are no intervening components present.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이며, 도 2는 도 1에서 A-A′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이다. 그리고, 도 3 내지 도 5는 각각 도 2에서 B-B′, C-C′, D-D′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.FIG. 1 is a perspective view schematically showing a structure of a power semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a horizontal cross-sectional view exemplarily showing a structure taken along a line A-A′ in FIG. 1 . And, FIGS. 3 to 5 are vertical cross-sectional views showing structures cut along the lines B-B', C-C', and D-D' in FIG. 2, respectively.
도 1 내지 도 5를 참조하면, 전력 반도체 소자(100)는 반도체층(105), 게이트 절연층(118), 게이트 전극층(120), 층간 절연층(130) 및 소오스 전극층(140)을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.1 to 5, the
반도체층(105)은 하나 또는 복수의 반도체 물질층을 포함할 수 있다. 예를 들어, 반도체층(105)은 하나 또는 다층의 에피택셜층(epitaxial layer)을 포함할 수 있다. 또는 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 포함할 수 있다. 예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)를 포함할 수 있다. 또는, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.The
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 가지며, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.Silicon carbide (SiC) has a wider band gap than silicon, so it can maintain stability even at high temperatures compared to silicon. Furthermore, silicon carbide has a very high dielectric breakdown field compared to silicon, so it can operate stably even at high voltage. Therefore, the
이러한 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형(N 형)으로 형성될 수 있으며, 반도체층(105)의 일부에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 예를 들어, 드리프트 영역(107)은 제 1 도전형의 불순물들이 실리콘 카바이드의 에피택셜층에 주입됨으로써 형성될 수 있다.The
드리프트 영역(107)은 전력 반도체 소자(100)의 동작 시 전류의 이동 경로를 제공할 수 있다. 이러한 드리프트 영역(107)은 반도체층(105)의 하부 영역(lower portion)에서 수평 방향으로 연장되게 형성되어 전류의 수평 이동 경로를 제공하는 수평 부분(107a), 및 반도체층(105) 내에서 수평 부분(107a)과 연결되면서 수직 방향(Z 방향)으로 연장되게 형성되어 전류의 수직 이동 경로를 제공하는 수직 부분(107b)을 포함할 수 있다. 예를 들어, 드리프트 영역(107)에서, 수평 부분(107a)은 필라 영역(111)의 아래에 위치하는 영역이 해당할 수 있으며, 수직 부분(107b)은 수평 부분(107a), 웰 영역(110) 및 필라 영역(111)의 측면과 접하게 위치하는 영역이 해당할 수 있다.The
이때, 수직 부분(107b)은 리세스 게이트 전극들(120R)에 의해 복수의 영역들로 분할된 영역들을 포함할 수 있다. 본 실시예의 전력 반도체 소자에서는 이렇게 분할된 수직 부분들(107b) 각각이 전류의 수직 이동 경로로 이용될 수 있다.In this case, the
웰 영역(well region, 110)은 반도체층(105)에서 드리프트 영역(107)에 접하도록 형성될 수 있으며, 제 2 도전형의 불순물들을 포함할 수 있다. 예를 들어, 웰 영역(110)은 실리콘 카바이드의 에피택셜층에 제 1 도전형과 반대 타입인 제 2 도전형(P 형)의 불순물들이 주입됨으로써 형성될 수 있다.The
웰 영역(110)은 드리프트 영역(107)의 적어도 일부분을 둘러싸도록 형성될 수 있다. 예를 들어, 웰 영역(110)은 드리프트 영역(107)에서 수직 부분(107b)의 상부 영역(upper portion)을 둘러싸도록 형성될 수 있다. 도 1에서는, 웰 영역(110)이 수직 부분(107b)에 의해 Y 방향으로 일정 거리 이격된 두 영역들로 분리된 모습이 예시적으로 도시되었으나, 그 외 다양하게 변형될 수 있다. 예를 들어, 웰 영역(110)은 올 어라운드(all around) 형태로 수직 부분(107b)의 측면들을 전체적으로 둘러싸도록 형성될 수 있다.The
필라 영역(pillar region, 111)은 웰 영역(110)과 연결되게 웰 영역(110) 아래의 반도체층(105)에 형성될 수 있다. 필라 영역(111)은 드리프트 영역(107)과 슈퍼 정션(super junction)을 형성하도록 드리프트 영역(107)에 접하도록 형성될 수 있다. 예를 들어, 필라 영역(111)은 상면이 웰 영역(110)과 접하면서, 측면과 하면은 각각 드리프트 영역(107)의 수직 부분(107b)과 수평 부분(107a)에 접하도록 웰 영역(110) 아래에 배치될 수 있다.A
필라 영역(111)은 드리프트 영역(107)과 슈퍼 정션을 형성하도록 드리프트 영역(107)과 반대되는 도전형을 갖도록 반도체층(105)에 형성될 수 있다. 예를 들어, 필라 영역(111)은 드리프트 영역(107)과 반대되면서 웰 영역(110)과는 동일한 제 2 도전형의 불순물들을 포함할 수 있다. 예를 들어, 필라 영역(111)의 제 2 도전형의 불순물들의 도핑 농도는 웰 영역(110)의 제 2 도전형의 불순물들의 도핑 농도와 같거나 작을 수 있다.The
일부 실시예에서, 필라 영역(111)은 일 방향(Y 방향)으로 웰 영역(110)의 폭보다 좁은 폭을 갖도록 형성될 수 있다. 예를 들어, 웰 영역(110)과 필라 영역(111)이 수직 부분(107b)의 양측으로 이격되게 형성되는 경우, 이격된 필라 영역들(111) 사이의 거리(Y 방향의 거리)는 이격된 웰 영역들(110) 사이의 거리(Y 방향의 거리)보다 크게 형성될 수 있다. 이를 위해, 드리프트 영역(107)의 수직 부분(107b)에서, 웰 영역(110)과 접하는 부분의 Y 방향의 길이(폭)가 필라 영역(111)과 접하는 부분의 Y 방향의 길이보다 작게 형성될 수 있다.In some embodiments, the
일부 실시예에서, 필라 영역(111)과 드리프트 영역(107)은 그 측면이 서로 접하도록 교대로 복수개 배치되어 슈퍼 정션 구조를 형성할 수 있다. 나아가, 하나의 웰 영역(110) 아래에 필라 영역(111)과 드리프트 영역(107)이 복수개 교대로 배치될 수도 있다.In some embodiments, a plurality of
소오스 영역들(source region, 112)은 웰 영역(110) 내에서 형성되고, 제 1 도전형으로 형성될 수 있다. 예를 들어, 소오스 영역들(112)은 웰 영역(110) 내에서 리세스 게이트 전극들(120R) 사이에 형성될 수 있으며, 웰 영역(110)의 일부 영역에 제 1 도전형의 불순물들이 주입됨으로써 형성될 수 있다. 소오스 영역들(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물들이 고농도로 주입됨으로써 형성될 수 있다.
채널 영역들(110a)은 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112) 사이에 형성될 수 있다. 채널 영역들(110a)은 제 2 도전형의 불순물들을 포함할 수 있다. 채널 영역들(110a)은 소오스 영역들(112) 및 드리프트 영역(107)과 반대되는 제 2 도전형의 불순물들을 포함하기 때문에, 소오스 영역들(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역들(110a)은 전력 반도체 소자(100)가 동작하지 않을 때에는 전하의 이동을 허용하지 않음으로써 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112)을 전기적으로 분리시킬 수 있다. 반면에, 채널 영역들(110a)은 게이트 전극층(120)에 동작 전압이 인가되는 경우에는 그 내부에 반전 채널(inversion channel)이 형성되어 전하의 이동을 허용함으로써 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역들(112)을 전기적으로 연결시킬 수 있다.The
도 1에서는 채널 영역들(110a)이 웰 영역(110)과 구분되게 표시되었으나, 채널 영역들(110a)은 웰 영역(110)의 일부일 수 있다. 예를 들어, 채널 영역들(110a)은 웰 영역(110) 중 드리프트 영역(107)의 수직 부분(107b)과 소오스 영역(112) 사이의 영역에 해당할 수 있다. 채널 영역들(110a)의 제 2 도전형의 불순물들의 도핑 농도는 웰 영역(110)과 동일하거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.Although the
일부 실시예에서, 웰 영역(110), 필라 영역(111), 채널 영역들(110a) 및 소오스 영역들(112)은 드리프트 영역(107)의 수직 부분(107b)을 기준으로 Y 방향으로 대칭되게 형성될 수 있다. 예를 들어 웰 영역(110), 필라 영역(111), 채널 영역들(110a) 및 소오스 영역들(112)은 각각 Y 방향으로 드리프트 영역(107)의 수직 부분(107b) 양측에 위치하는 제 1 부분과 제 2 부분을 포함할 수 있다. 웰 영역(110), 필라 영역(111) 및 소오스 영역들(112) 각각은 드리프트 영역(107)의 수직 부분(107b)에 의해 서로 분리될 수도 있고, 또는 드리프트 영역(107)의 수직 부분(107b)을 둘러싸도록 서로 연결될 수도 있다.In some embodiments, the
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 아래의 반도체층(105)에 형성될 수 있으며, 제 1 도전형의 불순물들을 포함할 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 주입된 제 1 도전형의 불순물들을 포함할 수 있다.Additionally, the
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로서 형성되거나 또는 반도체층(105)과 별개의 기판으로 형성될 수도 있다.In some embodiments, the
적어도 하나의 트렌치(116)는 반도체층(105)의 표면(상면)으로부터 반도체층(105) 내부로 소정 깊이만큼 반도체층(105)이 식각되어 형성될 수 있다. 적어도 하나의 트렌치(116)는 X 방향을 따라 일정 간격으로 이격되게 형성된 복수의 트렌치들을 포함할 수 있다. 트렌치들(116)은 반도체층(105) 내에서 드리프트 영역(107)의 수직 부분(107b)과 채널 영역(110a)을 관통하도록 Y 방향으로 나란하게 연장될 수 있다.At least one
채널 영역들(110a)은 트렌치들(116) 사이에 위치할 수 있으며, 드리프트 영역(107)의 수직 부분(107b)에서 웰 영역(110)과 접하는 영역들은 트렌치들(116)에 의해 복수의 영역들로 분할될 수 있다. 일 실시예로, 트렌치들(116) 사이에는 드리프트 영역(107)의 수직 부분(107b)이 격벽 형태로 형성될 수 있으며, 격벽 형태의 수직 부분들(107b) 양측(Y 방향으로 양측)에 각각 채널 영역(110a)이 위치할 수 있다. 그리고, Y 방향으로 채널 영역들(110a)의 반대편 일측에는 소오스 영역들(112)이 위치할 수 있다.The
게이트 절연층(118)은 적어도 트렌치들(116)의 내부면 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 트렌치들(116)의 내부면 및 트렌치들(116) 바깥쪽의 반도체층(105) 상에 형성될 수 있다. 게이트 절연층(118)의 두께는 균일하거나 또는 트렌치(116)의 바닥면 부분의 전계를 낮추기 위하여 트렌치(116)의 바닥면 상에 형성된 부분이 측면 상에 형성된 부분보다 두꺼울 수도 있다.The
게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.The
게이트 전극층(120)은 트렌치(116)를 매립하도록 게이트 절연층(118) 상에 형성될 수 있다. 또한, 게이트 전극층(120)은 적어도 채널 영역(110a)을 덮도록 반도체층(105) 위에 있는 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 X 방향을 따라 일정 간격으로 이격되면서 트렌치(116)에 매립되도록 형성된 복수의 리세스 게이트 전극들(120R)을 포함할 수 있다. 또한, 게이트 전극층(120)은 복수의 리세스 게이트 전극들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 반도체층(105) 위에 평판 형태로 형성되는 플레이트 게이트 전극(120P)을 포함할 수 있다. The
본 실시예에 따른 전력 반도체 소자(100)는, 플레이트 게이트 전극(120P)의 아래에서 복수의 리세스 게이트 전극들(120R) 사이에는, Y 방향을 따라 소오스 영역(112), 채널 영역(110a) 및 수직 부분(107b)이 연결된 구조들이 형성될 수 있다. 예를 들어, 복수의 리세스 게이트 전극들(120R) 사이에는, Y 방향으로 수직 부분(107b)의 양측벽에 채널 영역(110a)과 소오스 영역(112)이 연결되게 형성될 수 있다. 이렇게 연결된 드리프트 영역(107)의 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)은 전력 반도체 소자(100)가 동작시 전류의 이동 경로가 될 수 있다.In the
이처럼 본 실시예에 따른 전력 반도체 소자(100)는 복수의 리세스 게이트 전극들(120R) 사이에 각각 드리프트 영역(107)의 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)이 연결된 전류 이동 경로가 형성되는 다중 측면 채널(multi-lateral channels) 구조를 포함함으로써 보다 많은 전하들이 동시에 이동할 수 있도록 해준다. 또한, 각각의 이동 경로에 있어서, 게이트 전극층(120)은 수직 부분(107b), 채널 영역(110a) 및 소오스 영역(112)의 3면(X 방향으로 양측면 및 상면)을 둘러싸도록 형성됨으로써 보다 많은 전하들이 이동할 수 있도록 해준다. 게이트 전극층(120)은 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.As described above, in the
웰 영역(110)은 리세스 게이트 전극들(120R)의 측면들 및 바닥면을 둘러싸도록 리세스 게이트 전극들(120R) 보다 깊게 형성될 수 있다.The
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 층간 절연층(130)은 게이트 전극층(120)과 소오스 전극층(140) 사이의 전기적 절연을 위한 절연물, 예를 들어 산화물층, 질화물층 또는 이들의 적층 구조를 포함할 수 있다.The interlayer insulating
소오스 전극층(140)은 층간 절연층(130) 상에 형성될 수 있으며, 소오스 영역들(112)과 전기적으로 연결될 수 있다. 소오스 전극층(140)은 금속과 같은 도전물을 포함할 수 있다.The
상술한 실시예에서는, 제 1 도전형 및 제 2 도전형이 각각 N형 및 P형인 경우로 설명되었으나, 그 반대일 수도 있다. 예를 들어, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112)과 드레인 영역(102)은 N+ 영역이고, 웰 영역(110), 필라 영역(111) 및 채널 영역(110a)은 P- 영역일 수 있다.In the above-described embodiment, the first conductivity type and the second conductivity type are N-type and P-type, respectively, but the opposite may also be true. For example, when the
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 수직 부분들(107b)을 따라서 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 소오스 영역(112)으로 흐를 수 있다.During operation of the
상술한 전력 반도체 소자(100)에 있어서, 트렌치(116) 내 리세스 게이트 전극들(120R)은 스트라이프 타입 또는 라인 타입으로 병렬적으로 조밀하게 배치될 수 있으며, 채널 영역들(110a)은 리세스 게이트 전극들(120R) 사이에 각각 배치될 수 있어서 채널 밀도가 높아질 수 있다.In the
또한, 본 실시예에 따른 전력 반도체 소자(100)에 있어서, 웰 영역(110)은 트렌치(116)의 하부 영역(lower portion)을 감싸도록 형성됨으로써 게이트 전극층(120)의 하부 코너 부분에서 전계가 집중되는 것을 완화시킬 수 있다. 더욱이, 본 실시예에 따른 전력 반도체 소자(100)는 드리프트 영역(107)의 수직 부분(107b) 내에서 리세스 게이트 전극들(120R) 각각의 하부 영역(lower portion)을 감싸는 절연층 보호 영역들(115)을 포함할 수 있다. 이러한 절연층 보호 영역들(115)은 제 2 도전형의 불순물들을 포함할 수 있다.In addition, in the
게이트 전극층(120)에 동작 전압이 인가되면, 리세스 게이트 전극들(120R)의 하부 코너 부분에 전계(electric field)가 집중될 수 있으며, 전계가 집중되면 해당 영역의 게이트 절연층(118)이 심한 스트레스를 받게 되어 게이트 절연층(118)의 절연 파괴가 발생될 수 있다. 따라서 본 실시예에서는, 리세스 게이트 전극들(120R)에서, 웰 영역(110) 내에 형성되는 부분들은 그 하부 영역들이 P형의 웰 영역(110)에 의해 감싸지도록 하고, 이에 더하여 리세스 게이트 전극들(120R)에서 드리프트 영역(107)의 수직 부분(107b) 내에 형성되는 부분들은 그 하부 영역들이 P형의 절연층 보호 영역들(115)에 의해 감싸지도록 함으로써 게이트 절연층(118)의 코너 부분들에 전계가 집중되어 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다.When an operating voltage is applied to the
본 실시예에 따른 전력 반도체 소자(100)에서, 드리프트 영역(107)의 수직 부분들(107b)을 통해 전류가 흐르기 때문에, 절연층 보호 영역(115)이 형성되는 경우 전류 이동 경로가 좁아져 저항(JFET 저항)이 증가할 수 있다. 그러나, 본 실시예에 따른 전력 반도체 소자(100)에서는 드리프트 영역(107)과 슈퍼 정션을 형성하는 필라 영역(111)을 이용하여 JFET 저항을 감소시킬 수 있다. 예를 들어, 본 실시예에서는, 후술되는 도 6에서와 같이, 필라 영역(111)의 전하량과 드리프트 영역(107)의 전하량을 조절하여 JFET 저항을 감소시킬 수 있다.In the
도 6은 전력 반도체 소자의 깊이에 따른 전계 변화를 보여주는 그래프이다.6 is a graph showing a change in electric field according to the depth of a power semiconductor device.
도 6을 참조하면, 필라 영역(111)의 전하량(Qp)을 드리프트 영역(107)의 전하량(Qn)보다 크게 하는 경우, 전력 반도체 소자(100)의 동작 시 최대 전기장이 필라 영역(111)의 바닥면과 동일 선상의 드리프트 영역(107)에 생기게 함으로써 항복 전압을 높일 수 있다. 도 6에서 A 위치와 B 위치 사이에서 전기장의 세기의 기울기는 필라 영역(111)의 전하량(Qp)을 조절하여 제어할 수 있다.Referring to FIG. 6 , when the charge amount Qp of the
예를 들어, 필라 영역(111)의 제 2 도전형의 불순물의 도핑 농도를 드리프트 영역(107)의 제 1 도전형의 불순물의 도핑 농도보다 높게 하여, 필라 영역(111)의 전하량(Qp)을 드리프트 영역(107)의 전하량(Qn)보다 크게 함으로써 전력 반도체 소자(100)의 내압 특성을 향상시켜 JFET 저항을 감소시킬 수 있다.For example, by making the doping concentration of impurities of the second conductivity type of the
도 7은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 개략적으로 보여주는 사시도이다.7 is a perspective view schematically showing the structure of a power semiconductor device according to another embodiment of the present invention.
본 실시예에 따른 전력 반도체 소자(100a)는 도 1 내지 도 5의 전력 반도체 소자(100)에서의 일부 구조가 변형된 것으로서, 중복된 구조에 대한 설명은 생략된다.In the
도 7을 참조하면, 본 실시예의 전력 반도체 소자(100a)에서는 소오스 영역들(112′)이 드리프트 영역(107)의 수직 부분들(107b)과 접하도록 형성될 수 있다. 소오스 영역들(112′)은 소오스 영역들(112)과 동일하게 제 1 도전형 불순물들을 포함할 수 있다.Referring to FIG. 7 , in the
실리콘 카바이드의 반도체층(105) 구조에서는, 게이트 절연층(118)에 탄소 클러스터가 형성되면서 발생되는 음전하들(negative charges)로 인해 전류 이동 경로에 포텐셜 장벽이 형성됨으로써 전류의 이동이 차단된다. 이에 따라, 본 실시예에서와 같이, 소오스 영역들(112′)이 드리프트 영역(107)의 수직 부분들(107b)과 접하도록 형성되더라고, 게이트 전극층(120)에 동작 전압이 인가되어야만 전류의 흐름을 허용하는 축적 채널(accumulation channel)이 형성될 수 있다. 이때, 동작 전압은 도 1에서의 채널 영역(110a)에 반전 채널을 형성하기 위한 동작 전압 전압보다 크게 낮을 수 있다.In the
도 8은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 구조를 보여주는 개략적인 사시도이며, 도 9는 도 8에서 E-E′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수평 단면도이다. 그리고, 도 10 및 도 11은 각각 도 9에서 F-F′, G-G′ 절취선을 따라 절단된 구조를 예시적으로 보여주는 수직 단면도이다.8 is a schematic perspective view showing the structure of a power semiconductor device according to another embodiment of the present invention, and FIG. 9 is a horizontal cross-sectional view exemplarily showing the structure cut along the line E-E′ in FIG. 8 . And, FIGS. 10 and 11 are vertical cross-sectional views showing structures cut along F-F' and G-G' cut lines in FIG. 9, respectively.
본 실시예에 따른 전력 반도체 소자(100b)는 도 1의 전력 반도체 소자(100)를 이용하거나 일부 변형한 것이며, 따라서 중복된 설명은 생략된다.The
도 8 내지 도 11을 참조하면, 전력 반도체 소자(100b)는 적어도 하나의 게이트 영역(GR1, GR2) 및 콘택 영역(CR)을 포함할 수 있다.Referring to FIGS. 8 to 11 , the
게이트 영역들(GR1, GR2)은 게이트 전극층(120)을 포함하는 영역으로, 상술한 도 1 또는 도 7의 구조를 포함할 수 있다. 도 8에는 게이트 영역들(GR1, GR2)이 도 1의 구조를 포함하는 실시예가 도시되어 있다. 따라서, 게이트 영역들(GR1, GR2)에 대한 구체적인 설명은 생략한다.The gate regions GR1 and GR2 are regions including the
콘택 영역(CR)은 게이트 영역들(GR1, GR2)의 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역으로, 게이트 영역들(SR1, SR2)의 일측에 위치할 수 있다. 콘택 영역(CR)은 드리프트 영역(107a), 웰 영역(110), 필라 영역(111), 소오스 콘택 영역(112a), 웰 콘택 영역(114) 및 소오스 전극층(140)을 포함할 수 있다.The contact region CR is a region for connecting the
콘택 영역(CR)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)은 각각 게이트 영역들(GR1, GR2)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)과 일체형으로 형성될 수 있다. 즉, 설명의 편의를 위해 게이트 영역들(GR1, GR2)과 콘택 영역(CR)의 드리프트 영역(107a), 웰 영역(110) 및 필라 영역(111)을 구분하였으나, 이들은 각각 일체형으로 된 하나의 영역으로 형성될 수 있다.The
소오스 콘택 영역(112a)은 소오스 영역들(112)을 소오스 전극층(140)과 연결시키기 위한 영역이다. 소오스 콘택 영역(112a)은 Y 방향으로 게이트 영역들(GR1, GR2)의 일측에 위치할 수 있으며, 소오스 영역들(112)과 일체형으로 형성될 수 있다. 예를 들어, 소오스 영역들(112)은 콘택 영역(CR)까지 연장될 수 있으며, 연장된 소오스 영역들(112)은 리세스 게이트 전극들(120R)의 외측에서 일체형으로 공통 연결될 수 있다. 이때, 일체형으로 공통 연결된 영역 중 콘택 영역(CR)에 있는 영역이 소오스 콘택 영역(112a)이 될 수 있다. 따라서, 소오스 콘택 영역(112a)은 소오스 영역들(112)의 일부일 수 있으며, 소오스 영역들(112)은 소오스 콘택 영역(112a)을 통해 소오스 전극층(140)과 전기적으로 연결될 수 있다.The
소오스 콘택 영역(112a) 내에는 웰 콘택 영역(114)이 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 콘택 영역(112)을 관통하도록 연장될 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 콘택 영역(112a) 내에 형성될 수 있다. A
웰 콘택 영역(114)은 제 2 도전형의 불순물들을 포함할 수 있다. 웰 콘택 영역(114)은 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물들이 더 고농도로 주입될 수 있다. 예를 들어, 웰 콘택 영역(114)은 P+ 영역일 수 있다.The
콘택 영역(CR)의 소오스 전극층(140)은 게이트 영역들(GR1, GR2)의 소오스 전극층(140)과 일체형으로 연결되게 형성될 수 있다. 소오스 전극층(140)은 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)에 공통으로 연결될 수 있다.The
게이트 영역들(GR1, GR2)의 플레이트 게이트 전극(120P)은 Y 방향으로 게이트 영역들(GR1, GR2)과 콘택 영역(CR)의 경계 영역까지 연장되게 형성될 수 있다. 예를 들어, 도 10에서와 같이, 플레이트 게이트 전극(120P)은 리세스 게이트 전극들(120R) 보다 Y 방향으로 더 길게 연장되어 콘택 영역(CR)에 더 가깝게 형성될 수 있다. 리세스 게이트 전극들(120R)은 Y 방향으로 드리프트 영역(107)의 수직 부분(107b)을 관통하면서 웰 영역(110)의 일부 영역까지 연장되게 형성될 수 있다.The
리세스 게이트 전극들(120R) 사이에 형성된 소오스 영역들(112)은 소오스 콘택 영역(112a)에 공통 연결될 수 있다. 드리프트 영역(107)의 수직 부분(107b)에는 리세스 게이트 전극들(120R) 각각의 하부 영역(lower portion)을 감싸는 절연층 보호 영역들(115)이 형성될 수 있다.The
도 8 내지 도 11에서는 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)이 드리프트 영역(107)의 수직 부분들(107b)의 일측에만 형성된 것으로 도시되었으나, 소오스 영역(112) 및 웰 영역(110)이 복수의 영역들로 분리된 경우, 소오스 콘택 영역(112a) 및 웰 콘택 영역(114)은 그 각각의 영역에 형성될 수 있다. 예를 들어, 수직 부분(107b)을 기준으로 양측에 있는 소오스 영역들(112) 및 웰 영역들(110)이 서로 전기적으로 연결된 경우에는, 도 8에서와 같이, 콘택 영역(CR)이 수직 부분(107b)의 일측에만 형성될 수 있다. 반면에, 수직 부분(107b)을 기준으로 양측에 있는 소오스 영역들(112) 및 웰 영역들(110)이 서로 전기적으로 분리되게 형성되는 경우, 콘택 영역(CR)은 수직 부분(107b)의 양측에 각각 형성될 수 있다.8 to 11 show that the
도 8에서의 전력 반도체 소자(100b)는 2개의 게이트 영역들(GR1, GR2) 및 게이트 영역들(GR1, GR2) 사이에 형성된 하나의 콘택 영역(CR)을 포함함으로써 하나의 콘택 영역(CR)이 2개의 게이트 영역들(GR1, GR2)에 공통 연결되도록 하고 있다. 그러나, 전력 반도체 소자(100b)는 하나의 게이트 영역(GR1 또는 GR2) 및 그 일측에 형성된 하나의 콘택 영역(CR)을 포함할 수도 있다. 이때, 콘택 영역(CR)은 Y 방향 또는 X 방향으로 게이트 영역(GR1 또는 GR2)의 일측에 형성될 수 있다.The
또한, 전력 반도체 소자(100b)는 복수의 게이트 영역들 및 게이트 영역들 사이에 위치하는 복수의 콘택 영역들을 포함할 수도 있다. 예를 들어, 전력 반도체 소자(100b)는 Y 방향을 따라 일정 간격 이격되게 배치되는 3개 이상의 복수의 게이트 영역들 및 인접한 게이트 영역들 사이에 하나씩 형성되는 복수의 콘택 영역들을 포함할 수 있다. 이때, 인접한 게이트 영역들과 그 사이에 형성되는 콘택 영역의 구조는 상술한 도 8 내지 도 11의 구조와 동일할 수 있다.Also, the
도 12 내지 도 16은 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 사시도들이다.12 to 16 are perspective views schematically illustrating a method of manufacturing the power semiconductor device of FIG. 1 .
도 12를 참조하면, 실리콘 카바이드(SiC)의 반도체층(105)에 제 1 도전형을 갖는 드리프트 영역(107′)을 형성할 수 있다. 예를 들어, 드리프트 영역(107′)은 제 1 도전형을 갖는 드레인 영역(102) 위에 형성될 수 있다. 일부 실시예에서, 드레인 영역(102)은 제 1 도전형의 기판으로 제공되고, 드리프트 영역(107′)은 이러한 기판 위에 하나 또는 그 이상의 에피택셜층으로 형성될 수 있다. 제 1 도전형은 N형일 수 있다.Referring to FIG. 12 , a drift region 107' having a first conductivity type may be formed in the
다음에 도 13을 참조하면, 드리프트 영역(107′)에 제 2 도전형의 불순물들이 주입됨으로써 웰 영역(110)과 필라 영역(111)이 형성될 수 있다. 예를 들어, 드리프트 영역(107′) 위에 웰 영역(110)이 형성될 영역을 오픈시키는 마스크 패턴(포토레지스트 패턴)을 형성한 후 드리프트 영역(107′)에 일정 깊이만큼 제 2 도전형의 불순물들을 주입함으로써 수직 부분(107b) 및 웰 영역(110)이 형성될 수 있다.Next, referring to FIG. 13 , the
웰 영역(110)은 수직 부분(107b)의 적어도 일측에 형성될 수 있다. 예를 들어, 웰 영역(110)은 Y 방향으로 수직 부분(107b)의 양측에 형성되거나 수직 부분(107b)을 둘러싸도록 형성될 수 있다.The
이어서, 웰 영역(110) 아래의 드리프트 영역(107′)에 제 2 도전형의 불순물들이 주입됨으로써 필라 영역(111)이 형성될 수 있다. 예를 들어, 웰 영역(110) 형성시 사용된 마스크 패턴을 제거한 후 드리프트 영역(107′) 위에 필라 영역(111)을 정의하는 마스크 패턴을 형성한 후 웰 영역(110)의 아래에 제 2 도전형의 불순물들을 주입함으로써 필라 영역(111)이 형성될 수 있다. 이때, 필라 영역(111)은 그 아래에 일정 두께의 드리프트 영역(107a)이 존재하도록 형성될 수 있다. 이처럼, 제 2 도전형의 필라 영역(111)이 하부면 및 측면이 각각 드리프트 영역(107)의 수평 부분(107a) 및 수직 부분(107b)과 접하도록 형성됨으로써 슈퍼 정션이 형성될 수 있다. 필라 영역(111)은 상부면이 웰 영역(110)과 접하도록 형성될 수 있다. 제 2 도전형은 제 1 도전형과 반대되는 P형일 수 있다.Next, the
상술한 실시예에서는 웰 영역(110)이 먼저 형성되고 그 아래에 필라 영역(111)을 형성하는 경우를 설명하였으나, 반대로 필라 영역(111)이 먼저 형성되고 그 위에 웰 영역(110)이 형성될 수도 있다. In the above-described embodiment, the case where the
이어서, 웰 영역(110) 내에 제 1 도전형을 갖는 소오스 영역(112”)이 형성될 수 있다. 예를 들어, 웰 영역(110) 내에 제 1 도전형의 불순물들이 주입됨으로써 소오스 영역(112”)이 형성될 수 있다. 소오스 영역(112”)은 실질적으로 반도체층(105)의 표면으로부터 일정 깊이로 형성될 수 있으며, X 방향으로 길게 연장되는 바(bar) 형태로 형성될 수 있다. 소오스 영역(112”)은 수직 부분(107b)과 일정 거리 이격되게 형성될 수 있다. 이때, 웰 영역(110)에서 소오스 영역(112”)과 수직 부분(107b) 사이의 영역이 채널 영역(110a′)이 될 수 있다. 또는 소오스 영역(112”)은, 도 7에서와 같이, 수직 부분(107b)과 접하도록 형성될 수 있다.Subsequently, a
선택적으로, 불순물들을 주입한 후 불순물을 활성화시키거나 확산시키기 위한 열처리 단계가 수행될 수 있다.Optionally, a heat treatment step for activating or diffusing the impurities may be performed after implanting the impurities.
다음에 도 14를 참조하면, 반도체층(105) 위에 트렌치(116) 영역을 정의하는 마스크 패턴이 형성된 후 그 마스크 패턴을 식각 마스크로 반도체층(105)이 일정 깊이만큼 식각됨으로써 X 방향으로 일정 간격 이격되게 배치되는 트렌치들(116)이 형성될 수 있다. 트렌치들(116)은 Y 방향으로는 수직 부분(107b) 및 수직 부분(107b)의 양측에 있는 채널 영역(110a′)과 소오스 영역(112”)을 가로지를 수 있는 길이로 연장되게 형성될 수 있다.Next, referring to FIG. 14 , after a mask pattern defining the
이러한 트렌치들(116)에 의해 채널 영역(110a′) 및 소오스 영역(112”)이 복수의 영역들로 분할됨으로써 복수의 채널 영역들(110a) 및 복수의 소오스 영역들(112)이 형성될 수 있다. 또한, 수직 부분(107b)도 트렌치들(116)에 의해 복수의 영역들로 분할될 수 있다. 트렌치들(116)에 의해 분할된 각각의 격벽 형태의 수직 부분(107b) 및 해당 수직 부분(107b)과 연결되는 채널 영역(110a)과 소오스 영역(112)이 전류의 이동 경로가 될 수 있다. 즉, 본 실시예의 전력 반도체 소자는 병렬 연결되는 복수의 전류 이동 경로들을 포함함으로써 한 번에 보다 많은 전류가 흐르도록 할 수 있다.A plurality of
트렌치들(116)은 웰 영역(110)보다 얕게 형성됨으로써 트렌치들(116)의 하부 영역들(lower portion)이 웰 영역(110)에 의해 감싸지도록 할 수 있다.The
다음에 도 15를 참조하면, 트렌치들(116)에서 드리프트 영역(107)의 수직 부분(107b)이 있는 영역에 제 2 도전형(P형) 불순물들을 주입함으로써, 도 4에서와 같이, 트렌치들(116)의 하부 영역(lower portion)을 감싸는 절연층 보호 영역들(115)이 수직 부분(107b) 내에 형성될 수 있다. 예를 들어, 트렌치들(116)에서 드리프트 영역(107)의 수직 부분(107b)이 노출되도록 반도체층(105) 위에 마스크 패턴을 형성한 후 노출된 영역에 P형 불순물들을 주입할 수 있다. 이때, 이온 주입 각도를 조절함으로써 트렌치들(116)의 하부 영역을 감싸도록 수직 부분(107b) 내에 P형 불순물 영역(115)이 형성될 수 있다. 이러한 절연층 보호 영역들(115)은 Y 방향으로는 수직 부분(107b)에 전체적으로 걸쳐지게 형성되고, X 방향으로는 서로 연결되지 않고 이격되게 형성될 수 있다. 트렌치들(116) 중 일부에서 하부 영역이 라운딩지게 형성되지 않은 경우에는, P형 불순물 영역(115)이 트렌치들(116)의 하부 영역을 완전히 감싸지 못하고 트렌치들(116)의 아래에 위치하도록 형성될 수도 있다.Referring next to FIG. 15, by implanting second conductivity type (P-type) impurities into the region where the
다음에 도 16을 참조하면, 트렌치들(116)의 바닥면 및 측면 상에 게이트 절연층(118)이 형성될 수 있다. 게이트 절연층(118)은 트렌치들(116)의 바깥 영역인 반도체층(105) 위에도 형성될 수 있다. 게이트 절연층(118)은 반도체층(105)을 산화시킨 산화물로 형성되거나 또는 반도체층(105) 상에 산화물 또는 질화물과 같은 절연물을 증착함으로써 형성될 수 있다. Referring next to FIG. 16 , a
이어서, 트렌치들(116)이 매립되도록 게이트 절연층(118) 위에 게이트 전극층들(120R, 120P)이 형성될 수 있다. 예를 들어, 게이트 전극층(120R, 120P)은 트렌치들(116)에 매립되도록 형성된 리세스 게이트 전극들(120R) 및 리세스 게이트 전극들(120R)을 연결하면서 채널 영역들(110a)을 덮도록 반도체층(105) 위에 평판 형태로 형성된 플레이트 게이트 전극(120P)을 포함할 수 있다. 이에 따라, 플레이트 게이트 전극(120P)과 리세스 게이트 전극(120R)은 "∩" 형태와 같이 드리프트 영역의 수직 부분들(107b), 소오스 영역들(112) 및 채널 영역들(110a)의 3면(상면과 양측면)을 둘러싸는 구조가 될 수 있다. 게이트 전극층(120)은 폴리실리콘에 불순물이 주입됨으로써 형성되거나 또는 도전성 금속 또는 금속 실리사이드를 포함하도록 형성될 수 있다.Subsequently, gate electrode layers 120R and 120P may be formed on the
리세스 게이트 전극들(120R)의 하부 영역(lower portion)은 제 2 도전형의 웰 영역(110) 및 절연층 보호 영역(115)에 의해 감싸지게 형성됨으로써 게이트 절연층(118)의 코너 부분에 전계가 집중되어 게이트 절연층(118)이 절연 파괴되는 것을 방지할 수 있다. The lower portion of the
이어서, 플레이트 게이트 전극(120P) 위에 층간 절연층(130)이 형성되고, 층간 절연층(130) 위에 소오스 전극층(140)이 형성될 수 있다. 예를 들어, 소오스 전극층(140)은 도전층, 예컨대 금속층을 포함할 수 있다.Next, an
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.
100, 100a, 100b: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 필라 영역
112: 소오스 영역
115: 절연층 보호 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층100, 100a, 100b: power semiconductor device
102: drain area
105: semiconductor layer
107: drift area
110: well area
111: pillar area
112: source area
115: insulating layer protection area
118: gate insulating layer
120: gate electrode layer
130: interlayer insulating layer
140: source electrode layer
Claims (20)
상기 반도체층 내에서 수직 방향으로 연장되게 위치하며 제 1 도전형을 갖는 수직 드리프트 영역;
상기 반도체층 내에서 상기 수직 드리프트 영역과 접하도록 상기 수직 드리프트 영역의 적어도 일측에 위치하며 상기 제 1 도전형과 반대되는 제 2 도전형을 갖는 웰 영역;
상기 반도체층의 표면으로부터 상기 반도체층 내부로 연장되며, 제 1 방향으로 상기 수직 드리프트 영역과 상기 웰 영역에 걸쳐지도록 상기 수직 드리프트 영역과 상기 웰 영역 내에 매립되는 복수의 리세스 게이트 전극들;
상기 복수의 리세스 게이트 전극들 사이에서 상기 웰 영역 내에 위치하며 상기 제 1 도전형을 갖는 복수의 소오스 영역들; 및
상기 수직 드리프트 영역 내에서 상기 복수의 리세스 게이트 전극들 각각의 적어도 아래에 위치하며 상기 제 2 도전형을 갖는 복수의 절연층 보호 영역들을 포함하는 전력 반도체 소자.a semiconductor layer of silicon carbide (SiC);
a vertical drift region extending in a vertical direction within the semiconductor layer and having a first conductivity type;
a well region located on at least one side of the vertical drift region in the semiconductor layer to be in contact with the vertical drift region and having a second conductivity type opposite to the first conductivity type;
a plurality of recess gate electrodes extending from a surface of the semiconductor layer into the semiconductor layer and buried in the vertical drift region and the well region to span the vertical drift region and the well region in a first direction;
a plurality of source regions positioned in the well region between the plurality of recess gate electrodes and having the first conductivity type; and
and a plurality of insulating layer protection regions positioned at least below each of the plurality of recess gate electrodes in the vertical drift region and having the second conductivity type.
상기 리세스 게이트 전극들의 하부 영역(lower portion)을 감싸는 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1, wherein the insulating layer protection regions
The power semiconductor device, characterized in that surrounding the lower portion (lower portion) of the recess gate electrodes.
상기 반도체층 내에서 상기 수직 드리프트 영역 및 상기 웰 영역과 접하도록 상기 웰 영역 아래에 위치하며 상기 제 2 도전형을 갖는 필라 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The power semiconductor device of claim 1 , further comprising a pillar region having the second conductivity type and located under the well region to contact the vertical drift region and the well region in the semiconductor layer.
상기 필라 영역과 접하는 영역의 폭이 상기 웰 영역과 접하는 영역의 폭보다 큰 것을 특징으로 하는 전력 반도체 소자.The method according to claim 3, wherein the vertical drift region
The power semiconductor device of claim 1 , wherein a width of a region in contact with the pillar region is greater than a width of a region in contact with the well region.
상기 수직 드리프트 영역과 연결되며, 상기 필라 영역과 접하도록 상기 필라 영역 아래에 위치하는 수평 드리프트 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. The method of claim 3,
The power semiconductor device further comprises a horizontal drift region connected to the vertical drift region and positioned below the pillar region to contact the pillar region.
상기 수직 드리프트 영역을 기준으로 대칭되게 상기 수직 드리프트 영역의 양측에 위치하는 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1, wherein the well region and the source region
The power semiconductor device, characterized in that located on both sides of the vertical drift region symmetrically relative to the vertical drift region.
상기 리세스 게이트 전극들의 외측에서 상기 소오스 영역들이 공통 연결된 소오스 콘택 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The power semiconductor device of claim 1 , further comprising a source contact region connected in common to the source regions outside the recess gate electrodes.
상기 소오스 콘택 영역 내에 형성되며 상기 웰 영역과 연결되는 웰 콘택 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 7,
The power semiconductor device of claim 1, further comprising a well contact region formed in the source contact region and connected to the well region.
상기 소오스 콘택 영역 및 상기 웰 콘택 영역과 연결된 소오스 전극층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. The method of claim 8,
The power semiconductor device further comprises a source electrode layer connected to the source contact region and the well contact region.
상기 제 1 방향으로 상기 수직 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되게 위치하며, 상기 제 1 방향과 교차되는 제 2 방향으로 이격되게 배치되는 것을 특징으로 하는 전력 반도체 소자. The method according to claim 1, wherein the plurality of recess gate electrodes
The power semiconductor device characterized in that the power semiconductor device is positioned to extend to a partial area of the well region while penetrating the vertical drift region in the first direction, and is spaced apart from each other in a second direction crossing the first direction.
상기 제 1 방향으로는 상기 수직 드리프트 영역에 전체적으로 걸쳐지게 위치하며, 상기 제 2 방향으로는 서로 연결되지 않고 이격되게 위치하는 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1, wherein the plurality of insulating layer protection regions
The power semiconductor device, characterized in that positioned to entirely span the vertical drift region in the first direction, and spaced apart from each other in the second direction.
상기 복수의 리세스 게이트 전극들을 서로 연결시키면서 상기 반도체층 위에 위치하는 플레이트 게이트 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.The method of claim 1,
The power semiconductor device further comprises a plate gate electrode positioned on the semiconductor layer while connecting the plurality of recess gate electrodes to each other.
상기 수직 드리프트 영역 및 상기 복수의 소오스 영역들을 덮도록 상기 반도체층 위에 위치하는 것을 특징으로 하는 전력 반도체 소자. 13. The method of claim 12, wherein the plate gate electrode
The power semiconductor device, characterized in that located on the semiconductor layer to cover the vertical drift region and the plurality of source regions.
상기 수직 드리프트 영역과 일정 거리 이격되게 위치하는 것을 특징으로 하는 전력 반도체 소자. The method according to claim 1, wherein the plurality of source regions
A power semiconductor device, characterized in that located at a predetermined distance from the vertical drift region.
상기 수직 드리프트 영역과 접하도록 위치하는 것을 특징으로 하는 전력 반도체 소자.The method according to claim 1, wherein the plurality of source regions
A power semiconductor device, characterized in that located in contact with the vertical drift region.
상기 드리프트 영역에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 수직 드리프트 영역 및 상기 수직 드리프트 영역의 적어도 일측에 웰 영역을 형성하는 단계;
상기 웰 영역 내에 상기 제 1 도전형의 불순물을 주입하여 소오스 영역을 형성하는 단계;
제 1 방향으로 상기 수직 드리프트 영역과 상기 웰 영역에 걸쳐지게 상기 수직 드리프트 영역과 상기 웰 영역을 일정 깊이만큼 식각하여 복수의 트렌치들을 형성하는 단계;
상기 복수의 트렌치들에서 상기 수직 드리프트 영역이 형성된 영역에 상기 제 2 도전형의 불순물들을 주입하여 상기 트렌치들 각각의 적어도 아래에 위치하는 복수의 절연층 보호 영역들을 형성하는 단계; 및
상기 트렌치들이 매립되도록 게이트 전극층을 형성하는 단계를 포함하는 전력 반도체 소자의 제조방법.forming a drift region by implanting impurities of a first conductivity type into a semiconductor layer of silicon carbide (SiC);
forming a vertical drift region and a well region on at least one side of the vertical drift region by injecting impurities of a second conductivity type opposite to the first conductivity type into the drift region;
forming a source region by injecting impurities of the first conductivity type into the well region;
forming a plurality of trenches by etching the vertical drift region and the well region by a predetermined depth so as to span the vertical drift region and the well region in a first direction;
forming a plurality of insulating layer protection regions located at least below each of the trenches by injecting impurities of the second conductivity type into the region where the vertical drift region is formed in the plurality of trenches; and
A method of manufacturing a power semiconductor device comprising forming a gate electrode layer to fill the trenches.
상기 웰 영역의 아래에 상기 제 2 도전형의 불순물들을 주입하여 상기 웰 영역과 접하는 필라 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조방법.The method of claim 16
and forming a pillar region in contact with the well region by injecting impurities of the second conductivity type under the well region.
상기 제 1 방향으로는 상기 수직 드리프트 영역을 관통하면서 상기 웰 영역의 일부 영역까지 연장되며, 상기 제 1 방향과 교차되는 제 2 방향으로 이격되게 트렌치들이 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조방법.17. The method of claim 16, wherein forming the plurality of trenches
In the first direction, trenches are formed extending to a partial area of the well region while penetrating the vertical drift region, and spaced apart in a second direction crossing the first direction. .
상기 제 1 방향으로는 상기 수직 드리프트 영역에 전체적으로 걸쳐지고, 상기 제 2 방향으로는 서로 연결되지 않고 이격되게 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조방법.The method according to claim 18, wherein forming the plurality of insulating layer protection regions
The method of manufacturing a power semiconductor device, characterized in that formed across the entire vertical drift region in the first direction, and spaced apart from each other in the second direction.
상기 복수의 트렌치들이 상기 웰 영역보다 낮은 깊이로 형성되는 것을 특징으로 하는 전력 반도체 소자의 제조방법.17. The method of claim 16, wherein forming the plurality of trenches
The method of manufacturing a power semiconductor device, characterized in that the plurality of trenches are formed to a depth lower than the well region.
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