KR20230005861A - Uv 방출 디바이스를 위한 매립된 접촉층 - Google Patents

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조니 카이 탕
춘 투 이
길례르메 토시
크리스토퍼 플린
리암 앤더슨
티모시 윌리엄 브레이
페타 아타나코비치
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실라나 유브이 테크놀로지스 피티이 리미티드
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Abstract

일부 실시형태에서, 발광 구조체는 제1 세트의 도핑된 층, 제2 층, 제1 세트의 도핑된 층과 제2 층 사이에 위치된 발광층, 및 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 계층화된 반도체 스택을 포함하고, 제1 세트의 도핑된 층, 제2 층, 및 발광층은 반도체 재료를 포함한다. 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함할 수 있고, 제3 서브층은 발광층에 인접한다. 제1 세트의 도핑된 층에 대한 전기 접점은 제2 서브층에 만들어질 수 있다. 제1, 제2 및 제3 서브층은 n-형으로 도핑될 수 있고, 제2 서브층의 전기 전도도는 제1 및 제3 서브층의 전기 전도도보다 높을 수 있다. 일부 경우에, 제2 서브층은 제1 또는 제3 서브층보다 발광층으로부터 방출된 광을 더 많이 흡수할 수 있다.

Description

UV 방출 디바이스를 위한 매립된 접촉층
관련 출원
본 출원은 미국 특허 가출원 제16/864,838호(출원일: 2020년 5월 1일, 발명의 명칭: "BURIED CONTACT LAYER FOR UV EMITTING DEVICE")에 대한 우선권을 주장하며, 이는 모든 목적을 위해 참조에 의해 본 명세서에 원용된다.
심자외선(deep-UV) 발광 다이오드(LED)는 살균, 수처리, 과학적 분석 및 기타 적용을 위한 엄청난 잠재력을 갖는다. 그러나, 종래의 자외선 C-밴드(UVC) LED의 성능은 높은 턴-온 및 구동 전압에 의해 어려움을 겪었다. 높은 밴드갭 반도체 재료는 종래의 LED에서 고에너지 UVC 광을 방출하기 위해 사용된다. 그러나, 높은 밴드갭 재료는 또한 n-형 또는 p-형으로 효율적으로 도핑하기 어렵고, 그러므로 높은 밴드갭 재료에 만들어지는 접촉은 전형적으로 낮은 전도도를 겪는다. UVC LED에서 사용되는 높은 밴드갭 재료의 낮은 전도도는 특히 n-접촉을 위해 사용되는 넓은 밴드갭 n-형 반도체를 통해 광을 방출하는 디바이스를 위해 요구되는 높은 구동 전압에 기여하는 하나의 요인이다.
예를 들어, 우르츠광 반도체(wurtzite semiconductor)를 이용하는 종래의 UVC LED는 전형적으로 UVC 광을 방출하는 활성층에서 높은 Al 함량을 갖는 AlGaN을 사용한다. 이러한 디바이스 중 일부는 활성층에서 낮은 Al 함량 웰과 높은 Al 함량 배리어를 가진 양자 웰 구조를 사용한다. 일부 경우에, 종래의 LED는 디바이스의 가장자리 또는 구조체의 p-측을 통해 광을 방출한다. 이러한 경우에, 방출된 광은 n-형 접촉층을 통과할 필요가 없으며, 높은 전도도를 갖는 낮은 밴드갭 재료는 구조에서 n-접촉층을 위해 사용될 수 있다. 구조체의 n-측을 통해 광이 방출되는 종래의 디바이스에서, 낮은 전도도를 갖는 높은 밴드갭의 광학적 투명 재료가 n-접촉층을 위해 사용된다. 그러나, 이러한 높은 밴드갭 재료의 낮은 전도도는, 예를 들어, 디바이스를 동작시키는 데 필요한 턴-온 및 구동 전압을 증가시키는 것에 의해 디바이스의 성능을 저하시킨다.
일부 실시형태에서, 발광 구조체는 제1 세트의 도핑된 층, 제2 층, 제1 세트의 도핑된 층과 제2 층 사이에 위치된 발광층, 및 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하고, 제1 세트의 도핑된 층, 제2 층, 및 발광층은 반도체 재료를 포함한다. 일부 경우에, 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함하고, 제3 서브층은 발광층에 인접한다. 제1, 제2 및 제3 서브층은 각각 제1, 제2 및 제3 초격자(superlattice)를 포함할 수 있다. 제2 초격자의 웰층은 제1 및 제3 초격자의 웰층보다 두꺼울 수 있다. 제2 초격자의 배리어층은 제1 및 제3 초격자의 배리어층보다 얇을 수 있다. 제1 세트의 도핑된 층에 대한 전기 접점은 제2 서브층에 만들어질 수 있다. 제1, 제2 및 제3 서브층은 n-형으로 도핑될 수 있고, 제2 서브층의 전기 전도도는 제1 및 제3 서브층의 전기 전도도보다 높을 수 있다.
일부 실시형태에서, 발광 구조체는 제1 세트의 도핑된 층, 제2 층, 제1 세트의 도핑된 층과 제2 층 사이에 위치된 발광층, 및 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하고, 제1 세트의 도핑된 층, 제2 층, 및 발광층은 반도체 재료를 포함한다. 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함할 수 있고, 제3 서브층은 발광층에 인접한다. 제1 세트의 도핑된 층에 대한 전기 접점은 제2 서브층에 만들어질 수 있다. 제1, 제2 및 제3 서브층은 n-형으로 도핑될 수 있고, 제2 서브층의 전기 전도도는 제1 및 제3 서브층의 전기 전도도보다 높을 수 있다. 제1, 제2 및 제3 서브층은 각각 제1, 제2 및 제3 초격자를 포함할 수 있다. 발광층은 제4 초격자를 포함할 수 있고, 제2 층은 제5 초격자를 포함할 수 있다. 제1, 제2, 제3, 제4 및 제5 초격자는 각각 GaN 웰층 및 AlN 배리어층의 세트를 포함할 수 있다.
일부 실시형태에서, 발광 구조체는 제1 세트의 도핑된 층, 제2 층, 제1 세트의 도핑된 층과 제2 층 사이에 위치된 발광층, 및 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하고, 제1 세트의 도핑된 층, 제2 층, 및 발광층은 반도체 재료를 포함한다. 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함할 수 있고, 제3 서브층은 발광층에 인접한다. 제1 세트의 도핑된 층에 대한 전기 접점은 제2 서브층에 만들어질 수 있다. 제1, 제2 및 제3 서브층은 n-형으로 도핑될 수 있고, 제2 서브층의 전기 전도도는 제1 및 제3 서브층의 전기 전도도보다 높을 수 있다. 300㎚보다 짧은 파장을 갖는 광은 발광층으로부터 방출될 수 있고, 구조로부터 방출되기 전에 제1 세트의 도핑된 층을 통과할 수 있고, 제2 서브층은 제1 또는 제3 서브층보다 발광층으로부터 방출되는 광을 더 많이 흡수할 수 있다.
도 1은 종래의 반도체 구조체의 단순화된 개략도를 도시한다.
도 2는 일부 실시형태에 따른, 매립된 n-접촉층을 포함하는 반도체 발광 구조체의 단순화된 개략도를 도시한다.
도 3은 일부 실시형태에 따른, 제1, 제2 및 제3 서브층을 포함하는 도핑된 층의 세트의 예의 단순화된 개략도를 도시한다.
도 4a는 매립된 n-접촉층이 없는 반도체 발광 다이오드 구조체의 단순화된 개략도를 도시한다.
도 4b는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 반도체 발광 다이오드 구조체의 단순화된 개략도를 도시한다.
도 5a는 일부 실시형태에 따른, 상이한 총 두께를 갖는 단주기 초격자(SPSL)로부터의 흡수 스펙트럼의 측정치를 도시한다.
도 5b는 일부 실시형태에 따른, 상이한 총 두께를 갖는 SPSL로부터의 233㎚에서의 흡수 측정치가 있는 플롯을 도시한다.
도 6a는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 구조 및 갖지 않는 구조로부터의 방출 스펙트럼의 측정치가 있는 플롯을 도시한다.
도 6b는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 구조 및 갖지 않는 구조로부터의 전력 출력이 있는 플롯을 도시한다.
도 6c는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 구조 및 갖지 않는 구조로부터의 피크 방출 파장이 있는 플롯을 도시한다.
도 6d는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 구조 및 갖지 않는 구조로부터의 전류-전압(IV) 곡선이 있는 플롯을 도시한다.
도 6e는 일부 실시형태에 따른, 매립된 n-접촉층을 갖는 구조 및 갖지 않는 구조로부터 100㎃ 주입 전류에서 작동(즉, 구동) 전압이 있는 플롯을 도시한다.
반도체 에피택셜 구조에서 n-접촉층으로서 삽입된 매립된 층이 본 명세서에서 기술된다. 본 명세서에 기술된 반도체 에피택셜 구조는 (예를 들어, UVC 밴드에서, 또는 300㎚ 미만의 파장을 가진) 단파장을 방출하는 발광 다이오드(LED)에서 사용될 수 있다. 본 매립된 층은 높은 n-형 전도도를 가지며, 이는 n-접촉으로부터 구조체의 활성층 내로 전류를 주입하는 데 유익하다. 매립된 층에서의 높은 전도도 재료는 또한 관심 파장 범위에서(예를 들어, 300㎚ 미만의 파장에서) 높은 흡수 계수를 갖는다. 그러므로, 매립된 층의 두께는 매립된 층에서 허용 가능한 양의 광 흡수 및 (즉, 구조체의 n-접촉과 활성층 사이에서) 허용 가능한 전기 저항을 가지도록 맞춤화된다. 다시 말해, 매립된 층의 두께는 감소된 층 저항과 증가된 흡수를 상쇄시키는 것에 의해 종래의 구조에 비해 디바이스의 성능(예를 들어, 턴-온 전압, 구동 전압 및 출력 전력 효율)을 개선하도록 맞춤화된다. 일부 실시형태에서, 미세 에피택셜 성장 두께 제어는 정확한 두께를 갖는 매립된 n-접촉층을 형성하기 위해 사용되고, n-금속이 그 위에 증착될 수 있도록 n-접촉층을 노출시키기 위해 정밀한 에칭 프로세스가 사용된다.
일부 실시형태에서, 반도체 에피택셜 구조는 제1 세트의 도핑된 층, 제2 층, 및 제1 세트의 도핑된 층과 제2 층 사이에 위치된 발광층을 포함한다. 제1 세트의 도핑된 층은 n-형으로 도핑되고, n-형 전기 접점(즉, n-금속 사용)은 제1 세트의 도핑된 층에 만들어진다. 제1 세트의 도핑된 층은 출력 전력을 크게 감소시킴이 없이 낮은 구동 전압이 얻어지는 것을 가능하게 하는 (방출된 광의 파장에 대해) 허용 가능한 광학 투명도를 갖는 높은 전도도의 매립된 n-접촉층을 제공한다. 일부 경우에, 매립된 n-접촉층은 낮은 전도도의 투명 n-접촉층을 갖는 구조에 비해 구조체의 출력 전력이 증가되는 것을 가능하게 한다.
일부 실시형태에서, 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함하고, 제3 서브층은 (즉, 제2 서브층이 제3 서브층 아래에 "매립"되도록, 또는 제3 서브층이 활성층과 제2 서브층 사이에 있도록) 발광층에 인접한다. 제2 서브층은 n-접촉층이고, 즉, 제2 서브층은 n-금속 접점에 연결된, 구조에 있는 층이다. 제2 서브층은 제1 및 제3 서브층보다 높은 도핑 밀도 및/또는 높은 전기 전도도를 가질 수 있다. 일부 실시형태에서, 제2 서브층은 제1 또는 제3 서브층보다, 발광층으로부터 방출된 광에 대해 더 높은 흡수 계수를 갖는다. 일부 실시형태에서, 제2 서브층은 제1 서브층과 제3 서브층 사이에 위치될 수 있거나, 또는 제1 서브층은 제2 서브층과 제3 서브층 사이에 위치될 수 있다.
일부 실시형태에서, 매립된 n-접촉층은 다음의 특성을 갖는다. 첫째, 매립된 n-접촉층은 구조에서의 나머지 층과 동일한 에피택셜 성장 프로세스를 사용하여 증착될 수 있고, 이는 이러한 것이 구조 제작에 쉽게 통합되는 것을 가능하게 한다. 둘째, 매립된 n-접촉층은 주변 층(예를 들어, 위에서 설명된 제1 및 제3 서브층)보다 전도도가 높으며, 이는 높은 전도도의 n-접촉이 없는 유사한 디바이스에 비해 전류 주입을 개선한다. 셋째, 매립된 n-접촉층은 구조에 있는 활성층으로부터 방출되는 광의 허용 가능한 양을 흡수할 수 있을 만큼 충분히 얇게 만들어질 수 있고(예를 들어, 매립된 n-접촉층은 방출된 광의 60% 미만, 50% 미만, 40% 미만, 또는 30% 미만, 또는 방출된 광의 10% 내지 50%, 또는 10% 내지 60%를 흡수하고), 층은 매립된 n-접촉층을 노출시키기 위해 에칭 프로세스를 통해 쉽게 접근할 수 있을 정도로 너무 얇지 않다(예를 들어, 매립된 n-접촉층은 약 10㎚보다 두껍거나 약 20㎚보다 두껍다).
일부 실시형태에서, 본 명세서에서 기술된 반도체 에피택셜 구조는 분자 빔 에피택시(MBE), 금속 유기 화학 기상 증착(MOCVD), 또는 수소화물 기상 에피택시(HVPE)를 사용하여 성장된다. 일부 실시형태에서, 매립된 n-접촉층은 에피택셜 구조체의 형성 동안 (예를 들어, MBE 시스템에서 하나 또는 2개의 도펀트 소스를 사용하여) 도핑된다. 반도체 에피택셜 구조를 성장시킨 후, 메사 구조(mesa structure)를 형성하기 위한 에칭(예를 들어, 건식 에칭 사용) 및 n- 및 p-금속 접점을 증착하기 위한 금속 증착(예를 들어, 증발 또는 스퍼터링 사용)을 포함하는 표준 반도체 제조 방법은 반도체 에피택셜 구조를 처리하도록 사용될 수 있다. 일부 실시형태에서, n-접촉층은 층의 전도도 및/또는 도핑 밀도를 증가시키기 위해 에피택셜 성장 후에 처리될 수 있다. 예를 들어, 레이저 또는 열 처리는 층에서의 도펀트 활성화를 개선하도록 사용될 수 있다. 일부 실시형태에서, 이러한 레이저 또는 열 처리는 에피택셜 성장 프로세스 동안, 예를 들어, 매립된 n-접촉층을 형성한 직후의 성장 정지 동안 수행될 수 있다. 일부 실시형태에서, 이온 주입은 또한 층의 도핑 밀도를 증가시키기 위해 사용될 수 있다.
일부 실시형태에서, 제1 세트의 도핑된 층의 제1, 제2 및 제3 서브층은 각각 반도체 재료의 단일층이다. 일부 실시형태에서, 제1 및 제3 서브층은 제2 서브층의 반도체보다 더 높은 밴드갭을 갖는 반도체를 포함한다. 낮은 밴드갭 재료가 전형적으로 더 효율적으로 (예를 들어, 외인성 도펀트로) 도핑되기 때문에, 제2 서브층의 낮은 밴드갭은 그 층이 더 고도로 도핑되는 것을 가능하게 하고, 제1 또는 제3 서브층보다 더 높은 전기 전도도를 가질 수 있다. 그러나, 낮은 밴드갭은 또한 (방출된 파장에서) 제2 서브층의 광 흡수가 제1 및 제3 서브층의 광 흡수보다 더 높게 할 수 있고, 일부 경우에, 이는 구조로부터 방출된 광의 양을 감소시킬 것이다. 제2 서브층의 높은 전기 전도도는 디바이스의 n-금속 접점과 활성층 사이의 저항을 감소시키는 것에 의해 (특정 양의 전류 주입을 위해) 요구되는 구동 전압을 감소시킨다(즉, n-접촉으로부터 활성층으로 캐리어를 주입하는 것을 용이하게 할 것이다). 본 실시형태에서, 제2 서브층의 두께는 제2 서브층에서의 증가된 흡수로 인한 성능 저하가 개선된 캐리어 주입에 의해 상쇄될 수 있도록 구체적으로 조정되고, 예기치 않게, 전체 디바이스 출력 전력은 제2 서브층이 제1 및 제3 서브층과 동일한 밴드갭을 갖는 구조와 비교하여 대략 동일하거나 심지어 개선될 수 있다.
예를 들어, 제1 및 제3 서브층은 0 ≤ x ≤ 1인 AlxGa1-xN(즉, AlGaN)일 수 있고, 제2 서브층은 제1 및 제3 서브층보다 낮은 Al 함량을 갖는(즉, AlxGa1-xN 재료에서 보다 낮은 x값을 갖는) AlGaN일 수 있다. 즉, 제1 및 제3 서브층은 AlxGa1-xN의 단일층일 수 있고, 제2 서브층은 AlyGa1-yN의 단일층일 수 있고, x는 y보다 클 수 있다. 일부 실시형태에서, 제1, 제2 및 제3 서브층은 상이한 조성을 갖는 단일층이고, 제2 서브층은 제1 및 제3 서브층보다 낮은 밴드갭을 갖는다. 예를 들어, 제1 서브층은 0 ≤ x ≤ 1인 AlxGa1-xN일 수 있고, 제2 서브층은 AlyGa1-yN의 단일층일 수 있고, 제3 서브층은 0 ≤ z ≤ 1인 AlzGa1-zN일 수 있고, x는 y보다 클 수 있고, x는 z보다 클 수 있고, y와 z는 서로 다를 수 있다. 일부 실시형태에서, 낮은 Al 함량을 갖는 AlGaN은 그 층의 밴드갭을 감소시켜, 이를 보다 효율적으로 도핑되도록(예를 들어, Si, Ge 또는 Se와 같은 외인성 도펀트로) 만들고, 제2 서브층의 낮은 Al 함량은 층이 고도로 도핑되는 것을 가능하게 하고, 제1 또는 제3 서브층보다 높은 전기 전도도를 가질 것이다. 그러나, 제2 서브층의 감소된 밴드갭은 또한 제1 및 제3 서브층에 비해 제2 서브층의 (방출된 파장에서) 광 흡수를 증가시킬 수 있다. 이러한 서브층의 조성은 구조로부터 방출되는 광의 파장에 따라 다를 수 있다. 예를 들어, 방출 파장이 290㎚이면, 제1 및 제3 서브층은 x가 대략 0.45인 AlxGa1-xN일 수 있고, 제2 서브층은 y가 대략 0.1인 AlyGa1-yN일 수 있다. 이러한 구조에서, 제1 및 제3 서브층은 290㎚ 광을 최소한으로 흡수할 수 있고, 제2 서브층의 낮은 밴드갭은 그 서브층의 전도도를 향상시킬 수 있다. 그러나, 제2 서브층의 낮은 Al 함량은 그 층이 290㎚ 방출된 광의 일부를 흡수하게 할 것이다. 다른 예에서, 방출 파장이 250㎚이면, 제1 및 제3 서브층은 x가 대략 0.6인 AlxGa1-xN일 수 있고, 제2 서브층은 y가 대략 0.1인 AlyGa1-yN일 수 있다. 이러한 구조에서, 제1 및 제3 서브층의 높은 Al 함량은 이 층들이 짧은 파장의 250㎚ 광을 최소한으로 흡수하는 것을 허용할 수 있다. 이 예에서, 제2 서브층의 낮은 밴드갭은 그 서브층의 전도도를 향상시킬 수 있고, 그러나, 제2 서브층의 낮은 Al 함량은 또한 그 층이 250㎚ 방출된 광의 일부를 흡수하게 할 것이다. 위의 두 예 모두에서, 제2 서브층에서 0.1의 y 값은 근사치이고, 더 높거나 더 낮은 y 값은 (예를 들어, 제2 서브층의 조성 및/또는 두께를 변경하는 것에 의해) 다른 구조에 대해 조정될 수 있는 다른 정도의 전도도 및 흡수를 제공할 수 있다. 대안적으로, 이들 예에서 파장에 대한 조성은 부분적으로 다른 성장 기술을 사용하여 제조된 AlGaN 화합물에 대한 밴드갭 및 흡수 계수의 변화로 인해 근사치이다. 이들 예에서, 제2 서브층의 높은 전도도는 제2 서브층이 없는 구조와 비교하여 구조체의 동작 전압을 개선할 수 있다. 더욱이, 이들 예에서, 제2 서브층의 두께를 조정하는 것에 의해, 제2 서브층에서의 증가된 흡수로 인한 성능 저하는 개선된 캐리어 주입에 의해 상쇄될 수 있고, 예기치 않게, 전체 디바이스 출력 전력은 제2 서브층이 제1 및 제3 서브층과 동일한 Al 함량을 갖는 구조와 비교하여 대략 동일하거나 심지어 개선된다.
일부 실시형태에서, 제1 세트의 도핑된 층의 제1, 제2 및 제3 서브층은 각각 반도체 재료로 구성된 배리어층 및 웰층을 갖는 초격자를 포함하고, 웰층은 배리어층보다 낮은 밴드갭을 갖는다. 제2 서브층의 초격자를 만드는 웰 및/또는 배리어의 반도체 및/또는 두께는 제1 및/또는 제3 서브층의 초격자를 만드는 것들과 다를 수 있고, 이는 제2 서브층이 제1 및/또는 제3 서브층보다 높은 전도도를 갖는 것을 가능하게 한다. 일부 실시형태에서, 제2 서브층(즉, n-접촉층)은 단일층인 반면에, 제1 및 제3 서브층은 초격자이다. 일부 실시형태에서, 제2 서브층(즉, n-접촉층)은 초격자인 반면에, 제1 및 제3 서브층은 각각 단일층이다. 일부 실시형태에서, 제1, 제2 및 제3 서브층 중 하나는 초격자이고, 다른 2개는 단일층이다. 일부 실시형태에서, 제1, 제2 및 제3 서브층 중 2개는 초격자이고, 다른 층은 단일층이다. 예를 들어, 제3 서브층은 단일층(예를 들어, AlN 또는 AlGaN의 층)일 수 있는 반면에, 제1 서브층은 초격자이고, 제2 서브층은 단일층 또는 초격자일 수 있다. 추가적으로, 일부 실시형태에서, 제3 서브층은 활성층에 인접한 두꺼운 배리어층을 갖는 초격자를 포함한다. 예를 들어, 제3 서브층은 (예를 들어, GaN 또는 AlGaN으로 구성된) 웰 및 (예를 들어, AlN 또는 AlGaN으로 구성된) 배리어를 포함하는 반복 단위 셀이 있는 초격자를 포함할 수 있고, 배리어 두께는 초격자를 통해 일정하지 않고, 마지막 배리어는 매우 두꺼울(예를 들어, 1㎚ 초과 또는 10㎚ 초과일) 수 있다.
일부 실시형태에서, 제2 서브층 초격자의 웰 및/또는 배리어를 만드는 반도체는 제1 및/또는 제3 서브층 초격자를 만드는 반도체보다 낮은 밴드갭을 갖는다. 일부 실시형태에서, 제2 서브층 초격자의 웰층은 제1 및/또는 제3 서브층 초격자의 웰층보다 두껍고, 그리고/또는 제2 서브층 초격자의 배리어층은 제1 및/또는 제3 서브층 초격자의 배리어층보다 얇다. 일부 실시형태에서, 웰 및/또는 배리어를 만드는 반도체의 밴드갭은 낮고, 웰은 두껍고, 그리고/또는 배리어는 제1 및/또는 제3 서브층 초격자에 비해 제2 서브층 초격자에서 더 얇다.
위의 모든 경우에, 제2 서브층 초격자의 유효 밴드갭은 제1 및 제3 서브층 초격자의 유효 밴드갭보다 낮을 수 있다. 초격자의 웰과 배리어는 미니밴드를 생성할 수 있고, 유효 밴드갭은 미니밴드의 효과를 포함하는 전체 초격자의 광학 및 전자 특성을 반영할 수 있다. 제2 서브층의 유효 밴드갭은 제2 서브층 초격자가 낮은 밴드갭 재료, 및/또는 제1 또는 제3 서브층 초격자보다 낮은 밴드갭 재료의 높은 분율을 가지기 때문에 제1 및/또는 제3 서브층의 유효 밴드갭보다 낮다. 추가적으로, 제2 서브층 초격자가 두꺼운 웰 및/또는 얇은 배리어를 갖는 경우에, 캐리어는 웰 내에서 덜 제한될 것이다. 다시 말해, 제2 서브층에서의 초격자 미니밴드는 제1 및 제3 서브층 초격자의 미니밴드보다 낮은 에너지에서 발생하고, 이는 미니밴드 사이의 전환이 더 낮은 에너지에서 발생하는 것을 허용하고, 제1 및 제3 서브층 초격자에 비해 밴드갭을 효과적으로 감소시킬 수 있다(그리고 관심 파장에서 광 흡수를 증가시킬 수 있다).
낮은 밴드갭 재료가 전형적으로 더 효율적으로 (예를 들어, 외인성 도펀트로) 도핑되기 때문에, 제2 서브층의 낮은 유효 밴드갭은 그 층이 고도로 도핑되는 것을 가능하게 하고, 제1 또는 제3 서브층보다 높은 전기 전도도를 가질 것이다. 그러나, 낮은 유효 밴드갭은 또한 (방출된 파장에서) 제2 서브층의 광 흡수가 제1 및 제3 서브층의 광 흡수보다 높아지게 할 수 있다. 위에서 설명한 것과 유사한 이유로 인해, 제2 서브층의 높은 전기 전도도는 디바이스의 n-금속 접점과 활성층 사이의 저항을 감소시키는 것에 의해 디바이스 턴-온 및 구동 전압을 감소시킬 것이다(즉, n-접촉으로부터 활성층으로 캐리어를 주입하는 것이 더 쉬울 것이다). 이러한 경우에, 제2 서브층의 두께가 적절하게 조정되면, 제2 서브층에서의 증가된 흡수로 인한 성능 저하는 향상된 캐리어 주입에 의해 상쇄될 수 있고, 예기치 않게, 전체 디바이스 출력 전력은 제2 서브층이 제1 및 제3 서브층과 동일한 유효 밴드갭을 갖는 구조와 비교하여 대략 동일하거나 심지어 개선될 수 있다.
도 1은 종래의 반도체 발광 구조체(100)의 단순화된 개략도이다. 구조체(100)는 기판(110), 버퍼층(120), n-접촉층(130), 활성층(140), 선택 층(150), 및 p-접촉층(160)을 포함한다. 선택 층(150)은 일부 경우에 전자 차단 층(EBL)으로서 구성될 수 있다. n-금속(170)은 n-접촉층(130)과 접촉하고, p-금속(180)은 p-접촉층(160)과 접촉한다. 외부 바이어스는 금속 접점(170 및 180) 사이에 인가되고, 이는 활성층(140)이 예를 들어 UVC 파장 대역에서 광을 방출하게 할 수 있다. n-금속(170)에 의해 접촉될 n-접촉층(130)을 노출시키기 위해, 에칭 프로세스는 n-접촉층(130)을 통해 부분적으로 에칭하도록 사용되어 메사 구조를 생성한다. n-접촉층(130)이 에칭에 의해 노출된 후에, n-금속(170)은 n-접촉층(130) 상에 증착될 수 있다. 구조체(100)에서, n-금속 및 p-금속은 기판(110) 반대편의 구조체(100)의 표면의 상당 부분을 덮고, 그러므로, 구조체(100)는 디바이스의 가장자리로부터 광을 방출할 수 있거나, n-접촉층(130), 버퍼층(120) 및 기판(110)을 통해 광을 방출할 수 있다. 위에서 논의된 바와 같이, 구조체의 n-측을 통해 광을 방출하는 종래의 구조에서, n-접촉층(130)은 전형적으로 방출된 광의 낮은 광 흡수를 갖는 넓은 밴드갭 재료이고, 넓은 밴드갭으로 인해 또한 전형적으로 비교적 높은 전기 저항을 갖는다. 그 결과, 이러한 종래의 UVC LED는 높은 턴-온 및 구동 전압을 포함하여 낮은 성능을 겪는다.
도 2는 일부 실시형태에 따른 매립된 n-접촉층(즉, 제2 서브층)(230b)을 포함하는 반도체 발광 구조체(200)의 단순화된 개략도이다. 구조체(200)는 기판(210), 버퍼층(220), 도핑된 층(230)(제1 서브층(230a), 제2 서브층(230b) 및 제3 서브층(230c)을 포함하는)의 세트, 활성층(240), EBL(250), 및 p-접촉층(260)을 포함한다. 일부 실시형태에서, 버퍼층(220), 도핑된 층(230)의 세트, 활성층(240), EBL(250), 및 p-접촉층(260)은 모두 반도체 재료를 포함하고, 반도체 재료는 층마다 다를 수 있다. 일부 실시형태에서, 도핑된 층(230)의 세트, 제1 서브층(230a), 제2 서브층(230b) 및 제3 서브층(230c)은 모두 n-형으로 도핑된다. 일부 실시형태에서, 제2 서브층(230b)은 (예를 들어, Si와 같은 외인성 도펀트를 사용하여) n-형으로 도핑되고, 제1 및/또는 제3 서브층(230a 및/또는 230c)은 의도적으로 도핑되지 않는다(즉, 어떠한 외인성 도펀트도 의도적으로 첨가되지 않지만, 일부 경우에 도펀트로서 작용할 수 있는 불순물이 의도하지 않게 첨가될 수 있다). 구조체는, 제2 서브층(230b)이 노출되고 n-금속(270)이 제2 서브층(230b)과 접촉할 수 있는 메사 구조를 형성하도록 에칭된다. 따라서, 서브층(230b)은 n-접촉층으로서 지칭될 수 있다. p-금속(280)은 p-접촉층(260)과 접촉하도록 만들어진다. 구조체(200)는, 외부 바이어스가 n-금속(270) 접점과 p-금속(280) 접점 사이에 인가될 때, 예를 들어, UVC 파장 대역에서, 또는 300㎚ 미만의 파장에서 광을 방출할 수 있다. 이러한 경우에, 광은 활성층(240)으로부터 방출되어, 구조체(200)로부터 방출되기 전에 도핑된 층(230)의 세트, 버퍼층(220) 및 기판(210)을 통과한다. 위에서 설명된 바와 같이, 일부 실시형태에서, 서브층(230b)은 (예를 들어, 높은 도핑 밀도로 인해) 서브층(230a, 230c)보다 높은 전기 전도도를 갖는다. 일부 실시형태에서, 서브층(230b)의 시트 저항은 10,000 Ω/□(ohm/square) 미만, 또는 1000 Ω/□ 미만, 또는 10 Ω/□ 내지 1000 Ω/□, 또는 10 Ω/□ 내지 10,000 Ω/□일 수 있다. 일부 실시형태에서, 서브층(230b)의 시트 저항은 서브층(230a 및/또는 230c)의 시트 저항보다 약 10배, 약 100배, 약 1000배 또는 약 10,000배 더 높을 수 있다. 매립된 n-접촉층의 전도도는 사용된 재료에 의존하여 달라질 수 있다(예를 들어, 위에 나열된 값보다 높거나 낮을 수 있다). 예를 들어, 적당한 전도도(예를 들어, 약 1000Ω/□보다 큰 또는 약 10,000 Ω/□보다 큰 시트 저항)를 가진 매립된 n-접촉층을, 매우 저항성이 있는(예를 들어, 약 10,000 Ω/□보다 큰 또는 약 100,000Ω/□보다 큰 시트 저항) n-접촉층 재료를 가진 종래의 구조에 추가하는 것은 유익할 수 있다. 추가적으로, 일부 경우에, 서브층(230b)은 서브층(230a 및 230c)에 비해 활성층(240)에 의해 방출된 파장에서 더 높은 광 흡수를 갖는다.
일부 실시형태에서, 서브층(230a 및 230b)은 위치를 전환할 수 있어서, 서브층(230b)(n-접촉층)이 버퍼층(220)에 인접하고, 서브층(230a)이 서브층(230b 및 230c) 사이에 있다. 일부 경우에, 층(230a)은 구조체(200)에서 생략될 수 있다. 이러한 경우에, 구조체는 n-접촉층(230b), 서브층(230c) 및 활성층(240)이 뒤따르는 버퍼층(220)을 포함할 것이다. 일부 경우에, 층(230c)은 구조체(200)에서 생략될 수 있다. 이러한 경우에, 구조체는 서브층(230a), n-접촉층(230b) 및 활성층(240)이 뒤따르는 버퍼층(220)을 포함할 것이다. 일부 실시형태에서, 제1 및 제3 서브층(230a 및 230c)은 (다층 또는 초격자 서브층의 경우에) 동일한 조성, 두께 및/또는 구조를 갖는 반면에, 일부 실시형태에서 제1 및 제3 서브층(230a 및 230c)은 (다층 또는 초격자 서브층의 경우에) 상이한 조성, 두께 및/또는 구조를 갖는다.
n-금속(270)은 n-접촉층(230b)의 상부 표면(즉, 기판 반대편의 층(230b)의 표면)과 접촉할 수 있거나, 또는 서브층(230b)은 부분적으로 에칭될 수 있고, n-금속은 서브층(230b)의 내부에 접촉할 수 있다. 서브층(230b)이 초격자를 포함하는 실시형태에서, n-금속(270)은 서브층(230b)의 초격자의 웰 또는 배리어와 접촉할 수 있다. 일부 실시형태에서, n-금속(270)은 서브층(230b)의 초격자 내의 고도로 도핑된 웰층과 접촉하는 것에 의해 가능한 가장 작은 쇼트키(Schottky) n-배리어를 산출하기 위해 서브층(230b)의 초격자 내의 층과 접촉한다. 일부 실시형태에서, 서브층(230b)은 초격자를 포함하고, 초격자의 웰은 매우 얇고(예를 들어, 대략 1 모노층(ML) 두께, 또는 1 ML 미만의 두께), 서브층(230b)을 노출시키도록 사용되는 에칭 프로세스는 서브층(230b)을 약간 다른 깊이로 에칭하여, 서브층(230b)의 약간 거친, 고르지 않은, 또는 그렇지 않으면 불균일한 노출된 표면을 유발한다. 이러한 경우에, n-금속이 서브층(230b)의 초격자 내의 상이한 측면(즉, 기판 표면과 평행한) 위치에서 웰 및 배리어 모두에 접촉하는 것이 가능할 수 있다.
본 개시내용 전반에 걸쳐, 단편적인 모노층, 즉, 1 ML 미만의 두께를 갖는 층, 또는 소수의 ML(예를 들어, 1.5 ML)과 동일한 두께를 갖는 층이 기술된다. 1 ML 미만의 두께를 가진 반도체의 단편적인 ML은 반도체의 3차원 섬을 포함할 수 있고, 그러므로 층은 불연속적일 수 있다. 예를 들어, 양쪽 측면에서 AlN 배리어에 의해 둘러싸인 1 ML 미만의 두께를 가진 GaN 웰층은 AlN에 의해 둘러싸인 3차원 GaN 섬을 포함할 수 있다. 1 ML보다 큰 두께를 가진 단편적인 ML은 1 ML 미만의 두께를 가진 제2 단편적인 ML층이 있는 ML의 정수를 포함하는 제1 층의 연결에 의해 설명될 수 있고, 1 ML 미만의 두께를 가진 제2 단편적인 ML층은 위에서 설명된 특성을 갖는다.
일부 경우에, 초격자(예를 들어, 단주기 초격자(SPSL))는 AlN 및 GaN의 교대 층을 포함하고 삼원 AlGaN층을 포함하지 않으며, AlN 및/또는 GaN층은 1 ML 미만의 AlN 및/또는 GaN을 각각 포함한다. 그러므로, 이러한 층 혼합 화합물의 일부 영역(또는 나노 영역)에서, AlxGa1-xN이 여전히 존재할 수 있다. 유사하게, 일부 경우에, 초격자는 GaN 및 AlN층만 가질 수 있고, 여기에서 AlN 및/또는 GaN층 두께는 ML의 비정수이다. 이러한 경우에, 층 혼합 화합물의 일부 영역(또는 나노 영역)에서, AlxGa1-xN은 여전히 초격자 내에 존재할 수 있다.
기판(210)은 사파이어, SiC, AlN, GaN, 실리콘 또는 다이아몬드와 같은 많은 상이한 재료일 수 있다. 일부 실시형태에서, 기판(210)은 활성층(240)으로부터 방출된 광에 대해 낮은 흡수 계수를 갖고, 그리고/또는 에피택셜 구조체(200)의 다른 층을 형성하는 재료와 유사한 격자 상수를 갖는다. 일부 실시형태에서, 기판은 관심 파장을 갖는 광을 상당히 흡수하고, 기판은 디바이스 처리 동안 얇아지거나 제거된다. 일부 경우에, 기판은 활성층(240)으로부터 방출된 광이 구조체를 빠져나가도록 윈도우를 형성하기 위해 국부적으로 얇아진다.
일부 실시형태에서, 버퍼층(220)은 50㎚ 내지 1000㎚ 두께, 또는 50㎚ 내지 5000㎚ 두께이고, 활성층(240)으로부터 방출된 광에 대해 낮은 흡수 계수, 및 에피택셜 구조체(200)의 다른 층을 형성하는 재료와 유사한 격자 상수를 갖는 반도체 재료로 구성된다. 버퍼층(220)을 위해 사용될 수 있는 재료의 일부 예는 AlN, AlGaN 및 InAlGaN이다. 버퍼층(220)은 단일층, 다중층, 또는 상이한 실시형태에서 초격자일 수 있다.
일부 실시형태에서, 도핑된 층(230)의 세트는 n-형으로 도핑된 반도체 에피택셜 층을 포함한다. 도핑된 층(230)의 세트를 위한 재료의 일부 예는 GaN, AlN, AlGaN 및 InAlGaN이다. 도핑된 층(230)의 세트에 있는 서브층(230a, 230b 및 230c)의 각각은 층 및 전체 구조에 의존하여, 약 10㎚ 미만 내지 3000㎚, 또는 약 10㎚ 미만 내지 1000㎚, 또는 100㎚ 내지 1000㎚, 또는 10㎚ 내지 300㎚, 또는 10㎚ 내지 100㎚, 또는 약 50㎚, 또는 50㎚ 미만의 두께를 가질 수 있다. 일부 실시형태에서, 서브층(230a)은 활성층(240)의 재료 품질을 개선하기 위해 100㎚보다 두껍다. 예를 들어, 두꺼운(100㎚ 초과, 100㎚ 내지 500㎚, 또는 100㎚ 내지 1000㎚) 서브층(230a)은 스레딩 전위(threading dislocation)가 활성층(240)에 도달하고 디바이스 성능을 저하시킬 수 있기 전에 스레딩 전위를 필터링할 수 있다. 일부 실시형태에서, 서브층(230c)은 스트레인 정합(strain matching)을 개선하고 전자를 활성층(240)에 더 잘 제한하는 데 적합한 두께 및 자연 격자 상수(즉, 완화된 또는 거르지 않은(unstrained) 격자 상수)를 갖는다. 일부 실시형태에서, 서브층(230a, 230c)의 밴드갭 또는 유효 밴드갭은 서브층(230b)의 밴드갭 또는 유효 밴드갭보다 더 넓어서, 서브층(230b)이 활성층(240)으로부터 방출된 광을 더 많이 흡수하게 한다. 일부 실시형태에서, 서브층(230a, 230c)의 도핑 밀도는 서브층(230b)의 도핑 밀도보다 낮아서, 서브층(230b)이 높은 전기 전도도를 갖도록 한다. 서브층(230b)의 높은 전기 전도도는 또한 외인성 도펀트로부터의 도핑 밀도와 무관한 이유에 기인할 수 있다. 예를 들어, 서브층(230b)의 전기 전도도는 서브층의 분극 도핑, 자유 캐리어 이동성, 또는 다른 재료 특성으로 인해, 또는 서브층의 구조 및/또는 치수로 인해 (230a) 및 (230c)의 전기 전도도보다 높을 수 있다. 도핑된 층(230)의 세트의 상이한 구성이 아래에서 더 논의된다.
일부 실시형태에서, 활성층(240)은 광을 방출하도록 구성된 반도체 재료를 포함한다. 일부 실시형태에서, 활성층(240)은 (예를 들어, 양자 웰 구조, 초격자 또는 단주기 초격자(SPSL)에서) 넓은 밴드갭 배리어에 의해 둘러싸인 하나 이상의 좁은 밴드갭 웰을 포함할 수 있고, 웰 및 배리어의 밴드갭 및 두께는 (예를 들어, UVC 밴드에서) 300㎚ 미만의 파장을 갖는 광을 방출하도록 선택된다. 활성층(240)의 웰 및/또는 배리어를 위한 재료의 일부 예는 GaN, AlN, AlGaN 및 InAlGaN이다. 활성층은 예를 들어 약 10㎚ 미만 내지 1000㎚, 또는 10㎚ 내지 100㎚, 또는 약 50㎚의 두께를 가질 수 있다. 일부 실시형태에서, 활성층(240)을 위해 초격자(또는 SPSL)를 사용하는 것은 구조로부터의 광 방출 및/또는 광 추출 효율에 유익할 수 있다.
일부 실시형태에서, EBL(250)은 전자가 활성층(240)을 떠나 p-접촉층(260)으로 들어가는 것을 차단하도록 구성된 넓은 밴드갭 반도체 재료를 포함한다. 일부 경우에, EBL층(250)은 p-형으로 외부로 도핑될 수 있다. 일부 경우에, EBL(250)은 도핑되지 않거나, 또는 분극 도핑과 같은 메커니즘을 통해 도핑될 수 있다. EBL(250)은 활성층(240) 내부에서 전자를 제한하도록 구성된 전도성 밴드 오프셋을 갖는 단일층을 포함하거나, 또는 다중층을 포함할 수 있다. 일부 실시형태에서, EBL은 웰 및/또는 배리어의 두께가 EBL(250) 전체에 걸쳐 변하는 웰 및 배리어를 갖는 처프 SPSL(chirped SPSL)이다. 예를 들어, 웰의 두께는 활성층(240)에 인접한 더 낮은 두께(예를 들어, 1 ML 미만, 약 0.5 ML, 또는 약 0.25 ML)로부터 p-접촉층(260)에 인접한 더 높은 두께(예를 들어, 5 ML 초과, 또는 약 10 ML)로 선형으로 변할 수 있다. 배리어의 두께는 EBL층(250) 전체에 걸쳐 일정할 수 있거나 또한 변할 수 있다. EBL(250)은 웰층 두께 변경, 배리어층 두께 변경, 또는 층을 통한 웰층 및 배리어층 두께 변경을 포함하는 p-형 처프 초격자일 수 있다. EBL층의 두께는, 예를 들어, 5㎚ 내지 50㎚ 또는 약 20㎚일 수 있다.
장파장 LED를 위한 처프 EBL을 포함하는 EBL은 그 전체가 참조에 의해 본 명세서에 원용되는 국제 특허 출원 공개 WO2019/193487에 더 완전하게 설명되어 있다.
일부 실시형태에서, p-접촉층(260)은 p-금속과 활성층(240) 사이의 낮은 접촉 저항을 가능하게 하는 높은 전도도를 갖는 재료이다. p-접촉층은 (예를 들어, 높은 전기 전도도를 제공하기 위해) 좁은 밴드갭 재료, 또는 (예를 들어, 활성층(240)으로부터 방출된 광의 2차 흡수를 감소시키기 위해) 넓은 밴드갭 재료일 수 있다. 일부 실시형태에서, p-접촉층 재료는 구조로부터 방출된 광의 파장에 대해 낮은 저항 접촉 및 낮은 흡수 계수를 제공하는 밴드갭을 갖는다. p-접촉층(260)을 위한 재료의 일부 예는 GaN, AlN, AlGaN 및 InAlGaN이다. p-접촉층(260)은 Mg와 같은 p-형 도펀트로 도핑된다. p-접촉층의 두께는, 예를 들어, 10㎚ 내지 100㎚ 또는 약 40㎚일 수 있다. 일부 경우에, p-접촉층(260)은 초격자, 예를 들어, GaN 웰 및 AlN 배리어를 갖거나 또는 AlGaN 웰 및 배리어를 갖는 SPSL일 수 있다. 일부 경우에, p-접촉층(260)은 층 전체에 걸쳐 예를 들어 AlxGa1-xN의 제1 조성으로부터 제2 조성까지의 등급화된 조성을 가질 수 있다.
n-금속(270) 및 p-금속(280)은 각각 n-접촉층(230b) 및 p-접촉층(260)에 대한 옴 접촉을 형성하는 금속의 임의의 조합을 포함할 수 있다. n-금속 및/또는 p-금속에서 사용될 수 있는 재료의 일부 예는 Ti, Al, Ta 및 Ni이다. 예를 들어, n-금속 및 p-금속은 n-접촉층(230b) 또는 p-접촉층(260)에 인접한 Ti의 층을 포함할 수 있고, 이어서 Al의 층을 포함할 수 있다. 일부 경우에, n-금속 및 p-금속 접점층은 각각 n-접촉 또는 p-접촉층(230b 및 260) 상에 증착된 Ti의 1㎚ 내지 10㎚(또는 약 2㎚)를 포함하고, 이어서 20㎚ 400㎚의 Al을 포함한다. n-금속(270) 및 p-금속(280)의 총 두께는 약 20㎚ 내지 약 400㎚일 수 있다.
일부 실시형태에서, (서브층(230a, 230b 및 230c)을 포함하는) 도핑된 층(230)의 세트, 활성층(240), EBL(250), 및 선택적으로 p-접촉층(260)은 전적으로 GaN 웰과 AlN 배리어의 교대 쌍으로 만들어지는 SPSL로 구성된다. 이러한 경우에, 웰 및/또는 배리어의 두께는 각각의 층(230, 240, 250 및 260)의 유효 밴드갭을 맞춤화하도록 조정될 수 있다.
일부 실시형태에서, 도핑된 층(230)(서브층(230a, 230b 및 230c)을 포함하는)의 세트, 활성층(240), EBL(250) 및 p-접촉층(260)은 전체적으로 SPSL로 구성되고, 여기서 SPSL의 복수의 단위 셀(즉, SPSL의 반복 단위, 예를 들어, GaN/AlN)의 각각의 평균 합금 함량은 성장 방향을 따라서 일정하거나 일정하지 않다. 일부 실시형태에서, (서브층(230a, 230b 및 230c)을 포함하는) 도핑된 층(230)의 세트 및 활성층(240)은 전체적으로 SPSL로 구성되고, 여기서 SPSL의 복수의 단위 셀(즉, SPSL의 반복 단위, 예를 들어, GaN/AlN)의 각각의 평균 합금 함량은 성장 방향을 따라서 일정하거나 일정하지 않다. 두께(tGaN)의 GaN층과 두께(tAlN)의 AlN층과 같은 두 가지 조성을 포함하는 단순 단위 셀의 평균 합금 함량은 xave=tAlN/(tAlN+ tGaN)으로 표시되고, 여기서 xave는 단위 셀에서 상기 쌍의 유효 Al 분율을 나타낸다. 대안적인 실시형태에서, SPSL의 단위 셀은 3개 이상의 AlxGa1-xN 조성을 포함할 수 있고, 이러한 실시형태에서, 유효 합금 함량은 유사하게 결정될 수 있다. 2원, 3원 및 4원 재료를 포함하는 다른 층 조성의 평균 합금 함량은 하나 이상의 원소 성분에 따라서 한정될 수 있다. 예를 들어, 층(230, 240, 250 및 260)은 AlN/AlxGa1-xN/GaN 또는 AlN/AlxGa1-xN/AlyInzGa1-y-zN의 삼중 층을 포함하는 3-층 단위 셀을 갖는 SPSL을 포함할 수 있고, 이들 단위 셀에서의 평균 합금 함량(예를 들어, Al 분율)이 또한 결정될 수 있다. 일정한 평균 합금 함량을 유지하는 것은 (예를 들어, 층(230, 240, 250 및/또는 260)에 있는) 다른 초격자들의 단위 셀의 유효 평면내 격자 상수의 격자 정합을 가능하게 한다. 일부 실시형태에서, 반도체 구조 전체에 걸쳐, 서로 인접한 단위 셀들은 실질적으로 동일한 평균 합금 함량을 갖는다. 일부 실시형태에서, 복수의 단위 셀의 각각의 평균 합금 함량은 반도체 구조체(200)의 상당한 부분에서 일정하다.
도핑된 층(230)의 세트는 상이한 구성을 가질 수 있다. 일부 실시형태에서, 서브층(230a, 230b, 230c)은 모두 단일층(예를 들어, 반도체 재료의 단일층)이고, 제2 서브층(230b)의 밴드갭은 제1 서브층(230a) 및/또는 제3 서브층(230c)의 밴드갭보다 낮다. 다른 경우에, 서브층(230a, 230b, 230c)은 모두 초격자(예를 들어, 제1 반도체 재료의 웰 및 제2 반도체 재료의 배리어를 포함하는 초격자)이고, 제2 서브층 초격자의 유효 밴드갭은 제1 서브층(230a) 초격자 및/또는 제3 서브층(230c) 초격자의 유효 밴드갭보다 낮다. 또 다른 경우에, 서브층(230a, 230b, 230c) 중 하나 또는 2개는 단일층이고, 서브층(230a, 230b 및 230c)의 하나 또는 2개는 초격자를 포함하고, 제2 서브층의 밴드갭 또는 유효 밴드갭은 제1 서브층(230a) 및/또는 제3 서브층(230c)의 밴드갭 또는 유효 밴드갭보다 낮다. 서브층(230a, 230b, 230c)의 각각은 서브층 전체에 걸쳐 일정하거나 또는 서브층 전체에 걸쳐 변할 수 있는 밴드갭, 즉, 초격자의 경우에 유효 밴드갭을 가질 수 있다. 서브층(230a, 230b, 230c)의 각각은 서브층 전체에 걸쳐 일정하거나 또는 서브층 전체에 걸쳐 변할 수 있는 조성, 또는 초격자의 경우에 각각의 단위 셀(예를 들어, 웰/배리어 쌍)의 평균 조성을 가질 수 있다. 예를 들어, 서브층(230a, 230b 및/또는 230c)의 각각의 초격자 내의 웰 및/또는 배리어의 두께는 일정할 수 있거나, 또는 서브층의 두께를 통해 변할 수 있다.
서브층(230a, 230b, 230c)의 두께(즉, 기판(210) 표면에 직각인 성장 방향으로)는 모두 동일하거나 서로 다를 수 있다. 서브층(230a)은 10㎚ 내지 3000㎚, 또는 10㎚ 내지 1000㎚, 또는 100㎚ 내지 500㎚, 또는 약 400㎚의 두께를 가질 수 있다. 서브층(230b)(즉, n-접촉층(230b))은 재료 체계에 의존하여 10㎚ 미만 내지 100㎚, 또는 약 50㎚의 두께를 가질 수 있다. 서브층(230c)은 활성층(240)에 인접하고, 10㎚ 미만 내지 100㎚, 또는 약 50㎚의 두께를 가질 수 있다. 예를 들어, 서브층(230a)은 서브층(230b 및 230c)보다 더 두꺼울 수 있고, 서브층(230a)은 약 400㎚ 두께일 수 있다. 서브층(230c)은 구조에서 스트레인 정합을 개선하고, 전자를 활성 영역으로 국한시키는 것을 도울 수 있고(예를 들어, 밴드갭 또는 유효 밴드갭이 전형적으로 서브층(230b)보다 크기 때문에), 따라서 50㎚ 미만의 두께를 가질 수 있다. 서브층(230b)의 두께는 이것이 층의 저항 및 광 흡수를 제어하기 때문에 중요하다. 일부 실시형태에서, 서브층(230b)은 서브층(230a 및/또는 230c)보다 얇을 수 있고, 약 10㎚ 내지 약 100㎚, 또는 약 20㎚ 내지 약 100㎚의 두께를 가질 수 있다. 서브층(230b)의 두께는 전술한 바와 같이 구조로부터 방출된 출력 전력과 턴-온 및/또는 구동 전압을 교환하도록 맞춤화될 수 있다.
도 3은 일부 실시형태에 따른, 서브층(230a, 230b 및 230c)을 포함하는 도핑된 층(230)의 세트의 예의 단순화된 개략도를 도시한다. 이 예에서, 서브층(230a, 230b, 230c)은 모두 초격자이다. 서브층(230a) 초격자는 웰(310)과 배리어(315)의 반복 쌍을 포함하고, 서브층(230b) 초격자는 웰(320)과 배리어(325)의 반복 쌍을 포함하고, 서브층(230c) 초격자는 웰(330)과 배리어(335)의 반복 쌍을 포함한다. 서브층(230a, 230b 및/또는 230c)에서 웰 및 배리어의 반복 쌍(즉, 반복 단위)의 수는 적거나(예를 들어, 얇은 층에 대해 약 10개의 반복 단위) 많을(예를 들어, 더 두꺼운 층에 대해 약 1,000개 이상의 반복 단위) 수 있다. 예를 들어, 서브층(230a, 230b 및/또는 230c)은 약 10 내지 약 1000개, 또는 약 10 내지 약 200개, 또는 약 10 내지 약 100개의 반복 단위를 포함할 수 있다. 일부 실시형태에서, 서브층(230b) 초격자의 웰(320) 및 배리어(325)는 서브층(230a 및 230c)의 초격자의 웰(310 및 330) 및 배리어(315 및 335)와 상이한 조성 및/또는 두께이다.
도 3은 서브층 초격자 각각에서, 웰(310, 320 및 330)과 배리어(315, 325 및 335)의 많은 반복 쌍이 있을 수 있다는 것을 도시한다. 추가적으로, 각각의 서브층 초격자는 웰 또는 배리어로 시작하고 끝날 수 있다. 그러나, 일부 실시형태에서, 인접한 초격자들 사이에는 서로 인접한 웰 또는 배리어가 없을 수 있다. 다시 말해서, 일부 실시형태에서, 인접한 초격자의 웰(310 및 320)은 그들 사이에 배리어(315 또는 325)를 가질 것이고, 인접한 초격자의 웰(320 및 330)은 그들 사이에 배리어(325 또는 335)를 가질 것이다. 유사하게, 일부 실시형태에서, 인접한 초격자의 배리어(315 및 325)는 그들 사이에 웰(310 또는 320)을 가질 것이고, 인접한 초격자의 배리어(325 및 335)는 그들 사이에 웰(320 또는 330)을 가질 것이다.
웰(310, 320 및 330) 및 배리어(315, 325 및 335)의 두께는 이들 층(및 구조체(200)의 다른 층)에서 사용되는 재료에 의존하여 변할 수 있다. 일부 실시형태에서, 웰(310, 320 및 330)은 0.1 ML 내지 10 ML, 또는 0.1 ML 내지 4 ML일 수 있고, 배리어는 2 ML 내지 20 ML일 수 있다.
일부 실시형태에서, 도핑된 층(230)의 세트는 웰(310, 320 및 330) 및/또는 배리어(315, 325 및 335)를 형성하기 위해 AlxGa1-xN(여기서, x는 0 내지 1일 수 있음)의 상이한 조성을 포함한다. 예를 들어, 웰(320)은 웰(310 및 330)보다 낮은 Al 함량을 갖는 AlxGa1-xN일 수 있다. 이러한 경우에, 서브층(230b)은 웰(320)의 낮은 Al 분율로 인해 서브층(230a, 230c)보다 낮은 유효 밴드갭을 가질 것이다. 서브층(230b)에서의 웰(320)의 낮은 Al 함량은 그 층이 (예를 들어, Si와 같은 외인성 도펀트로) 더 높게 도핑되는 것을 가능하게 하고, 제1 서브층(230a) 및 제3 서브층(230c)보다 높은 전기 전도도를 가질 것이다. 그러나, 낮은 Al 함량에 의해 유발되는 서브층(230b)의 감소된 유효 밴드갭은 또한 서브층(230a) 및 서브층(230c)에 비해 서브층(230b)의 광 흡수를 증가시킬 수 있다. 이러한 예에서, 서브층(230b)의 웰(320)의 조성과 서브층(230b)의 총 두께를 조정하는 것에 의해, 서브층(230b)에서의 증가된 흡수로 인한 성능 저하는 개선된 캐리어 주입에 의해 상쇄될 수 있고, 구조로부터 방출된 광의 전체 출력 전력은, 서브층(230b)의 웰(320)이 제1 서브층(230a) 및 제3 서브층(230c)의 웰(310 및 330)과 동일한 Al 함량을 갖는 구조와 비교하여 대략 동일하거나 심지어 개선될 수 있다.
일부 실시형태에서, 도핑된 층(230)의 세트는 (즉, 기판(210) 표면에 직각인 성장 방향으로) 웰(310, 320 및 330) 및/또는 배리어(315, 325 및 335)의 상이한 두께를 포함한다. 예를 들어, 웰(320)은 웰(310, 330)보다 두꺼울 수 있다. 다른 예에서, 웰(320)은 웰(310, 330)보다 두꺼울 수 있고, 배리어(325)는 배리어(315, 335)보다 얇을 수 있다. 다른 예에서, 웰(320)은 웰(310, 330)과 동일한 두께일 수 있고, 배리어(325)는 배리어(315, 335)보다 얇을 수 있다. 이들 모두의 경우에, 서브층(230b)은 더 두꺼운 웰(320) 및/또는 더 얇은 배리어(325)로 인해 층(230a 및 230c)보다 낮은 유효 밴드갭을 가져서, 위에서 논의된 바와 같이 서브층(230b)의 웰 내에서 캐리어의 제한을 감소시킬 것이다. 서브층(230b)의 더 낮은 유효 밴드갭은 이것이 (예를 들어, Si와 같은 외인성 도펀트로) 더 고도로 도핑되는 것을 가능하게 하고, 제1 서브층(230a) 및 제3 서브층(230c)보다 높은 전기 전도도를 가질 것이다. 그러나, 서브층(230b)의 감소된 유효 밴드갭은 또한 서브층(230a) 및 서브층(230c)에 비해 서브층(230b)의 (활성층(240)에 의해 방출된 파장에서) 광 흡수를 증가시킬 수 있다. 이 예에서, 서브층(230b)의 웰(320) 및/또는 배리어(325)의 두께와 서브층(230b)의 총 두께를 조정하는 것에 의해, 서브층(230b)에서의 증가된 흡수로 인한 성능 저하는 개선된 캐리어 주입에 의해 상쇄될 수 있고, 구조로부터 방출된 광의 전체 출력 전력은, 서브층(230b)의 웰(320) 및/또는 배리어(325)가 제1 서브층(230a) 및 제3 서브층(230c)의 웰(310 및 330) 및/또는 배리어(315 및 335)와 동일한 두께를 갖는 구조에 비해 대략 동일하거나 또는 심지어 개선될 수 있다.
일부 실시형태에서, 서브층(230b)의 웰(320) 및/또는 배리어(325)의 조성 및 두께 모두는 서브층(230a, 230c)의 웰(310 및 330) 및 배리어(315 및 335)의 조성 및 두께 모두와 상이하다. 이러한 경우에, 서브층(230b)의 유효 밴드갭은 서브층(230a 및 230c)에서의 웰(310 및 330) 및/또는 배리어(315 및 335)에 비해 두꺼운 웰(320) 및/또는 얇은 배리어(325)와 함께 웰(320) 및/또는 배리어(325)의 낮은 밴드갭의 조성의 조합으로 인해 서브층(230a 및 230c)의 유효 밴드갭보다 낮게 만들어질 수 있다. 일부 경우에, 서브층(230b)의 웰(320)을 만드는 재료의 조성은 웰(320)을 만드는 재료의 벌크 밴드갭이 증가하는 방식으로 변경될 수 있는 동시에, 웰(320) 두께는 서브층(230b)의 전체 초격자의 유효 밴드갭이 감소할 수 있는 방식으로 증가될 수 있다. 다른 경우에, 서브층(230b)의 웰(320)을 만드는 재료의 조성은 웰(320)을 만드는 재료의 벌크 밴드갭이 감소하는 방식으로 변경될 수 있는 동시에, 웰(320) 두께는 서브층(230b)의 초격자의 유효 밴드갭이 감소할 수 있는 방식으로 감소될 수 있다. 위의 경우와 유사하게, 서브층(230b)의 웰(320) 및/또는 배리어(325)의 조성 및 두께와 서브층(230b)의 총 두께를 조정하는 것에 의해, 서브층(230b)에서의 증가된 흡수로 인한 성능 저하는 개선된 캐리어 주입에 의해 상쇄될 수 있고, 구조로부터 방출된 광의 전체 출력 전력은, 서브층(230b)의 웰(320) 및/또는 배리어(325)가 제1 서브층(230a) 및 제3 서브층(230c)의 웰(310 및 330) 및/또는 배리어(315 및 335)와 동일한 조성 및 두께를 갖는 구조와 비교하여 대략 동일하거나 심지어 개선될 수 있다.
일부 실시형태에서, 본 명세서에서 기술된 LED 구조체(예를 들어, 도 2의 구조체(200)와 유사한 구조를 가짐)는 300㎚ 미만, 또는 200㎚ 내지 300㎚의 파장을 갖는 비간섭성 광을 방출한다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 0.1% 내지 90%의 전체 벽 플러그 효율(즉, 광 출력 전력 대 소비된 전기 입력 전력의 비율)을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 0.1㎽ 내지 1W의 총 출력 전력을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 3V 내지 10V, 또는 3V 내지 20V의 턴-온 및/또는 동작 전압을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 매립된 n-접촉층을 포함하지 않는 유사한 LED 구조체의 동작 전압의 60% 미만, 또는 50% 미만, 또는 40% 미만, 또는 35% 미만, 또는 30% 미만의 동작 전압을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 매립된 n-접촉층을 포함하지 않는 유사한 LED 구조체의 턴-온 전압의 60% 미만, 또는 50% 미만, 또는 40% 미만, 또는 35% 미만, 또는 30% 미만의 턴-온 전압을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 매립된 n-접촉층을 포함하지 않는 유사한 LED 구조체의 출력 전력과 비교하여, 100% 초과, 또는 80% 초과, 또는 60% 초과, 또는 40% 초과, 또는 20% 초과, 또는 10% 초과만큼 개선된 출력 전력을 갖는다. 일부 실시형태에서, 본 명세서에서 기술된 LED 구조체는 매립된 n-접촉층을 포함하지 않는 유사한 LED 구조체의 벽 플러그 효율(WPE)과 비교하여, 1000% 초과, 또는 750% 초과, 또는 500% 초과, 또는 400% 초과, 또는 300% 초과, 또는 200% 초과, 100% 초과, 또는 50% 초과만큼 개선된 WPE를 갖는다. 일부 실시형태에서, 본 명세서에 기술된 LED 구조체의 출력 전력은 매립된 n-접촉층을 포함하지 않는 유사한 LED 구조체의 출력 전력과 거의 동일하거나 심지어 더 작은 출력 전력을 가지며, 그러나, 구조체의 WPE는 향상된 동작 전압으로 인해 향상된다.
실시예
도 4a 및 도4b는 각각 MBE를 사용하여 제조된 에피택셜 층, 건식 에칭을 사용하여 에칭된 메사, 및 증발에 의해 증착된 금속 접점을 갖는 2개의 UVC LED 구조체(401 및 402)의 단순화된 개략도를 도시한다. 도 4a 및 도 4b는 모두 기판(410), 버퍼층(420), 활성층(440), EBL층(450), p-접촉층(460), n-금속(470), 및 p-금속(480)을 포함한다. 도 4a는 단일 n-접촉층(435)을 포함하는 베이스라인 구조체(즉, 제어 구조체)를 도시하고, 도 4b는 도핑된 층(430)의 세트를 포함하는 개선된 구조체를 도시한다. 층(430)은 제1 서브층(430a), 제2 서브층(430b)(매립된 n-접촉층(430b)으로서 기능함), 및 제3 서브층(430c)을 포함한다. 구조체(401 및 402)는 모두 구조체의 p-측을 통하기 보다는 기판을 통해 대략 233㎚ UV 광을 방출하고, 이는 방출된 광의 약간이 금속 접점(470 및 480)에 의해 흡수되거나 차단되기 때문에 유리하다.
두 구조체(401 및 402) 모두에서, 기판(410)은 사파이어였고, 버퍼층(420)은 400㎚ 두께의 AlN 버퍼층이었다. 두 구조체(401 및 402) 모두는 또한 도핑되지 않은(즉, 층 성장 동안 의도적으로 추가된 어떠한 도펀트도 없는) 단주기 초격자(SPSL)의 50㎚ 두께 층인 동일한 활성층(440)을 포함하였다. 활성층(440)의 SPSL은 GaN 웰(444) 및 AlN 배리어(442)의 반복 쌍을 포함하였으며, 여기서 GaN 웰(444) 및 AlN 배리어(442)는 두 구조체(401 및 402)에서의 활성층(440)이 대략 233㎚의 파장을 가진 UV 광을 방출하도록 하는 두께를 가졌다. 두 구조체(401 및 402) 모두의 EBL층(450)은 GaN 웰과 AlN 배리어를 포함하는 20㎚ 두께의 처프 SPSL EBL이었고, 여기서 GaN 웰의 두께는 층(450) 전체에 걸쳐 선형으로 변경되었다. 두 구조체(401 및 402) 모두에 대한 p-접촉층(460)은 충분한 정공을 제공하기 위해 Mg로 p-도핑된 40㎚ 두께의 GaN층이었다. 두 구조체(401 및 402) 모두에서의 n- 및 p-금속 접점층(470, 480)은 Ti/Al 층이었고, 이는 LED 메사 구조가 구조체의 상부 층(즉, 460, 450, 440, 및 435 또는 430c의 어느 한 부분)을 통한 에칭에 의해 생성된 후에 증착되었다.
구조체(401)에서의 n-접촉층(435)은 GaN 웰(434) 및 AlN 배리어(432)가 교대로 있는 400㎚ 두께의 SPSL이었다. 이 예에서, GaN 웰(434) 및 AlN 배리어(432)는 각각 활성층(440)에서의 GaN 웰(444) 및 AlN 배리어(442)와 동일한 두께이다. n-접촉층(435)은 층을 전도성으로 만들기 위해 Si로 도핑되었다. n-접촉층(435)의 시트 저항은 약 5×104 Ω/□ 내지 약 2×105 Ω/□였다. n-접촉층(435)을 통한 상대적으로 높은 시트 저항은 다음에 논의되는 바와 같이 100㎃의 전류 주입을 달성하는 데 필요한 상대적으로 높은 턴-온 전압 및 구동 전압으로 이어졌다. n-접촉층(435)은 활성층과 동일한 SPSL 웰 및 배리어 조성 및 두께를 갖는다는 점에 유의한다. 그러나, n-접촉층(435)은 방출 에너지가 이러한 SPSL에 대한 흡수 가장자리의 에너지보다 높기 때문에 활성층으로부터 상당한 양의 광을 흡수하지 못한다.
구조체(402)에서의 도핑된 층(430)의 세트는 3개의 SPSL 서브층: 즉, GaN 웰과 AlN 배리어를 각각 포함하는, 400㎚ 두께의 SPSL 서브층(430a), 50㎚ 두께의 서브층(430b)(즉, n-접촉층(430b)), 및 30㎚ 두께의 SPSL 서브층(430c)을 포함한다. 도핑된 층(430)의 세트는 또한 모두 Si로 n-형 도핑된다. 개선된 구조체(402)에서, n-접촉층(430b)은 서브층(430a 및 430c)에서의 웰 및 배리어 두께와 비교하여 GaN 웰 및 AlN 배리어의 두께를 변경하는 것에 의해 더욱 높은 전도도로 만들어졌다. 층(430a 및 430c)에서, GaN 웰(434) 두께 및 AlN 배리어(432) 두께는 도 4a에서의 n-접촉층(435)에 있는 것들의 두께와 동일하였다. 그러나, 층(430b)에서, GaN 웰(438) 두께는 도 4b에서의 층(430a 및 430c)(및 도 4a에서의 (435))의 GaN 웰(434) 두께보다 약 4배 더 두꺼웠고, AlN 배리어(436) 두께는 도 4b에서의 층(430a, 430c)(및 도 4a에서의 (435))의 AlN 배리어(432) 두께의 약 절반이었다. 서브층(430a, 430c)에 비해 서브층(430b)에서 더 넓은 GaN 웰(438) 두께 및 더 좁은 AlN 배리어(436) 두께는 서브층(430b)이 서브층(430a, 430c)보다 더욱 높은 전도도가 되는 것을 허용하였다. 서브층(430b)의 시트 저항은 약 100 Ω/□ 내지 약 300 Ω/□이었거나, 또는 서브층(430a 및 430c)보다 전도도가 약 2 내지 3배 더 높았다.
구조체(401)에서의 n-접촉층(435)의 설계와 비교하여 구조체(402)에서의 n-접촉층(430b)의 개선된 설계는 다음에 기술되는 바와 같이 100㎃의 전류 주입을 달성하는 데 필요한 턴-온 전압 및 구동 전압을 상당히 감소시켰다. 그러나, 구조체(401)에서의 n-접촉층(435)에 비해 구조체(402)에서의 n-접촉층(430b)의 넓은 웰(438) 및 좁은 배리어(436)로 인해, n-접촉층(430b)은 다음의 데이터에서 표시된 바와 같이 활성층(440)으로부터 방출된 광의 상당한 양을 흡수하였다. 놀랍게도, 구조체(402)로부터의 출력 전력이 또한 다음의 데이터에서 표시된 바와 같이 구조체(401)에 비해 개선되었다. 이론에 제한됨이 없이, 다음에 더 논의되는 바와 같이, 층에서의 흡수가 출력 전력을 감소시키는 것보다 더 많이, n-접촉층(430b)의 감소된 저항이 구조체(402)의 출력 전력을 개선하도록, n-접촉층(430b)의 두께, 및 층 내의 GaN 웰(438) 및 AlN 배리어(436)의 두께가 조정되었기 때문에, 출력 전력은 개선되었을 수 있다. 다시 말해서, 서브층(430b)이 활성층으로부터 광을 흡수했음에도 불구하고, n-접촉층(430b)의 개선된 구조체는 구조체(401)와 비교하여, 동작 동안 턴-온 전압, 구동 전압, 및 구조체(402)로부터의 전력 출력을 개선하였다.
도 5a는 각각이 도 4b에서의 n-접촉층(430b)(즉, GaN 웰(438) 및 AlN 배리어(436)을 갖는)과 동일한 구조를 갖는, 상이한 총 두께를 갖는 SPSL로부터의 흡수 스펙트럼(510)의 측정을 도시한다. 405㎚ 두께의 SPSL은 두꺼운 AlN 버퍼층을 갖는 사파이어 기판에서 성장되었다. 두꺼운 SPSL은 순차적으로 측정되었고, 에칭을 통해 얇게 되고, 다시 측정되어 7개의 흡수 스펙트럼(510)을 생성하였다. 도 5a의 플롯의 y-축은 흡수율이고, x-축은 파장(㎚)이다. 흡수 스펙트럼(510)을 생성한 SPSL 샘플의 두께는 71㎚, 97㎚, 151㎚, 253㎚, 301㎚, 352㎚ 및 405㎚였다. 233㎚에서 더 두꺼운 SPSL 층의 흡수는 화살표(520)로 나타낸 바와 같이 더 높았다. 도 5a는 또한 AlN층(흡수 스펙트럼(510)을 생성하기 위해 측정된 SPSL에서 사용된 것과 유사한 두께를 가짐)이 233㎚에서 광의 약 10%를 흡수한다는 것을 나타내는 3개의 상이한 두께의 AlN층의 흡수 스펙트럼(530)을 도시한다. 도 5a는 또한 사파이어 기판에 대한 흡수 데이터(540)를 나타내며, 이는 기판이 233㎚에서 광의 최소량을 흡수한다는 것을 도시한다.
도 5b는 233㎚의 파장에서 도 5a에서 측정된 SPSL의 흡수 데이터(550), 및 두께의 함수로서 흡수 데이터의 다항식 핏(polynomial fit)(555)을 도시한다. 도 5b에서의 플롯의 y-축은 SPSL의 흡수율이고, x-축은 SPSL의 두께(㎚)이다. SPSL의 흡수인 흡수 데이터(550)에 도달하기 위해, 두꺼운 AlN층 및 기판으로부터의 흡수(즉, 233㎚에서 약 10%)가 도 5a에 도시된 233㎚에서의 실험적 흡수 데이터로부터 제거되었다. 도 5b는 이러한 SPSL의 추정된 흡수가 300㎚의 SPSL 두께에서 약 70% 흡수로부터 50㎚의 SPSL 두께를 갖는 약 30% 흡수로 감소될 수 있음을 보여준다.
도 6a 내지 도 6e는 구동 전압을 감소시키고 출력 전력을 개선하는 데 있어서 매립된 n-접촉층(430b)의 효과를 예시하기 위해 구조체(401 및 402)로부터의 실험 데이터를 도시한다. 테스트된 구조체의 (즉, 기판의 표면에 평행한) 측면 치수는 930 미크론×930 미크론이었다.
도 6a는 3개의 구조체(401)(매립된 n-접촉층이 없음)로부터의 3개의 스펙트럼(610) 및 3개의 구조체(402)(매립된 n-접촉층(430b)을 가짐)로부터의 3개의 스펙트럼(620)을 포함하는, 구조체(401 및 402)로부터의 방출 스펙트럼을 도시한다. y-축은 W/㎚ 단위의 스펙트럼 플럭스이고, x-축은 ㎚ 단위의 파장이다. 스펙트럼(610 및 620)은 모두 유사한 피크 방출 파장을 갖는다. 놀랍게도, 구조체(402)(매립된 n-접촉층(430b)을 가짐)로부터의 스펙트럼(620)은 구조체(401)(매립된 n-접촉층이 없음)의 스펙트럼(610)에 비해 더 높은 출력 강도를 나타낸다.
도 6b는 3개의 구조체(401)(매립된 n-접촉층이 없음)로부터의 출력 전력(630) 및 3개의 구조체(402)(매립된 n-접촉층(430b)을 가짐)로부터의 출력 전력(635)을 도시한다. y-축은 출력 전력(mW)이고, x-축은 구조가 테스트된 웨이퍼 상의 위치의 반경(㎜)이다. 이러한 플롯은 높은 광 흡수 외에 높은 전도도를 갖는 매립 접촉층을 UVC LED 구조에 통합하는 것이 출력 전력을 약 0.8㎽에서 약 1.2㎽ 또는 약 1.3㎽로 향상시킨다는 것을 보여주며, 이는 약 60%의 개선이다.
도 6c는 3개의 구조체(401)(매립된 n-접촉층이 없음)로부터의 피크 방출 파장(640) 및 3개의 구조체(402)(매립된 n-접촉층(430b)을 가짐)로부터의 피크 방출 파장(645)을 도시한다. y-축은 최대 방출 파장(㎚)이고, x-축은 구조가 테스트된 웨이퍼 상의 위치의 반경(㎜)이다. 모든 피크 방출 파장은 233㎚ 내지 235㎚이다. 645(즉, 2㎚ 미만)와 비교하여 피크 방출(640)에서의 변화는 동일한 설계를 가진 반도체 구조체의 상이한 에피택셜 성장 사이에서 관찰된 전형적인 변화와 일치하고, 매립된 접촉층이 생성된 파장에 상당히 영향을 미치지 않는다는 것을 보여준다. 이 예에서, 피크 방출 파장(645)이 피크 방출 파장(640)보다 짧더라도, 매립된 n-접촉층(430b)을 갖는 디바이스가 더 밝은 방출을 갖는다는 것이 또한 주목되고(예를 들어, 도 6b에 도시된 바와 같이), 이는 더 높은 출력 전력이 다른 n-접촉 설계에 기인하고 파장 차이로부터의 아티팩트에 기인하지 않는다는 것을 확인한다.
도 6d는 3개의 구조체(401)(매립된 n-접촉층이 없음)로부터의 전류-전압(IV) 응답(650) 및 3개의 구조체(402)(매립된 n-접촉층(430b)을 가짐)로부터의 IV 응답(655)을 도시한다. y-축은 전류(암페어)이고, x-축은 전압(볼트)이다. 3개의 구조체(402)로부터의 IV 응답(655)의 전류는 약 7V의 전압을 초과하는 측정 하드웨어의 200㎃의 전류 적합성 한계에서 포화된다는 점에 유의한다. 도 6e는 100㎃ 주입 전류에 도달하기 위해, 3개의 구조체(401)(매립된 n-접촉층이 없음)에 필요한 구동 전압(660) 및 3개의 구조체(402)(매립된 n-접촉층(430b)을 가짐)에 필요한 구동 전압(665)을 도시한다. y-축은 (100㎃에서의) 구동 전압(볼트)이고, x-축은 구조가 테스트된 웨이퍼 상의 위치의 반경(㎜)이다. 도 6d 및 도 6e는 매립된 층의 삽입이 100㎃에서의 구동 전압(즉, 100㎃에서 디바이스를 구동하는 데 필요한 전압)을 약 20V로부터 약 6.5V로 감소시켰다는 것을 예시한다. 개선된 출력 전력 및 더 낮은 동작 전압으로 인해, WPE는 구조체(401)(도 4a)에 대해 약 0.04%로부터 매립된 n-접촉층(430b)을 갖는 구조체(402)(도 4b)에 대해 약 0.18%로 증가하였고, 이는 약 400%의 증가였다.
하나 이상의 예가 첨부 도면에 도시된 개시된 발명의 실시형태가 상세히 참조되었다. 각각의 예는 본 기술의 제한으로서가 아니라 본 기술을 설명하기 위해 제공된 것이다. 사실, 명세서가 본 발명의 특정 실시형태와 관련하여 상세하게 설명되었지만, 당업자는 전술한 내용을 이해하면 이러한 실시예에 대한 변경, 변형 및 균등물을 쉽게 생각할 수 있음을 이해할 것이다. 예를 들어, 한 실시형태의 일부로서 예시되거나 설명된 특징은 또 다른 실시형태와 함께 사용되어 또 다른 실시형태를 산출할 수 있다. 따라서, 본 요지는 첨부된 청구범위 및 그 균등물의 범위 내에서 이러한 모든 수정 및 변형을 포함하도록 의도된다. 본 발명에 대한 이들 및 기타 수정 및 변형은 첨부된 청구범위에 보다 구체적으로 기재된 본 발명의 범위를 벗어나지 않고 당업자에 의해 실시될 수 있다. 또한, 당업자는 전술한 설명이 단지 예시일 뿐이고 본 발명을 제한하려는 의도가 아님을 이해할 것이다.

Claims (26)

  1. 발광 구조체로서,
    제1 세트의 도핑된 층, 제2 층, 상기 제1 세트의 도핑된 층과 상기 제2 층 사이에 위치된 발광층, 및 상기 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하되,
    상기 제1 세트의 도핑된 층, 상기 제2 층 및 상기 발광층은 반도체 재료를 포함하고;
    상기 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함하고, 상기 제3 서브층은 상기 발광층에 인접하고;
    상기 제1, 제2 및 제3 서브층은 각각 제1, 제2 및 제3 초격자를 포함하고;
    상기 제2 초격자의 웰층은 상기 제1 및 제3 초격자의 웰층보다 더 두껍고;
    상기 제2 초격자의 배리어층은 상기 제1 및 제3 초격자의 배리어층보다 얇고;
    상기 제1 세트의 도핑된 층에 대한 전기 접점은 상기 제2 서브층에 만들어지고;
    상기 제1, 제2 및 제3 서브층은 n-형으로 도핑되고; 그리고
    상기 제2 서브층의 전기 전도도는 상기 제1 및 제3 서브층의 전기 전도도보다 높은, 발광 구조체.
  2. 제1항에 있어서,
    상기 발광층으로부터 방출된 300㎚보다 짧은 파장을 갖는 광이 상기 발광 구조체로부터 방출되기 전에 상기 제1 세트의 도핑된 층을 통과하고; 그리고
    상기 제2 서브층은 상기 제2 서브층에 도달하는 상기 발광층으로부터 방출된 광의 10% 내지 60%를 흡수하는, 발광 구조체.
  3. 제1항에 있어서, 상기 제2 초격자의 웰층은 상기 제1 및 제3 초격자의 웰층보다 낮은 밴드갭을 갖는 재료를 포함하는, 발광 구조체.
  4. 제1항에 있어서,
    상기 발광층은 제4 초격자를 포함하고; 그리고
    상기 제2 층은 제5 초격자를 포함하는, 발광 구조체.
  5. 제4항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 초격자는 각각 GaN 웰층 및 AlN 배리어층의 세트를 포함하는, 발광 구조체.
  6. 제4항에 있어서, 상기 제5 초격자는 상기 제5 초격자를 통해 변경되는 웰층 두께, 변경되는 배리어층 두께, 또는 변경되는 웰층 및 배리어층 두께를 포함하는 p-형 처프 초격자인, 발광 구조체.
  7. 발광 구조체로서,
    제1 세트의 도핑된 층, 제2 층, 상기 제1 세트의 도핑된 층과 상기 제2 층 사이에 위치된 발광층, 및 상기 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하되,
    상기 제1 세트의 도핑된 층, 상기 제2 층 및 상기 발광층은 반도체 재료를 포함하고;
    상기 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함하고, 상기 제3 서브층은 상기 발광층에 인접하고;
    상기 제1 세트의 도핑된 층에 대한 전기 접점은 상기 제2 서브층에 만들어지고;
    상기 제1, 제2 및 제3 서브층은 n-형으로 도핑되고;
    상기 제2 서브층의 전기 전도도는 상기 제1 및 제3 서브층의 전기 전도도보다 높고;
    상기 제1, 제2 및 제3 서브층은 각각 제1, 제2 및 제3 초격자를 포함하고;
    상기 발광층은 제4 초격자를 포함하고;
    상기 제2 층은 제5 초격자를 포함하고; 그리고
    상기 제1, 제2, 제3, 제4 및 제5 초격자는 각각 GaN 웰층 및 AlN 배리어층의 세트를 포함하는, 발광 구조체.
  8. 제7항에 있어서,
    300㎚보다 짧은 파장을 갖는 광이 상기 발광층으로부터 방출되고, 상기 발광 구조체로부터 방출되기 전에 상기 제1 세트의 도핑된 층을 통과하고; 그리고
    상기 제2 서브층은 상기 제2 서브층에 도달하는 상기 발광층으로부터 방출된 광의 10% 내지 60%를 흡수하는, 발광 구조체.
  9. 제7항에 있어서, 상기 제2 초격자의 웰층은 상기 제1 및 제3 초격자의 웰층보다 두꺼운, 발광 구조체.
  10. 제7항에 있어서, 상기 제5 초격자는 상기 제5 초격자를 통해 변경되는 웰층 두께, 변경되는 배리어층 두께, 또는 변경되는 웰층 및 배리어층 두께를 포함하는 p-형 처프 초격자인, 발광 구조체.
  11. 발광 구조체로서,
    제1 세트의 도핑된 층, 제2 층, 상기 제1 세트의 도핑된 층과 상기 제2 층 사이에 위치된 발광층, 및 상기 제1 세트의 도핑된 층에 대한 전기 접점을 포함하는 적층된 스택을 포함하되,
    상기 제1 세트의 도핑된 층, 상기 제2 층 및 상기 발광층은 반도체 재료를 포함하고;
    상기 제1 세트의 도핑된 층은 제1 서브층, 제2 서브층 및 제3 서브층을 포함하고, 상기 제3 서브층은 상기 발광층에 인접하고;
    상기 제1 세트의 도핑된 층에 대한 전기 접점은 상기 제2 서브층에 만들어지고;
    상기 제1, 제2 및 제3 서브층은 n-형으로 도핑되고;
    상기 제2 서브층의 전기 전도도는 상기 제1 및 제3 서브층의 전기 전도도보다 높고;
    300㎚보다 짧은 파장을 갖는 광이 상기 발광층으로부터 방출되고, 상기 발광 구조체로부터 방출되기 전에 상기 제1 세트의 도핑된 층을 통과하고; 그리고
    상기 제2 서브층은 상기 제1 또는 제3 서브층보다 상기 발광층으로부터 방출되는 광을 더 많이 흡수하는, 발광 구조체.
  12. 제11항에 있어서, 상기 제2 서브층은 상기 제2 서브층에 도달하는 상기 발광층으로부터 방출된 광의 10% 내지 60%를 흡수하는, 발광 구조체.
  13. 제11항에 있어서,
    상기 1 및 제3 서브층은 각각 제1 반도체 재료의 단일층을 포함하고;
    상기 제2 서브층은 제2 반도체 재료의 단일층을 포함하고; 그리고
    상기 제1 반도체 재료의 밴드갭은 상기 제2 반도체 재료의 밴드갭보다 넓은, 발광 구조체.
  14. 제11항에 있어서,
    상기 제1 및 제3 서브층은 각각 AlxGa1-xN의 단일층을 포함하고, x는 0 초과 1 이하이고;
    상기 제2 서브층은 AlyGa1-yN의 단일층을 포함하고, y는 0 이상이고, 1 미만이고; 그리고
    x는 y보다 큰, 발광 구조체.
  15. 제14항에 있어서, 상기 제1 및 제3 서브층은 AlN을 포함하고, 상기 제2 서브층은 GaN을 포함하는, 발광 구조체.
  16. 제11항에 있어서,
    상기 제1 서브층은 AlxGa1-xN의 단일층을 포함하고, x는 0 초과 1 이하이고;
    상기 제2 서브층은 AlyGa1-yN의 단일층을 포함하고, y는 0 이상 1 미만이고;
    상기 제3 서브층은 AlzGa1-zN의 단일층을 포함하고, z는 0 초과 1 이하이고;
    x는 y보다 크고;
    x는 z보다 크고; 그리고
    y와 z는 서로 다른, 발광 구조체.
  17. 제11항에 있어서,
    상기 제1 및 제3 서브층은 각각 제1 및 제3 초격자를 포함하고;
    상기 제1 및 제3 초격자는 각각 GaN 웰 및 AlN 배리어를 포함하고; 그리고
    상기 제2 서브층은 AlxGa1-xN의 단일층을 포함하고, x는 0 이상이고 1 이하인, 발광 구조체.
  18. 제11항에 있어서,
    상기 제1 및 제3 서브층은 각각 제1 및 제3 단일층을 포함하고;
    상기 제1 및 제3 단일층은 각각 AlxGa1-xN의 단일층을 포함하고, x는 0 이상이고 1 이하이고; 그리고
    상기 제2 서브층은 GaN 웰 및 AlN 배리어를 포함하는, 발광 구조체.
  19. 제11항에 있어서,
    상기 제1, 제2 및 제3 서브층은 각각 제1, 제2 및 제3 초격자를 포함하는, 발광 구조체.
  20. 제19항에 있어서,
    상기 제2 초격자의 웰층은 상기 제1 및 제3 초격자의 웰층보다 두껍고; 그리고
    상기 제2 초격자의 배리어층은 상기 제1 및 제3 초격자의 배리어층보다 얇은, 발광 구조체.
  21. 제19항에 있어서,
    상기 제2 초격자의 웰층은 상기 제1 및 제3 초격자의 웰층보다 낮은 밴드갭을 가진 재료를 포함하는, 발광 구조체.
  22. 제19항에 있어서,
    상기 웰층의 두께, 상기 배리어층의 두께, 또는 상기 웰층 및 배리어층 모두의 두께는 제1 초격자를 통해 변하거나; 또는
    상기 웰층의 두께, 상기 배리어층의 두께, 또는 상기 웰층 및 배리어층 모두의 두께는 제3 초격자를 통해 변하는, 발광 구조체.
  23. 제19항에 있어서,
    상기 제1 또는 제3 서브층은 서로 다른 웰 두께를 포함하고; 그리고
    상기 제1 또는 제3 서브층은 서로 다른 배리어 두께를 포함하는, 발광 구조체.
  24. 제19항에 있어서,
    상기 발광층은 제4 초격자를 포함하고; 그리고
    상기 제2 층은 제5 초격자를 포함하는, 발광 구조체.
  25. 제24항에 있어서, 상기 제1, 제2, 제3, 제4 및 제5 초격자는 각각 GaN 웰층 및 AlN 배리어층의 세트를 포함하는, 발광 구조체.
  26. 제24항에 있어서, 상기 제5 초격자는 상기 제5 초격자를 통해 변경되는 웰층 두께, 변경되는 배리어층 두께, 또는 변경되는 웰층 및 배리어층 두께를 포함하는 p-형 처프 초격자인, 발광 구조체.
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