KR20230003931A - 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터 - Google Patents

로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터 Download PDF

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Abstract

본 발명은 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터에 관한 것으로서, 실리콘 기판(100); 상기 실리콘 기판(100) 상에 소정 거리 이격된 상태로 각각 매립되는 제1 게이트(110) 및 제2 게이트(120); 상기 제1 게이트(110)의 일측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제1 도핑 영역(160); 상기 제1 게이트(110)의 타측과 상기 제2 게이트(120)의 일측 사이의 실리콘 기판(100) 부분이 도핑되어 형성되는 제2 도핑 영역(170); 상기 제2 게이트(120)의 타측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제3 도핑 영역(150); 및 상기 제1 도핑 영역(160) 또는 상기 제3 도핑 영역(150)에 매립된 절연체(180)를 포함하는 것을 특징으로 한다.

Description

로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터{Buried Channel Array Transistor of Improved Row Hammer Effect}
본 발명은 매립형 채널 어레이 트랜지스터(BCAT;Buried Channel Array Transistor}에 관한 것으로서, 더 자세하게는 로우 해머 효과(Row Hammer Effect)와 같은 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터에 관한 것이다.
고속동작과 복잡합 연산작업이 요구되면서, 전자기기에 포함되는 전자 부품들의 소형화 추세가 이어지고 있다. 특히 최근 DRAM 셀 트랜지스터 기술을 위한 소자의 게이트 크기는 100 nm 이하를 넘어서 30 nm의 영역에서 활발히 연구가 진행되고 있다. 특히 DRAM 등의 메모리 칩을 포함하는 저장장치들은 크기가 축소되면서 고밀도로 집적이 가능해졌는데, 그로 인하여 짧은 채널 효과(SCE;Short Channel Effect)로 알려진 누설전류의 발생 문제가 대두되었다.
?F은 채널 효과로 인하여 발생한 누설전류는 메모리 칩에 저장된 정보의 손실을 유발할 수 있는데, 소자의 소형화로 인하여 소스와 드레인 사이의 거리가 짧아질 경우 트랜지스터가 오프인 상태에서도 드레인 전압에 의하여 전류가 흐르게 되는 현상으로서, 소자의 소형화에 필연적으로 수반되는 문제이다.
이러한 문제를 해결하기 위한 방안 중 하나가 게이트를 함몰시켜 비평탄형 채널로 만드는 RCAT(Recessed Channel Array Transistor)라고 불리는 반도체 소자이다. RCAT(Recessed Channel Array Transistor)는 기존의 평탄 채널 MOSFET에 비해 채널이 길어지기 때문에 짧은 채널효과를 개선할 수 있다. 하지만 기존의 평탄 채널을 갖는 MOSFET과의 구조적인 차이로 인해 기판 바이어스에 따른 문턱전압의 변화가 기존의 평탄채널 구조에 비해 크다는 단점이 있을 뿐 아니라, 채널이 비 평탄화 됨에 따라 채널 폭이 좁아지면서 전류 구동능력이 크게 저하되는 단점이 있다.
비평탄형 채널을 갖는 트랜지스터에 있어서도 GIDL(Gate Induced Drain Leakage)에 의한 off상태에서의 누설전류 문제가 존재한다. GIDL은 드레인과 게이트 사이에 존재하는 가파른 에너지 밴드차이에 의하여 밸런스밴드(Ev)에서 컨덕션 밴드(Ec)로 전자가 터널링되어 누설전류가 발생하게 되는 현상이다. GIDL에 의한 누설전류 문제는 함몰된 게이트의 구조적인 특징 때문에 발생하므로 RCAT(Recessed Channel Array Transistor)에서도 발생하지만, saddle FinFET는 삼중게이트의 영향으로 소스/드레인 영역과 게이트의 오버랩(overlap)이 증가하여 GIDL에 의한 누설전류는 더욱 증가하게 된다.
소스/드레인 영역과 게이트의 오버랩(overlap)을 줄이기 위한 방안 중 하나가 게이트의 상면이 매립된 형태의 매립형 채널 어레이 트랜지스터(BCAT;Buried Channel Array Transistor)이다. BCAT로 인하여 GIDL(Gate Induced Drain Leakage)에 의한 off상태에서의 누설전류 문제는 해결하였지만 DRAM 셀 트랜지스터 소자의 게이트 크기가 30nm 이하의 영역에서는 게이트 크기 축소로 인해서 새로운 문제가 발생하게 되는데, 이는 비트라인을 공유하는 양쪽의 셀의 간격이 가까워서 발생하는 로우해머 효과(Row Hammer Effect)이고, 이와 관련하여 최근 활발히 연구가 진행되고 있다.
로우 해머 효과는 반도체 소형화에 의해서 하나의 비트라인을 공유하는 양쪽 셀 간의 거리가 가까워짐에 따라 한쪽 셀에서 온/오프로 인해 발생되는 전하 중 일부가 높은 전압을 가지는 다른 쪽의 셀로 이동을 하여, 재결합 매커니즘을 통해서 다른 셀의 데이터를 손실시키는 현상이다. 이는 트랜지스터의 사이즈가 작아질수록 발생하게 되는 문제이다. 즉, 하나의 셀의 온/오프 동작이 이와 이웃한 셀에 영향을 미치는 것이다.
본 발명의 발명자는 RCAT 및 BCAT에 있어서 GIDL 문제 해결을 위하여 드레인 또는 소스 영역 중 하나에 절연체를 매립하는 기술을 개발하여 특허출원한 바 있고(출원번호 제 10-2017-01210101호, 출원번호 제 10-2018-0005910), 위 발명들에서는 절연체 상면의 높이와 게이트 절연막의 하면의 위치 관계가 중요한 파라메터로 인식되었고, 이와 관련한 최적의 수치 범위를 제시하였다.
그렇지만, 위 선행발명들에서는 단일 셀 내에서 GIDL 문제 해결을 위한 최적화된 절연체 규격이 제시되어 있을 뿐, 서로 인접한 셀 사이에서 발생하는 로우 해머 효과 및 그 해결책에 대해서는 아무런 인식이 없었다.
등록특허공보 제10-2102062호 (공고일: 2020.04.17.) 등록특허공보 제10-2096152호 (공고일: 2020.04.01.) 등록특허공보 제10-2005148호 (공고일: 2019.07.29.)
본 발명은 전술한 종래기술의 문제점을 해결하기 위한 것으로서, 소자의 소형화로 인하여 게이트 사이의 거리가 30nm 이하로 축소된 경우 인접한 셀 사이에서 발생하는 로우 해머 효과를 효과적으로 감소시킬 수 있는 구조의 매립 채널 어레이 트랜지스터의 구조를 제공하는 것을 목적으로 한다.
본 발명은 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터에 관한 것으로서, 실리콘 기판(100); 상기 실리콘 기판(100) 상에 소정 거리 이격된 상태로 각각 매립되는 제1 게이트(110) 및 제2 게이트(120); 상기 제1 게이트(110)의 일측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제1 도핑 영역(160); 상기 제1 게이트(110)의 타측과 상기 제2 게이트(120)의 일측 사이의 실리콘 기판(100) 부분이 도핑되어 형성되는 제2 도핑 영역(170); 상기 제2 게이트(120)의 타측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제3 도핑 영역(150); 및 상기 제1 도핑 영역(160) 또는 상기 제3 도핑 영역(150)에 매립된 절연체(180)를 포함하는 것을 특징으로 한다.
그리고, 상기 제1 도핑 영역(160)에는 빅팀 셀 커패시터가 연결되고, 상기 제3 도핑 영역(150)에는 어그레서 셀 커패시터가 연결되며, 상기 제2 도핑 영역(170) 영역에는 비트 라인이 형성될 수 있다.
더 나아가, 상기 절연체(180)의 상면으로부터 하면까지의 거리(x)를, 상기 실리콘 기판(100)의 상면으로부터 상기 제1 게이트(110)의 상면 또는 상기 실리콘 기판(100)의 상면으로부터 상기 제2 게이트(120)의 상면까지의 거리(y)로 나눈 a 값(x/y)는 0.5 이상0.9 이하인 것을 특징으로 한다.
또한 상기 절연체(180)는 유전체인데, 더 바람직하게는 SiO2, Si3N4, HfO 및 ZrO2 중에서 선택된 적어도 하나의 물질로 구성되는 것을 특징으로 한다.
마지막으로, 상기 제1 게이트(110) 또는 상기 제2 게이트(120)의 상면에는 ZrO2, TaO2, TiO2, 및 SiO2 중에서 선택된 하나의 물질로 이루어진 보호층이 형성되는 것을 특징으로 한다.
본 발명에 따른 로우해머효과가 개선된 매립형 채널 어레이 트랜지스터(이하, “BCAT”로 표시함)서는 커패시터와 연결되는 실리콘 기판의 도핑 영역에 절연체를 매립함으로써, 커패시터 전압이 존재할 시 생기는 실리콘 내부의 등전압선의 형태를 변화시킬 수 있고, 등전압선 형태의 변화를 로우해머효과의 감소로 이어질 수 있다.
더 나아가, 본 발명에서는 로우 해머 효과를 최소화시킬 수 있는 절연체의 사이즈 및 매립 위치를 제시함으로써, 로우해머 효과로 인해 발생하는 커패시터의 전압 손실의 감소에 탁월한 효과를 가져온다.
도 1은 본 발명에 따른 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터의 전체적인 구성을 도시한 단면도이다.
도 2는 절연체 매립 전 후의 전압등고선을 도시한 것이다.
도 3은 매립된 절연체의 상면으로부터 하면까지의 길이를 다르게 한 상태의 전압등고선을 도시한 것이다.
도 4는 절연체의 매립이 미치는 구동 전류 및 누설 전류에 미치는 영향을 도시한 것이다.
도 5는 절연체의 매립이 시간에 따른 빅팀 셀 커패시터의 전압 감소량에 미치는 영향을 도시한 것이다.
도 6은 다양한 게이트 깊이에서 무차원 변수 a의 변화에 따른 빅팀 셀 커패시터의 전압의 변화량 및 누설 전류를 도시한 것이다.
이하 도면을 참조하여 본 발명에 따른 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터의 구성을 설명하도록 한다. 본 발명의 실시예에서 제시되는 특정한 구조 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있다. 또한 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 되며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경물, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 더 나아가, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 1은 본 발명에 따른 BCAT의 단면을 도시한 것이다. 빅팀(victim) 셀 커패시터가 연결되는 부분인 제1 도핑 영역(160)과 비트라인이 형성되는 제2 도핑영역(170) 사이에 있는 실리콘 기판(100) 내에는 제1 게이트(110)가 소정 깊이(y)로 매립되고, 어그레서(Aggressor) 셀 커패시터가 연결되는 부분인 제3 도핑 영역(150)과 상기 제2 도핑영역(170) 사이의 실리콘 기판(100) 내에는 제2 게이트(120)가 소정 깊이(y)로 매립되어 형성된다.
제1 게이트(110)의 상면에는 제1 보호막(130)이 형성되어있고, 제2 게이트(120)의 상면에는 제2 보호막(140)이 형성된다. 상기 보호막은 TaO2, TiO2, SiO2 등의 유전체로 형성될 수 있다. 그리고 제1 게이트(110) 및 제2 게이트(120)와 실리콘 기판(100)의 경계에는 SiO2 등의 물질로 이루어진 절연층(190)이 형성될 수 있다.
제1 도핑 영역(160), 제2 도핑 영역(170), 그리고 제3 도핑 영역(150)은 실리콘 기판(100) 상에서 안티몬(Sb), 비소(As), 인(P)과 같은 5족 원소, 또는 붕소(B), 갈륨(Ga), 인듐(In)과 같은 3족 원소가 도핑되어 형성 될 수 있다. 그리고 상기 제1 도핑 영역(160) 또는 상기 제3 도핑 영역(150)에는 절연체(180)가 매립될 수 있는데, 통상적으로 반도체 소자에서 절연체로 가장 대표적으로 사용되는 SiO2, Si3N4, HfO 및 ZrO2 등을 사용할 수 있다.
본 발명의 발명자는 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 절연체(180)의 상면까지의 거리(z), 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 게이트의 상면까지의 거리(y), 매립된 절연체(180)의 상면에서 하면까지의 거리(x) 사이의 특정 관계가 로우 해머 효과로 인한 데이터손실을 최소화하는데 큰 영향을 미침을 실험적으로 확인하였다. 데이터 손실은 어그레서 셀을 구성하는 제2게이트(120)를 반복적으로 스위칭시킬때 전하가 인접한 빅팀 셀의 커패시터가 연결된 제1 도핑영역(160)로 이동하여 재결합을 통해 전압을 낮추는 반복적인 과정을 통해 발생하게 된다.
본 발명의 발명자는 BCAT 내에서 절연체(180)의 사이즈 및 위치를 다양하게 변화시켜가며 로우 해머 효과로 인한 전압 변화량을 확인하였고, 전압변화량에 가장 영향을 미치는 파라미터를 확인하였는데, 결론적으로 상기 실리콘 기판(100) 내에 매립된 절연체(180)의 상면에서 하면까지의 거리(x)와, 상기 실리콘 기판(100) 내에 매립된 상기 게이트의 상면까지의 거리(y)의 관계가 가장 중요한 인자였다. x와 y의 관계가 BCAT에서 로우해머효과로 인한 전압변화량을 감소시키는데 어떠한 영향을 미치는지 분석하기 위하여, 상기 실리콘 기판(100) 내에 매립된 절연체(180)의 상면에서 하면까지의 거리(x)와 상기 실리콘 기판(100) 내에 매립된 상기 게이트의 상면까지의 거리(y)의 비, 즉 x/y를 무차원 변수 a로 정의하였다.
도 2는 두 개의 셀 커패시터(어그레서 셀 커패시터 및 빅팀 셀 커패시터)에 일정한 전압을 걸어준 상태에서, 절연체(180)의 유무에 따라 등전압선이 어떻게 변화되는지를 시각적으로 확인한 것이다. 절연체(180)를 제1 도핑 영역(160) 또는 제3 도핑 영역(150)에 형성하였을 경우(도 2(b))는 절연체(180)가 없는 경우(도 2(a))와 비교하여 빅팀 셀 커패시터가 연결된 도핑 영역(160)으로의 전압의 강하가 시작되는 위치가 변한 것을 확인할 수 있었다(전압 감소가 시작되는 위치가 상향 이동). 전압 강하가 크게 일어날 수록 데이터손실의 영향을 주는 위치에서의 전압이 낮아지게 되는데, 절연체(180)를 매립함으로써 빅팀 셀 커패시터가 연결된 제1 도핑 영역(160)의 등전압선 형태를 다양하게 변화시킬 수 있음을 확인 할 수 있었다. 즉, 이는 절연체(180)의 삽입에 의하여 BCAT에서 로우해머효과로 인해 발생하는 데이터 손실의 정도를 변화 시킬 수 있음을 의미한다. 참고로 도면들에서 “Asymmetry BCAT”는 게이트를 중심으로 게이트의 양쪽으로 각각 형성되는 도핑 영역이 비대칭인 BCAT임을, “Pi-Asmmetry BCAT”는 절연체(180)가 제1 또는 제3 도핑 영역에 매립된 “Asymmetry BCAT”를 의미한다.
도 3은 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 절연체(180)의 상면까지의 거리(z)를 고정시키고, 매립된 절연체의 상면에서 하면까지의 거리(x)를 40 nm에서 80 nm로 변화시키는 것에 의해 등전압선의 형태가 어떻게 변화되는지를 시각적으로 확인한 것이다. z를 고정시키고, x를 변화시켰을 때, 즉 a값을 다르게 했을 때 역시 등전압선의 형태에 변화가 생겼다. 결과적으로 a값에 따라 등전압선의 형태를 다양하게 변화시킬 수 있으며 이는 BCAT에서 로우해머효과로 인한 데이터 손실에 영향을 주는 요소 중 하나인 인접한 셀의 전압을 분포를 낮추어 데이터 손실을 줄일 수 있음을 암시하는 것이다.
도 4는 제2 게이트(120)는 Off 시킨 상태에서, 제1 게이트(110)가 On 상태일 때 발생하는 구동전류(Ion) 및 제1 게이트(110)가 Off 상태일 때 발생하는 누설전류(Ioff)를 나타내는 그래프이다. 참고로, 제1 게이트(110)와 제2 게이트(120)는 대칭 구조를 가지므로, 제1 게이트(110)를 Off 시킨 상태에서, 제2 게이트(120)의 구동전류와 누설전류를 측정해도 전류값은 같게 된다.
발생하는 구동전류(Ion)와 게이트가 오프 상태일 때 발생하는 누설전류(Ioff)를 나타내는 그래프이다. 구동전류(Ion)는 트랜지스터가 동작하기 위한 정상적인 전류이므로 절연체(180)에 의해서 그 값이 줄어드는 것은 바람직하지 못하며, 누설전류(Ioff)는 제1 게이트(110) 또는 제2 게이트(120)를 오프 시켰을 때, 드레인에 걸린 전압에 의하여 발생하는 전류로서, 트랜지스터가 정상적으로 작동하기 위해서는 전류가 0이 되거나 가급적 매우 작은 값으로 유지되어야 한다. 즉 게이트를 오프 시켰을 때에는 드레인에 전압이 걸려있어도 전류가 흐르지 않는 것이 바람직한것이다.
도 4에서 Asymmetric_BCAT는 종래의 BCAT에서의 구동전류(Ion)와 누설전류(Ioff), 즉 절연체(180)를 도핑 영역에 매립하지 않은 상태의 구동전류(Ion)와 누설전류(Ioff) 의미하고, Pi-Asymmetric_BCAT 및 Pi-Long-Symmetric_BCAT는 절연체(180)가 도핑 영역에 매립된 상태의 구동전류(Ion)와 누설전류(Ioff) 의미하며, 괄호안의 길이는 절연체(180)의 상면과 하면 사이의 거리(x)를 의미한다.
커패시터 하단의 제1 또는 제2 도핑 영역(150,160)이 게이트 하단 근처까지 형성된 소자(Pi-Long-Symmetric)와, 커패시터 하단의 제1 또는 제2 도핑 영역(150,160)이 게이트 상단 근처까지만 형성된 소자(Pi-Asymmetric)에서 절연체의 유무에 따라 구동전류(Ion)와 누설전류(Ioff)가 변화하는 추세를 조사하였다. a에 따른 구동전류(Ion)와 누설전류(Ioff) 변화 정도는 차이가 있지만. 공통적으로 절연체(180)의 삽입 유무가 구동전류에 큰 영향을 주지 않는 경향을 보였다. 즉, 절연체(180)의 존재가 소자 구동시 어떠한 지장을 주는 상황은 발생하지 않을 것임을 알 수 있다.
도 5는 로우해머 효과로 인한 빅팀 셀 커패시터에서의 전압 변화 추세를 도시한 것이다. 이는 빅팀 셀 커패시터와 비트라인 컨택 사이에 일정 전압을 걸었을 때, 빅팀 셀 커패시터 내의 전압이 시간이 흐름에 따라서 걸어주었던 전압을 유지하지 못하고 시간에 따라서 전압이 하강하게 되는데, 여기서 제1 게이트(110)와 비트라인을 공유하는 제2 게이트(120)(어그레서 게이트)의 스위칭 동작이 반복됨에 따라서 전압의 하강하는 정도가 커지게 되고, 이는 로우 해머 효과가 크게 발생하게 됨을 의미한다. 제1 게이트(110)와 비트라인을 공유하는 제2 게이트(120)의 스위칭 동작으로 발생하는 전하(게이트가 꺼지면서 채널에 일부 남아있는 전하)가 빅팀 커패시터쪽으로 이동을 하여 재결합 과정(누설전류를 유발하는 과정)을 일으킴에 따라 빅팀 커패시터 전압의 하강하는 정도가 커지게 되는 것이다. 이는 과거에 비트라인의 간격이 길었을 때는 발생을 하지 않았는데 최근에 비트라인의 선폭이 20nm 이하로 줄어들면서 부각되는 현상이다.
네모 표는 종래의 BCAT에서 로우해머로 인해 변하는 전압변화량 즉 절연체를 커패시터 영역에 매립하지 않은 상태의 전압 변화량을 의미한다. 도 5 에서 커패시터 하단의 도핑 영역이 게이트 하단 근처까지 형성된 소자와, 커패시터 하단의 도핑 영역이 게이트 상단 근처 까지만 형성된 소자에서 절연체(180) 유무에 따라 로우해머효과로 인한 빅팀 셀 커패시터에서의 전압변화 추세를 조사하였다. 절연체(180)의 삽입 유무에 따라서 전압변화량에 큰 차이가 존재함을 확인할 수 있다.
도 6은 a 값을 변화시켜가면서 제1 게이트(110)가 Off 상태일 때 발생하는 누설전류(Ioff)의 변화량(파란색 그래프) 및 제2 게이트(120)의 스위칭 동작 중에 빅팀 셀 커패시터에서 측정된 전압값의 변화량(검정색 그래프, 80 ns 순간에 측정된 값임)을 살펴본 것이다. 참고로, 사각형, 원, 삼각형 인덱스는 상기 실리콘 기판(100)의 상면으로부터 상기 실리콘 기판(100) 내에 매립된 상기 게이트의 상면까지의 거리(y;Gate Start Depth)를 60 nm, 70 nm, 80 nm로 각각 다르게 했을 경우의 누설전류의 변화량 및 제2 게이트(120)의 스위칭 동작 중에 빅팀 셀 커패시터에서 측정된 전압값을 의미한다.
도 5를 통하여 앞서 살펴본 바와 같이 빅팀 셀 커패시터에서의 전압 저하는 로우해머 효과에 기인한 것으로서, 매립된 절연체(180)의 존재에 의해서 전압 저하 정도를 크게 감소시킬 수 있다. 다만, a 값에 따라서 빅팀 셀 커패시터에서 측정된 전압의 저하 정도가 달라질 수 있는데, a 값이 0.5일 때 전압의 저하 정도는 최소가 되고, 이보다 커질 경우에는 전압 저하 정도가 도리어 커지는 것을 알 수 있었다. 그리고 a 값이 0.9보다 커질 경우에는 전압 저하 정도가 너무 커져서 로우해머 효과 저감을 기대하기가 어렵기 때문에 그 이하로 결정되는 것이 바람직하며, 실용적인 관점에서는 0.7보다 작게 결정되는 것이 좋다.
더 나아가 a 값이 0.5 이하보다 작을 경우에는 제1 게이트(110)가 Off 상태일 때 발생하는 누설전류(Ioff)가 갑작스럽게 상승하게 되는데, 이는 매립된 절연체(180)의 존재가 로우해머 효과 뿐만 아니라 GIDL에 의한 누설 전류(Ioff)에도 영향을 미치기 때문이다. 그러므로 로우해머 효과 및 GILD에 의한 누설 전류(Ioff) 문제 모두를 해결할 수 있기 위해서는 a 값이 0.5 이상이 되도록 결정되는 것이 바람직하다. 그러므로, a 값의 최적 범위는 0.5 이상, 0.9 이하, 더 바람직하게는 0.5 이상 0.7 이하로 결정될 수 있다.
그리고 동일한 드레인 전압을 걸어주더라도 게이트의 매설 깊이(y)에 따라서 감소되는 전압의 크기가 다르게 나타났으나, 게이트의 매설깊이(y)에 상관 없이 a 값의 변화에 동일한 경향성(전압 감소)을 보이는 것을 확인 할 수 있었다. 다양한 게이트의 매설 깊이(y)에서 a 값이 작을수록 전압 감소량은 줄어드는데, 대략 0.9 이상인 범위에서 전압의 크기가 가파르게 감소하며, 1.2 이상이 되었을 경우에는 실용적인 관점에서 신뢰성을 충분히 보장 할 수 있는 범위를 넘어서게 됨을 확인 할 수 있었다.
100: 실리콘 기판 110: 제1 게이트
120: 제2 게이트 130: 제1 보호막
140: 제2 보호막 150: 제3 도핑 영역
160: 제1 도핑 영역 170: 제2 도핑 영역
180: 절연체 190: 절연층

Claims (6)

  1. 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터에 관한 것으로서,
    실리콘 기판(100);
    상기 실리콘 기판(100) 상에 소정 거리 이격된 상태로 각각 매립되는 제1 게이트(110) 및 제2 게이트(120);
    상기 제1 게이트(110)의 일측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제1 도핑 영역(160);
    상기 제1 게이트(110)의 타측과 상기 제2 게이트(120)의 일측 사이의 실리콘 기판(100) 부분이 도핑되어 형성되는 제2 도핑 영역(170);
    상기 제2 게이트(120)의 타측에 인접한 실리콘 기판(100) 부분이 도핑되어 형성된 제3 도핑 영역(150); 및
    상기 제1 도핑 영역(160) 또는 상기 제3 도핑 영역(150)에 매립된 절연체(180)를 포함하는 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
  2. 청구항 1에 있어서, 상기 제1 도핑 영역(160)에는 빅팀 셀 커패시터가 연결되고, 상기 제3 도핑 영역(150)에는 어그레서 셀 커패시터가 연결되며, 상기 제2 도핑 영역(170) 영역에는 비트 라인이 형성되는 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 절연체(180)의 상면으로부터 하면까지의 거리(x)를, 상기 실리콘 기판(100)의 상면으로부터 상기 제1 게이트(110)의 상면 또는 상기 실리콘 기판(100)의 상면으로부터 상기 제2 게이트(120)의 상면까지의 거리(y)로 나눈 a 값(x/y)는 0.5 이상 0.9 이하인 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
  4. 청구항 1 또는 청구항 2에 있어서, 상기 절연체(180)는 유전체인 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
  5. 청구항 4에 있어서, 상기 유전체는 SiO2, Si3N4, HfO 및 ZrO2 중에서 선택된 적어도 하나의 물질로 구성되는 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
  6. 청구항 1 또는 청구항 2에 있어서, 상기 제1 게이트(110) 또는 상기 제2 게이트(120)의 상면에는 ZrO2, TaO2, TiO2, 및 SiO2 중에서 선택된 하나의 물질로 이루어진 보호층이 형성되는 것을 특징으로 하는, 로우 해머 효과가 개선된 매립형 채널 어레이 트랜지스터.
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