KR20230003240A - 유전체 ald 막들에 의한 시임 없는 갭 충전 - Google Patents

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이시옹 양
스리니바스 간디코타
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

시임 없는 갭 충전으로 기판 피처를 충전하는 방법들이 설명된다. 방법들은 금속 막을 기판 표면, 피처의 측벽들 및 최하부 표면 상에 형성하는 단계 ― 금속 막은 피처의 폭 내에 로케이팅된 보이드를 가짐 ―; 금속 막을 플라즈마로 처리하는 단계; 및 금속 막을 어닐링하여 보이드를 제거하는 단계를 포함한다.

Description

유전체 ALD 막들에 의한 시임 없는 갭 충전
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 디바이스를 제조하기 위한 방법들 및 시스템들에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 기판 피처(feature)를 충전하기 위한 방법들 및 시스템들에 관한 것이다.
[0002] 반도체 산업은 자율 차량들, 가상 현실, 및 미래의 모바일 디바이스들과 같은 신흥 산업들에서 모바일 및 고성능 시스템들에 대한 필요성에 의해 추진되는 지속적인 디바이스 소형화를 위해 계속 노력하고 있다. 이 위업을 달성하기 위해, 마이크로일렉트로닉(microelectronic) 디바이스들의 피처들의 급격한 축소 시에 직면하는 고유한 엔지니어링(engineering) 및 물리학 문제들을 피하기 위해 새로운 고성능 재료들이 필요하다.
[0003] 마이크로일렉트로닉스 디바이스 제작에서, 많은 애플리케이션들을 위해 보이딩(voiding) 없이 10:1보다 큰 종횡비들(AR)을 갖는 좁은 트렌치(trench)들을 충전할 필요성이 존재한다. 막은 트렌치 전체에 걸쳐 고품질일 필요가 있다. 화학적 기상 증착(CVD) 및 원자층 증착(ALD)은 트렌치들 내로 막을 증착하기 위해 사용되는 기술들이다. 증착 직후(as-deposited) 막에는 막 품질을 개선하기 위해 스팀 어닐링(steam anneal)들 및 UV 경화들과 같은 프로세싱 동작들이 뒤따른다. 접근법들은 종종 다수의 증착-에칭-증착 사이클들 또는 적극적인(aggressive) 라디칼 처리 단계들을 포함하며, 이는 비용이 많이 들고, 일부 애플리케이션들의 경우 통합 고려사항일 수 있다.
[0004] 구조들의 치수들이 감소하고 종횡비들이 증가함에 따라, 증착 직후 유동성 막들의 사후 경화(post curing) 방법들이 어려워져, 충전된 트렌치 전체에 걸쳐 변하는 조성을 갖는 막들이 생성된다. 3 차원 구조들에서, 막이 증착된 후 충전된 트렌치에서 시임(seam)이 종종 관찰된다. 따라서, 시임 없는(seamless) 갭 충전을 생성하기 위한 개선된 방법에 대한 필요성이 존재한다.
[0005] 본 개시내용의 하나 이상의 실시예들은 프로세싱 방법에 관한 것이다. 프로세싱 방법은 기판 표면 상에 금속 막을 형성하는 단계 ― 기판 표면은 상부에 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 금속 막은 기판 표면, 적어도 하나의 피처의 제1 측벽, 제2 측벽, 및 최하부 표면 상에 형성되고, 금속 막은 피처의 폭 내에 로케이팅된 보이드(void)를 가짐 ―; 금속 막을 플라즈마로 처리하는 단계; 및 금속 막을 어닐링하는 단계를 포함한다.
[0006] 본 개시내용의 다른 실시예는 프로세싱 방법에 관한 것이다. 프로세싱 방법은, 기판 상에 막 스택을 형성하는 단계 ― 막 스택은 산화물 재료와 질화물 재료의 복수의 교번 층들을 포함하고, 막 스택은 스택 두께를 가짐 ―; 막 스택 표면의 최상부로부터 최하부 표면까지 일정 깊이로 연장되는 개구를 형성하기 위해 막 스택을 에칭하는 단계 ― 개구는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가짐 ―; 막 스택 상에 금속 막을 형성하는 단계 ― 금속 막은 막 스택 표면의 최상부, 개구의 제1 측벽, 제2 측벽, 및 최하부 표면 상에 형성되고, 금속 막은 개구의 폭 내에 로케이팅된 보이드를 가짐 ―; 금속 막을 플라즈마로 처리하는 단계; 및 금속 막을 어닐링하는 단계를 포함한다.
[0007] 본 개시내용의 다른 실시예들은 프로세싱 챔버의 제어기에 의해 실행될 때, 프로세싱 챔버로 하여금 동작들을 수행하게 하는 명령어들을 포함하는 비-일시적 컴퓨터 판독 가능 매체에 관한 것으로서, 동작들은, 기판 표면 상에 금속 막을 형성하는 동작 ― 기판 표면은 상부에 적어도 하나의 피처를 갖고, 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 금속 막은 기판 표면, 적어도 하나의 피처의 제1 측벽, 제2 측벽 및 최하부 표면 상에 형성되고, 금속 막은 피처의 폭 내에 로케이팅된 보이드를 가짐 ―; 금속 막을 플라즈마로 처리하는 동작; 및 금속 막을 어닐링하는 동작을 포함한다.
[0008] 본 개시내용의 위에 인용된 특징들이 상세히 이해될 수 있도록, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이라는 점에 유의해야 한다.
[0009] 도 1은 본 개시내용의 하나 이상의 실시예들에 따른 프로세스 흐름도를 예시한다.
[0010] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0011] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0012] 도 4는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0013] 도 5는 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스의 단면도를 예시한다.
[0014] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른 클러스터(cluster) 도구의 단면도를 예시한다.
[0015] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판" 및 "웨이퍼"라는 용어는 상호 교환가능하게 사용되며, 둘 모두 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 지칭할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어(bare) 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0017] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화(또는 화학적 기능을 부여하기 위해 목표 화학 모이어티(chemical moiety)들을 다른 방식으로 생성 또는 그라프트(graft)), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다. 주어진 기판 표면이 포함하는 것은 어떤 막들이 증착될지 뿐만 아니라 사용되는 특정 케미스트리(chemistry)에 의존할 것이다.
[0018] 하나 이상의 실시예들은 고 종횡비 피처들을 갖는 기판들을 처리하기 위한 시스템들 및 방법들을 제공한다. 일부 실시예들은 고 종횡비 트렌치들을 충전하기 위해 시임 없는 금속, 금속 질화물, 또는 금속 합금 막들을 제공하는 방법들을 제공한다. 예를 들어, 처리될 고 종횡비 피처들은 핀 전계 효과 트랜지스터들("FinFET"), 게이트-올-어라운드(gate-all-around) 전계 효과 트랜지스터들("GAA FET"), 동적 랜덤 액세스 메모리(random-access memory)("DRAM"), 및 NAND 구조들과 같은, 논리 디바이스들의 금속 게이트 층들과 같은 논리 디바이스들 및 메모리와 같은 3 차원("3D") 구조들 내의 트렌치들을 포함한다.
[0019] 본 개시내용의 실시예들은 유리하게는 작은 치수들을 갖는 고 종횡비(AR) 구조들로 막(예를 들어, 티타늄 질화물(TiN))을 증착하기 위한 방법들 및 시스템들을 제공한다. 일부 실시예들은 유리하게는 클러스터 도구 환경에서 수행될 수 있는 증착-처리-어닐링 프로세스들을 포함하는 방법들을 제공한다. 일부 실시예들은 유리하게는 작은 치수들을 갖는 고 AR 트렌치들을 충전하기 위해 시임 없는 고품질 막들을 제공한다.
[0020] 도 1은, 본 개시내용의 하나 이상의 실시예들에 따른, 막을 증착하기 위한 예시적인 방법(200)의 프로세스 흐름도를 묘사한다. 도 1을 참조하면, 동작(204)에서, 막이 기판 상에 형성되고, 기판은 내부에 형성된 피처를 갖는다. 일부 실시예들에서, 동작(202)에서, 피처는 기판 상에 형성된다. 동작(206)에서, 막은 플라즈마로 처리된다. 동작(208)에서, 처리된 막은 어닐링된다. 그 다음, 동작(210)에서, 기판은 하나 이상의 선택적 사후-프로세싱(post-processing) 방법들로 진행할 수 있다.
[0021] 도 2는 피처(106)를 갖는 전자 디바이스(100)의 부분 단면도를 도시한다. 도면들은 예시적인 목적들을 위해 단일 피처를 갖는 기판들을 도시한다; 그러나, 당업자들은 하나 초과의 피처가 있을 수 있다는 것을 이해할 것이다. 피처(106)의 형상은 트렌치들 및 원통형 비아(via)들을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적인 표면 불규칙성을 의미한다. 피처들의 적합한 예들은 최상부, 2 개의 측벽들 및 최하부를 갖는 트렌치들, 최상부 및 2 개의 측벽들을 갖는 피크(peak)들을 포함한다(그러나 이에 제한되지 않음). 피처들은 임의의 적절한 종횡비(피처 깊이 대 피처의 폭의 비)를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0022] 기판(100)은 기판 표면(120)을 갖는다. 적어도 하나의 피처(106)는 기판 표면(120)에 개구를 형성한다. 적어도 하나의 피처(106)는 기판 표면(120)으로부터 피처 깊이(Df)까지 최하부 표면(108)으로 연장된다. 적어도 하나의 피처(106)는 적어도 하나의 피처(106)의 폭(W)을 정의하는 제1 측벽(112) 및 제2 측벽(114)을 갖는다. 측벽들(112, 114) 및 최하부(108)에 의해 형성된 개방 영역은 또한 갭(gap)으로도 지칭된다. 하나 이상의 실시예들에서, 폭(W)은 적어도 하나의 피처(106)의 깊이(Df)를 따라 균질하다. 다른 실시예들에서, 폭(W)은 적어도 하나의 피처(106)의 최하부 표면(108)에서의 폭(W)보다 적어도 하나의 피처(106)의 최상부에서 더 크다.
[0023] 하나 이상의 실시예들에서, 기판(100)은 반도체 기판(102) 상에 증착된 질화물 재료 및 산화물 재료의 복수의 교번 층들을 포함하는 막 스택이다.
[0024] 반도체 기판(102)은 임의의 적절한 기판 재료일 수 있다. 하나 이상의 실시예들에서, 반도체 기판(102)은 반도체 재료, 예를 들어, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 인듐 포스페이트(InP), 인듐 갈륨 비소(InGaAs), 인듐 알루미늄 비소(InAlAs), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 구리 인듐 갈륨 셀레나이드(CIGS), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예들에서, 반도체 기판(102)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 인듐(In), 인(P), 구리(Cu), 또는 셀레늄(Se) 중 하나 이상을 포함한다. 기판(102)을 형성할 수 있는 재료들의 몇 가지 예들이 본원에 설명되어 있지만, 수동 및 능동 전자 디바이스들(예를 들어, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)을 구축할 수 있는 기초로서 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0025] 하나 이상의 실시예들에서, 적어도 하나의 피처(106)는 메모리 또는 논리 칩의 메모리 홀(hole), 워드 라인 슬릿(word line slit), 및 트렌치 중 하나 이상을 포함한다. 따라서, 하나 이상의 실시예들에서, 기판(100)은 메모리 디바이스 또는 논리 디바이스, 예를 들어, NAND, VNAND, DRAM 등을 포함한다.
[0026] 본 명세서에 사용되는 바와 같이, 용어 "3D NAND"는 메모리 셀들이 다중 층들로 스택된 전자 (솔리드-스테이트) 비휘발성 컴퓨터 저장 메모리의 유형을 지칭한다. 3D NAND 메모리는 일반적으로 플로팅 게이트(floating-gate) 트랜지스터들을 포함하는 복수의 메모리 셀들을 포함한다. 전통적으로, 3D NAND 메모리 셀들은 비트 라인 주위에 3 차원들로 배열된 복수의 NAND 메모리 구조들을 포함한다.
[0027] 본 명세서에 사용되는 바와 같이, "동적 랜덤 액세스 메모리" 또는 "DRAM"이라는 용어는 커패시터에 전하 패킷을 저장하거나(즉, 이진 1) 또는 전하를 저장하지 않음으로써(즉, 이진 0) 데이텀 비트를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상으로 게이팅되고, 동일한 트랜지스터를 켜고 트랜지스터 출력 상의 상호 연결 라인 상에 전하 패킷을 덤핑(dumping)함으로써 생성된 전압 섭동을 관찰함으로써 감지된다. 따라서, 단일의 DRAM 셀은 하나의 트랜지스터 및 하나의 커패시터로 이루어진다.
[0028] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른 갭 충전 프로세스의 단면 개략도를 도시한다. 도 3을 참조하면, 하나 이상의 실시예들에서, 적어도 하나의 피처(106)가 기판(100) 상에 형성된다. 일부 실시예들에서, 기판(100)은 동작(202) 이전에 프로세싱을 위해 제공된다. 이와 관련하여 사용되는 바와 같이, 용어 "제공된"이라 함은, 기판이 추가 프로세싱을 위한 포지션(position) 또는 환경 내로 배치된다는 것을 의미한다. 하나 이상의 실시예들에서, 기판(100)은 그 위에 이미 형성된 적어도 하나의 피처(106)를 갖는다. 다른 실시예들에서, 동작(202)에서, 적어도 하나의 피처(106)가 기판(100) 상에 형성된다. 하나 이상의 실시예들에서, 적어도 하나의 피처는 기판 표면으로부터 최하부 표면까지 일정 피처 깊이(Df)로 연장되고, 적어도 하나의 피처(106)는 제1 측벽(112) 및 제2 측벽(114)에 의해 정의되는 폭(W)을 갖는다.
[0029] 하나 이상의 실시예들에서, 동작(204)에서, 막(130)이 기판 표면(120) 및 적어도 하나의 피처(106)의 벽들(112, 114) 및 최하부 상에 형성된다. 도 3에 예시된 바와 같이, 하나 이상의 실시예들에서, 막(130)은 적어도 하나의 피처(106)의 폭(W) 내에 로케이팅된 보이드 또는 갭(140)과 함께 형성된다. 하나 이상의 실시예들에서, 보이드 또는 갭(140)은 제1 폭(W1)을 갖는다.
[0030] 하나 이상의 실시예들에서, 막(130)은 임의의 적합한 재료로 구성될 수 있다. 일부 실시예들에서, 막(130)은 금속 질화물을 포함한다. 하나 이상의 실시예들에서, 금속은 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 크롬(Cr), 코발트(Co), 알루미늄(Al), 구리(Cu), 루비듐(Rb) 등 중 하나 이상으로부터 선택될 수 있다. 하나 이상의 실시예들에서, 막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 티타늄 알루미늄 질화물(TiAlN), 니오븀 질화물(NbN), 바나듐 질화물(VN), 크롬 질화물(CrN), 루비듐 질화물(RbN) 등 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 막(140)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 등에 의해 형성된다.
[0031] 본 명세서에 사용되는 바와 같은 "원자층 증착" 또는 "주기적 증착"은 기판 표면 상에 재료의 층을 증착하기 위해 2 개 이상의 반응성 화합물들을 순차적으로 노출시키는 것을 지칭한다. 기판, 또는 기판의 일부는 프로세싱 챔버의 반응 존(zone) 내로 도입되는 2 개 이상의 반응성 화합물들에 순차적으로 또는 개별적으로 노출된다. 시간 도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은 시간 지연에 의해 분리되어, 각각의 화합물이 기판 표면 상에 부착 및/또는 반응하고 그 다음 프로세싱 챔버로부터 퍼지(purge)될 수 있게 한다. 이들 반응성 화합물들은 기판에 순차적으로 노출된다고 한다.
[0032] 공간적 ALD 프로세스에서, 기판 표면의 상이한 부분들 또는 기판 표면 상의 재료는 기판 상의 임의의 주어진 지점이 동시에 하나 초과의 반응성 화합물에 실질적으로 노출되지 않도록 2 개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용된 "실질적으로"라는 용어는, 당업자들에 의해 이해되는 바와 같이, 기판의 작은 부분이 확산으로 인해 동시에 다중 반응성 가스들에 노출될 수 있는 가능성이 있고, 이 동시 노출은 의도되지 않는다는 것을 의미한다.
[0033] 시간 도메인 ALD 프로세스의 일 양태에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물(A), 예를 들어, 망간 전구체, 루테늄 전구체, 또는 망간-루테늄 전구체)가 반응 존 내로 펄싱(pulse)되고 그 후 제1 시간 지연이 뒤따른다. 다음으로, 제2 전구체 또는 화합물(B)(예를 들어, 환원제)이 반응 존 내로 펄싱되고 그 후 제2 지연이 뒤따른다. 각각의 시간 지연 동안, 아르곤과 같은 퍼지 가스가 프로세싱 챔버 내로 도입되어, 반응 존을 퍼지하거나 또는 그렇지 않으면 반응 존으로부터 임의의 잔류 반응성 화합물 또는 반응 부산물들을 제거할 수 있다. 대안적으로, 퍼지 가스는 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 흐르도록 증착 프로세스 전반에 걸쳐 연속적으로 흐를 수 있다. 반응성 화합물들은 기판 표면 상에 원하는 막 또는 막 두께가 형성될 때까지 교번으로 펄싱된다. 어느 하나의 시나리오에서, 화합물(A), 퍼지 가스, 화합물(B), 및 퍼지 가스를 펄싱하는 ALD 프로세스는 사이클이다. 사이클은 화합물(A) 또는 화합물(B) 중 어느 하나로 시작하여, 미리 결정된 두께를 갖는 막을 얻을 때까지 사이클의 개개의 순서를 계속할 수 있다.
[0034] 본 명세서에 사용된 "펄스" 또는 "도즈(dose)"는 프로세스 챔버 내로 간헐적으로 또는 비-연속적으로 도입되는 소스 가스의 양을 지칭하도록 의도된다. 각각의 펄스 내의 특정 화합물의 양은, 펄스의 지속시간에 따라, 시간이 지남에 따라 달라질 수 있다. 특정 프로세스 가스는 단일 화합물 또는 2 개 이상의 화합물들의 혼합물/조합, 예를 들어 아래에서 설명되는 프로세스 가스들을 포함할 수 있다.
[0035] 각각의 펄스/도즈에 대한 지속시간들은 가변적이며, 예를 들어, 프로세싱 챔버의 체적 용량 그리고 이에 결합된 진공 시스템의 능력들을 수용하도록 조정될 수 있다. 추가적으로, 프로세스 가스의 도즈 시간은 프로세스 가스의 유량, 프로세스 가스의 온도, 제어 밸브의 유형, 사용되는 프로세스 챔버의 유형 뿐만 아니라 기판 표면 상에 흡착될 수 있는 프로세스 가스의 성분들의 능력에 따라 달라질 수 있다. 도즈 시간은 또한 형성되는 층의 유형과 형성되는 디바이스의 기하학적 구조에 따라 달라질 수 있다. 도즈 시간은 기판의 실질적으로 전체 표면 상에 흡착/화학 흡착되고 그 위에 프로세스 가스 성분의 층을 형성하기에 충분한 양의 화합물을 제공하도록 충분히 길어야 한다.
[0036] 전구체 함유 프로세스 가스는 하나 이상의 펄스들로 또는 연속적으로 제공될 수 있다. 전구체 함유 프로세스 가스의 유량은 약 1 내지 약 5000 sccm 범위, 또는 약 2 내지 약 4000 sccm 범위, 또는 약 3 내지 약 3000 sccm 범위, 또는 약 5 내지 약 2000 sccm 범위의 유량들을 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 유량일 수 있다. 전구체는 약 5 mTorr 내지 약 500 Torr 범위, 또는 약 100 mTorr 내지 약 500 Torr 범위, 또는 약 5 Torr 내지 약 500 Torr 범위, 또는 약 50 mTorr 내지 약 500 Torr 범위, 또는 약 100 mTorr 내지 약 500 Torr 범위, 또는 약 200 mTorr 내지 약 500 Torr 범위의 압력을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 압력에서 제공될 수 있다.
[0037] 기판이 하나 이상의 전구체 함유 프로세스 가스에 노출되는 시간의 기간은 전구체가 개구의 최하부의 전도성 표면 위에 적절한 핵형성 층을 형성할 수 있게 하는 데 필요한 임의의 적절한 시간의 양일 수 있다. 예를 들어, 프로세스 가스는 약 0.1 초 내지 약 90 초의 기간 동안 프로세스 챔버 내로 흐를 수 있다. 일부 시간 도메인 ALD 프로세스들에서, 전구체 함유 프로세스 가스는 약 0.1 초 내지 약 90 초 범위, 또는 약 0.5 초 내지 약 60 초 범위, 또는 약 1 초 내지 약 30 초 범위, 또는 약 2 초 내지 약 25 초 범위, 또는 약 3 초 내지 약 20 초 범위 초, 또는 약 4 초 내지 약 15 초 범위, 또는 약 5 초 내지 약 10 초 범위의 시간 동안 기판 표면에 노출된다.
[0038] 일부 실시예들에서, 불활성 캐리어 가스가 전구체 함유 프로세스 가스와 동시에 프로세스 챔버에 추가로 제공될 수 있다. 캐리어 가스는 (예를 들어, 희석 가스로서) 전구체 함유 프로세스 가스와 혼합되거나 또는 개별적으로 혼합될 수 있고, 펄싱될 수 있거나 또는 일정한 흐름일 수 있다. 일부 실시예들에서, 캐리어 가스는 약 1 내지 약 10000 sccm 범위의 일정한 흐름으로 프로세싱 챔버 내로 흐른다. 캐리어 가스는 예를 들어 아르곤, 헬륨, 네온, 이들의 조합들 등과 같은 임의의 불활성 가스일 수 있다. 하나 이상의 실시예들에서, 전구체 함유 프로세스 가스는 프로세스 챔버 내로 흐르기 전에 아르곤과 혼합된다.
[0039] 공간 ALD 프로세스의 실시예에서, 제1 반응성 가스 및 제2 반응성 가스(예를 들어, 질소 가스)는 반응 존에 동시에 전달되지만, 그러나 불활성 가스 커튼(curtain) 및/또는 진공 커튼에 의해 분리된다. 기판은 기판 상의 임의의 주어진 지점이 제1 반응성 가스 및 제2 반응성 가스에 노출되도록 가스 전달 장치에 대해 이동된다.
[0040] 하나 이상의 실시예들에서, 막(130)은 기판 표면(120), 피처(106)의 제1 측벽(112), 피처(106)의 제2 측벽(114), 및 피처(106)의 최하부 표면(108) 상에 형성된다. 일부 실시예들에서, 기판(100)의 막(130)은 막이 기판 상에 증착되기 전에 또는 증착되는 동안 가열된다. 막(130)은 적어도 300 ℃, 이를테면 300 ℃ 내지 약 1000 ℃, 이를테면 약 400 ℃ 내지 약 650 ℃, 이를테면 약 400 ℃ 내지 약 500 ℃, 이를테면 약 450 ℃의 온도에서 가열될 수 있다. 하나 이상의 실시예들에서, 증착 온도는 막 조성, 증착 방법, 프로세싱 챔버의 압력, 또는 이들의 조합에 기초하여 선택될 수 있다. 하나 이상의 실시예들에서, 막(130)을 형성하는 단계는 보이드 또는 갭(140)이 형성되게 한다. 보이드 또는 갭(140)은 제1 및 제2 측벽들(112, 114)에 실질적으로 평행하게 연장된다. 보이드 또는 갭(140)은 제1 갭 벽(144)과 제2 갭 벽(146) 사이의 거리에 의해 정의되는 갭 제1 폭(W1)을 갖는다. 보이드 또는 갭(140)의 폭(W1)은 보이드 또는 갭 길이를 따라 변한다. 갭 제1 폭(W1)은 보이드 또는 갭(140)의 길이를 따라 가장 큰 폭을 갖는 갭(140)의 부분을 지칭한다. 일부 실시예들에서, 제1 폭(W1)은 TEM에 의해 측정될 때 약 2 Å 내지 약 50 Å, 이를테면 약 2 Å 내지 약 20 Å, 이를테면 약 3 Å 내지 약 10 Å의 범위에 있다.
[0041] 일부 실시예들에서, 막(130)은 적어도 하나의 피처(106) 상에 등각으로(conformally) 형성된다. 본 명세서에 사용되는 바와 같이, "등각" 또는 "등각으로"라는 용어는 막의 평균 두께에 대해 1 % 미만의 변동을 갖는 두께로 노출된 표면들에 부착되어 이들을 균일하게 덮는 층을 지칭한다. 예를 들어, 1,000 Å 두께의 막은 두께의 변동들이 10 Å 미만일 것이다. 이러한 두께 및 변동은 에지들, 코너들, 측면들, 및 리세스(recess)들의 최하부를 포함한다. 예를 들어, 본 개시내용의 다양한 실시예들에서 ALD에 의해 증착된 등각 층은 복잡한 표면들 상에서 본질적으로 균일한 두께의 증착된 구역에 대한 커버리지를 제공할 것이다.
[0042] 일부 실시예들에서, 막(130)은 연속적인 막이다. 본 명세서에 사용되는 바와 같이, "연속적인"이라는 용어는 증착된 층 아래에 있는 재료를 드러내는 갭들 또는 베어 스팟(bare spot)들 없이 전체 노출된 표면을 덮는 층을 지칭한다. 연속적인 층은 막의 총 표면적의 약 1 % 미만의 표면적을 갖는 갭들 또는 베어 스팟들을 가질 수 있다.
[0043] 도 3 및 도 4를 참조하면, 하나 이상의 실시예들에서, 보이드 또는 갭(140)이 적어도 하나의 피처(106)의 폭 내에 형성된다. 보이드 또는 갭(140)은 막(130)의 직사각형 개구로서 예시된다. 그러나, 당업자들은 이것이 단지 예시적인 목적들을 위한 것임을 이해할 것이다. 보이드 또는 갭(140)의 형상 및 크기는 변할 수 있다.
[0044] 도 1 및 도 4를 참조하면, 하나 이상의 실시예들에서, 동작(206)에서, 막(130)이 처리된다. 하나 이상의 실시예들에서, 처리는 디바이스(100)를 플라즈마에 노출시키는 것을 포함한다. 하나 이상의 실시예들에서, 처리는 막(130) 및 보이드 또는 갭(140)을 플라즈마에 노출시키는 것을 포함한다. 하나 이상의 실시예들에서, 플라즈마는 질소(N2)를 포함한다. 일부 실시예들에서, 플라즈마는 막(130)이 금속이 풍부한 막이 되게 한다. 이론에 구속되도록 의도되지 않고, 플라즈마 처리는 막(130)에서 질소의 농도가 감소되게 하는 것으로 생각된다.
[0045] 도 4를 참조하면, 디바이스(100)가 플라즈마로 처리된 후, 보이드 또는 갭(140)의 폭은 제2 폭(W2)으로 변경된다. 하나 이상의 실시예들에서, 제2 폭은 제1 폭(W1)보다 작다. 보이드 또는 갭(140)은 제1 및 제2 측벽들(112, 114)에 실질적으로 평행하게 연장된다. 보이드 또는 갭(140)은 제1 갭 벽(144)과 제2 갭 벽(146) 사이의 거리에 의해 정의되는 갭 제2 폭(W2)을 갖는다. 보이드 또는 갭(140)의 제2 폭(W2)은 보이드 또는 갭 길이를 따라 변한다. 갭 제2 폭(W2)은 보이드 또는 갭(140)의 길이를 따라 가장 큰 폭을 갖는 갭(140)의 부분을 지칭한다. 일부 실시예들에서, 제2 폭(W2)은 TEM에 의해 측정될 때 약 2 Å 내지 약 50 Å, 이를테면 약 2 Å 내지 약 20 Å, 이를테면 약 3 Å 내지 약 10 Å의 범위에 있다.
[0046] 일부 실시예들에서, 동작(206)은 제1 프로세싱 챔버에서 발생한다. 일부 실시예들에서, 동작(206)은 제2 프로세싱 체적을 갖는 제2 프로세싱 챔버에서 발생한다. 그 위에 막(130)을 갖는 도 4에 묘사된 디바이스(100)는, 제2 프로세싱 체적을 갖고 질소 플라즈마에 노출되는 제2 프로세싱 챔버 내로 포지셔닝된다. 일부 실시예들에서, 기판(100)의 막(130)은 적어도 300 ℃, 이를테면 약 300 ℃ 내지 약 1000 ℃, 이를테면 약 400 ℃ 내지 약 650 ℃, 이를테면 약 400 ℃ 내지 약 500 ℃, 이를테면 약 450 ℃의 온도에서 가열된다. 일부 실시예들에서, 제2 프로세싱 체적은 대기압 미만으로 유지된다. 하나 이상의 실시예들에서, 동작(206)에서의 압력은 약 0.2 torr 내지 약 5 torr, 이를테면 약 0.3 torr 내지 약 5 torr, 이를테면 약 0.5 torr 내지 약 5 torr, 이를테면 약 2 torr 내지 약 4 torr, 이를테면 약 3 torr로 유지된다. 실시예에서, 제2 프로세싱 체적의 압력은 약 0.2 torr 내지 약 5 torr, 이를테면 약 0.3 torr 내지 약 5 torr, 이를테면 약 0.5 torr 내지 약 5 torr, 이를테면 약 2 torr 내지 약 4 torr, 이를테면 약 3 torr 이다. 일부 실시예들에서, 질소 라디칼이 플라즈마 소스에서 형성된다. 하나 이상의 실시예들에서, 플라즈마 소스는 원격 플라즈마 소스, 유도 결합 플라즈마 소스, 및 마이크로파 플라즈마 소스로부터 선택된다. 일부 실시예들에서, 플라즈마 소스는 무선 주파수(RF)와 같은 여기 소스를 포함한다. 동작(206)에서, 플라즈마 생성을 위한 RF 전력은 약 1 kW 내지 약 10 kW, 이를테면 약 5 kW 내지 약 9 kW, 이를테면 약 8 kW이다. 하나 이상의 실시예들에서, 플라즈마 생성을 위한 RF 전력은 약 10 kW, 약 9 kW, 약 8 kW, 약 7 kW, 약 6 kW, 약 5 kW, 약 4 kW, 약 3 kW, 약 2 kW, 및 약 1 kW를 포함하여, 약 11 kW 미만이다. 하나 이상의 실시예들에서, 질소 라디칼은 프로세싱 체적의 외부에서 형성되어 프로세싱 체적 내로 흐르거나, 또는 질소 라디칼은 프로세싱 체적 내부에 형성된다.
[0047] 프로세싱 체적 내부에 형성된 라디칼들의 경우, 너무 낮은 압력을 작동하면 이온 스퍼터링이 증가하여, 막 에지들 및/또는 코너들의 패싯팅(faceting) 또는 표면 변형을 유발한다는 것이 발견되었다. 프로세싱 체적으로부터 원격에서 형성된 라디칼들의 경우, 이온 스퍼터링은 문제가 되지 않는데, 왜냐하면 이들 프로세스들은 프로세싱 체적에 들어가기 전에 이온들을 스크리닝(screen)하는 이온 필터들을 포함하기 때문이다. 그러나, 프로세싱 체적 내부 또는 외부 모두에서 형성된 라디칼들의 경우, 라디칼 밀도가 낮은 압력들에서 제한되고, 이는 막 시임을 힐링(heal)하기 위해 사용되는 반응물들을 제한한다는 것이 밝혀졌다. 너무 높은 압력들에서 작동하면 플라즈마가 챔버에서 자체적으로 유지될 수 있는 능력에 영향을 준다. 따라서, 약 0.1 torr 내지 약 10 torr 범위, 또는 약 0.3 torr 내지 약 8 torr 범위의 작동 압력이 챔버 내에서 사용된다.
[0048] 질소 플라즈마 및 질소 라디칼은 질소(N2) 가스와 같은 질소 함유 가스로부터 형성된다. 막(130)은 약 100 초 내지 약 600 초, 이를테면 약 200 초 내지 약 400 초, 이를테면 약 300 초의 범위 동안 질소 플라즈마에 노출된다. 일부 실시예들에서, 질소 플라즈마는 제1 가스와 함께 프로세싱 챔버에 도입된다. 제1 가스는 수소(H2), 아르곤(Ar), 크립톤(Kr), 크세논(Xe), 질소(N2), 헬륨(He), 네온(Ne), 및 이들의 조합들 중 하나 이상으로부터 선택될 수 있다. 하나 이상의 실시예들에서, 질소 플라즈마는 약 0.1 표준 리터/분(slm) 내지 약 10 slm, 이를테면 약 1 slm 내지 약 6 slm, 이를테면 약 2 slm 내지 약 4 slm, 이를테면 약 3 slm, 또는 약 4 slm, 또는 약 5 slm의 유량으로 프로세싱 체적으로 도입된다. 질소 플라즈마는 제1 가스와 함께 프로세싱 체적으로 도입되고, 제1 가스는 아르곤 및 수소 가스를 포함할 수 있다. 일부 실시예들에서, 질소 함유 가스는 프로세싱 체적 내로 도입될 수 있고, 질소 함유 분자들은 RF 소스로 질소 함유 분자들에 에너지를 공급함으로써 질소 라디칼들로 해리될 수 있다.
[0049] 하나 이상의 실시예들에서, 아르곤 및/또는 수소와 같은 제1 가스의 성분들은 질소 분자들이 질소 라디칼들로 해리되는 것을 촉진할 수 있다. 적어도 하나의 예에서, 프로세싱 챔버 내로 흐르는 질소 플라즈마는 프로세싱 체적 내로 흐르는 총 가스의 체적 기준으로 약 40 % 내지 약 100 %의 범위에 있다. 일부 실시예들에서, 동작(206)에서, 아르곤 가스는 약 0.1 slm 내지 약 10 slm, 이를테면 약 1 slm 내지 약 6 slm, 이를테면 약 2 slm 내지 약 4 slm, 이를테면 약 3 slm, 또는 약 4 slm, 또는 약 5 slm 범위의 속도로 프로세싱 체적 내로 흐를 수 있다. 적어도 하나의 예에서, 동작(206)에서, 프로세싱 챔버 내로 흐르는 아르곤 가스는 동작(206)에서 프로세싱 체적 내로 흐르는 총 가스의 체적 기준으로 약 0 % 내지 약 50 %이다. 다른 실시예들과 조합될 수 있는 일부 실시예들에서, 동작(206)에서, 수소 가스는 약 0.1 slm 내지 약 5 slm, 이를테면 약 0.1 slm 내지 약 1 slm, 이를테면 약 0.2 slm 내지 약 0.5 slm, 이를테면 약 0.3 slm, 또는 약 0.4 slm, 또는 약 0.5 slm의 속도로 프로세싱 체적 내로 흐를 수 있다. 적어도 하나의 예에서, 프로세싱 챔버 내로 흐르는 수소 가스는 동작(206)에서 프로세싱 체적 내로 흐르는 총 가스의 체적 기준으로 약 0 % 내지 약 50 %이다.
[0050] 위의 양태들은 원격 플라즈마 소스를 사용하여 질소 라디칼들을 형성하는 것을 설명하지만, 질소 라디칼들은 직접 플라즈마를 사용하여 생성될 수도 있는 것으로 고려된다.
[0051] 도 1 및 도 5를 참조하면, 동작(208)에서, 디바이스(100)는 어닐링된다. 어닐링은 보이드 또는 갭(140)이 폐쇄되게 하여, 막(130)에 보이드 또는 갭이 실질적으로 없다. 이와 관련하여 사용되는 바와 같이, 용어 "보이드 또는 갭이 실질적으로 없는"이라 함은, 측벽들 사이의 막에 형성된 임의의 갭이 측벽의 단면적의 약 1 % 미만이라는 것을 의미한다. 하나 이상의 실시예들에서, 막(130)의 보이드 또는 갭(140)의 폭은 약 1 Å 미만이다. 특정 실시예들에서는, 투과 전자 현미경("TEM") 이미징 하에 보이드 또는 갭이 관찰되지 않는다.
[0052] 하나 이상의 실시예들에서, 막(130)을 어닐링하는 것은 급속 열 프로세싱(RTP) 프로세스를 포함하고, 여기서 기판은 약 550 ℃ 이상, 약 600 ℃ 이상, 약 650 ℃ 이상, 약 700 ℃ 이상, 약 750 ℃ 이상, 약 800 ℃ 이상, 약 850 ℃ 이상, 약 900 ℃ 이상, 약 950 ℃ 이상, 또는 약 1000 ℃ 이상의 온도를 포함하여, 약 500 ℃ 이상의 온도들에 적용된다. 일부 실시예들에서, 막(130)을 어닐링하는 것은 급속 열 프로세싱(RTP) 프로세스를 포함하고, 여기서 기판은 약 500 ℃ 내지 약 1050 ℃ 범위의 온도들에 노출된다. 하나 이상의 실시예들에서, 기판(100)은 약 10 초 내지 약 10분 범위의 시간의 기간 동안 어닐링된다.
[0053] 이론에 구속되도록 의도되지 않고, 막(130)을 고온 어닐링에 노출시키는 것은 막(130)의 결정/성장을 촉진함으로써 보이드 또는 갭(140) 폭의 "힐링" 및 감소를 허용하는 것으로 믿어진다.
[0054] 하나 이상의 실시예들에 따르면, 기판(100)은, 동작(210)에서, 어닐링 후에 프로세싱에 적용될 수 있다. 이 프로세싱은 동일한 챔버에서 또는 하나 이상의 개별 프로세싱 챔버들에서 수행될 수 있다.
[0055] 일부 실시예들에서, 기판은 추가 프로세싱을 위해 제1 챔버로부터 별도의 다음 챔버로 이동된다. 기판은 제1 챔버로부터 별도의 프로세싱 챔버로 직접 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동되고, 그 다음 별도의 프로세싱 챔버로 이동될 수 있다. 일부 실시예들에서, 금속 막의 증착 및 플라즈마 처리는 단일 챔버에서 행해질 수 있고, 그 다음 어닐링은 별도의 챔버에서 수행될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 통하는 다중 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 도구" 또는 "클러스터된 시스템" 등으로 지칭될 수 있다.
[0056] 일반적으로, 클러스터 도구는 기판 중심 찾기 및 배향, 탈기, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다중 챔버들을 포함하는 모듈식(modular) 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 도구는 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드록(load lock) 챔버들 사이에서 그리고 이들 중에서 기판들을 셔틀(shuttle)할 수 있는 로봇을 수용할 수 있다. 이송 챔버는 전형적으로 진공 상태로 유지되며, 기판들을 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 도구의 전방 단부에 포지셔닝된 로드록 챔버로 셔틀하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2 개의 잘 알려진 클러스터 도구들은 Centura® 및 Endura®이며, 이들 둘 모두 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. 그러나, 챔버들의 정확한 배열 및 조합은 본원에 설명된 바와 같은 프로세스의 특정 단계들을 수행하기 위한 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 순환 층 증착(CLD), 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전 세정, 화학 세정, RTP와 같은 열 처리, 플라즈마 질화, 탈기, 배향, 수산화 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 도구의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이, 대기 불순물들로 인한 기판의 표면 오염을 피할 수 있다.
[0057] 하나 이상의 실시예들에 따르면, 기판은 연속적으로 진공 또는 "로드록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌프 다운"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들 내에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들(예를 들어, 반응물)의 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는 반응물들(예를 들어, 반응물)이 증착 챔버로부터 이송 챔버 및/또는 추가 프로세싱 챔버로 이동하는 것을 방지하기 위해 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 흐름은 챔버의 출구에서 커튼을 형성한다.
[0058] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있고, 여기서 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고, 프로세싱되고 그리고 언로딩(unload)된다. 기판은 또한 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있으며, 여기서 다중 기판은 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 관련 컨베이어 시스템의 형상은 직선 경로 또는 곡선형 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는, 다중 기판들이 중심축을 중심으로 이동되고 캐러셀 경로(carousel path) 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0059] 프로세싱 동안, 기판은 가열되거나 또는 냉각될 수 있다. 이러한 가열 또는 냉각은 기판 지지체의 온도를 변화시키고 가열된 또는 냉각된 가스들을 기판 표면으로 흐르게 하는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지체는 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 히터(heater)/쿨러(cooler)를 포함한다. 하나 이상의 실시예들에서, 사용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키도록 가열되거나 또는 냉각된다. 일부 실시예들에서, 히터/쿨러는 기판 온도를 대류적으로 변화시키도록 기판 표면에 인접한 챔버 내에 포지셔닝된다.
[0060] 기판은 또한 프로세싱 동안 고정되거나 또는 회전될 수 있다. 회전하는 기판은 연속적으로 또는 개별 단계들로 (기판 축을 중심으로) 회전될 수 있다. 예를 들어, 기판은 전체 프로세스에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에 소량만큼 회전될 수 있다. 프로세싱 동안 기판을 (연속적으로 또는 단계들로) 회전시키는 것은, 예를 들어, 가스 흐름 기하학적 구조들의 국부적 변동성의 영향을 최소화함으로써 더 균일한 증착 또는 에칭을 생성하는 데 도움이 될 수 있다.
[0061] 본 개시내용의 추가 실시예들은 도 6에 도시된 바와 같이 설명된 방법들의 실시 및 디바이스들의 형성을 위한 프로세싱 도구들(900)에 관한 것이다. 클러스터 도구(900)는 복수의 측면들을 갖는 적어도 하나의 중앙 이송 스테이션(921, 931)을 포함한다. 로봇(925, 935)은 중앙 이송 스테이션(921, 931) 내에 포지셔닝되고, 로봇 블레이드(blade) 및 웨이퍼를 복수의 측면들 각각으로 이동시키도록 구성된다.
[0062] 클러스터 도구(900)는 중앙 이송 스테이션에 연결되는, 프로세스 스테이션들로도 지칭되는 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)을 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들과 격리된 별도의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 물리 기상 증착 챔버, 플라즈마 처리 챔버, 어닐링 챔버 등을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 도구에 따라 달라질 수 있으며, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다.
[0063] 도 6에 도시된 실시예에서, 클러스터 도구(900)의 전면에는 팩토리 인터페이스(factory interface)(950)가 연결되어 있다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면(951)에 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측에 도시되어 있고 언로딩 챔버(956)가 우측에 도시되어 있지만, 당업자들은 이것이 단지 하나의 가능한 구성을 나타내는 것임을 이해할 것이다.
[0064] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예를 들어 클러스터 도구(900)에서 프로세싱되는 기판들에 따라 변할 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 복수의 웨이퍼들이 웨이퍼 카세트(cassette) 내에 포지셔닝된 상태로 웨이퍼 카세트를 유지하도록 크기가 지정된다.
[0065] 로봇(952)은 팩토리 인터페이스(950) 내에 있고, 로딩 챔버(954)와 언로딩 챔버(956) 사이에서 이동할 수 있다. 로봇(952)은 웨이퍼를 로딩 챔버(954)의 카세트로부터 팩토리 인터페이스(950)를 통해 로드록 챔버(960)로 이송할 수 있다. 로봇(952)은 또한 웨이퍼를 로드록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956)의 카세트로 이송할 수 있다. 당업자들에 의해 이해되는 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예를 들어, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드록 챔버(960) 사이에서 웨이퍼들을 이송하는 제1 로봇, 및 로드록(962)과 언로딩 챔버(956) 사이에서 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[0066] 도시된 클러스터 도구(900)는 제1 섹션(920) 및 제2 섹션(930)을 갖는다. 제1 섹션(920)은 로드록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 내부에 포지셔닝된 적어도 하나의 로봇(925)을 갖는 제1 이송 챔버(921)를 포함한다. 로봇(925)은 또한 로봇식 웨이퍼 수송 기구로도 지칭된다. 제1 이송 챔버(921)는 로드록 챔버들(960, 962), 프로세스 챔버들(902, 904, 916, 918), 및 버퍼 챔버들(922, 924)에 대해 중앙에 로케이팅된다. 일부 실시예들의 로봇(925)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동할 수 있는 다중 암 로봇이다. 일부 실시예들에서, 제1 이송 챔버(921)는 하나 초과의 로봇식 웨이퍼 이송 기구를 포함한다. 제1 이송 챔버(921) 내의 로봇(925)은 제1 이송 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇식 기구의 원위 단부에 로케이팅된 웨이퍼 수송 블레이드 상에서 운반된다.
[0067] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예를 들어, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버들일 수 있다. 통과 챔버들(922, 924)은 예를 들어 제2 섹션(930)에서 프로세싱하기 전에 웨이퍼를 극저온 냉각하거나, 또는 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 사후-프로세싱을 허용하기 위해 사용될 수 있다.
[0068] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적절한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(990)는 중앙 프로세싱 유닛(CPU)(992), 메모리(994), 입력들/출력들(I/O)(996), 및 지원 회로들(998)을 포함하는 컴퓨터일 수 있다. 제어기(990)는 직접적으로, 또는 특정 프로세스 챔버 및/또는 지원 시스템 컴포넌트들과 관련된 컴퓨터들(또는 제어기들)을 통해 프로세싱 도구(900)를 제어할 수 있다.
[0069] 하나 이상의 실시예들에서, 제어기(990)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위한 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. 제어기(990)의 메모리(994) 또는 컴퓨터 판독 가능 매체는 비-일시적 메모리(예를 들어, 랜덤 액세스 메모리(RAM)), 읽기 전용 메모리(ROM), 플로피 디스크(floppy disk), 하드 디스크, 광학 저장 매체들(예를 들어, 컴팩트 디스크(compact disc) 또는 디지털 비디오 디스크(digital video disc)), 플래시 드라이브(flash drive), 또는 임의의 다른 형태의 디지털 스토리지(storage)(로컬 또는 원격)와 같은 용이하게 이용 가능한 메모리 중 하나 이상일 수 있다. 메모리(994)는 프로세싱 도구(900)의 파라미터들 및 컴포넌트들을 제어하기 위해 프로세서(CPU(992))에 의해 동작 가능한 명령어 세트를 보유할 수 있다.
[0070] 지원 회로들(998)은 통상적인 방식으로 프로세서를 지원하기 위해 CPU(992)에 결합된다. 이러한 회로들은 캐시(cache), 전력 공급기들, 클록(clock) 회로들, 입력/출력 회로부 및 서브시스템들 등을 포함한다. 하나 이상의 프로세스들은, 프로세서에 의해 실행되거나 또는 호출될 때, 프로세서가 본원에 설명된 방식으로 프로세싱 도구(900) 또는 개별 프로세싱 유닛들의 동작을 제어하게 하는 소프트웨어 루틴으로서 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 CPU(992)에 의해 제어되는 하드웨어로부터 원격에 로케이팅된 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0071] 본 개시내용의 프로세스들 및 방법들의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0072] 일부 실시예들에서, 제어기(990)는 방법을 수행하기 위해 개별 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(990)는 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결되어 이들을 작동하도록 구성될 수 있다. 예를 들어, 제어기(990)는 물리 기상 증착 챔버에 연결되어 이를 제어하도록 구성될 수 있다.
[0073] 프로세스는 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버가 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리(994)에 저장될 수 있다. 소프트웨어 루틴은 또한 프로세서에 의해 제어되는 하드웨어로부터 원격에 로케이팅된 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어에서 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0074] 일부 실시예들에서, 시스템 제어기(990)는 약 100 ℃ 내지 약 600 ℃ 범위의 온도에서 기판 상에 금속 막을 증착하기 위해 화학적 기상 증착 챔버를 제어하고, 기판 상의 금속 막을 처리하기 위해 원격 플라즈마 소스를 제어하는 구성을 갖고, 이어서 약 500 ℃ 내지 약 1050 ℃ 범위의 온도에서 기판을 어닐링하는 구성이 뒤따른다.
[0075] 하나 이상의 실시예들에서, 프로세싱 도구는, 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들과 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 증착 챔버, 플라즈마 처리 챔버, 원격 플라즈마 소스, 및 어닐링 챔버를 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기 ― 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성됨 ― 를 포함한다.
[0076] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0077] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하도록 의도된다.

Claims (20)

  1. 프로세싱 방법으로서,
    기판 표면 상에 금속 막을 형성하는 단계 ― 상기 기판 표면은 상부에 적어도 하나의 피처(feature)를 갖고, 상기 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 상기 금속 막은 상기 기판 표면, 상기 적어도 하나의 피처의 상기 제1 측벽, 상기 제2 측벽, 및 최하부 표면 상에 형성되고, 상기 금속 막은 상기 피처의 폭 내에 로케이팅(locate)된 보이드(void)를 가짐 ―;
    상기 금속 막을 플라즈마로 처리하는 단계; 및
    상기 금속 막을 어닐링하는 단계를 포함하는, 프로세싱 방법.
  2. 제1항에 있어서,
    상기 금속 막을 어닐링하는 단계는 상기 보이드를 폐쇄하고, 상기 금속 막에는 보이드가 실질적으로 없는, 프로세싱 방법.
  3. 제1항에 있어서,
    상기 금속 막은 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 크롬(Cr), 코발트(Co), 알루미늄(Al), 구리(Cu), 루비듐(Rb) 등 중 하나 이상으로부터 선택된 금속을 포함하는, 프로세싱 방법.
  4. 제1항에 있어서,
    상기 플라즈마는 질소를 포함하는, 프로세싱 방법.
  5. 제1항에 있어서,
    상기 플라즈마는 원격 플라즈마인, 프로세싱 방법.
  6. 제1항에 있어서,
    상기 플라즈마는 직접 플라즈마인, 프로세싱 방법.
  7. 제1항에 있어서,
    상기 금속 막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 티타늄 알루미늄 질화물(TiAlN), 니오븀 질화물(NbN), 바나듐 질화물(VN), 크롬 질화물(CrN), 루비듐 질화물(RbN) 등 중 하나 이상을 포함하는, 프로세싱 방법.
  8. 제7항에 있어서,
    상기 금속 막은 티타늄 질화물(TiN)을 포함하는, 프로세싱 방법.
  9. 제1항에 있어서,
    상기 금속 막을 형성하는 단계는 원자층 증착 프로세스를 포함하는, 프로세싱 방법.
  10. 제1항에 있어서,
    상기 피처는 약 10:1 이상의 종횡비를 갖는, 프로세싱 방법.
  11. 제1항에 있어서,
    상기 적어도 하나의 피처의 깊이는 약 50 nm 내지 약 100 nm 범위에 있는, 프로세싱 방법.
  12. 프로세싱 방법으로서,
    기판 상에 막 스택을 형성하는 단계 ― 상기 막 스택은 산화물 재료와 질화물 재료의 복수의 교번 층들을 포함하고, 상기 막 스택은 스택 두께를 가짐 ―;
    막 스택 표면의 최상부로부터 최하부 표면까지 일정 깊이로 연장되는 개구를 형성하기 위해 상기 막 스택을 에칭하는 단계 ― 상기 개구는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가짐 ―;
    상기 막 스택 상에 금속 막을 형성하는 단계 ― 상기 금속 막은 상기 막 스택 표면의 최상부, 상기 개구의 상기 제1 측벽, 상기 제2 측벽, 및 최하부 표면 상에 형성되고, 상기 금속 막은 상기 개구의 폭 내에 로케이팅된 보이드를 가짐 ―;
    상기 금속 막을 플라즈마로 처리하는 단계; 및
    상기 금속 막을 어닐링하는 단계를 포함하는, 프로세싱 방법.
  13. 제12항에 있어서,
    상기 금속 막을 어닐링하는 단계는 상기 보이드를 폐쇄하고, 상기 금속 막에는 보이드가 실질적으로 없는, 프로세싱 방법.
  14. 제12항에 있어서,
    상기 플라즈마는 질소를 포함하는, 프로세싱 방법.
  15. 제12항에 있어서,
    상기 플라즈마는 원격 플라즈마인, 프로세싱 방법.
  16. 제12항에 있어서,
    상기 플라즈마는 직접 플라즈마인, 프로세싱 방법.
  17. 제12항에 있어서,
    상기 금속 막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 티타늄 알루미늄 질화물(TiAlN), 니오븀 질화물(NbN), 바나듐 질화물(VN), 크롬 질화물(CrN), 루비듐 질화물(RbN) 등 중 하나 이상을 포함하는, 프로세싱 방법.
  18. 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 프로세싱 챔버로 하여금 동작들을 수행하게 하는 명령어들을 포함하는 비-일시적 컴퓨터 판독 가능 매체로서,
    상기 동작들은,
    기판 표면 상에 금속 막을 형성하는 것 ― 상기 기판 표면은 상부에 적어도 하나의 피처를 갖고, 상기 적어도 하나의 피처는 제1 측벽 및 제2 측벽에 의해 정의된 폭을 가지며, 상기 금속 막은 상기 기판 표면, 상기 적어도 하나의 피처의 상기 제1 측벽, 상기 제2 측벽 및 최하부 표면 상에 형성되고, 상기 금속 막은 상기 피처의 폭 내에 로케이팅된 보이드를 가짐 ―;
    상기 금속 막을 플라즈마로 처리하는 것; 및
    상기 금속 막을 어닐링하는 것을 포함하는, 비-일시적 컴퓨터 판독 가능 매체.
  19. 제18항에 있어서,
    상기 금속 막을 어닐링하는 것은 상기 보이드를 폐쇄하고, 상기 금속 막에는 보이드가 실질적으로 없는, 비-일시적 컴퓨터 판독 가능 매체.
  20. 제18항에 있어서,
    상기 플라즈마는 질소를 포함하는, 비-일시적 컴퓨터 판독 가능 매체.
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