KR20230002526A - 반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟 - Google Patents

반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟 Download PDF

Info

Publication number
KR20230002526A
KR20230002526A KR1020227037760A KR20227037760A KR20230002526A KR 20230002526 A KR20230002526 A KR 20230002526A KR 1020227037760 A KR1020227037760 A KR 1020227037760A KR 20227037760 A KR20227037760 A KR 20227037760A KR 20230002526 A KR20230002526 A KR 20230002526A
Authority
KR
South Korea
Prior art keywords
target
dlsts
layer
dimension
msts
Prior art date
Application number
KR1020227037760A
Other languages
English (en)
Other versions
KR102630496B1 (ko
Inventor
로이 볼코비치
리란 예루살미
라비브 요하난
마크 기노브커
Original Assignee
케이엘에이 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 케이엘에이 코포레이션 filed Critical 케이엘에이 코포레이션
Publication of KR20230002526A publication Critical patent/KR20230002526A/ko
Application granted granted Critical
Publication of KR102630496B1 publication Critical patent/KR102630496B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
    • G01B21/22—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant for measuring angles or tapers; for testing the alignment of axes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

웨이퍼 상의 기능 반도체 디바이스들의 제조에서 웨이퍼 상에 형성된 적어도 제1 층과 제2 층 사이의 오정합의 측정에 사용하기 위한 타겟 및 이를 사용하기 위한 방법으로서, 기능 반도체 디바이스들은 기능 디바이스 구조물(functional device structure)(FDST)들을 포함하며, 타겟은 복수의 측정 구조물(measurement structure)(MST)들 ― 복수의 MST들은 제1 층 및 제2 층의 일부임 ― 및 복수의 디바이스 유사 구조물(device-like structure)(DLST)들 ― 복수의 DLST들은 제1 층 및 제2 층 중 적어도 하나의 일부임 ― 을 포함하고, DLST들은 FDST들과 적어도 하나의 특성을 공유하며, MST들은 FDST들과 적어도 하나의 특성을 공유하지 않는다.

Description

반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟
관련 출원 참조
2020년 4월 15일에 출원된 미국 특허 가출원 제63/010,096호(발명의 명칭: INDIE OVERLAY TARGETS FOR ACCURACY AND DEVICE CORRELATION)가 참조되며, 이의 개시 내용이 본원에 원용되고 우선권이 주장된다.
또한, 본 출원의 주제와 관련된 본 출원인의 다음의 특허들 및 특허 출원들이 참조되며, 이의 개시 내용이 본원에 원용된다:
미국 특허 제7,608,468호(발명의 명칭: APPARATUS AND METHODS FOR DETERMINING OVERLAY AND USES OF SAME);
미국 특허 제7,804,994호(발명의 명칭: OVERLAY METROLOGY AND CONTROL METHOD);
미국 특허 제9,927,718호(발명의 명칭: MULTI-LAYER OVERLAY METROLOGY TARGET AND COMPLIMENTARY OVERLAY METROLOGY MEASUREMENT SYSTEMS);
미국 특허 제10,527,951호(발명의 명칭: COMPOUND IMAGING METROLOGY TARGETS);
유럽 특허 제1,570,232호(발명의 명칭: APPARATUS AND METHODS FOR DETECTING OVERLAY ERRORS USING SCATTEROMETRY);
2019년 4월 10일에 출원된 PCT 특허 출원 제PCT/US2019/026686호(발명의 명칭: MOIR
Figure pct00001
TARGET AND METHOD FOR USING THE SAME IN MEASURING MISREGISTRATION OF SEMICONDUCTOR DEVICES); 및
2019년 6월 4일에 출원된 PCT 특허 출원 제PCT/US2019/035282호(발명의 명칭: MISREGISTRATION MEASUREMENTS USING COMBINED OPTICAL AND ELECTRON BEAM TECHNOLOGY).
기술분야
본 발명은 일반적으로 반도체 디바이스의 제조에 있어서의 오정합의 측정에 관한 것이다.
반도체 디바이스의 제조에 있어서의 오정합의 측정을 위한 다양한 방법들 및 시스템들이 알려져 있다.
본 발명은 반도체 디바이스의 제조에 있어서의 오정합의 측정을 위한 개선된 방법들 및 시스템들을 제공하고자 하는 것이다.
따라서, 본 발명의 바람직한 실시예에 따르면, 웨이퍼 상의 기능 반도체 디바이스들 ― 기능 반도체 디바이스들은 기능 디바이스 구조물(functional device structure)(FDST)들을 포함함 ― 의 제조에서 웨이퍼 상에 형성된 적어도 제1 층과 제2 층 사이의 오정합의 측정에 사용하기 위한 타겟으로서, 복수의 측정 구조물(measurement structure)(MST)들 ― 복수의 MST들은 제1 층 및 제2 층의 일부임 ― 및 복수의 디바이스 유사 구조물(device-like structure)(DLST)들 ― 복수의 DLST들은 제1 층 및 제2 층 중 적어도 하나의 일부임 ― 을 포함하고, DLST들은 FDST들과 적어도 하나의 특성을 공유하며, MST들은 FDST들과 적어도 하나의 특성을 공유하지 않는, 타겟이 제공된다.
본 발명의 바람직한 실시예에 따르면, 적어도 하나의 특성은 통상적인 최소 치수의 크기 정도, 형상, 및 패킹 밀도의 크기 정도 중 적어도 하나를 포함한다.
본 발명의 실시예에서, DLST들은 제1층과 제2층 양자 상에 형성된다. 바람직하게는, DLST들은 MST들 사이에 형성된다. 본 발명의 바람직한 실시예에서, DLST들의 패킹 밀도는 0.5 초과이다.
본 발명의 바람직한 실시예에 따르면, 특성은 통상적인 최소 치수의 크기 정도이고, MST들의 통상적인 최소 치수 대 FDST들의 통상적인 최소 치수의 비가 적어도 1.7이며, DLST들의 통상적인 최소 치수 대 FDST들의 통상적인 최소 치수의 비가 0.5 내지 1.5이다.
본 발명의 바람직한 실시예에 따르면, 특성은 패킹 밀도의 크기 정도이고, MST들은 자신들 사이에 형성된 측정 공간(measurement space)(MSP)들을 규정하고, FDST들은 자신들 사이에서 형성된 기능 디바이스 공간(functional device space)(FDSP)들을 규정하며, DLST들은 자신들 사이에 디바이스 유사 공간(device-like space)(DLSP)들을 규정하고, MSP들의 통상적인 최소 치수 대 FDSP들의 통상적인 최소 치수의 비가 적어도 1.7이며, DLSP들의 통상적인 최소 치수 대 FDSP들의 통상적인 최소 치수의 비가 0.5 내지 1.5이다.
본 발명의 실시예에서, DLST들은 제1 층에 의해 규정되는 평면에 일반적으로 평행한 평면에서 MST들에 대해 회전된다.
본 발명의 실시예에서, MST들 각각은 복수의 세그먼트들 및 복수의 대응하는 세그먼트 공간들을 포함한다. 바람직하게는, 세그먼트들의 통상적인 최소 치수 대 DLST들의 통상적인 최소 치수의 비는 적어도 1.1이고, 세그먼트들 사이의 공간들의 통상적인 최소 치수 대 DLSP들 사이 공간들의 통상적인 최소 치수의 비가 적어도 1.1이다. 본 발명의 바람직한 실시예에서, DLST들은 제1 층에 의해 규정되는 평면에 일반적으로 평행한 평면에서 세그먼트들에 대해 회전된다.
본 발명의 바람직한 실시예에 따르면, 타겟은 웨이퍼의 다이 내에 형성되며, 다이는 기능 반도체 디바이스들을 포함한다. 대안적으로, 본 발명의 바람직한 실시예에 따르면, 타겟은 웨이퍼의 스크라이브 라인 내에 형성되며, 스크라이브 라인에는 일반적으로 기능 반도체 디바이스들이 없다.
본 발명의 바람직한 실시예에 따르면, MST들은 어드밴스드 이미징 계측 인-다이(advanced imaging metrology in-die)(AIMid) 타겟, 어드밴스드 이미징 계측(advanced imaging metrology)(AIM) 타겟, 박스-인-박스(Box-in-Box)(BiB) 타겟, 블러섬(blossom) 타겟, 모아레(Moir
Figure pct00002
) 타겟, 산란 계측 타겟, 전자 빔 타겟, 하이브리드 산란 계측-전자 빔 타겟, 하이브리드 이미징-전자 빔 타겟, 및 웨이퍼 상에 형성된 세 개 이상의 층들 사이의 오정합의 측정에 유용한 타겟 중 적어도 하나의 일부로서 형성된다.
또한, 본 발명의 다른 바람직한 실시예에 따르면, 기능 반도체 디바이스들 ― 기능 반도체 디바이스들은 기능 디바이스 구조물(functional device structure)(FDST)들을 포함함 ― 의 제조에서 웨이퍼 상에 형성된 적어도 하나의 제1 층과 적어도 하나의 제2 층 사이의 오정합을 측정하는 방법으로서, 복수의 측정 구조물(measurement structure)(MST)들 ― 복수의 MST들은 제1 층 및 제2 층의 일부임 ― 및 복수의 디바이스 유사 구조물(device-like structure)(DLST)들 ― 복수의 DLST들은 제1 층 및 제2 층 중 적어도 하나의 일부임 ― 을 포함하고, DLST들은 FDST들과 적어도 하나의 특성을 공유하며, MST들은 FDST들과 특성을 공유하지 않는 타겟이 형성된 웨이퍼를 제공하는 단계, 타겟을 오정합 측정 툴로 측정함으로써, 출력 신호를 생성하는 단계, 및 출력 신호를 분석함으로써, 타겟의 층들 사이의 오정합 값을 생성하는 단계를 포함하는, 오정합을 측정하는 방법이 제공된다.
바람직하게는, MST들은 오정합 계측 툴에 의해 해상 가능(resolvable)하고, MST들 사이의 공간들은 오정합 계측 툴에 의해 해상 가능하다. 본 발명의 실시예에서, DLST들은 오정합 계측 툴에 의해 해상 가능하지 않고, DLST들 사이의 공간들은 오정합 계측 툴에 의해 해상 가능하지 않다.
본 발명은 다음의 도면들과 관련하여 취해지는 하기의 상세한 설명으로부터 더 충분히 이해되고 인식될 것이다.
도 1은 본 발명의 타겟들을 포함하는 웨이퍼의 간략화된 일반적인 상면도이다.
도 2a 및 도 2b는 각각 본 발명의 타겟의 실시예의 간략화된 일반적인 상면도 및 확대도이며, 도 2b는 도 2a에서 원 B로 표시된 영역에 대응한다.
도 3은 본 발명의 타겟의 추가적인 실시예의 간략화된 일반적인 상면도이다.
도 4는 본 발명의 타겟의 다른 실시예의 간략화된 일반적인 상면도이다.
도 5는 본 발명의 타겟의 추가 실시예의 간략화된 일반적인 상면도이다.
도 6은 본 발명의 타겟의 다른 추가적인 실시예의 간략화된 일반적인 상면도이다.
도 7은 본 발명의 타겟의 또 다른 실시예의 간략화된 일반적인 상면도이다.
도 8은 본 발명의 타겟의 추가 실시예의 간략화된 일반적인 상면도이다.
도 1 내지 도 8을 참조하여 이하에서 설명되는 본 발명의 타겟들은 웨이퍼 상에 형성된 반도체 디바이스들의 상이한 층들 사이의 오정합을 측정하기 위한 시스템 및 방법에 바람직하게 사용되고, 통상적으로 반도체 디바이스들을 위한 제조 공정의 일부를 형성한다. 도 1 내지 도 8을 참조하여 이하에서 설명되는 시스템 및 방법에 의해 측정되는 오정합은 제조되는 반도체 디바이스들의 다양한 층들 사이의 오정합을 개선하기 위해 리소그래피와 같은 반도체 디바이스들을 위한 제조 공정의 부분들을 조정하는 데 사용될 수 있다.
도 1 내지 도 8을 참조하여 이하에서 설명되는 타겟들은 바람직하게는 웨이퍼 상에 반도체 디바이스들을 형성하는 동안, 웨이퍼의 적어도 두 개의 층들로 형성된 측정 구조물들을 포함한다. 타겟이 형성되는 층들은 서로 인접한 층들일 수 있지만, 반드시 그럴 필요는 없고, 50 nm 내지 10 ㎛ 초과의 높이로 분리될 수 있다. 적합한 오정합 툴 방사원과 각 층들 사이의 임의의 물질은 방사원에 의해 발생되는 방사선에 대해 적어도 부분적으로 투명하다.
통상적으로, 오정합 계측 툴은 도 1 내지 도 8을 참조하여 이하에서 설명되는 타겟들을 측정하고, 측정된 타겟에 대한 오정합 값을 반환한다. 측정된 타겟에 대한 오정합 값은 타겟들이 형성된 웨이퍼 상에 형성된 반도체 디바이스들의 오정합과 거의 동일한 것으로 가정된다. 이에 따라, 타겟에 대한 오정합 값은 타겟들과 반도체 디바이스들 양자를 형성하기 위해 사용되는 제조 툴을 조정하는 데 사용되어, 층들을 더 근접하게 정합시킨다.
이제 도 1을 참조하며, 도 1은 본 발명의 타겟들을 포함하는 웨이퍼의 간략화된 일반적인 상면도이다. 도 1에 도시된 일반적으로 평평한 표면은 x-y 평면을 규정하고, 도 1을 참조하여 이하에서 설명되는 모든 치수들은 x-y 평면에 일반적으로 평행한 평면 내의 치수들인 것임을 이해한다. 또한, 도 1은 축척에 맞게 도시된 것은 아님을 이해한다. 또한, 본 발명의 바람직한 실시예에서, 도시된 적어도 일부 피쳐들은 웨이퍼 상에 또한 형성되는 다른 구조물들에 의해 덮일 수 있고, 통상적으로 덮인다.
특히 도 1에서 보여지는 바와 같이, 웨이퍼(100)는 복수의 다이들(110)로 분할되며, 복수의 다이들(110)은 스크라이브 라인들(120)에 의해 분리된다. 통상적으로, 다이들(110) 내에는 전체 또는 부분적 기능 반도체 디바이스들(130) ― 이를테면, 특히 트랜지스터들, 트레이스 라인들, 다이오드들, 및 마이크로전자기계 시스템들(MEMS) 디바이스들 ― 이 형성된다. 기능 반도체 디바이스들(130)은 기능 디바이스 구조물(FDST)들(132)로 형성된다. FDST들(132)은 통상적으로 2 nm 내지 200 nm, 그리고 더 통상적으로 5 nm 내지 80 nm인 통상적인 최소 FDST 치수(DFDST)를 특징으로 한다. FDST들(132)은 주기적일 수 있지만, 반드시 그럴 필요는 없다. 또한, FDST들(132)은 특히 직사각형, 원형, 삼각형, 십자형, 정사각형 또는 다양한 각도로 함께 결합된 복수의 바들과 같은 통상적인 FDST 형상을 가진다.
FDST들(132)은 바람직하게는 복수의 대응하는 기능 디바이스 공간(FDSP)들(134)을 규정한다. FDSP들(134)은 통상적으로 2 nm 내지 200 nm, 그리고 더 통상적으로 5 nm 내지 80 nm인 통상적인 최소 FDSP 치수(DFDSP)를 특징으로 한다.
도 2a 내지 도 8을 참조하여 이하에서 상세히 설명되는 타겟들(150)은 기능 반도체 디바이스들(130)을 포함하는 다이들(110), 및 일반적으로 기능 반도체 디바이스(130)가 없는 스크라이브 라인들(120) 중 어느 하나 또는 양자 내에 형성될 수 있다.
이제 도 2a 내지 도 8을 참조하며, 도 2a 내지 도 8은 타겟들(150)의 다양한 실시예들의 간략화된 일반적인 상면도이다. 도 2a 내지 도 8에 도시된 일반적으로 평평한 표면들은 각각 x-y 평면을 규정하고, 도 2a 내지 도 8을 참조하여 이하에서 설명되는 모든 치수들은 x-y 평면에 일반적으로 평행한 평면 내의 치수들인 것임을 이해한다. 또한, 도 2a 내지 도 8은 축척에 맞게 도시된 것은 아님을 이해한다. 또한, 본 발명의 바람직한 실시예에서, 도시된 적어도 일부 피쳐들은 웨이퍼 상에 또한 형성되는 다른 구조물들에 의해 덮일 수 있고, 통상적으로 덮인다.
타겟들(150) 각각은 통상적으로 2,500 ㎛2 내지 10,000 ㎛2의 면적을 가진다. 도 2a 내지 도 8에서 보여지는 바와 같이, 각 타겟들(150)은 바람직하게는 복수의 측정 구조물(MST)들(202)을 포함한다. MST들(202)은 바람직하게는 복수의 대응하는 측정 공간(MSP)들(204)을 규정한다.
MST들(202)은 웨이퍼(100) 상에 형성된 제1 층(212)의 일부로서 형성되는 복수의 제1 MST들(210), 및 웨이퍼(100) 상에 형성된 제2 층(222)의 일부로서 형성되는 복수의 제2 MST들(220)을 포함한다. 제1 층(212)은 도 2a 내지 도 8에 도시된 x-y 평면에 일반적으로 평행한 평면을 규정함을 이해한다. 각 MST들(202)은 통상적인 최소 MST 치수(DMST)를 가진다. 바람직하게는, 통상적인 최소 MST 치수(DMST)는 10 nm 내지 1800 nm이다. 통상적인 최소 MST 치수(DMST)의 값은 MST들(202) 각각에 대해 동일하거나, MST들(202) 각각에 대해 상이할 수 있다. 바람직하게는 복수의 제1 MST들(210)은 모두 동일한 통상적인 최소 MST 치수(DMST) 값을 갖고, 복수의 제2 MST들(220)은 모두 동일한 통상적인 최소 MST 치수(DMST) 값을 가진다. 통상적인 최소 MST 치수(DMST)가 모든 MST들(202)에 대해 동일하지 않다면, DFDST와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 MST 치수(DMST)의 값은 통상적인 최소 MST 치수(DMST)의 평균 값을 지칭하는 것임을 이해한다.
본 발명의 일 실시예에서, MST들(202) 및 FDST들(132)은 ― 구조물의 통상적인 최소 치수의 크기 스케일을 특징짓는 ― 통상적인 최소 치수의 상이한 크기 정도를 특징으로 한다. 이러한 실시예에서, 통상적인 최소 MST 치수(DMST) 대 통상적인 최소 FDST 치수(DFDST)의 비는 바람직하게는 1.7 내지 5, 그리고 더 바람직하게는 2 내지 4.5, 그리고 더 바람직하게는 2.5 내지 4, 그리고 더욱 더 바람직하게는 3 내지 3.5이다.
또한, MST들(202)은 특히 직사각형, 원형, 삼각형, 십자형 또는 정사각형과 같은 통상적인 MST 형상을 가진다. 본 발명의 일 실시예에서, 통상적인 MST 형상과 통상적인 FDST 형상은 상이하다.
유사하게, MSP들(204)은 웨이퍼(100) 상에 형성된 제1 층(212)의 일부를 형성하는 복수의 제1 MSP들(224), 및 웨이퍼(100) 상에 형성된 제2 층(222)의 일부를 형성하는 복수의 제2 MSP들(226)을 포함한다. 각 MSP들(204)은 통상적인 최소 MSP 치수(DMSP)를 가진다. 바람직하게는, DMSP는 10 nm 내지 1800 nm이다. 통상적인 최소 MSP 치수(DMSP)의 값은 MSP들(204) 각각에 대해 동일하거나, MSP들(204) 각각에 대해 상이할 수 있다. 바람직하게는 복수의 제1 MSP들(224)은 모두 동일한 통상적인 최소 MSP 치수(DMSP) 값을 갖고, 복수의 제2 MSP들(226)은 모두 동일한 통상적인 최소 MSP 치수(DMSP) 값을 가진다. 통상적인 최소 MSP 치수(DMSP)가 모든 MSP들(204)에 대해 동일하지 않다면, DFDSP와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 MSP 치수(DMSP)의 값은 통상적인 최소 MSP 치수(DMSP)의 평균 값을 지칭하는 것임을 이해한다.
통상적인 최소 MST 치수(DMST)와 통상적인 최소 MSP 치수(DMSP)는 함께 MST들(202)의 패킹 밀도를 결정하며, 이는 주어진 영역 내에 얼마나 많은 MST(202)가 형성되는지를 특징짓는다. 유사하게, 통상적인 최소 FDST 치수(DFDST)와 통상적인 최소 FDSP 치수(DFDSP)는 함께 FDST들(132)의 패킹 밀도를 결정하며, 이는 주어진 영역 내에 얼마나 많은 FDST(132)가 형성되는지를 특징짓는다. 유사하게, 패킹 밀도의 크기 정도는 주어진 영역 내에 형성되는 다수의 구조물들의 크기 스케일을 특징짓는다.
본 발명의 일 실시예에서, MST들(202) 및 FDST들(132)은 패킹 밀도의 상이한 크기 정도를 특징으로 한다. 이러한 실시예에서, 통상적인 최소 MSP 치수(DMSP) 대 통상적인 최소 FDSP 치수(DFDSP)의 비는 바람직하게는 1.7 내지 5, 그리고 더 바람직하게는 2 내지 4.5, 그리고 더 바람직하게는 2.5 내지 4, 그리고 더욱 더 바람직하게는 3 내지 3.5이다.
본 발명의 특정한 특징은 MSP들(204) 내에 바람직하게는 복수의 디바이스 유사 구조물(device-like structure, DLST)들(230)이 형성된다는 것이다. 본 발명의 일 실시예에서, 특히 도 4 및 도 6에서 보여지는 바와 같이, DLST들(230)은 제1 MSP들(224) 내에만 형성된다. 본 발명의 다른 실시예에서, 특히 도 3에서 보여지는 바와 같이, DLST들(230)은 제2 MSP들(226) 내에만 형성된다. 본 발명의 또 다른 실시예에서, 특히 도 2a, 도 5, 도 7 및 도 8에서 보여지는 바와 같이, DLST들(230)은 제1 MSP들(224)과 제2 MSP들(226) 양자 내에 형성된다. 타겟들(150)의 특정 실시예들이 복수의 MSP들(224 및 226) 중 특정 하나 또는 양자 내에 형성된 DLST들(230)을 포함하는 것으로서 본원에서 도시되고 설명되었지만, 본원에서 설명되는 타겟(150)의 임의의 실시예는 MSP들(224) 내에만, MSP들(226) 내에만, 또는 MSP들(224)과 MSP들(226) 양자 내에 형성된 DLST들(230)로 형성될 수 있다. DLST들(230)은 주기적일 수 있지만, 반드시 그럴 필요는 없음을 이해한다. 또한, MSP들(224) 내에 형성된 DLST들(230)은 MSP들(226) 내에 형성된 DLST들(230)과 동일할 필요는 없음을 이해한다.
각 DLST들(230)은 통상적인 최소 DLST 치수(DDLST)를 가진다. 바람직하게는, 통상적인 최소 DLST 치수(DDLST)는 2 nm 내지 200 nm, 그리고 더 통상적으로 5 nm 내지 80 nm이다. 통상적인 최소 DLST 치수(DDLST)의 값은 DLST들(230) 각각에 대해 동일하거나, DLST들(230) 각각에 대해 상이할 수 있다. 통상적인 최소 DLST 치수(DDLST)가 모든 DLST들(230)에 대해 동일하지 않다면, DFDST와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 DLST 치수(DDLST)의 값은 통상적인 최소 DLST 치수(DDLST)의 평균 값을 지칭하는 것임을 이해한다.
본 발명의 바람직한 실시예에서, DLST들(230) 및 FDST들(132)은 ― 구조물의 통상적인 최소 치수의 크기 스케일을 특징짓는 ― 통상적인 최소 치수의 동일한 크기 정도를 특징으로 한다. 이러한 실시예에서, 통상적인 최소 DLST 치수(DDLST) 대 통상적인 최소 FDST 치수(DFDST)의 비는 바람직하게는 0.5 내지 1.5, 그리고 더 바람직하게는 0.6 내지1.4, 그리고 더 바람직하게는 0.7 내지 1.3, 그리고 더 바람직하게는 0.8 내지 1.2, 그리고 더욱 더 바람직하게는 0.9 내지 1.1이다.
또한, DLST들(230)은 특히 직사각형, 원형, 삼각형, 십자형 또는 정사각형과 같은 통상적인 DLST 형상을 가진다. 본 발명의 바람직한 실시예에서, 통상적인 DLST 형상은 특히 통상적인 FDST 형상과 유사하다. 이에 따라, 예를 들어, FDST들(132)이 일반적으로 원형인 FDST 형상을 가진다면, 본 발명의 바람직한 실시예에서, DLST들(230)은 일반적으로 원형인 DLST 형상을 가진다. 유사하게, 예를 들어, FDST들(132)이 문자 E와 유사한 FDST 형상을 가진다면, 본 발명의 바람직한 실시예에서, DLST들(230)은 문자 E과 유사한 DLST 형상을 가진다.
본 발명의 바람직한 실시예에서, 특히 도 4 및 도 7에서 보여지는 바와 같이, DLST들(230)은 제1 층(212)에 의해 규정되는 평면에 일반적으로 평행한 평면에서 MST들(202)에 대해 회전된다. 이에 따라, 이러한 실시예에서, DLST들(230)은 도 2a 내지 도 8에 도시된 x-y 평면에서 MST들(202)에 대해 회전된다. 도 4 및 도 7에 도시된 타겟들(150)의 실시예들만이 x-y 평면에 일반적으로 평행한 평면에서 MST들(202)에 대해 회전되는 DLST들(230)을 포함하는 것으로서 본원에서 도시되고 설명되었지만, 본원에서 설명되는 타겟(150)의 임의의 실시예는 x-y 평면에 일반적으로 평행한 평면에서 MST들(202)에 대해 회전되는 DLST들(230)로 형성될 수 있음을 이해한다. 유사하게, 도 4 및 도 7에 도시된 실시예들을 포함하여 본원에서 설명되는 타겟(150)의 임의의 실시예들은 x-y 평면에 일반적으로 평행한 평면에서 MST들(202)에 대해 회전되지 않는 DLST들(230)로 형성될 수 있다.
DLST들(230)은 바람직하게는 복수의 대응하는 디바이스 유사 공간(DLSP)들(240)을 규정한다. 각 DLSP들(240)은 통상적인 최소 DLSP 치수(DDLSP)를 가진다. 바람직하게는, 통상적인 최소 DLSP 치수(DDLSP)는 2 nm 내지 200 nm, 그리고 더 통상적으로 5 nm 내지 80 nm이다. 통상적인 최소 DLSP 치수(DDLSP)의 값은 DLSP들(240) 각각에 대해 동일하거나, DLSP들(240) 각각에 대해 상이할 수 있다. 통상적인 최소 DLSP 치수(DDLSP)가 모든 DLSP들(240)에 대해 동일하지 않다면, DFDSP와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 DLSP 치수(DDLSP)의 값은 통상적인 최소 DLSP 치수(DDLSP)의 평균 값을 지칭하는 것임을 이해한다.
통상적인 최소 DLST 치수(DDLST)와 통상적인 최소 DLSP 치수(DDLSP)는 함께 DLST들(230)의 패킹 밀도를 결정하며, 이는 주어진 영역 내에 얼마나 많은 DLST(230)가 형성되는지를 특징짓는다. 바람직하게는, DLST들(230)의 패킹 밀도는 0.5 초과이다.
본 발명의 바람직한 실시예에서, DLST들(230) 및 FDST들(132)은 패킹 밀도의 동일한 크기 정도를 특징으로 한다. 이러한 실시예에서, 통상적인 최소 DLSP 치수(DDLSP) 대 통상적인 최소 FDSP 치수(DFDSP)의 비는 바람직하게는 0.5 내지 1.5, 그리고 더 바람직하게는 0.6 내지1.4, 그리고 더 바람직하게는 0.7 내지 1.3, 그리고 더 바람직하게는 0.8 내지 1.2, 그리고 더욱 더 바람직하게는 0.9 내지 1.1이다. 이에 따라, DLST들(230)의 패킹 밀도의 크기 정도는 FDST들(132)의 팩킹 밀도의 크기 정도와 일반적으로 동일하다.
본 발명의 일 실시예에서, 특히 도 6, 도 7 및 도 8에서 보여지는 바와 같이, 각 MST들(202)은 일반적으로 일체형 요소이다. 본 발명의 다른 실시예에서, 특히 도 2b, 도 3 및 도 5에서 보여지는 바와 같이, 각 MST들(202)은 복수의 세그먼트들(252)로 형성된다. 세그먼트들(252)은 바람직하게는 복수의 대응하는 세그먼트 공간들(254)을 규정한다. 또한, 특히 도 4에서 보여지는 바와 같이, 일부 MST들(202)은 일반적으로 일체형일 수 있고, 다른 MST들(202)은 세그먼트들(252)로 형성될 수 있다. 타겟들(150)의 특정 실시예들은 일체형 MST들(202)을 갖는 것으로서 본원에서 도시 및 설명되고, 타겟들(150)의 특정 실시예들은 세그먼트들(252)을 포함하는 것으로서 본원에서 도시 및 설명되며, 타겟(150)의 특정 실시예는 일체형 MST들(202)과 세그먼트들(252) 양자를 포함하는 것으로서 도시되지만, 본원에서 설명되는 타겟(150)의 임의의 실시예는 일체형 MST들(202), 세그먼트들(252), 또는 일체형 MST들(202)과 세그먼트들(252)의 조합으로 형성될 수 있다.
본 발명의 일부 실시예들에서, 특히 도 3에서 보여지는 바와 같이, DLST들(230)은 세그먼트 공간들(254) 내에 형성된다.
각 세그먼트들(252)은 통상적인 최소 세그먼트 치수(DSEG)를 가진다. 바람직하게는, 통상적인 최소 세그먼트 치수(DSEG)는 10 nm 내지 300 nm, 그리고 더 통상적으로 50 nm 내지 100 nm이다. 통상적인 최소 세그먼트 치수(DSEG)의 값은 세그먼트들(252) 각각에 대해 동일하거나, 세그먼트들(252) 각각에 대해 상이할 수 있다. 통상적인 최소 세그먼트 치수(DSEG)가 모든 세그먼트들(252)에 대해 동일하지 않다면, DFDSP와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 세그먼트 치수(DSEG)의 값은 통상적인 최소 세그먼트 치수(DSEG)의 평균 값을 지칭하는 것임을 이해한다. 바람직하게는, 통상적인 최소 세그먼트 치수(DSEG) 대 통상적인 최소 DLST 치수(DDLST)의 비는 적어도 1.1, 그리고 더 바람직하게는 적어도 2이다.
또한, 세그먼트들(252)은 특히 직사각형, 원형, 삼각형, 십자형 또는 정사각형과 같은 통상적인 세그먼트 형상을 가진다. 본 발명의 바람직한 실시예에서, 통상적인 세그먼트 형상은 특히 통상적인 DLST 형상과 상이하다. 특히 더, 본 발명의 이러한 바람직한 실시예에서, 타겟(150)을 측정하기 위해 사용되는 적합한 오정합 툴은 통상적인 DLST 형상과 통상적인 세그먼트 형상 간을 쉽게 식별할 수 있다. 적합한 오정합 측정 툴은 예를 들어, Archer™ 750, ATL™ 100 또는 eDR7380™으로서 구현될 수 있으며, 이들 모두는 미국 캘리포니아주 밀피타스 소재의 KLA 코포레이션으로부터 입수 가능하다.
이에 따라, 예를 들어, DLST들(230)이 일반적으로 원형 DLST 형상을 가진다면, 본 발명의 바람직한 실시예에서, 세그먼트들(252)은 바람직하게는 도 3에서 보여지는 바와 같이, 정사각형과 같은 원형 이외의 세그먼트 형상을 가진다. 유사하게, 예를 들어, DLST들(230)이 일반적으로 직사각형 DLST 형상을 가진다면, 본 발명의 바람직한 실시예에서, 세그먼트들(252)은 직사각형이 아닌 세그먼트 형상을 가지며; 예를 들어, 세그먼트들(252)은 일반적으로 삼각형인 세그먼트 형상을 가질 수 있다.
본 발명의 바람직한 실시예에서, 특히 도 4에서 보여지는 바와 같이, DLST들(230)은 제1 층(212)에 의해 규정되는 평면에 일반적으로 평행한 평면에서 세그먼트들(252)에 대해 회전된다. 이에 따라, DLST들(230)은 도 2a 내지 도 8에 도시된 x-y 평면에 일반적으로 평행한 평면에서 세그먼트들(252)에 대해 회전된다. 도 4에 도시된 타겟(150)의 실시예만이 x-y 평면에 일반적으로 평행한 평면에서 세그먼트들(252)에 대해 회전되는 DLST들(230)을 포함하는 것으로서 본원에서 도시되고 설명되었지만, 본원에서 설명되는 타겟(150)의 임의의 실시예는 x-y 평면에 일반적으로 평행한 평면에서 세그먼트들(252)에 대해 회전되는 DLST들(230)로 형성될 수 있음을 이해한다. 유사하게, 도 4에 도시된 실시예를 포함하여 본원에서 설명되는 타겟(150)의 임의의 실시예들은 x-y 평면에 일반적으로 평행한 평면에서 세그먼트들(252)에 대해 회전되지 않는 DLST들(230)로 형성될 수 있다.
바람직하게는, 각 세그먼트 공간들(254)은 통상적인 최소 세그먼트 공간 치수(DSEGSP)를 가진다. 바람직하게는, 통상적인 최소 세그먼트 공간 치수(DSEGSP)는 10 nm 내지 300 nm, 그리고 더 통상적으로 50 nm 내지 100 nm이다. 통상적인 최소 세그먼트 공간 치수(DSEGSP)의 값은 세그먼트 공간들(254) 각각에 대해 동일하거나, 세그먼트 공간들(254) 각각에 대해 상이할 수 있다. 통상적인 최소 세그먼트 공간 치수(DSEGSP)가 모든 세그먼트 공간들(254)에 대해 동일하지 않다면, DDLSP와 같은 다른 치수들과 비교하여 참조될 때, 통상적인 최소 세그먼트 공간 치수(DSEGSP)의 값은 통상적인 최소 세그먼트 공간 치수(DSEGSP)의 평균 값을 지칭하는 것임을 이해한다. 바람직하게는, 통상적인 최소 세그먼트 공간 치수(DSEGSP) 대 통상적인 최소 DLSP 치수(DDLSP)의 비는 적어도 1.1, 그리고 더 바람직하게는 적어도 2이다.
본 발명의 바람직한 실시예에서, MST들(202) 및 MSP들(204)은 적합한 오정합 측정 툴에 의해 해상 가능한 반면, DLST들(230), DLSP들(240), 세그먼트들(252), 및 세그먼트 공간들(254)은 적합한 오정합 측정 툴에 의해 해상 가능하지 않다. 적합한 오정합 측정 툴은 예를 들어, Archer™ 750, ATL™ 100 또는 eDR7380™으로서 구현될 수 있으며, 이들 모두는 미국 캘리포니아주 밀피타스 소재의 KLA 코포레이션으로부터 입수 가능하다.
타겟(150)은 적합한 오정합 측정 툴을 사용하여 측정되도록 설계됨으로써, 출력 신호를 생성하고, 그 출력 신호를 분석하는 것은 바람직하게는 타겟(150)의 층들(212과 214) 사이의 오정합 값을 생성한다. 타겟(150)의 층들(212와 214) 사이의 오정합 값은 바람직하게는 기능 반도체 디바이스들(130) 중 적어도 일부 기능 반도체 디바이스들의 대응하는 층들(212와 214) 사이의 오정합 값으로서 사용되고, 바람직하게는 층들(212와 214) 사이의 오정합을 개선하기 위해 리소그래피와 같은 기능 반도체 디바이스(130)를 위한 제조 공정의 부분들을 조정하는 데 사용된다.
바람직하게는, 종래의 타겟들과 비교하여, 타겟(150)에 DLST들(230)을 포함시키는 것은 타겟(150)이 형성된 층들 사이의 물리적 오정합 및 기능 반도체 디바이스들(130)이 형성된 대응하는 층들 사이의 물리적 오정합의 유사성을 개선한다. 또한, 타겟(150)에 DLST들(230)을 포함시키는 것은 바람직하게는, 종래의 타겟들과 비교하여, 그 측정 시에 출력되는 오정합 값의 정확도를 개선한다. 이에 따라, 타겟(150)의 제1 층(212)과 제2 층(214) 사이에서 측정되는 오정합 값은 특히, 기능 반도체 디바이스들(130)의 대응하는 층들 사이의 오정합 값으로서 사용하기에 그리고 그 조정에 적합하다.
특히 더, DLST들(230)이 형성되는 제조 단계들은 FDST들(132)이 형성되는 제조 단계들과 본질적으로 동일하다. 이러한 제조 단계들은 특히 에칭, 퇴적, 및 평탄화 공정들을 포함할 수 있다. 타겟(150) 및 기능 반도체 디바이스들(130)은 그 안에 포함된 임의의 처리 에러들을 포함하는 본질적으로 동일한 제조 단계들을 거치므로, 타겟(150)이 형성되는 층들 사이의 오정합은 특히, 기능 반도체 디바이스들(130)이 형성되는 대응하는 층들 사이의 오정합과 유사하다. 이에 따라, 타겟(150)의 제1 층(212)과 제2 층(214) 사이에서 측정되는 오정합 값은 특히, 기능 반도체 디바이스들(130)의 대응하는 층들 사이의 오정합 값으로서 사용하기에 그리고 그 조정에 적합하다.
본 발명의 바람직한 실시예에서, 다수의 타겟들(150)은 웨이퍼(100) 상에 형성된다. 본 발명의 일 실시예에서, 웨이퍼, 통상적으로 실험 설계(design-of-experiment, DOE) 웨이퍼 상의 타겟들(150) 중 일부는 DOE 웨이퍼 상에 다른 타겟들(150)을 제조하기 위해 사용되는 제조 툴의 파라미터들로부터 의도적으로 벗어나는 제조 툴의 파라미터들을 사용하여 제조된다. 예를 들어, DOE 상의 타겟들(150) 중 일부는 통상적인 최소 MST 치수(DMST), 통상적인 최소 MSP 치수(DMSP), 통상적인 최소 DLST 치수(DDLST), 통상적인 가장 작은 DLSP 치수(DDLSP), 통상적인 최소 세그먼트 치수(DSEG), 통상적인 최소 세그먼트 공간 치수(DSEGSP), 통상적인 MST 형상, 통상적인 DLST 형상, 통상적인 세그먼트 형상, x-y 평면에 일반적으로 평행한 평면에서의 MST 배향, x-y 평면에 일반적으로 평행한 평면에서의 DLST 배향 또는 x-y 평면에 일반적으로 평행한 평면에서의 세그먼트 배향 중 적어도 하나에서 서로 상이하다. 이에 따라, DOE 웨이퍼 상의 다양한 타겟들(150)의 제1 층(212)과 제2 층(214) 사이의 오정합의 적합한 측정은 제조 공정 변동과 상관되는 데이터를 제공하고, 이에 따라 사용자가 DOE 웨이퍼를 형성하기 위해 사용되는 제조 툴의 파라미터들을 더 잘 조정할 수 있게 한다.
또한, 타겟(150)에 DLST들(230)을 포함시키는 것은 입사 방사선의 파장과 같은, 적합한 오정합 측정 툴에 의해 사용되는 측정 파라미터들의 함수로서 유의미한 방식으로 달라질 수 있는 오정합 데이터 출력을 생성함을 이해한다. 이에 따라, 타겟(150)의 제1 층(212)과 제2 층(214) 사이의 오정합을 측정 시에 제공되는 오정함 값은 종래의 타겟들의 층들 사이의 오정합을 측정 시에 제공된 오정합 값에 비해 특히 강력하고, 이에 따라 특히, 기능 반도체 디바이스들(130)의 대응하는 층들 사이의 실제 오정합 값으로서 사용하기에 그리고 그 조정에 적합하다.
또한, 타겟(150)에 DLST들(230)을 포함시키는 것은 바람직하게는, 종래의 타겟들과 함께 형성된 기능 반도체 디바이스들(130)의 제조 수율과 비교하여, 웨이퍼(100) 상에 형성된 기능 반도체 디바이스들(130)과 타겟들(150) 양자의 제조 수율을 증가시킨다. 특히 더, 타겟(150)에 DLST들(230)을 포함시키는 것은 타겟(150)과 연관된 치수들 및 피치들과 기능 반도체 디바이스들(130)과 연관된 치수들 및 피치들 사이의 불일치를 감소시킨다. 치수 및 피치 불일치 감소는 광학 근접 보정(optical proximity correction, OPC)과 같은 복합적 제조 설계를 개선한다. 이에 따라, 웨이퍼(100) 상에 형성된 기능 반도체 디바이스들(130) 및 타겟들(150)은 바람직하게는, 둘 다 종래의 타겟들과 함께 형성된 기능 반도체 디바이스들(130)의 제조 수율과 비교하여 개선된 제조 수율을 가진다.
특히 도 2a 및 도 2b에서 보여지는 바와 같이, 타겟(150)은 미국 특허 제10,527,951호(발명의 명칭: COMPOUND IMAGING METROLOGY TARGETS)에서 설명된 타겟들과 유사한 어드밴스드 이미징 계측(advanced imaging metrology, AIM) 타겟으로서 구현될 수 있다. 타겟(150)이 AIM 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 AIM 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 AIM 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 3에서 보여지는 바와 같이, 타겟(150)은 미국 특허 제10,527,951호(발명의 명칭: COMPOUND IMAGING METROLOGY TARGETS)에서 설명된 타겟들과 유사한 AIM 인-다이(AIMid) 타겟으로서 구현될 수 있다. 타겟(150)이 AIMid 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 AIMid 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 AIMid 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 4에서 보여지는 바와 같이, 타겟(150)은 미국 특허 제7,804,994호(발명의 명칭: OVERLAY METROLOGY AND CONTROL METHOD)에서 설명된 타겟들과 유사한 박스-인-박스(box-in-box, BiB) 타겟으로서 구현될 수 있다. 타겟(150)이 BiB 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 BiB 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 BiB 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 5에서 보여지는 바와 같이, 타겟(150)은 문헌 [C. P. Ausschnitt, J. Morningstar, W. Muth, J. Schneider, R. J. Yerdon, L. A. Binns, N. P. Smith, "Multilayer overlay metrology," Proc. SPIE 6152, Metrology, Inspection, and Process Control for Microlithography XX, 615210 (2006. 3. 24.)]에서 설명된 타겟들과 유사한 블러섬(blossom) 또는 마이크로 블러섬 타겟으로서 구현될 수 있다. 타겟(150)이 블러섬 또는 마이크로 블러섬 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 블러섬 또는 마이크로 블러섬 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 블러섬 또는 마이크로 블러섬 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 6에서 보여지는 바와 같이, 타겟(150)은 2019년 4월 10일에 출원된 PCT 특허 출원 제PCT/US2019/026686호(발명의 명칭: MOIR
Figure pct00003
TARGET AND METHOD FOR USING THE SAME IN MEASURING MISREGISTRATION OF SEMICONDUCTOR DEVICES)에서 설명된 타겟들과 유사한 모아레(Moir
Figure pct00004
) 타겟으로서 구현될 수 있다. 타겟(150)이 모아레 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 모아레 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 모아레 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 7에서 보여지는 바와 같이, 타겟(150)은 유럽 특허 제1,570,232호(발명의 명칭: APPARATUS AND METHODS FOR DETECTING OVERLAY ERRORS USING SCATTEROMETRY)에서 설명된 타겟들과 유사한 산란 계측 타겟으로서 구현될 수 있다. 타겟(150)이 산란 계측 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 산란 계측 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 산란 계측 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
특히 도 8에서 보여지는 바와 같이, 타겟(150)은 미국 특허 제7,608,468호(발명의 명칭: APPARATUS AND METHODS FOR DETERMINING OVERLAY AND USES OF SAME)에서 설명된 타겟들과 유사한 전자 빔 타겟으로서 구현될 수 있다. 타겟(150)이 전자 빔 타겟으로서 구현될 때, 타겟 피쳐들(202)은 함께 전자 빔 타겟을 형성하고, 디바이스 유사 피쳐들(230)이 종래 전자 빔 타겟에 통상적으로 존재하는 공간들(214 및 224) 내에 형성된다.
타겟(150)은 도 2a 내지 도 8에 도시된 타겟들 이외의 타겟으로서 추가적으로 구현될 수 있다는 것을 이해한다. 이러한 경우에, 타겟 피쳐들(202)은 함께 추가적인 실시예의 타겟을 형성하고, 디바이스 유사 피쳐들(230)은 추가적인 실시예에서 사용될 때 이러한 종래의 타겟에 통상적으로 존재하는 공간들(214 및 224)에 형성된다. 이러한 타겟은 특히, 2019년 6월 4일에 출원된 PCT 출원 제PCT/US2019/035282호(발명의 명칭: MISREGISTRATION MEASUREMENTS USING COMBINED OPTICAL AND ELECTRON BEAM TECHNOLOGY)에서 설명된 타겟들과 유사한 하이브리드 이미징-전자 빔 타겟 및 하이브리드 산란 계측 전자 빔 타겟, 및 미국 특허 제9,927,718호(발명의 명칭: MULTI-LAYER OVERLAY METROLOGY TARGET AND COMPLIMENTARY OVERLAY METROLOGY MEASUREMENT SYSTEMS)에서 설명된 타겟들과 유사한 웨이퍼(100)상에 형성된 세 개 이상의 층들 사이의 오정합의 측정에 유용한 타겟을 포함할 수 있다.
당업자는 본 발명이 위에서 구체적으로 제시되고 설명된 것에 제한되지 않는다는 것을 이해할 것이다. 본 발명의 범주는 상술한 다양한 피쳐의 조합들 및 하위 조합들 양자뿐만 아니라 이들의 변형을 포함하며, 이들 모두는 종래 기술에 있지 않다.

Claims (20)

  1. 웨이퍼 상의 기능 반도체 디바이스들의 제조에서 상기 웨이퍼 상에 형성된 적어도 제1 층과 제2 층 사이의 오정합의 측정에 사용하기 위한 타겟으로서, 상기 기능 반도체 디바이스들은 기능 디바이스 구조물(functional device structure)(FDST)들을 포함하며,
    상기 타겟은:
    복수의 측정 구조물(measurement structure)(MST)들 ― 상기 복수의 MST들은 상기 제1 층 및 상기 제2 층의 일부임 ―; 및
    복수의 디바이스 유사 구조물(device-like structure)(DLST)들 ― 상기 복수의 DLST들은 상기 제1 층 및 상기 제2 층 중 적어도 하나의 일부임 ―
    을 포함하고,
    상기 DLST들은 상기 FDST들과 적어도 하나의 특성을 공유하며,
    상기 MST들은 상기 FDST들과 상기 적어도 하나의 특성을 공유하지 않는 것인, 타겟.
  2. 제1항에 있어서,
    상기 적어도 하나의 특성은:
    통상적인 최소 치수의 크기 정도;
    형상; 및
    패킹 밀도의 크기 정도
    중 적어도 하나를 포함하는 것인, 타겟.
  3. 제1항 또는 제2항에 있어서, 상기 DLST들은 상기 제1층과 상기 제2층 양자 상에 형성된 것인, 타겟.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 DLST들은 상기 MST들 사이에 형성된 것인, 타겟.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 DLST들의 패킹 밀도가 0.5 초과인 것인, 타겟.
  6. 제1항에 있어서, 상기 특성은 통상적인 최소 치수의 크기 정도이고,
    상기 MST들의 통상적인 최소 치수 대 상기 FDST들의 통상적인 최소 치수의 비가 적어도 1.7이며,
    상기 DLST들의 통상적인 최소 치수 대 상기 FDST들의 상기 통상적인 최소 치수의 비가 0.5 내지 1.5인 것인, 타겟.
  7. 제1항에 있어서, 상기 특성은 패킹 밀도의 크기 정도이고, 상기 MST들은 자신들 사이에 형성된 측정 공간(measurement space)(MSP)들을 규정하고, 상기 FDST들은 자신들 사이에서 형성된 기능 디바이스 공간(functional device space)(FDSP)들을 규정하며, 상기 DLST들은 자신들 사이에 디바이스 유사 공간(device-like space)(DLSP)들을 규정하고,
    상기 MSP들의 통상적인 최소 치수 대 상기 FDSP들의 통상적인 최소 치수의 비가 적어도 1.7이며,
    상기 DLSP들의 통상적인 최소 치수 대 상기 FDSP들의 상기 통상적인 최소 치수의 비가 0.5 내지 1.5인 것인, 타겟.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 DLST들은 상기 제1 층에 의해 규정되는 평면에 일반적으로 평행한 평면에서 상기 MST들에 대해 회전되는 것인, 타겟.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 MST들 각각은:
    복수의 세그먼트들; 및
    복수의 대응하는 세그먼트 공간들
    을 포함하는 것인, 타겟.
  10. 제9항에 있어서, 상기 세그먼트들의 통상적인 최소 치수 대 상기 DLST들의 통상적인 최소 치수의 비가 적어도 1.1인 것인, 타겟.
  11. 제9항 또는 제10항에 있어서, 상기 세그먼트들 사이의 공간들의 통상적인 최소 치수 대 상기 DLSP들 사이 공간들의 통상적인 최소 치수의 비가 적어도 1.1인 것인, 타겟.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 DLST들은 상기 제1 층에 의해 규정되는 평면에 일반적으로 평행한 평면에서 상기 세그먼트들에 대해 회전되는 것인, 타겟.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 타겟은 상기 웨이퍼의 다이 내에 형성되며, 상기 다이는 상기 기능 반도체 디바이스들을 포함하는 것인, 타겟.
  14. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 타겟은 상기 웨이퍼의 스크라이브 라인 내에 형성되며, 상기 스크라이브 라인에는 일반적으로 상기 기능 반도체 디바이스가 없는 것인, 타겟.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 MST들은:
    어드밴스드 이미징 계측 인-다이(advanced imaging metrology in-die)(AIMid) 타겟;
    어드밴스드 이미징 계측(advanced imaging metrology)(AIM) 타겟;
    박스-인-박스(Box-in-Box)(BiB) 타겟;
    블러섬(blossom) 타겟;
    모아레(Moir
    Figure pct00005
    ) 타겟;
    산란 계측 타겟;
    전자 빔 타겟;
    하이브리드 산란 계측-전자 빔 타겟;
    하이브리드 이미징-전자 빔 타겟; 및
    상기 웨이퍼 상에 형성된 세 개 이상의 층들 사이의 오정합의 측정에 유용한 타겟
    중 적어도 하나의 일부로서 형성되는 것인, 타겟.
  16. 기능 반도체 디바이스들의 제조에서 웨이퍼 상에 형성된 적어도 하나의 제1 층과 적어도 하나의 제2 층 사이의 오정합을 측정하는 방법으로서, 상기 기능 반도체 디바이스들은 기능 디바이스 구조물(functional device structure)(FDST)들을 포함하며,
    상기 방법은:
    타겟이 형성된 상기 웨이퍼를 제공하는 단계;
    상기 타겟을 오정합 측정 툴로 측정함으로써, 출력 신호를 생성하는 단계; 및
    상기 출력 신호를 분석함으로써, 상기 타겟의 상기 층들 사이의 오정합 값을 생성하는 단계
    를 포함하며,
    상기 타겟은:
    복수의 측정 구조물(measurement structure)(MST)들 ― 상기 복수의 MST들은 상기 제1 층 및 상기 제2 층의 일부임 ―; 및
    복수의 디바이스 유사 구조물(device-like structure)(DLST)들 ― 상기 복수의 DLST들은 상기 제1 층 및 상기 제2 층 중 적어도 하나의 일부임 ―
    을 포함하며,
    상기 DLST들은 상기 FDST들과 적어도 하나의 특성을 공유하며,
    상기 MST들은 상기 FDST들과 상기 특성을 공유하지 않는 것인, 오정합을 측정하는 방법.
  17. 제16항에 있어서, 상기 MST들은 상기 오정합 계측 툴에 의해 해상 가능한(resolvable) 것인, 오정합을 측정하는 방법.
  18. 제16항 또는 제17항에 있어서, 상기 MST들 사이의 공간들이 상기 오정합 계측 툴에 의해 해상 가능한 것인, 오정합을 측정하는 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 상기 DLST들은 상기 오정합 계측 툴에 의해 해상 가능하지 않은 것인, 오정합을 측정하는 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 DLST들 사이의 공간들은 상기 오정합 계측 툴에 의해 해상 가능하지 않은 것인, 오정합을 측정하는 방법.
KR1020227037760A 2020-04-15 2020-06-25 반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟 KR102630496B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202063010096P 2020-04-15 2020-04-15
US63/010,096 2020-04-15
PCT/US2020/039475 WO2021211154A1 (en) 2020-04-15 2020-06-25 Misregistration target having device-scaled features useful in measuring misregistration of semiconductor devices

Publications (2)

Publication Number Publication Date
KR20230002526A true KR20230002526A (ko) 2023-01-05
KR102630496B1 KR102630496B1 (ko) 2024-01-29

Family

ID=78084586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227037760A KR102630496B1 (ko) 2020-04-15 2020-06-25 반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟

Country Status (7)

Country Link
US (1) US11532566B2 (ko)
EP (1) EP4111495A4 (ko)
JP (1) JP7369306B2 (ko)
KR (1) KR102630496B1 (ko)
CN (1) CN115428139B (ko)
TW (1) TW202205032A (ko)
WO (1) WO2021211154A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230005352A (ko) * 2020-05-05 2023-01-09 케이엘에이 코포레이션 고 지형 반도체 스택들에 대한 계측 타겟들

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020263391A1 (en) * 2019-06-26 2020-12-30 Kla Corporation Systems and methods for feedforward process control in the manufacture of semiconductor devices
US20220336292A1 (en) * 2021-04-19 2022-10-20 Nanya Technology Corporation Method of semiconductor overlay measuring and method of semiconductor structure manufacturing
US11703767B2 (en) * 2021-06-28 2023-07-18 Kla Corporation Overlay mark design for electron beam overlay
TWI809931B (zh) * 2022-04-08 2023-07-21 南亞科技股份有限公司 具有疊對標記之半導體元件結構的製備方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120059412A (ko) * 2010-11-30 2012-06-08 에이에스엠엘 네델란즈 비.브이. 측정 방법, 측정 장치 및 기판
KR20120092578A (ko) * 2009-08-31 2012-08-21 케이엘에이-텐코 코포레이션 웨이퍼 오버레이 능력과 조합된 레티클의 임계 치수 균일성 및 정합을 결정하는 독특한 마크 및 그 방법
KR20150024425A (ko) * 2012-06-26 2015-03-06 케이엘에이-텐코 코포레이션 디바이스형 산란측정 오버레이 타겟
KR20150132563A (ko) * 2013-03-20 2015-11-25 에이에스엠엘 네델란즈 비.브이. 마이크로구조체의 비대칭을 측정하는 방법 및 장치, 위치 측정 방법, 위치 측정 장치, 리소그래피 장치 및 디바이스 제조 방법
KR20160029088A (ko) * 2013-07-08 2016-03-14 케이엘에이-텐코 코포레이션 디자인 데이터를 사용하여 반도체 웨이퍼 상의 반복적인 결함을 검출하기 위한 방법 및 시스템
KR20190058133A (ko) * 2017-11-21 2019-05-29 삼성전자주식회사 오버레이 패턴을 갖는 반도체 소자

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068833B1 (en) * 2000-08-30 2006-06-27 Kla-Tencor Corporation Overlay marks, methods of overlay mark design and methods of overlay measurements
US7009704B1 (en) * 2000-10-26 2006-03-07 Kla-Tencor Technologies Corporation Overlay error detection
US7804994B2 (en) * 2002-02-15 2010-09-28 Kla-Tencor Technologies Corporation Overlay metrology and control method
US6778275B2 (en) * 2002-02-20 2004-08-17 Micron Technology, Inc. Aberration mark and method for estimating overlay error and optical aberrations
US6982793B1 (en) 2002-04-04 2006-01-03 Nanometrics Incorporated Method and apparatus for using an alignment target with designed in offset
AU2003298003A1 (en) * 2002-12-05 2004-06-30 Kla-Tencor Technologies Corporation Apparatus and methods for detecting overlay errors using scatterometry
US7608468B1 (en) * 2003-07-02 2009-10-27 Kla-Tencor Technologies, Corp. Apparatus and methods for determining overlay and uses of same
US7408642B1 (en) * 2006-02-17 2008-08-05 Kla-Tencor Technologies Corporation Registration target design for managing both reticle grid error and wafer overlay
US7616313B2 (en) * 2006-03-31 2009-11-10 Kla-Tencor Technologies Corporation Apparatus and methods for detecting overlay errors using scatterometry
JP2007324371A (ja) * 2006-06-01 2007-12-13 Ebara Corp オーバーレイ検査用オーバーレイマーク及びレンズ収差調査用マーク
JP2011155119A (ja) * 2010-01-27 2011-08-11 Hitachi High-Technologies Corp 検査装置及び検査方法
US9927718B2 (en) * 2010-08-03 2018-03-27 Kla-Tencor Corporation Multi-layer overlay metrology target and complimentary overlay metrology measurement systems
US8148232B2 (en) * 2010-08-11 2012-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark enhancement feature
US9093458B2 (en) * 2012-09-06 2015-07-28 Kla-Tencor Corporation Device correlated metrology (DCM) for OVL with embedded SEM structure overlay targets
US10935893B2 (en) * 2013-08-11 2021-03-02 Kla-Tencor Corporation Differential methods and apparatus for metrology of semiconductor targets
WO2015196168A1 (en) * 2014-06-21 2015-12-23 Kla-Tencor Corporation Compound imaging metrology targets
WO2016123552A1 (en) * 2015-01-30 2016-08-04 Kla-Tencor Corporation Device metrology targets and methods
NL2017466A (en) * 2015-09-30 2017-04-05 Asml Netherlands Bv Metrology method, target and substrate
US10451412B2 (en) * 2016-04-22 2019-10-22 Kla-Tencor Corporation Apparatus and methods for detecting overlay errors using scatterometry
JP6880184B2 (ja) * 2016-11-10 2021-06-02 エーエスエムエル ネザーランズ ビー．ブイ． スタック差を使用した設計及び補正
US10551749B2 (en) * 2017-01-04 2020-02-04 Kla-Tencor Corporation Metrology targets with supplementary structures in an intermediate layer
CN111316173B (zh) * 2017-11-29 2024-02-20 科磊股份有限公司 使用装置检验系统的叠加误差的测量
US10474040B2 (en) * 2017-12-07 2019-11-12 Kla-Tencor Corporation Systems and methods for device-correlated overlay metrology
JP2021511532A (ja) * 2018-01-12 2021-05-06 ケーエルエー コーポレイション 傾斜周期構造を有する計測ターゲット及び方法
US10446367B2 (en) * 2018-03-07 2019-10-15 Kla-Tencor Corporation Scan strategies to minimize charging effects and radiation damage of charged particle beam metrology system
US10579758B2 (en) * 2018-03-29 2020-03-03 Wipro Limited Method and system for implementation of user logic in a field programmable gate array device
CN112514039B (zh) * 2018-07-30 2024-03-29 科磊股份有限公司 减少装置覆盖误差
US11119416B2 (en) * 2018-08-14 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure and overlay error estimation
CN113330534B (zh) 2019-01-28 2023-01-13 科磊股份有限公司 莫尔标靶及其在测量半导体装置的偏移时的使用方法
KR20210120110A (ko) 2019-02-15 2021-10-06 케이엘에이 코포레이션 결합된 광학 및 전자빔 기술을 사용한 편심 측정

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120092578A (ko) * 2009-08-31 2012-08-21 케이엘에이-텐코 코포레이션 웨이퍼 오버레이 능력과 조합된 레티클의 임계 치수 균일성 및 정합을 결정하는 독특한 마크 및 그 방법
KR20120059412A (ko) * 2010-11-30 2012-06-08 에이에스엠엘 네델란즈 비.브이. 측정 방법, 측정 장치 및 기판
KR20150024425A (ko) * 2012-06-26 2015-03-06 케이엘에이-텐코 코포레이션 디바이스형 산란측정 오버레이 타겟
KR20150132563A (ko) * 2013-03-20 2015-11-25 에이에스엠엘 네델란즈 비.브이. 마이크로구조체의 비대칭을 측정하는 방법 및 장치, 위치 측정 방법, 위치 측정 장치, 리소그래피 장치 및 디바이스 제조 방법
KR20160029088A (ko) * 2013-07-08 2016-03-14 케이엘에이-텐코 코포레이션 디자인 데이터를 사용하여 반도체 웨이퍼 상의 반복적인 결함을 검출하기 위한 방법 및 시스템
KR20190058133A (ko) * 2017-11-21 2019-05-29 삼성전자주식회사 오버레이 패턴을 갖는 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230005352A (ko) * 2020-05-05 2023-01-09 케이엘에이 코포레이션 고 지형 반도체 스택들에 대한 계측 타겟들

Also Published As

Publication number Publication date
WO2021211154A1 (en) 2021-10-21
KR102630496B1 (ko) 2024-01-29
US20220013468A1 (en) 2022-01-13
TW202205032A (zh) 2022-02-01
US11532566B2 (en) 2022-12-20
CN115428139B (zh) 2024-04-12
JP2023522847A (ja) 2023-06-01
CN115428139A (zh) 2022-12-02
JP7369306B2 (ja) 2023-10-25
EP4111495A4 (en) 2024-04-10
EP4111495A1 (en) 2023-01-04

Similar Documents

Publication Publication Date Title
KR102630496B1 (ko) 반도체 디바이스의 오정합을 측정하는 데 유용한 디바이스 스케일 피쳐를 갖는 오정합 타겟
US9835447B2 (en) Periodic patterns and technique to control misalignment between two layers
US8143731B2 (en) Integrated alignment and overlay mark
US7616313B2 (en) Apparatus and methods for detecting overlay errors using scatterometry
KR101907245B1 (ko) 기판 분석 샘플링을 결정하기 위해 기판 기하학적 구조를 이용하기 위한 방법 및 디바이스
US7103497B2 (en) Position detecting device and position detecting method
US7477396B2 (en) Methods and systems for determining overlay error based on target image symmetry
US7808643B2 (en) Determining overlay error using an in-chip overlay target
US7258953B2 (en) Multi-layer registration and dimensional test mark for scatterometrical measurement
US20130120739A1 (en) Structure for critical dimension and overlay measurement
CN103488060B (zh) 确定光刻曝光离焦量的方法
US11640117B2 (en) Selection of regions of interest for measurement of misregistration and amelioration thereof
US20050244729A1 (en) Method of measuring the overlay accuracy of a multi-exposure process
US20230068016A1 (en) Systems and methods for rotational calibration of metrology tools
US20210356873A1 (en) Metrology method and apparatus therefor
US20060266953A1 (en) Method and system for determining a positioning error of an electron beam of a scanning electron microscope
JP2006108579A (ja) 寸法測定方法および半導体装置の製造方法
KR20050033687A (ko) 오버레이 측정방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant