KR20220166850A - 미세구조를 갖는 원자레벨의 평활소자 및 그 제조방법 - Google Patents

미세구조를 갖는 원자레벨의 평활소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 아래에서 위로의 순서로 기판, 점착재료, 기판 위에 위치한 제2 유전층, 미세구조, 제1 유전층을 포함하는 미세구조를 갖는 원자레벨의 평활소자를 제공하고, 여기서 제1 유전층의 표면은 원자레벨의 매끄러운 표면이다. 또한 미세구조를 갖는 원자레벨의 평활소자의 제조방법을 제공하여 기존의 미세구조 가공 공정에서 발생하는 피트 또는 버를 효과적으로 방지할 수 있다.

Description

미세구조를 갖는 원자레벨의 평활소자 및 그 제조방법
본 발명은 마이크로-나노 가공 기술분야에 관한 것으로, 구체적으로 미세구조를 갖는 원자레벨의 평활소자 및 그 제조방법에 관한 것이다.
오늘날의 기술이 부단히 발전함에 따라 컴퓨터 자기 헤드, 자기 디스크, 집적 회로 칩 등과 같은 원자레벨의 평활표면의 응용이 점점 더 광범위해지고 있다. 원자레벨의 평활표면이란 표면에 원자층 레벨을 초과하는 단차가 없는 표면을 의미하고, 원자레벨의 매끄러운 표면은 많은 우수한 특성을 가지며, 매우 낮은 기복은 매우 정밀한 제어가 가능하다.
이와 동시에 기술의 발전과 사람들의 요구에 따라, 소자의 소형화가 하나의 발전 추세로 되었다. 소자가 소형화됨에 따라, 마찰과 마모로 인한 손실도 점점 더 중요해지고, 예를 들어, 마이크로 모터인 경우, 세계 최초의 마이크로 모터는 제작된 후 약 1분 동안만 작동했지만 마모로 인해 고장났다. 한편, 소형화 소자에 전원을 공급하는 것도 중요한 연구 방향이다. 마찰식 나노발전기와 같은 기존의 소형발전기는 고유의 메커니즘의 제한으로 마찰과 마모를 필연적으로 일으키고 나아가 사용수명을 단축시키고, 기존의 소형발전기의 에너지 손실은 또한 발전기의 출력 전력을 제한한다. 극평활 기술을 마이크로 발전기에 적용하는 경우, 극평활하며 마모가 없는 특성, 마찰이 극히 적은 특성으로 인해 발전기의 사용수명과 출력 전력을 크게 향상시킬 수 있다.
정전용량식 극평활 발전기는 커패시터 발전 원리를 이용하며 극평활 특성을 결합한 새로운 형태의 마이크로 발전기이다. 이론적 계산의 관점으로 볼 때, 정전용량식 극평활 발전기는 그 발전효율이 매우 높고 전류밀도가 적어도 기존 마이크로 발전기의 최고밀도의 100배 이상이며 사용수명이 특별히 길어 큰 장점을 가진 미래형 마이크로 발전기이다. 그러나 정전용량식 극평활 발전기를 구현하기 위해, 미세구조를 갖는 넓은 면적(약 100×100μm2)의 원자레벨의 평활표면을 제조해야 한다.
평활표면을 제조하는 기존의 공정으로 에칭법, 희생층법, 직접 증착법 등이 있다. 그러나 미세구조와 평활표면은 이질적인 재료이므로, 재료의 경계부분에는 항상 일부 버(burr) 또는 피트(pit)가 있고, 그 기복은 약 수십 나노메터이며, 따라서, 최종적으로 미세구조를 가진 소자의 표면, 특히 가장자리에서 원자레벨의 평활한 표면을 형성할 수 없다. 상기 문제를 해결하기 위해, 또한 상술한 버(burr) 및 피트(pit) 문제를 추가로 해결하거나 매끄러운 표면을 얻기 위해 고정밀 연마 설비 및 기술적 수단이 필요하다. 그러나 연마 공정은 정밀 제어에 대한 요구가 높을 뿐만 아니라 장비 비용도 높기 때문에, 비교적 복잡하며 미세 구조를 갖는 소자에 원자 레벨의 매끄러운 표면을 형성하는 것도 어렵다. 따라서, 작동이 편리하고 버/피트와 같은 문제를 피할 수 있는 미세구조를 갖는 대면적 원자레벨의 평활소자의 제조 방법을 제공하는 것이 필요하다.
상기 문제를 해결하기 위해, 본 발명은 원자레벨의 평활도 및 낮은 층간력을 갖는 2차원 물질의 특성을 이용하여 외력의 작용하에서 기계적인 방식으로 기판과 2차원 재료를 박리하고, 피트 또는 버가 있을 수 있는 표면을 바닥면으로 사용하고, 점착재료를 통해 기판과 연결하는 것을 통해 기존 미세 가공 공정으로 인한 피트 또는 버를 효과적으로 방지하고, 산소 플라즈마 에칭을 통해 잔류한 2차원 재료를 바로 제거하여 미세구조를 갖는 원자레벨의 매끄러운 표면을 얻을 수 있다.
본 발명은 아래에서 위로의 순서로 기판, 점착재료, 기판 위에 위치한 제2 유전층, 미세구조, 제1 유전층을 포함하는 미세구조를 갖는 원자레벨의 평활소자를 제공하고, 여기서 제1 유전층의 표면은 직경이 1μm 내지 100μm인 원자레벨의 매끄러운 표면이고, 막의 아래에 미세구조가 있고; 미세구조는 제1 유전층 및 제2 유전층과 이질적인 재료이고, 미세구조와 유전층 사이는 반응하지 않고; 상기 원자레벨의 평활소자의 가장자리에는 버가 없고 내부의 적어도 10×10μm2의 범위 내에서 버 또는 피트가 없다.
본 발명은 미세구조를 갖는 원자레벨의 평활소자의 제조방법을 더 제공하고, 이는 먼저 2차원 재료를 형판으로 제1 유전층을 성장시켜 원자레벨의 평활막을 얻은 다음 막 위에 미세구조를 제조하고, 미세구조 위에 제2 유전층을 성장시켜 기판완 연결시키고, 기계적인 방식을 통해 2차원 재료를 박리하여 소량으로 잔류된 2차원 재료, 제1 유전층, 미세구조, 점착재료, 제2 유전층을 포함하는 기판을 얻고, 산소 플라즈마 에칭을 통해 기판 위에 소량으로 잔류된 2차원 재료를 제거하여 미세구조를 갖는 대면적의 원자레벨의 평활소자를 얻는다. 해당 제조 공정은 종래의 미세구조 가공으로 인한 가장자리 버 또는 피트를 효과적으로 피할 수 있으며 백 미크론 레벨의 대면적 원자레벨의 평활소자를 제조할 수 있다.
본 발명은 미세구조를 갖는 원자레벨의 평활소자의 제조방법을 제공하고, 이는,
2차원 재료의 표면에 제1 유전층을 성장시켜 원자레벨의 평활막을 얻는 단계(1);
제1 유전층 위에서 미세 가공을 통해 미세구조를 제조하여 얻는 단계(2);
미세구조 위에서 제2 유전층을 성장시키는 단계(3);
제2 유전층 위에 점착재료를 도포하는 단계(4);
점착재료를 통해 제2 유전층과 기판을 연결하는 단계(5);
기계적인 방식을 통해 2차원 재료를 박리하여 소량으로 잔류된 2차원 재료, 제1 유전층, 미세구조, 제2 유전층, 점착재료를 포함하는 기판를 얻는 단계(6);
산소 플라즈마 에칭을 통해 기판 위에 소량으로 잔류된 2차원 재료를 제거하는 단계(7);
미세구조를 갖는 원자레벨의 평활소자를 얻는 단계(8); 를 포함한다.
더 나아가, 상기 2차원 재료로서 그래핀 또는 고배향성 열분해 흑연(HOPG)을 사용한다.
더 나아가, 상기 제1 유전층, 제2 유전층은 바람직하게는 모두 절연층이고, 바람직하게는 산화실리콘 층일 수 있다.
더 나아가, 성장된 상기 제1 유전층, 제2 유전층은 모두 침적방법으로 제조하여 얻을 수 있다.
더 나아가, 상기 미세구조는 금속 전극이고 바람직하게는 Au, Cu, Ag이다.
더 나아가, 금속 전극의 두께는 10nm 내지 150nm이고, 바람직하게는 20nm 내지 50nm이다.
더 나아가, 접착 재료는 UV(자외선) 경화성 접착제 및 수지로부터 선택되는 하나 또는 두 개이다.
더 나아가, 상기 기판은 Si, SiC, SOI, 사파이어, 운모, 그래핀, 이황화몰리브덴 중 하나 또는 이들의 조합에서 선택된다.
더 나아가, 상기 원자레벨의 평활막의 직경은 1μm 내지 100μm이다.
(1) 본 발명은 이질 구조의 표면에 대해 연마 공정을 사용하지 않으며, 극평활 평활표면을 얻기 위해 초고 요구가 수요되는 연마 장비 및 가공 기술을 사용하는 것을 피한다.
(2) 본 발명은 원자레벨의 평활도 및 낮은 층간력을 갖는 2차원 물질의 특성을 이용하고, 층과 층 사이는 서로 분리될 수 있으며, 외력의 작용하에서 기계적인 방식으로 기판과 2차원 재료를 박리하는 과정에 2차원 재료가 필연적으로 전단되어 제1 유전층에 부착되는 것을 통해 수요되는 구조의 무결성을 보장하였고, 피트 또는 버가 있을 수 있는 표면을 바닥면으로 사용하고, 점착재료를 통해 기판과 연결하는 것을 통해 기존 미세 가공 공정으로 인한 피트 또는 버를 효과적으로 방지하고; 산소 플라즈마 에칭을 통해 잔류한 2차원 재료를 바로 제거할 수 있으며, 산소 플라즈마는 유전층과 반응하지도 타겟 막의 표면을 파손시키지도 않는다. 직경이 최대 100μm이고 막 아래에 미세구조를 갖는 원자레벨의 매끄럽고 평활한 소자를 얻는다. 본 발명의 제조 방법은 간단하고 편리하며, 기존의 미세구조 가공 공정에서 발생하는 피트 또는 버를 효과적으로 방지할 수 있다.
(3) 본 발명은 또한 2차원 재료의 표면의 원자레벨의 평탄도를 이용하였고, 즉 2차원 물질(예: 그래핀)이 얼마만큼의 평활표면을 가질 수 있으면, 이에 대응되게, 그 위에 성장되는 제1 유전체도 그 만큼의 평활표면을 가질 수 있기 때문에 일반 적용도가 광범위하다.
도 1은 본 발명의 막 아래에 미세구조를 갖는 원자레벨의 평활소자의 제조 공정 단계의 흐름 개략도이다.
도 2는 본 발명의 막 아래에 미세구조를 갖는 원자레벨의 평활소자를 제조하는 흐름 블록도이다.
도 3은 기존 공정으로 미세구조를 갖는 소자를 제조하는 흐름 블록도이다.
도 4는 기존의 에칭법으로 원자레벨의 평활소자 제조하여 발생하는 버 및 피트의 개략도이다.
도 5는 기존의 에칭법으로 얻은 소자 표면의 AFM 스캔 단면도이다.
실시예: 막 아래에 금속 전극을 갖는 원자레벨의 평활소자를 제조
도 1의 단계(8)에 도시된 구조는 본 실시예에서 금속 전극을 갖는 원자레벨의 평활소자이고, 해당 소자는 아래에서 위로의 순서로 사파이어 기판, UV(자외선) 경화성 접착제, 기판 위에 위치한 제2 산화실리콘 층, 응용 수요에 따라 배열된 Au 전극, 제1 산화실리콘 층을 포함하고, 여기서 제1 산화실리콘 층의 표면은 직경이 1um 내지 100um인 원자레벨의 매끄러운 표면이고, 제1 산화물 층 아래의 Au 전극 어레이는 제1 이산화규소 층 및 제2 이산화규소 층과 반응하지 않고, 상기 원자레벨의 평활소자의 가장자리에는 버가 없고 내부의 적어도 10μm×10μm의 범위 내에는 돌기 또는 피트가 없다.
도 1 및 도 2를 결합하여 본 발명의 실시예의 소자의 제조방법에 대해 설명하며, 절연 유전 재료로서 산화실리콘, 금속 전극으로서 Au, 점착제로서 UV(자외선) 경화성 접착제, 기판으로서 사파이어를 사용한 경우를 예로 든다. 도 1에 도시된 바와 같이, 먼저 HOPG를 해리시켜 새로운 평활표면을 얻고; 다음 새로운 표면에 두께가 100nm인 한 층의 제1 유전층 산화실리콘을 저온에서 성장시키고; 다음 산화실리콘 위에 전극 간격이 6μm이고 6×6×0.2μm3인 Au 전극 어레이와 같은 정전용량식 극평활 발전기의 금속 극판을 제조하고; 다음 Au 전극 어레이를 완전히 덮을 수 있도록, 두께가 500nm인 제2 유전층 산화실리콘을 저온에서 성장시키고; 다음 제2 유전층 산화실리콘 표면에 UV(자외선) 경화성 접착제를 한 방울을 떨구고, 접착제의 두께가 약 100μm가 되도록 스핀코터로 균일하게 접착시키고; 다음 HOPG와 같은 크기의 두께가 1mm인 사파이어 시트로 UV(자외선) 경화성 접착제를 덥고, 자외선 램프로 조사하여 양자를 접착시키고 1min 조사한 후 UV(자외선) 경화성 접착제를 경화시키며; HOPG는 층 형상의 재료로서 층간 해리 에너지가 낮으므로, 기계적 박리 방법을 사용하여 HOPG와 사파이어를 해리하는 경우, UV(자외선) 경화성 접착제, 제2 유전층 산화실리콘, Au 전극, 제1 유전층 산화실리콘 박막 및 HOPG의 일부는 사파이어에 남아있게 되므로, 마지막으로 O2--Plasma을 사용하여 사파이어에 잔류된 HOPG를 충격시키며, 충격 시간은 잔류된 HOPG의 두께에 따라 결정된다. 또한, O2-는 산화실리콘과 반응하지 않으므로, HOPG를 제거하면 막 아래에 금속 전극을 갖는 대면적의 원자레벨의 평활소자를 얻을 수 있다. 원자간력 현미경(AFM)으로 관찰하면 소자 표면은 원자레벨로 매끄럽고 평활하다.
본 발명은 막 아래에 미세구조를 가진 대면적의 원자레벨의 평활소자를 제조하여 얻으며, 그 직경은 100μm에 도달할 수 있다. 제조 방법은 간단하고 편리하며, 종래의 미세구조 가공 공정에서 발생하는 피트 또는 버를 효과적으로 방지할 수 있다. 이질 구조의 표면에 대해 연마 공정을 사용하지 않아도 되므로, 극평활 평활표면을 얻기 위해 초고 요구가 수요되는 연마 장비 및 가공 기술을 사용하는 것을 피할 수 있으므로 광범위한 적용성을 갖는다.
비교예: 기존의 에칭법으로 금속 전극을 갖는 소자를 제조
도 3, 도 4 및 도 5를 결합하여 본 발명의 비교예의 제조방법 및 그 효과에 대해 설명하며, 기판으로서 산화실리콘, 금속 전극으로서 Au를 사용한 경우를 예로 든다. 도 3은 기존 공정으로 미세구조를 갖는 소자를 제조하는 것을 나타내는 흐름 블록도이다. 먼저, 실리콘 산화물 기판에 한 층의 포토레지스트를 스핀코팅한 다음 마스크를 사용하여 포토레지스트로 코팅된 기판을 노출시키고, 다음 현상액을 사용하여 노출된 포토레지스트를 씻어내어 후속 금속 전극의 패턴을 형성하고; 다음, 포토리소그래피를 수행하여 산화실리콘실 기판 위의 금속 전극 패턴의 산화실리콘을 제거하고, 즉 빈(vacancy) 금속 전극 패턴을 미리 에칭하고; 다음 빈 산화실리콘 위에 Au를 증착하고, 증착 두께는 에칭 두께와 거의 동일하며; 다음 박리를 수행하고, 즉 아세톤 등 용액을 사용하여 포토레지스트와 반응하여 포토레지스트 및 포토레지스트 위에 증착된 Au를 제거하고; 다음 Au 및 산화실리콘을 덮도록 기판 상에 한 층의 산화실리콘의 절연층을 성장시킨다.
도 4는 기존의 에칭법으로 원자레벨의 평활소자 제조하여 발생하는 버 및 피트의 개략도이다. Au와 산화실리콘 기판에 대한 성장된 산화실리콘의 흡착이 다르고, 양자 위에서 성장된 산화실리콘의 성장 속도도 다르기 때문에, Au와 산화실리콘 기판의 경계부분에는 항상 일부 버(burr) 또는 피트(pit)가 있고, 도 5에 도시된 바와 같이, 그 기복은 약 수십 나노메터이며, 따라서, 최종적으로 미세구조를 가진 소자의 표면, 특히 가장자리에서 원자레벨의 평활한 표면을 형성할 수 없다. 즉, 해당 이질적인 재료층 자체가 원자레벨의 평활도의 요구를 충족하기 어렵고, 따라서 막 아래에 미세구조를 갖는 원자레벨의 평활소자를 실현하기 어렵다. 따라서, 기존의 일반적인 공정 수단의 관점에서, 상술한 수십 나노미터의 돌기 또는 버를 해결하는 것은 어렵기 때문에, 원자레벨의 평활표면의 요구를 충족하지 못한다.
위의 설명은 본 발명의 바람직한 실시예일 뿐이고, 본 발명의 청구범위에 따라 이루어진 모든 균등한 변경 및 수정은 모두 본 발명의 청구범위에 포함되어야 한다.

Claims (10)

  1. 순차적으로 기판, 점착재료, 기판 위에 위치한 제2 유전층, 미세구조, 제1 유전층을 포함하는 미세구조를 갖는 원자레벨의 평활소자에 있어서,
    상기 제1 유전층의 표면은 원자레벨의 매끄러운 표면인 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자.
  2. 제1 항에 있어서,
    상기 원자레벨의 매끄러운 표면의 직경은 1μm 내지 100μm이고; 바람직하게는, 상기 미세구조는 제1 유전층 및 제2 유전층과 이질적인 재료이고, 미세구조와 유전층 사이는 반응하지 않고; 상기 원자레벨의 평활소자의 가장자리에는 버가 없고, 상기 원자레벨의 평활소자의 내부의 적어도 10μm×10μm의 범위 내에서 버 또는 피트가 없는 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 유전층의 두께는 2nm 내지 100nm이고, 상기 제1 유전층 및 상기 제2 유전층은 바람직하게는 모두 절연층이고, 더욱 바람직하게는 산화실리콘 층이고, 바람직하게는 침적방법으로 제조하여 얻는 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자.
  4. 제1 항 또는 제2 항에 있어서,
    상기 미세구조는 금속 전극이고, 바람직하게는 Au, Cu, Ag이고; 금속 전극의 두께는 바람직하게는 10nm 내지 150nm이고, 더욱 바람직하게는 20nm 내지 50nm인 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자.
  5. 제1 항에 따른 미세구조를 갖는 원자레벨의 평활소자의 제조방법에 있어서,
    2차원 재료의 표면에 제1 유전층을 성장시켜 원자레벨의 평활막을 얻는 단계(1);
    제1 유전층 위에서 미세 가공을 통해 미세구조를 제조하여 얻는 단계(2);
    미세구조 위에서 제2 유전층을 성장시키는 단계(3);
    제2 유전층 위에 점착재료를 도포하는 단계(4);
    점착재료를 통해 제2 유전층과 기판을 연결하는 단계(5);
    2차원 재료를 박리하여, 소량으로 잔류된 2차원 재료, 제1 유전층, 미세구조, 제2 유전층, 점착재료를 포함하는 기판를 얻는 단계(6);
    산소 플라즈마 에칭을 통해 기판 위에 소량으로 잔류된 2차원 재료를 제거하는 단계(7);
    미세구조를 갖는 원자레벨의 평활소자를 얻는 단계(8); 를 포함하는 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
  6. 제5 항에 있어서,
    바람직하게는 상기 2차원 재료로서 그래핀 또는 고배향성 열분해 흑연을 사용하고, 상기 제1 유전층 및 상기 제2 유전층은 바람직하게는 모두 절연층이고, 더욱 바람직하게는 산화실리콘 층이며, 바람직하게는 침적방법으로 제조하여 얻는 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
  7. 제5 항 또는 제6 항에 있어서,
    상기 미세구조는 금속 전극이고, 바람직하게는 Au, Cu, Ag이며, 더욱 바람직하게 금속 전극의 두께는 10nm 내지 150nm이고, 더욱 바람직하게는 20nm 내지 50nm인 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
  8. 제5 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 접착 재료는 자외선 경화성 접착제 및 수지로부터 선택되는 하나 또는 두 개인 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
  9. 제5 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 기판은 Si, SiC, SOI, 사파이어, 운모, 그래핀, 이황화몰리브덴 중 하나 또는 이들의 조합에서 선택되는 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
  10. 제4 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 원자레벨의 평활막의 직경은 1μm 내지 100μm인 것을 특징으로 하는 미세구조를 갖는 원자레벨의 평활소자의 제조방법.
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