KR20220156066A

KR20220156066A - 기판 프로세싱 시스템들에서의 중간-링 부식 보상

Info

Publication number: KR20220156066A
Application number: KR1020227036594A
Authority: KR
Inventors: 후이 링 한; 시타라만 라마찬드란
Original assignee: 램 리써치 코포레이션
Priority date: 2020-03-23
Filing date: 2020-03-23
Publication date: 2022-11-24
Also published as: US20230162953A1; CN115315775A; JP2023527630A; JP7466686B2; WO2021194470A1

Abstract

기판 프로세싱 시스템은 기판 프로세싱 시스템 내 반도체 기판의 프로세싱 동안 반도체 기판을 지지하기 위한 기판 지지 어셈블리를 포함한다. 제 1 에지 링이 기판 지지 어셈블리 둘레에 배치된다. 제 1 에지 링은 기판 지지 어셈블리에 대해 이동 가능하다. 제 2 에지 링이 기판 지지 어셈블리 둘레에 그리고 제 1 에지 링 아래에 배치된다. 제어기는 제 1 에지 링 및 제 2 에지 링의 부식에 기초하여 제 1 에지 링의 높이를 보상하도록 구성된다.

Description

기판 프로세싱 시스템들에서의 중간-링 부식 보상

본 개시는 일반적으로 기판 프로세싱 시스템들에 관한 것이고, 보다 구체적으로 기판 프로세싱 시스템들에서 중간-링 부식 (erosion) 보상에 관한 것이다.

본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 (admit) 않는다.

기판 프로세싱 시스템은 통상적으로 반도체 웨이퍼들과 같은 기판들의 증착, 에칭 및 다른 처리들을 수행하기 위한 복수의 프로세싱 챔버들 (또한 프로세스 모듈들로 지칭됨) 을 포함한다. 기판 상에서 수행될 수도 있는 프로세스들의 예들은 이에 제한되는 것은 아니지만, 플라즈마 강화된 화학적 기상 증착 (plasma enhanced chemical vapor deposition; PECVD), 화학적 강화된 플라즈마 기상 증착 (chemically enhanced plasma vapor deposition; CEPVD) 및 스퍼터링 (sputtering) 물리적 기상 증착 (physical vapor deposition; PVD), 원자 층 증착 (atomic layer deposition; ALD), 및 플라즈마 강화된 ALD (plasma enhanced ALD; PEALD) 를 포함한다. 기판 상에서 수행될 수도 있는 프로세스들의 부가적인 예들은 이에 제한되는 것은 아니지만, 에칭 (예를 들어, 화학적 에칭, 플라즈마 에칭, 반응성 이온 에칭, 등) 프로세스 및 세정 프로세스를 포함한다.

프로세싱 동안, 기판은 기판 프로세싱 시스템의 프로세싱 챔버의 페데스탈, 정전 척 (electrostatic chuck; ESC), 등과 같은 기판 지지부 상에 배치된다. 컴퓨터-제어된 로봇은 통상적으로 기판들이 프로세싱되는 시퀀스로 일 프로세싱 챔버로부터 또 다른 프로세싱 챔버로 기판들을 이송한다. 증착 동안, 하나 이상의 전구체들을 포함하는 가스 혼합물들이 프로세싱 챔버 내로 도입되고, 그리고 플라즈마는 화학 반응들을 활성화하도록 (activate) 스트라이킹된다 (strike). 에칭 동안, 에칭 가스들을 포함하는 가스 혼합물들이 프로세싱 챔버 내로 도입되고, 그리고 플라즈마는 화학 반응들을 활성화하도록 스트라이킹된다. 프로세싱 챔버들은 프로세싱 챔버 내로 세정 가스를 공급하고 플라즈마를 스트라이킹함으로써 주기적으로 세정된다.

기판 프로세싱 시스템은 기판 프로세싱 시스템 내 반도체 기판의 프로세싱 동안 반도체 기판을 지지하기 위한 기판 지지 어셈블리를 포함한다. 제 1 에지 링이 기판 지지 어셈블리 둘레에 배치된다. 제 1 에지 링은 기판 지지 어셈블리에 대해 이동 가능하다. 제 2 에지 링이 기판 지지 어셈블리 둘레에 그리고 제 1 에지 링 아래에 배치된다. 제어기는 제 1 에지 링 및 제 2 에지 링의 부식 (erosion) 에 기초하여 제 1 에지 링의 높이를 보상하도록 구성된다.

또 다른 특징에서, 제어기는 제 1 에지 링 및 제 2 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 수 (number of hours) 에 기초하여 제 1 에지 링 및 제 2 에지 링의 부식을 결정하도록 더 구성된다.

또 다른 특징에서, 제어기는 보상된 높이에 따라 반도체 기판의 프로세싱 동안 기판 지지 어셈블리에 대해 제 1 에지 링을 이동시키도록 더 구성된다.

다른 특징들에서, 제어기는 제 1 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 제 1 수를 결정하도록 더 구성된다. 제어기는 반도체 기판의 프로세싱으로 인해 제 1 에지 링이 부식되는 제 1 레이트를 결정하도록 더 구성된다. 제어기는 제 2 에지 링이 RF 전력에 노출되는 시간들의 제 2 수를 결정하도록 더 구성된다. 제어기는 반도체 기판의 프로세싱으로 인해 그리고 제 1 에지 링의 이동으로 인해 제 2 에지 링이 부식되는 제 2 레이트를 결정하도록 더 구성된다. 제어기는 시간들의 제 1 수 및 시간들의 제 2 수 및 제 1 레이트 및 제 2 레이트에 기초하여 제 1 에지 링의 높이를 보상하도록 더 구성된다.

다른 특징들에서, 제어기는 시간들의 제 1 수 및 제 1 레이트에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 1 양을 결정하도록 더 구성된다. 제어기는 시간들의 제 2 수 및 제 2 레이트에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 2 양을 결정하도록 더 구성된다. 제어기는 제 1 양 및 제 2 양의 합에 기초하여 제 1 에지 링의 높이를 보상하도록 더 구성된다.

다른 특징들에서, 제어기는 선행하는 제 1 에지 링에 대해 프로세싱 동안 사용된 플라즈마의 튜닝 가능한 에지 시스 (tunable edge sheath; TES) 의 높이의 시프트를 결정하도록 더 구성된다. 제어기는 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트에 기초하여 그리고 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 기초하여 제 1 에지 링의 높이를 보상하기 위해 튜닝 인자를 결정하도록 더 구성된다. 제어기는 시간들의 제 1 수, 제 1 레이트, 및 튜닝 인자에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 1 양을 결정하도록 더 구성된다. 제어기는 시간들의 제 2 수, 제 2 레이트, 및 튜닝 인자에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 2 양을 결정하도록 더 구성된다.

또 다른 특징에서, 제어기는 에지 대 중심 에칭 레이트들의 정규화된 비들에 기초하여 또는 반도체 기판 상의 임계 치수 (critical dimension; CD) 의 시프트에 기초하여 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트를 결정하도록 더 구성된다.

또 다른 특징에서, 튜닝 인자는 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 대한 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트의 비이다.

또 다른 특징에서, 제어기는 플라즈마 온 시간 (plasma on time) 에 대한 반도체 기판 상의 프로세스 성능에 기초하여 제 1 레이트를 결정하도록 더 구성된다.

다른 특징들에서, 제어기는 제 2 에지 링이 RF 전력에 노출되는 시간들의 수와 제 2 에지 링의 부식 레이트 사이의 상관 관계 (correlation) 를 결정하도록 더 구성된다. 제어기는 상관 관계에 더 기초하여 제 2 레이트를 결정하도록 더 구성된다.

여전히 다른 특징들에서, 기판 프로세싱 시스템을 위한 방법은 기판 프로세싱 시스템의 페데스탈 둘레에 제 1 에지 링을 배치하는 단계, 제 1 에지 링 아래의 페데스탈 둘레에 제 2 에지 링을 배치하는 단계, 및 제 1 에지 링 및 제 2 에지 링의 부식에 기초하여 제 1 에지 링의 높이를 보상하는 단계를 포함한다.

또 다른 특징에서, 방법은 제 1 에지 링 및 제 2 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 수에 기초하여 제 1 에지 링 및 제 2 에지 링의 부식을 결정하는 단계를 더 포함한다.

또 다른 특징에서, 방법은 보상된 높이에 따라 반도체 기판의 프로세싱 동안 페데스탈에 대해 제 1 에지 링을 이동시키는 단계를 더 포함한다.

다른 특징들에서, 방법은 제 1 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 제 1 수를 카운팅하는 (count) 단계를 더 포함한다. 방법은 반도체 기판의 프로세싱으로 인해 제 1 에지 링이 부식되는 제 1 레이트를 결정하는 단계를 더 포함한다. 방법은 제 2 에지 링이 RF 전력에 노출되는 시간들의 제 2 수를 카운팅하는 단계를 더 포함한다. 방법은 프로세싱으로 인해 그리고 제 1 에지 링의 이동으로 인해 제 2 에지 링이 부식되는 제 2 레이트를 결정하는 단계를 더 포함한다. 방법은 시간들의 제 1 수 및 시간들의 제 2 수 및 제 1 레이트 및 제 2 레이트에 기초하여 제 1 에지 링의 높이를 보상하는 단계를 더 포함한다.

다른 특징들에서, 방법은 시간들의 제 1 수 및 제 1 레이트에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 1 양을 결정하는 단계를 더 포함한다. 방법은 시간들의 제 2 수 및 제 2 레이트에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 2 양을 결정하는 단계를 더 포함한다. 방법은 제 1 양 및 제 2 양의 합에 기초하여 제 1 에지 링의 높이를 보상하는 단계를 더 포함한다.

다른 특징들에서, 방법은 선행하는 제 1 에지 링에 대해 프로세싱 동안 사용된 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트를 결정하는 단계를 더 포함한다. 방법은 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트에 기초하여 그리고 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 기초하여 제 1 에지 링의 높이를 보상하기 위해 튜닝 인자를 결정하는 단계를 더 포함한다. 방법은 시간들의 제 1 수, 제 1 레이트, 및 튜닝 인자에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 1 양을 결정하는 단계를 더 포함한다. 방법은 시간들의 제 2 수, 제 2 레이트, 및 튜닝 인자에 기초하여 제 1 에지 링의 높이를 보상하기 위한 제 2 양을 결정하는 단계를 더 포함한다.

또 다른 특징에서, 방법은 에지 대 중심 에칭 레이트들의 정규화된 비들에 기초하여 또는 반도체 기판 상의 임계 치수의 시프트에 기초하여 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트를 결정하는 단계를 더 포함한다.

또 다른 특징에서, 방법은 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 대한 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트의 비로서 튜닝 인자를 결정하는 단계를 더 포함한다.

또 다른 특징에서, 방법은 플라즈마 온 시간에 대한 반도체 기판 상의 프로세스 성능에 기초하여 제 1 레이트를 결정하는 단계를 더 포함한다.

다른 특징들에서, 방법은 제 2 에지 링이 RF 전력에 노출되는 시간들의 수와 제 2 에지 링의 부식 레이트 사이의 상관 관계를 결정하는 단계, 및 상관 관계에 기초하여 제 2 레이트를 결정하는 단계를 더 포함한다.

본 개시의 추가 적용 가능 영역들은 상세한 기술 (description), 청구항들 및 도면들로부터 자명해질 것이다. 상세한 기술 및 구체적인 예들은 단지 예시의 목적들을 위해 의도되고, 본 개시의 범위를 제한하도록 의도되지 않는다.

본 개시는 상세한 기술 및 첨부된 도면들로부터 보다 완전히 이해될 것이다.
도 1은 프로세싱 챔버를 포함하는 기판 프로세싱 시스템의 일 예를 도시한다.
도 2a 및 도 2b는 상단 링 및 중간-링을 포함하는 기판 지지 어셈블리의 부분적인 단면의 일 예를 도시한다.
도 3은 플라즈마의 튜닝 가능한 에지 시스 (tunable edge sheath; TES) 높이에 대한 에지 대 중심 에칭 레이트들의 비들의 그래프를 사용한 스트로크 (stroke) 손실의 일 예를 도시한다.
도 4는 본 개시에 따른, 상단 링의 높이를 튜닝하기 위한 튜닝 인자를 결정하기 위한 방법을 도시한다.
도 5는 도 4에 도시된 방법에 따라 결정된 튜닝 인자를 사용하여 상단 링의 높이를 튜닝하는 방법을 도시한다.
도면들에서, 참조 번호들은 유사한 그리고/또는 동일한 엘리먼트들을 식별하기 위해 재사용될 수도 있다.

반도체 기판들 상에서 (통상적으로 진공 하에서) 플라즈마 에칭 프로세스들을 수행하는 프로세싱 챔버들에서, 기판의 균일한 에칭이 발생하도록 플라즈마를 성형하는 것을 돕도록 에지 커플링 (coupling) 링 (상단 링으로 지칭됨) 이 기판 지지 어셈블리 둘레에 배치된다. 일부 사용 후, 상단 링의 상부 표면은 기판들 상에서 수행된 에칭 프로세스들로 인해 부식 (erosion) 을 나타낼 수도 있다. 그 결과, 플라즈마는 기판의 방사상으로 내측 부분들과 상이한 레이트로 기판의 방사상으로 외측 에지를 에칭하는 경향이 있을 수도 있고, 기판의 불균일한 에칭이 발생할 수도 있다.

이 문제를 완화시키기 위해, 상단 표면이 부식될 때 상단 링을 위로 이동시키도록 리프트 핀들이 사용된다. 상단 링의 에지가 기판의 상단 표면에 대해 보다 높도록 상단 링은 점진적으로 위로 이동된다. 상단 링의 이동은 에칭 또는 다른 기판 처리 동안 기판에 대한 플라즈마의 에지 커플링 효과를 변화시킨다. 그 결과, 에칭 균일성이 개선된다. 상단 링은 상단 링의 수명 동안 기판 지지 어셈블리 위의 상단 링의 최적의 높이를 유지하도록 점진적으로 위로 이동된다.

부식으로 인한 어느 정도의 마모 (wear) 후, 상단 링은 새로운 상단 링으로 교체된다. 상단 링은 챔버를 개방하지 않고 교체될 수 있다. 구체적으로, 로봇 암 (arm) 은 프로세싱 챔버로부터 상단 링을 이송하도록 그리고 진공을 파괴하지 않고 새로운 상단 링을 프로세싱 챔버 내로 삽입하도록 사용된다.

상단 링 아래에, 제 2 링 (중간-링) 이 기판 지지 어셈블리를 둘러싸도록 배치된다. 제 2 링은 제 2 링 아래에 부가적인 환형 (annular) 구조체들 또는 링들 (예를 들어, 하단 링) 이 있기 때문에 중간 링 또는 단순히 중간-링으로 지칭된다. 이동 가능한 상단 링과 달리, 중간-링은 통상적으로 프로세싱 챔버의 포트보다 보다 큰 직경을 갖기 때문에 로봇 암을 사용하여 프로세싱 챔버로부터 이동될 수 없다. 중간-링의 내측 에지 부분은 통상적으로 기판의 외측 에지 아래로 연장하고 (웨이퍼 오버행 (overhang) 또는 웨이퍼 포켓으로 지칭됨) 플라즈마에 부분적으로 노출된다. 사용 동안 상단 링이 위로 이동될 때, 중간-링은 프로세싱 챔버에서 수행된 에칭 프로세스들로 인해 부식되기 시작한다. 그러나, 프로세싱 챔버를 개방하지 않고 교체될 수 있는 상단 링과 달리, 중간-링은 챔버를 개방하지 않고 교체될 수 없다.

상단 링이 부식될 때 교체되는 동안, 중간-링은 계속해서 부식된다. 중간-링 부식은 특히 웨이퍼 포켓 아래에서 두드러진다 (pronounce). 중간-링 부식은 (도 3을 참조하여 이하에 설명된) 스트로크 (stroke) 손실을 유발하고, 이는 결국 웨이퍼에 걸친 에칭 레이트 불균일성에 기여한다.

본 개시는 상단 링 및 중간-링 부식을 설명하고 또한 상단 링의 수명 내내 완전한 튜닝 스트로크를 보장하도록 상단 링 높이를 자동으로 튜닝하기 위한 중간-링 부식 보상 방법을 제공한다. 따라서, 프로세싱 챔버는 세정 사이의 평균 시간 (mean time between cleaning; MTBC) 내에 중간-링을 교체하도록 개방될 필요가 없다. 즉, MTBC는 확장될 수 있다. 중간-링 부식 보상 방법은 높은 에지 수율, 높은 MTBC, 및 낮은 소모품들의 비용 (cost of consumables; CoC) 를 포함하는 이점들을 제공한다.

구체적으로, 상단 링 튜닝 스트로크의 감소량은 특히 웨이퍼 오버행 아래 위치에서 중간-링 부식량에 대해 선형으로 가변한다. 그 위치에서 중간-링의 부식 레이트는 RF 시간들의 수 (즉, 중간-링이 RF 전력을 겪거나 RF 전력에 노출되는 총 시간 (number of hours)) 에 대해 선형으로 가변한다. 본 개시는 MTBC 내에 중간-링을 교체하기 위해 프로세싱 챔버가 개방될 필요가 없도록 중간-링 부식으로 인한 스트로크 손실을 보상하기 위한 방법을 제공한다.

보다 구체적으로, 방법은 상단 에지 링 및 중간 에지 링 상에서 사용된 RF 시간을 추적하고 (track) 프로세스 에칭 레이트 데이터에 기초하여 사용자 인터페이스 (user interface; UI) 를 통해 입력될 수 있는 튜닝 인자를 생성한다. 튜닝 인자는 상단 링의 높이를 미세 튜닝하고 상단 링의 수명 내내 완전한 튜닝 스트로크를 보장하도록 중간-링 부식을 보상한다. 본 개시의 이들 및 다른 특징들은 이하에 상세히 기술된다.

본 개시는 다음과 같이 구체화된다. 처음에, 본 개시에 따른 중간-링 부식 보상 방법이 사용될 수 있는 경우를 예시하기 위해 프로세싱 챔버의 일 예가 도시되고 도 1을 참조하여 기술된다. 도 2b는 상단 링 및 중간-링의 배열의 일 예를 도시한다. 그 후, 중간-링 부식 보상 방법은 도 3 내지 도 5를 참조하여 상세히 기술된다.

도 1은 용량 커플링 플라즈마를 생성하도록 구성된 프로세싱 챔버 (102) 를 포함하는 기판 프로세싱 시스템 (100) 의 일 예를 도시한다. 프로세싱 챔버 (102) 는 기판 프로세싱 시스템 (100) 의 다른 컴포넌트들을 둘러싸고 (사용된다면) RF 플라즈마를 담는다. 프로세싱 챔버 (102) 는 상부 전극 (104) 및 정전 척 (electrostatic chuck; ESC) (106) 또는 다른 타입의 기판 지지부를 포함한다. 동작 동안, 기판 (108) 이 ESC (106) 상에 배치된다.

예를 들면, 상부 전극 (104) 은 프로세스 가스들을 도입하고 분배하는 샤워헤드와 같은 가스 분배 디바이스 (110) 를 포함할 수도 있다. 가스 분배 디바이스 (110) 는 프로세싱 챔버 (102) 의 상단 표면에 연결된 일 단부를 포함하는 스템 (stem) 부분을 포함할 수도 있다. 샤워헤드의 베이스 부분은 일반적으로 원통형 (cylindrical) 이고 그리고 프로세싱 챔버 (102) 의 상단 표면으로부터 이격되는 위치에서 스템 부분의 반대편 단부로부터 방사상으로 외향으로 연장한다. 샤워헤드의 베이스 부분의 기판-대면 표면 또는 대면플레이트 (faceplate) 는, 기화된 전구체, 프로세스 가스, 세정 가스 또는 퍼지 (purge) 가스가 흐르는, 복수의 홀들 (holes) 을 포함한다. 대안적으로, 상부 전극 (104) 은 전도성 플레이트를 포함할 수도 있고 그리고 가스들은 또 다른 방식으로 도입될 수도 있다.

ESC (106) 는 하부 전극으로서 작용하는 베이스플레이트 (112) 를 포함한다. 베이스플레이트 (112) 는 세라믹 멀티-존 가열 플레이트에 대응할 수도 있는, 가열 플레이트 (114) 를 지지한다. 내열 (thermal resistance) 층 (116) 이 가열 플레이트 (114) 와 베이스플레이트 (112) 사이에 배치될 수도 있다. 베이스플레이트 (112) 는 베이스플레이트 (112) 를 통해 냉각제 (coolant) 를 흘리기 위한 하나 이상의 채널들 (118) 을 포함할 수도 있다.

플라즈마가 사용되면, RF 생성 시스템 (또는 RF 소스) (120) 이 RF 전압을 생성하고, 그리고 상부 전극 (104) 및 하부 전극 (예를 들어, ESC (106) 의 베이스플레이트 (112)) 중 하나로 RF 전압을 출력한다. 상부 전극 (104) 및 베이스플레이트 (112) 중 다른 하나는 DC 접지될 수도 있거나, AC 접지될 수도 있거나, 또는 플로팅할 수도 있다. 예를 들면, RF 생성 시스템 (120) 은 매칭 및 분배 네트워크 (124) 에 의해 상부 전극 (104) 또는 베이스플레이트 (112) 에 피딩되는 (feed) RF 전력을 생성하는 RF 전력 생성기 (122) 를 포함할 수도 있다. 다른 예들에서, 도시되지 않지만, 플라즈마는 유도적으로 (inductively) 또는 리모트로 (remotely) 생성될 수도 있고 이어서 프로세싱 챔버 (102) 로 공급될 수도 있다.

가스 전달 시스템 (130) 은 하나 이상의 가스 소스들 (132-1, 132-2, … 및 132-N) (집합적으로 가스 소스들 (132)) 을 포함하고, 여기서 N은 0보다 큰 정수이다. 가스 소스들 (132) 은 밸브들 (134-1, 134-2, … 및 134-N) (집합적으로 밸브들 (134)) 및 질량 유량 제어기들 (mass flow controllers; MFCs) (136-1, 136-2, … 및 136-N) (집합적으로 MFC들 (136)) 에 의해 매니폴드 (140) 에 연결된다. 증기 전달 시스템 (142) 은 기화된 전구체를 매니폴드 (140) 또는 프로세싱 챔버 (102) 에 연결되는 또 다른 매니폴드 (미도시) 에 공급한다. 매니폴드 (140) 의 출력이 프로세싱 챔버 (102) 에 피딩된다. 가스 소스들 (132) 은 프로세스 가스들, 세정 가스들, 및/또는 퍼지 가스들을 공급할 수도 있다.

온도 제어기 (150) 가 가열 플레이트 (114) 에 배치된 복수의 열적 제어 엘리먼트들 (thermal control elements; TCEs) (152) 에 연결될 수도 있다. 온도 제어기 (150) 는 ESC (106) 및 기판 (108) 의 온도를 제어하기 위해 복수의 TCE들 (152) 을 제어하도록 사용될 수도 있다. 온도 제어기 (150) 는 채널들 (118) 을 통한 냉각제 플로우를 제어하도록 냉각제 어셈블리 (154) 와 통신할 수도 있다. 예를 들어, 냉각제 어셈블리 (154) 는 냉각제 펌프, 저장부 (reservoir) 및 하나 이상의 온도 센서들 (미도시) 을 포함할 수도 있다. 온도 제어기 (150) 는 ESC (106) 를 냉각하기 위해 채널들 (118) 을 통해 냉각제를 선택적으로 흘리도록 냉각제 어셈블리 (154) 를 동작시킨다. 밸브 (156) 및 펌프 (158) 가 프로세싱 챔버 (102) 로부터 반응 물질들을 배기하기 위해 사용될 수도 있다.

시스템 제어기 (160) 가 기판 프로세싱 시스템 (100) 의 컴포넌트들을 제어한다. 사용자 인터페이스 (UI) (170) 는 시스템 제어기 (160) 를 통해 기판 프로세싱 시스템과 인터페이싱한다 (interface).

도 2a 및 도 2b는 기판 지지 어셈블리의 부분적인 단면의 일 예를 도시한다. 이 예는 기판 지지 어셈블리 (204) 를 둘러싸는 상단 링 (200) 및 중간-링 (202) 을 도시한다. 기판 (206) 이 기판 지지 어셈블리 (204) 상에 배치된다. 리프트 핀 (208) 및 액추에이터 (209) 는 상단 링 (200) 을 리프팅하도록 사용된다. 단지 하나의 리프트 핀 (208) 이 부분적인 단면으로 도시되지만, 복수의 리프트 핀들 (208) 및 각각의 액추에이터들 (209) 이 상단 링 (200) 을 리프팅하도록 사용된다는 것이 이해된다. 액추에이터들 (209) 의 예들은 압전 (piezoelectric) 액추에이터들, 스텝퍼 (stepper) 모터들, 공압 (pneumatic) 드라이브들, 또는 다른 적합한 액추에이터들을 포함한다. 액추에이터들 (209) 은 시스템 제어기 (160) (도 1에 도시됨) 에 의해 제어된다.

상단 링 (200) 이 상승될 때 (도 2b 참조), 기판 (206) 의 외측 에지 아래의 중간-링 (202) 의 내측 에지 부분 (210) (웨이퍼 포켓으로 지칭됨) 이 부식되기 시작한다. 웨이퍼 포켓 아래 (즉, 위치 (210) 에서) 중간-링 (202) 의 부식 레이트는 RF 시간들의 수 (즉, 중간-링 (202) 이 RF 전력을 겪거나 RF 전력에 노출되는 시간들의 총 수 (number of hours)) 에 상대적으로 선형으로 가변한다. 또한, 상단 링 (200) (예를 들어, 석영, 실리콘 카바이드 (carbide), 등) 에 사용된 재료의 타입과 무관하게, 중간-링 (202) 의 부식으로 인한 상단 링 (200) 의 스트로크 손실은 중간-링 부식에 대해 선형으로 가변한다.

도 3은 그래프를 사용한 스트로크 손실의 일 예를 도시한다. 그래프는 플라즈마의 튜닝 가능한 에지 시스 (tunable edge sheath; TES) 높이에 대한 웨이퍼의 에지 대 중심 에칭 레이트들의 정규화된 비의 변동을 도시한다. 예를 들어, 미리 결정된 (given) 에칭 프로세스에 대해, 상단 링 (200) 및 TES에 대한 기준 높이 (base height) 가 있을 수도 있다. TES 높이는 상단 링 (200) 을 기준 높이 위로 상승시킴으로써 제공된 스트로크의 크기 (magnitude) 와 함께 상승한다. 예를 들어, 상단 링 (200) 및 TES에 대한 기준 높이는 2.57 ㎜일 수도 있다. 0.5 ㎜ 스트로크에 대해, TES 높이는 3.07 ㎜일 수도 있고; 1 ㎜ 스트로크에 대해, TES 높이는 3.57 ㎜일 수도 있고; 1.5 ㎜ 스트로크에 대해, TES 높이는 4.07 ㎜일 수도 있고; 2 ㎜ 스트로크에 대해, TES 높이는 4.57 ㎜일 수도 있다.

새로운 상단 링 (200) 이 설치될 때마다, 중간-링 (202) 의 지속적인 부식은 스트로크 손실을 유발한다 (예를 들어, 도 3에 도시된 1 ㎜). 즉, 미리 결정된 거리 (예를 들어, 0.5 ㎜) 만큼 상단 링 (200) 을 상승시키는 것은 예상된 양만큼 TES 높이를 변화시키지 않는다. 스트로크 손실은 중간-링 (202) 이 교체될 때까지 연속적인 (successive) 상단 링 (200) 각각과 함께 점진적으로 증가한다.

중간-링 (202) 이 교체될 때까지 스트로크 손실을 설명하기 위해, 플라즈마의 TES의 높이는 상단 링 (200) 의 높이를 튜닝함으로써 조작될 (manipulate) 수 있고, 이는 결국 웨이퍼에 걸쳐 에칭 레이트 균일성을 유지하는 것을 돕는다. 상단 링 (200) 의 높이를 튜닝하기 위한 튜닝 인자는 다음과 같이 (예를 들어, 도 1에 도시된 시스템 제어기 (160) 에 의해) 결정된다.

튜닝 인자를 결정하기 위해, 상단 링 교체 후 TES 높이의 시프트의 양이 정량화된다 (예를 들어, "s" ㎜). 상단 링 교체 전에 결정된, 상단 링 (200) 에 대한 (이하에 기술된) 이전의 높이 보상량 (예를 들어, "a" ㎜) 이 (예를 들어, 시스템 제어기 (160) 의) 메모리로부터 검색된다 (retrieve). 튜닝 인자는 s/a (즉, s를 a로 나눈 값) 이다.

설치된 상단 링 (200) 에 대한 보상량 "a"는 (예를 들어, 도 1에 도시된 시스템 제어기 (160) 에 의해) 다음과 같이 결정된다. 설치된 상단 링 (200) 에 대한 RF 시간은 (예를 들어, 시스템 제어기 (160) 에서) 제 1 카운터를 사용하여 카운팅된다 (count). 제 1 카운터는 상단 링 (200) 이 교체되고 새로운 상단 링 (200) 이 설치될 때마다 리셋된다. 설치된 중간-링 (202) 에 대한 RF 시간은 (예를 들어, 시스템 제어기 (160) 에서) 제 2 카운터를 사용하여 카운팅된다. 제 2 카운터는 상단 링 (200) 이 교체될 때마다 리셋되지 않는다. 제 2 카운터는 중간-링 (202) 이 교체될 때까지 리셋되지 않는다.

설치된 상단 링 (200) 의 부식 레이트가 (예를 들어, 도 1에 도시된 시스템 제어기 (160) 에 의해) 결정된다. 예를 들어, 설치된 상단 링 (200) 의 부식 레이트는 설치된 상단 링 (200) 이 RF 전력을 겪거나 RF 전력에 노출되는 RF 시간에 기초하여 시스템 제어기 (160) 에 의해 경험적으로 (empirically) 결정될 수 있다. 대안적으로, 상단 링 (200) 은 에어 록 (airlock) 챔버로 이송될 수 있고, 광학 측정 시스템과 같은 측정 시스템은 상단 링 (200) 을 스캔하도록 그리고 스캐닝에 의해 수집된 데이터로부터 상단 링 (200) 상의 부식을 측정하도록 사용될 수 있다. 이들 측정들을 주기적으로 (예를 들어, 매일) 반복함으로써, 상단 링 (200) 의 부식 레이트가 결정될 수 있다.

중간-링 (202) 의 부식 레이트는 (예를 들어, 도 1에 도시된 시스템 제어기 (160) 에 의해) 제 2 카운터에 의해 카운팅된 RF 시간에 기초하여 결정된다. 예를 들어, 미리 결정된 에칭 프로세스에 대해, 경험적 데이터는 RF 시간과 중간-링 (202) 의 부식 레이트 사이의 상관 관계 (correlation) 를 확립하도록 사용될 수도 있다. 제 2 카운터에 의해 카운팅된 RF 시간 및 상관 관계를 사용하여, 중간-링 (202) 의 부식 레이트가 결정된다.

설치된 상단 링 (200) 에 대한 총 보상 "a"는 (도 1에 도시된 시스템 제어기 (160) 에 의해 결정된) 두 항들 (terms): 설치된 상단 링 (200) 에 대한 상단 링 보상 및 중간-링 (202) 에 대한 중간-링 보상의 합이다. 상단 링 보상은 상단 링 부식 레이트, 제 1 카운터의 RF 시간 카운트, 및 제 3 항 (1-튜닝 인자) 또는 (1-(s/a')) 의 곱 (product) (즉, 곱셈 (multiplication)) 이고, 여기서 a'는 시스템 제어기 (160) 내의 메모리에 저장될 수 있는, 상단 링 교체 전에 상단 링에 대한 마지막 보상량이다. 중간-링 보상은 중간-링 부식 레이트, 제 2 카운터의 RF 시간 카운트, 및 튜닝 인자 (즉, s/a') 와 동일한 제 3 항의 곱 (즉, 곱셈) 이다.

도 4는 본 개시에 따른 상단 링 (200) 의 높이를 튜닝하기 위한 튜닝 인자를 결정하기 위한 방법 (300) 을 도시한다. 예를 들어, 방법 (300) 은 도 1에 도시된 시스템 제어기 (160) 에 의해 수행될 수도 있다. (302) 에서, 방법 (300) 은 상단 링이 새로운 상단 링으로 교체되는지 여부를 결정한다. 상단 링이 교체되면, (304) 에서, 방법 (300) 은 새로운 상단 링을 사용하여 웨이퍼들 상에서 수행된 에칭 프로세스에 대한 에칭 레이트 데이터를 수집하고 웨이퍼들에 대한 에지 대 중심 에칭 레이트들의 비들 또는 TES 높이에 대한 웨이퍼 임계 치수 (critical dimension; CD) 의 민감도를 정규화한다.

(306) 에서, 정규화된 TES 높이에 대한 웨이퍼 임계 치수의 민감도 또는 비들에 기초하여, 방법 (300) 은 교체된 상단 링에 대한 TES 높이에 대해 새로운 상단 링의 TES의 높이의 시프트(들)의 양을 정량화한다 (즉, 측정하거나 결정한다). (308) 에서, 방법 (300) 은 상단 링을 교체하기 전에 (예를 들어, 시스템 제어기 (160) 의) 메모리에 저장되는 교체된 상단 링에 대한 높이 보상량의 마지막 값 (a') 을 검색한다. (310) 에서, 방법 (300) 은 새로운 상단 링의 높이를 튜닝하도록 비 (s/a') 로서 튜닝 인자를 결정한다.

도 5는 방법 (300) 에 따라 결정된 튜닝 인자를 사용하여 새로운 상단 링의 높이를 튜닝하는 방법 (400) 을 도시한다. (402) 에서, 방법 (400) 은 새로 설치된 상단 링에 대한 RF 시간 (제 1 RFH 카운트로 지칭됨) 을 카운팅한다. (404) 에서, 방법 (400) 은 중간-링에 대한 RF 시간 (제 2 RFH 카운트로 지칭됨) 을 카운팅한다. (406) 에서, 방법 (400) 은 (예를 들어, 플라즈마 온 시간 (plasma on time) 에 대한 반도체 기판 상의 프로세스 성능에 기초하여) 프로세스에 대한 부식 영향들을 보상하기 위해 TES 보상 레이트 (㎜/RF 시간) 를 결정한다. (408) 에서, 방법 (400) 은 중간-링의 부식 레이트를 결정한다. (410) 에서, 방법 (400) 은 곱 제 1 RFH 카운트*TES 보상 레이트*(1-(s/a')) 와 동일한 새로 설치된 상단 링에 대한 보상량을 결정하고, 여기서 (s/a') 는 방법 (300) 에 따라 결정된다.

(412) 에서, 방법 (400) 은 곱 제 2 RFH 카운트*TES 보상 레이트*(s/a') 와 동일한 중간-링에 대한 보상을 결정하고, 여기서 (s/a') 는 방법 (300) 에 따라 결정된다. (414) 에서, 방법 (400) 은, 상단 링 보상과 중간-링 보상의 합인, 새로 설치된 상단 링의 높이에 대한 총 보상량을 결정한다. 총 보상량만큼 상단 링의 높이를 보상함으로써, 중간-링의 부식으로 인한 스트로크 손실이 보상된다.

전술한 기술은 본질적으로 단지 예시이고, 본 개시, 이의 적용 예, 또는 사용들을 제한하도록 의도되지 않는다. 본 개시의 광범위한 교시들은 다양한 형태들로 구현될 수 있다. 따라서, 본 개시가 특정한 예들을 포함하지만, 본 개시의 진정한 범위는 다른 수정들이 도면들, 명세서 및 이하의 청구항들의 연구 시 자명해질 것이기 때문에 이렇게 제한되지 않아야 한다.

방법의 하나 이상의 단계들은 본 개시의 원리들을 변경하지 않고 상이한 순서로 (또는 동시에) 실행될 수도 있다는 것이 이해되어야 한다. 또한, 실시 예들 각각이 특정한 피처들을 갖는 것으로 상기 기술되었지만, 본 개시의 임의의 실시 예에 대해 기술된 이들 피처들 중 임의의 하나 이상의 피처들은, 조합이 명시적으로 기술되지 않아도, 임의의 다른 실시 예들의 피처들로 및/또는 임의의 다른 실시 예들의 피처들과 조합하여 구현될 수 있다. 즉, 기술된 실시 예들은 상호 배타적이지 않고, 하나 이상의 실시 예들의 또 다른 실시 예들과의 치환들이 본 개시의 범위 내에 있다.

엘리먼트들 사이 (예를 들어, 모듈들, 회로 엘리먼트들, 반도체 층들, 등 사이) 의 공간적 관계 및 기능적 관계는, "연결된 (connected)", "인게이지된 (engaged)", "커플링된 (coupled)", "인접한 (adjacent)", "옆에 (next to)", "~의 상단에 (on top of)", "위에 (above)", "아래에 (below)" 및 "배치된 (disposed)"을 포함하는, 다양한 용어들을 사용하여 기술된다. "직접적 (direct)"인 것으로 명시적으로 기술되지 않는 한, 제 1 엘리먼트와 제 2 엘리먼트 사이의 관계가 상기 개시에서 기술될 때, 이 관계는 제 1 엘리먼트와 제 2 엘리먼트 사이에 다른 중개하는 엘리먼트들이 존재하지 않는 직접적인 관계일 수 있지만, 또한 제 1 엘리먼트와 제 2 엘리먼트 사이에 (공간적으로 또는 기능적으로) 하나 이상의 중개하는 엘리먼트들이 존재하는 간접적인 관계일 수 있다. 본 명세서에 사용된 바와 같이, 구 (phrase) A, B 및 C 중 적어도 하나는 비배타적인 논리 OR를 사용하여, 논리적으로 (A 또는 B 또는 C) 를 의미하는 것으로 해석되어야 하고, "적어도 하나의 A, 적어도 하나의 B 및 적어도 하나의 C"를 의미하는 것으로 해석되지 않아야 한다.

일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자 장치 (electronics) 와 통합될 수도 있다. 전자 장치는 시스템들 또는 시스템의 서브 파트들 또는 다양한 컴포넌트들을 제어할 수도 있는 "제어기 (controller)"로서 지칭될 수도 있다.

제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, 무선 주파수 (RF) 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.

일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 가능하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리 및/또는 소프트웨어를 갖는 전자 장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다.

프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 수행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정들 (또는 프로그램 파일들) 의 형태로 제어기와 통신하는 또는 시스템과 통신하는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.

제어기는, 일부 구현 예들에서, 시스템과 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합으로될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 팹 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스하게 할 수도 있다.

일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다.

따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.

비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 물리적 기상 증착 (physical vapor deposition; PVD) 챔버 또는 모듈, 화학적 기상 증착 (chemical vapor deposition; CVD) 챔버 또는 모듈, 원자 층 증착 (atomic layer deposition; ALD) 챔버 또는 모듈, 원자층 에칭 (atomic layer etch; ALE) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.

상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.

Claims

기판 프로세싱 시스템 내 반도체 기판의 프로세싱 동안 상기 반도체 기판을 지지하기 위한 기판 지지 어셈블리;
상기 기판 지지 어셈블리 둘레에 배치되는 제 1 에지 링으로서, 상기 제 1 에지 링은 상기 기판 지지 어셈블리에 대해 이동 가능한, 상기 제 1 에지 링;
상기 기판 지지 어셈블리 둘레에 그리고 상기 제 1 에지 링 아래에 배치된 제 2 에지 링; 및
상기 제 1 에지 링 및 상기 제 2 에지 링의 부식 (erosion) 에 기초하여 상기 제 1 에지 링의 높이를 보상하도록 구성된 제어기를 포함하는, 기판 프로세싱 시스템.
제 1 항에 있어서,
상기 제어기는 상기 제 1 에지 링 및 상기 제 2 에지 링이 상기 반도체 기판의 상기 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 수 (number of hours) 에 기초하여 상기 제 1 에지 링 및 상기 제 2 에지 링의 상기 부식을 결정하도록 더 구성되는, 기판 프로세싱 시스템.
제 1 항에 있어서,
상기 제어기는 상기 보상된 높이에 따라 상기 반도체 기판의 상기 프로세싱 동안 상기 기판 지지 어셈블리에 대해 상기 제 1 에지 링을 이동시키도록 더 구성되는, 기판 프로세싱 시스템.
제 1 항에 있어서,
상기 제어기는,
상기 제 1 에지 링이 상기 반도체 기판의 상기 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 제 1 수를 결정하도록;
상기 반도체 기판의 상기 프로세싱으로 인해 상기 제 1 에지 링이 부식되는 제 1 레이트를 결정하도록;
상기 제 2 에지 링이 상기 RF 전력에 노출되는 시간들의 제 2 수를 결정하도록;
상기 반도체 기판의 상기 프로세싱으로 인해 그리고 상기 제 1 에지 링의 이동으로 인해 상기 제 2 에지 링이 부식되는 제 2 레이트를 결정하도록; 그리고
상기 시간들의 제 1 수 및 상기 시간들의 제 2 수 및 상기 제 1 레이트 및 상기 제 2 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하도록 더 구성되는, 기판 프로세싱 시스템.
제 4 항에 있어서,
상기 제어기는,
상기 시간들의 제 1 수 및 상기 제 1 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 제 1 양을 결정하도록;
상기 시간들의 제 2 수 및 상기 제 2 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 제 2 양을 결정하도록; 그리고
상기 제 1 양 및 상기 제 2 양의 합에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하도록 더 구성되는, 기판 프로세싱 시스템.
제 5 항에 있어서,
상기 제어기는,
선행하는 제 1 에지 링에 대해 상기 프로세싱 동안 사용된 플라즈마의 튜닝 가능한 에지 시스 (tunable edge sheath; TES) 의 높이의 시프트를 결정하도록;
플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트에 기초하여 그리고 상기 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위해 튜닝 인자를 결정하도록;
상기 시간들의 제 1 수, 상기 제 1 레이트, 및 상기 튜닝 인자에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 상기 제 1 양을 결정하도록; 그리고
상기 시간들의 제 2 수, 상기 제 2 레이트, 및 상기 튜닝 인자에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 상기 제 2 양을 결정하도록 더 구성되는, 기판 프로세싱 시스템.
제 6 항에 있어서,
상기 제어기는 에지 대 중심 에칭 레이트들의 정규화된 비들에 기초하여 또는 상기 반도체 기판 상의 임계 치수 (critical dimension; CD) 의 시프트에 기초하여 플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트를 결정하도록 더 구성되는, 기판 프로세싱 시스템.
제 6 항에 있어서,
상기 튜닝 인자는 상기 선행하는 제 1 에지 링의 상기 높이를 보상하도록 사용된 상기 마지막 양에 대한 플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트의 비로서, 기판 프로세싱 시스템.
제 4 항에 있어서,
상기 제어기는 플라즈마 온 시간 (plasma on time) 에 대한 상기 반도체 기판 상의 프로세스 성능에 기초하여 상기 제 1 레이트를 결정하도록 더 구성되는, 기판 프로세싱 시스템.
제 4 항에 있어서,
상기 제어기는,
상기 제 2 에지 링이 상기 RF 전력에 노출되는 시간들의 수와 상기 제 2 에지 링의 부식 레이트 사이의 상관 관계 (correlation) 를 결정하도록; 그리고
상기 상관 관계에 기초하여 상기 제 2 레이트를 결정하도록 더 구성되는, 기판 프로세싱 시스템.
기판 프로세싱 시스템의 페데스탈 둘레에 제 1 에지 링을 배치하는 단계;
상기 제 1 에지 링 아래 상기 페데스탈 둘레에 제 2 에지 링을 배치하는 단계; 및
상기 제 1 에지 링 및 상기 제 2 에지 링의 부식에 기초하여 상기 제 1 에지 링의 높이를 보상하는 단계를 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 11 항에 있어서,
상기 제 1 에지 링 및 상기 제 2 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 수에 기초하여 상기 제 1 에지 링 및 상기 제 2 에지 링의 상기 부식을 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 11 항에 있어서,
상기 보상된 높이에 따라 반도체 기판의 프로세싱 동안 상기 페데스탈에 대해 상기 제 1 에지 링을 이동시키는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 11 항에 있어서,
상기 제 1 에지 링이 반도체 기판의 프로세싱 동안 공급된 RF 전력에 노출되는 시간들의 제 1 수를 카운팅하는 (count) 단계;
상기 반도체 기판의 상기 프로세싱으로 인해 상기 제 1 에지 링이 부식되는 제 1 레이트를 결정하는 단계;
상기 제 2 에지 링이 상기 RF 전력에 노출되는 시간들의 제 2 수를 카운팅하는 단계;
상기 프로세싱으로 인해 그리고 상기 제 1 에지 링의 이동으로 인해 상기 제 2 에지 링이 부식되는 제 2 레이트를 결정하는 단계; 및
상기 시간들의 제 1 수 및 시간들의 제 2 수 및 상기 제 1 레이트 및 상기 제 2 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 14 항에 있어서,
상기 시간들의 제 1 수 및 상기 제 1 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 제 1 양을 결정하는 단계;
상기 시간들의 제 2 수 및 상기 제 2 레이트에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 제 2 양을 결정하는 단계; 및
상기 제 1 양 및 상기 제 2 양의 합에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 15 항에 있어서,
선행하는 제 1 에지 링에 대해 상기 프로세싱 동안 사용된 플라즈마의 튜닝 가능한 에지 시스의 높이의 시프트를 결정하는 단계;
플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트에 기초하여 그리고 상기 선행하는 제 1 에지 링의 높이를 보상하도록 사용된 마지막 양에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위해 튜닝 인자를 결정하는 단계;
상기 시간들의 제 1 수, 상기 제 1 레이트, 및 상기 튜닝 인자에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 상기 제 1 양을 결정하는 단계; 및
상기 시간들의 제 2 수, 상기 제 2 레이트, 및 상기 튜닝 인자에 기초하여 상기 제 1 에지 링의 상기 높이를 보상하기 위한 상기 제 2 양을 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 16 항에 있어서,
에지 대 중심 에칭 레이트들의 정규화된 비들에 기초하여 또는 상기 반도체 기판 상의 임계 치수 (critical dimension; CD) 의 시프트에 기초하여 플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트를 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 16 항에 있어서,
상기 선행하는 제 1 에지 링의 상기 높이를 보상하도록 사용된 상기 마지막 양에 대한 플라즈마의 상기 튜닝 가능한 에지 시스의 높이의 상기 시프트의 비로서 상기 튜닝 인자를 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 14 항에 있어서,
상기 플라즈마 온 시간에 대한 상기 반도체 기판 상의 프로세스 성능에 기초하여 상기 제 1 레이트를 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.
제 14 항에 있어서,
상기 제 2 에지 링이 상기 RF 전력에 노출되는 시간들의 수와 상기 제 2 에지 링의 부식 레이트 사이의 상관 관계를 결정하는 단계; 및
상기 상관 관계에 기초하여 상기 제 2 레이트를 결정하는 단계를 더 포함하는, 기판 프로세싱 시스템을 위한 방법.