KR20220141855A - 인공 신경망에서 아날로그 신경 메모리 어레이를 위한 비휘발성 메모리 셀들 및 연관된 고전압 회로들의 페이지 또는 워드의 정밀 튜닝 - Google Patents

인공 신경망에서 아날로그 신경 메모리 어레이를 위한 비휘발성 메모리 셀들 및 연관된 고전압 회로들의 페이지 또는 워드의 정밀 튜닝 Download PDF

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Abstract

아날로그 신경 메모리 내의 비휘발성 메모리 셀들의 워드 또는 페이지의 튜닝을 수행하기 위한 다수의 실시예들이 개시된다. 정밀 튜닝 프로세스 동안 비휘발성 메모리 셀들의 단자들에 인가되는 고전압을 생성하기 위해 사용되는 고전압 회로들이 또한 개시된다. 튜닝 동안의 교란의 발생을 최소화하기 위해 단자들에 전압을 인가하기 위한 프로그래밍 시퀀스들이 또한 개시된다.

Description

인공 신경망에서 아날로그 신경 메모리 어레이를 위한 비휘발성 메모리 셀들 및 연관된 고전압 회로들의 페이지 또는 워드의 정밀 튜닝
우선권 주장
본 출원은 2020년 3월 22일에 출원된 발명의 명칭이 "Precision Tuning of a Page or Word of Non-Volatile Memory Cells And Associated High Voltage Circuits for an Analog Neural Memory Array in an Artificial Neural Network"인 미국 특허 임시 출원 제62/993,008호와, 2020년 9월 17일에 출원된 발명의 명칭이 "Precision Tuning of a Page or Word of Non-Volatile Memory Cells And Associated High Voltage Circuits for an Analog Neural Memory Array in an Artificial Neural Network"인 미국 특허출원 제17/024,410호의 우선권을 주장한다.
기술분야
아날로그 신경 메모리 내의 비휘발성 메모리 셀들의 페이지 또는 워드의 정밀한 튜닝을 수행하기 위한 다수의 실시예들이 개시된다. 정밀 튜닝 프로세스 동안 사용되는 고전압 회로들 및 프로그래밍 시퀀스들이 또한 개시된다.
인공 신경망은 생물학적 신경망(동물의 중추신경계, 특히 뇌)을 모방하며, 다수의 입력에 의존할 수 있고 일반적으로 알려져 있지 않은 함수들을 추정하거나 근사화하는 데 이용된다. 인공 신경망은, 일반적으로, 서로 메시지들을 교환하는 상호 연결된 "뉴런(neuron)들"의 층들을 포함한다.
도 1은 인공 신경망을 예시하며, 여기서 원들은 뉴런들의 층들 또는 입력들을 나타낸다. 연결부들(시냅스(synapse)들로 지칭됨)은 화살표로 표현되며, 경험에 기초하여 튜닝될 수 있는 수치 가중치를 갖는다. 이것은 인공 신경망을 입력에 적응할 수 있게 하고 학습할 수 있게 한다. 전형적으로, 인공 신경망은 다수의 입력들의 층을 포함한다. 전형적으로 뉴런들의 하나 이상의 중간 층과, 신경망의 출력을 제공하는 뉴런들의 출력 층이 있다. 각각의 레벨의 뉴런들은 개별적으로 또는 집합적으로 시냅스들로부터의 수신된 데이터에 기초하여 결정을 행한다.
고성능 정보 처리를 위한 인공 신경망의 개발에서의 주요 문제들 중 하나는 적절한 하드웨어 기술의 결여이다. 사실상, 실제 인공 신경망은 매우 많은 수의 시냅스들에 의존하여, 뉴런들 사이의 높은 연결성, 즉 매우 높은 계산 병렬성(computational parallelism)을 가능하게 한다. 원리적으로, 이러한 복잡성은 디지털 슈퍼컴퓨터들 또는 특수 그래픽 처리 유닛 클러스터들로 달성될 수 있다. 그러나, 고비용에 더하여, 이들 접근법은 또한 주로 저정밀 아날로그 계산을 수행하기 때문에 훨씬 적은 에너지를 소비하는 생물학적 망(biological network)과 비교하여 보통의 에너지 효율을 겪는다. 인공 신경망에 CMOS 아날로그 회로가 사용되어 왔지만, 대부분의 CMOS-구현된 시냅스들은 많은 수의 뉴런들 및 시냅스들을 고려해 볼 때 부피가 너무 컸다.
출원인은, 참고로 포함되는 미국 특허 출원 공개 제2017/0337466호로 공개된 미국 특허 출원 제15/594,439호에서 하나 이상의 비휘발성 메모리 어레이를 시냅스로서 이용하는 인공 (아날로그) 신경망을 이전에 개시하였다. 비휘발성 메모리 어레이들은 아날로그 뉴로모픽 메모리(analog neuromorphic memory)로서 동작한다. 본원에 사용된 바와 같은, 용어 '뉴로모픽'은 신경계의 모델을 구현하는 회로부를 의미한다. 아날로그 뉴로모픽 메모리는 제1 다수의 입력들을 수신하고 그로부터 제1 다수의 출력들을 생성하도록 구성된 제1 다수의 시냅스들과, 제1 다수의 출력들을 수신하도록 구성된 제1 다수의 뉴런들을 포함한다. 제1 다수의 시냅스들은 다수의 메모리 셀들을 포함하는데, 여기서 메모리 셀들 각각은 반도체 기판 내에 형성되고 채널 영역이 사이에 연장되는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 비-플로팅 게이트를 포함한다. 다수의 메모리 셀들 각각은 플로팅 게이트 상의 전자들의 수에 대응하는 가중치 값을 저장하도록 구성된다. 다수의 메모리 셀들은 제1 다수의 입력들을 저장된 가중치 값들과 승산하여 제1 다수의 출력들을 생성하도록 구성된다. 이러한 방식으로 배열된 메모리 셀들의 어레이는 벡터x매트릭스 승산(vector by matrix multiplication, VMM) 어레이로 지칭될 수 있다.
VMM에서 사용될 수 있는 상이한 비휘발성 메모리 셀들의 예들이 이제 논의될 것이다.
비휘발성 메모리 셀들
다양한 타입의 공지된 비휘발성 메모리 셀들이 VMM 어레이들에서 사용될 수 있다. 예를 들어, 본원에 참고로 포함되는 미국 특허 제5,029,130호("'130 특허")는 플래시 메모리 셀들의 한 유형인, 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있다. 그러한 메모리 셀(210)이 도 2에 도시되어 있다. 각각의 메모리 셀(210)은 반도체 기판(12) 내에 형성된 소스 영역(14) 및 드레인 영역(16)을 포함하며, 그 영역들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)가 소스 영역(14)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(전형적으로 워드 라인에 결합됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인 단자(24)가 드레인 영역(16)에 결합된다.
메모리 셀(210)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(210)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스 영역(14) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류는 드레인 영역(16)으로부터 소스 영역(14)(소스 라인 단자)으로 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 활성화(가열)될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(210)은 드레인 영역(16) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역(18)의 부분을 턴온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)의 부분이 또한 턴온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 상태 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(110)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 1]
Figure pct00001
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다.
도 3은 제어 게이트(CG) 단자(28)가 추가된 도 2의 메모리 셀(210)과 유사한 메모리 셀(310)을 도시한다. 제어 게이트 단자(28)는 프로그래밍에서 고전압, 예를 들어 10V, 소거에서 저전압 또는 음전압, 예를 들어 0v/-8V, 판독에서 저전압 또는 중간 범위 전압, 예를 들어 0v/2.5V로 바이어싱된다. 다른 단자들은 도 2의 것과 유사하게 바이어싱된다.
도 4는 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(22)(전형적으로 워드 라인(WL)에 결합됨), 플로팅 게이트(20) 위의 제어 게이트(28), 및 소스 영역(14) 위의 소거 게이트(30)를 포함하는 4-게이트 메모리 셀(410)을 도시한다. 이러한 구성은, 모든 목적을 위해 본원에 참고로 포함되는, 미국 특허 제6,747,310호에 기재되어 있다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외하고 비-플로팅 게이트들이며, 이는 그들이 전압 소스에 전기적으로 연결되거나 연결 가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 수행된다.
표 2는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 2]
Figure pct00002
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다.
도 5는 메모리 셀(510)이 소거 게이트(EG) 단자를 포함하지 않는다는 점을 제외하고는 도 4의 메모리 셀(410)과 유사한, 메모리 셀(510)을 도시한다. 소거는 기판(18)을 고전압으로 바이어싱하고 제어 게이트(CG) 단자(28)를 저전압 또는 음전압으로 바이어싱함으로써 수행된다. 대안적으로, 소거는 워드 라인 단자(22)를 양전압으로 바이어싱하고 제어 게이트 단자(28)를 음전압으로 바이어싱함으로써 수행된다. 프로그래밍 및 판독은 도 4의 것과 유사하다.
도 6은 플래시 메모리 셀의 다른 유형인 3-게이트 메모리 셀(610)을 도시한다. 메모리 셀(610)은, 메모리 셀(610)이 별개의 제어 게이트 단자를 갖지 않는다는 점을 제외하고는, 도 4의 메모리 셀(410)과 동일하다. 소거 동작(그에 의해 소거 게이트 단자의 사용을 통해 소거가 발생함) 및 판독 동작은, 제어 게이트 바이어스가 인가되지 않는다는 점을 제외하고는, 도 4의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 결과적으로, 제어 게이트 바이어스의 결여를 보상하기 위해 프로그램 동작 동안 소스 라인 단자 상에 더 높은 전압이 인가되어야 한다.
표 3은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(610)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 3]
Figure pct00003
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다.
도 7은 플래시 메모리 셀의 다른 유형인 적층형 게이트 메모리 셀(710)을 도시한다. 메모리 셀(710)은, 절연 층(도시되지 않음)에 의해 분리되어, 플로팅 게이트(20)가 전체 채널 영역(18) 위로 연장되고, 제어 게이트 단자(22)(여기서 워드 라인에 결합될 것임)가 플로팅 게이트(20) 위로 연장된다는 점을 제외하고는, 도 2의 메모리 셀(210)과 유사하다. 프로그램은 채널(18)로부터 드레인 영역(16) 옆의 채널 영역의 플로팅 게이트(20)로의 핫 전자 주입을 사용하여 수행되고, 소거는 플로팅 게이트(20)로부터 기판(12)으로의 파울러-노르트하임 전자 터널링에 의해 수행된다. 판독 동작은 메모리 셀(210)에 대해 앞서 설명된 것과 유사한 방식으로 동작한다.
표 4는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 기판(12) 및 메모리 셀(710)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 4]
Figure pct00004
"판독 1"은 셀 전류가 비트 라인 상에서 출력되는 판독 모드이다. "판독 2"는 셀 전류가 소스 라인 단자 상에서 출력되는 판독 모드이다. 선택적으로, 메모리 셀들(210, 310, 410, 510, 610, 또는 710)의 로우(row)들 및 컬럼(column)들을 포함하는 어레이들에서, 소스 라인들은 메모리 셀들의 하나의 로우에 또는 메모리 셀들의 2개의 인접한 로우들에 결합될 수 있다. 즉, 소스 라인 단자들은 메모리 셀들의 인접한 로우들에 의해 공유될 수 있다.
도 8은 쌍둥이(twin) 분리형 게이트 메모리 셀(810)을 도시한다. 메모리 셀(810)은, 기판(12) 위에 배치되고 기판(12)으로부터 절연된 플로팅 게이트(FG)(20), 플로팅 게이트(20) 위에 배치되고 플로팅 게이트(20)로부터 절연된 제어 게이트(28), 플로팅 및 제어 게이트들(20/28)에 인접하여 배치되고 플로팅 및 제어 게이트들로부터 절연되되 기판(12) 위에 배치되고 기판(12) 위에 배치되는 소거 게이트(EG)(30) - 소거 게이트(30)는 소거 효율을 향상시키기 위해 제어 게이트(CG)의 상부 모서리가 T자형 소거 게이트의 내부 모서리를 대향하도록 T자형으로 생성됨 -, 및 플로팅 게이트(20)에 인접하는 기판 내의 드레인 영역(DR)(16)(드레인 확산 영역들(DR)(16)에 연결된 비트 라인 접촉부(BL)(24)를 가짐)을 포함한다. 메모리 셀들은 메모리 셀들의 쌍들(좌측의 A 및 우측의 B)로서 형성되어 공통 소거 게이트(30)를 공유한다. 이 셀 설계는 적어도, 소거 게이트(EG) 아래에 소스 영역이 없고, 각각의 메모리 셀에 선택 게이트(워드 라인으로도 지칭됨), 및 채널 영역이 없다는 점에서, 도 2 내지 도 7을 참조하여 상기 논의된 메모리 셀들과는 상이하다. 대신에, 하나의 연속적인 채널 영역(18)이 두 메모리 셀들 아래에서 연장된다(즉, 하나의 메모리 셀의 드레인 영역(16A)에서 다른 메모리 셀의 드레인 영역(16B)으로 연장된다). 하나의 메모리 셀을 판독하거나 프로그램하기 위해, 다른 메모리 셀의 제어 게이트(28)는 그들 사이에 있는 플로팅 게이트(20)에 대한 전압 커플링을 통해 기저의 채널 영역 부분을 턴온하기에 충분한 전압으로 상승된다(예를 들어, 셀(A)을 판독 또는 프로그램하기 위해, FGB(20B) 상의 전압은 CGB(28B)로부터의 전압 커플링을 통해 상승되어 FGB(20B) 하에서 채널 영역 부분을 턴온시킨다). 소거는 플로팅 게이트(20)로부터 소거 게이트(30)로의 파울러 노르트하임 전자 터널링을 이용하여 수행된다. 프로그램은 채널(18)로부터 플로팅 게이트(20)로의 핫 전자 주입을 사용하여 수행되며, 이는 표 5의 프로그램 1로서 표시되어 있다. 대안적으로, 프로그램은 소거 게이트(30)로부터 플로팅 게이트(20)로의 파울러 노르트하임 전자 터널링을 이용하여 수행되며, 이는 표 5의 프로그램 2로서 표시되어 있다. 대안적으로, 프로그램은 채널(18)로부터 플로팅 게이트(20)로의 파울러 노르트하임 전자 터널링을 이용하여 수행되며, 이 경우에, 조건은 기판(12)이 낮은 전압 또는 음의 전압으로 바이어스되는 반면 소거 게이트(30)는 낮은 양의 전압으로 바이어스되는 것을 제외하고는 프로그램 2와 유사하다.
표 5는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(810)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다: 이 표에서, 각각의 행에서 판독, 프로그램, 또는 소거 동작을 위해 셀 A(단자들 EG, CGA, 및 BLA을 가짐)가 선택된다고 가정된다.
[표 5]
Figure pct00005
인공 신경망에서 위에서 설명된 비휘발성 메모리 셀들의 유형들 중 하나를 포함하는 메모리 어레이들을 이용하기 위해, 두 가지 수정이 이루어진다. 첫째, 라인들은, 하기에서 추가로 설명되는 바와 같이, 각각의 메모리 셀이 어레이 내의 다른 메모리 셀들의 메모리 상태에 악영향을 미치지 않으면서 개별적으로 프로그래밍, 소거, 및 판독될 수 있도록 구성된다. 둘째, 메모리 셀들의 연속적인 (유사한) 프로그래밍이 제공된다.
구체적으로, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 소거된 상태로부터 완전 프로그래밍된 상태로 연속적으로 변경될 수 있다. 다른 실시예에서, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 프로그래밍된 상태로부터 완전 소거된 상태로 연속적으로 변경될 수 있고, 그 역으로도 가능하다. 이것은 셀 저장소가 유사하거나 또는 적어도, 많은 개별 값들(예컨대 16개 또는 64개의 상이한 값) 중 하나를 저장할 수 있음을 의미하는데, 이는 메모리 어레이 내의 모든 셀들의 매우 정밀하고 개별적인 튜닝을 허용하고, 메모리 어레이를 신경망의 시냅스 가중치들에 대한 미세 튜닝 조정을 저장하고 행하는 데 이상적인 것으로 되게 한다.
본원에 기술된 방법 및 수단은 제한 없이, FINFET 분리형 게이트 플래시 또는 적층형 게이트 플래시 메모리, NAND 플래시, 3D플래시, SONOS(실리콘-산화물-질화물-산화물-실리콘, 질화물의 전하 트랩), MONOS(금속-산화물-질화물-산화물-실리콘, 질화물의 금속 전하 트랩), ReRAM(저항성 램), PCM(상 변화 메모리), MRAM(자기 램), FeRAM(강유전체 ram), OTP(2-레벨 또는 다중-레벨 1회 프로그래밍가능), 및 CeRAM(상관 전자 램)과 같은 다른 비휘발성 메모리 기술들에도 적용될 수 있다. 본원에 설명된 방법 및 수단은, 제한 없이, SRAM, DRAM, 및 다른 휘발성 시냅스 셀들과 같은 신경망에 대해 사용되는 휘발성 메모리 기술들에 적용될 수 있다.
비휘발성 메모리 셀 어레이들을 채용한 신경망들
도 9는 본 실시예의 비휘발성 메모리 어레이를 활용하는 신경망의 비제한적인 예를 개념적으로 예시한다. 이 예는 안면 인식 애플리케이션에 대해 비휘발성 메모리 어레이 신경망을 이용하지만, 비휘발성 메모리 어레이 기반 신경망을 이용하여 임의의 다른 적절한 애플리케이션이 구현될 수 있다.
S0은, 이 예에 대해, 5 비트 정밀도를 갖는 32x32 픽셀 RGB 이미지(즉, 각각의 색상 R, G 및 B에 대해 하나씩인 3개의 32x32 픽셀 어레이들, 각각의 픽셀은 5 비트 정밀도임)인 입력 층이다. 입력 층(S0)으로부터 층(C1)으로 가는 시냅스들(CB1)은 몇몇 예에서 가중치들 및 다른 예에서 공유 가중치들의 상이한 세트들을 적용하며, 입력 이미지를 3x3 픽셀 중첩 필터들(커널(kernel))로 필터를 1 픽셀(또는 모델별로 지시되는 바와 같이 1 초과 픽셀)만큼 시프트시키면서 스캔한다. 구체적으로, 이미지의 3x3 부분 내의 9개 픽셀들(즉, 필터 또는 커널로 지칭됨)에 대한 값들이 시냅스들(CB1)에 제공되며, 여기서 이들 9개의 입력 값들이 적절한 가중치들과 승산되고, 그 승산의 출력들을 합산한 후, 단일 출력 값이 결정되고, 피처 맵(feature map)(C1)의 층들 중 하나의 층의 픽셀을 생성하기 위해 CB1의 제1 시냅스에 의해 제공된다. 이어서, 3x3 필터가 입력 층(S0) 내에서 하나의 픽셀씩 우측으로 시프트되며(즉, 우측에 3개 픽셀들의 컬럼을 추가하고, 좌측에서 3개 픽셀들의 컬럼을 뺌), 여기서 이러한 새롭게 위치된 필터에서의 9개 픽셀 값들이 시냅스들(CB1)에 제공되고, 이에 의해 이들은 동일한 가중치들과 승산되고, 제2 단일 출력 값이 연관된 시냅스에 의해 결정된다. 이러한 프로세스는, 3개의 모든 색상들에 대해 그리고 모든 비트들(정밀도 값들)에 대해, 3x3 필터가 입력 층(S0)의 전체 32x32 픽셀 이미지를 가로질러서 스캔할 때까지 계속된다. 이어서, 프로세스는, 층(C1)의 모든 피처 맵들이 계산될 때까지, 가중치들의 상이한 세트들을 사용하여 반복되어 C1의 상이한 피처 맵을 생성한다.
층(C1)에, 본 예에서, 각각 30x30 픽셀들을 갖는 16개 피처 맵들이 있다. 각각의 픽셀은 입력들과 커널을 승산하는 것으로부터 추출된 새로운 피처 픽셀이고, 따라서 각각의 피처 맵은 2차원 어레이이고, 따라서, 이러한 예에서, 층(C1)은 2차원 어레이들의 16개 층들을 구성한다(본원에서 언급된 층들 및 어레이들은 반드시 물리적 관계일 필요가 없는 논리적 관계임 - 즉, 어레이들은 반드시 물리적으로 2차원 어레이로 배향될 필요는 없음 - 에 유념한다). 층(C1) 내의 16개 피처 맵들 각각은 필터 스캔에 적용되는 시냅스 가중치들의 상이한 16개 세트들 중 하나의 세트에 의해 생성된다. C1 피처 맵들은 모두, 경계 식별과 같은 동일한 이미지 피처의 상이한 태양들에 관한 것일 수 있다. 예를 들어, 제1 맵(이러한 제1 맵을 생성하는 데 사용되는 모든 스캔을 위해 공유되는 제1 가중치 세트를 사용하여 생성됨)은 원형 에지들을 식별할 수 있고, 제2 맵(제1 가중치 세트와는 상이한 제2 가중치 세트를 사용하여 생성됨)은 직사각형 에지들, 또는 특정 피처들의 종횡비 등을 식별할 수 있다.
활성화 함수(P1)(풀링(pooling))가 층(C1)으로부터 층(S1)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. 풀링 함수의 목적은, 예를 들어 에지 위치의 의존성을 감소시키고 다음 스테이지로 가기 전에 데이터 크기를 감소시키기 위해 인근 위치를 평균하는 것이다(또는 최대 함수가 또한 사용될 수 있음). 층(S1)에, 16개 15x15 피처 맵들(즉, 각각 15x15 픽셀들의 상이한 16개 어레이들)이 있다. 층(S1)으로부터 층(C2)으로 가는 시냅스들(CB2)은 S1 내의 맵들을 4x4 필터들로 필터 시프트를 1 픽셀로 하여 스캔한다. 층(C2)에, 22개의 12x12 피처 맵들이 있다. 활성화 함수(P2)(풀링)가 층(C2)으로부터 층(S2)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. 층(S2)에, 22개 6x6 피처 맵들이 있다. 활성화 함수(풀링)가 층(S2)으로부터 층(C3)으로 가는 시냅스들(CB3)에서 적용되며, 여기서 층(C3) 내의 모든 뉴런은 CB3의 각자의 시냅스를 통해 층(S2) 내의 모든 맵에 연결된다. 층(C3)에, 64개 뉴런들이 있다. 층(C3)으로부터 출력 층(S3)으로 가는 시냅스들(CB4)은 C3을 S3에 완전히 연결한다. 즉, 층(C3) 내의 모든 뉴런은 층(S3) 내의 모든 뉴런에 연결된다. S3에서의 출력은 10개 뉴런들을 포함하고, 여기서 최고 출력 뉴런이 클래스를 결정한다. 이러한 출력은, 예를 들어, 원래의 이미지의 내용의 식별 또는 분류를 나타낼 수 있다.
시냅스들의 각각의 층은 비휘발성 메모리 셀들의 어레이 또는 그들의 어레이의 일부를 사용하여 구현된다.
도 10은 그 목적을 위해 사용될 수 있는 시스템의 블록 다이어그램이다. VMM 시스템(32)은 비휘발성 메모리 셀들을 포함하고, 하나의 층과 다음 층 사이에서 시냅스들(예컨대, 도 6의 CB1, CB2, CB3, 및 CB4)로서 이용된다. 구체적으로, VMM 시스템(32)은 로우들 및 컬럼들로 배열된 비휘발성 메모리 셀들을 포함하는 VMM 어레이(33), 소거 게이트 및 워드 라인 게이트 디코더(34), 제어 게이트 디코더(35), 비트 라인 디코더(36) 및 소스 라인 디코더(37)를 포함하며, 이들은 비휘발성 메모리 셀 어레이(33)에 대한 각자의 입력들을 디코딩한다. VMM 어레이(33)로의 입력은 소거 게이트 및 워드 라인 게이트 디코더(34)로부터 또는 제어 게이트 디코더(35)로부터일 수 있다. 이 예에서의 소스 라인 디코더(37)는 또한 VMM 어레이(33)의 출력을 디코딩한다. 대안적으로, 비트 라인 디코더(36)는 VMM 어레이(33)의 출력을 디코딩할 수 있다.
VMM 어레이(33)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 시스템(32)에 의해 사용될 가중치들을 저장한다. 둘째, VMM 어레이(33)는 사실상 입력들을 VMM 어레이(33)에 저장된 가중치들과 승산하고 이들을 출력 라인(소스 라인 또는 비트 라인)마다 가산하여 출력을 생성하며, 이는 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 가산 함수를 수행함으로써, VMM 어레이(33)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 그의 인시투(in-situ) 메모리 계산으로 인해 전력 효율적이다. 필터(커널)의 가중치들은 하나의 또는 다수의 VMM 어레이(33)에 걸쳐 하나 또는 다수의 비트 라인(열) 또는 하나 또는 다수의 행에 걸쳐 맵핑된다.
VMM 어레이(33)의 출력은 차동 합산기(예컨대, 합산 연산 증폭기 또는 합산 전류 미러)(38)에 공급되고, 이는 VMM 어레이(33)의 출력들을 합산하여 그 콘볼루션(convolution)에 대한 단일 값을 생성한다. 차동 합산기(38)는 포지티브 가중치 및 네거티브 가중치 입력들 둘 모두의 합산을 수행하여 단일 값을 출력하도록 배열된다.
이어서 차동 합산기(38)의 합산된 출력 값들은 활성화 함수 회로(39)에 공급되며, 이는 출력을 정류한다. 활성화 함수 회로(39)는 시그모이드(sigmoid), tanh, ReLU 함수들, 또는 임의의 다른 비선형 함수를 제공할 수 있다. 활성화 함수 회로(39)의 정류된 출력 값들은 다음 층(예를 들어, 도 9의 C1)의 피처 맵의 요소가 되고, 이어서 다음 시냅스에 적용되어 다음 피처 맵 층 또는 최종 층을 생성한다. 따라서, 이 예에서, VMM 어레이(33)는 다수의 시냅스들(이들은 이전 뉴런 층으로부터 또는 이미지 데이터베이스와 같은 입력 층으로부터 그들의 입력들을 수신함)을 구성하고, 합산기(38) 및 활성화 함수 회로(39)는 다수의 뉴런들을 구성한다.
도 10의 VMM 시스템(32)으로의 입력(WLx, EGx, CGx, 및 선택적으로 BLx 및 SLx)은 아날로그 레벨, 2진 레벨, 디지털 타이밍 펄스들(이 경우 펄스-아날로그 변환기(PAC)가 적절한 입력 아날로그 레벨로 펄스들을 변환하기 위해 필요할 수 있음) 또는 디지털 비트들(이 경우 DAC는 디지털 비트들을 적절한 입력 아날로그 레벨로 변환하기 위해 제공될 수 있음)일 수 있고, 출력은 아날로그 레벨(예를 들어, 전류, 전압, 또는 전하), 2진 레벨, 디지털 펄스들, 또는 디지털 비트들(이 경우 출력 ADC는 출력 아날로그 레벨을 디지털 비트들로 변환하기 위해 제공된다)일 수 있다.
도 11은, 여기서 VMM 시스템들(32a, 32b, 32c, 32d, 및 32e)로서 라벨링된, VMM 시스템들(32)의 다수의 층들의 사용을 도시하는 블록 다이어그램이다. 도 11에 도시된 바와 같이, Inputx로 표시된 입력은 디지털-아날로그 변환기(31)에 의해 디지털로부터 아날로그로 변환되고, 입력 VMM 시스템(32a)에 제공된다. 변환된 아날로그 입력들은 전압 또는 전류일 수 있다. 제1 층에 대한 입력 D/A 변환은, 입력 VMM 시스템(32a)의 매트릭스 승산기에 있어서의 입력들(Inputx)을 적절한 아날로그 레벨들에 매핑시키는 함수 또는 LUT(look up table)를 사용함으로써 행해질 수 있다. 입력 변환은 또한, 외부 아날로그 입력을 입력 VMM 시스템(32a)으로의 매핑된 아날로그 입력으로 변환하기 위한 아날로그-아날로그(A/A) 변환기에 의해 행해질 수 있다. 입력 변환은 또한 외부 디지털 입력을 입력 VMM 시스템(32a)에 대한 매핑된 디지털 펄스 또는 펄스들로 변환하기 위해 디지털-디지털 펄스(D/P) 변환기에 의해 행해질 수 있다.
입력 VMM 시스템(32a)에 의해 생성된 출력은 다음 VMM 시스템(은닉 레벨 1)(32b)으로의 입력으로 제공되고, 이는 이어서 다음 VMM 시스템(은닉 레벨 2)(32c)으로의 입력으로 제공되는 출력을 생성하고, 등등이다. VMM 시스템(32)의 다양한 층들은 컨볼루션 신경망(convolutional neural network, CNN)의 시냅스들 및 뉴런들의 상이한 층들로서 기능한다. 각각의 VMM 시스템(32a, 32b, 32c, 32d, 32e)은 각자의 비휘발성 메모리 어레이를 포함하는 독립형의, 물리적 시스템일 수 있거나, 또는 다수의 VMM 시스템들이 동일한 물리적 비휘발성 메모리 어레이의 상이한 부분들을 이용할 수 있거나, 또는 다수의 VMM 시스템들이 동일한 물리적 비휘발성 메모리 어레이의 중첩 부분들을 이용할 수 있다. 각각의 VMM 시스템(32a, 32b, 32c, 32d, 및 32e)은 또한 그의 어레이 또는 뉴런의 다양한 부분에 대해 시간 다중화될 수 있다. 도 11에 도시된 예는 다음과 같은 5개의 층(32a, 32b, 32c, 32d, 32e)을 포함한다: 하나의 입력 층(32a), 2개의 은닉 층(32b, 32c), 및 2개의 완전히 연결된 층(32d, 32e). 당업자는 이것은 단지 예시적인 것이고 시스템이 대신에 2개 초과의 은닉 층들 및 2개 초과의 완전히 연결된 층들을 포함할 수 있다는 것을 인식할 것이다.
VMM 어레이들
도 12는 뉴런 VMM 어레이(1200)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1200)는 비휘발성 메모리 셀들의 메모리 어레이(1201), 및 비휘발성 기준 메모리 셀들의 (어레이의 상부에 있는) 기준 어레이(1202)를 포함한다. 대안적으로, 다른 기준 어레이가 하부에 배치될 수 있다.
VMM 어레이(1200)에서, 제어 게이트 라인(1203)과 같은 제어 게이트 라인들이 수직 방향으로 이어지고(따라서, 로우 방향의 기준 어레이(1202)는 제어 게이트 라인(1203)에 직교함), 소거 게이트 라인(1204)과 같은 소거 게이트 라인들이 수평 방향으로 이어진다. 여기서, VMM 어레이(1200)로의 입력들은 제어 게이트 라인들(CG0, CG1, CG2, CG3) 상에 제공되고, VMM 어레이(1200)의 출력은 소스 라인들(SL0, SL1) 상에 나타난다. 일 실시예에서 짝수 로우들만이 사용되고, 다른 실시예에서 홀수 로우들만이 사용된다. 각각의 소스 라인(각각, SL0, SL1) 상에 배치된 전류는 그 특정 소스 라인에 연결된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
본원에서 신경망들에 대해 설명된 바와 같이, VMM 어레이(1200)의 비휘발성 메모리 셀들은 바람직하게는 하위-임계 영역에서 동작하도록 구성된다.
본원에 기술된 비휘발성 기준 메모리 셀들 및 비휘발성 메모리 셀들은 약 반전(weak inversion)으로 바이어싱되며:
Ids = Io * e (Vg- Vth)/nVt = w * Io * e (Vg)/nVt,
여기서 w = e (- Vth)/nVt
여기서 Ids는 드레인-소스 전류이고; Vg는 메모리 셀 상의 게이트 전압이고; Vth는 메모리 셀의 (유효 또는 등가의) 임계 전압이고; Vt는 열 전압 = k*T/q이며, 이때 k는 볼츠만 상수이고, T는 켈빈 단위의 온도이고, q는 전자 전하이고; n은 기울기 계수 = 1 + (Cdep/Cox)이며, 이때 Cdep = 공핍 층의 커패시턴스이고, Cox는 게이트 산화물 층의 커패시턴스이고; Io는 임계 전압과 동일한 게이트 전압에서의 메모리 셀 전류이고, Io는 (Wt/L)*u*Cox* (n-1) * Vt2에 비례하며, 여기서 u는 캐리어 이동도이고, Wt 및 L은 메모리 셀의, 각각, 폭 및 길이이다.
메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀)을 사용하는 I-V 로그 변환기 또는 입력 전류 Ids를 입력 전압 Vg로 변환하기 위한 트랜지스터에 대해:
Vg= n*Vt*log [Ids/wp*Io]
여기서, wp는 기준 또는 주변 메모리 셀의 w이다.
벡터 매트릭스 승산기(VMM) 어레이로서 사용되는 메모리 어레이에 대해, 출력 전류는 다음과 같다:
Iout = wa * Io * e (Vg)/nVt, 즉
Iout = (wa/wp) * Iin = W * Iin
W = wa/wp = e (Vthp - Vtha)/nVt
Iin = wp * Io * e (Vg)/nVt
여기서, wa = 메모리 어레이 내의 각각의 메모리 셀의 w이다. Vthp는 기준 메모리 셀(또는 주변 메모리 셀 또는 트랜지스터)의 (등가 또는 유효) 임계 전압이고, Vtha는 어레이 메모리 셀의 (등가 또는 유효) 임계 전압이다.
워드 라인 또는 제어 게이트가 입력 전압을 위해 메모리 셀에 대한 입력으로 사용될 수 있다.
대안적으로, 본원에 기술된 VMM 어레이들의 비휘발성 메모리 셀들은 선형 영역에서 동작하도록 구성될 수 있다:
Ids = beta* (Vgs-Vth)*Vds; beta = u*Cox*Wt/L,
Wα (Vgs-Vth),
이는 선형 영역에서의 가중치 W가 (Vgs-Vth)에 비례한다는 것을 의미함.
워드 라인 또는 제어 게이트 또는 비트 라인 또는 소스 라인이 선형 영역에서 동작되는 메모리 셀에 대한 입력으로 사용될 수 있다. 비트 라인 또는 소스 라인은 메모리 셀에 대한 출력으로 사용될 수 있다.
I-V 선형 변환기에 대해, 선형 영역에서 동작하는 메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀) 또는 트랜지스터, 또는 저항기가 입력/출력 전류를 입력/출력 전압으로 선형적으로 변환하는 데 사용될 수 있다.
대안적으로, 본원에 기술된 VMM 어레이들의 메모리 셀들은 포화 영역에서 동작하도록 구성될 수 있다:
Ids = ½ * beta* (Vgs-Vth)2; beta = u*Cox*Wt/L
Wα (Vgs-Vth)2, 이는 가중치 W가 (Vgs-Vth)2에 비례한다는 것을 의미함
워드 라인, 제어 게이트, 또는 소거 게이트가 포화 영역에서 동작되는 메모리 셀에 대한 입력으로 사용될 수 있다. 비트 라인 또는 소스 라인은 출력 뉴런에 대한 출력으로 사용될 수 있다.
대안적으로, 본원에 설명된 VMM 어레이들의 메모리 셀들은 신경망의 각각의 층 또는 다중 층들에 대한 모든 영역들 또는 이들의 조합(하위 임계, 선형, 또는 포화)에서 사용될 수 있다.
도 13은 뉴런 VMM 어레이(1300)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스로서 이용된다. VMM 어레이(1300)는 비휘발성 메모리 셀들의 메모리 어레이(1303), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1301), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1302)를 포함한다. 어레이의 컬럼 방향으로 배열된 기준 어레이들(1301 및 1302)은, 단자들(BLR0, BLR1, BLR2, 및 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(WL0, WL1, WL2, 및 WL3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1314)(부분적으로만 도시됨)을 통해 다이오드 연결된다. 기준 셀들은 타겟 기준 레벨들로 튜닝(예컨대, 프로그래밍)된다. 타겟 기준 레벨은 기준 미니 어레이 매트릭스(도시되지 않음)에 의해 또는 밴드갭 기반 기준 회로로부터 제공된다.
메모리 어레이(1303)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 어레이(1300)에 의해 사용될 가중치들을 그것의 각자의 메모리 셀들 상에 저장한다. 둘째, 메모리 어레이(1303)는 입력들(즉, 단자들(BLR0, BLR1, BLR2, 및 BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1301 및 1302)이 워드 라인들(WL0, WL1, WL2, 및 WL3)에 공급할 입력 전압들로 변환함)을 메모리 어레이(1303)에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(메모리 셀 전류들)을 가산하여 각자의 비트 라인들(BL0 - BLN) 상의 출력을 생성하는데, 이는 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 가산 함수를 수행함으로써, 메모리 어레이(1303)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 전압 입력들은 워드 라인들(WL0, WL1, WL2, 및 WL3) 상에 제공되고, 출력은 판독(추론) 동작 동안 각자의 비트 라인들(BL0 - BLN) 상에 나타난다. 비트 라인들(BL0 - BLN) 각각에 배치된 전류는 그 특정 비트 라인에 연결된 모든 비휘발성 메모리 셀들로부터의 전류들의 합산 함수를 수행한다.
표 6은 VMM 어레이(1300)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타내며, 여기서 FLT는 플로팅(floating)을, 즉 전압이 부과되지 않음을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 6]
Figure pct00006
도 14는 뉴런 VMM 어레이(1400)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1400)는 비휘발성 메모리 셀들의 메모리 어레이(1403), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1401), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1402)를 포함한다. 기준 어레이들(1401 및 1402)은 VMM 어레이(1400)의 로우 방향으로 이어진다. VMM 어레이는, VMM 어레이(1400)에서 워드 라인들이 수직 방향으로 이어진다는 점을 제외하고는, VMM(1300)과 유사하다. 여기서, 입력들은 워드 라인들(WLA0, WLB0, WLA1, WLB2, WLA2, WLB2, WLA3, WLB3) 상에 제공되고, 출력은 판독 동작 동안 소스 라인(SL0, SL1) 상에 나타난다. 각각의 소스 라인 상에 배치된 전류는 그 특정 소스 라인에 연결된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
표 7은 VMM 어레이(1400)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 7]
Figure pct00007
도 15는 뉴런 VMM 어레이(1500)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1500)는 비휘발성 메모리 셀들의 메모리 어레이(1503), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1501), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1502)를 포함한다. 기준 어레이들(1501 및 1502)은 단자들(BLR0, BLR1, BLR2, 및 BLR3) 내로 흐르는 전류 입력들을 전압 입력들(CG0, CG1, CG2, 및 CG3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 BLR0, BLR1, BLR2, 및 BLR3을 통해 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1512)(단지 부분적으로 도시됨)을 통해 다이오드 연결된다. 멀티플렉서들(1512) 각각은 판독 동작 동안 제1 및 제2 비휘발성 기준 메모리 셀들 각각의 비트 라인(예컨대, BLR0) 상의 일정한 전압을 보장하기 위해 각각의 멀티플렉서(1505) 및 캐스코딩 트랜지스터(cascoding transistor)(1504)를 포함한다. 기준 셀들은 타겟 기준 레벨들로 튜닝된다.
메모리 어레이(1503)는 두 가지 목적에 기여한다. 첫째, 그것은 VMM 어레이(1500)에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이(1503)는 입력들(단자들(BLR0, BLR1, BLR2, 및 BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1501 및 1502)이 이러한 전류 입력들을 제어 게이트들(CG0, CG1, CG2, 및 CG3)에 공급할 입력 전압들로 변환함)을 메모리 어레이에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(셀 전류들)을 가산하여 출력을 생성하는데, 이는 BL0 - BLN 상에 나타나며 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 가산 함수를 수행함으로써, 메모리 어레이는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 입력들은 제어 게이트 라인들(CG0, CG1, CG2, 및 CG3) 상에 제공되고, 출력은 판독 동작 동안 비트 라인들(BL0 - BLN) 상에 나타난다. 각각의 비트 라인 상에 배치된 전류는 그 특정 비트 라인에 연결된 메모리 셀들로부터의 모든 전류들의 합산 함수를 수행한다.
VMM 어레이(1500)는 메모리 어레이(1503) 내의 비휘발성 메모리 셀들에 대한 단방향 튜닝을 구현한다. 즉, 각각의 비휘발성 메모리 셀은 소거되고, 이어서 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다. 이것은, 예를 들어, 후술되는 정밀 프로그래밍 기법들을 사용하여 수행될 수 있다. 전하가 너무 많이(잘못된 값이 셀에 저장될 정도로) 플로팅 게이트 상에 배치되는 경우, 셀은 소거되어야 하고, 부분 프로그래밍 동작들의 시퀀스가 다시 시작되어야 한다. 도시된 바와 같이, 동일한 소거 게이트(예컨대, EG0 또는 EG1)를 공유하는 2개의 로우들이 함께 소거될 필요가 있고(페이지 소거로 알려짐), 그 후에 각각의 셀은 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다.
표 8은 VMM 어레이(1500)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 8]
Figure pct00008
도 16은 뉴런 VMM 어레이(1600)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1600)는 비휘발성 메모리 셀들의 메모리 어레이(1603), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1601), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1602)를 포함한다. EG 라인들(EGR0, EG0, EG1, 및 EGR1)은 수직으로 이어지는 반면, CG 라인들(CG0, CG1, CG2, 및 CG3) 및 SL 라인들(WL0, WL1, WL2, 및 WL3)은 수평으로 이어진다. VMM 어레이(1600)는, VMM 어레이(1600)가 양방향 튜닝을 구현한다는 점을 제외하고는 VMM 어레이(1600)와 유사하며, 여기서 각각의 개별 셀은 별개의 수직 EG 라인들의 사용으로 인해 플로팅 게이트 상의 원하는 전하량에 도달하기 위해 필요에 따라 완전히 소거되고, 부분적으로 프로그래밍되고, 부분적으로 소거될 수 있다. 도시된 바와 같이, 기준 어레이들(1601 및 1602)은 (멀티플렉서들(1614)을 통한 다이오드 연결된 기준 셀들의 액션을 통해) 단자(BLR0, BLR1, BLR2, 및 BLR3) 내의 입력 전류를 로우 방향으로 메모리 셀들에 인가될 제어 게이트 전압들(CG0, CG1, CG2, 및 CG3)로 변환한다. 전류 출력(뉴런)은 비트 라인들(BL0 - BLN)에 있으며, 여기서 각각의 비트 라인은 그 특정 비트 라인에 연결된 비휘발성 메모리 셀들로부터의 모든 전류들을 합산한다.
표 9는 VMM 어레이(1600)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 비선택된 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 비선택된 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 비선택된 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 비선택된 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 비선택된 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그램의 동작들을 나타낸다.
[표 9]
Figure pct00009
VMM 어레이들로의 입력은 아날로그 레벨, 이진 레벨, 타이밍 펄스들, 또는 디지털 비트들일 수 있고, 출력은 아날로그 레벨, 이진 레벨, 타이밍 펄스들, 또는 디지털 비트들일 수 있다(이러한 경우에 출력 ADC는 출력 아날로그 레벨 전류 또는 전압을 디지털 비트들로 변환하는 데 필요하다).
VMM 어레이 내의 각각의 메모리 셀에 대해, 각각의 가중치(w)는 단일 메모리 셀에 의해 또는 차동 셀에 의해 또는 2개의 블렌드(blend) 메모리 셀들(2개 이상의 셀들의 평균)에 의해 구현될 수 있다. 차동 셀의 경우에, 2개의 메모리 셀들은 차동 가중치(w= w+ - w-)로서 가중치(w)를 구현하는 데 필요하다. 2개의 블렌드 메모리 셀들에서, 2개의 메모리 셀들은 2개의 셀들의 평균으로서 가중치(w)를 구현하는 데 필요하다.
셀에 올바른 가중치를 저장하기 위해 정확한 양의 전하가 플로팅 게이트들 상에 배치되는 것을 보장하도록, 비휘발성 메모리 셀들을 정확하고 정밀하게 프로그램하고 소거하는 것이 필수적이다.
워드 또는 페이지 기반의 정밀한 튜닝을 가능하게 하는 VMM 시스템이 필요하며, 여기서 워드는 통상적으로 다수의 논리 비트들을 저장하는 8 내지 64개의 메모리 셀들(즉, 각각 3 내지 8비트들을 저장하는 다중-레벨 셀들)을 포함하고, 페이지는 각각이 다수의 논리 비트들을 저장하는 64개의 메모리 셀들을 포함한다. 더 필요한 것은 필요한 전압들을 생성하기 위한 고전압 회로들이다. 또한, 소거 게이트 왜곡 및 제어 게이트 왜곡과 같은 바람직하지 않은 효과들의 발생을 최소화하기 위해 개선된 프로그래밍 시퀀스들이 필요하다.
아날로그 신경 메모리 내의 비휘발성 메모리 셀들의 워드 또는 페이지의 정밀한 튜닝을 수행하기 위한 다수의 실시예들이 개시된다. 정밀 튜닝 프로세스 동안 비휘발성 메모리 셀들의 단자들에 인가되는 고전압을 생성하기 위해 사용되는 고전압 회로들이 또한 개시된다. 정밀 튜닝 동안 교란의 발생을 최소화하기 위해 단자들에 전압들을 인가하기 위한 프로그래밍 시퀀스들이 또한 개시된다.
일 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 컬럼의 비트 라인 단자들에 연결됨 -; 및 다수의 소거 게이트 인에이블 트랜지스터들 - 각각의 소거 게이트 인에이블 트랜지스터는 비휘발성 메모리 셀들의 워드의 소거 게이트 단자들에 연결됨 -을 포함한다.
다른 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및 다수의 소거 게이트 인에이블 트랜지스터들 - 각각의 소거 게이트 인에이블 트랜지스터는 비휘발성 메모리 셀들의 하나의 페이지의 소거 게이트 단자들에 연결됨 -을 포함하고, 상기 페이지는 인접한 로우에 있는 비휘발성 메모리 셀들의 2개의 워드들을 포함한다.
다른 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및 다수의 소거 게이트 라인들 - 각각의 소거 게이트 라인은 비휘발성 메모리 셀들의 하나의 페이지의 소거 게이트 단자들에 연결됨 -을 포함하며, 상기 페이지는 인접한 로우에 있는 비휘발성 메모리 셀들의 2개의 워드들을 포함한다.
다른 실시예에서, 비휘발성 메모리 셀들의 워드 또는 페이지에 대해 튜닝을 수행하는 방법으로서, 본 방법은 비휘발성 메모리 셀들의 워드 또는 페이지를 소거하는 단계; 비휘발성 메모리 셀들의 워드 또는 페이지의 소프트 프로그래밍을 수행하는 단계; 비휘발성 메모리 셀들의 워드 또는 페이지의 비정밀 프로그래밍을 수행하는 단계; 비휘발성 메모리 셀들의 워드 또는 페이지의 정밀 프로그래밍을 수행하는 단계; 및 비휘발성 메모리 셀들의 워드 또는 페이지 내의 임의의 빠른 비트들을 식별하여, 상기 비트들이 정상(빠르지 않은 그리고 느리지 않은) 비트들과는 상이한 시퀀스를 사용하여 프로그램될 수 있도록 하는 단계를 포함한다.
다른 실시예에서, 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은 제1 기간 동안 비휘발성 메모리 셀들의 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계; 상기 제2 기간 이후의 제3 기간 동안 비휘발성 메모리 셀들의 워드의 소스 라인 단자 상의 전압을 상승시키는 단계; 및 상기 제2 기간 이후의 제3 기간 동안 비휘발성 메모리 셀들의 워드의 소거 게이트 라인 단자 상의 전압을 상승시키는 단계를 포함한다.
다른 실시예에서, 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은 제1 기간 동안에 비휘발성 메모리 셀들의 워드의 제어 게이트 단자들 상의 전압을 중간 전압으로 상승시키는 단계; 상기 제1 기간 이후의 제2 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 상승시키는 단계; 상기 제2 기간 이후의 제3 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 전압을 상승시키는 단계; 및 상기 제3 기간 이후의 제4 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함한다.
다른 실시예에서, 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은 제1 기간 동안 비휘발성 메모리 셀들의 워드의 제어 게이트 단자들 상의 전압을 제1 중간 전압으로 상승시키는 단계; 상기 제1 기간 이후의 제2 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 제2 중간 전압으로 상승시키는 단계; 상기 제2 기간 이후의 제3 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 소거 게이트 라인 단자 상의 전압을 상승시키고, 비휘발성 메모리 셀들의 상기 워드의 소스 라인 단자들 상의 전압을 상승시키며, 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 제3 중간 전압으로 상승시키는 단계; 및 상기 제3 기간 이후의 제4 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함한다.
다른 실시예에서, 로우 및 컬럼으로 배열된 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은 제1 기간 동안에 비휘발성 메모리 셀들의 워드의 소스 라인 단자 상의 전압을 상승시키는 단계; 및 상기 제1 기간 후의 제2 기간에 비휘발성 메모리 셀들의 워드의 소거 게이트 라인 단자 상의 전압을 상승시키고 비휘발성 메모리 셀들의 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함한다.
다른 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및 회로 디코더 블록을 포함하고, 상기 회로 디코더 블록은 소거 게이트 디코딩 신호를 제공하기 위한 소거 게이트 디코더, 2개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함한다.
다른 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및 회로 디코더 블록 - 상기 회로 디코더 블록은 소거 게이트 디코딩 신호를 제공하기 위한 소거 게이트 디코더, 4개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함함 -을 포함한다.
다른 실시예에서, 아날로그 신경 메모리 시스템은 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -; 다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -; 다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및 회로 디코더 블록 - 상기 회로 디코더 블록은 2개의 소거 게이트 디코딩 신호들을 제공하기 위한 소거 게이트 디코더, 8개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함함 -을 포함한다.
도 1은 종래 기술의 인공 신경망을 도시한다.
도 2는 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 3은 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 4는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 5는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 6은 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 7은 종래 기술의 적층형 게이트 플래시 메모리 셀을 도시한다.
도 8은 종래 기술의 쌍둥이 분리형 게이트 메모리 셀을 도시한다.
도 9는 하나 이상의 VMM 어레이를 이용하는 예시적인 인공 신경망의 상이한 레벨들을 도시한다.
도 10은 VMM 어레이 및 다른 회로를 포함하는 VMM 시스템을 도시한다.
도 11은 하나 이상의 VMM 시스템을 이용하는 예시적인 인공 신경망을 도시한다.
도 12는 VMM 어레이의 일 실시예를 도시한다.
도 13은 VMM 어레이의 다른 실시예를 도시한다.
도 14는 VMM 어레이의 다른 실시예를 도시한다.
도 15는 VMM 어레이의 다른 실시예를 도시한다.
도 16은 VMM 어레이의 다른 실시예를 도시한다.
도 17은 페이지 기반의 소거 성능을 갖는 VMM 어레이의 실시예를 도시한다.
도 18은 워드 기반의 소거 성능을 갖는 VMM 어레이의 실시예를 도시한다.
도 19는 워드 기반의 소거 성능을 갖는 VMM 어레이의 다른 실시예를 도시한다.
도 20a 내지 도 20b는 페이지 또는 워드 기반의 양방향 튜닝 알고리즘을 도시한다.
도 21a는 빠른 비트 알고리즘을 도시한다.
도 21b는 느린 비트 알고리즘을 도시한다.
도 22는 VMM 시스템을 도시한다.
도 23은 고전압 생성 블록을 도시한다.
도 24는 고전압 최대 회로를 도시한다.
도 25는 다른 고전압 생성 블록을 도시한다.
도 26은 다른 고전압 생성 블록을 도시한다.
도 27a 내지 도 27b는 램프다운 회로의 실시예들을 도시한다.
도 28은 경사로운 회로를 도시한다.
도 29a 내지 도 29c는 고전압 디코드 회로들의 실시예들을 도시한다.
도 30a 내지 도 30d는 고전압 디코드 회로들의 실시예들을 도시한다.
도 31은 프로그램 시퀀스를 도시한다.
도 32는 다른 프로그램 시퀀스를 도시한다.
도 33은 다른 프로그램 시퀀스를 도시한다.
도 34는 다른 프로그램 시퀀스를 도시한다.
도 35는 소거 시퀀스를 도시한다.
도 36a 내지 도 36c는 고전압 디코드 회로들의 실시예들을 도시한다.
도 37은 고전압 래치 회로를 도시한다.
본 발명의 인공 신경망은 CMOS 기술과 비휘발성 메모리 어레이들의 조합을 이용한다.
페이지 또는 단어 기반 튜닝을 사용하여 개선된 VMM 시스템
도 17은 VMM 어레이(1700)를 도시한다. VMM 어레이(1700)는 비휘발성 메모리 셀들의 페이지에 대한 양방향 튜닝을 구현한다. 여기서, 예시적인 페이지(1701)는 각각 다른 로우에 있는 2개의 워드를 포함한다. 워드는 다수의, 예를 들면, 8 내지 64개의 메모리 셀을 포함한다. 특별한 워드는 단 하나의 셀 또는 소수의 셀들을 포함할 수 있다. 인접한 로우들의 쌍은 소스 라인(예컨대 SL0 또는 SL1)을 공유한다. 페이지(1701) 내의 모든 셀들은, 예시적인 페이지 세트(1701) 내의 모든 셀들의 소거 게이트 단자들(EGW)에 대한 전압의 제공을 제어하는, 소거 게이트 인에이블 트랜지스터(1702)에 의해 제어되는 공통 소거 게이트 라인을 공유한다. 여기서, 페이지(1701) 내의 모든 셀들은 동시에 소거될 수 있다. 그 후에, 페이지(1701) 내의 셀들은 프로그램 및 소거 동작들을 통해 양방향으로 튜닝될 수 있고, 페이지(1701) 내의 일부 셀들은 프로그램 동작을 통해 단방향으로 튜닝될 수 있다. 프로그램 동작들은 도 20 및 도 21을 참조하여 이하에 기술되는 정밀 프로그래밍 기술들을 포함할 수 있다. 너무 많은 전자 전하가 플로팅 게이트 상에 배치되면(이는 부정확한 전류 값, 즉, 의도된 전류 값보다 낮은 전류 값이 셀에 저장되게 할 것이다), 셀은 소거되어야 하고, 부분적인 프로그램 동작들의 시퀀스는 다시 시작되어야 한다.
도 18은 VMM 어레이(1800)를 도시한다. VMM 어레이(1800)는 비휘발성 메모리 셀들의 워드에 대한 양방향 튜닝을 구현한다. 여기서, 예시적인 워드(1801)는 하나의 로우 내의 다수의 셀들을 포함한다. 워드(1801) 내의 모든 셀들은 소거 게이트 인에이블 트랜지스터(1802)에 의해 제어되는 공통 소거 게이트 라인을 공유하며, 이는 워드(1801)의 모든 셀들의 소거 게이트 단자들에 대한 전압의 제공을 제어한다. 여기서, 워드(1801) 내의 모든 셀들은 동시에 소거될 수 있다. 그 후에, 워드(1801) 내의 셀들은 프로그램 및 소거 동작들을 통해 양방향으로 튜닝될 수 있다. 프로그램 동작들은 이하에 기술되는 정밀 프로그래밍 기술들을 포함할 수 있다. 너무 많은 전자 전하가 플로팅 게이트 상에 배치되면(이는 부정확한 전류 값, 즉, 의도된 전류 값보다 낮은 전류 값이 셀에 저장되게 한다), 셀은 소거되어야 하고, 부분적인 프로그램 동작들의 시퀀스는 다시 시작되어야 한다.
도 19는 VMM 어레이(1900)를 도시한다. VMM 어레이(1900)는 비휘발성 메모리 셀들의 워드에 대한 양방향 튜닝을 구현한다. 여기서, 예시적인 워드(1901)는 셀들의 2개의 절반 워드들을 포함한다. 각각의 절반 워드는 소거 게이트를 공유하는 로우에 속한다. 워드(1901) 내의 모든 셀들은 소거 게이트 단자(EGW)에 연결된 공통 소거 게이트 라인을 공유한다. VMM 어레이(1800 및 1700)와 달리, 소거 게이트 인에이블 트랜지스터는 존재하지 않는다. 여기서, 워드(1901) 내의 모든 셀들은 동시에 소거될 수 있다. 그 후에, 워드(1901) 내의 셀들은 프로그램 및 소거 동작들을 통해 양방향으로 튜닝될 수 있다. 프로그램 동작들은 이하에 기술되는 정밀 프로그래밍 기술들을 포함할 수 있다. 너무 많은 전자 전하가 플로팅 게이트 상에 배치되면(이는 부정확한 전류 값, 즉, 의도된 전류 값보다 낮은 전류 값이 셀에 저장되게 한다), 셀은 소거되어야 하고, 부분적인 프로그램 동작들의 시퀀스는 다시 시작되어야 한다.
도 17, 도 18, 및 도 19에 도시되지는 않았지만, 2020년 2월 26일 출원된 발명의 명칭이 "Ultra-Precise Tuning of Analog Neural Memory Cells In A Deep Learning Artificial Neural Network"인 미국 특허 임시출원 제62/981,757호 - 이는 본원에 참고로 포함됨 - 에 기술된 바와 같이, 소스 라인 풀다운 비트라인들, 튜닝 비트라인들(초 정밀 프로그래밍을 위해 사용됨), 더미 비트 라인들, 및 중복 비트라인들이 사용될 수 있다.
도 20a는 도 17 내지 도 19에서 VMM 어레이(1700, 1800, 또는 1900)에 적용될 수 있는 페이지/워드 튜닝 알고리즘(2000)을 도시한다.
먼저, 워드 또는 페이지가 소거된다(단계 2001). 둘째, 사용되지 않은 셀에 대해 심층 프로그래밍이 수행된다(단계 2002). 심층 프로그래밍은 셀을 읽기 동작(예: <pA 범위) 동안 중요하지 않은 셀 전류가 있는 상태(또는 타겟 레벨)로 프로그래밍하는 데 사용된다. 셋째, 워드 또는 페이지 내의 셀들에 대해 비정밀 프로그래밍이 수행된다(단계 2003). 비정밀 프로그래밍은 셀들을 비정밀(coarse) 타겟 레벨, 예를 들어, 큰(비정밀) 증분 전압 및/또는 프로그램 전류 및/또는 프로그램 타이밍을 갖는 타겟의 50 내지 500% 내로 프로그램하기 위해 사용된다. 넷째, 워드 또는 페이지 내의 셀들에 대한 정밀 프로그래밍이 수행된다(단계 2004). 정밀 프로그래밍은 셀들을 정밀 타겟 레벨로, 예를 들어, 작은(정밀한) 증분 프로그램 전압 및/또는 프로그램 전류 및/또는 프로그램 타이밍을 갖는 타겟의 +/- 5 내지 30% 내로 프로그램하기 위해 사용된다. 다섯째, 선택적으로 워드 또는 페이지 내의 셀들에 대해 초정밀 프로그래밍이 수행된다(단계 2005). 초정밀 프로그래밍은 정밀한 매우 작은 증분 전압 및/또는 프로그램 전류 및/또는 프로그램 타이밍을 갖는 최종 타겟 레벨로 셀들을 프로그램하기 위해 사용된다. 비정밀/정밀/초정밀 프로그래밍에서 최종 타겟 레벨 내에서 달성된 퍼센트는, 프로그램 양자화 잡음(증분 크기), 교란 잡음, 다양한 커플링 잡음, FG-FG 커플링 잡음 등과 같은 잡음을 최소화하기 위해 증분 레벨의 크기 및/또는 프로그램 타이밍에 대해 트레이드 오프된다.
도 20b는 도 17 내지 도 19에서 VMM 어레이(1700, 1800, 또는 1900)에 적용될 수 있는 페이지/워드 튜닝 알고리즘(2050)을 도시한다. 페이지/단어 튜닝 알고리즘(2050)이 빠르거나 느린 비트들을 처리하기 위한 단계들을 더 포함한다는 점을 제외하면, 페이지/워드 튜닝 알고리즘(2050)은 도 20a의 페이지/워드 튜닝 알고리즘(2000)과 유사하다. 단계들(2001-2005)은 도 20a에서와 같이 발생한다. 단계(2006)에서 또는 대안적으로 단계(2003)에서, 워드 또는 페이지가 임의의 빠른 비트 또는 느린 비트를 포함하는지의 여부가 결정된다(단계 2006). 빠른 비트는 원하는 레벨에 도달하기 위해 정상 비트보다 더 짧은 프로그래밍 기간을 요구하는 비트이고, 느린 비트는 원하는 레벨에 도달하기 위해 정상 비트보다 더 긴 프로그래밍 기간을 필요로 하는 비트이다. 미리 결정된 R 계수보다 큰 delta Ir/ delta tprog(시간에 걸친 전류 변화, 예를 들어, K개의 연속적인 펄스들에 대한 전류 변화) (예를 들어, K= 2펄스들)을 측정함으로써, 셀들의 프로그램 속도를 모니터링하여 빠른 비트가 검출될 수 있다. 느린 비트는 미리 결정된 R 계수보다 작은 프로그램 속도 delta Ir/ delta tprog를 모니터링함으로써 검출될 수 있다. 아니오인 경우, 알고리즘이 중지된다. 예인 경우, 빠른 비트 또는 느린 비트의 셀들이 식별되고 플래그된다. 그 후에, 해당 워드 또는 페이지의 임의의 프로그래밍은 도 21a 및 도 21b를 참조하여 이하에서 논의되는 바와 같이, 빠른 비트 또는 느린 알고리즘을 이용할 것이다.
본 출원인은 2020년 2월 26일 출원된 발명의 명칭이 "Ultra-Precise Tuning of Analog Neural Memory Cells In A Deep Learning Artificial Neural Network"인 미국 특허 임시출원 제62/981,757호 - 이는 본원에 참고로 포함됨 - 에서 비정밀 프로그래밍, 정밀 프로그래밍, 및 초정밀 프로그래밍을 수행하기 위한 다양한 기술들을 이미 개시하였다.
도 21a는 빠른 비트 알고리즘(2100)을 도시한다. 이것은, 워드 또는 페이지가 빠른 비트라고도 알려져 있는 하나 이상의 빠른 비트 셀들을 포함하는 것으로 결정된 경우에 수행된다. 첫째로, 워드 또는 페이지가 소거되거나 부분적으로 소거된다(단계 2101). 둘째로, 빠른 비트들이 프로그램되고 검증된다(단계 2102). 이는, 예를 들어, 디폴트(또는 일정한) 전압 증분보다 작고/작거나 디폴트 프로그램 전류보다 작고/작거나, 디폴트 타이밍보다 더 작게 수행된다. 다음으로, 정상 비트들, 즉 빠른 비트들 또는 느린 비트들로서 플래그되지 않은 모든 비트들이 프로그래밍되고 검증된다(단계 2103). 이는 예를 들어, 비정밀/정밀/초정밀 전압 증분 및/또는 프로그램 전류 및/또는 타이밍의 디폴트 세팅으로 수행된다.
도 21b는 느린 비트 알고리즘(2150)을 도시한다. 이것은, 워드 또는 페이지가 하나 이상의 느린 비트 셀들을 포함하는 것으로 결정된 경우에 수행된다. 첫째로, 워드 또는 페이지는 소거되거나 부분적으로 삭제된다(단계 2151). 둘째로, 느린 비트 셀들이 프로그램되고 검증된다(단계 2152). 이는 디폴트 전압 증분보다 더 큰/크거나 디폴트 프로그램 전류보다 더 큰/크거나, 디폴트 타이밍보다 더 크게 수행된다. 다음으로, 정상 비트들, 즉 느린 비트들 또는 빠른 비트들로서 플래그되지 않은 모든 비트들이 프로그램되고 검증된다(단계 2153). 이는 예를 들어, 비정밀/정밀/초정밀 전압 증분 및/또는 프로그램 전류 및/또는 타이밍의 디폴트 세팅으로 수행된다.
일 실시예에서, 느린 비트 셀들은 동일한 페이지/워드 내의 다른 셀들로의 교란을 회피하기 위해 먼저 튜닝되고, 그 다음에는 빠른 비트 셀들이 튜닝되고, 이어서 정상 비트 셀들이 튜닝된다.
일 실시예에서, 느린 비트 셀들은 먼저 튜닝되고(동일한 페이지/워드 내의 다른 셀들에 대한 교란을 회피하기 위해), 그 다음에 정상 비트 셀들이 튜닝되고, 그 다음에 빠른 비트 셀들이 튜닝된다.
도 22는 VMM 시스템(2200)의 블록 다이어그램을 도시한다. VMM 시스템(2200)은 VMM 어레이(2201), 로우 디코더들(2202), 고전압 디코더들(2203), 컬럼 디코더들(2204), 비트 라인 드라이버들(2205), 입력 회로(2206), 출력 회로(2207), 제어 로직(2208), 및 바이어스 생성기(2209)를 포함한다. VMM 시스템(2200)은 전하 펌프(2211), 전하 펌프 레귤레이터(2212), 및 고전압 레벨 생성기(2213)를 포함하는 고전압 생성 블록(2210)을 더 포함한다. VMM 시스템(2200)은 (프로그램/소거 또는 가중치 튜닝으로도 알려진) 알고리즘 제어기(2214), 아날로그 회로(2215), 제어 로직(2216), 및 테스트 제어 로직(2217)을 더 포함한다. 아래에서 설명되는 시스템들 및 방법들은 VMM 시스템(2200)에서 구현될 수 있다.
입력 회로(2206)는 DAC(디지털-아날로그 변환기), DPC(디지털-펄스 변환기), AAC(전류-전압 변환기와 같은, 아날로그-아날로그 변환기), PAC(펄스-아날로그 레벨 변환기), 또는 임의의 다른 유형의 변환기와 같은 회로들을 포함할 수 있다. 입력 회로(2206)는 정규화, 선형 또는 비선형 업/다운 스케일링 함수들, 또는 산술 함수들을 구현할 수 있다. 입력 회로(2206)는 입력을 위한 온도 보상 함수를 구현할 수 있다. 입력 회로(2206)는 ReLU 또는 시그모이드와 같은 활성화 함수를 구현할 수 있다. 출력 회로(2207)는 ADC(뉴런 아날로그 출력을 디지털 비트로 변환하기 위한 아날로그 대 디지털 변환기), AAC(전류 대 전압 변환기와 같은 아날로그 대 아날로그 변환기), APC(아날로그 대 펄스(들) 변환기), 또는 임의의 다른 유형의 변환기와 같은 회로들을 포함할 수 있다. 출력 회로(2207)는 ReLU 또는 시그모이드와 같은 활성화 함수를 구현할 수 있다. 출력 회로(2207)는 뉴런 출력에 대한 통계 정규화, 정규화, 업/다운 스케일링 함수, 통계적 반올림, 또는 산술 함수(예를 들어, 가산, 감산, 제산, 승산, 시프트, 로그)를 구현할 수 있다. 출력 회로(2207)는 어레이의 전력 소모를 대략 일정하게 유지하기 위해 또는 제 IV 기울기를 대략 동일하게 유지하는 것과 같은 어레이(뉴런) 출력의 정밀도를 향상시키기 위해, 뉴런 출력 또는 어레이 출력(예를 들어, 비트라인 출력)에 대한 온도 보상 함수를 구현할 수 있다.
도 23은 도 22로부터의 고전압 생성 블록(2210)의 실시예인 고전압 생성 블록(2300)을 도시한다. 고전압 생성 블록(2300)은 다양한 고전압을 생성하고, 여기서 EN_CP로 라벨링된 인에이블 신호에 의해 제어되는 전하 펌프(2211) 및 전하 펌프 레귤레이터(2212)를 포함한다. 전하 펌프(2211) 및 전하 펌프 레귤레이터(2212)는 각각 EN_CGGEN, EN_EGGEN, 및 EN_SLGEN으로 라벨링된 인에이블 신호들에 의해 제어되는 제어 게이트 고전압 생성기(2301), 소거 게이트 고전압 생성기(2302), 및 소스 라인 고전압 생성기(2303)에 필요한 고전압들을 제공하고, 이는 각각 VMM 어레이 내에서 프로그램, 소거, 또는 판독 동작들 동안 필요에 따라 게이트 라인들, 소거 게이트 라인들, 및 소스 라인들을 제어하기 위해 고전압 신호들을 제공한다.
도 24는 제1 고전압(HV1)과 제2 고전압(HV2) 사이에서 가장 높은 전압을 식별하고 최고 전압을 출력하는 고전압 전원을 공급하기 위해 사용되는 고전압 최대 회로를 도시한다. 비교기(2401)는 HV1div 및 HV2div를 수신하고, 이들은 HV1 및 HV2의 레벨-시프팅되고, 분할된(즉, 저전압) 버전이다. 비교기(2401)는 HV1이 HV2보다 크면 라인(COMPO) 상에 하이 신호를 출력하고, HV1이 HV2보다 작으면 라인(COMPO) 상에 로우 신호를 출력한다. 라인(COMPO) 상의 비교기(2401)의 출력은 고전압 레벨 시프터(2402) 및 고전압 레벨 시프터(2403)에 제공된다. 비교기(2401)의 출력이 로우이면, 고전압 레벨 시프터(2402)는 라인(2402B) 상에 로우 신호를 출력하고, 고전압 레벨 시프터(2403)는 라인(2403A)에 로우 신호를 출력한다. 비교기(2401)의 출력이 하이이면, 고전압 레벨 시프터(2402)는 라인(2402A) 상에 로우 신호를 출력하고, 고전압 레벨 시프터(2403)는 라인(2403B) 상에 로우 신호를 출력한다. PMOS 트랜지스터들(2404, 2405, 2406, 및 2407)은 도시된 바와 같이 구성되고, 즉 그들의 게이트는 라인들(2402A, 2402B, 2403A 및 2403B)의 각각에 연결된다. 고전압 레벨 시프터(2402)가 라인(2402B) 상에 로우 신호를 출력하고 고전압 레벨 시프터(2403)가 라인(2403A) 상에 로우 신호를 출력하는 경우, 하이 전압 출력(2408)은 HV2와 동등할 것이고, PMOS 트랜지스터들(2406, 2407)에 걸친 전압 강하가 더 작을 것이다. 고전압 레벨 시프터(2402)가 라인(2402A) 상에 로우 신호를 출력하고 고전압 레벨 시프터(2403)가 라인(2403B) 상에 로우 신호를 출력하는 경우, 하이 전압 출력(2408)은 HV1과 동등할 것이고, PMOS 트랜지스터들(2404, 2405)에 걸친 전압 강하가 더 작을 것이다.
도 25는 고전압 생성 블록(2500)을 도시하며, 이는 고전압 생성 블록(2412)의 다른 실시예이다. 여기서, 고전압 생성 블록(2500)은 신호(EN_CP), 고전압 증분 기준 발생기(2503), 및 고전압 버퍼 연산 증폭기(2502)에 의해 인에이블되는 전하 펌프 및 레귤레이터(2501)를 포함한다. 전하 펌프 레귤레이터(2503)의 출력 전압은 고전압 op-amp(HVOPA)의 입력에 공급된 전하 펌프(2501)에 의해 출력 전압(HVSUP) 출력의 부분을 트리밍함으로써, 고전압 증분 기준 생성기(2503) 내의 MOS 트랜지스터들의 게이트들에 전송되는 신호들에 기초하여 제어될 수 있다.
도 26은 고전압 생성기 블록(2600)을 도시하며, 이는 고전압 생성 블록(2412)의 다른 실시예이다. 고전압 생성 블록(2600)은 입력(VIN)(저전압 신호)을 수신하고, 출력(HV 출력)(고전압 신호)을 생성하며, 연산 증폭기(2603), 가변 저항(2601), 및 가변 저항(2602)을 포함하고, 여기서 연산 증폭기(2601)의 이득은 가변 저항(2601) 및/또는 가변 저항(2602)의 값에 의존한다. 따라서, 고전압 증분 값은 가변 저항(2601) 및/또는 저항(2602)의 값에 의해 제어된다.
도 27a는, NMOS 트랜지스터(2702)를 인에이블하는 클램프 PMOS 트랜지스터(2701), 및 도시된 바와 같이 구성된, 전류 바이어스 NMOS 트랜지스터(2703)를 포함하는, 램프다운 제어 회로(2700)를 도시한다. 램프다운 회로(2700)는 PMOS 트랜지스터(2701)의 소스에서 하강하도록 전압(HV)을 수신하고, PMOS 트랜지스터(2701)의 드레인에서 출력 신호(VHV_DET)를 생성하는데, 이는 HV의 피크 값을 가질 것이며, NMOS 트랜지스터(2702)를 인에이블하는 게이트에 공급되는 신호(ENRMP)에 응답하여 접지를 향하여 하강하어, 로우에서 하이로 변할 것이다. 출력 신호(VHV_DET)는 ENRMP가 높을 때 전류 바이어스 NMOS 트랜지스터(2703)에 의해 제어되는 전류에 의해 HV값으로부터 Vcas+Vt PH 값으로 하강한다.
도 27b는 캐스코딩 NMOS 트랜지스터(2751), NMOS 트랜지스터(2572)를 인에이블하는 션트 NMOS 트랜지스터(2753)(램프 전류를 제공함), 전류원(2754), 및 커패시터(2755)를 포함하는 다른 램프다운 제어 회로(2750)를 도시한다. HV 노드 램프다운 속도는 I/C(= I 또는 기준 전류 소스(2754)/커패시터(2755)의 커패시턴스)에 의해 제어된다.
도 28은 도시된 바와 같이 구성된, NMOS 트랜지스터(2802)를 인에이블하는 NMOS 캐스코딩 트랜지스터(2801), 전류 션트 NMOS 트랜지스터(2803), 전류원(2805), 및 커패시터(2804)를 포함하는 램프업 회로(2800)를 도시한다. 램프업 회로(2800)는 NMOS 트랜지스터(2803)를 통해 전류를 단락시킴으로써, HV 노드의 램핑 속도를 I/C의 비율(= I 기준 전류 소스(2805)/커패시터(2804)의 커패시턴스)로 제어한다. HV 노드 상의 램프 속도는 커패시터(2804)를 통해 주입된 전류가 전류원(2805)과 동일하도록 된다.
도 29a, 도 29b, 및 도 29c는 도 2에 도시된 유형의 메모리 셀들과 함께 사용하기에 적합한 워드 라인 디코더 회로(2901), 소스 라인 디코더 회로(2904), 및 고전압 레벨 시프터(2908)를 포함하는 VMM고전압 디코드 회로들을 도시한다.
도 29a에서, 워드 라인 디코더 회로(2901)는 도시된 바와 같이 구성된 PMOS 선택 트랜지스터(2902)(신호(HVO_B)에 의해 제어됨) 및 NMOS드-선택 트랜지스터(2903)(신호(HVO_B)에 의해 제어됨)를 포함한다. HVSUP는 전하 펌프 및 레귤레이터로부터 공급되는 것과 같은 고전압 공급원이다. WLSUP는 HVO_B가 인에이블될 때 워드 라인(WL)에 대한 전압 공급을 제공한다.
도 29b에서, 소스 라인 디코더 회로(2904)는 도시된 바와 같이 구성된, NMOS 모니터 트랜지스터들(2905)(신호(HVO)에 의해 제어됨), 구동 트랜지스터(2906)(신호(HVO)에 의해 제어됨), 및 선택해제 트랜지스터(2907)(신호(HVO_B)에 의해 제어됨)를 포함한다. 신호(HVO)가 하이인 경우, 라인(SLSUP) 상에 나타나는 전압이 라인(SL)으로 통과되고, 모니터링 라인(SL_MON) 상에 나타난다. 신호(HVO_B)가 하이(high)인 경우, 라인(SL)은 풀다운된다.
도 29c에서, 고전압 레벨 시프터(2908)는 인에이블 신호(EN)를 수신하고, 고전압 신호(HVO) 및 HVSUP(예를 들어, 12V)와 HVSUP_LOW 공급(예를 들어, 0V(HVSUP가 예를 들어 중간 레벨 약 5V와 동일한 경우) 또는 2.5V(HVSUP가 예를 들어 12V인 경우)) 사이의 그의 상보형(HVO_B)을 출력한다. 예를 들어, HVO는 5V일 수 있고, HVO_B는 0V일 수 있거나, 또는 HVO는 12V일 수 있고, HVO_B는 2.5V일 수 있다.
도 30a 내지 도 30d는 도 3에 도시된 유형의 메모리 셀들과 함께 사용하는 데 적합한, 소거 게이트 디코더 회로(3001), 제어 게이트 디코더 회로(3004), 소스 라인 디코더 회로(3007), 및 고전압 레벨 시프터(3011)를 포함하는 VMM 고전압 디코드 회로들을 도시한다.
도 30a 및 도 30b에서, 소거 게이트 디코더 회로(3001) 및 제어 게이트 디코더 회로(3004)는 도 29a의 워드 라인 디코더 회로(2901)와 동일한 설계를 사용한다.
도 30c에서, 소스 라인 디코더 회로(3007)는 도 29의 소스 라인 디코더 회로(2904)와 동일한 설계를 사용한다.
도 30d에서, 고전압 레벨 시프터(3011)는 도 29의 고전압 레벨 시프터(2908)와 동일한 설계를 사용한다.
도 31 내지 도 34는 프로그램 동작 동안 하나 이상의 비휘발성 메모리 셀들의 제어 게이트 단자, 소스 라인 단자, 및 소거 게이트 단자에 인가되는 전압들의 프로그래밍 시퀀스들을 도시한다.
도 31은 프로그램 시퀀스(3100)를 도시하며, 여기서 제어 게이트 전압(CG)은 제1 기간 동안 상승하고, 그 다음에 소스 라인 전압(SL)은 제2 기간 동안 상승하며, 그 다음에 소거 게이트 전압(EG)은 제3 기간 동안 상승한다. 제4 기간 동안에 그들의 피크 값들로 3개의 전압들 모두가 안정된 다음, 램핑 시퀀스가 반전되고, 제5 기간 동안에 소거 게이트 전압(EG)이 하강하고, 제6 기간 동안 소스 라인 전압(SL)이 하강하며, 제7 기간 동안 제어 게이트 전압(CG)이 하강한다. 프로그램 시퀀스(3100)는 소거 게이트 교란 발생을 최소화한다.
도 32는 프로그램 시퀀스(3200)를 도시하고, 여기서 제어 게이트 전압(CG)은 제1 기간 동안 중간 값으로 상승하고, 그 다음에 소스 라인 전압(SL)은 제2 기간 동안 그의 피크 값으로 상승하며, 그 다음에 소거 게이트 전압(EG)은 제3 기간까지 그의 피크 값으로 상승하고, 그 후, 제어 게이트 전압(CG)은 제4 기간 동안 그의 피크 값으로 상승한다. 제5 기간 동안 그들의 피크 값들로 3개의 전압들 모두가 안정된 다음에, 제6 기간 동안 제어 게이트 전압(CG)이 중간 값으로 하강하고, 제7 기간 동안 소거 게이트 전압(EG)이 하강하며, 제8 기간 동안 소스 라인 전압(SL)이 하강하고, 제9 기간 동안 제어 게이트 전압(CG)이 접지로 하강한다.
도 33은 프로그램 시퀀스(3300)를 도시하며, 여기서 제1 제어 게이트 전압(CG)은 제1 기간 동안 제1 중간 값까지 상승하고, 그 다음에 소스 라인 전압(SL)은 제2 기간 동안 제2 중간 값까지 상승한다. 그 후, 제3 기간 동안, 소스 라인 전압(SL)이 그의 피크 전압까지 상승하고, 소거 게이트 전압(EG)이 그의 피크 전압으로 상승하는 동안 제어 게이트 전압(CG)은 제3 중간 값까지 상승한다. 마지막으로, 제4 기간 동안, 제어 게이트 전압(CG)은 그의 피크 전압까지 상승한다. 그 후, 제5 기간 동안 그들의 피크 값들로 3개의 전압들 모두가 안정된다. 그 다음, 제6 기간 동안, 제어 게이트 전압(CG)은 제3 중간 값으로 하강하고, 그 다음에 제7 기간 동안 소스 라인 전압(SL)은 제2 중간 값으로 하강하며, 그 다음에 제8 기간 동안 제어 게이트 전압(CG)은 제1 중간 값까지 하강하고, 그 다음에 제9 기간 동안 소거 게이트 전압(EG)이 접지로 하강하며, 그 다음에 제10 기간 동안 소스 라인 전압(SL)은 접지로 하강하고, 그 다음에 제11 기간 동안 제어 게이트 전압(CG)은 접지로 하강한다.
도 34는 프로그램 시퀀스(3400)를 도시하며, 여기서 소스 라인 전압(SL)은 제1 기간 동안 피크 값으로 상승하고, 그 다음에 제2 기간 동안 소거 게이트 전압(EG)이 그의 피크 값까지 상승하는 동안에 제어 게이트 라인 전압(CG)은 그의 피크 값까지 상승한다. 그 후, 제3 기간 동안, 3개의 모든 전압들이 그들의 피크 값들로 안정된다. 그 후, 제4 기간 동안 소거 게이트 전압(EG)이 하강하는 동안에 제어 게이트 라인 전압(CG)이 하강하고, 그 다음에 제5 기간 동안 소스 라인 전압(SL)이 하강한다. 프로그램 시퀀스(3400)는 제어 게이트 교란 발생을 최소화한다.
도 35는 소거 시퀀스(3500)를 도시하며, 여기서 제1 기간 동안 억제 제어 게이트 또는 억제 소스 라인(동작 동안 선택해제된 셀들에 인가될 CG-inh 또는 SL-inh)이 상승하고, 그 다음에 제2 기간 동안 소거 게이트 전압(EG)이 상승한다. 그 다음, 제3 기간 동안 그들의 피크 값들로 모든 전압이 안정된다. 그 다음에, 제4 기간 동안 소거 게이트 전압(EG)이 하강하고, 그 다음에, 제5 기간 동안에 억제 제어 게이트 또는 억제 소스 라인(CG-inh 또는 SL-inh)이 하강한다. 이 시퀀스는 예를 들어, 도 12, 도 14, 도 16, 도 19와 같은 양방향 튜닝에 적합한 어레이에 적합하다.
도 36a, 도 36b, 및 도 36c는 도 30의 디코딩 하위회로 블록들(3001(EG dec), 3004(CG dec), 3007(SL dec))을 이용하는 고전압 디코더(3600)를 도시한다. 상이한 구성 및 최적화에 대해 최적화하기 위해 도시된 바와 같이 하위회로 블록들의 상이한 배열이 이루어진다.
도 36a는 회로 디코더 블록(3602)을 포함하는 회로 디코더 블록(3601)을 도시한다. 회로 디코더 블록(3602)은 하나의 EG 디코딩 신호를 제공하는 EG dec, 2개의 CG 디코딩 신호들을 제공하는 CG dec, 및 하나의 SL 디코딩 신호를 제공하는 SL dec를 포함한다.
도 36b는 회로 디코더 블록(3612)을 포함하는 회로 디코더 블록(3611)을 도시한다. 회로 디코더 블록(3612)은 하나의 EG 디코딩 신호를 제공하는 EG dec, 4개의 CG 디코딩 신호들을 제공하는 CG dec, 및 하나의 SL 디코딩 신호를 제공하는 SL dec를 포함한다.
도 36c는 회로 디코더 블록(3622)을 포함하는 회로 디코더 블록(3621)을 도시한다. 회로 디코더 블록(3622)은 2개의 EG 디코딩 신호들을 제공하는 EG dec, 8개의 CG 디코딩 신호들을 제공하는 CG dec, 및 하나의 SL 디코딩 신호를 제공하는 SL dec를 포함한다.
도 37은 고전압 래치 회로(3700)를 도시한다. 고전압 래치 회로(3700)는 PMOS 트랜지스터들(3711 및 3712) 및 NMOS 트랜지스터들(3713 및 3714) 및 인에이블 트랜지스터들(3715 및 3716)에 의해 형성되는 교차 연결된 고전압 트랜지스터 인버터를 포함한다. 인에이블 신호 ENB(3706) 및 EN(3705)은 VHVSUP(3701)가 중간 전압(예컨대 약 1.8 내지 5V)에 있는 경우 로직 신호들(예를 들어, 0V/Vdd)이고, VHVSUP(3701)가 중간 HV 전압(예를 들어, > 5V)보다 더 큰 전압에 있고 VHVSUP_LOW(3702)가 1.8V와 같은 중간 레벨에 있는 경우 다른 중간 전압에 있다(예를 들어, 신호 EN(3705) = ENB(3706) = Vdd = 1.8V). 출력 HVOUT(3704) 및 상보적인 신호 HVOUTB(3703)가 생성된다.
본원에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 연결시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 연결시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (40)

  1. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    다수의 소거 게이트 인에이블 트랜지스터들 - 각각의 소거 게이트 인에이블 트랜지스터는 비휘발성 메모리 셀들의 하나의 워드의 소거 게이트 단자들에 연결됨 -을 포함하는, 아날로그 신경 메모리 시스템.
  2. 제1항에 있어서,
    다수의 소거 게이트 라인들 - 각각의 소거 게이트 라인은 소거 게이트 인에이블 트랜지스터에 연결됨 -을 더 포함하고,
    비휘발성 메모리 셀들의 하나의 워드는 상기 소거 게이트 인에이블 트랜지스터를 턴온함으로써 동시에 소거될 수 있는, 아날로그 신경 메모리 시스템.
  3. 제1항에 있어서, 제1 로우에 있는 워드 및 상기 제1 로우에 인접한 제2 로우에 있는 워드는 하나의 소스 라인을 공유하는, 아날로그 신경 메모리 시스템.
  4. 제1항에 있어서, 각각의 워드는 하나의 셀을 포함하는, 아날로그 신경 메모리 시스템.
  5. 제1항에 있어서, 각각의 워드는 둘 이상의 셀을 포함하는, 아날로그 신경 메모리 시스템.
  6. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    다수의 소거 게이트 인에이블 트랜지스터들 - 각각의 소거 게이트 인에이블 트랜지스터는 비휘발성 메모리 셀들의 하나의 페이지의 소거 게이트 단자들에 연결됨 -을 포함하고, 상기 페이지는 인접한 로우에 있는 비휘발성 메모리 셀들의 2개의 워드들을 포함하는, 아날로그 신경 메모리 시스템.
  7. 제6항에 있어서,
    다수의 소거 게이트 라인들 - 각각의 소거 게이트 라인은 소거 게이트 인에이블 트랜지스터에 연결됨 -을 더 포함하고,
    비휘발성 메모리 셀들의 하나의 워드는 상기 소거 게이트 인에이블 트랜지스터를 턴온함으로써 동시에 소거될 수 있는, 아날로그 신경 메모리 시스템.
  8. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    다수의 소거 게이트 라인들 - 각각의 소거 게이트 라인은 비휘발성 메모리 셀들의 하나의 페이지의 소거 게이트 단자들에 연결됨 -을 포함하고, 상기 페이지는 인접한 로우 내에 있는 비휘발성 메모리 셀들의 2개의 워드들을 포함하는, 아날로그 신경 메모리 시스템.
  9. 제8항에 있어서, 하나의 워드를 형성하는 비휘발성 메모리 셀들은 상기 다수의 소거 게이트 라인들 중 각각의 소거 게이트 라인에 연결된 소거 게이트 인에이블 트랜지스터를 턴온함으로써 동시에 프로그래밍 또는 소거될 수 있는, 아날로그 신경 메모리 시스템.
  10. 제8항에 있어서, 상기 소거 게이트 라인들은 제어 게이트 라인들에 직교하는, 아날로그 신경 메모리 시스템.
  11. 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법으로서,
    비휘발성 메모리 셀들의 상기 워드 또는 페이지의 프로그램을 수행하는 단계; 및
    비휘발성 메모리 셀들의 상기 워드 또는 페이지 내의 임의의 빠른 비트들을 식별하는 단계를 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  12. 제11항에 있어서, 상기 식별하는 단계는 상기 워드 또는 페이지 내의 각각의 셀의 프로그래밍 속도를 모니터링하는 단계를 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  13. 제11항에 있어서, 상기 식별하는 단계는, 상기 워드 또는 페이지 내의 각각의 셀의 프로그래밍 동안 시간에 따른 전류 변화를 모니터링하는 단계를 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  14. 제11항에 있어서, 비휘발성 메모리 셀들의 상기 워드 또는 페이지를 소거하는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  15. 제11항에 있어서, 비휘발성 메모리 셀들의 상기 워드 또는 페이지의 소프트 프로그래밍을 수행하는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  16. 제11항에 있어서, 상기 프로그램을 수행하는 단계는 비휘발성 메모리 셀들의 상기 워드 또는 페이지의 비정밀 프로그래밍을 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  17. 제16항에 있어서, 상기 프로그램을 수행하는 단계는 비휘발성 메모리 셀들의 상기 워드 또는 페이지의 정밀 프로그래밍을 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  18. 제17항에 있어서,
    상기 정밀 프로그래밍을 수행하는 단계 후에, 비휘발성 메모리 셀들의 상기 워드 또는 페이지의 초정밀 프로그래밍을 수행하는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  19. 제11항에 있어서,
    비휘발성 메모리 셀들의 워드 또는 페이지를 소거하는 단계;
    비휘발성 메모리 셀들의 상기 워드 또는 페이지 내의 빠른 비트들을 프로그래밍 및 검증하는 단계; 및
    비휘발성 메모리 셀들의 상기 워드 또는 페이지 내의 빠르지 않은 비트들을 프로그래밍 및 검증하는 단계를 더 포함하고,
    상기 빠른 비트들의 프로그래밍 및 상기 빠르지 않은 비트들의 프로그래밍은 상이한 프로그래밍 시퀀스들을 이용하는, 비휘발성 메모리 셀들의 워드 또는 페이지에 대한 튜닝을 수행하는 방법.
  20. 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자, 및 소거 게이트 단자를 포함하고, 상기 방법은,
    제1 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계;
    상기 제1 기간 이후의 제2 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 상승시키는 단계; 및
    상기 제2 기간 이후에 제3 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 전압을 상승시키는 단계를 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  21. 제20항에 있어서,
    상기 제3 기간 이후의 제4 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자들 상의 전압을 하강시키는 단계;
    상기 제4 기간 이후의 제5 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자들 상의 전압을 하강시키는 단계; 및
    상기 제5 기간 이후의 제6 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 하강시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  22. 제20항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 아날로그 신경 메모리를 형성하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  23. 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은,
    제1 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 제어 게이트 전압을 중간 전압으로 상승시키는 단계;
    상기 제1 기간 이후의 제2 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 소스 라인 전압을 상승시키는 단계;
    상기 제2 기간 이후의 제3 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 소거 게이트 전압을 상승시키는 단계; 및
    상기 제3 기간 이후의 제4 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 상기 제어 게이트 전압을 상승시키는 단계를 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  24. 제23항에 있어서,
    비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 제어 게이트 전압을 제3 기간 이후의 제4 기간 동안 중간 전압으로 상승시키는 단계;
    상기 제4 기간 이후의 제5 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자들 상의 상기 소거 게이트 전압을 하강시키는 단계;
    상기 제5 기간 이후의 제6 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자들 상의 상기 소스 라인 전압을 하강시키는 단계; 및
    상기 제6 기간 이후의 제7 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 제어 게이트 전압을 하강시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  25. 제23항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 아날로그 신경 메모리를 형성하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  26. 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은,
    제1 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 제1 중간 전압으로 상승시키는 단계;
    상기 제1 기간 이후의 제2 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 제2 중간 전압으로 상승시키는 단계;
    상기 제2 기간 이후의 제3 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 전압을 상승시키고, 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자들 상의 전압을 상승시키며, 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 제3 중간 전압으로 상승시키는 단계; 및
    상기 제3 기간 이후의 제4 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  27. 제26항에 있어서,
    상기 제4 기간 이후의 제5 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상기 제3 중간 전압으로 하강시키는 단계;
    상기 제5 기간 이후의 제6 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자들 상의 전압을 상기 제2 중간 전압으로 하강시키는 단계;
    상기 제6 기간 이후의 제7 기간 동안 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상기 제1 중간 전압으로 하강시키는 단계;
    상기 제7 기간 이후의 제8 기간 동안 비휘발성 메모리 셀들의 상기 워드의 소거 게이트 단자들 상의 전압을 하강시키는 단계;
    상기 제7 기간 이후의 상기 제8 기간 동안 비휘발성 메모리 셀들의 상기 워드의 소스 라인 단자들 상의 전압을 하강시키는 단계; 및
    상기 제8 기간 이후의 제9 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 제어 게이트 단자들 상의 전압을 하강시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  28. 제26항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 아날로그 신경 메모리를 형성하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  29. 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은,
    제1 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 상승시키는 단계; 및
    상기 제1 기간 이후의 제2 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 전압을 상승시키고, 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  30. 제29항에 있어서,
    상기 제2 기간 이후의 제3 기간 동안, 비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자들 상의 전압을 하강시키고, 비휘발성 메모리 셀들의 상기 워드의 상기 제어 게이트 단자들 상의 전압을 하강시키는 단계; 및
    상기 제3 기간 이후의 제4 기간 동안 비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자들 상의 전압을 하강시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  31. 제29항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 아날로그 신경 메모리를 형성하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  32. 로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 내의 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법으로서, 각각의 비휘발성 메모리 셀은 제어 게이트 단자, 소스 라인 단자 및 소거 게이트 단자를 포함하고, 상기 방법은,
    다수의 램프 단계들을 갖는 기간 동안에 비휘발성 메모리 셀들의 상기 워드의 제어 게이트 단자들 상의 전압을 상승시키는 단계를 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  33. 제32항에 있어서,
    비휘발성 메모리 셀들의 상기 워드의 상기 소스 라인 단자 상의 전압을 상승시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  34. 제32항에 있어서,
    비휘발성 메모리 셀들의 상기 워드의 상기 소거 게이트 라인 단자 상의 전압을 상승시키는 단계를 더 포함하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  35. 제32항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 아날로그 신경 메모리를 형성하는, 비휘발성 메모리 셀들의 워드를 프로그래밍하는 방법.
  36. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    회로 디코더 블록을 포함하고, 상기 회로 디코더 블록은 소거 게이트 디코딩 신호를 제공하기 위한 소거 게이트 디코더, 2개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함하는, 아날로그 신경 메모리 시스템.
  37. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    회로 디코더 블록 - 상기 회로 디코더 블록은 소거 게이트 디코딩 신호를 제공하기 위한 소거 게이트 디코더, 4개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함함 -을 포함하는, 아날로그 신경 메모리 시스템.
  38. 제37항에 있어서, 고전압 래치를 더 포함하는, 아날로그 신경 메모리 시스템.
  39. 아날로그 신경 메모리 시스템으로서,
    로우 및 컬럼으로 배열되는 비휘발성 메모리 셀들의 어레이 - 각각의 비휘발성 메모리 셀은 워드 라인 단자, 비트 라인 단자, 및 소거 게이트 단자를 포함함 -;
    다수의 워드 라인들 - 각각의 워드 라인은 비휘발성 메모리 셀들의 하나의 로우의 워드 라인 단자들에 연결됨 -;
    다수의 비트 라인들 - 각각의 비트 라인은 비휘발성 메모리 셀들의 하나의 컬럼의 비트 라인 단자들에 연결됨 -; 및
    회로 디코더 블록 - 상기 회로 디코더 블록은 2개의 소거 게이트 디코딩 신호들을 제공하기 위한 소거 게이트 디코더, 8개의 제어 게이트 신호들을 제공하기 위한 제어 게이트 디코더, 및 소스 라인 디코딩 신호를 제공하는 소스 라인 디코더를 포함함 -을 포함하는, 아날로그 신경 메모리 시스템.
  40. 제39항에 있어서, 고전압 래치 회로를 더 포함하는, 아날로그 신경 메모리 시스템.
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