KR102457394B1 - 딥 러닝 신경 네트워크에서 사용되는 아날로그 신경 메모리 시스템 내의 메모리 셀들에 대한 온도 및 누설 보상 - Google Patents

딥 러닝 신경 네트워크에서 사용되는 아날로그 신경 메모리 시스템 내의 메모리 셀들에 대한 온도 및 누설 보상 Download PDF

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Abstract

딥 러닝 신경 네트워크에서 사용되는 아날로그 뉴로모픽 메모리 시스템에 대한 온도 보상 및 누설 보상을 제공하기 위한 다수의 실시예들이 개시된다. 온도 보상을 제공하기 위한 실시예들은 메모리 시스템 내의 디바이스들, 기준 메모리 셀들, 또는 선택된 메모리 셀들에 대한 개별적인 또는 연속적인 적응적 기울기 보상 및 재정규화를 구현한다. 메모리 시스템 내의 메모리 셀 내에서 누설 보상을 제공하기 위한 실시예들은 적응적 소거 게이트 커플링, 또는 제어 게이트 단자 상의 네거티브 바이어스, 워드 라인 단자 상의 네거티브 바이어스, 또는 소스 라인 단자 상의 바이어스의 인가를 구현한다.

Description

딥 러닝 신경 네트워크에서 사용되는 아날로그 신경 메모리 시스템 내의 메모리 셀들에 대한 온도 및 누설 보상
우선권 주장
본 출원은 2018년 8월 27일자로 출원되고 발명의 명칭이 "Temperature And Leakage Compensation For Memory Cells in an Analog Neural Memory System Used in a Deep Learning Neural Network"인 미국 가특허 출원 제62/723,398호 및 2018년 11월 7일자로 출원되고 발명의 명칭이 "Temperature And Leakage Compensation For Memory Cells In An Analog Neural Memory System Used In A Deep Learning Neural Network"인 미국 특허 출원 제16/183,250호에 대한 우선권을 주장한다.
기술분야
딥 러닝(deep learning) 신경 네트워크에서 사용되는 아날로그 뉴로모픽(neuromorphic) 메모리 시스템 내의 메모리 셀들에 대한 온도 보상 및 누설 보상을 제공하기 위한 다수의 실시예들이 개시된다.
인공 신경 네트워크들은 생물학적 신경 네트워크들(동물들의 중추신경계, 특히 뇌)을 모방하고, 다수의 입력들에 의존할 수 있고 대체적으로 알려져 있지 않은 기능들을 추정하거나 근사화하는 데 사용된다. 인공 신경 네트워크들은, 대체적으로, 서로 메시지들을 교환하는 상호연결된 "뉴런(neuron)들"의 층들을 포함한다.
도 1은 인공 신경 네트워크를 예시하며, 여기서 원들은 뉴런들의 층들 또는 입력들을 나타낸다. 연접부(시냅스(synapse)들로 지칭됨)들은 화살표들로 표현되며, 경험에 기초하여 튜닝될 수 있는 수치 가중치들을 갖는다. 이는 신경 네트워크들을 입력들에 적응시키고 학습할 수 있게 한다. 전형적으로, 신경 네트워크들은 다수의 입력들의 층을 포함한다. 전형적으로 뉴런들의 하나 이상의 중간 층들, 및 신경 네트워크의 출력을 제공하는 뉴런들의 출력 층이 있다. 각각의 레벨의 뉴런들은 개별적으로 또는 집합적으로 시냅스들로부터의 수신된 데이터에 기초하여 결정을 행한다.
고성능 정보 프로세싱을 위한 인공 신경 네트워크들의 개발에서의 주요 과제들 중 하나는 적절한 하드웨어 기술의 결여이다. 사실상, 실제 신경 네트워크들은 매우 많은 수의 시냅스들에 의존하여, 뉴런들 사이의 높은 연결성, 즉 매우 높은 계산 병렬성(computational parallelism)을 가능하게 한다. 원칙적으로, 그러한 복잡성은 디지털 슈퍼컴퓨터들 또는 특수 그래픽 프로세싱 유닛 클러스터들로 달성될 수 있다. 그러나, 고비용에 더하여, 이들 접근법들은 또한, 주로 저정밀 아날로그 계산을 수행하기 때문에 훨씬 적은 에너지를 소비하는 생물학적 네트워크(biological network)와 비교하여 평범한 에너지 효율을 겪는다. CMOS 아날로그 회로들이 인공 신경 네트워크들에 사용되어 왔지만, 대부분의 CMOS 구현된 시냅스들은 많은 수의 뉴런들 및 시냅스들이 주어지면 너무 부피가 커졌다.
출원인은, 참고로 포함되는, 미국 특허 출원 제15/594,439호에서 하나 이상의 비휘발성 메모리 어레이들을 시냅스들로서 이용하는 인공(아날로그) 신경 네트워크를 이전에 개시하였다. 비휘발성 메모리 어레이들은 아날로그 뉴로모픽 메모리로서 동작한다. 신경 네트워크 디바이스는 제1 복수의 입력들을 수신하고 그로부터 제1 복수의 출력들을 생성하도록 구성된 제1 복수의 시냅스들, 및 제1 복수의 출력들을 수신하도록 구성된 제1 복수의 뉴런들을 포함한다. 제1 복수의 시냅스들은 복수의 메모리 셀들을 포함하는데, 여기서 메모리 셀들 각각은 반도체 기판 내에 형성되고 채널 영역이 사이에 연장되는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되고 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 비-플로팅 게이트를 포함한다. 복수의 메모리 셀들 각각은 플로팅 게이트 상의 전자들의 수에 대응하는 가중치 값을 저장하도록 구성된다. 복수의 메모리 셀들은 제1 복수의 입력들을 저장된 가중치 값들과 승산하여 제1 복수의 출력들을 생성하도록 구성된다.
아날로그 뉴로모픽 메모리 시스템에서 사용되는 각각의 비휘발성 메모리 셀들은 플로팅 게이트에서 매우 특정적이고 정확한 양의 전하, 즉 일정 수의 전자들을 보유하도록 소거되고 프로그래밍되어야 한다. 예를 들어, 각각의 플로팅 게이트는 N개의 상이한 값들 중 하나를 보유해야 하며, 여기서 N은 각각의 셀에 의해 표시될 수 있는 상이한 가중치들의 수이다. N의 예들은 16, 32, 64, 128, 및 256을 포함한다.
아날로그 뉴로(neuro) 메모리 시스템들을 구현하는 것에 대한 하나의 과제는, 각각의 셀 내의 각각의 플로팅 게이트가 N개의 값들 중 하나를 보유하도록 요구될 수 있기 때문에, 각각의 셀의 소거, 프로그래밍, 및 판독 동작들을 위해 극도의 정밀도가 요구된다는 것인데, 여기서 N은 종래의 플래시 메모리 시스템들에서 사용되는 종래의 2의 값보다 크다. 그러나, 각각의 디바이스의 전류-전압 응답 특성 곡선과 같은 그의 특성들은 그의 동작 온도가 변함에 따라 변할 것이다. 또한, 디바이스 내의 누설은 그의 특성들에 추가로 영향을 줄 것이다.
셀의 동작 온도가 변함에 따라 각각의 메모리 셀의 동작에서 정밀도 및 정확도가 유지되는 것을 보장하기 위해, 딥 러닝 신경 네트워크에서 사용되는 아날로그 신경 메모리 시스템 내의 메모리 셀들에 대한 온도 보상 및 누설 보상을 제공하기 위한 시스템이 필요하다.
딥 러닝 신경 네트워크에서 사용되는 아날로그 신경 메모리 시스템에 대한 온도 보상 및 누설 보상을 제공하기 위한 다수의 실시예들이 개시된다. 온도 보상을 제공하기 위한 실시예들은 개별적인 또는 연속적인 적응적 기울기 보상 및 재정규화를 포함한다. 누설 보상을 제공하기 위한 실시예들은 적응적 소거 게이트 커플링, 제어 게이트 단자 상의 네거티브 바이어스(negative bias), 워드 라인 단자 상의 네거티브 바이어스, 및 소스 라인 단자 상의 바이어스를 포함한다.
도 1은 종래 기술의 인공 신경 네트워크를 예시하는 도면이다.
도 2는 종래의 2-게이트 비휘발성 메모리 셀의 측단면도이다.
도 3은 종래의 4-게이트 비휘발성 메모리 셀의 측단면도이다.
도 4는 종래의 3-게이트 비휘발성 메모리 셀의 측단면도이다.
도 5는 다른 종래의 2-게이트 비휘발성 메모리 셀의 측단면도이다.
도 6은 비휘발성 메모리 어레이를 이용하는 예시적인 인공 신경 네트워크의 상이한 레벨들을 예시하는 도면이다.
도 7은 벡터 승수 매트릭스(vector multiplier matrix)를 예시하는 블록도이다.
도 8은 다양한 레벨들의 벡터 승수 매트릭스를 예시하는 블록도이다.
도 9는 벡터 승수 매트릭스의 다른 실시예를 도시한다.
도 10은 벡터 승수 매트릭스의 다른 실시예를 도시한다.
도 11은 벡터 승수 매트릭스의 다른 실시예를 도시한다.
도 12는 벡터 승수 매트릭스의 다른 실시예를 도시한다.
도 13은 벡터 승수 매트릭스의 다른 실시예를 도시한다.
도 14는 종래 기술의 장단기 메모리(long short term memory, LSTM) 시스템을 도시한다.
도 15는 종래 기술의 장단기 메모리 시스템 내의 예시적인 셀을 도시한다.
도 16은 도 15의 장단기 메모리 시스템 내의 예시적인 셀의 구현예를 도시한다.
도 17은 도 15의 장단기 메모리 시스템 내의 예시적인 셀의 다른 구현예를 도시한다.
도 18은 종래 기술의 게이티드 순환 유닛(gated recurrent unit, GRU) 시스템을 도시한다.
도 19는 종래 기술의 게이티드 순환 유닛 시스템 내의 예시적인 셀을 도시한다.
도 20은 도 19의 게이티드 순환 유닛 시스템 내의 예시적인 셀의 구현예를 도시한다.
도 21은 도 19의 게이티드 순환 유닛 시스템 내의 예시적인 셀의 다른 실시예를 도시한다.
도 22는 디바이스의 동작 온도가 변함에 따라 디바이스의 전류-전압 특성 곡선이 어떻게 변하는지의 예를 도시하는 그래프를 도시한다.
도 23은 디바이스의 전류-전압 특성 곡선의 기울기를 조정하기 위한 온도 보상의 예를 도시하는 그래프를 도시한다.
도 24a, 도 24b, 및 도 24c는 개별적인 온도 보상 시스템의 실시예를 도시한다.
도 25는 개별적인 온도 보상 시스템의 실시예를 도시한다.
도 26a 및 도 26b는 하나 이상의 조정가능 전류원들을 사용하는 온도 보상의 예를 도시한다.
도 27a 및 도 27b는 플래시 메모리 디바이스의 제어 게이트에 바이어스 전압을 인가하는 연속적인 온도 보상 시스템의 다른 실시예를 도시한다.
도 28a 및 도 28b는 플래시 메모리 디바이스의 소거 게이트에 바이어스 전압을 인가하는 연속적인 온도 보상 시스템의 다른 실시예를 도시한다.
도 29a 및 도 29b는 플래시 메모리 디바이스의 소스 라인 단자에 바이어스 전압을 인가하는 연속적인 온도 보상 시스템의 실시예를 도시한다.
도 30은 소정의 구성의 트랜지스터를 도시한다.
도 31은 소정의 구성의 메모리 셀을 도시한다.
도 32는 소정의 구성의 메모리 셀을 도시한다.
도 33은 기준 메모리 셀 및 선택된 메모리 셀과 같은 시스템 내의 2개의 디바이스들의 전류-전압 특성 곡선들의 기울기의 차이를 보상하는 시스템을 도시한다.
도 34는 기울기 보상 시스템의 실시예를 도시한다.
도 35는 기울기 보상 시스템의 다른 실시예를 도시한다.
도 36은 플래시 메모리 디바이스의 제어 게이트에 바이어스 전압을 인가하는 누설 감소 시스템에 대한 실시예를 도시한다.
도 37은 선형 영역에서 동작하는 메모리 셀들에 적합한 어레이 아키텍처를 도시한다.
도 38은 기울기 차이를 보상하는 데 사용될 룩업 테이블에 저장된 데이터를 도시한다.
본 발명의 인공 신경 네트워크들은 CMOS 기술과 비휘발성 메모리 어레이들의 조합을 이용한다.
비휘발성 메모리 셀들
디지털 비휘발성 메모리들이 잘 알려져 있다. 예를 들어, 본 명세서에 참고로 포함되는 미국 특허 제5,029,130호("'130 특허")가 플래시 메모리 셀들의 타입인 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있다. 그러한 메모리 셀(210)이 도 2에 도시되어 있다. 각각의 메모리 셀(210)은 반도체 기판(12) 내에 형성된 소스 영역(14) 및 드레인 영역(16)을 포함하며, 그들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)가 소스 영역(14)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(이는 전형적으로, 워드 라인에 커플링됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20) 위로 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인(24)이 드레인 영역(16)에 커플링된다.
메모리 셀(210)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러 노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(210)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스 영역(14) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류가 소스 영역(14)으로부터 드레인 영역(16)을 향해 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(210)은 드레인 영역(16) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역(18)의 부분을 턴 온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)의 부분이 또한 턴 온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴 오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(110)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 1]
Figure 112021027069528-pct00001
다른 타입들의 플래시 메모리 셀들인 다른 분리형 게이트 메모리 셀 구성들이 알려져 있다. 예를 들어, 도 3은 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(22)(전형적으로 워드 라인(WL)에 커플링됨), 플로팅 게이트(20) 위의 제어 게이트(28), 및 소스 영역(14) 위의 소거 게이트(30)를 포함하는 4-게이트 메모리 셀(310)을 도시한다. 이러한 구성은, 모든 목적을 위해 본 명세서에 참고로 포함되는, 미국 특허 제6,747,310호에 기재되어 있다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외한 비-플로팅 게이트들이며, 이는 그들이 전압원에 전기적으로 접속되어 있거나 접속가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는, 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 수행된다.
표 2는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(310)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 2]
Figure 112021027069528-pct00002
도 4는 다른 타입의 플래시 메모리 셀인 3-게이트 메모리 셀(410)을 도시한다. 메모리 셀(410)은, 메모리 셀(410)이 별개의 제어 게이트를 갖지 않는다는 점을 제외하고는, 도 3의 메모리 셀(310)과 동일하다. 소거 동작(이에 의해, 소거 게이트의 사용을 통해 소거가 발생함) 및 판독 동작은, 제어 게이트 바이어스가 인가되지 않는다는 점을 제외하고는, 도 3의 것과 유사하다. 프로그래밍 동작은 또한, 제어 게이트 바이어스 없이 행해지고, 결과적으로, 제어 게이트 바이어스의 결여를 보상하기 위해 프로그래밍 동작 동안 소스 라인 상에 더 높은 전압이 인가되어야 한다.
표 3은 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 3]
Figure 112021027069528-pct00003
도 5는 다른 타입의 플래시 메모리 셀인 적층형 게이트 메모리 셀(510)을 도시한다. 메모리 셀(510)은, 절연 층(도시되지 않음)에 의해 분리되어, 플로팅 게이트(20)가 전체 채널 영역(18) 위로 연장되고, 제어 게이트(22)(이는 여기서 워드 라인에 커플링될 것임)가 플로팅 게이트(20) 위로 연장된다는 점을 제외하고는, 도 2의 메모리 셀(210)과 유사하다. 소거, 프로그래밍, 및 판독 동작들은 메모리 셀(210)에 대해 이전에 설명된 것과 유사한 방식으로 동작한다.
표 4는 판독, 소거, 및 프로그래밍 동작들을 수행하기 위해 기판(12) 및 메모리 셀(510)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 4]
Figure 112021027069528-pct00004
인공 신경 네트워크에서 전술된 비휘발성 메모리 셀들의 타입들 중 하나를 포함하는 메모리 어레이들을 이용하기 위해, 두 가지 수정들이 이루어진다. 첫째, 라인들은, 하기에서 추가로 설명되는 바와 같이, 각각의 메모리 셀이 어레이 내의 다른 메모리 셀들의 메모리 상태에 악영향을 미치지 않으면서 개별적으로 프로그래밍, 소거, 및 판독될 수 있도록 구성된다. 둘째, 메모리 셀들의 연속적인(아날로그식) 프로그래밍이 제공된다.
구체적으로, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 소거 상태로부터 완전 프로그래밍 상태로 연속적으로 변경될 수 있다. 다른 실시예에서, 어레이 내의 각각의 메모리 셀의 메모리 상태(즉, 플로팅 게이트 상의 전하)는, 독립적으로 그리고 다른 메모리 셀들의 교란을 최소화시킨 상태로, 완전 프로그래밍 상태로부터 완전 소거 상태로 연속적으로 변경될 수 있고, 그 반대도 마찬가지이다. 이는 셀 저장소가 아날로그식이거나 또는 적어도, 많은 개별 값들(예컨대, 16개 또는 64개의 상이한 값들) 중 하나를 저장할 수 있음을 의미하며, 이것은 메모리 어레이 내의 모든 셀들의 매우 정밀하고 개별적인 튜닝을 허용하고, 메모리 어레이를 신경 네트워크의 시냅스 가중치들에 대한 미세 튜닝 조정들을 저장하고 행하는 데 이상적인 것으로 되게 한다.
비휘발성 메모리 셀 어레이들을 채용한 신경 네트워크들
도 6은 본 실시예들의 비휘발성 메모리 어레이를 이용하는 신경 네트워크의 비제한적인 예를 개념적으로 예시한다. 이러한 예는 얼굴 인식 애플리케이션에 대해 비휘발성 메모리 어레이 신경 네트워크를 사용하지만, 비휘발성 메모리 어레이 기반 신경 네트워크를 사용하여 임의의 다른 적절한 애플리케이션이 구현될 수 있다.
S0은, 이 예에 대해, 5 비트 정밀도를 갖는 32x32 픽셀 RGB 이미지(즉, 각각의 색상 R, G 및 B에 대해 하나씩인 3개의 32x32 픽셀 어레이들, 각각의 픽셀은 5 비트 정밀도임)인 입력 층이다. 입력 층(S0)으로부터 층(C1)로 가는 시냅스들(CB1)은 일부 경우들에서 상이한 세트들의 가중치들을 다른 경우들에서 공유 가중치들을 적용하고, 입력 이미지를 3x3 픽셀 중첩 필터들(커널(kernel))로 스캔하여, 필터를 1 픽셀(또는 모델에 의해 지시되는 바와 같이 1 초과의 픽셀)만큼 시프트시킨다. 구체적으로, 이미지의 3x3 부분 내의 9개의 픽셀들(즉, 필터 또는 커널로 지칭됨)에 대한 값들이 시냅스들(CB1)에 제공되고, 여기서 이들 9개의 입력 값들이 적절한 가중치들에 의해 승산되고, 그 승산의 출력들을 합산한 후, 피처 맵(feature map)(C1)의 층들 중 하나의 층의 픽셀을 생성하기 위해 CB1의 제1 시냅스에 의해 단일 출력 값이 결정되고 제공된다. 이어서, 3x3 필터가 하나의 픽셀씩 입력 층(S0) 내에서 우측으로 시프트되고(즉, 우측에 3개 픽셀들의 컬럼(column)을 추가하고, 좌측에서 3개 픽셀들의 컬럼을 뺌), 이에 의해 이러한 새롭게 위치된 필터에서의 9개 픽셀 값들이 시냅스들(CB1)에 제공되고, 여기서 이들은 동일한 가중치들에 의해 승산되고, 제2 단일 출력 값이 연관된 시냅스에 의해 결정된다. 이러한 프로세스는, 3개의 모든 색상들에 대해 그리고 모든 비트들(정밀도 값들)에 대해, 3x3 필터가 입력 층(S0)의 전체 32x32 픽셀 이미지를 가로질러 스캔할 때까지 계속된다. 이어서, 프로세스는, 층(C1)의 모든 피처 맵들이 계산될 때까지, 가중치들의 상이한 세트들을 사용하여 반복되어 C1의 상이한 피처 맵을 생성한다.
층(C1)에서, 본 예에서, 각각 30x30 픽셀들을 갖는 16개의 피처 맵들이 있다. 각각의 픽셀은 입력들과 커널을 승산한 것으로부터 추출된 새로운 피처 픽셀이고, 따라서 각각의 피처 맵은 2차원 어레이이고, 따라서, 이러한 예에서, 층(C1)은 2차원 어레이들의 16개의 층들을 구성한다(본 명세서에서 언급된 층들 및 어레이들은 반드시 물리적 관계인 것이 아니라 논리적 관계임 - 즉, 어레이들은 반드시 물리적으로 2차원 어레이들로 배향되지는 않음 - 에 유념한다). 층(C1) 내의 16개 피처 맵들 각각은 필터 스캔들에 적용되는 시냅스 가중치들의 16개의 상이한 세트들 중 하나의 세트에 의해 생성된다. C1 피처 맵들은 모두, 경계 식별과 같은 동일한 이미지 피처의 상이한 태양들에 관한 것일 수 있다. 예를 들어, 제1 맵(제1 맵을 생성하는 데 사용되는 모든 스캔들을 위해 공유되는 제1 가중치 세트를 사용하여 생성됨)은 원형 에지들을 식별할 수 있고, 제2 맵(제1 가중치 세트와는 상이한 제2 가중치 세트를 사용하여 생성됨)은 직사각형 에지들, 또는 특정 피처들의 종횡비 등을 식별할 수 있다.
활성화 함수(P1)(풀링(pooling))는 층(C1)으로부터 층(S1)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. 풀링 함수의 목적은, 예를 들어 에지 위치의 의존성을 감소시키고 다음 스테이지로 가기 전에 데이터 크기를 감소시키기 위해 인근 위치를 평균하는 것이다(또는 최대 함수가 또한 사용될 수 있음). 층(S1)에는, 16개의 15x15 피처 맵들(즉, 각각 15x15 픽셀들의 16개의 상이한 어레이들)이 있다. 층(S1)으로부터 층(C2)으로 가는 시냅스들(CB2)은 1 픽셀의 필터 시프트를 갖는 4x4 필터들로 S1 내의 맵들을 스캔한다. 층(C2)에는, 22개의 12x12 피처 맵들이 있다. 활성화 함수(P2)(풀링)는 층(C2)으로부터 층(S2)으로 가기 전에 적용되는데, 이는 각각의 피처 맵 내의 연속적인 비중첩 2x2 영역들로부터의 값들을 풀링한다. 층(S2)에는, 22개의 6x6 피처 맵들이 있다. 활성화 함수(풀링)가 층(S2)으로부터 층(C3)으로 가는 시냅스들(CB3)에서 적용되며, 여기서 층(C3) 내의 모든 뉴런은 CB3의 각자의 시냅스를 통해 층(S2) 내의 모든 맵에 접속된다. 층(C3)에는, 64개의 뉴런들이 있다. 층(C3)으로부터 출력 층(S3)으로 가는 시냅스들(CB4)은 C3을 S3에 완전히 접속시키며, 즉, 층(C3) 내의 모든 뉴런은 층(S3) 내의 모든 뉴런에 접속된다. S3에서의 출력은 10개의 뉴런들을 포함하고, 여기서 최고 출력 뉴런이 클래스를 결정한다. 이러한 출력은, 예를 들어, 원래의 이미지의 콘텐츠의 식별 또는 분류를 나타낼 수 있다.
시냅스들의 각각의 층은 비휘발성 메모리 셀들의 어레이 또는 그들의 어레이의 일부분을 사용하여 구현된다.
도 7은 그 목적을 위해 사용될 수 있는 어레이의 블록도이다. 벡터 매트릭스 승산(Vector-by-matrix multiplication, VMM) 어레이(32)는 비휘발성 메모리 셀들을 포함하고, 하나의 층과 다음 층 사이에서 시냅스들(예컨대, 도 6의 CB1, CB2, CB3, CB4)로서 이용된다. 구체적으로, VMM 어레이(32)는 비휘발성 메모리 셀들(33)의 어레이, 소거 게이트 및 워드 라인 게이트 디코더(34), 제어 게이트 디코더(35), 비트 라인 디코더(36) 및 소스 라인 디코더(37)를 포함하며, 이들은 비휘발성 메모리 셀 어레이(33)에 대한 각자의 입력들을 디코딩한다. VMM 어레이(32)로의 입력은 소거 게이트 및 워드 라인 게이트 디코더(34)로부터 또는 제어 게이트 디코더(35)로부터의 것일 수 있다. 이 예에서, 소스 라인 디코더(37)는 또한 비휘발성 메모리 셀 어레이(33)의 출력을 디코딩한다. 대안적으로, 비트 라인 디코더(36)는 비휘발성 메모리 셀 어레이(33)의 출력을 디코딩할 수 있다.
비휘발성 메모리 셀 어레이(33)는 두 가지 목적들을 담당한다. 첫째, 그것은 VMM 어레이(32)에 의해 사용될 가중치들을 저장한다. 둘째, 비휘발성 메모리 셀 어레이(33)는 입력들을 비휘발성 메모리 셀 어레이(33)에 저장된 가중치들과 유효하게 승산하고 이들을 출력 라인(소스 라인 또는 비트 라인)마다 가산하여 출력을 생성하며, 이는 다음 층으로의 입력 또는 최종 층으로의 입력일 것이다. 승산 및 가산 기능을 수행함으로써, 비휘발성 메모리 셀 어레이(33)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 그의 인-시츄(in-situ) 메모리 계산으로 인해 전력 효율적이다.
비휘발성 메모리 셀 어레이(33)의 출력은 차동 합산기(예컨대, 합산 연산 증폭기 또는 합산 전류 미러)(38)에 공급되고, 이는 비휘발성 메모리 셀 어레이(33)의 출력들을 합산하여 그 콘볼루션(convolution)에 대한 단일 값을 생성한다. 차동 합산기(38)는 포지티브 가중치 및 네거티브 가중치의 합산을 수행하도록 배열된다.
이어서, 차동 합산기(38)의 합산된 출력 값들은 활성화 함수 회로(39)에 공급되고, 이는 출력을 정류한다. 활성화 함수 회로(39)는 시그모이드, tanh 또는 ReLU 함수들을 제공할 수 있다. 활성화 함수 회로(39)의 정류된 출력 값들은 다음 층(예를 들어, 도 6의 C1)으로서 피처 맵의 요소가 되고, 이어서 다음 시냅스에 적용되어 다음 피처 맵 층 또는 최종 층을 생성한다. 따라서, 이 예에서, 비휘발성 메모리 셀 어레이(33)는 복수의 시냅스들(이들은 이전 뉴런 층으로부터 또는 이미지 데이터베이스와 같은 입력 층으로부터 그들의 입력들을 수신함)을 구성하고, 합산 연산 증폭기(38) 및 활성화 함수 회로(39)는 복수의 뉴런들을 구성한다.
도 7의 VMM 어레이(32)에 대한 입력(WLx, EGx, CGx, 및 선택적으로 BLx 및 SLx)은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들일 수 있고(이 경우, DAC는 디지털 비트들을 적절한 입력 아날로그 레벨로 변환하기 위해 제공됨), 출력은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들일 수 있다(이 경우, 출력 ADC는 출력 아날로그 레벨을 디지털 비트들로 변환하기 위해 제공됨).
도 8은 여기에서 VMM 어레이들(32a, 32b, 32c, 32d, 32e)로 표지된 VMM 어레이들(32)의 다수의 층들의 사용을 도시하는 블록도이다. 도 8에 도시된 바와 같이, Inputx로 표기된 입력은 디지털-아날로그 변환기(31)에 의해 디지털로부터 아날로그로 변환되고, 입력 VMM 어레이(32a)에 제공된다. 변환된 아날로그 입력들은 전압 또는 전류일 수 있다. 제1 층에 대한 입력 D/A 변환은, 입력들(Inputx)을 입력 VMM 어레이(32a)의 매트릭스 승산기에 대한 적절한 아날로그 레벨들에 맵핑시키는 함수 또는 LUT(look up table)를 사용함으로써 행해질 수 있다. 입력 변환은 또한, 외부 아날로그 입력을 입력 VMM 어레이(32a)로의 맵핑된 아날로그 입력으로 변환하기 위한 A/A(analog to analog) 변환기에 의해 행해질 수 있다.
입력 VMM 어레이(32a)에 의해 생성된 출력은 다음 VMM 어레이(은닉 레벨 1)(32b)로의 입력으로서 제공되고, 다음 VMM 어레이로의 입력은 이어서 다음 VMM 어레이(은닉 레벨 2)(32c)로의 입력으로서 제공되는 출력을 생성하는, 등등이다. VMM 어레이(32)의 다양한 층들은 콘볼루션 신경 네트워크(convolutional neural network, CNN)의 시냅스들 및 뉴런들의 상이한 층들로서 기능한다. 각각의 VMM 어레이(32a, 32b, 32c, 32d, 32e)는 독립형의, 물리적 비휘발성 메모리 어레이일 수 있거나, 또는 다수의 VMM 어레이들이 동일한 물리적 비휘발성 메모리 어레이의 상이한 부분들을 이용할 수 있거나, 또는 다수의 VMM 어레이들이 동일한 물리적 비휘발성 메모리 어레이의 중첩 부분들을 이용할 수 있다. 도 8에 도시된 예는 다음과 같은 5개의 층(32a, 32b, 32c, 32d, 32e)을 포함한다: 하나의 입력 층(32a), 2개의 은닉 층들(32b, 32c), 및 2개의 완전 접속 층들(32d, 32e). 당업자는, 이것이 단지 예시적인 것이고, 시스템은 대신에, 2개 초과의 은닉 층들 및 2개 초과의 완전 접속 층들을 포함할 수 있다는 것을 이해할 것이다.
VMM 어레이들
도 9는 뉴런 VMM 어레이(900)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(900)는 비휘발성 메모리 셀들의 메모리 어레이(901), 및 비휘발성 기준 메모리 셀들의 (어레이의 상부에 있는) 기준 어레이(902)를 포함한다. 대안적으로, 다른 기준 어레이가 하부에 배치될 수 있다.
VMM 어레이(900)에서, 제어 게이트 라인(903)과 같은 제어 게이트 라인들이 수직 방향으로 이어지고(따라서, 로우(row) 방향에서의 기준 어레이(902)는 제어 게이트 라인(903)에 직교함), 소거 게이트 라인(904)과 같은 소거 게이트 라인들이 수평 방향으로 이어진다. 여기서, VMM 어레이(900)로의 입력들은 제어 게이트 라인들(CG0, CG1, CG2, CG3) 상에 제공되고, VMM 어레이(900)의 출력은 소스 라인들(SL0, SL1) 상에 나타난다. 일 실시예에서, 짝수 로우들만이 사용되고, 다른 실시예에서, 홀수 로우들만이 사용된다. 각각의 소스 라인(SL0, SL1, 각각) 상에 배치된 전류는 그 특정 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
신경 네트워크들에 대해 본 명세서에 설명된 바와 같이, VMM 어레이(900)의 비휘발성 메모리 셀들, 즉 VMM 어레이(900)의 플래시 메모리는 바람직하게는 하위 임계 영역에서 동작하도록 구성된다.
본 명세서에 기술된 비휘발성 기준 메모리 셀들 및 비휘발성 메모리 셀들은 약 반전(weak inversion)으로 바이어싱된다:
Ids = Io * e (Vg- Vth)/㎸t = w * Io * e (Vg)/㎸t,
여기서, w = e (- Vth)/㎸t
메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀)을 사용하는 I-V 로그 변환기 또는 입력 전류를 입력 전압으로 변환하기 위한 트랜지스터에 대해:
Vg= k*Vt*log [Ids/wp*Io]
여기서, wp는 기준 또는 주변 메모리 셀의 w이다.
벡터 매트릭스 승산기(VMM) 어레이로서 사용되는 메모리 어레이의 경우, 출력 전류는 다음과 같다:
Iout = wa * Io * e (Vg)/㎸t, 즉
Iout = (wa/wp) * Iin = W * Iin
W = e (Vthp - Vtha)/㎸t
여기서, wa = 메모리 어레이 내의 각각의 메모리 셀의 w.
워드라인 또는 제어 게이트가 입력 전압을 위해 메모리 셀에 대한 입력으로서 사용될 수 있다.
대안적으로, 본 명세서에 기술된 VMM 어레이들의 플래시 메모리 셀들은 선형 영역에서 동작하도록 구성될 수 있다:
Ids = beta* (Vgs-Vth)*Vds; beta = u*Cox*W/L
W = α (Vgs-Vth)
워드라인 또는 제어 게이트 또는 비트라인 또는 소스라인이 입력 전압을 위해 선형 영역에서 동작된 메모리 셀에 대한 입력으로서 사용될 수 있다.
I-V 선형 변환기에 대해, 선형 영역에서 동작하는 메모리 셀(예컨대, 기준 메모리 셀 또는 주변 메모리 셀) 또는 트랜지스터는 입력/출력 전류를 입력/출력 전압으로 선형적으로 변환하는 데 사용될 수 있다.
도 7의 VMM 어레이(32)에 대한 다른 실시예들은, 본 명세서에 참고로 포함되는 미국 특허 출원 제15/826,345호에 기술되어 있다. 그 출원에 기술되어 있는 바와 같이, 소스라인 또는 비트라인이 뉴런 출력(전류 합산 출력)으로서 사용될 수 있다.
도 10은 뉴런 VMM 어레이(1000)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 시냅스들로서 이용된다. VMM 어레이(1000)는 비휘발성 메모리 셀들의 메모리 어레이(1003), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1001), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1002)를 포함한다. 어레이의 컬럼 방향으로 배열된 기준 어레이들(1001, 1002)은, 단자들(BLR0, BLR1, BLR2, BLR3) 내로 흐르는 전류 입력들을 전압 입력들(WL0, WL1, WL2, WL3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1014)(단지 부분적으로 도시됨)을 통해 다이오드 접속된다. 기준 셀들은 타깃 기준 레벨들로 튜닝된다(예를 들어, 프로그래밍됨). 타깃 기준 레벨들은 기준 미니 어레이 매트릭스(도시되지 않음)에 의해 제공된다.
메모리 어레이(1003)는 두 가지 목적들을 담당한다. 첫째, 그것은 VMM 어레이(1000)에 의해 사용될 가중치들을 그것의 각자의 메모리 셀들 상에 저장한다. 둘째, 메모리 어레이(1003)는 입력들(즉, 단자들(BLR0, BLR1, BLR2, BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1001, 1002)이 워드 라인들(WL0, WL1, WL2, WL3)에 공급할 입력 전압들로 변환함)을 메모리 어레이(1003)에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(메모리 셀 전류들)을 가산하여 각자의 비트 라인들(BL0 내지 BLN) 상의 출력을 생성하는데, 이는 다음 층에 대한 입력 또는 최종 층에 대한 입력일 것이다. 승산 및 가산 기능을 수행함으로써, 메모리 어레이(1003)는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 전압 입력들은 워드 라인들(WL0, WL1, WL2, WL3) 상에 제공되고, 출력은 판독(추론) 동작 동안 각자의 비트 라인들(BL0 내지 BLN) 상에 나타난다. 비트 라인들(BL0 내지 BLN) 각각에 배치된 전류는 그 특정 비트라인에 접속된 모든 비휘발성 메모리 셀들로부터의 전류들의 합산 기능을 수행한다.
표 5는 VMM 어레이(1000)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 선택되지 않은 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 선택되지 않은 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 선택되지 않은 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
[표 5]
Figure 112021027069528-pct00005
도 11은 뉴런 VMM 어레이(1100)를 도시하며, 이는 도 2에 도시된 바와 같은 메모리 셀들(210)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1100)는 비휘발성 메모리 셀들의 메모리 어레이(1103), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1101), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1102)를 포함한다. 기준 어레이들(1101, 1102)은 VMM 어레이(1100)의 로우 방향으로 이어진다. VMM 어레이는, VMM 어레이(1100)에서 워드 라인들이 수직 방향으로 이어진다는 점을 제외하고는, VMM(1000)과 유사하다. 여기서, 입력들은 워드 라인들(WLA0, WLB0, WLA1, WLB2, WLA2, WLB2, WLA3, WLB3) 상에 제공되고, 출력은 판독 동작 동안 소스 라인(SL0, SL1) 상에 나타난다. 각각의 소스 라인 상에 배치된 전류는 그 특정 소스 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
표 6은 VMM 어레이(1100)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 선택되지 않은 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 선택되지 않은 셀들에 대한 비트 라인들, 선택된 셀들에 대한 소스 라인들, 및 선택되지 않은 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
[표 6]
Figure 112021027069528-pct00006
도 12는 뉴런 VMM 어레이(1200)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1200)는 비휘발성 메모리 셀들의 메모리 어레이(1203), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1201), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1202)를 포함한다. 기준 어레이들(1201, 1202)은 단자들(BLR0, BLR1, BLR2, BLR3) 내로 흐르는 전류 입력들을 전압 입력들(CG0, CG1, CG2, CG3)로 변환하는 역할을 한다. 실제로, 제1 및 제2 비휘발성 기준 메모리 셀들은 BLR0, BLR1, BLR2, 및 BLR3을 통해 그들 내로 흐르는 전류 입력들과 멀티플렉서들(1212)(단지 부분적으로 도시됨)을 통해 다이오드 접속된다. 멀티플렉서들(1212) 각각은 판독 동작 동안 제1 및 제2 비휘발성 기준 메모리 셀들 각각의 비트라인(예컨대, BLR0) 상의 일정한 전압을 보장하기 위해 각각의 멀티플렉서(1205) 및 캐스코딩 트랜지스터(1204)를 포함한다. 기준 셀들은 타깃 기준 레벨들로 튜닝된다.
메모리 어레이(1203)는 두 가지 목적들을 담당한다. 첫째, 그것은 VMM 어레이(1200)에 의해 사용될 가중치들을 저장한다. 둘째, 메모리 어레이(1203)는 입력들(단자들(BLR0, BLR1, BLR2, BLR3)에 제공되는 전류 입력들, 이것에 대해 기준 어레이들(1201, 1202)이 이러한 전류 입력들을 제어 게이트들(CG0, CG1, CG2, CG3)에 공급할 입력 전압들로 변환함)을 메모리 어레이에 저장된 가중치들과 유효하게 승산하고, 이어서 모든 결과들(셀 전류들)을 가산하여 출력을 생성하는데, 이는 BL0 내지 BLN 상에 나타나며 다음 층에 대한 입력 또는 최종 층에 대한 입력일 것이다. 승산 및 가산 기능을 수행함으로써, 메모리 어레이는 별개의 승산 및 가산 로직 회로들에 대한 필요성을 무효화하고, 또한 전력 효율적이다. 여기서, 입력들은 제어 게이트 라인들(CG0, CG1, CG2, CG3) 상에 제공되고, 출력은 판독 동작 동안 비트 라인들(BL0 내지 BLN) 상에 나타난다. 각각의 비트 라인 상에 배치된 전류는 그 특정 비트 라인에 접속된 메모리 셀들로부터의 모든 전류들의 합산 기능을 수행한다.
VMM 어레이(1200)는 메모리 어레이(1203) 내의 비휘발성 메모리 셀들에 대한 단방향 튜닝을 구현한다. 즉, 각각의 비휘발성 메모리 셀은 소거되고, 이어서 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다. 이는, 예를 들어, 후술되는 신규한 정밀 프로그래밍 기법들을 사용하여 수행될 수 있다. (잘못된 값이 셀에 저장되도록) 너무 많은 전하가 플로팅 게이트 상에 배치되는 경우, 셀은 소거되어야 하고, 부분 프로그래밍 동작들의 시퀀스가 다시 시작되어야 한다. 도시된 바와 같이, 동일한 소거 게이트(예컨대, EG0 또는 EG1)를 공유하는 2개의 로우들이 함께 소거될 필요가 있고(페이지 소거로서 알려짐), 그 후에 각각의 셀은 플로팅 게이트 상의 원하는 전하에 도달할 때까지 부분적으로 프로그래밍된다.
표 7은 VMM 어레이(1200)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 선택되지 않은 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 선택되지 않은 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 선택되지 않은 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 선택되지 않은 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 선택되지 않은 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 선택되지 않은 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
[표 7]
Figure 112021027069528-pct00007
도 13은 뉴런 VMM 어레이(1300)를 도시하며, 이는 도 3에 도시된 바와 같은 메모리 셀들(310)에 특히 적합하고, 입력 층과 다음 층 사이의 뉴런들의 부분들 및 시냅스들로서 이용된다. VMM 어레이(1300)는 비휘발성 메모리 셀들의 메모리 어레이(1303), 제1 비휘발성 기준 메모리 셀들의 기준 어레이(1301), 및 제2 비휘발성 기준 메모리 셀들의 기준 어레이(1302)를 포함한다. EG 라인들(EGR0, EG0, EG1, EGR1)은 수직으로 이어지는 반면, CG 라인들(CG0, CG1, CG2, CG3) 및 SL 라인들(WL0, WL1, WL2, WL3)은 수평으로 이어진다. VMM 어레이(1300)는, VMM 어레이(1300)가 양방향 튜닝을 구현한다는 점을 제외하고는 VMM 어레이(1400)와 유사하며, 여기서 각각의 개별 셀은 별개의 EG 라인들의 사용으로 인해 플로팅 게이트 상의 원하는 전하량에 도달하기 위해 필요에 따라 완전히 소거되고, 부분적으로 프로그래밍되고, 부분적으로 소거될 수 있다. 도시된 바와 같이, 기준 어레이들(1301, 1302)은 (멀티플렉서들(1314)을 통한 다이오드 접속된 기준 셀들의 액션을 통해) 단자(BLR0, BLR1, BLR2, BLR3) 내의 입력 전류를 로우 방향으로 메모리 셀들에 인가될 제어 게이트 전압들(CG0, CG1, CG2, CG3)로 변환한다. 전류 출력(neuron)은 비트 라인들(BL0 내지 BLN)에 있으며, 여기서 각각의 비트 라인은 그 특정 비트라인에 접속된 비휘발성 메모리 셀들로부터의 모든 전류들을 합산한다.
표 8은 VMM 어레이(1300)에 대한 동작 전압들을 보여준다. 표 내의 컬럼들은 선택된 셀들에 대한 워드 라인들, 선택되지 않은 셀들에 대한 워드 라인들, 선택된 셀들에 대한 비트 라인들, 선택되지 않은 셀들에 대한 비트 라인들, 선택된 셀들에 대한 제어 게이트들, 선택된 셀들과 동일한 섹터 내의 선택되지 않은 셀들에 대한 제어 게이트들, 선택된 셀들과는 상이한 섹터 내의 선택되지 않은 셀들에 대한 제어 게이트들, 선택된 셀들에 대한 소거 게이트들, 선택되지 않은 셀들에 대한 소거 게이트들, 선택된 셀들에 대한 소스 라인들, 및 선택되지 않은 셀들에 대한 소스 라인들 상에 배치된 전압들을 나타낸다. 로우들은 판독, 소거 및 프로그래밍의 동작들을 나타낸다.
[표 8]
Figure 112021027069528-pct00008
장단기 메모리
종래 기술은 장단기 메모리(LSTM)로 알려진 개념을 포함한다. LSTM 유닛들은 종종 신경 네트워크들에 사용된다. LSTM은 신경 네트워크가 미리결정된 임의의 시간 간격들 동안 정보를 상기시키게 하고 후속 동작들에서 그 정보를 사용할 수 있게 한다. 종래의 LSTM 유닛은 셀, 입력 게이트, 출력 게이트, 및 포겟 게이트(forget gate)를 포함한다. 3개의 게이트들은 셀 내로의 그리고 셀 외부로의 정보의 흐름을 그리고 정보가 LSTM에서 상기되는 시간 간격을 조절한다. VMM들은 LSTM 유닛들에서 특히 유용하다.
도 14는 예시적인 LSTM(1400)을 도시한다. 이 예에서, LSTM(1400)은 셀들(1401, 1402, 1403, 1404)을 포함한다. 셀(1401)은 입력 벡터(x0)를 수신하고 출력 벡터(h0) 및 셀 상태 벡터(c0)를 생성한다. 셀(1402)은 입력 벡터(x1), 셀(1401)로부터의 출력 벡터(은닉 상태)(h0), 및 셀(1401)로부터의 셀 상태(c0)를 수신하고, 출력 벡터 (h1) 및 셀 상태 벡터(c1)를 생성한다. 셀(1403)은 입력 벡터(x2), 셀(1402)로부터의 출력 벡터(은닉 상태)(h1), 및 셀(1402)로부터의 셀 상태(c1)를 수신하고, 출력 벡터 (h2) 및 셀 상태 벡터(c2)를 생성한다. 셀(1404)은 입력 벡터(x3), 셀(1403)로부터의 출력 벡터(은닉 상태)(h2), 및 셀(1403)로부터의 셀 상태(c2)를 수신하고, 출력 벡터 (h3)를 생성한다. 추가의 셀들이 사용될 수 있으며, 4개의 셀들을 갖는 LSTM은 일례일 뿐이다.
도 15는 도 14의 셀들(1401, 1402, 1403, 1404)에 사용될 수 있는 LSTM 셀(1500)의 예시적인 구현예를 도시한다. LSTM 셀(1500)은 입력 벡터(x(t)), 선행 셀로부터의 셀 상태 벡터(c(t-1)), 및 선행 셀로부터의 출력 벡터(h(t-1))를 수신하고, 셀 상태 벡터(c(t)) 및 출력 벡터(h(t))를 생성한다.
LSTM 셀(1500)은 시그모이드 함수 디바이스들(1501, 1502, 1503)을 포함하며, 이들 각각은 입력 벡터 내의 각각의 성분 중 어느 정도가 출력 벡터로 통과될 수 있는지를 제어하기 위해 0과 1 사이의 수를 적용한다. LSTM 셀(1500)은, 또한, 입력 벡터에 하이퍼볼릭 탄젠트 함수를 적용하기 위한 tanh 디바이스들(1504, 1505), 2개의 벡터들을 함께 승산하기 위한 승산기 디바이스들(1506, 1507, 1508), 및 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(1509)를 포함한다. 출력 벡터(h(t))는 시스템 내의 다음 LSTM 셀에 제공될 수 있거나, 그것은 다른 목적들을 위해 액세스될 수 있다.
도 16은 LSTM 셀(1500)의 구현예의 일례인 LSTM 셀(1600)을 도시한다. 독자의 편의를 위해, LSTM 셀(1500)로부터의 동일한 넘버링이 LSTM 셀(1600)에 사용된다. 시그모이드 함수 디바이스들(1501, 1502, 1503) 및 tanh 디바이스(1504) 각각은 다수의 VMM 어레이들(1601) 및 활성화 회로 블록들(1602)을 포함한다. 따라서, VMM 어레이들이 소정의 신경 네트워크 시스템들에서 사용되는 LSTM 셀들에 특히 유용함을 알 수 있다.
LSTM 셀(1600)에 대한 대안(및 LSTM 셀(1500)의 구현예의 다른 예)이 도 17에 도시되어 있다. 도 17에서, 시그모이드 함수 디바이스들(1501, 1502, 1503) 및 tanh 디바이스(1504)는 시간 다중화 방식으로 동일한 물리적 하드웨어(VMM 어레이들(1701) 및 활성화 함수 블록(1702))를 공유한다. LSTM 셀(1700)은, 또한, 2개의 벡터들을 함께 승산하기 위한 승산기 디바이스(1703), 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(1708), tanh 디바이스(1505)(활성화 회로 블록(1702)을 포함함), i(t)가 시그모이드 함수 블록(1702)으로부터 출력될 때 값 i(t)를 저장하기 위한 레지스터(1707), 값 f(t) * c(t-1)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1704), 값 i(t) * u(t)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1705), 및 값 o(t) * c~(t)를 그 값이 멀티플렉서(1710)를 통해 승산기 디바이스(1703)로부터 출력될 때 저장하기 위한 레지스터(1706), 및 멀티플렉서(1709)를 포함한다.
LSTM 셀(1600)은 VMM 어레이들(1601) 및 각자의 활성화 함수 블록들(1602)의 다수의 세트들을 포함하는 반면, LSTM 셀(1700)은 LSTM 셀(1700)의 실시예에서 다수의 층들을 나타내는 데 사용되는 VMM 어레이들(1701) 및 활성화 함수 블록(1702)의 하나의 세트만을 포함한다. LSTM 셀(1700)은 LSTM 셀(1600)보다 더 적은 공간을 필요로 할 것인데, 그 이유는 LSTM 셀(1700)이 LSTM 셀(1600)과 비교하여 VMM들 및 활성화 함수 블록들에 대해 1/4만큼 많은 공간을 요구할 것이기 때문이다.
또한, LSTM 유닛들은 전형적으로 다수의 VMM 어레이들을 포함할 것이며, 이들 각각은 합산기 및 활성화 회로 블록 및 고전압 생성 블록들과 같은, VMM 어레이들 외부의 소정 회로 블록들에 의해 제공되는 기능을 필요로 한다는 것이 이해될 수 있다. 각각의 VMM 어레이에 대해 별개의 회로 블록들을 제공하는 것은 반도체 디바이스 내에서 상당한 양의 공간을 필요로 할 것이고, 다소 비효율적일 것이다. 따라서, 후술되는 실시예들은 VMM 어레이들 자체의 외부에 요구되는 회로부를 최소화하려고 시도한다.
게이티드 순환 유닛들
아날로그 VMM 구현예가 게이티드 순환 유닛(GRU) 시스템에 이용될 수 있다. GRU들은 순환 신경 네트워크들 내의 게이팅 메커니즘이다. GRU들은, GRU 셀들이 대체적으로 LSTM 셀보다 더 적은 컴포넌트들을 포함하는 것을 제외하고는, LSTM들과 유사하다.
도 18은 예시적인 GRU(1800)를 도시한다. 이 예에서, GRU(1800)는 셀들(1801, 1802, 1803, 1804)을 포함한다. 셀(1801)은 입력 벡터(x0)를 수신하고 출력 벡터(h0)를 생성한다. 셀(1802)은 입력 벡터(x1) 및 셀(1801)로부터의 출력 벡터(h0)를 수신하고, 출력 벡터(h1)를 생성한다. 셀(1803)은 입력 벡터(x2) 및 셀(1802)로부터의 출력 벡터(은닉 상태)(h1)를 수신하고, 출력 벡터(h2)를 생성한다. 셀(1804)은 입력 벡터(x3) 및 셀(1803)로부터의 출력 벡터(은닉 상태)(h2)를 수신하고, 출력 벡터(h3)를 생성한다. 추가의 셀들이 사용될 수 있으며, 4개의 셀들을 갖는 GRU는 일례일 뿐이다.
도 19는 도 18의 셀들(1801, 1802, 1803, 1804)에 사용될 수 있는 GRU 셀(1900)의 예시적인 구현예를 도시한다. GRU 셀(1900)은 선행 GRU 셀로부터 입력 벡터(x(t)) 및 출력 벡터(h(t-1))를 수신하고, 출력 벡터(h(t))를 생성한다. GRU 셀(1900)은 시그모이드 함수 디바이스들(1901, 1902)을 포함하고, 이들 각각은 0과 1 사이의 수를 출력 벡터(h(t-1)) 및 입력 벡터(x(t))로부터의 성분들에 적용한다. GRU 셀(1900)은, 또한, 입력 벡터에 하이퍼볼릭 탄젠트 함수를 적용하기 위한 tanh 디바이스(1903), 2개의 벡터들을 함께 승산하기 위한 복수의 승산기 디바이스들(1904, 1905, 1906), 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(1907), 및 1로부터 입력을 감산하여 출력을 생성하기 위한 상보적 디바이스(1908)를 포함한다.
도 20은 GRU 셀(1900)의 구현예의 일례인 GRU 셀(2000)을 도시한다. 독자의 편의를 위해, GRU 셀(1900)로부터의 동일한 넘버링이 GRU 셀(2000)에 사용된다. 도 20에서 알 수 있는 바와 같이, 시그모이드 함수 디바이스들(1901, 1902) 및 tanh 디바이스(1903) 각각은 다수의 VMM 어레이들(2001) 및 활성화 함수 블록들(2002)을 포함한다. 따라서, VMM 어레이들이 소정의 신경 네트워크 시스템들에서 사용되는 GRU 셀들에 특히 유용함을 알 수 있다.
GRU 셀(2000)에 대한 대안(및 GRU 셀(1900)의 구현예의 다른 예)이 도 21에 도시되어 있다. 도 21에서, GRU 셀(2100)은 VMM 어레이들(2101) 및 활성화 함수 블록(2102)을 이용하며, 활성화 함수 블록은, 시그모이드 함수로서 구성될 때, 입력 벡터 내의 각각의 성분 중 어느 정도가 출력 벡터로 통과될 수 있는지를 제어하기 위해 0과 1 사이의 수를 적용한다. 도 21에서, 시그모이드 함수 디바이스들(1901, 1902) 및 tanh 디바이스(1903)는 시간 다중화 방식으로 동일한 물리적 하드웨어(VMM 어레이들(2101) 및 활성화 함수 블록(2102))를 공유한다. GRU 셀(2100)은, 또한, 2개의 벡터들을 함께 승산하기 위한 승산기 디바이스(2103), 2개의 벡터들을 함께 가산하기 위한 가산 디바이스(2105), 1로부터 입력을 감산하여 출력을 생성하기 위한 상보적 디바이스(2109), 멀티플렉서(2104), 값 h(t-1) * r(t)를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2106), 값 h(t-1) *z(t)를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2107), 및 값 h^(t) * (1-z(t))를 그 값이 멀티플렉서(2104)를 통해 승산기 디바이스(2103)로부터 출력될 때 보유하기 위한 레지스터(2108)를 포함한다.
GRU 셀(2000)은 VMM 어레이들(2001) 및 활성화 함수 블록들(2002)의 다수의 세트들을 포함하는 반면, GRU 셀(2100)은 GRU 셀(2100)의 실시예에서 다수의 층들을 나타내는 데 사용되는 VMM 어레이들(2101) 및 활성화 함수 블록(2102)의 하나의 세트만을 포함한다. GRU 셀(2100)은 GRU 셀(2000)보다 더 적은 공간을 필요로 할 것인데, 그 이유는 GRU 셀(2100)이 GRU 셀(2000)과 비교하여 VMM들 및 활성화 함수 블록들에 대해 1/3만큼 많은 공간을 요구할 것이기 때문이다.
또한, GRU 시스템들은 전형적으로 다수의 VMM 어레이들을 포함할 것이며, 이들 각각은 합산기 및 활성화 회로 블록 및 고전압 생성 블록들과 같은, VMM 어레이들 외부의 소정 회로 블록들에 의해 제공되는 기능을 필요로 한다는 것이 이해될 수 있다. 각각의 VMM 어레이에 대해 별개의 회로 블록들을 제공하는 것은 반도체 디바이스 내에서 상당한 양의 공간을 필요로 할 것이고, 다소 비효율적일 것이다. 따라서, 후술되는 실시예들은 VMM 어레이들 자체의 외부에 요구되는 회로부를 최소화하려고 시도한다.
VMM 어레이들에 대한 입력은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들일 수 있고(이 경우에, DAC는 디지털 비트들을 적절한 입력 아날로그 레벨로 변환하는 데 필요함), 출력은 아날로그 레벨, 이진 레벨, 또는 디지털 비트들일 수 있다(이 경우에, 출력 ADC는 출력 아날로그 레벨을 디지털 비트들로 변환하는 데 필요함).
VMM 어레이 내의 각각의 메모리 셀에 대해, 각각의 가중치(w)는 단일 메모리 셀에 의해 또는 차동 셀에 의해 또는 2개의 블렌드 메모리 셀들(2개의 셀들의 평균)에 의해 구현될 수 있다. 차동 셀의 경우에, 2개의 메모리 셀들은 차동 가중치(w= w+ - w-)로서 가중치(w)를 구현하는 데 필요하다. 2개의 블렌드 메모리 셀들에서, 2개의 메모리 셀들은 2개의 셀들의 평균으로서 가중치(w)를 구현하는 데 필요하다.
디바이스의 동작 온도 및 전류-전압 특성들
도 22는 예시적인 트랜지스터 또는 메모리 셀의 3개의 예시적인 전류-전압 특성 곡선들을 도시하는 그래프를 도시한다. 도 22에 도시된 현상들은 플래시 메모리 시스템 내의 전형적인 기준 트랜지스터들, 기준 메모리 셀들, 및 선택된 메모리 셀들의 거동을 나타낸다는 것이 이해될 수 있다. 각각의 곡선은, 디바이스를 통한 전류(Ids)가, 게이트와 소스 사이의 전압(Vgs)이 변함에 따라 어떻게 변하는지를 나타낸다. 각각의 곡선은 소정의 동작 온도에서의 디바이스의 전류-전압 특성을 나타낸다. 따라서, 디바이스의 동작 온도가 변함에 따라, 동일한 Vgs 값에 대한 대응하는 Ids 값이 변한다는 것을 알 수 있다. 아날로그 뉴로모픽 메모리 시스템들이 일반 플래시 메모리 시스템들에 비해 증가된 정밀도 및 정확도를 요구하므로, 온도가 변함에 따른 디바이스 특성의 이러한 변동은 문제가 된다.
본 명세서에 설명된 실시예들은, 디바이스의 전류-전압 특성 곡선에 대한 기울기 보상(개별적임 또는 연속적임), 절대 스케일링(정규화), 및 누설 감소를 제공함으로써 디바이스의 동작 온도가 변함에 따른 디바이스의 거동의 변화들을 보상한다.
도 23은 온도의 변화들을 보상하기 위해 디바이스의 전류-전압 특성에 적용되는 기울기 보상의 예를 도시한다. 동일한 디바이스가 상이한 온도들에서 상이한 하위 임계 전류-전압 특성 곡선들을 가질 것임이 이해될 수 있다.
보다 일반적으로, 온도의 함수로서 변하는 변수 a를 도입함으로써, 하기 수학식에 기초하여 디바이스에 기울기 보상을 적용할 수 있다는 것이 이해될 수 있다:
Ids = Ids0 * exp (a * Vgs1 - Vt)/(k * Vt), 여기서 Vt는 열 전압이다.
도 24a 및 도 24b는 개별적인 온도 보상을 도시한다. 도 24a는 온도의 함수로서의 a에 대한 예시적인 값들을 도시한다. 온도가 증가함에 따라, a가 개별적인 단계들에서 증가할 것임을 알 수 있다. 대안적으로, 등가의 스케일링 상수가 선형 또는 포화 영역에서 동작하는 메모리 셀에 대해서와 같이, 온도 대한 개별적인 단계에서 감소할 것이다. 도 24b는 예시적인 온도 보상 블록(2400)을 도시한다. 온도 센서(2401)는 디바이스의 온도를 측정한다. 이어서, 온도 센서(2401)의 출력이 제어 비트들(2403a, ..., 2403i)을 생성하는 제어기(2402)(이는 이산 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)에 제공되는데, 여기서 범위 a 내지 i는 k에 대한 개별적인 레벨들의 예시적인 수를 나타낸다. 더 큰 범위 또는 더 작은 범위가 사용될 수 있음이 이해될 것이다. 제어 비트들(2403) 각각은 그 제어 비트에 할당된 소정의 온도 범위 동안 어써팅(asserting)된다. 따라서, 온도가 증가함에 따라, 각각의 개별적인 레벨의 온도에 도달할 때 상이한 제어 비트(2403)가 어써팅될 것이다. 제어 비트들(2403)은 이어서 스위치들(2405)(이는 2405a, ..., 2405i로도 넘버링됨)에 인가된다. 각각의 스위치(2405)는, 폐쇄된 때, 전류원(2404)(이는 2404a, ..., 2404i로도 넘버링됨)을 저항기(2406)의 일 단부에 인가한다. 여기서, 각각의 전류원(2404)은 선행의 온도 범위에서 스위치에 의해 활성화되었던 전류원(2404)과는 상이한 양의 전류를 생성한다. 그 결과, 그 노드에서의 전압(Vtc)은 온도가 증가함에 따라 변한다. Vtc는 트랜지스터의 게이트, 메모리 셀(210)로서 도 2에 도시된 타입의 메모리 셀의 워드 라인, 메모리 셀(310)로서 도 3에 도시된 타입의 메모리 셀의 제어 게이트, 메모리 셀(410)로서 도 4에 도시된 타입의 메모리 셀의 소스 게이트, 또는 메모리 셀(510)로서 도 5에 도시된 타입의 메모리 셀의 제어 게이트에 인가될 수 있는 온도 보상 바이어스 전압이다. Vtc를 그러한 방식으로 추가함으로써, 각각의 게이트 전압 값이 본질적으로 양 Vtc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
도 25는 온도 보상 블록(2500)을 도시한다. 온도 보상 블록(2500)은 연산 증폭기들(2501, 2505); 조정가능 저항기 블록(2506); 온도 센서(2401) 및 제어기(2502)를 포함한다. 조정가능 저항기 블록(2506)은 스위치들(2508a, ..., 2508n) 중 하나에 각각 커플링된 저항기들(2507a, ..., 2507n)을 포함한다.
도 24에서와 같이, 온도 센서(2401)는 디바이스의 온도를 측정한다. 이어서, 온도 센서(2401)의 출력이 제어 비트들(2509a, ..., 2509n)을 생성하는 제어기(2502)(이는 이산 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)에 제공되는데, 여기서 범위 a 내지 n은 a에 대한 개별적인 레벨들의 예시적인 수를 나타낸다. 더 큰 범위 또는 더 작은 범위가 사용될 수 있음이 이해될 것이다. 제어 비트들(2509a, ..., 2509n) 중의 상이한 제어 비트가 온도 센서(2301)에 의해 감지되는 온도에 따라 어써팅된다. 제어 비트들(2509)은 이어서 스위치들(2508)(이는 2508a, ..., 2508n로도 넘버링됨)에 인가된다. 각각의 스위치(2508)는, 폐쇄된 때, 각자의 저항기(2507)(이는 2507a, ..., 2507n으로도 넘버링됨)를 피드백 저항기로서 연산 증폭기(2505)에 인가한다. 결과적으로, 연산 증폭기(2505)의 출력 전압(Vgs_tc)은 온도가 증가함에 따라 증가한다.
Vgs_tc는 트랜지스터의 게이트, 메모리 셀(210/310/410)로서 도 2/3/4에 도시된 타입의 메모리 셀의 워드 라인, 메모리 셀(310/510)로서 도 3/5에 도시된 타입의 메모리 셀의 제어 게이트, 메모리 셀(210/310/410/510)로서 도 2/3/4/5에 도시된 타입의 메모리 셀의 소스 게이트, 또는 메모리 셀(310/510)로서 도 3/5에 도시된 타입의 메모리 셀의 제어 게이트에 인가될 수 있는 온도 보상 바이어스 전압이다. Vgs_tc를 이러한 방식으로 수정함으로써, 각각의 Vgs 값이 본질적으로 양 Vgs_tc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
도 26a 및 도 26b는 보상 전류(itcpn)(포지티브 온도 보상 전류에 대한 itcp, 네거티브 온도 보상 전류에 대한 itcn)를 추가함으로써 디바이스에 대한 전류-전압 특성 곡선을 조정하기 위한 실시예를 도시한다. 도 26a는, 각각의 타입의 디바이스의 온도가 변함에 따른 상보적 디바이스들에 대한 3개의(3개 초과일 수 있음) 예시적인 곡선들을 도시한다. 보상 전류(itcpn)를 주입함으로써, 디바이스에 대한 전류-전압 특성 곡선의 기울기가 수정될 수 있다.
도 26b는 온도 보상 블록(2600)의 실시예를 도시한다. 온도 보상 블록(2600)은 디바이스의 온도를 측정하는 온도 센서(2401) 및 제어기(2605)(이는 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)를 포함한다. 제어기(2605)는 하나 이상의 제어 신호들(2606)을 생성한다.
온도 보상 블록(2600)은 조정가능 전류원들(2601(Itcp), 2602(Itcn))을 추가로 포함하고, 이들은 전류원(2603)에 의해 나타내지는 전류를 함께 생성하며, 이는 보상 전류(itcpn)를 제공한다. 조정가능 전류원들(2601, 2602)은 제어 신호들(2606)에 의해 조정된다. 조절가능 전류원들(2601, 2602) 중 하나 또는 둘 모두는, 제공되는 보상 전류(itcpn)의 양을 변경하기 위해, 디바이스의 온도가 변함에 따라 제어 신호들(2606)에 의해 조정될 수 있다. 전류(itcpn)가 저항기(2604)에 인가되어, 전류원(2603)과 저항기(2604) 사이의 노드에서 전압(Vtc)이 생성된다.
Vtc는 트랜지스터의 게이트, 메모리 셀(210/310/410/510)로서 도 2/3/4/5에 도시된 타입의 메모리 셀의 워드 라인, 메모리 셀(310/510)로서 도 3/5에 도시된 타입의 메모리 셀의 제어 게이트, 메모리 셀(210/310/410/510)로서 도 2/3/4/5에 도시된 타입의 메모리 셀의 소스 게이트, 또는 메모리 셀(310/410)로서 도 3/4에 도시된 타입의 메모리 셀의 소거 게이트에 인가될 수 있는 온도 보상 바이어스 전압이다. Vtc를 그러한 방식으로 추가함으로써, 각각의 Vgs 값이 본질적으로 양 Vtc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
도 27a 및 도 27b는 디바이스의 제어 게이트 상에 전류(itcpn)에 의해 생성된 바이어스 전압을 추가함으로써 디바이스에 대한 전류-전압 특성 곡선을 조정하기 위한 실시예를 도시한다. 도 27a는, 디바이스의 동작 온도가 증가함에 따라 소정의 동작을 수행하기 위해 제어 게이트에 인가될 필요가 있는 필수 제어 게이트 전압(Vcg)에 대한 3개의 예시적인 곡선들을 도시한다.
도 27b는 온도 보상 블록(2700)의 실시예를 도시한다. 온도 보상 블록(2700)은 디바이스의 온도를 측정하는 온도 센서(2401) 및 제어기(2705)(이는 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)를 포함한다. 제어기(2705)는 하나 이상의 제어 신호들(2706)을 생성한다.
온도 보상 블록(2700)은 보상 전류(ipcn)를 생성하는 조정가능 전류원(2701) 및 조정가능 저항기(2702)를 추가로 포함한다. 조정가능 전류원(2701) 및 조정가능 저항기(2702)는 제어 신호들(2706)에 의해 조정된다. 전압(Vtc)은 조정가능 전류원(2701)과 조정가능 저항기(2702) 사이의 노드에서 생성된다.
Vtc는 메모리 셀(310)로서 도 3에 도시된 타입의 메모리 셀의 제어 게이트 또는 메모리 셀(510)로서 도 5에 도시된 타입의 메모리 셀의 제어 게이트에 인가될 수 있는 온도 보상 바이어스 전압이다. Vtc를 그러한 방식으로 추가함으로써, 각각의 Vgs 값이 본질적으로 양 Vtc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
도 28a 및 도 28b는 디바이스의 소거 게이트 상에 전류(itcpn)에 의해 생성된 바이어스 전압을 추가함으로써 디바이스에 대한 전류-전압 특성 곡선을 조정하기 위한 실시예를 도시한다. 도 28a는, 디바이스의 동작 온도가 증가함에 따라 소정의 동작을 수행하기 위해 소거 게이트에 인가될 필요가 있는 필수 제어 게이트 전압(Veg)에 대한 3개의 예시적인 곡선들을 도시한다.
도 28b는 다수의 특성 곡선들을 도시하는데, 여기서 각각의 곡선은 어레이 판독(벡터 매트릭스 승산기) 동작을 수행하기 위해 Veg의 각각의 값에 대해 요구되는 Veg를 나타내고, 각각의 곡선은 소정의 온도 또는 온도 범위에서의 디바이스의 특성들을 나타낸다.
도 28c는 온도 보상 블록(2800)의 실시예를 도시한다. 온도 보상 블록(2800)은 디바이스의 온도를 측정하는 온도 센서(2401) 및 제어기(2805)(이는 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)를 포함한다. 제어기(2805)는 하나 이상의 제어 신호들(2806)을 생성한다.
온도 보상 블록(2800)은 보상 전류(itcpn)를 생성하는 조정가능 전류원(2801) 및 조정가능 저항기(2802)를 포함한다. 조정가능 전류원(2801) 및 조정가능 전류 저항기(2802)는, 디바이스의 온도가 변함에 따라 제어 신호들(2806)에 의해 조정된다. 전압(Vtc)은 전류원(2803)과 저항기(2804) 사이의 노드에서 생성된다.
Vtc는 메모리 셀(310)로서 도 3에 도시된 타입의 메모리 셀의 소거 게이트 또는 메모리 셀(410)로서 도 4에 도시된 타입의 메모리 셀의 소거 게이트에 인가될 수 있는 온도 보상 바이어스 전압이다. Vtc를 그러한 방식으로 추가함으로써, 각각의 Vgs 값이 본질적으로 양 Vtc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
도 29a 및 도 29b는 디바이스의 소스 라인 단자 상에 전류(itcpn)에 의해 생성된 바이어스 전압을 추가함으로써 디바이스에 대한 전류-전압 특성 곡선을 조정하기 위한 실시예를 도시한다. 도 29a는 온도가 증가함에 따라 소정의 동작을 수행하는 데 필요한 필수 소스 라인 단자 전압에 대한 3개의 예시적인 곡선들을 도시한다.
도 29b는 온도 보상 블록(2900)의 실시예를 도시한다. 온도 보상 블록(2900)은 디바이스의 온도를 측정하는 온도 센서(2401) 및 제어기(2905)(이는 로직 또는 마이크로제어기 구동 소프트웨어일 수 있음)를 포함한다. 제어기(2905)는 하나 이상의 제어 신호들(2906)을 생성한다.
온도 보상 블록(2900)은 보상 전류(itcpn)를 생성하는 조정가능 전류원(2901) 및 조정가능 저항기(2902)를 추가로 포함한다. 조정가능 전류원(2901) 및 조정가능 저항기(2902)는, 디바이스의 제어 게이트에 인가되는 네거티브 바이어스의 양을 변경하기 위해, 디바이스의 온도가 변함에 따라 제어 신호들(2906)에 의해 조정될 수 있다. 전압(Vtc)은 전류원(2901)과 저항기(2902) 사이의 노드에서 생성된다.
Vtc는 메모리 셀(210)로서 도 2에 도시된 타입의 메모리 셀의 소스 라인 단자, 메모리 셀(310)로서 도 3에 도시된 타입의 메모리 셀의 소스 라인 단자, 메모리 셀(410)로서 도 4에 도시된 타입의 메모리 셀의 소스 라인 단자, 또는 메모리 셀(410)로서 도 4에 도시된 타입의 메모리 셀의 소거 게이트, 또는 메모리 셀(510)로서 도 5에 도시된 타입의 메모리 셀의 소스 라인 단자에 인가될 수 있는 온도 보상 바이어스 전압이다. Vtc를 그러한 방식으로 추가함으로써, 각각의 Vgs 값이 본질적으로 양 Vtc 만큼 시프트될 것이기 때문에 디바이스에 대한 전압 특성 곡선이 수정될 것이다.
전류-전압 특성 곡선들의 차이는 상이한 디바이스들 및 상이한 구성들의 유사한 디바이스들에 대해 존재할 것이라는 것이 추가로 이해될 수 있다.
도 30은 소정의 구성을 갖는 예시적인 기준 트랜지스터(3000)를 도시한다.
도 31은 다른 구성(워드라인이 비트라인에 커플링됨)을 갖는 예시적인 기준 메모리 셀(3100)을 도시한다.
도 32는 다른 구성(플로팅 게이트 FG가 비트라인에 커플링됨)을 갖는 다른 예시적인 기준 메모리 셀(3200)을 도시한다. 이러한 디바이스들 각각은 상이한 전류-전압 특성 곡선을 가질 수 있음을 알 수 있다.
본 명세서에 설명된 실시예들은 기준 트랜지스터들, 기준 메모리 셀들, 및/또는 선택된 메모리 셀들의 전류-전압 특성 곡선들의 기울기에 있어서의 차이를 보상한다.
상이한 하위 임계 전류-전압 특성 곡선들을 갖는 2개의 디바이스들을 갖는 시스템에서, 제1 디바이스를 통한 드레인-소스 전류는 다음과 같을 것이다:
Ids1 = Ids0 * exp (Vgs1 - Vt)/k1*Ut
제2 디바이스를 통한 드레인-소스 전류는 다음과 같을 것이다:
Ids2 = Ids0 * exp (Vgs2 - Vt)/k2*Ut
각각의 경우에, 기울기는 대략 1/k에 비례할 것임을 알 수 있다.
뒤따르는 실시예들 중 일부에서, 기울기 정규화는 다음과 같은 제1 디바이스 상의 게이트-소스 전압을 사용함으로써 구현된다:
Vgs1 = a * Vgs2
이것은 Ids1 및 Ids가 기울기 정규화 후에 동일한 기울기를 가질 것임을 의미할 것이다.
이것은 도 33에 그래프로 도시되며, Vgs1 = a * Vgs2의 전압이 디바이스 1에 인가되는데, 이는 제1 디바이스의 전류-전압 특성 곡선의 기울기가 제2 디바이스의 전류-전압 특성 곡선의 기울기에 근사화되게 한다.
이제, 상이한 디바이스들 사이에서 기울기 정규화를 수행하기 위한 실시예들이 설명될 것이다.
도 34는 기준 트랜지스터(3401), 선택된 메모리 셀(3402), 게이트 구동기(3403), 및 절대 정규화기 회로(3404)를 포함하는 기울기 정규화 시스템(3400)을 도시한다. 게이트 구동기(3403)는 입력 전압(Vgs)을 수신하고, 그 입력 전압을 a와 승산하여 출력 전압(Vgsint)을 생성하며, 이는 기준 트랜지스터(3401)의 게이트에 인가된다. 절대 정규화기 회로(3404)는 트리밍가능(trimmable) 전류 미러(기준 트랜지스터(3401)로부터의 전류와 메모리 셀(3402)로부터의 출력 전류 사이의 비율을 조정하기 위한 전류 미러 회로)일 수 있으며, 여기서 트리밍 프로세스는 기준 또는 어레이 트랜지스터에 의해 또는 I-V 기울기 미스매칭(mismatching)으로부터 야기된 불일치를 조정할 수 있다. 선택된 메모리 셀(3402)은 메모리 셀들의 어레이 내의 메모리 셀들 중 하나이다.
도 35는 기준 트랜지스터(3501), 선택된 메모리 셀(3502), 및 구동기(3503)를 포함하는 기울기 정규화 시스템(3500)을 도시한다. 구동기(3503)는 전압(Vgs)을 수신하고, 그것을 a와 승산하여, Vgs'의 출력 전압을 생성한다. 따라서, 기준 트랜지스터(3501)와 선택된 메모리 셀(3502)은 상이한 전압들을 수신할 것이며, 여기서 그 차이는 기울기에 있어서의 차이를 설명한다.
도 38은 동작 온도의 변화들로 인한 디바이스들의 전류-전압 특성 곡선들(3800)의 변화들을 보상하기 위해 룩업 테이블(3801)을 이용하는 실시예를 도시한다. 이러한 디바이스들은 트랜지스터들, 기준 메모리 셀들, 및 선택된 메모리 셀들을 포함할 수 있다. 이 실시예에서, 곡선들(3800)의 데이터는 룩업 테이블(3801)에 저장되고, 동작 동안, k는 수학 공식들을 통해서보다는 룩업 테이블(3801)로부터 결정된다. 룩업 테이블(3801)은 다양한 동작 온도들에서의 각각의 입력 전압에 대한 상이한 원하는 출력 전류들을 포함할 수 있다. 이러한 데이터는 제조 또는 테스팅 프로세스 동안 룩업 테이블(3801)에 채워질 수 있다.
실시예들은 또한 누설 감소를 제공할 수 있다. 구체적으로, 트랜지스터 또는 메모리 셀의 누설은, 제어 게이트 단자에 (-0.1 V 내지 -0.4 V의 전압과 같은) 네거티브 전압을, 워드 라인 단자에 (-0.1 V 내지 -0.4 V의 전압과 같은) 네거티브 전압을, 소거 게이트 단자에 (-0.1 V 내지 -0.4 V의 전압과 같은) 네거티브 전압을, 더 높은 온도에서 비트라인 상에 감소된 전압을, 더 높은 온도에서 벌크 단자(기판) 상에 감소된 전압을 인가함으로써, 또는 소스 라인 단자 상에 바이어스 전압을 인가함으로써 감소될 수 있다.
도 36은 디바이스의 제어 게이트 단자에 전압을 인가하는 것을 통한 누설 전류의 감소의 예시를 제공한다. 이러한 실시예에서, 제어 게이트 바이어스 전압은 I-1k = n*I-min / 로우들의 수가 되도록 선택된다. 어레이가 256개의 로우들 x 512개의 컬럼들을 포함하는 예에서, 256 * I-1 ㎏ < I-min인 경우가 될 것이다. 예를 들어, I-min은 대략 500 pA일 수 있고, I1 ㎏는 대략 2 pA일 수 있다. 이는 제어 게이트 바이어스 전압이 대략 2 V 초과일 것임을 의미한다.
온도 보상에 대한 다른 실시예에서는, 반전된 기판 전압(예컨대, 네거티브 전압)이 인가되거나, 소스라인 전압이 플로팅 게이트 임계 전압(VtFG)을 상승시킴으로써 하위 임계 동작 전압 범위를 확장하도록 바이어싱된다.
도 37은 선형 영역에서 동작하는 메모리 셀들에 적합한 어레이 아키텍처를 도시한다. 시스템(3700)은 입력 블록(3701), 출력 블록(3702), 및 메모리 셀들의 어레이(3703)를 포함한다. 입력 블록(3701)은 어레이(3703) 내의 메모리 셀들의 드레인들(소스 라인들)에 커플링되고, 출력 블록(3702)은 어레이(3703) 내의 메모리 셀들의 비트 라인들에 커플링된다. 대안적으로, 입력 블록(3701)은 어레이(3703) 내의 메모리 셀들의 워드라인들에 커플링되고, 출력 블록(3702)은 어레이(3703) 내의 메모리 셀들의 비트 라인들에 커플링된다.
시스템(3700)이 LSTM 또는 GRU를 구현하는 데 사용되는 경우들에서, 출력 블록(3702) 및/또는 입력 블록(3701)은 LSTM/GRU 아키텍처에 대해 필요에 따라 승산기 블록, 가산 블록, 감산(출력= 1-입력) 블록을 포함할 수 있고, 선택적으로, 필요에 따라 아날로그 샘플 및 홀드(sample-and-hold) 회로들 또는 디지털 샘플 및 홀드 회로들(예컨대, 레지스터 또는 SRAM)을 포함할 수 있다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (50)

  1. 아날로그 뉴로모픽(neuromorphic) 메모리 시스템으로서,
    복수의 벡터 매트릭스 승산 어레이(vector-by-matrix multiplication array)들 - 각각의 벡터 매트릭스 승산 어레이는 메모리 셀들의 어레이를 포함함 -; 및
    상기 메모리 셀들의 어레이 내의 메모리 셀의 전류-전압 특성 곡선의 기울기를, 상기 메모리 셀의 동작 온도가 변함에 따라 연속적인 방식으로 수정하기 위한 온도 보상 블록을 포함하고, 상기 온도 보상 블록은,
    동작 온도를 나타내는 출력을 생성하기 위한 온도 센서;
    상기 온도 센서의 출력에 응답하여 하나 이상의 제어 신호들을 생성하기 위한 제어기; 및
    상기 하나 이상의 제어 신호들에 응답하여 온도 보상 전압을 생성하기 위한 하나 이상의 조정가능 디바이스들을 포함하며,
    판독 동작 중에 한 전압이 상기 메모리 셀의 게이트와 소스 사이에 인가된 때, 상기 온도 보상 전압을 상기 메모리 셀에 인가하여, 상기 메모리 셀에서의 전류를 변경시키도록 하는, 시스템.
  2. 제1항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 메모리 셀 내에 가중치를 저장하는, 시스템.
  3. 제1항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 차동 셀 내에 가중치를 저장하는, 시스템.
  4. 제1항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 블렌드(blend) 메모리 셀 쌍 내에 가중치를 저장하는, 시스템.
  5. 제1항에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들 각각은 플래시 메모리 셀이고, 상기 하나 이상의 조정가능 디바이스들은 하나 이상의 조정가능 전류원들을 포함하고, 상기 하나 이상의 조정가능 전류원들 각각은 상기 하나 이상의 제어 신호들 중 하나에 의해 조정되고 저항기에 커플링되고, 상기 온도 보상 전압은 상기 하나 이상의 조정가능 전류원들과 상기 저항기 사이의 노드에서 생성되는, 시스템.
  6. 제5항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 제어 게이트 단자에 인가되는, 시스템.
  7. 제5항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 소거 게이트 단자에 인가되는, 시스템.
  8. 제5항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 소스 라인 단자에 인가되는, 시스템.
  9. 제5항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 비트라인 단자에 인가되는, 시스템.
  10. 제5항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀인, 시스템.
  11. 제5항에 있어서, 상기 플래시 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 시스템.
  12. 제1항에 있어서,
    상기 메모리 셀의 동작 온도가 변함에 따라 누설을 감소시키기 위해 상기 메모리 셀들의 어레이 내의 메모리 셀의 단자에 인가되는 바이어스 전압을 수정하기 위한 누설 감소 블록을 추가로 포함하는, 시스템.
  13. 아날로그 뉴로모픽 메모리 시스템으로서,
    복수의 벡터 매트릭스 승산 시스템들 - 각각의 벡터 매트릭스 승산 시스템은 메모리 셀들의 어레이를 포함함 -; 및
    메모리 셀의 동작 온도 레벨이 변함에 따라, 판독 동작 중에 한 전압이 상기 메모리 셀의 게이트와 소스 사이에 인가된 때, 상기 메모리 셀들의 어레이 내의 메모리 셀에 의해 발생된 전류를 변경하기 위한 온도 보상 블록을 포함하는, 시스템.
  14. 제13항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 메모리 셀 내에 플로팅 게이트 상의 전자들의 수에 대응하는 가중치를 저장하는, 시스템.
  15. 제13항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 차동 셀 내에 플로팅 게이트 상의 전자들의 수에 대응하는 가중치를 저장하는, 시스템.
  16. 제13항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 블렌드(blend) 메모리 셀 내에 플로팅 게이트 상의 전자들의 수에 대응하는 가중치를 저장하는, 시스템.
  17. 제13항에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들 각각은 플래시 메모리 셀이고, 상기 온도 보상 블록은,
    동작 온도를 나타내는 출력을 생성하기 위한 온도 센서;
    상기 온도 센서의 출력에 응답하여 하나 이상의 제어 비트들을 생성하기 위한 제어기; 및
    복수의 전류원들 - 각각의 전류원은 스위치를 통해 저항기에 선택적으로 커플링되고, 각각의 스위치는 상기 제어 비트들 중 하나에 의해 제어됨 - 을 포함하고,
    상기 저항기의 일 단부에서 생성된 전압은 상기 플래시 메모리 셀에 인가된는, 시스템.
  18. 삭제
  19. 제17항에 있어서, 상기 플래시 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 시스템.
  20. 제17항에 있어서, 상기 플래시 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 시스템.
  21. 제13항에 있어서, 상기 온도 보상 블록은,
    동작 온도를 나타내는 출력을 생성하기 위한 온도 센서;
    상기 온도 센서의 출력에 응답하여 하나 이상의 제어 비트들을 생성하기 위한 제어기; 및
    복수의 저항기들을 포함하는 증폭기 회로 - 각각의 저항기는 스위치를 통해 상기 증폭기에 선택적으로 커플링되고, 각각의 스위치는 상기 제어 비트들 중 하나에 의해 제어됨 - 를 포함하고,
    상기 증폭기의 출력에서 생성된 전압은 상기 메모리 셀에 인가되어, 판독 동작 중에 한 전압이 상기 메모리 셀의 게이트와 소스 사이에 인가된 때, 상기 메모리 셀에서의 전류를 변경시키도록 하는, 시스템.
  22. 삭제
  23. 제21항에 있어서, 상기 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 시스템.
  24. 제21항에 있어서, 상기 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 시스템.
  25. 제13항에 있어서,
    상기 메모리 셀의 동작 온도가 변함에 따라 누설을 감소시키기 위해 상기 메모리 셀들의 어레이 내의 메모리 셀의 단자에 인가되는 바이어스 전압을 수정하기 위한 누설 감소 블록을 추가로 포함하는, 시스템.
  26. 복수의 벡터 매트릭스 승산 어레이들 - 각각의 벡터 매트릭스 승산 어레이는 메모리 셀들의 어레이를 포함함 - 을 포함하는 아날로그 뉴로모픽 메모리 시스템에서 온도 보상을 수행하는 방법으로서, 상기 방법이,
    온도 보상 블록에 의해, 상기 메모리 셀들의 어레이 내의 메모리 셀의 전류-전압 특성 곡선의 기울기를, 상기 메모리 셀의 동작 온도가 변함에 따라 연속적인 방식으로 수정하는 단계를 포함하고, 상기 온도 보상 블록은 동작 온도를 나타내는 출력을 생성하기 위한 온도 센서, 상기 온도 센서의 출력에 응답하여 하나 이상의 제어 신호들을 생성하기 위한 제어기, 및 상기 하나 이상의 제어 신호들에 응답하여 온도 보상 전압을 생성하기 위한 하나 이상의 조정가능 디바이스들을 포함하며,
    판독 동작 중에 한 전압이 상기 메모리 셀의 게이트와 소스 사이에 인가된 때, 상기 온도 보상 전압을 상기 메모리 셀에 인가하여, 상기 메모리 셀에서의 전류를 변경시키도록 하는, 방법.
  27. 제26항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 메모리 셀 내에 가중치를 저장하는, 방법.
  28. 제26항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 차동 셀 내에 가중치를 저장하는, 방법.
  29. 제26항에 있어서, 복수의 벡터 매트릭스 승산 어레이 각각이 블렌드(blend) 메모리 셀 쌍 내에 가중치를 저장하는, 방법.
  30. 제26항에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들 각각은 플래시 메모리 셀이고, 상기 하나 이상의 조정가능 디바이스들은 하나 이상의 조정가능 전류원들을 포함하고, 상기 하나 이상의 조정가능 전류원들 각각은 상기 하나 이상의 제어 신호들 중 하나에 의해 조정되고 저항기에 커플링되고, 상기 온도 보상 전압은 상기 하나 이상의 조정가능 전류원들과 상기 저항기 사이의 노드에서 생성되고, 상기 플래시 메모리 셀에 인가되어, 상기 플래시 메모리 셀의 전류-전압 특성 곡선의 기울기를 수정하는, 방법.
  31. 제30항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 제어 게이트 단자에 인가되는, 방법.
  32. 제30항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 소거 게이트 단자에 인가되는, 방법.
  33. 제30항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 소스 라인 단자에 인가되는, 방법.
  34. 제30항에 있어서, 상기 온도 보상 전압은 상기 플래시 메모리 셀의 비트라인 단자에 인가되는, 방법.
  35. 제30항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀인, 방법.
  36. 제30항에 있어서, 상기 플래시 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 방법.
  37. 제26항에 있어서,
    상기 메모리 셀의 동작 온도가 변함에 따라 누설을 감소시키기 위해 상기 메모리 셀들의 어레이 내의 메모리 셀의 단자에 인가되는 바이어스 전압을 수정하는 단계를 추가로 포함하는, 방법.
  38. 복수의 벡터 매트릭스 승산 시스템들 - 각각의 벡터 매트릭스 승산 시스템은 메모리 셀들의 어레이를 포함함 - 을 포함하는 아날로그 뉴로모픽 메모리 시스템에서 온도 보상을 수행하는 방법으로서, 상기 방법이
    판독 동작 중에 한 전압이 상기 메모리 셀의 게이트와 소스 사이에 인가된 때, 온도 보상 전압을 상기 메모리 셀에 인가하여, 상기 메모리 셀에서의 전류를 변경시킴에 의해, 상기 메모리 셀의 동작 온도의 레벨이 변함에 따라 개별적인 방식으로, 온도 보상 블록에 의해, 상기 메모리 셀들의 어레이 내의 메모리 셀의 전류-전압 특성 곡선을, 수정하는 단계를 포함하는, 방법.
  39. 제26항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 메모리 셀 내에 가중치를 저장하는, 방법.
  40. 제26항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 차동 셀 내에 가중치를 저장하는, 방법.
  41. 제26항에 있어서, 복수의 벡터 매트릭스 승산 시스템 각각이 블렌드(blend) 메모리 셀 내에 가중치를 저장하는, 방법.
  42. 제38항에 있어서, 상기 메모리 셀들의 어레이 내의 상기 메모리 셀들 각각은 플래시 메모리 셀이고, 상기 온도 보상 블록은 동작 온도를 나타내는 출력을 생성하기 위한 온도 센서, 상기 온도 센서의 출력에 응답하여 하나 이상의 제어 비트들을 생성하기 위한 제어기, 및 복수의 전류원들을 포함하고, 각각의 전류원은 스위치를 통해 저항기에 선택적으로 커플링되고, 각각의 스위치는 상기 제어 비트들 중 하나에 의해 제어되고, 상기 온도 보상 전압이 저항기의 일 단부에서 생성되는, 방법.
  43. 삭제
  44. 제42항에 있어서, 상기 플래시 메모리 셀이 분리형 게이트 플래시 메모리 셀인, 방법.
  45. 제42항에 있어서, 상기 플래시 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 방법.
  46. 제38항에 있어서, 상기 온도 보상 블록은 동작 온도를 나타내는 출력을 생성하기 위한 온도 센서, 상기 온도 센서의 출력에 응답하여 하나 이상의 제어 비트들을 생성하기 위한 제어기, 및 복수의 저항기들을 포함하는 증폭기 회로를 포함하고, 각각의 저항기는 스위치를 통해 상기 증폭기에 선택적으로 커플링되고, 각각의 스위치는 상기 제어 비트들 중 하나에 의해 제어되고, 상기 온도 보상 전압이 증폭기의 출력에서 생성되는, 방법.
  47. 삭제
  48. 제46항에 있어서, 상기 메모리 셀은 분리형 게이트 플래시 메모리 셀인, 방법.
  49. 제46항에 있어서, 상기 메모리 셀은 적층형 게이트 플래시 메모리 셀인, 방법.
  50. 제38항에 있어서,
    누설 감소 블록이, 상기 메모리 셀의 동작 온도가 변함에 따라 누설을 감소시키기 위해 상기 메모리 셀들의 어레이 내의 메모리 셀의 단자에 인가되는 바이어스 전압을 수정하는 단계를 추가로 포함하는, 방법.
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