KR20220139510A - 표시 장치 및 그의 제조 방법 - Google Patents

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electrode
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송대호
김민우
박성국
양병춘
윤소연
전형일
조주완
최진우
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Abstract

표시 장치는, 표시 영역과 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 발광 영역과 화소 회로 영역을 구비한 화소를 포함할 수 있다. 여기서, 상기 화소는, 상기 화소 회로 영역에 위치한 적어도 하나의 트랜지스터; 상기 발광 영역에 위치하며, 상기 트랜지스터와 전기적으로 연결되고, 서로 이격된 제1 패드 전극과 제2 패드 전극; 상기 제1 패드 전극의 일 영역을 관통하는 제1 관통홀; 상기 제2 패드 전극의 일 영역을 관통하는 제2 관통홀; 및 상기 발광 영역에 위치하며, 상기 제1 패드 전극과 전기적으로 연결되고 상기 제2 패드 전극과 전기적으로 연결되는 발광 소자를 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 발광 소자의 본딩 여부를 용이하게 확인할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역과 비표시 영역을 포함한 기판; 및 상기 표시 영역에 제공되며, 발광 영역과 화소 회로 영역을 구비한 화소를 포함할 수 있다. 여기서, 상기 화소는, 상기 화소 회로 영역에 위치한 적어도 하나의 트랜지스터; 상기 발광 영역에 위치하며, 상기 트랜지스터와 전기적으로 연결되고, 서로 이격된 제1 패드 전극과 제2 패드 전극; 상기 제1 패드 전극의 일 영역을 관통하는 제1 관통홀; 상기 제2 패드 전극의 일 영역을 관통하는 제2 관통홀; 및 상기 발광 영역에 위치하며, 상기 제1 패드 전극과 전기적으로 연결되고 상기 제2 패드 전극과 전기적으로 연결되는 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함한 반도체 구조물; 상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결된 제1 전극; 및 상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결되고 상기 제1 전극과 이격된 제2 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 전극과 상기 제1 패드 전극 사이에 위치하며, 상기 제1 패드 전극과 상기 발광 소자를 본딩 결합하는 제1 범프 메탈; 및 상기 제2 전극과 상기 제2 패드 전극 사이에 위치하며, 상기 제2 패드 전극과 상기 발광 소자를 본딩 결합하는 제2 범프 메탈을 더 포함할 수 있다. 여기서, 상기 제1 범프 메탈은 상기 제1 패드 전극과 직접 접촉할 수 있고, 상기 제2 범프 메탈은 상기 제2 패드 전극과 직접 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 범프 메탈들 각각의 폭은, 상기 제1 및 제2 관통홀들 각각의 폭보다 클 수 있다.
일 실시예에 있어서, 상기 제1 범프 메탈은 상기 제1 관통홀 내부에 부분적으로 제공될 수 있다. 또한, 상기 제2 범프 메탈은 상기 제2 관통홀 내부에 부분적으로 제공될 수 있다.
일 실시예에 있어서, 상기 화소는 복수의 화소들을 포함할 수 있다. 여기서, 상기 복수의 화소들 각각이 상기 제1 및 제2 관통홀들을 포함할 수 있다.
일 실시예에 있어서, 상기 화소는 복수의 화소들을 포함할 수 있다. 여기서, 상기 복수의 화소들 중 적어도 일부가 상기 제1 및 제2 관통홀들을 포함할 수 있다. 또한, 상기 복수의 화소들 중 상기 표시 영역과 상기 비표시 영역 사이의 경계를 기준으로 홀수 번째에 위치한 화소들이 상기 제1 및 제2 관통홀들을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상에 순차적으로 적층된 제1 내지 제3 절연층들; 상기 제3 절연층과 상기 제1 패드 전극 사이에 제공되며 상기 제1 패드 전극과 전기적으로 연결된 연결 배선; 상기 제3 절연층과 상기 제2 패드 전극 사이에 제공되며 상기 제2 패드 전극과 전기적으로 연결된 제1 전원 배선; 상기 제2 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전원 배선; 및 상기 제3 절연층 상에 제공된 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광 영역에서 상기 연결 배선은 상기 제1 관통홀에 대응하는 일 영역이 제거될 수 있다. 또한, 상기 발광 영역에서 상기 제1 전원 배선은 상기 제2 관통홀에 대응하는 일 영역이 제거될 수 있다.
일 실시예에 있어서, 상기 도전 패턴은, 상기 제3 절연층을 사이에 두고 상기 제2 전원 배선과 중첩하여 스토리지 커패시터를 구성할 수 있다. 여기서, 상기 스토리지 커패시터는, 상기 제2 전원 배선과 일체로 형성된 제1 스토리지 전극; 및 상기 도전 패턴과 일체로 형성된 제2 스토리지 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 화소는, 상기 발광 영역과 대응되도록 상기 발광 소자 상부에 위치한 광 변환 패턴; 및 상기 화소 회로 영역과 대응되도록 상기 트랜지스터 상부에 위치하며 상기 광 변환 패턴과 인접한 차광 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 광 변환 패턴은, 상기 발광 소자에서 방출되는 제1 색의 광을 제2 색의 광으로 변환하는 컬러 변환층; 및 상기 컬러 변환층 상부에 위치하며 상기 제2 색의 광을 선택적으로 투과시키는 컬러 필터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 발광 영역과 상기 화소 회로 영역에 걸쳐 제공되며, 상기 발광 소자를 커버하는 커버층을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역과 비표시 영역을 포함한 기판; 상기 표시 영역에 제공되며, 발광 영역과 화소 회로 영역을 구비한 화소; 및 상기 비표시 영역에 제공되며 상기 화소와 이격된 더미 화소를 포함할 수 있다. 여기서, 상기 더미 화소는, 서로 이격된 제1 더미 패드 전극과 제2 더미 패드 전극; 상기 제1 더미 패드 전극의 일 영역을 관통하는 제1 관통홀; 상기 제2 더미 패드 전극의 일 영역을 관통하는 제2 관통홀; 및 상기 제1 관통홀을 통하여 상기 제1 더미 패드 전극과 접촉하는 제1 범프 메탈 및 상기 제2 관통홀을 통하여 상기 제2 더미 패드 전극과 접촉하는 제2 범프 메탈을 포함한 제1 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 화소는, 상기 화소 회로 영역에 위치한 적어도 하나의 트랜지스터; 상기 발광 영역에 위치하며, 상기 트랜지스터와 전기적으로 연결되고, 서로 이격된 제1 패드 전극과 제2 패드 전극; 상기 제1 및 제2 패드 전극들 상에 위치하며, 상기 제1 패드 전극의 일부와 상기 제2 패드 전극의 일부를 노출하도록 부분적으로 개구된 절연층; 및 상기 발광 영역에 위치하며, 노출된 상기 제1 패드 전극과 접촉하고, 노출된 상기 제2 패드 전극과 접촉하는 제2 발광 소자를 포함할 수 있다.
상술한 표시 장치는, 기판을 제공하는 단계; 상기 기판 상에 적어도 하나의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상에 상기 트랜지스터와 전기적으로 연결된 연결 배선 및 전원 배선을 형성하되, 상기 연결 배선의 일 영역을 관통하는 제1 관통홀 및 상기 전원 배선의 일 영역을 관통하는 제2 관통홀을 형성하는 단계; 상기 전원 배선의 일 영역과 상기 연결 배선의 일 영역을 노출하도록 부분적으로 개구된 절연층을 형성하는 단계; 상기 절연층 상에 상기 제1 관통홀에 대응하는 일 영역이 개구된 제1 패드 전극과 상기 제2 관통홀에 대응되는 일 영역이 개구된 제2 패드 전극을 형성하는 단계; 및 적어도 하나의 발광 소자가 전사된 전사기재를 상기 기판 상부에 배치하여 상기 발광 소자와 상기 제1 및 제2 패드 전극들 각각을 본딩 결합하는 단계를 포함하여 제조될 수 있다.
일 실시예에 있어서, 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층; 및 상기 활성층 상에 제공된 제2 반도체층을 포함한 반도체 구조물; 상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결된 제1 전극; 및 상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결되고 상기 제1 전극과 이격된 제2 전극을 포함할 수 있다. 여기서, 상기 발광 소자는 상기 제1 전극과 상기 제1 패드 전극 사이에 위치한 제1 범프 메탈 및 상기 제2 전극과 상기 제2 패드 전극 사이에 위치한 제2 범프 메탈을 통하여 상기 트랜지스터와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 패드 전극과 기판을 관통하는 관통홀을 구비함으로써, 상기 관통홀을 통하여 상기 패드 전극과 본딩 결합하는 범프 메탈의 존재 유무 및 상기 범프 메탈의 상 변화를 확인할 수 있다. 이에 따라, 발광 소자와 화소 회로의 본딩 여부를 용이하게 확인할 수 있다.
또한, 본 발명의 일 실시예에서는 패드 전극과 범프 메탈의 접촉 면적을 줄여 범프 메탈의 컨택 저항을 증가시키지 않을 수 있다. 이에 따라, 발광 소자를 보다 안정적으로 구동하여 신뢰성이 향상된 표시 장치 및 그의 제조 방법이 제공될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 표시 장치를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 5는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 6은 도 5의 발광 소자를 개략적으로 도시한 측단면도이다.
도 7은 도 3에 도시된 하나의 화소를 개략적으로 도시한 평면도이다.
도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 9 및 도 10은 발광 소자를 포함한 화소를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도들이다.
도 11 내지 도 20은 도 9의 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 21 및 도 22는 본 발명의 다른 실시예에 따른 화소(PXL)를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도들이다.
도 23 내지 도 25는 도 3의 EA 부분의 개략적인 확대 평면도들이다.
도 26은 도 3의 EA 부분의 개략적인 확대 평면도이다.
도 27은 도 26의 Ⅱ ~ Ⅱ'선 및 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 28은 발광 소자와 본딩 결합한 더미 화소 및 화소를 개략적으로 도시한 것으로, 도 26의 Ⅱ ~ Ⅱ'선 및 Ⅲ ~ Ⅲ'선에 대응하는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 표시 장치(DD)를 개략적으로 나타낸 단면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)을 개략적으로 나타낸 평면도이며, 도 4는 본 발명의 일 실시예에 따른 표시 패널(DP)을 개략적으로 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향(또는 단면 상에서의 수직 방향)을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
본 발명의 일 실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(DP)은 기판(SUB) 및 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 상술한 예와 다를 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
기판(SUB)(또는 표시 패널(DP))의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 기판(SUB)(또는 표시 패널(DP))의 비표시 영역(NDA)은 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다. 비표시 영역(NDA)은 표시 장치(DD)의 베젤(bezel) 영역에 대응할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 여기서, 표시 영역(DA)의 둘레는 비표시 영역(NDA)과 표시 영역(DA) 사이의 경계(BD)일 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
구동부는 배선부를 통하여 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하여 상기 화소(PXL)의 구동을 제어할 수 있다.
표시 패널(DP)은 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 커버층(CVL)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon) 및 유기 반도체를 포함할 수 있다. 게이트 전극, 제1 단자, 및 제2 단자는 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
표시 소자층(DPL) 상에는 커버층(CVL)이 선택적으로 배치될 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 커버층(CVL)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 기판(SUB) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자를 보호함과 동시에 상기 발광 소자를 보다 안정적으로 고정시킬 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력 면 및/또는 표시 면을 제공할 수 있다. 윈도우(WD)는 광학 투명 점착(또는 접착) 부재(OCA)를 이용하여 표시 패널(DP)과 결합할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 패널(DP)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(DP)에서 영상이 출사되는 면 상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다.
도 5는 도 3에 도시된 하나의 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 5는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함되는 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 5에서는 도 3에 도시된 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광부)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 구동 전원(VDD)에 접속된 제2 전극(EL2) 및 제2 전원 배선(PL2)을 통해 제2 구동 전원(VSS)에 접속된 제1 전극(EL1)을 포함할 수 있다. 일 실시예에 있어서, 제2 전극(EL2)은 애노드일 수 있고, 제1 전극(EL1)은 캐소드일 수 있다.
발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자(LD)에 흐를 수 있다. 이에 따라, 발광 소자(LD)가 상기 구동 전류에 상응하는 휘도로 발광하면서 발광 유닛(EMU)이 광을 방출할 수 있다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 5에 도시된 실시예에 한정되지는 않는다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 발광 유닛(EMU)과 제2 구동 전원(VSS) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 발광 유닛(EMU)과 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 전원 배선(PL2)을 통하여 제2 구동 전원(VSS)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 발광 유닛(EMU)으로 흐르는 구동 전류의 양을 제어할 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극일 수 있고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있다.
제2 트랜지스터(T2)는 스캔 라인(Si)으로 인가되는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결된 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
스토리지 커패시터(Cst)의 일 전극(STE1)(또는 제1 스토리지 전극)은 제2 구동 전원(VSS)에 접속될 수 있고, 다른 전극(STE2)(또는 제2 스토리지 전극)은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 5에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다.
도 6은 도 5의 발광 소자를 개략적으로 도시한 측단면도이다.
도 5 및 도 6을 참조하면, 발광 소자(LD)는, 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다.
반도체 구조물(LD')은 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이러한 원리를 이용하여 반도체 구조물(LD')의 발광을 제어함으로써 발광 소자(LD)를 화소(PXL)를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다.
활성층(12)은 제1 반도체층(11)의 일측 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 제3 방향(DR3)을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 상기 활성층(13)에 정공을 제공한다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 제3 방향(DR3)을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 제2 전극(EL2)과 접촉하는 상부 면을 포함할 수 있다.
상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각은 반도체 기판 상에 순차적으로 적층된 구조로 제공될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함할 수 있다. 이러한 반도체 기판은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제1 반도체층(11)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 반도체 구조물(LD')에서 성장용 반도체 기판이 제거됨에 따라 상기 반도체 구조물(LD')은 얇은 두께를 가질 수 있다. 상술한 반도체 구조물(LD')은 마이크로 스케일 정도로 작은 크기를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 반도체 구조물(LD')은 메사(mesa) 계면을 포함할 수 있다. 메사 계면은 식각 공정을 진행하여 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 일부를 제거함으로써 형성될 수 있다. 여기서, 식각 공정은 일 예로 건식 식각 공정일 수 있다.
제1 전극(EL1)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 전극(EL1)은 활성층(12) 및 제2 반도체층(13)과 전기적으로 분리되도록 제1 반도체층(11) 상에 제공 및/또는 형성될 수 있다. 일 실시예에 있어서, 제1 전극(EL1)은 발광 소자(LD)의 본딩 결합을 위한 하나의 범프 메탈(미도시)과 접촉할 수 있다.
제2 전극(EL2)은 반도체 구조물(LD') 상에 제공 및/또는 형성될 수 있다. 일 예로, 제2 전극(EL2)은 제2 반도체층(13) 상에 제공 및/또는 형성될 수 있다. 일 실셰에 있어서, 제2 전극(EL2)은 발광 소자(LD)의 본딩 결합을 위한 다른 범프 메탈(미도시)과 접촉할 수 있다.
제1 전극(EL1)은 제1 반도체층(11)과 오믹 컨택하는 컨택 전극일 수 있고, 제2 전극(EL2)은 제2 반도체층(13)과 오믹 컨택하는 컨택 전극일 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)은 쇼트키(schottky) 컨택 전극일 수도 있다.
제1 및 제2 전극들(EL1, EL2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 전극들(EL1, EL2)은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
상술한 반도체 구조물(LD')은 제1 전극(EL1)과 제2 전극(EL2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 광을 방출할 수 있다. 이때, 반도체 구조물(LD')에서 방출되는 광은 제1 및 제2 전극들(EL1, EL2)으로 진행하여 기판(도 4의 "SUB" 참고)의 전면(또는 상면) 방향으로 진행하여 영상을 표시할 수 있다.
도 7은 도 3에 도시된 하나의 화소(PXL)를 개략적으로 도시한 평면도이며, 도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7에서는 하나의 화소(PXL)가 배치되는 화소 영역(PXA)을 중심으로, 발광 영역(EMA) 및 비발광 영역(NEMA)(또는 화소 회로 영역(PXCA))의 일 실시예에 따른 구조를 개략적으로 도시하였다.
도 7 및 도 8에 있어서, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 8에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
본 발명의 실시예들을 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 1 내지 도 8을 참조하면, 화소(PXL)는 기판(SUB) 상에 마련된 화소 영역(PXA)에 제공 및/또는 형성될 수 있다. 화소 영역(PXA)은 표시 영역(DA)의 일 영역이며, 발광 영역(EMA)과 비발광 영역(NEMA)을 포함할 수 있다. 비발광 영역(NEMA)은 발광 소자(LD)를 구동하기 위한 화소 회로(PXC)가 위치하는 화소 회로 영역(PXCA)일 수 있다.
기판(SUB) 상에는 복수의 절연층들 및 복수의 도전층들이 배치될 수 있다. 절연층들은, 일 예로, 기판(SUB) 상에 순차적으로 제공된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 제1 및 제2 패시베이션층들(PSV1, PSV2)을 포함할 수 있다. 도전층들은 상술한 절연층들 사이에 제공 및/또는 형성될 수 있다. 도전층들은, 일 예로, 기판(SUB) 상에 제공 및/또는 형성된 제1 도전층, 게이트 절연층(GI) 상에 제공 및/또는 형성된 제2 도전층, 층간 절연층(ILD) 상에 제공 및/또는 형성된 제3 도전층, 제1 패시베이션층(PSV1) 상에 제공 및/또는 형성된 제4 도전층을 포함할 수 있다. 다만, 기판(SUB) 상에 제공된 절연층들 및 도전층들이 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라 상기 절연층들 및 상기 도전층들 이외에 다른 절연층 및 다른 도전층이 기판(SUB) 상에 제공 및/또는 형성될 수도 있다.
기판(SUB) 상에는 화소(PXL)와 전기적으로 연결된 신호 라인이 위치할 수 있다. 신호 라인은 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수 개의 신호 라인들을 포함할 수 있다. 복수 개의 신호 라인들은, 예를 들어, 스캔 라인(Si), 데이터 라인(Dj), 제1 전원 배선(PL1), 및 제2 전원 배선(PL2)을 포함할 수 있다. 상술한 신호 라인은 화소 회로 영역(PXCA)에 위치할 수 있다. 실시예에 따라, 제1 전원 배선(PL1)의 적어도 일 영역(또는 일부)가 발광 영역(EMA)에 위치할 수도 있다.
스캔 라인(Si)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 도전층은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다. 스캔 라인(Si)은 제1 방향(DR1)으로 연장된 형상으로 제공될 수 있으며, 스캔 신호가 인가될 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 본 발명의 일 실시예에 있어서, 게이트 절연층(GI)은 제2 도전층 하부에만 위치할 수 있다. 일 예로, 게이트 절연층(GI)은 스캔 라인(Si), 제1 및 제2 게이트 전극들(GE1, GE2), 및 제2 전원 배선(PL2) 각각의 하부에만 위치할 수 있다.
데이터 라인(Dj)은 화소 회로(PXC)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 데이터 라인(Dj)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제3 도전층은 제2 도전층과 동일한 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 데이터 라인(Dj)은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 형상으로 제공될 수 있으며, 데이터 신호가 인가될 수 있다.
층간 절연층(ILD)은 제2 도전층 및 게이트 절연층(GI) 상부에 위치하며, 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 층간 절연층(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다.
제1 전원 배선(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 제1 전원 배선(PL1)은 제2 방향(DR2)을 따라 연장되며 데이터 라인(Dj)과 이격되게 배치될 수 있다. 제1 전원 배선(PL1)은 층간 절연층(ILD) 상에 제공된 제3 도전층일 수 있다. 제1 전원 배선(PL1)은 데이터 라인(Dj)과 동일 공정으로 형성되어 상기 데이터 라인(Dj)과 동일한 물질을 포함하고 동일한 층에 제공될 수 있다.
제2 전원 배선(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 제2 전원 배선(PL2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층일 수 있다. 제2 전원 배선(PL2)은 스캔 라인(Si)과 동일 공정으로 형성되어 상기 스캔 라인(Si)과 동일한 물질을 포함하고 동일한 층에 제공될 수 있다. 제2 전원 배선(PL2)은 제1 전원 배선(PL1)과 데이터 라인(Dj) 사이에서 상기 제1 전원 배선(PL1) 및 상기 데이터 라인(Dj) 각각의 일부와 중첩하며 스캔 라인(Si)과 이격될 수 있다. 일 실시예에 있어서, 제2 전원 배선(PL2)은 스토리지 커패시터(Cst)의 제1 스토리지 전극(STE1)과 일체로 제공될 수 있다.
화소(PXL)는 화소 회로(PXC)를 포함한 화소 회로층(PCL)(또는 회로 소자층)을 포함할 수 있다. 화소 회로(PXC)는 화소 회로 영역(PXCA)에 위치할 수 있다.
화소 회로층(PCL)은 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 제1 및 제2 패시베이션층들(PSV1, PSV2), 화소 회로(PXC)를 포함할 수 있다. 또한, 화소 회로층(PCL)은 발광 영역(EMA)에 위치한 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2)을 포함할 수 있다.
버퍼층(BFL)은 제1 도전층 상에 위치하며, 화소 회로(PXC)에 불순물 등이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(T) 및 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. 일 예로, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 이하의 실시예에서는, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 도전 패턴(CP)을 통하여 제2 트랜지스터(T2)의 제2 소스 영역(SE2)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공 및/또는 형성된 제2 도전층일 수 있다.
도전 패턴(CP)은 층간 절연층(ILD) 상에 제공 및/또는 형성된 제3 도전층일 수 있다. 도전 패턴(CP)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제1 게이트 전극(GE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 도전 패턴(CP)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 제2 트랜지스터(T2)의 제2 소스 영역(SE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 도전 패턴(CP)은 스토리지 커패시터(Cst)의 제2 스토리지 전극(STE2)과 일체로 제공될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 소정의 전압(또는 소정의 전압)의 구동 범위가 넓어질 수 있다. 이로 인하여, 발광 소자(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 제2 연결 배선(CNL2)을 통하여 제2 전원 배선(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 연결 배선(CNL2)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제2 연결 배선(CNL2)의 일 단은 층간 절연층(ILD)을 관통하는 적어도 하나 이상의 컨택 홀(CH)을 통하여 제1 소스 영역(SE1)에 전기적 및/또는 물리적으로 연결될 수 있다. 제2 연결 배선(CNL2)의 타 단은 층간 절연층(ILD)을 관통하는 적어도 하나 이상의 다른 컨택 홀(CH)을 통하여 제2 전원 배선(PL2)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 제1 드레인 영역(DE1)은 제1 연결 배선(CNL1)을 통하여 제1 패드 전극(PDE1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 연결 배선(CNL1)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층일 수 있다. 제1 연결 배선(CNL1)의 일 단은 층간 절연층(ILD)을 관통하는 적어도 하나 이상의 컨택 홀(CH)을 통하여 제1 드레인 영역(DE1)에 전기적 및/또는 물리적으로 연결될 수 있다.
제1 연결 배선(CNL1)의 타 단은, 부분적으로 개구된 제1 패시베이션층(PSV1)에 의해 노출된 제1 패드 전극(PDE1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 패시베이션층(PSV1)은 제1 연결 배선(CNL1)을 포함한 제3 도전층 상에 제공 및/또는 형성될 수 있다. 제1 패시베이션층(PSV1)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
제1 패시베이션층(PSV1)은 제1 전원 배선(PL1)과 제1 연결 배선(CNL1) 각각의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공되어 상기 스캔 라인(Si)과 연결될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일 영역일 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결될 수 있다. 또한, 제2 소스 영역(SE2)은 도전 패턴(CP)을 통하여 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결될 수 있다. 또한, 제2 드레인 영역(DE2)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통하여 데이터 라인(Dj)과 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 데이터 라인(Dj)으로 인가된 데이터 신호는 제2 드레인 영역(DE2)으로 전달될 수 있다.
스토리지 커패시터(Cst)는 제1 스토리지 전극(STE1)과 제2 스토리지 전극(STE2)을 포함할 수 있다.
제1 스토리지 전극(STE1)은 제2 전원 배선(PL2)과 일체로 제공될 수 있다. 이 경우, 제1 스토리지 전극(STE1)이 제2 전원 배선(PL2)의 일 영역(또는 일부)이거나 또는 제2 전원 배선(PL2)이 제1 스토리지 전극(STE1)의 일 영역일 수 있다.
제2 스토리지 전극(STE2)은, 층간 절연층(ILD)을 사이에 두고 제1 스토리지 전극(STE1) 상에 위치하며 상기 제1 스토리지 전극(STE1)과 중첩할 수 있다. 제2 스토리지 전극(STE2)은 도전 패턴(CP)과 일체로 제공될 수 있다. 이 경우, 제2 스토리지 전극(STE2)은 도전 패턴(CP)의 일 영역(또는 일부)이거나 또는 도전 패턴(CP)이 제2 스토리지 전극(STE2)의 일 영역일 수 있다.
기판(SUB) 상에는 트랜지스터(T)와 중첩하는 바텀 메탈층(BML)이 제공 및/또는 형성될 수 있다. 일 예로, 제1 및 제2 트랜지스터들(T1, T2) 각각과 기판(SUB) 사이에는 바텀 메탈층(BML)이 위치할 수 있다. 여기서, 바텀 메탈층(BML)은 기판(SUB) 상에 제공 및/또는 형성되는 도전층들 중 첫 번째 도전층인 제1 도전층일 수 있다. 제1 트랜지스터(T1)의 하부에 위치한 바텀 메탈층(BML)은 제1 트랜지스터(T1)의 채널 영역(또는 제1 액티브 패턴(ACT1))과 중첩할 수 있고, 제2 트랜지스터(T2)의 하부에 위치한 바텀 메탈층(BML)은 제2 트랜지스터(T2)의 채널 영역(또는 제2 액티브 패턴(ACT2))과 중첩할 수 있다.
실시예에 따라, 제1 트랜지스터(T1)의 하부에 위치한 바텀 메탈층(BML)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 공급되는 소정의 전압의 구동 범위를 넓힐 수 있다. 일 예로, 상기 바텀 메탈층(BML)은 제1 트랜지스터(T1)의 제1 소스 영역(SE1)과 제1 드레인 영역(DE1) 중 하나와 전기적 및/또는 물리적으로 연결될 수 있다.
실시예에 따라, 바텀 메탈층(BML)은 기판(SUB)의 제2 면(SF2)을 통하여 유입되는 광을 차단하여 제1 및 제2 트랜지스터들(T1, T2) 각각의 채널 영역을 보호하는 광 차단 부재로 활용될 수 있다. 이를 위해, 바텀 메탈층(BML)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
제1 패드 전극(PDE1)은 발광 영역(EMA)에 위치할 수 있다. 제1 패드 전극(PDE1)은 제1 패시베이션층(PSV1) 상에 제공 및/또는 형성되는 제4 도전층일 수 있다. 제4 도전층은 제2 도전층과 동일한 물질을 포함하거나 제2 도전층의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 패드 전극(PDE1)은 노출된 제1 연결 배선(CNL1)을 통하여 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 패드 전극(PDE1)은 제1 컨택부(CNT1)를 통하여 발광 소자(LD)와 전기적으로 연결되어 상기 발광 소자(LD)와 화소 회로(PXC)를 전기적으로 연결하기 위한 연결 전극으로 활용될 수 있다.
제2 패드 전극(PDE2)은 발광 영역(EMA)에 위치할 수 있다. 제2 패드 전극(PDE2)은 제1 패시베이션층(PSV1) 상에 제공 및/또는 형성되는 제4 도전층일 수 있다.
제2 패드 전극(PDE2)은 노출된 제1 전원 배선(PL1)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제2 패드 전극(PDE2)은 제2 컨택부(CNT2)를 통하여 발광 소자(LD)와 전기적으로 연결되어 상기 발광 소자(LD)와 화소 회로(PXC)를 전기적으로 연결하기 위한 연결 전극으로 활용될 수 있다.
제1 및 제2 패드 전극들(PDE1, PDE2) 상에는 제2 패시베이션층(PSV2)이 제공 및/또는 형성될 수 있다.
제2 패시베이션층(PSV2)은 제1 페이베이션층(PSV1)과 동일한 물질을 포함하거나 제1 페이베이션층(PSV1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 제2 패시베이션층(PSV2)은 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)를 포함할 수 있다. 제1 컨택부(CNT1)는 제1 패드 전극(PDE1)의 일 영역을 노출할 수 있다. 제2 컨택부(CNT2)는 제2 패드 전극(PDE2)의 일 영역을 노출할 수 있다.
상술한 화소(PXL)는 발광 영역(EMA)에 위치한 제1 관통홀(TH1)과 제2 관통홀(TH2)을 포함할 수 있다. 일 실시예에 있어서, 제1 관통홀(TH1)은 제1 컨택부(CNT1)에 대응되고, 제2 관통홀(TH2)은 제2 컨택부(CNT2)에 대응될 수 있다.
제1 및 제2 관통홀들(TH1, TH2) 각각은, 제3 방향(DR3)으로 화소 회로층(PCL)의 일부 구성의 일 영역이 제거되어 형성될 수 있다.
일 예로, 제1 관통홀(TH1)은 제1 패드 전극(PDE1) 및 제1 연결 배선(CNL1) 각각의 일 영역을 순차적으로 관통하여 형성(또는 구비)될 수 있다. 이에 따라, 제1 패드 전극(PDE1)과 제1 연결 배선(CNL1) 각각은 제1 관통홀(TH1)에 의해 부분적으로 개구될 수 있다. 단면 상에서 볼 때, 제1 패드 전극(PDE1)과 제1 연결 배선(CNL1) 각각은 제1 관통홀(TH1)을 사이에 두고 서로 마주보는 두 부분을 포함할 수 있다.
일 예로, 제2 관통홀(TH2)은 제2 패드 전극(PDE2) 및 제1 전원 배선(PL1) 각각의 일 영역을 순차적으로 관통하여 형성(또는 구비)될 수 있다. 이에 따라, 제2 패드 전극(PDE2)과 제1 전원 배선(PL1) 각각은 제2 관통홀(TH2)에 의해 부분적으로 개구될 수 있다. 단면 상에서 볼 때, 제2 패드 전극(PDE2)과 제1 전원 배선(PL1) 각각은 제2 관통홀(TH2)을 사이에 두고 서로 마주보는 두 부분을 포함할 수 있다.
제1 및 제2 관통홀들(TH1, TH2) 각각은 발광 소자(LD)의 위치에 대응할 수 있다. 일 예로, 제1 및 제2 관통홀들(TH1, TH2) 각각은 발광 소자(LD)의 본딩 결합 위치에 대응할 수 있다. 일 실시예에서는, 제1 및 제2 관통홀들(TH1, TH2)을 이용하여 발광 소자(LD)의 본딩 결합 여부를 용이하게 확인할 수 있다.
제1 및 제2 패드 전극들(PDE1, PDE2) 각각은, 발광 소자(LD)의 범프 메탈(미도시)과 본딩 결합하여 발광 소자(LD)와 화소 회로(PXC)를 전기적으로 연결할 수 있다.
이하에서는, 도 9 및 도 10을 참고하여 제1 및 제2 패드 전극들(PDE1, PDE2)과 본딩 결합한 발광 소자(LD)에 대하여 설명하기로 한다.
도 9 및 도 10은 발광 소자(LD)를 포함한 화소(PXL)를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도들이다.
도 9 및 도 10의 실시예들은 제1 및 제2 범프 메탈들(BUM1, BUM2)의 위치와 관련하여 서로 다른 실시예들을 나타낸다. 예를 들어, 도 9에서는 제1 범프 메탈(BUM1)이 제1 패드 전극(PDE1)과 접촉하고, 제2 범프 메탈(BUM2)이 제2 패드 전극(PDE2)과 접촉하는 실시예를 개시하고, 도 10에서는 제1 범프 메탈(BUM1)이 제1 관통홀(TH1) 내부로 유입되어 제1 연결 배선(CNL1)에 접촉하고, 제2 범프 메탈(BUM2)이 제2 관통홀(TH2) 내부로 유입되어 제1 전원 배선(PL1)에 접촉하는 실시예를 개시한다.
도 9 및 도 10의 화소(PXL)와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 6 내지 도 10을 참조하면, 화소(PXL)는 화소 회로층(PCL) 상에 위치한 표시 소자층(DPL)을 포함할 수 있다. 표시 소자층(DPL)은 제1 및 제2 패드 전극들(PDE1, PDE2) 각각과 본딩 결합한 발광 소자(LD)를 포함할 수 있다.
발광 소자(LD)는 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다. 반도체 구조물(LD')은 제1 반도체층(11), 활성층(12), 제2 반도체층(13)을 순차적으로 형성한 후 메사 식각을 진행하여 형성될 수 있다. 이러한 반도체 구조물(LD') 상에 제1 전극(EL1)과 제2 전극(EL2)을 순차적으로 형성하여 패키지 형태의 발광 소자(LD)가 형성될 수 있다.
발광 소자(LD)는 범프 메탈을 이용하여 제1 및 제2 패드 전극들(PDE1, PDE2) 각각과 본딩 결합할 수 있다. 일 예로, 발광 소자(LD)는 제1 범프 메탈(BUM1)을 이용하여 제1 패드 전극(PDE1)과 본딩 결합할 수 있고, 제2 범프 메탈(BUM2)을 이용하여 제2 패드 전극(PDE2)과 본딩 결합할 수 있다.
제1 및 제2 범프 메탈들(BUM1, BUM2)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자(LD)의 활성층(12)에서 방출되는 광을 표시 장치(도 1의 "DD" 참고)의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다.
실시예에 따라, 제1 및 제2 범프 메탈들(BUM1, BUM2)은 공융 금속(eutectic metal)으로 이루어질 수 있으며, 예를 들어, 주석(Sn), 인듐(In), 아연(Zn), 납(Pb), 니켈(Ni), Au, 백금(Pt), 구리(Cu) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
또한, 실시예에 따라, 제1 및 제2 범프 메탈들(BUM1, BUM2) 각각은 솔더 범프일 수도 있다.
또한, 제1 및 제2 범프 메탈들(BUM1, BUM2) 각각은 발광 소자(LD)의 활성층(12)에서 방출되어 제1 및 제2 관통홀들(TH1, TH2)로 진행하는 광을 표시 장치(DD)의 화상 표시 방향으로 유도하는 가이드 부재로 활용될 수 있다.
제1 범프 메탈(BUM1)은 제1 전극(EL1)과 전기적 및 물리적으로 연결되고, 제2 범프 메탈(BUM2)은 제2 전극(EL2)과 전기적 및 물리적으로 연결될 수 있다. 실시예에 따라, 제1 범프 메탈(BUM1)과 제1 전극(EL1) 사이 및 제2 범프 메탈(BUM2)과 제2 전극(EL2) 사이에 각각 접착층(미도시)이 구비될 수 있다. 이 경우, 제1 범프 메탈(BUM1)과 제1 전극(EL1)이 더욱 안정적으로 연결될 수 있고, 제2 범프 메탈(BUM2)과 제2 전극(EL2)이 더욱 안정적으로 연결될 수 있다.
제1 범프 메탈(BUM1)은 제1 컨택부(CNT1)에 의해 노출된 제1 패드 전극(PDE1) 상부에 위치하고, 제2 범프 메탈(BUM2)은 제2 컨택부(CNT2)에 의해 노출된 제2 패드 전극(PDE2) 상부에 위치할 수 있다. 이에 따라, 제1 범프 메탈(BUM1)은 제1 관통홀(TH1)에 대응될 수 있고, 제2 범프 메탈(BUM2)은 제2 관통홀(TH2)에 대응될 수 있다.
발광 소자(LD)와 화소 회로(PXC)를 전기적으로 연결하기 위하여 본딩(bonding) 방식이 이용될 수 있다. 본딩 방식으로는, AFC(anisotropic conductive film) 본딩 방식, 레이저를 이용한 LAB(Laser assist bonding) 방식, 초음파 본딩 방식, 범프-볼 표면 실장 방식(Ball Grid Array, BGA), 가압 및 가열 본딩 방식(TC, Thermo compression bonding) 등이 이용될 수 있다. 가압 및 가열 본딩 방식은 범프 메탈과 패드 전극을 접촉시킨 후 범프 메탈의 녹는점(melting point) 보다 높은 온도로 가열한 후 압력을 가하여 범프 메탈과 패드 전극을 전기적 및 물리적으로 연결하는 방식을 의미할 수 있다.
상술한 실시예에서는, 반송 기구에 의해 전사 기재(미도시)에 전사(transfer)된 발광 소자(LD)를 노출된 제1 및 제2 패드 전극들(PDE1, PDE2) 상부로 이동시킨 후 가압 및 가열 본딩 방식을 이용한 본딩 공정을 진행하여 제1 및 제2 범프 메탈들(BUM1, BUM2)과 제1 및 제2 패드 전극들(PDE1, PDE2)을 전기적으로 연결할 수 있다. 상술한 바와 같이, 제1 및 제2 범프 메탈들(BUM1, BUM2)과 제1 및 제2 패드 전극들(PDE1, PDE2)의 접합을 위하여 열과 압력을 가하면, 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1) 사이 및 제2 범프 메탈(BUM2)과 제2 패드 전극(PDE2) 사이에 각각 금속간 화합물(Iintermetallic compound)이 생성 및 성장될 수 있다. 이러한 금속간 화합물로 인하여 발광 소자(LD)와 화소 회로(PXC)는 전기적 및 물리적으로 연결될 수 있다.
상술한 본딩 공정에서, 제1 범프 메탈(BUM1)은 제1 관통홀(TH1)에 의해 부분적으로 개구된 제1 패드 전극(PDE1)과 접촉할 수 있다. 이때, 제1 패드 전극(PDE1)은 제1 관통홀(TH1)의 폭(d1)만큼 개구될 수 있다. 일 실시예에 있어서, 제1 관통홀(TH1)의 폭(d1)은 제1 범프 메탈(BUM1)의 폭(d3)보다 작을 수 있다. 즉, 제1 범프 메탈(BUM1)의 폭(d3)은 제1 관통홀(TH1)의 폭(d1)보다 클 수 있다. 이 경우, 본딩 공정에서 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1) 사이의 계면에서 금속간 화합물이 충분히 형성될 수 있다.
만일, 제1 범프 메탈(BUM1)의 폭(d3)이 제1 관통홀(TH1)의 폭(d1)보다 작거나 동일할 경우에는, 발광 소자(LD)와 제1 패드 전극(PDE1)을 본딩 결합할 때 제1 범프 메탈(BUM1)이 제1 패드 전극(PDE1)의 서로 마주보는 두 부분들 사이의 제1 관통홀(TH1) 내부로 삽입될 수 있다. 제1 범프 메탈(BUM1)이 제1 패드 전극(PDE1)의 제1 관통홀(TH1) 내부로 삽입되면, 제1 범프 메탈(BUM1)이 제1 패드 전극(PDE1)의 측면과 접촉하고 상기 제1 패드 전극(PDE1)에 의해 둘러싸일 수 있다. 이 경우, 제1 범프 메탈(BUM1)은 제1 패드 전극(PDE1)으로 인해 본딩 공정에서 가해지는 압력을 충분히 받을 수 없어 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1) 사이의 계면에서 금속간 화합물이 형성되지 못할 수 있다. 이에 따라, 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1)이 전기적 및 물리적으로 연결되지 않을 수 있다.
마찬가지로, 상술한 본딩 공정에서 제2 범프 메탈(BUM2)은 제2 관통홀(TH2)에 의해 부분적으로 개구된 제2 패드 전극(PDE2)과 접촉할 수 있다. 이때, 제2 패드 전극(PDE2)은 제2 관통홀(TH2)의 폭(d2)만큼 부분적으로 개구될 수 있다. 일 실시예에 있어서, 제2 관통홀(TH2)의 폭(d2)은 제2 범프 메탈(BUM2)의 폭(d4)보다 작을 수 있다. 즉, 제2 범프 메탈(BUM2)의 폭(d4)은 제2 관통홀(TH2)의 폭(d2)보다 클 수 있다. 이 경우, 본딩 공정에서 제2 범프 메탈(BUM2)과 제2 패드 전극(PDE2) 사이의 계면에서 금속간 화합물이 충분히 형성될 수 있다.
일 실시예에 있어서, 제1 관통홀(TH1)의 폭(d1)과 제2 관통홀(TH2)의 폭(d2)은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 관통홀(TH1)의 폭(d1)과 제2 관통홀(TH2)의 폭(d2)은 서로 상이할 수 있다. 또한, 일 실시예에 있어서, 제1 범프 메탈(BUM1)의 폭(d3)과 제2 범프 메탈(BUM2)의 폭(d4)은 서로 동일하거나 서로 상이할 수 있다.
상술한 본딩 공정을 진행하여 발광 소자(LD)와 화소 회로(PXC)가 전기적으로 연결되는 경우, 제1 범프 메탈(BUM1)의 일 단은 발광 소자(LD)의 제1 전극(EL1)과 접촉하고, 제1 범프 메탈(BUM1)의 타 단은 제1 패드 전극(PDE1)과 접촉할 수 있다. 이때, 제1 범프 메탈(BUM1)의 타 단은 제1 관통홀(TH1)에 의해 서로 마주보는 제1 패드 전극(PDE1)의 두 부분들과 접촉할 수 있다. 실시예에 따라, 상술한 본딩 공정에서 제1 범프 메탈(BUM1)은 제1 관통홀(TH1) 내부로 유입될 수도 있다. 이 경우, 제1 범프 메탈(BUM1)은 도 10에 도시된 바와 같이 제1 관통홀(TH1)에 의해 부분적으로 개구된 제1 패드 전극(PDE1) 및 상기 제1 관통 홀(TH1)에 의해 부분적으로 개구된 제1 연결 배선(CNL1)에 각각 접촉할 수도 있다. 일 예로, 상술한 본딩 공정에서 제1 범프 메탈(BUM1)이 녹으면서 제1 관통홀(TH1) 내부로 유입될 경우, 제1 범프 메탈(BUM1)은 제1 관통 홀(TH1)의 내부를 부분적으로 채워 제1 관통홀(TH1)에 의해 부분적으로 개구된 제1 패드 전극(PDE1) 및 제1 연결 배선(CNL1)에 각각 접촉할 수 있다.
마찬가지로, 상술한 본딩 공정을 진행하여 발광 소자(LD)와 화소 회로(PXC)가 전기적으로 연결되는 경우, 제2 범프 메탈(BUM2)의 일 단은 발광 소자(LD)의 제2 전극(EL2)과 접촉하고, 제2 범프 메탈(BUM2)의 타 단은 제2 패드 전극(PDE2)과 접촉할 수 있다. 이때, 제2 범프 메탈(BUM2)의 타 단은 제2 관통홀(TH2)에 의해 서로 마주보는 제2 패드 전극(PDE2)의 두 부분들과 접촉할 수 있다. 실시예에 따라, 상술한 본딩 공정에서 제2 범프 메탈(BUM2)은 제2 관통홀(TH2) 내부로 유입될 수도 있다. 이 경우, 제2 범프 메탈(BUM2)은 도 10에 도시된 바와 같이 제2 관통홀(TH2)에 의해 부분적으로 개구된 제2 패드 전극(PDE2) 및 상기 제2 관통홀(TH2)에 의해 부분적으로 개구된 제1 전원 배선(PL1)에 각각 접촉할 수도 있다. 일 예로, 상술한 본딩 공정에서 제2 범프 메탈(BUM2)이 녹으면서 제2 관통홀(TH2) 내부로 유입될 경우, 제2 범프 메탈(BUM2)은 제2 관통 홀(TH2)의 내부를 부분적으로 채워 제2 관통홀(TH2)에 의해 부분적으로 개구된 제2 패드 전극(PDE2) 및 제1 전원 배선(PL1)에 각각 접촉할 수 있다.
상술한 일 실시예에 따르면, 제1 및 제2 관통홀들(TH1, TH2) 각각이 발광 소자(LD)의 본딩 여부를 확인하는 모니터링 수단으로 활용될 수 있다. 일 예로, 기판(SUB)의 제2 면(SF2)에서 현미경을 이용하여 육안으로 제1 및 제2 관통홀들(TH1, TH2) 각각에 대응된 범프 메탈의 유무 및 상기 범프 메탈의 상변화를 관찰하여 발광 소자(LD)의 본딩 여부를 용이하게 확인할 수 있다. 이에 따라, 발광 소자(LD)의 본딩 불량 여부를 신속하게 판단하여 제품 수율이 향상될 수 있다.
또한, 상술한 일 실시예에 따르면, 제1 범프 메탈(BUM1)이 제1 관통홀(TH1)에 의해 부분적으로 개구된 제1 패드 전극(PDE1)과 접촉하고 제2 범프 메탈(BUM2)이 제2 관통홀(TH2)에 의해 부분적으로 개구된 제2 패드 전극(PDE2)과 접촉하여, 상기 제1 범프 메탈(BUM1)과 상기 제1 패드 전극(PDE1)의 접촉 면적 및 상기 제2 범프 메탈(BUM2)과 상기 제2 패드 전극(PDE2)의 접촉 면적이 각각 줄어들 수 있다. 이 경우, 제1 및 제2 범프 메탈들(BUM1, BUM2) 각각의 컨택 저항이 줄어들어 발광 소자(LD)로 소정의 신호(또는 전압)가 공급될 때 신호 지연에 따른 왜곡을 완화 또는 최소화하여 상기 발광 소자(LD)를 보다 안정적으로 구동할 수 있다. 이에 따라, 표시 장치(도 1의 "DD" 참고)의 신뢰성이 향상될 수 있다.
도 11 내지 도 20은 도 9의 화소(PXL)의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
이하에서는, 도 11 내지 도 20을 참조하여 도 9에 도시된 일 실시예에 따른 화소(PXL)를 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 11 내지 도 20에 있어서, 중복된 설명을 피하기 위하여 상술할 실시예와 상이한 점을 중심으로 설명한다.
도 7 내지 도 9, 및 도 11을 참조하면, 기판(SUB)의 제1 면(SF1) 상에 국부적으로 제1 도전층을 형성한다. 제1 도전층은 몰리브덴(Mo)과 같은 도전성 물질(또는 재료)로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전층은 바텀 메탈층(BML)을 포함할 수 있다. 바텀 메탈층(BML)은 제1 및 및 제2 트랜지스터들(T1, T2)과 중첩되도록 기판(SUB)의 제1 면(SF1) 상에 위치할 수 있다.
도 7 내지 도 9, 도 11, 및 도 12를 참조하면, 바텀 메탈층(BML) 및 기판(SUB)의 제1 면(SF1) 상에 전면적으로 버퍼층(BFL)을 형성한다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 버퍼층(BFL)은 실리콘 산화물(SiOx)로 구성될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 13을 참조하면, 버퍼층(BFL) 상에 반도체 패턴(SCP)을 국부적으로 형성한다.
반도체 패턴(SCP)은 실리콘(Si), 즉 아몰퍼스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체 패턴(SCP)이 아몰퍼스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다. 실시예에 따라, 반도체 패턴(SCP)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 14를 참조하면, 반도체 패턴(SCP) 및 버퍼층(BFL) 상에 각각 게이트 절연층(GI)을 국부적으로 형성한다. 게이트 절연층(GI)은 반도체 패턴(SCP)과 버퍼층(BFL) 각각의 일부와 중첩할 수 있다. 일 예로, 게이트 절연층(GI)은, 후술할 공정에서 형성될 제2 도전층과 대응하도록 반도체 패턴(SCP) 및 버퍼층(BFL) 상에 국부적으로 형성될 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 산화물(SiOx)로 구성될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 15를 참조하면, 게이트 절연층(GI) 상에 제2 도전층을 형성한다. 제2 도전층은 몰리브덴(Mo)과 같은 도전성 물질(또는 재료)로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 도전층은 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 스캔 라인(Si), 및 제1 스토리지 전극(STE1)(또는 제2 전원 배선(PL2))을 포함할 수 있다.
제1 게이트 전극(GE1)은 하나의 반도체 패턴(SCP)의 일부와 중첩하도록 게이트 절연층(GI) 상에 위치할 수 있다. 제1 게이트 전극(GE1)과 중첩하는 반도체 패턴(SCP)의 일 영역은 제1 액티브 패턴(ACT1)(또는 채널 영역)이 될 수 있다. 제1 게이트 전극(GE1)과 중첩하지 않는 반도체 패턴(SCP)의 다른 영역은 제1 소스 영역(SE1)과 제1 드레인 영역(DE1)이 될 수 있다. 상술한 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)이 제1 트랜지스터(T1)를 구성할 수 있다.
제2 게이트 전극(GE2)은 다른 반도체 패턴(SCP)의 일부와 중첩하도록 게이트 절연층(GI) 상에 위치할 수 있다. 제2 게이트 전극(GE2)과 중첩하는 반도체 패턴(SCP)의 일 영역은 제2 액티브 패턴(ACT2)(또는 채널 영역)이 될 수 있다. 제2 게이트 전극(GE2)과 중첩하지 않는 반도체 패턴(SCP)의 다른 영역은 제2 소스 영역(SE2)과 제2 드레인 영역(DE2)이 될 수 있다. 상술한 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)이 제2 트랜지스터(T2)를 구성할 수 있다.
도 7 내지 도 9, 도 11 내지 도 16을 참조하면, 제1 및 제2 소스 영역들(SE1, SE2), 제1 및 제2 드레인 영역들(DE1, DE2), 제1 스토리지 전극(STE1) 각각의 일부를 노출하는 다수개의 컨택 홀들(CH)을 포함한 층간 절연층(ILD)을 제2 도전층 상에 형성한다.
층간 절연층(ILD)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 층간 절연층(ILD)은 실리콘 산화물(SiOx)로 구성될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 17을 참조하면, 층간 절연층(ILD) 상에 제3 도전층을 형성한다. 제3 도전층은 몰리브덴(Mo)과 같은 도전성 물질(또는 재료)로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제3 도전층은 제1 및 제2 연결 배선들(CNL1, CNL2), 제1 전원 배선(PL1), 데이터 라인(Dj), 제2 스토리지 전극(STE2)(또는 도전 패턴(CP))을 포함할 수 있다.
제1 연결 배선(CNL1)은 층간 절연층(ILD)을 관통하는 컨택홀(CH)을 통하여 제1 드레인 영역(DE1)에 전기적으로 연결될 수 있다.
제2 연결 배선(CNL2)은 층간 절연층(ILD)을 관통하는 컨택홀(CH)을 통하여 제1 소스 영역(SE1)과 전기적으로 연결될 수 있다. 또한, 제2 연결 배선(CNL2)은 층간 절연층(ILD)을 관통하는 다른 컨택홀(CH)을 통하여 제1 스토리지 전극(STE1)(또는 제2 전원 배선(PL2))에 전기적으로 연결될 수 있다.
데이터 라인(Dj)은 층간 절연층(ILD)을 관통하는 컨택홀(CH)을 통하여 제2 드레인 영역(DE2)에 전기적으로 연결될 수 있다.
제2 스토리지 전극(STE2)(또는 도전 패턴(CP))은 층간 절연층(ILD)을 관통하는 컨택홀(CH)을 통하여 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다.
제3 도전층을 형성하는 공정 중에 제1 전원 배선(PL1)의 일 영역을 제거되어 제2 관통홀(TH2)이 형성될 수 있다. 또한, 제3 도전층을 형성하는 공정 중에 제1 연결 배선(CNL1)의 일 영역이 제거되어 제1 관통홀(TH1)이 형성될 수 있다.
일 실시예에 있어서, 제2 관통홀(TH2)은 제1 전원 배선(PL1)을 형성하는 공정에서 상기 제1 전원 배선(PL1)의 일 영역이 제거되어 형성될 수 있다.
제1 관통홀(TH1)은 제1 연결 배선(CNL1)을 형성하는 공정에서 상기 제1 연결 배선(CNL1)의 일 영역이 제거되어 형성될 수 있다.
제1 및 제2 관통홀들(TH1, TH2)로 인하여, 제1 전원 배선(PL1) 및 제1 연결 배선(CNL1) 각각은 부분적으로 개구될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 18을 참조하면, 제3 도전층 상에 제1 패시베이션층(PSV1)을 형성한다. 제1 패시베이션층(PSV1)은 제1 관통홀(TH1)에 의해 부분적으로 개구된 제1 연결 배선(CNL1)과 제2 관통홀(TH2)에 의해 부분적으로 개구된 제1 전원 배선(PL1)을 노출하도록 부분적으로 개구될 수 있다. 제1 패시베이션층(PSV1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 패시베이션층(PSV1)은 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 순차적으로 적층된 이중 레이어로 제공될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 19를 참조하면, 제1 패시베이션층(PSV1) 상에 제4 도전층을 형성한다. 제4 도전층은 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2)을 포함할 수 있다. 제4 도전층은 몰리브덴(Mo)과 금(Au)이 순차적으로 적층된 이중 레이어로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 패드 전극(PDE1)은 노출된 제1 연결 배선(CNL1)과 중첩하도록 제1 패시베이션층(PSV1) 상에 제공될 수 있다. 제1 패드 전극(PDE1)은 노출된 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다.
제2 패드 전극(PDE2)은 노출된 제1 전원 배선(PL1)과 중첩하도록 제1 패시베이션층(PSV1) 상에 제공될 수 있다. 제2 패드 전극(PDE2)은 노출된 제1 전원 배선(PL1)과 전기적으로 연결될 수 있다.
제4 도전층을 형성하는 공정 중에 제1 패드 전극(PDE1)과 제2 패드 전극(PDE2) 각각의 일 영역이 제거될 수 있다. 제1 패드 전극(PDE1)에서 제거된 일 영역은 제1 관통홀(TH1)에 대응될 수 있다. 제2 패드 전극(PDE2)에서 제거된 일 영역은 제2 관통홀(TH2)에 대응될 수 있다. 이로 인하여, 제1 관통홀(TH1)은 최종적으로 제1 패드 전극(PDE1) 및 제1 연결 배선(CNL1) 각각의 일 영역을 관통하여 형성될 수 있다. 또한, 제2 관통홀(TH2)은 최종적으로 제2 패드 전극(PDE2) 및 제1 전원 배선(PL1) 각각의 일 영역을 관통하여 형성될 수 있다.
도 7 내지 도 9, 및 도 11 내지 도 20을 참조하면, 제4 도전층 상에 제2 패시베이션층(PSV2)을 형성한다. 제2 패시베이션층(PSV2)은 제1 패드 전극(PDE1)의 일 영역을 노출하는 제1 컨택부(CNT1)와 제2 패드 전극(PDE2)의 일 영역을 노출하는 제2 컨택부(CNT2)를 포함할 수 있다. 일 실시예에 있어서, 제2 패시베이션층(PSV2)은 유기 재료를 포함한 유기 절연막일 수 있다.
연속하여, 발광 소자(LD)가 전사된 전사기재(1)를 화소(PXL) 내에 기 설정된 위치에 배치한다. 일 예로, 발광 소자(LD)에 연결된 제1 및 제2 범프 메탈들(BUM1, BUM2)이 제1 및 제2 패드 전극들(PDE1, PDE2)을 향하도록 발광 소자(LD)가 전사된 전사기재(1)를 화소(PXL) 내에 배치한다.
발광 소자(LD)는 반도체 구조물(LD'), 제1 전극(EL1), 및 제2 전극(EL2)을 포함할 수 있다. 반도체 구조물(LD')은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따라, 반도체 구조물(LD')은 메사 식각에 의해 노출된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 커버하는 절연막(14)을 더 포함할 수 있다. 절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(Vx Oy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함하고 연속적인 공정으로 형성될 수도 있다.
전사기재(1)는 사파이어(Al2O3), 글라스(glass), 폴리이미드 등을 포함하는 투광성 기판일 수 있다. 이에 따라, 전사기재(1)는 상부 및/또는 하부에서 조사되는 레이저 광을 투과할 수 있다. 전사기재(1) 상에는 희생층(미도시)이 제공될 수 있다. 발광 소자(LD)는 전사기재(1) 상의 희생층 상에 형성될 수 있다. 상기 희생층은 접착성(또는 점착성)을 갖는 물질들 중 조사되는 레이저에 의해 용이하게 박리되는 물질들이 선택될 수 있다. 전사기재(1) 상부로 레이저가 조사되면, 희생층과 발광 소자(LD)가 물리적으로 분리될 수 있다. 예시적으로, 상기 희생층은 레이저가 조사되면 점착 기능을 잃을 수 있다.
레이저 조사 이후, 전사기재(1)가 발광 소자(LD)로부터 분리될 수 있으며, 발광 소자(LD)의 제1 전극(EL1)에 연결된 제1 범프 메탈(BUM1)은 제1 패드 전극(PDE1)과 접촉하고, 발광 소자(LD)의 제2 전극(EL2)에 연결된 제2 범프 메탈(BUM2)은 제2 패드 전극(PDE2)과 접촉할 수 있다. 이때, 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1)은 전기적으로 연결되지 않을 수 있고, 제2 범프 메탈(BUM2)과 제2 패드 전극(PDE2)은 전기적으로 연결되지 않을 수 있다.
연속하여, 가열 및 가압 본딩 방식으로 본딩 공정을 진행하여 제1 범프 메탈(BUM1)과 제1 패드 전극(PDE1)을 본딩 결합하고, 제2 범프 메탈(BUM2)과 제2 패드 전극(PDE2)을 본딩 결합하여 화소(PXL)의 화소 회로(도 5의 "PXC" 참고)와 발광 소자(LD)를 전기적으로 연결한다. 제1 범프 메탈(BUM1)은 제1 관통홀(TH1)에 대응할 수 있고, 제2 범프 메탈(BUM2)은 제2 관통홀(TH2)에 대응할 수 있다.
제1 및 제2 관통홀들(TH1, TH2) 각각은 발광 소자(LD)의 본딩 여부를 확인하는 모니터링 수단으로 활용되어 기판(SUB)의 제2 면(SF2)(또는 배면)을 통하여 제1 및 제2 관통홀들(TH1, TH2)에 대응된 제1 및 제2 범프 메탈들(BUM1, BUM2)의 유무 및 상기 제1 및 제2 범프 메탈들(BUM1, BUM2)의 상변화를 관찰하여 발광 소자(LD)의 본딩 여부를 용이하게 확인할 수 있다.
도 21 및 도 22는 본 발명의 다른 실시예에 따른 화소(PXL)를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도들이다.
도 21 및 22 각각에 도시된 화소(PXL)는, 발광 소자(LD)를 커버하는 커버층(CVL) 및 상기 커버층(CVL) 상에 상부 기판이 배치되는 점을 제외하고는 도 9의 화소(PXL)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 21 및 도 22의 실시예들은 광 변환 패턴(LCP)의 위치, 형성 순서 및/또는 형상 등과 관련하여 서로 다른 실시예를 나타낸다.
이에, 도 21 및 도 22에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
우선, 도 7, 도 9, 및 도 21을 참조하면, 발광 소자(LD) 상에는 상부 기판이 배치될 수 있다.
상부 기판은 화소 영역(PXA)을 커버하도록 화소(PXL)의 표시 소자층(DPL) 상에 제공될 수 있다. 이러한 상부 기판은 표시 장치(도 2의 "DD" 참고)의 윈도우(도 2의 "WD" 참고)일 수 있다. 상부 기판과 발광 소자(LD) 사이에 커버층(CVL)이 제공될 수 있다.
커버층(CVL)은 발광 소자(LD)가 위치하는 발광 영역(EMA)과 화소 회로(PXC)가 위치한 화소 회로 영역(PXCA)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자(LD)로 유입되는 것을 차단할 수 있다. 커버층(CVL)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다.
실시예에 따라, 커버층(CVL)은 발광 소자(LD)와 상부 기판 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 커버층(CVL)은 발광 소자들(LD)에서 방출되어 상부 기판으로 진행하는 광의 굴절률을 변환하여 화소(PXL)의 발광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다. 또 다른 실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 표시 소자층(DPL) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자(LD)를 보호함과 동시에 상기 발광 소자(LD)를 보다 안정적으로 고정시킬 수 있다.
커버층(CVL) 상에 상부 기판이 위치할 수 있다.
상부 기판은 베이스 층(BSL) 및 광 변환 패턴(LCP)을 포함할 수 있다.
베이스 층(BSL)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 베이스 층(BSL)은 기판(SUB)과 동일한 물질로 구성되거나, 또는 기판(SUB)과 상이한 물질로 구성될 수도 있다.
광 변환 패턴(LCP)은 대응하는 화소(PXL)와 마주보도록 베이스 층(BSL)의 일면 상에 배치될 수 있다. 광 변환 패턴(LCP)은 소정 색상에 대응하는 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 상기 특정 색상의 광을 선택적으로 투과시킬 수 있다.
컬러 변환층(CCL)은 발광 소자(LD)와 마주보도록 베이스층(BSL)의 일면 상에 배치되며, 상기 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광(또는 제1 색의 광)을 적색의 광(또는 제2 색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또한, 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광(또는 제1 색의 광)을 녹색의 광(또는 제2 색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 추가적으로, 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자(LD)에서 방출되는 광(또는 제1 색의 광)을 청색의 광(또는 제2 색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 실시예에 따라, 화소(PXL)는 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 광 산란 입자들을 포함하는 광 산란층을 포함할 수도 있다. 일 예로, 발광 소자(LD)가 청색 계열의 광을 방출하는 경우, 상기 화소(PXL)는 광 산란 입자들을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 화소(PXL)는 컬러 변환층(CCL)을 대신하여 투명 폴리머를 포함할 수도 있다.
컬러 필터(CF)는 화소(PXL)의 컬러 변환층(CCL)의 일면 상에 배치되며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 화소(PXL)가 적색 화소인 경우, 컬러 필터(CF)는 적색 컬러 필터를 포함할 수 있다. 또한, 화소(PXL)가 녹색 화소인 경우, 컬러 필터(CF)는 녹색 컬러 필터를 포함할 수 있다. 또한, 화소(PXL)가 청색 화소인 경우, 컬러 필터(CF)는 청색 컬러 필터를 포함할 수 있다.
컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴(LCP)은 화소(PXL)의 발광 영역(EMA)에 위치할 수 있다.
광 변환 패턴(LCP)에 인접하게 제1 차광 패턴(LBP1)이 위치할 수 있다. 제1 차광 패턴(LBP1)은 화소 회로 영역(PXCA)(또는 비발광 영역(NEMA))에 위치한 구성들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)을 포함한 화소 회로(PXC)와 중첩하도록 베이스층(BSL)의 일면 상에 제공될 수 있다. 제1 차광 패턴(LBP1)은 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 서로 상이한 색의 광을 선택적으로 투과하는 적어도 두 개 이상의 컬러 필터가 중첩된 다중막의 형태로 제공될 수도 있다. 일 예로, 제1 차광 패턴(LBP1)은 적색 컬러 필터, 상기 적색 컬러 필터 상에 위치하여 상기 적색 컬러 필터와 중첩하는 녹색 컬러 필터, 및 상기 녹색 컬러 필터 상에 위치하여 상기 녹색 컬러 필터와 중첩하는 청색 컬러 필터를 포함하는 형태로 제공될 수도 있다. 즉, 상기 제1 차광 패턴(LBP1)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터가 순차적으로 적층된 구조물의 형태로 제공될 수 있다. 이 경우, 화소 영역(PXA)의 비발광 영역(NEMA)에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 광의 투과를 차단하는 제1 차광 패턴(LBP1)으로 활용될 수 있다.
실시예에 따라, 제1 차광 패턴(LBP1) 상에는 제2 차광 패턴(LBP2)이 배치될 수 있다. 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 동일한 물질을 포함할 수 있다. 일 예로, 제1 차광 패턴(LBP1)과 제2 차광 패턴(LBP2)은 블랙 매트릭스일 수 있다.
다음으로, 도 8, 도 9, 및 도 22를 참조하면, 커버층(CVL) 상에 차광 패턴(LBP)이 제공될 수 있다.
차광 패턴(LBP)은 화소(PXL)와 그에 인접한 화소들(미도시) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이 경우, 차광 패턴(LBP)은 블랙 매트릭스일 수 있다. 차광 패턴(LBP)은 인접한 화소들 각각에서 방출되는 광의 혼색을 방지할 수 있다. 실시예에 따라, 차광 패턴(LBP)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 발광 영역(EMA)에 위치한 발광 소자(LD)에서 방출된 광을 표시 장치(도 1의 "DD" 참고)의 화상 표시 방향으로 더욱 진행되게 하여 발광 소자(LD)의 출광 효율을 향상시킬 수 있다.
상술한 차광 패턴(LBP)은 발광 영역(EMA)을 제외한 비발광 영역(NEMA)(또는 화소 회로 영역(PXCA))에 제공될 수 있다. 차광 패턴(LBP)은 커버층(CVL) 상에 위치하여 컬러 변환층(CCL)이 공급(또는 투입)되어야 할 발광 영역(EMA)을 최종적으로 정의하는 댐구조물일 수 있다. 일 예로, 차광 패턴(LBP)에 의해 화소(PXL)의 발광 영역(EMA)이 최종적으로 구획됨으로써 상기 발광 영역(EMA)에 목적하는 양 및/또는 종류의 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)이 공급(또는 투입)될 수 있다.
컬러 변환층(CCL)은 차광 패턴(LBP)에 의해 둘러싸인 공간을 채우는 형태로 제공될 수 있다.
컬러 변환층(CCL) 및 차광 패턴(LBP) 상에는 제1 절연층(INS1)이 전면적으로 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 그 하부에 위치한 구성들, 일 예로, 컬러 변환층(CCL) 및 차광 패턴(LBP)을 커버하는 보호층일 수 있다. 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있으나, 제1 절연층(INS1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 생략될 수도 있다.
컬러 변환층(CCL)과 중첩하도록(또는 대응하도록) 제1 절연층(INS1)의 일면 상에 컬러 필터(CF)가 제공될 수 있다. 컬러 필터(CF)는 제1 절연층(INS1)을 사이에 두고 컬러 변환층(CCL) 상에 위치하여 상기 컬러 변환층(CCL)에서 변환된 특정 색의 광을 표시 장치(DD)의 화상 표시 방향으로 선택적으로 투과시킬 수 있다.
컬러 필터(CF) 및 제1 절연층(INS1) 상에는 제2 절연층(INS2)이 전면적으로 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 절연층(INS2)은 그 하부에 배치된 구성들에 의한 단차를 완화시키는 평탄화층일 수도 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(DD)는 발광 소자(LD) 상에 광 변환 패턴(LCP)을 배치하여 상기 광 변환 패턴(LCP)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
도 23 내지 도 25는 도 3의 EA 부분의 개략적인 확대 평면도들이다.
도 23 내지 도 25의 실시예들은 제1 및 제2 관통홀들(TH1, TH2)의 위치 등과 관련하여 서로 다른 실시예를 나타낸다. 제1 및 제2 관통홀들(TH1, TH2)은 다양한 위치로 배치될 수 있다.
도 23 내지 도 25에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 3, 도 23 내지 도 25를 참조하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 복수의 화소들(PXL)이 배치될 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다른 형태로 배열될 수도 있다. 화소들(PXL) 각각은 도 7을 참고하여 설명한 화소(PXL)일 수 있다.
표시 영역(DA)에는 제1 내지 제4 화소열들(C1, C2, C3, C4)이 제공될 수 있다.
제1 화소열(C1)에는 제2 방향(DR2)을 따라 배열되며 제1 데이터 라인(D1)에 공통으로 연결된 화소들(PXL)이 위치할 수 있다. 제1 화소열(C1)에 위치한 화소들(PXL)은 제1 스캔 라인(S1)과 제1 데이터 라인(D1)이 교차하는 영역에 위치한 하나의 화소(PXL) 및 제2 스캔 라인(S2)과 제1 데이터 라인(D1)이 교차하는 영역에 위치한 하나의 화소(PXL)를 포함할 수 있다. 여기서, 제1 데이터 라인(D1)은 대응하는 팬아웃 라인(FOL)과 전기적 및 물리적으로 연결될 수 있다. 상기 팬아웃 라인(FOL)은 비표시 영역(NDA)에 위치할 수 있다.
제2 화소열(C2)에는 제2 방향(DR2)을 따라 배열되며 제2 데이터 라인(D2)에 공통으로 연결된 화소들(PXL)이 위치할 수 있다. 제2 화소열(C2)에 위치한 화소들(PXL)은 제1 스캔 라인(S1)과 제2 데이터 라인(D2)이 교차하는 영역에 위치한 하나의 화소(PXL) 및 제2 스캔 라인(S2)과 제2 데이터 라인(D2)이 교차하는 영역에 위치한 하나의 화소(PXL)를 포함할 수 있다. 여기서, 제2 데이터 라인(D2)은 대응하는 팬아웃 라인(FOL)과 전기적 및 물리적으로 연결될 수 있다. 상기 팬아웃 라인(FOL)은 비표시 영역(NDA)에 위치할 수 있다.
제3 화소열(C3)에는 제2 방향(DR2)을 따라 배열되며 제3 데이터 라인(D3)에 공통으로 연결된 화소들(PXL)이 위치할 수 있다. 제3 화소열(C3)에 위치한 화소들(PXL)은 제1 스캔 라인(S1)과 제3 데이터 라인(D3)이 교차하는 영역에 위치한 하나의 화소(PXL) 및 제2 스캔 라인(S2)과 제3 데이터 라인(D3)이 교차하는 영역에 위치한 하나의 화소(PXL)를 포함할 수 있다. 여기서, 제3 데이터 라인(D3)은 대응하는 팬아웃 라인(FOL)과 전기적 및 물리적으로 연결될 수 있다. 상기 팬아웃 라인(FOL)은 비표시 영역(NDA)에 위치할 수 있다.
제4 화소열(C4)에는 제2 방향(DR2)을 따라 배열되며 제4 데이터 라인(D4)에 공통으로 연결된 화소들(PXL)이 위치할 수 있다. 제4 화소열(C4)에 위치한 화소들(PXL)은 제1 스캔 라인(S1)과 제4 데이터 라인(D4)이 교차하는 영역에 위치한 하나의 화소(PXL) 및 제2 스캔 라인(S2)과 제4 데이터 라인(D4)이 교차하는 영역에 위치한 하나의 화소(PXL)를 포함할 수 있다. 여기서, 제4 데이터 라인(D4)은 대응하는 팬아웃 라인(FOL)과 전기적 및 물리적으로 연결될 수 있다. 상기 팬아웃 라인(FOL)은 비표시 영역(NDA)에 위치할 수 있다.
제1 화소열(C1)에 위치한 화소들(PXL), 제2 화소열(C2)에 위치한 화소들(PXL), 제3 화소열(C3)에 위치한 화소들(PXL), 및 제4 화소열(C4)에 위치한 화소들(PXL) 각각은 발광 영역과 비발광 영역을 포함할 수 있다.
일 실시예에 있어서, 발광 소자(도 9의 "LD" 참고)의 본딩 결합 여부를 확인할 수 있는 모니터링 수단인 제1 및 제2 관통홀들(TH1, TH2)이 화소들(PXL)에 구비될 수 있다. 예를 들어, 제1 및 제2 관통홀들(TH1, TH2)은 도 23에 도시된 바와 같이 제1 화소열(C1)에 위치한 화소들(PXL), 제2 화소열(C2)에 위치한 화소들(PXL), 제3 화소열(C3)에 위치한 화소들(PXL), 및 제4 화소열(C4)에 위치한 화소들(PXL) 각각의 발광 영역에 위치할 수 있다. 즉, 표시 영역(DA)에 위치한 화소들(PXL) 각각은 제1 관통홀(TH1)과 제2 관통홀(TH2)을 포함할 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 관통홀들(TH1, TH2)은 표시 영역(DA)에 위치한 화소들(PXL) 중 일부에만 구비될 수도 있다. 일 예로, 제1 및 제2 관통홀들(TH1, TH2)은, 도 24에 도시된 바와 같이, 제1 방향(DR1)을 따라 표시 영역(DA)과 비표시 영역(NDA) 사이의 경계(BD)를 기준으로 홀수번째에 위치하는 화소들(PXL)에만 구비될 수 있다. 다시 말해, 제1 및 제2 관통홀들(TH1, TH2)은 제1 화소열(C1)에 위치한 화소들(PXL)과 제3 화소열(C3)에 위치한 화소들(PXL) 각각의 발광 영역에 위치할 수 있다. 또한, 다른 실시예에 따라 제1 및 제2 관통홀들(TH1, TH2)은, 제1 방향(DR1)을 따라 표시 영역(DA)과 비표시 영역(NDA) 사이의 경계(BD)를 기준으로 짝수번째에 위치하는 화소들(PXL)에만 구비될 수 있다. 다시 말해, 제1 및 제2 관통홀들(TH1, TH2)은 제2 화소열(C2)에 위치한 화소들(PXL)과 제4 화소열(C4)에 위치한 화소들(PXL) 각각의 발광 영역에 위치할 수 있다.
다른 실시예에 따라, 제1 및 제2 관통홀들(TH1, TH2)은 표시 영역(DA)에 배치된 화소들(PXL)에 불규칙적으로 배치될 수 있다. 예를 들어, 제1 및 제2 관통홀들(TH1, TH2)은 도 25에 도시된 바와 같이 표시 영역(DA)에 배치된 화소들(PXL) 중 일부의 화소들(PXL)에만 배치될 수 있다. 즉, 제1 및 제2 관통홀들(TH1, TH2)은 표시 영역(DA)에서 랜덤하게 배치될 수 있다.
일 실시예에 있어서, 제1 및 제2 관통홀들(TH1, TH2)은 표시 영역(DA)내에서 규칙적으로 위치하거나 불규칙적으로 위치할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 제1 및 제2 관통홀들(TH1, TH2)을 표시 영역(DA)에 제공된 모든 화소들(PXL)에 배치하거나 표시 영역(DA)에 제공된 일부의 화소들(PXL)에만 배치하여 기판(SUB)의 배면을 통하여 발광 소자(LD)의 본딩 결합 여부를 용이하게 확인하여 발광 소자(LD)의 본딩 불량을 신속하게 판단할 수 있다.
도 26은 도 3의 EA 부분의 개략적인 확대 평면도이고, 도 27은 도 26의 Ⅱ ~ Ⅱ'선 및 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 28은 발광 소자(LD)와 본딩 결합한 더미 화소(DPXL) 및 화소(PXL)를 개략적으로 도시한 것으로, 도 26의 Ⅱ ~ Ⅱ'선 및 Ⅲ ~ Ⅲ'선에 대응하는 단면도이다.
도 26 내지 도 28에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 3, 도 26 내지 도 28을 참조하면, 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 복수의 화소들(PXL)이 배치될 수 있고, 비표시 영역(NDA)에는 적어도 하나 이상의 더미 화소(DPXL)가 배치될 수 있다.
화소들(PXL) 각각은 도 7을 참고하여 설명한 화소(PXL)와 동일한 구조를 가지므로, 이에 대한 상세한 설명은 생략한다. 화소들(PXL) 각각은 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다. 화소 회로층(PCL)은 화소 회로(도 5의 "PXC" 참고), 제1 패드 전극(PDE1), 및 제2 패드 전극(PDE2)을 포함할 수 있다. 표시 소자층(DPL)은 제1 및 제2 패드 전극들(PDE1, PDE2)과 본딩 결합하는 발광 소자(LD)(또는 제1 발광 소자)를 포함할 수 있다.
더미 화소(DPXL)는 화소들(PXL)과 동일하거나 실질적으로 유사한 구조를 가질 수 있다. 일 실시예에 있어서, 화소들(PXL)과 더미 화소(DPXL)는 전기적으로 분리될 수 있다. 더미 화소(DPXL)는 비표시 영역(NDA)에서 고립된 형상으로 제공될 수 있다. 더미 화소(DPXL)는 제1 및 제2 더미 스캔 라인들(DS1, DS2)과 제1 및 제2 더미 데이터 라인들(DD1, DD2)이 교차하는 영역에 위치하는 복수개의 더미 화소들(DPXL)을 포함할 수 있다.
제1 및 제2 더미 스캔 라인들(DS1, DS2)은 표시 영역(DA)에 위치하는 제1 및 제2 스캔 라인들(S1, S2)과 동일한 공정으로 형성될 수 있다. 제1 및 제2 더미 데이터 라인들(DD1, DD2)은 표시 영역(DA)에 위치하는 제1 내지 제4 데이터 라인들(D1, D2, D3, D4)과 동일한 공정으로 형성될 수 있다. 더미 화소들(DPXL) 각각은 제1 더미 전원 배선(DPL1)을 포함할 수 있다. 제1 더미 전원 배선(DPL1)은 표시 영역(DA)에 위치하는 제1 전원 배선(PL1)과 동일한 공정으로 형성될 수 있다.
상술한 제1 및 제2 더미 스캔 라인들(DS1, DS2), 제1 및 제2 더미 데이터 라인들(DD1, DD2), 제1 더미 전원 배선(DPL1)은 더미 화소들(PXL)에 연결된 더미 신호 라인을 구성할 수 있다. 이러한 더미 신호 라인은 외부로부터 소정의 신호(또는 전압)가 인가되는 구성들과 전기적으로 분리되어 플로팅 상태를 유지할 수 있으며, 표시 영역(DA)에 위치한 화소들(PXL)에 영향을 미치지 않도록 상기 화소들(PXL)과 이격되게 배치될 수 있다.
더미 화소들(DPXL) 각각은 제1 더미 연결 배선(DCNL1), 제1 더미 패드 전극(DPDE1), 및 제2 더미 패드 전극(DPDE2)을 더 포함할 수 있다. 제1 더미 연결 배선(DCNL1)은 화소들(PXL) 각각의 제1 연결 배선(CNL1)과 동일한 공정으로 형성될 수 있다. 제1 및 제2 더미 패드 전극들(DPDE1, DPDE2)은 화소들(PXL) 각각의 제1 및 제2 패드 전극들(PDE1, PDE2)과 동일한 공정으로 형성될 수 있다.
일 실시예에 있어서, 발광 소자(LD)의 본딩 결합 여부를 확인할 수 있는 모니터링 수단인 제1 및 제2 관통홀들(TH1, TH2)이 더미 화소들(DPXL)에만 구비될 수 있다. 제1 및 제2 관통홀들(TH1, TH2)은 표시 영역(DA)에 제공된 화소들(PXL)에는 구비되지 않을 수 있다.
이 경우, 화소들(PXL) 각각의 제1 및 제2 패드 전극들(PDE1, PDE2)은 부분적으로 개구되지 않을 수 있다. 또한, 제1 패드 전극(PDE1)의 하부에 위치한 제1 연결 배선(CNL1)과 제2 패드 전극(PDE2)의 하부에 위치한 제1 전원 배선(PL1)도 부분적으로 개구되지 않을 수 있다.
더미 화소들(DPXL) 각각에서, 제1 관통홀(TH1)은 제1 더미 패드 전극(DPDE1) 및 제1 더미 연결 배선(DCNL1) 각각의 일 영역을 순차적으로 관통하여 구비될 수 있다. 더미 화소들(DPXL) 각각에서, 제2 관통홀(TH2)은 제2 더미 패드 전극(DPDE2) 및 제1 더미 전원 배선(DPL1) 각각의 일 영역을 순차적으로 관통하여 구비될 수 있다.
일 실시예에 있어서, 제1 및 제2 관통홀들(TH1, TH2)은 더미 화소들(DPXL) 각각에서 발광 소자(LD)(또는 제2 발광 소자)의 본딩 결합 위치에 대응하도록 형성될 수 있다. 더미 화소들(DPXL)에 배치된 제1 및 제2 관통홀들(TH1, TH2)을 이용하여 더미 화소들(DPXL) 각각에 구비된 발광 소자(LD)(또는 제2 발광 소자)의 본딩 여부를 확인함으로써 화소들(PXL) 각각에 구비된 발광 소자(LD)(또는 제1 발광 소자)의 본딩 여부를 간접적으로 확인할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판
LD: 발광 소자
PXL: 화소
PXA: 화소 영역
EMA: 발광 영역
NEMA: 비발광 영역
PCL: 화소 회로층
DPL: 표시 소자층
TH1, TH2: 제1 및 제2 관통홀
BUM1, BUM2: 제1 및 제2 범프 메탈
PDE1, PDE2: 제1 및 제2 패드 전극

Claims (20)

  1. 표시 영역과 비표시 영역을 포함한 기판; 및
    상기 표시 영역에 제공되며, 발광 영역과 화소 회로 영역을 구비한 화소를 포함하고,
    상기 화소는,
    상기 화소 회로 영역에 위치한 적어도 하나의 트랜지스터;
    상기 발광 영역에 위치하며, 상기 트랜지스터와 전기적으로 연결되고, 서로 이격된 제1 패드 전극과 제2 패드 전극;
    상기 제1 패드 전극의 일 영역을 관통하는 제1 관통홀;
    상기 제2 패드 전극의 일 영역을 관통하는 제2 관통홀; 및
    상기 발광 영역에 위치하며, 상기 제1 패드 전극과 전기적으로 연결되고 상기 제2 패드 전극과 전기적으로 연결되는 발광 소자를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는,
    제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함한 반도체 구조물;
    상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결된 제1 전극; 및
    상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결되고 상기 제1 전극과 이격된 제2 전극을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극과 상기 제1 패드 전극 사이에 위치하며, 상기 제1 패드 전극과 상기 발광 소자를 본딩 결합하는 제1 범프 메탈; 및
    상기 제2 전극과 상기 제2 패드 전극 사이에 위치하며, 상기 제2 패드 전극과 상기 발광 소자를 본딩 결합하는 제2 범프 메탈을 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 범프 메탈은 상기 제1 패드 전극과 직접 접촉하고, 상기 제2 범프 메탈은 상기 제2 패드 전극과 직접 접촉하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 제1 및 제2 범프 메탈들 각각의 폭은, 상기 제1 및 제2 관통홀들 각각의 폭보다 큰, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 범프 메탈은 상기 제1 관통홀 내부에 부분적으로 제공되고,
    상기 제2 범프 메탈은 상기 제2 관통홀 내부에 부분적으로 제공되는, 표시 장치.
  7. 제3 항에 있어서,
    상기 화소는 복수의 화소들을 포함하고,
    상기 복수의 화소들 각각이 상기 제1 및 제2 관통홀들을 포함하는, 표시 장치.
  8. 제3 항에 있어서,
    상기 화소는 복수의 화소들을 포함하고,
    상기 복수의 화소들 중 적어도 일부가 상기 제1 및 제2 관통홀들을 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 화소들 중 상기 표시 영역과 상기 비표시 영역 사이의 경계를 기준으로 홀수 번째에 위치한 화소들이 상기 제1 및 제2 관통홀들을 포함하는, 표시 장치.
  10. 제3 항에 있어서,
    상기 기판 상에 순차적으로 적층된 제1 내지 제3 절연층들;
    상기 제3 절연층과 상기 제1 패드 전극 사이에 제공되며 상기 제1 패드 전극과 전기적으로 연결된 연결 배선;
    상기 제3 절연층과 상기 제2 패드 전극 사이에 제공되며 상기 제2 패드 전극과 전기적으로 연결된 제1 전원 배선;
    상기 제2 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전원 배선; 및
    상기 제3 절연층 상에 제공된 도전 패턴을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 발광 영역에서 상기 연결 배선은 상기 제1 관통홀에 대응하는 일 영역이 제거되고,
    상기 발광 영역에서 상기 제1 전원 배선은 상기 제2 관통홀에 대응하는 일 영역이 제거되는, 표시 장치.
  12. 제10 항에 있어서,
    상기 도전 패턴은, 상기 제3 절연층을 사이에 두고 상기 제2 전원 배선과 중첩하여 스토리지 커패시터를 구성하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 스토리지 커패시터는,
    상기 제2 전원 배선과 일체로 형성된 제1 스토리지 전극; 및
    상기 도전 패턴과 일체로 형성된 제2 스토리지 전극을 포함하는, 표시 장치.
  14. 제3 항에 있어서,
    상기 화소는,
    상기 발광 영역과 대응되도록 상기 발광 소자 상부에 위치한 광 변환 패턴; 및
    상기 화소 회로 영역과 대응되도록 상기 트랜지스터 상부에 위치하며 상기 광 변환 패턴과 인접한 차광 패턴을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 광 변환 패턴은,
    상기 발광 소자에서 방출되는 제1 색의 광을 제2 색의 광으로 변환하는 컬러 변환층; 및
    상기 컬러 변환층 상부에 위치하며 상기 제2 색의 광을 선택적으로 투과시키는 컬러 필터를 포함하는, 표시 장치.
  16. 제3 항에 있어서,
    상기 발광 영역과 상기 화소 회로 영역에 걸쳐 제공되며, 상기 발광 소자를 커버하는 커버층을 더 포함하는, 표시 장치.
  17. 표시 영역과 비표시 영역을 포함한 기판;
    상기 표시 영역에 제공되며, 발광 영역과 화소 회로 영역을 구비한 화소; 및
    상기 비표시 영역에 제공되며 상기 화소와 이격된 더미 화소를 포함하고,
    상기 더미 화소는,
    서로 이격된 제1 더미 패드 전극과 제2 더미 패드 전극;
    상기 제1 더미 패드 전극의 일 영역을 관통하는 제1 관통홀;
    상기 제2 더미 패드 전극의 일 영역을 관통하는 제2 관통홀; 및
    상기 제1 관통홀을 통하여 상기 제1 더미 패드 전극과 접촉하는 제1 범프 메탈 및 상기 제2 관통홀을 통하여 상기 제2 더미 패드 전극과 접촉하는 제2 범프 메탈을 포함한 제1 발광 소자를 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 화소는,
    상기 화소 회로 영역에 위치한 적어도 하나의 트랜지스터;
    상기 발광 영역에 위치하며, 상기 트랜지스터와 전기적으로 연결되고, 서로 이격된 제1 패드 전극과 제2 패드 전극;
    상기 제1 및 제2 패드 전극들 상에 위치하며, 상기 제1 패드 전극의 일부와 상기 제2 패드 전극의 일부를 노출하도록 부분적으로 개구된 절연층; 및
    상기 발광 영역에 위치하며, 노출된 상기 제1 패드 전극과 접촉하고, 노출된 상기 제2 패드 전극과 접촉하는 제2 발광 소자를 포함하는, 표시 장치.
  19. 기판을 제공하는 단계;
    상기 기판 상에 적어도 하나의 트랜지스터를 형성하는 단계;
    상기 트랜지스터 상에 상기 트랜지스터와 전기적으로 연결된 연결 배선 및 전원 배선을 형성하되, 상기 연결 배선의 일 영역을 관통하는 제1 관통홀 및 상기 전원 배선의 일 영역을 관통하는 제2 관통홀을 형성하는 단계;
    상기 전원 배선의 일 영역과 상기 연결 배선의 일 영역을 노출하도록 부분적으로 개구된 절연층을 형성하는 단계;
    상기 절연층 상에 상기 제1 관통홀에 대응하는 일 영역이 개구된 제1 패드 전극과 상기 제2 관통홀에 대응되는 일 영역이 개구된 제2 패드 전극을 형성하는 단계; 및
    적어도 하나의 발광 소자가 전사된 전사기재를 상기 기판 상부에 배치하여 상기 발광 소자와 상기 제1 및 제2 패드 전극들 각각을 본딩 결합하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 발광 소자는,
    제1 반도체층, 상기 제1 반도체층 상에 제공된 활성층; 및 상기 활성층 상에 제공된 제2 반도체층을 포함한 반도체 구조물;
    상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 하나의 반도체층과 전기적으로 연결된 제1 전극; 및
    상기 반도체 구조물 상에 위치하며, 상기 제1 및 제2 반도체층들 중 나머지 반도체층과 전기적으로 연결되고 상기 제1 전극과 이격된 제2 전극을 포함하고,
    상기 발광 소자는 상기 제1 전극과 상기 제1 패드 전극 사이에 위치한 제1 범프 메탈 및 상기 제2 전극과 상기 제2 패드 전극 사이에 위치한 제2 범프 메탈을 통하여 상기 트랜지스터와 전기적으로 연결되는, 표시 장치의 제조 방법.
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