KR20220131635A - 반도체 패키지 - Google Patents

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KR20220131635A
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KR
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semiconductor chip
underfill
semiconductor
circuit board
semiconductor chips
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박성우
남수현
송현정
윤민승
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삼성전자주식회사
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83868—Infrared [IR] curing
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    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83871—Visible light curing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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Abstract

본 발명의 일 실시예는, 복수의 제1 및 제2 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 및 제2 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제1 상부 패드에 연결되는 제1 반도체 칩; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제2 상부 패드에 연결되고, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 제2 반도체 칩; 상기 제1 및 제2 반도체 칩들의 하면들과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필; 상기 제1 및 제2 반도체 칩들의 측면들 상에 적용된 표면 개질층 - 상기 표면 개질층의 표면에 대한 상기 언더필의 젖음성은 상기 제1 및 제2 반도체 칩의 측면들에 대한 상기 언더필의 젖음성보다 작음 - ; 및 상기 회로 기판의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩들을 둘러싸는 몰딩 부재;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 칩을 구비한 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화, 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 단일한 인터포저 또는 패키지 기판에 복수의 반도체 칩들을 실장하는 방식으로 패키지를 제조하고 있다. 반도체 패키지를 구성하는 개개의 구성 요소들간의 열팽창 계수(coefficient of thermal expansion; CTE) 차이로 인하여 반도체 패키지가 휘는 워피지 현상이 발생할 수 있으며, 반도체 패키지의 워피지를 개선할 수 있는 기술이 요구되고 있다.
본 발명의 기술적 사상은 워피지(warpage)를 개선할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 일 실시예는, 복수의 제1 및 제2 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 및 제2 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제1 상부 패드에 연결되는 제1 반도체 칩; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제2 상부 패드에 연결되고, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 제2 반도체 칩; 상기 제1 및 제2 반도체 칩들의 하면들과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필; 상기 제1 및 제2 반도체 칩들의 측면들 상에 적용된 표면 개질층 - 상기 표면 개질층의 표면에 대한 상기 언더필의 젖음성은 상기 제1 및 제2 반도체 칩의 측면들에 대한 상기 언더필의 젖음성보다 작음 - ; 및 상기 회로 기판의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩들을 둘러싸는 몰딩 부재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 복수의 제1 및 제2 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 및 제2 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제1 상부 패드에 연결되는 제1 반도체 칩; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제2 상부 패드에 연결되고, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 제2 반도체 칩; 상기 제1 및 제2 반도체 칩들의 측면들 상에 적용된 표면 개질층; 상기 제1 및 제2 반도체 칩들의 하면들과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필 - 상기 연장된 부분의 상단 높이는 상기 제1 반도체 칩의 실장 높이의 40% 이하임 - ; 및 상기 회로 기판의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩들을 둘러싸며, 상기 제1 및 제2 반도체 칩들의 상면들과 실질적으로 평탄한 상면을 갖는 몰딩 부재;를 포함하는 반도체 패키지를 제공한다.
본 발명의 일 실시예는, 복수의 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판; 상기 회로 기판의 제1 면에 배치되며, 상기 복수의 상부 패드에 연결되는 반도체 칩; 상기 회로 기판의 제1 면에 배치되며, 상기 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 더미 칩; 상기 반도체 칩의 하면과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 반도체 칩과 상기 더미 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필; 상기 반도체 칩의 측면 및 상기 더미 칩의 측면 상에 각각 적용된 표면 개질층 - 상기 표면 개질층의 표면에 대한 상기 언더필의 젖음성은 상기 반도체 칩 및 상기 더미 칩의 측면에 대한 상기 언더필의 젖음성보다 작음 - ; 및 상기 회로 기판의 제1 면에 배치되며 상기 반도체 칩과 더미 칩을 둘러싸는 몰딩 부재;를 포함하는 반도체 패키지.를 제공한다.
상술된 실시예에 따르면, 반도체 칩 및 더미 칩의 표면에 대한 언더필의 젖음성을 낮출 수 있는 표면 개질층을 상기 칩들의 적어도 측면에 적용함으로써 반도체 칩들 사이 및/또는 반도체 칩 및 더미 칩 사이에서의 언더필 상승을 억제할 수 있다. 상기 칩들의 측면을 따라 상승된 언더필 부분으로 인한 반도체 패키지의 워피지를 크게 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다.
도 2는 도 1에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
도 3은 도 2에 도시된 반도체 패키지의 "A" 부분을 확대하여 나타낸 단면도이다.
도 4는 언더필 물질의 젖음성의 변화를 접촉각으로 나타내는 개략도들이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 패키지에 채용된 반도체 칩의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다.
도 8은 도 7에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이다.
도 10a 및 도 10b는 도 9에 도시된 반도체 패키지를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 측단면도들이다.
도 11은 도 9에 도시된 반도체 패키지를 Ⅱ-Ⅱ'로 절개하여 본 측단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이며, 도 2는 도 1에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 및 제2 면을 갖는 회로 기판(110)과, 상기 회로 기판(110)의 제1 면(110A)에 배치된 제1 반도체 칩(120) 및 제2 반도체 칩(130)과, 상기 회로 기판(110)의 제1 면(110A)과 상기 제1 및 제2 반도체 칩(120,130) 사이에 위치한 언더필(160)과, 상기 제 및 제2 반도체 칩(120,130)을 덮는 몰딩 부재(180)를 포함한다.
본 실시예에 채용된 회로 기판(110)은, 기재(111)에 형성된 배선 회로(114)와, 제1 및 제2 면(110A,110B)에 각각 배치되며 배선 회로(114)에 의해 연결된 복수의 상부 패드(112) 및 복수의 하부 패드(113)를 포함할 수 있다. 도 1에는, 배선회로(114)는 기재(111)의 일부 영역에만 점선으로 표시하였으나, 다른 영역에도 각각 상부 및 하부 패드(112,113)에 관련된 배선 회로(114)가 존재하는 것으로 이해할 수 있다. 일부 실시예에서, 제1 반도체 칩(120)은 로직(logic) 칩을 포함할 수 있다. 예를 들어, 제1 반도체 칩(120)은 로직 소자(logic device)를 포함하는 컨트롤러(controller) 또는 마이크로프로세서(microprocessor)를 포함할 수 있다. 일부 실시예에서, 제2 반도체 칩(130)은, 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)과 같은 메모리 칩을 포함할 수 있다. 예를 들어, 제2 반도체 칩(130)은 TSV 구조로 연결된 메모리 스택으로 이루어진 HBD(high-band memory) 칩일 수 있다.
일부 실시예에서, 상기 회로 기판(110)은 인터포저(110)이며, 기재(111)는 실리콘 기판일 수 있다. 다른 예에서, 상기 회로 기판(110)은 인쇄회로기판(PCB)일 수 있다.
회로 기판(110)의 제2 면(110B)에 위치한 복수의 하부 패드(113) 상에는 외부 단자(115)가 제공될 수 있다. 예를 들어, 외부 단자(115)는 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu) 또는 비스무스(Bi) 중 적어도 하나의 금속 또는 그 합금을 포함할 수 있다.
제1 및 제2 반도체 칩(120,130)은 각각 회로 기판(110)의 제1 면(110A)을 마주 보는 활성면과 그 반대에 위치한 비활성면(즉, 상면(120T,130T))을 가질 수 있다. 상기 제1 및 제2 반도체 칩(120,130)은 각각 활성면에 배치된 복수의 접속 전극(122,132)을 포함할 수 있다. 제1 반도체 칩(120)의 접속 전극(122)은 연결 범프(116)에 의해 회로 기판(110)의 제1 상부 패드(112a)에 연결되며, 제2 반도체 칩(130)의 접속 전극(132)은 연결 범프(116)에 의해 회로 기판(110)의 제2 상부 패드(112b)에 연결될 수 있다.
언더필(160)은 상기 회로 기판(110)의 제1 면(110A)과 상기 제1 및 제2 반도체 칩(120,130) 사이에 배치될 수 있다. 언더필(160)은 복수의 연결 범프(160) 사이의 공간을 채울 수 있다. 언더필(160)은 복수의 상부 패드(112), 복수의 연결 범프(116), 및 제1 및 제2 반도체 칩(120)의 활성면을 외부로부터 보호할 수 있다. 예를 들어, 언더필(160)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.
몰딩 부재(180)는 회로 기판(110)의 제1 면(110A)에 배치되어 제1 및 제2 반도체 칩(120,130)을 둘러싸는 구조로 제공될 수 있다. 몰딩 부재(180)는 언더필(160)과 유사한 절연성 고분자 물질을 포함할 수 있으나, 언더필(160)은 상대적으로 작은 공간이 효과적으로 채워지하도록 상대적으로 높은 유동성을 가질 수 있다. 언더필(160)의 모듈러스는 몰딩 부재(180)의 모듈러스보다 낮을 수 있다. 특정 예에서, 언더필(160)은 몰딩 부재(180)와 동일하거나 유사한 절연성 고분자 물질을 포함하며, 필러의 종류 및 첨가량을 조절함으로써 몰딩 부재(180)의 모듈러스보다 낮은 모듈러스를 가질 수 있다. 일부 실시예에서, 언더필(161)의 열팽창계수는 상기 몰딩 부재(180)의 열팽창계수보다 높을 수 있다.
도 1에 도시된 바와 같이, 언더필(160)은 상기 회로 기판(110)의 제1 면(110A)과 상기 제1 및 제2 반도체 칩(120,130) 사이를 충분히 채우기 위해서, 그 사이의 부분(160A)으로부터 제1 및 제2 반도체 칩(120,130) 사이의 공간(S)으로 제1 및 제2 반도체 칩(120,130)의 측면을 따라 연장된 부분(160B)을 가질 수 있다. 이러한 연장된 부분(160B)은 반도체 패키지(100)의 워피지에 결정적인 영향을 줄 수 있다.
제1 및 제2 반도체 칩들(120,130) 사이의 공간(S)은 워피지를 야기하는 변곡점으로 작용할 수 있다. 특히, 언더필(160)은 상대적으로 낮은 모듈러스를 가지므로 칩간의 공간(S)에서 연장된 부분(160B)이 높아질수록 워피지는 더 심각하게 발생될 수 있다.
제1 및 제2 반도체 칩(120,130) 사이의 공간(S)을 정의하는 갭(G)이 작아질수록 워피지가 개선될 수 있으나, 갭(G)이 줄어들수록 모세관 힘이 증가하여 언더필(160)의 연장된 부분(160B)이 상기 공간(S)에 높게 상승될 수 있다는 문제가 있다. 따라서, 워피지를 개선하기 위해서, 갭(G)을 줄이면서도 언더필(160)의 연장된 부분(160B)의 상승을 억제하는 방안이 요구된다. 공간(S)에서 언더필(160)의 연장된 부분(160B)이 낮아지면 그 나머지 공간은 언더필(160)보다 강성이 큰 몰딩 부재(180)에 채워지므로, 제1 및 제2 반도체 칩(120,130) 사이의 공간(S)에서 발생되는 워피지 문제를 저감시킬 수 있다.
도 2 및 도 3을 참조하면, 제1 및 제2 반도체 칩(120,130)은 각각의 측면들(120S,130S) 상에 적용된 표면 개질층(140)을 포함할 수 있다. 표면 개질층(140)은 제1 및 제2 반도체 칩(120,130)의 측면들(120S,130S)에서의 언더필(160)의 젖음성(wettability)을 낮추는 역할을 한다. 구체적으로, 상기 표면 개질층(140)의 표면에 대한 상기 언더필(160)의 젖음성은 상기 제1 및 제2 반도체 칩(120,130)의 바디(예, 실리콘 물질)의 측면들(120S,130S)에 대한 상기 언더필(160)의 젖음성보다 작을 수 있다.
제1 및 제2 반도체 칩(120,130) 사이의 공간(S)에서 경화 전의 언더필(160)의 연장된 부분(160B)은 표면 장력에 따라 더 크게 상승될 수 있다. 본 실시예에 채용된 표면 개질층(140)은 제1 및 제2 반도체 칩(120,130)의 측면들(120S,130S) 상에서의 언더필(160)의 젖음성을 낮춤으로써 분자간의 인력을 낮출 수 있으며, 그 결과, 상대적으로 낮은 표면 장력으로 인해 연장된 부분(160B)의 높이(h)를 낮추고, 워피지를 개선할 수 있다.
언더필(160)의 연장된 부분(160B)의 상단 높이(h)는 제1 반도체 칩(120)(또는 제2 반도체 칩(130))의 실장 높이(H)의 40% 이하일 수 있다. 일부 실시예에서, 언더필(160)의 연장된 부분(160B)의 상단 높이(h)는 제1 반도체 칩(120)(또는 제2 반도체 칩(130))의 실장 높이(H)의 30% 이하일 수 있다. 본 실시예와 달리, 제1 반도체 칩(120)은 제2 반도체 칩(130)과 실질적으로 동일한 실장 높이(H)를 갖지 않은 경우에, 상대적으로 높은 반도체 칩의 실장 높이가 기준이 될 수 있다.
다른 관점에서, 제1 반도체 칩(120)의 측면에서 상기 언더필(160)의 연장된 부분(160B)에 의해 덮이는 하단 영역의 폭(t)은 상기 제1 반도체 칩의 두께(T)의 35% 이하일 수 있다. 예를 들어, 상기 하단 영역의 폭(t)은 250㎛ 이하일 수 있다. 본 실시예에서, 제1 및 제2 반도체 칩(120,130)의 두께(T)는 실장 높이(H)에서 본딩 구조의 높이(MH)(예, 30㎛∼50㎛)를 제외한 것으로 이해될 수 있다. 일부 실시예에서, 제1 반도체 칩(120)의 측면에서 상기 언더필(160)의 연장된 부분(160B)에 의해 덮이는 하단 영역의 폭(t)은 2∼30% 범위일 수 있다. 예를 들어, 상기 하단 영역의 폭(t)은 10㎛∼200㎛ 범위일 수 있다.
도 4a 및 도 4b는 언더필 물질(UF)의 젖음성의 변화를 접촉각으로 나타내는 개략도들이다. 이러한 언더필 물질은 물과 유사한 거동을 할 수 있다.
도 4a를 참조하면, 언더필(UF)은 반도체 칩(예, 실리콘(Si))의 표면에서의 제1 접촉각(θ1)을 갖는 반면에, 도 4b를 참조하면, 표면 개질층(140)의 표면에서의 언더필(UF)은 제1 접촉각(θ1)보다 큰 제2 접촉각(θ2)을 가질 수 있다. 실제 접촉각의 크기는 적용되는 언더필 물질에 따라 차이가 있을 수 있으나, 표면 개질층(140)의 도입을 통하여 접촉각이 커짐(또는 젖음성을 낮춰짐)으로써 제1 및 제2 반도체 칩들(120,130) 사이의 공간(S)에서의 언더필(160) 상승을 효과적으로 억제할 수 있다.
언더필(160)의 상승을 억제하는 충분한 효과를 위해서, 표면 개질층(140)은 초소수성(superhydrophobic) 표면을 제공하는 물질이 사용될 수 있다. 이러한 초소수성 표면은 물 접촉각(water contact angle) 기준으로 표현될 수 있으며, 물 접촉각이 150°이상인 젖음성을 갖는 것으로 정의될 수 있다.
일부 실시예에서, 상기 표면 개질층(140)은 폴리머 코팅층을 포함할 수 있다. 표면 개질층(140)으로는, 폴리이미드, 벤조시클로부텐(benzocyclobutene), 플루오로알킬실란(fluoroalkylsilanes), 폴리테트라 플루오로에틸렌(PTFE), 알킬 케텐 이량체(Alkyl-ketene Dimers), 폴리아킬피롤(Poly(alkylpyrrole)) 중 적어도 하나로 사용될 수 있다. 접촉각의 관점에서, 플루오로알킬실란 및 폴리테트라 플루오로에틸렌(PTFE)의 접촉각은 약 165°이며, 알킬 케텐 이량체 및 폴리아킬피롤은 각각 약 174°및 약 154°이므로, 이러한 물질인 표면 개질층(140)은 언더필(160)의 젖음성을 크게 낮출 수 있다.
본 실시예에 채용가능한 표면 개질층(140)은 폴리머 코팅에 한정되지 않으며, 다른 실시예에서 카본 나노튜브(약 165°)와 개질된 실리카(modified silica, 165°)와 같은 다른 물질을 포함할 수도 있다.
표면 개질층(140)은 이에 한정되지 않으나, 예를 들어 0.1㎛∼5㎛의 두께를 가질 수 있다. 표면 개질층(140)의 표면은 상기 제1 및 제2 반도체 칩들(120,130)의 측면들(120S,130S)의 표면 거칠기보다 작은 표면 거칠기를 가질 수 있다. 예를 들어, 제1 및 제2 반도체 칩(120,130)의 측면들(120S,130S)은 절단 공정(예, 보쉬 (boschs) 방식의 플라즈마 식각)에 의해 다소 거친 표면을 가질 수 있으나(도 5b 참조), 표면 개질층(140) 형성에 의해 최종 표면의 거칠기가 다소 완화될 수 있다(도 5c 참조). 이러한 표면 거칠기의 감소로 인해, 언더필(160)과의 실질적인 접촉 면적이 감소되므로 표면 장력으로 인한 언더필(160)의 상승이 부가적으로 억제될 수 있다.
도 2에 도시된 바와 같이, 제1 및 제2 반도체 칩들(120,130)은 실질적으로 동일한 실장 높이를 가질 수 있다. 상기 제1 및 제2 반도체 칩들(120,130)은 상기 몰딩 부재(180)의 상면(180T)과 실질적으로 평탄한 상면(120T,130T)을 가질 수 있다. 상기 표면 개질층(140)은 제1 및 제2 반도체 칩들(120,130)의 측면들(120S,130S)에 제공되며, 제1 및 제2 반도체 칩들(120,130)의 상기 상면들(120T,130T) 상에는 존재하지 않을 수 있다. 본 실시예에서, 제1 및 제2 반도체 칩들(120,130)의 평탄한 상면(120T,130T)은 평탄화 공정에 의해 얻어질 수 있다. 예를 들어, 이러한 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정, 에치백(etch-back) 공정 또는 이들의 조합을 포함할 수 있다. 평탄화 후에, 제1 및 제2 반도체 칩들의 상면(120T,130T)에 위치한 표면 개질층 부분은 제거되고, 그 결과 표면 개질층(140)은 상기 측면(120S,130S)에만 위치할 수 있다(도 6d 참조).
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 패키지에 채용된 반도체 칩의 제조방법을 설명하기 위한 주요 공정별 단면도들이며, 도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 5a를 참조하면, 복수의 제1 반도체 칩(120)들을 포함하는 반도체 웨이퍼(120W)를 준비한다. 반도체 웨이퍼(120W)는 스크라이브 레인(SL)을 따라 복수의 제1 반도체 칩(120)으로 구분될 수 있다. 반도체 웨이퍼(120)의 하면은 디바이스층이 형성된 활성면일 수 있다 반도체 웨이퍼(120)의 하면 상에 접속 패드(122)가 배치되고, 접속 패드(122) 상에 각각 연결 범프(116)가 배치될 수 있다. 연결 범프(116)를 구성하는 도전성 물질은 전기 도금 공정에 의하여 순차적으로 형성된 필라 구조 및 솔더층을 포함할 수 있다. 이어, 리플로우 공정을 수행하여 볼록한 형상을 갖는 연결 범프(116)를 형성할 수 있다
이어, 도 5b를 참조하면, 연결 범프(116)가 형성된 반도체 웨이퍼(120W)를 캐리어 기판(200)에 부착하고, 스크라이브 라인(SL)에 따라 복수의 제1 반도체 칩(120)이 얻어지도록 절단 공정을 수행할 수 있다.
캐리어 기판(200)은 지지 기판(210)과 상기 지지 기판(210) 상에 배치된 접착 물질층(220)을 포함할 수 있다. 반도체 웨이퍼(120W)는 연결 범프(116)가 캐리어 기판(200)을 향하도록 접착 물질층(220)에 부착될 수 있다. 연결 범프(116)는 접착 물질층(220)에 의하여 감싸지고 후속 공정에서 보호될 수 있다. 반도체 기판(120W)의 하면 중 연결 범프(116)가 형성되지 않은 부분은 접착 물질층(220)과 접할 수 있다.
개별화(singulated)된 제1 반도체 칩(120)의 측면들(120S)은 다소 거친 표면을 가질 수 있다. 예를 들어, 보쉬 방식의 플라즈마 식각을 이용한 공정을 이용할 경우에, 주기적인 요철형상을 가지므로, 상기 측면들(120S)은 큰 표면 거칠기를 가질 수 있다.
다음으로, 도 5c를 참조하면, 복수의 제1 반도체 칩(120)의 노출된 표면에 표면 개질층(12)을 형성할 수 있다.
제1 반도체 칩(120)의 측면들(120S) 및 상면들(120T) 상에 표면 개질층(140)이 컨포멀하게 형성될 수 있다. 표면 개질층(140)은 반도체 표면들에서의 언더필의 젖음성을 낮출 수 있는 물질로 형성될 수 있다. 이러한 표면 개질층은 이에 한정되지 않으나, 초수수성을 갖는 물질로 형성될 수 있으며, 특정 실시예에서, 폴리머 코팅층이 사용될 수 있다. 일부 실시예에서, 표면 개질층(140)의 물질막은 반응 가스에 플라즈마를 발생시켜 플라즈마 분위기에서 컨포멀하게 증착될 수 있다. 예를 들어, 표면 개질층(160)의 형성공정은 리모트 플라즈마(Remote plasma CVD) 방식, 마이크로웨이브 플라즈마(Microwave plasma CVD)방식, ICP(inductively coupled plasma) 방식의 플라즈마 증착 설비를 이용하여 수행될 수 있다.
한편, 표면 개질층(140)은 제1 반도체 칩(120)의 거친 측면(특히, 절단된 측면)을 다소 완화시켜 덜 거친 표면을 제공할 수 있다. 이러한 표면 거칠기의 감소로 인해, 언더필(160)과의 실질적인 접촉 면적을 감소시켜 표면 장력으로 인한 언더필(160)의 상승을 다소 억제시킬 수 있다.
이어, 도 5d를 참조하면, 제1 반도체 칩(120)을 개별적으로 픽업하고, 도 6a에 도시된 바와 같이, 각각의 제1 반도체 칩(120)을 회로 기판(110)으로 이송하여 상부 패드(112)에 연결되도록 회로 기판(110) 상에 탑재할 수 있다. 도 5a 내지 도 5d의 공정들과 유사한 방식으로 표면 개질층(140)을 갖는 제2 반도체 칩(130)을 마련하고, 도 1에 도시된 반도체 패키지(100)와 유사하게, 회로 기판(110) 상에서 상기 제1 반도체 칩(120)과 인접한 영역에 상부 패드(112)에 연결되도록 제2 반도체 칩(130)을 탑재할 수 있다.
다음으로, 도 6b를 참조하면, 제1 및 제2 반도체 칩들(120,130)의 하면과 회로 기판(110)의 상면(110A) 사이의 공간이 충전되도록 언더필(160)을 형성할 수 있다.
제1 및 제2 반도체 칩(120,130) 사이의 공간(S)에서 경화 전의 언더필(160)의 연장된 부분(160B)은 표면 장력에 의해 제1 및 제2 반도체 칩(120,130)의 측면들을 따라 상승될 수 있다. 본 실시예에 채용된 표면 개질층(160)은 제1 및 제2 반도체 칩(120,130)의 측면들(120S,130S) 상에서의 언더필(160)의 젖음성을 낮춤으로써 연장된 부분(160B)의 높이(h)를 낮출 수 있으며, 그 결과 워피지를 개선할 수 있다.
이어, 도 6c를 참조하면, 제1 및 제2 반도체 칩들(120,130)을 덮는 몰딩 부재(180)를 형성할 수 있다. 본 공정에서 몰딩 부재(180)는 제1 및 제2 반도체 칩들(120,130)의 측면 및 상면을 덮도록 형성될 수 있다.
다음으로, 도 6d를 참조하면, 제1 및 제2 반도체 칩들(120,130)의 상면(120T,130T)이 노출되도록 평탄화 공정을 수행할 수 있다.
이러한 평탄화 공정을 통해서., 제1 및 제2 반도체 칩들(120,130)은 실질적으로 동일한 실장 높이를 가질 수 있으며, 몰딩 부재(180)의 상면(180T)과 실질적으로 평탄한 상면(120T,130T)을 가질 수 있다. 한편, 본 평탄환 공정 후에. 표면 개질층(140)은 제1 및 제2 반도체 칩들(120,130)의 측면들(120S,130S)에만 제공되며, 제1 및 제2 반도체 칩들(120,130)의 상기 상면들(120T,130T) 상에는 존재하지 않을 수 있다. 예를 들어, 이러한 평탄화 공정은 화학적 기계적 연마 공정, 에치백 공정 또는 이들의 조합이 이용될 수 있다. 이어, 패키지를 위한 절단 공정 후에, 도 6d의 결과물은 제1 및 제2 반도체 칩들(120,130)을 포함하는 반도체 패키지)들로 분리함으로써 도 1에 도시된 반도체 패키지(100)를 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이며, 도 8는 도 7에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
도 7 및 도 8을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 제1 반도체 칩(120)의 양측에 2개의 제2 반도체 칩(130A,130B)이 배치된 점과, 방열판을 더 포함하는 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조할 수 있다.
본 실시예에서, 회로 기판(110) 상에서 상기 제2 반도체 칩(130A,130B)은 제1 반도체 칩(120)의 양 측에 배치될 수 있다. 언더필(160)은 제1 반도체 칩(120) 및 제2 반도체 칩들(130A,130B)과, 회로 기판(110)의 제1 면(110A) 사이의 공간(1,S2)을 채우는 주된 부분(160A)과, 각 공간(S1,S2)으로부터 외부로 유출되어 제1 반도체 칩(120)과 제2 반도체 칩(130A,130B)의 마주하는 측면들에 따라 연장된 부분(160B)을 가질 수 있다.
제1 및 제2 반도체 칩(120,130A,130B)의 각각의 측면들(120S,130S) 상에 적용된 표면 개질층(140)에 의해 언더필(160)의 연장된 부분들(160B)은 상기 제1 반도체 칩(120)과 제2 반도체 칩(130A,130B) 사이의 공간(S1,S2)에서 비교적 낮게 유지될 수 있다. 몰딩 부재(180)는 상기 언더필(160)의 연장된 부분(160B)을 덮을 수 있다.
본 실시예에 채용된 표면 개질층(140)은 제1 및 제2 반도체 칩(120,130A,130B)의 측면들(120S,130S)에서의 언더필(160)의 젖음성을 낮춤으로써 경화 전의 언더필(160)의 상승 요인인 표면 장력을 낮출 수 있으며, 그 결과, 연장된 부분(160B)의 높이를 비교적 낮게 유지할 수 있다. 연장된 부분(160B)의 상단 높이는 제1 반도체 칩(120)(또는 제2 반도체 칩(130A,130B))의 실장 높이의 40% 이하일 수 있다. 다른 관점에서, 상기 언더필(160)의 연장된 부분(160B)에 의해 덮이는 하단 영역의 폭은 상기 제1 반도체 칩의 두께의 35% 이하일 수 있다. 일부 실시예에서, 상기 언더필(160)의 연장된 부분(160B)에 의해 덮이는 하단 영역의 폭은 2∼30% 범위일 수 있다.
일부 실시예에서, 표면 개질층(140)은 폴리머 코팅층을 포함할 수 있다. 예를 들어, 표면 개질층(140)은, 폴리이미드, 벤조시클로부텐, 플루오로알킬실란, 폴리테트라 플루오로에틸렌(PTFE), 알킬 케텐 이량체, 폴리아킬피롤 중 적어도 하나로 사용될 수 있다. 다른 실시예에서, 표면 개질층(140)은, 카본 나노튜브(약 165°)와 개질된 실리카(modified silica, 165°) 중 적어도 하나일 수 있다.
이와 같이, 언더필(160)의 젖음성을 낮추는 표면 개질층(140)을 도입함으로써 제1 반도체 칩(120)과 제2 반도체 칩(130A,130B)의 인접한 측면들을 따라 상승되는 언더필(160)을 낮추고, 이로 인한 변형(즉, 워피지)를 크게 완화시킬 수 있다.
본 실시예에 따른 반도체 패키지(100A)은 반도체 패키지(100A)의 상면에 배치되는 방열판(190)을 더 포함할 수 있다. 본 실시예에서, 방열판(190)은 접합 부재(175)에 의해 반도체 패키지(100A)의 상면에 부착될 수 있다. 반도체 패키지(100A)의 상면에는 제1 및 제2 반도체 칩들(120,130A,130B)의 상면(120T,130T)이 노출되며, 이러한 제1 및 제2 반도체 칩들(120,130A,130B)의 상면(120T,130T)은 몰딩 부재(180)의 상면(180T)과 실질적으로 평탄한 상면을 가질 수 있다. 상기 방열판(190)은 제1 및 제2 반도체 칩들(120,130A,130B)에서 발생된 열을 효과적으로 방출시킬 수 있다.
예를 들어, 방열판(190)은 금속 또는 세라믹과 같이 열전도율이 우수한 물질을 포함할 수 있다. 특정 실시예에서, 방열판(190)는 열매개 물질(thermal interface material; TIM)을 포함한 구조물일 수 있다. 예를 들어, 접합 부재(175)로는, NCF, ACF, UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제 및 초음파 경화형 접착제, NCP 등이 사용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 상부 평면도이고, 도 10a 및 도 10b는 도 9에 도시된 반도체 패키지를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 측단면도들이며, 도 11는 도 9에 도시된 반도체 패키지를 Ⅱ-Ⅱ'로 절개하여 본 측단면도들이다.
도 9, 도 10a, 도 10b 및 도11을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 제1 반도체 칩(120)과 복수의 제2 반도체 칩(130A,130B,130C,130D)과 함께 2개의 더미 칩(150A,150B)을 채용한 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는, 제1 반도체 칩(120)과, 그 주위에 배치된 4개의 제2 반도체 칩(130A,130B,130C,130D)을 포함할 수 있다. 도 9에 도시된 바와 같이, 4개의 제2 반도체 칩(130A,130B,130C,130D)은 제1 반도체 칩(120)의 대향하는 측면들 각각에 인접하게 2개씩 배치될 수 있다. 제2 반도체 칩(130A,130B,130C,130D) 각각의 접속 전극(132)은 제1 반도체 칩(120)과 유사하게, 연결 범프(116)에 의해 회로 기판(110)의 상부 패드(112)에 접속될 수 있다.
2개의 더미 칩(150A,150B)은 각각 제1 반도체 칩(120)의 상기 양 측면에서 2개의 제2 반도체 칩들(130A,130B, 및 130C,130D) 사이에 배치될 수 있다. 더미 칩(150A,150B)은 회로 기판(110)과 접합층(118)에 의해 접합될 수 있다. 도 9에 도시된 바와 같이, 더미 칩(150A,150B)의 일 측면은 2개의 제2 반도체 칩(130A,130D, 및 130B,130C)의 일 측면과 함께, 상기 제1 반도체 칩(120)의 일 측면과 마주할 수 있다. 제1 반도체 칩(120)과 제2 반도체 칩들(130A,130D, 및 130B,130C)의 마주하는 측면들 사이의 제1 공간(S1,S2)과, 제1 반도체 칩(120)과 더미 칩(150A,150B)의 마주하는 측면들 사이의 제2 공간(S1',S2')을 가질 수 있으며, 제1 및 제2 공간들(S1,S2,S1',S2')은 일 방향으로 서로 연결될 수 있다.
또한, 각각의 더미 칩(150A,150B)은 2개의 제2 반도체 칩(130A,130D, 및 130B,130C)의 일 측면과 마주하는 측면을 가질 수 있다. 더미 칩(150A,150B)과 2개의 제2 반도체 칩(130A,130D, 및 130B,130C)의 마주하는 측면들 사이의 제3 공간(S1",S2")은 가질 수 있으며, 제3 공간(S1",S2")은 제1 반도체 칩(120)의 양 측면에서 제1 및 제2 공간들(S1,S2, 및 S1',S2')과 서로 연결될 수 있다. 제1 내지 제3 공간들(S1,S2,S3, 및 S1',S2',S3')은 각각 서로 다른 폭을 가질 수 있다.
도 10a을 참조하면, 언더필(160)은 제1 반도체 칩(120) 및 제2 반도체 칩(130A,130B,130C,130D)과, 회로 기판(110)의 제1 면(110A) 사이의 공간을 채우ㄴ는 주된 부분(160A)과 함께, 그로부터 제1 반도체 칩(120) 및 제2 반도체 칩(130A,130B,130C,130D)의 마주하는 측면들을 따라 제1 공간들(S1,S2)로 연장된 부분(160B)을 가질 수 있다. 이와 유사하게, 도 10b을 참조하면, 언더필(160)의 연장된 부분(160B)은 상대적으로 적은 양이더라도 제1 반도체 칩(120) 및 더미 칩(150A,150B)의 마주하는 측면들을 따라 제2 공간들(S1',S2')로 연장된 부분(160B)을 가질 수 있다.
도 11을 참조하면, 언더필(160)의 연장된 부분(160B)은 제2 반도체 칩(130) 및 더미 칩(150A,150B)의 마주하는 측면들을 따라 제3 공간들(S1",S2")로 연장된 부분(160B)을 가질 수 있다. 이러한 연장된 부분(160B)은 제1 공간(S1,S2)에서의 높이가 제2 및 제3 공간(S1',S2', 및 S1",S2")에서의 높이보다 클 수 있다.
본 실시예에서, 제1 반도체 칩(120), 제2 반도체 칩들(130A,130B,130C,130D) 및 2개의 더미 칩(150A,150B)의 각 측면들에 적용된 표면 개질층(140,140')은, 언더필(160)에 대해 상대적으로 낮은 젖음성을 가지므로, 언더필(160)의 연장된 부분들(160B)을 비교적 낮게 유지할 수 있다. 일부 실시예에서, 연장된 부분(160B)의 상단 높이는 제1 반도체 칩(120)(또는 제2 반도체 칩(130A-130D))의 실장 높이의 40% 이하일 수 있다. 다른 관점에서, 상기 언더필(160)의 연장된 부분(160B)에 의해 덮이는 하단 영역의 폭은 상기 제1 반도체 칩(120)의 두께의 35% 이하일 수 있다.
본 실시예에 채용된 더미 칩(150A,150B)은 제1 및 제2 반도체 칩들의 표면 개질층(140)과 유사하게 표면 개질층(140')을 포함할 수 있다. 이러한 표면 개질층(140')은 도 5a 내지 도 5d의 공정과 유사한 공정으로 적용될 수 있다. 도 10b에 도시된 바와 같이, 더미 칩(150A,150B)이 제1 반도체 칩(120)의 실장 높이(또는 두께)보다 작은 실장 높이(또는 두께)를 가질 수 있으며, 이 경우에는 평탄화 공정(도 6c 참조)에도 불구하고 더미 칩(150A,150B)의 상면(150T)은 몰딩 부재(180)에 덮인 채로 유지될 수 있다. 그 결과, 도 10b 및 도 11에 도시된 바와 같이, 표면 개질층(140')은 더미 칩(150A,150B)의 측면(150S)뿐만 아니라 상면(150T)에도 존재할 수 있다.
이와 같이, 언더필(160)의 젖음성을 낮추는 표면 개질층(140,140')을 도입함으로써, 제1 및 제2 반도체 칩들(120, 130A-130D)과 더미 칩(150A,150B) 사이의 인접한 측면들을 따라 상승되는 언더필(160)을 낮추고, 이로 인한 변형(즉, 워피지)를 크게 완화시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이다.
도 12을 참조하면, 본 실시예에 따른 반도체 패키지(100C)는, 서로 다른 높이의 제1 및 제2 반도체 칩(120,130)를 갖는 점과, 몰딩 부재 없이 보호 캡(250)을 구비한 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 패키지(100)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조할 수 있다.
본 실시예에서, 제2 반도체 칩(130')은 제1 반도체 칩(120)보다 작은 실장 높이(또는 두께)를 가질 수 있다. 도 10b 및 도 11에 도시된 더미 칩(150A,150B)과 유사하게, 제1 및 제2 반도체 칩(120',130')은 그 측면(120S,130S)뿐만 아니라 그 상면(120T,130T)에 위치하는 표면 개질층(140')을 가질 수 있다. 이러한 표면 개질층(140')은 도 5a 내지 도 5d의 공정과 유사한 공정으로 형성되며, 몰딩 부재 형성(도 6b 참조) 및 평탄화 공정(도 6c 참조)을 채용하지 않으므로, 본 실시예예 채용된 표면 개질층(140')은 상면(120T,130T)에도 존재할 수 있다.
본 실시예에 따른 반도체 패키지(100C)은 회로 기판(110)에 탑재된 제1 및 제2 반도체 칩(120,130)을 보호하기 위한 보호 캡(250)을 포함할 수 있다. 이러한 보호갭(250)는 접합 부재(240)를 이용하여 제1 반도체 칩(120)의 상면(120T)에 접합될 수 있다. 예를 들어, 접합부재(240)은 NCF, ACF, UV 감응 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제 및 초음파 경화형 접착제, NCP 등이 사용될 수 있다. 보호 캡(250)은 금속과 같이 열전도율이 우수한 물질을 포함할 수 있으며, 제1 반도체 칩(120으로부터 발생된 열은 효과적으로 방출시킬 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 회로 기판 111: 기재
112: 상부 패드 113: 하부 패드
114: 배선 회로 120: 제1 반도체 칩
130,130A,130B,130C,130D: 제2 반도체 칩
140,140': 표면 개질층 150A,150B: 더미 칩
160: 언더필 180: 몰딩 부재

Claims (10)

  1. 복수의 제1 및 제2 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 및 제2 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판;
    상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제1 상부 패드에 연결되는 제1 반도체 칩;
    상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제2 상부 패드에 연결되고, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들의 하면들과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필;
    상기 제1 및 제2 반도체 칩들의 측면들 상에 적용된 표면 개질층 - 상기 표면 개질층의 표면에 대한 상기 언더필의 젖음성은 상기 제1 및 제2 반도체 칩의 측면들에 대한 상기 언더필의 젖음성보다 작음 - ; 및
    상기 회로 기판의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩들을 둘러싸는 몰딩 부재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서
    상기 표면 개질층은 폴리머 코팅층을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 언더필의 연장된 부분의 상단 높이는 상기 제1 반도체 칩의 실장 높이의 40% 이하인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩들은 실질적으로 동일한 실장 높이를 갖는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 및 제2 반도체 칩들은 상기 몰딩 부재의 상면과 실질적으로 평탄한 상면을 가지며,
    상기 표면 개질층은 제1 및 제2 반도체 칩들의 상기 상면 상에는 존재하지 않는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 칩의 측면에서, 상기 언더필의 연장된 부분에 의해 덮이는 하단 영역의 폭은 10㎛∼200㎛ 범위인 반도체 패키지.
  7. 제1항에 있어서
    상기 표면 개질층의 표면은 상기 제1 및 제2 반도체 칩들의 측면들이 표면 거칠기보다 작은 표면 거칠기를 갖는 반도체 패키지.
  8. 복수의 제1 및 제2 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 제1 및 제2 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판;
    상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제1 상부 패드에 연결되는 제1 반도체 칩;
    상기 회로 기판의 제1 면에 배치되며, 상기 복수의 제2 상부 패드에 연결되고, 상기 제1 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들의 측면들 상에 적용된 표면 개질층;
    상기 제1 및 제2 반도체 칩들의 하면들과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필 - 상기 연장된 부분의 상단 높이는 상기 제1 반도체 칩의 실장 높이의 40% 이하임 - ; 및
    상기 회로 기판의 제1 면에 배치되며 상기 제1 및 제2 반도체 칩들을 둘러싸며, 상기 제1 및 제2 반도체 칩들의 상면들과 실질적으로 평탄한 상면을 갖는 몰딩 부재;를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 표면 개질층은 폴리머 코팅층을 포함하며,
    상기 폴리머 코팅층의 표면에 대한 상기 언더필의 젖음성은 상기 제1 및 제2 반도체 칩의 측면들에 대한 상기 언더필의 젖음성보다 작은 반도체 패키지.
  10. 복수의 상부 패드를 갖는 제1 면과, 상기 제1 면과 반대에 위치하며 상기 복수의 상부 패드에 전기적으로 연결된 복수의 하부 패드를 갖는 제2 면을 갖는 회로 기판;
    상기 회로 기판의 제1 면에 배치되며, 상기 복수의 상부 패드에 연결되는 반도체 칩;
    상기 회로 기판의 제1 면에 배치되며, 상기 반도체 칩의 일 측면과 마주하는 일 측면을 가지는 더미 칩;
    상기 반도체 칩의 하면과 상기 회로 기판의 제1 면 사이에 배치되며, 상기 반도체 칩과 상기 더미 칩 사이에서 상기 마주하는 측면들을 따라 연장된 부분을 갖는 언더필;
    상기 반도체 칩의 측면 및 상기 더미 칩의 측면 상에 각각 적용된 표면 개질층 - 상기 표면 개질층의 표면에 대한 상기 언더필의 젖음성은 상기 반도체 칩 및 상기 더미 칩의 측면에 대한 상기 언더필의 젖음성보다 작음 - ; 및
    상기 회로 기판의 제1 면에 배치되며 상기 반도체 칩과 더미 칩을 둘러싸는 몰딩 부재;를 포함하는 반도체 패키지.
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