KR20220130616A - 반도체 디바이스 본딩 시스템 및 방법 - Google Patents

반도체 디바이스 본딩 시스템 및 방법 Download PDF

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semiconductor device
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bonding
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카이-타이 창
텅 잉 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 제1 웨이퍼의 제1 측면 상의 제1 얼라인먼트 마크와 제1 웨이퍼의 제2 측면 상의 제2 얼라인먼트 마크 간의 제1 오프셋을 결정하는 단계; 제1 웨이퍼의 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계 - 정렬하는 단계는 제1 웨이퍼의 제2 얼라인먼트 마크의 위치를 검출하는 단계, 제1 오프셋 및 제1 웨이퍼의 제2 얼라인먼트 마크의 위치에 기반하여 제1 웨이퍼의 제1 얼라인먼트 마크의 위치를 결정하는 단계, 및 제1 얼라인먼트 마크의 결정된 위치에 기반하여, 제1 얼라인먼트 마크를 제3 얼라인먼트 마크에 정렬하도록 제1 웨이퍼를 재배치하는 단계를 포함함 -; 및 본딩된 구조물을 형성하기 위해 제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계를 포함한다.

Description

반도체 디바이스 본딩 시스템 및 방법{SYSTEM AND METHOD FOR BONDING SEMICONDUCTOR DEVICES}
본 출원은 2021년 3월 18일 출원된 미국 임시 출원 번호 제63/162,664호에 대한 우선권 및 이익을 주장하며, 이 미국 임시 출원은 그 전체가 본원에 참고로 포함된다.
반도체 업계는 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험하고 있다. 대부분의 경우, 집적 밀도에서의 개선은 보다 많은 컴포넌트가 주어진 구역에 집적될 수 있게 하는 최소 피처 사이즈(minimum feature size)의 반복적인 축소로부터 비롯되었다. 전자 디바이스의 축소에 대한 요구가 증가함에 따라, 반도체 다이에 대한 보다 작고 보다 창의적인 패키징 기법에 대한 필요성이 대두되었다. 예를 들어, 많은 집적 회로가 단일 반도체 웨이퍼 상에서 제조될 수 있다. 웨이퍼의 다이는 웨이퍼 레벨에서 처리 및 패키징될 수 있으며, 웨이퍼 레벨 패키징을 위한 다양한 기술이 개발되었다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 업계의 표준 관행에 따라 다양한 피처가 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 다이의 단면도를 도시한 것이다.
도 2, 도 3a, 도 3b, 도 4, 도 5, 도 6, 및 도 7은 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 8 및 도 9는 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 10, 도 11, 및 도 12는 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 및 도 19는 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 20 및 도 21은 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 22, 도 23, 및 도 24는 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 동안 중간 단계의 단면도를 도시한 것이다.
도 25는 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 흐름을 예시한 것이다.
도 26은 일부 실시예에 따른 본딩된 구조물을 형성하는 공정 흐름을 예시한 것이다.
이하의 개시 내용은 본 발명의 다양한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트 및 배열체가 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예에 따른 본딩된 구조물 및 본딩된 구조물을 제조하는 방법이 제공된다. 일부 실시예에서, 본딩된 구조물은 직접 본딩 등을 사용하여 제1 본딩 컴포넌트를 제2 본딩 컴포넌트에 본딩함으로써 형성된 반도체 패키지 등일 수 있다. 본딩 컴포넌트는 웨이퍼, 칩, 다이, 기판 등일 수 있다. 본딩 컴포넌트의 전면측과 후면측 모두에 얼라인먼트 마크(alignment mark)를 형성할 수 있고, 전면측 얼라인먼트 마크와 후면측 얼라인먼트 마크 간의 공간 오프셋(spatial offset)을 결정할 수 있다. 오프셋을 사용하면, 후면측 얼라인먼트 마크의 위치를 검출함으로써 전면측 얼라인먼트 마크의 위치를 결정할 수 있다. 이러한 방식으로, 전면측 얼라인먼트 마크가 바로 보이지 않는 경우에도 전면측 얼라인먼트 마크의 위치가 결정될 수 있다. 이러한 방식으로, 본딩 컴포넌트는 그들의 전면측 얼라인먼트 마크에 따라 정렬될 수 있으며, 이는 정렬을 향상시킬 수 있다. 추가적으로, 미리 결정된 오프셋을 사용하게 되면, 본딩 후 후면측 얼라인먼트 마크의 상대 위치를 검출함으로써 전면측 얼라인먼트 마크의 임의의 오정렬을 측정할 수 있다. 이렇게 하면 허용 오차 내에서 정렬된 본딩된 구조물을 식별하는 효율성이 향상될 수 있다.
일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 요소를 지정하는 데 유사한 참조 번호가 사용된다. 본 개시 내용의 실시예의 개념을 설명하기 위한 예로서 본딩된 구조물을 형성하는 것을 사용하고 있지만, 본 개시 내용의 실시예는 패키지 구조물, 및 정렬 중에 본딩 컴포넌트의 양 측면 상의 얼라인먼트 마크가 사용될 수 있는 패키징 방법에 쉽게 적용 가능하다는 것을 알 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스(50)의 단면도를 도시한 것이다. 반도체 디바이스(50)는, 예를 들어, 집적 회로 다이, CMOS 다이, 로직 다이(예컨대, 중앙 처리 장치(central processing unit)(CPU), 그래픽 처리 장치(graphics processing unit)(GPU), 시스템 온 칩(system-on-a-chip)(SoC), 입력-출력(input-output)(IO), 베이스밴드(BaseBand)(BB), 애플리케이션 프로세서(application processor)(AP), 마이크로컨트롤러 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(power management die)(예컨대, 전력 관리 집적 회로(power management integrated circuit)(PMIC) 다이), 무선 주파수(radio frequency)(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system)(MEMS) 다이, 신호 처리 다이(signal processing die)(예컨대, 디지털 신호 처리(digital signal processing)(DSP) 다이), 프론트 엔드 다이(front-end die)(예컨대, 아날로그 프론트 엔드(analog front-end)(AFE) 다이) 등, 또는 이들의 조합일 수 있다. 경우에 따라, 반도체 디바이스(50)는 패키지 컴포넌트 등으로 간주될 수 있다. 반도체 디바이스(50)는 도 20에 대해 아래에서 설명되는 반도체 디바이스(410A 및 410B)와 유사할 수 있다.
반도체 디바이스(50)는, 일부 실시예에서, 웨이퍼 내에 형성될 수 있다. 예를 들어, 웨이퍼는 반도체 기판, 디바이스 웨이퍼, 인터포저 웨이퍼, 패키지 기판 등일 수 있다. 하나의 반도체 디바이스(50)가 도 1에 도시되어 있지만, 웨이퍼는 스크라이브 영역에 의해 서로 분리될 수 있는 다수의 반도체 디바이스(50)를 포함할 수 있다는 것이 이해된다. 예를 들어, 웨이퍼는, 복수의 반도체 디바이스(50)를 형성하기 위해 후속 단계에서 싱귤레이팅되는 상이한 디바이스 영역을 포함할 수 있다. 이러한 방식으로, 도 1에 도시된 반도체 디바이스(50)는 웨이퍼 등의 일부일 수 있다.
반도체 디바이스(50)는 집적 회로를 형성하는 데 사용되는 것과 같은 적용 가능한 제조 공정에 따라 처리될 수 있다. 예를 들어, 반도체 디바이스(50)는 웨이퍼일 수 있는 반도체 기판(52)을 포함한다. 반도체 기판(52)은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 재료, 실리콘-온-절연체(semiconductor-on-insulator)(SOI) 기판의 활성 층, 반도체-온-사파이어 기판의 활성 층 등일 수 있다. 반도체 기판(52)은 다른 반도체 재료, 예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다중 층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 반도체 기판(52)은 때때로 전면측(front side)으로 지칭되기도 하는 활성 표면(예컨대, 도 1에서 상방으로 향하는 표면), 및 때때로 후면측(back side)으로 지칭되기도 하는 비활성 표면(예컨대, 도 1에서 하방으로 향하는 표면)을 갖는다.
디바이스(54)(도 1에서 트랜지스터로 표시됨)는 반도체 기판(52)의 전면 표면에 형성될 수 있다. 디바이스(54)는, 예를 들어, 능동 및/또는 수동 디바이스를 포함하는 집적 회로 디바이스 등일 수 있다. 디바이스(54)는 다이오드, 포토다이오드, 퓨즈 디바이스, 상보형 금속 산화물 반도체(Complementary Metal-Oxide Semiconductor)(CMOS) 트랜지스터, 핀 전계 효과 트랜지스터(Fin Field Effect Transistor)(FinFET), 나노구조물(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드(gate-all-around) 등) 전계 효과 트랜지스터(NSFET) 등, 또는 이들의 조합과 같은 하나 이상의 능동 디바이스를 포함할 수 있다. 디바이스(54)는 캐패시터, 저항기, 인덕터 등, 또는 이들의 조합과 같은 하나 이상의 수동 디바이스를 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(50)에는 능동 디바이스가 존재하지 않는다. 다른 실시예에서, 반도체 디바이스(50)에는 수동 디바이스가 존재하지 않는다.
층간 유전체(ILD)(56)는 반도체 기판(52)의 전면 표면 위에 있다. ILD(56)는 디바이스(54)를 둘러싸고 이를 피복할 수 있다. ILD(56)는 포스포 실리케이트 글래스(Phospho-Silicate Glass)(PSG), 보로 실리케이트 글래스(Boro-Silicate Glass)(BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass)(BPSG), 불소 도핑된 실리케이트 글래스(Fluorine-Doped Silicate Glass)(FSG), 도핑되지 않은 실리케이트 글래스(undoped Silicate Glass)(USG) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다. 일부 실시예에서, ILD(56)는 스핀 코팅, 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition)(FCVD), 화학 기상 증착(Chemical Vapor Deposition)(CVD), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition)(PECVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition)(LPCVD) 등을 사용하여 형성될 수 있다. 전도성 플러그(58)는 ILD(56)를 적어도 부분적으로 관통하여 연장되어 디바이스(54)를 전기적으로 그리고 물리적으로 연결한다. 예를 들어, 디바이스(54)가 트랜지스터인 경우, 전도성 플러그(58)는 트랜지스터의 게이트 및 소스/드레인 영역을 연결할 수 있다. 전도성 플러그(58)는 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합으로 형성될 수 있다.
일부 실시예에서, 인터커넥트 구조물(60)은 ILD(56) 및 전도성 플러그(58) 위에 형성된다. 인터커넥트 구조물(60)은 디바이스(54)와 상호접속하여 집적 회로를 형성하고, 그리고, 예를 들어, ILD(56) 상의 하나 이상의 유전체 층 내의 하나 이상의 금속화 패턴을 포함할 수 있다. 유전체 층은 금속간 유전체 층(inter-metal dielectric layer)(IMD)일 수 있고, 유전체 층 중 하나 이상은, 일부 실시예에서, 로우-k 유전체 재료로 형성될 수 있다. 예를 들어, 유전체 층은 Black Diamond®(Applied Materials의 등록 상표), 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시 내용의 일부 실시예에 따르면, 유전체 층의 일부 또는 전체는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄소 질화물(SiCN), 실리콘 옥시 탄소 질화물(SiOCN) 등과 같은 비 로우-k 유전체 재료(non-low-k dielectric material)로 형성된다.
인터커넥트 구조물(60)의 금속화 패턴은 전도성 플러그(58)에 의해 디바이스(54)에 전기적으로 연결된다. 인터커넥트 구조물(60)의 금속화 패턴은, 서로 상호접속되고, 하나 이상의 유전체 층 내에 매립된 전도성 피처를 포함할 수 있다. 전도성 피처는 전도성 라인, 전도성 비아, 및/또는 전도성 컨택트의 다중 층을 포함할 수 있다. 전도성 비아는 유전체 층 내에 형성되어 상이한 층 내의 전도성 라인을 전기적으로 접속할 수 있다. 금속화 패턴의 전도성 피처는 하나 이상의 금속, 금속 합금, 또는 이들의 조합으로 형성될 수 있다. 예를 들어, 전도성 피처는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 탄탈륨, TaN, 티타늄, TiN, 코발트, 텅스텐, CoW, 루테늄 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 일부 전도성 피처는 라이너를 포함할 수 있다. 라이너는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물 등, 또는 이들의 조합과 같은 유전체 재료(들)를 포함할 수 있다. 일부 실시예에서, 금속화 패턴의 최상단 전도성 피처는 유전체 구조물의 상단 표면과 (예컨대, 공정 변동 내에서) 실질적으로 동일 평면인 상단 표면을 갖는다.
일부 실시예에서, 반도체 디바이스(50)는 외부 접속이 행해지는 금속 패드와 같은 전도성 패드(62)를 더 포함한다. 일부 실시예에서, 전도성 패드(62)는 인터커넥트 구조물(60)의 전도성 피처일 수 있다. 일부 실시예에서, 전도성 패드(62)는 인터커넥트 구조물(60) 위의 표면 유전체 층(64) 내에 형성될 수 있다. 표면 유전체 층(64)은 반도체 디바이스(50)의 표면에 형성될 수 있다. 일부 실시예에서, 표면 유전체 층(64)은 실리콘 함유 유전체 층이며, 이 실리콘 함유 유전체 층은 실리콘 산화물, 실리콘 옥시 질화물, 실리콘 질화물 등을 포함할 수 있지만, 다른 재료도 가능하다. 표면 유전체 층(64)의 재료는, 표면 유전체 층(64)에서의 본딩을 가능하게 하여, 도 6 내지 도 7에 도시된 본딩된 구조물(150)과 같은 본딩된 구조물을 형성하도록 선택될 수 있으며, 이는 아래에서 보다 상세히 설명된다. 예를 들어, 본딩은 유전체-대-유전체 본딩 및/또는 금속-대-금속 본딩(예컨대, 다이렉트 본딩, 퓨전 본딩, 산화물-대-산화물 본딩, 하이브리드 본딩 등)을 포함하는 본딩 공정일 수 있다. 전도성 패드(62)는 적합한 기법을 사용하여, 예를 들어, 다마신 공정, 이중 다마신 공정 등을 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 패드(62)는 표면 유전체 층(64)의 상단 표면과 실질적으로 동일 평면인 상단 표면을 갖는다.
일부 실시예에서, 반도체 디바이스(50)는 전면측 얼라인먼트 마크(70) 및/또는 후면측 얼라인먼트 마크(72)(이들은 총칭하여 본원에서 "얼라인먼트 마크(70/72)"로 지칭됨)를 포함한다. 얼라인먼트 마크(70/72)는 본딩, 포토리소그래피 처리, 디바이스 테스팅, 검사, 측정 등을 수행하는 동안 정렬을 위한 피처를 제공할 수 있다. 예를 들어, 얼라인먼트 마크(70/72)는 도 2 내지 도 7에 대해 아래에서 설명되는 하나 이상의 본딩 공정과 같은 본딩 공정 동안 반도체 디바이스(50)의 정렬을 가능하게 할 수 있다. 전면측 얼라인먼트 마크(70)는 반도체 디바이스(50)의 전면측에 또는 그 근처에 형성될 수 있고, 후면측 얼라인먼트 마크(72)는 반도체 디바이스(50)의 후면측에 또는 그 근처에 형성될 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)는, 인터커넥트 구조물(60) 또는 전도성 패드(62)로부터 전기적으로 분리된 더미 구조물이다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)는 인터커넥트 구조물(60) 또는 전도성 패드(62)에 전기적으로 연결된다. 일부 실시예에서, 얼라인먼트 마크(70/72)는 접지될 수 있다. 얼라인먼트 마크(70/72)는, 예를 들어, 포토 얼라인먼트 마크, 주사 전자 현미경(scanning electron microscope)(SEM) 마크, 레이저 마크, 또는 다른 타입의 얼라인먼트 마크를 포함할 수 있다.
얼라인먼트 마크(70/72)는, 일부 실시예에서, 동일한 웨이퍼의 하나 이상의 반도체 디바이스(50) 내에 형성될 수 있다. 도 1은 반도체 디바이스(50) 내에 형성된 전면측 얼라인먼트 마크(70) 및 후면측 얼라인먼트 마크(72)를 보여주지만, 다른 실시예에서는 하나 이상의 전면측 얼라인먼트 마크(70) 및/또는 후면측 얼라인먼트 마크(72)가 스크라이브 영역 내에 형성된다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)는 본딩 공정을 수행하기 전에 형성되고, 후면측 얼라인먼트 마크(72)는 본딩 공정의 일부로서 형성되며, 이는 도 13 내지 도 19에 대해 아래에서 더 상세히 설명되고 있다. 도 1에서, 전면측 얼라인먼트 마크(70)는 표면 유전체 층(64) 내에 형성되고 후면측 얼라인먼트 마크(72)는 반도체 기판(52) 내에 형성되는 것으로 도시되지만, 얼라인먼트 마크(70/72)는 반도체 디바이스(50)의 임의의 적합한 층 내에, 예를 들어, 인터커넥트 구조물(60)의 유전체 층(들) 내에, ILD(56) 내 등에 형성될 수 있다.
얼라인먼트 마크(70/72)는 적합한 기법을 사용하여, 예를 들어, 레이저 드릴링 공정을 사용하여, 포토리소그래피 및 에칭 공정 등을 사용하여 형성될 수 있다. 예를 들어, 포토리소그래피 및 에칭 공정을 사용하여 얼라인먼트 마크(70/72)에 해당하는 개구부를 층 내에 패터닝할 수 있고, 그 후 개구부 내에 하나 이상의 재료(예컨대, 유전체, 전도성 등)를 퇴적하여 얼라인먼트 마크(70/72)를 형성할 수 있다. 다른 실시예에서, 얼라인먼트 마크(70/72)는 재료로 충전되지 않은 개구부 또는 오목부이다. 일부 실시예에서, 얼라인먼트 마크(70/72)는 반도체 디바이스(50)의 피처를 형성하는 데 사용되는 동일한 처리 단계 중 하나 이상을 사용하여 형성된다. 예를 들어, 얼라인먼트 마크(70/72)는 전도성 패드(62) 또는 인터커넥트 구조물(60)의 금속화 패턴을 형성하는 것과 동일한 처리 단계를 사용하여 전도성 재료로 형성될 수 있다. 얼라인먼트 마크(70/72)는 이들 예와는 다른 처리 단계를 사용하여 형성될 수 있다. 전면측 얼라인먼트 마크(70)는, 일부 실시예에서, 후면측 얼라인먼트 마크(72)와는 상이한 기법을 사용하여 형성될 수 있다. 얼라인먼트 마크(70/72)를 형성하는 다른 기법이 가능하고, 본 개시 내용의 범위 내인 것으로 간주된다.
도 2 내지 도 7은 일부 실시예에 따른 본딩 시스템(100) 및 본딩된 구조물(150)(도 6 내지 도 7 참조)을 형성하는 본딩 공정의 개략도를 도시한 것이다. 본딩 공정은, 예를 들어, 제1 반도체 디바이스(110A)를 제2 반도체 디바이스(110B)에 본딩함으로써 본딩된 구조물(150)을 형성하는 데 사용될 수 있다. 제1 반도체 디바이스(110A) 및 제2 반도체 디바이스(110B)(이들은 본원에서 총칭하여 "반도체 디바이스(110A 및 110B)"로 지칭됨)는, 예를 들어, 집적 회로 다이, 웨이퍼, 패키지 컴포넌트 등일 수 있고, 아래에서 보다 상세히 설명된다. 일부 실시예에서, 반도체 디바이스(110A 및 110B) 중 하나 또는 둘 모두는 도 1에 대해 설명된 반도체 디바이스(50)와 유사하다. 본딩된 구조물(150)은, 예를 들어, 패키지, 시스템 온 칩(System on Chip)(SoC), 시스템 온 집적 회로(System on Integrated Circuit)(SoIC), 3차원 집적 회로(three-dimensional integrated circuit)(3DIC)) 등일 수 있다. 일부 실시예에서, 본딩된 구조물(150)은 개별 패키지 등을 형성하기 위해 후속적으로 싱귤레이팅될 수 있다.
도 2는 일부 실시예에 따른 본딩 시스템(100)의 개략도를 도시한 것이다. 본딩 시스템(100)은 실리콘-온-실리콘 본딩, 다이렉트 본딩, 반도체-온-절연체(semiconductor-on-insulator)(SOI) 본딩, 퓨전 본딩(예컨대, 친수성 본딩 또는 소수성 본딩), 하이브리드 본딩 등과 같은 본딩 기법을 사용하여 웨이퍼, 디바이스, 패키지 컴포넌트 등을 본딩하는 데 사용될 수 있다. 본딩 시스템(100)은, 예를 들어, 제1 반도체 디바이스(110A)와 제2 반도체 디바이스(110B)를 본딩하여 본딩된 구조물(150)을 형성하는 본딩 공정을 수행하는 데 사용될 수 있다. 도 2 내지 도 7에 도시된 본딩 시스템(100)은 본딩 공정을 예시하기 위한 본딩 시스템의 대표적인 예이고, 본 개시 내용에서 설명되는 기법은 임의의 특정 본딩 시스템 또는 본딩된 구조물의 타입으로 제한되는 것으로 간주되어서는 안 된다.
본딩 시스템(100)은, 일부 실시예에서, 제1 홀더(120A), 제2 홀더(120B), 제1 현미경(130A), 제2 현미경(130B), 및 컨트롤러(140)를 포함한다. 제1 홀더(120A) 및 제2 홀더(120B)(이들은 총칭하여 본원에서 "홀더(120A 및 120B)"로 지칭됨)는 본딩 공정 동안 반도체 디바이스(110A 및 110B)를 홀딩하도록 구성된 척(chuck), 지지대, 스테이지 등일 수 있다. 예를 들어, 제1 홀더(120A)는 제1 반도체 디바이스(110A)를 홀딩할 수 있고, 제2 홀더(120B)는 제2 반도체 디바이스(110B)를 홀딩할 수 있다. 도 2에 도시된 바와 같이, 제2 홀더(120B)는 일부 실시예에서 일반적으로 제1 홀더(120A) 위에 위치할 수 있고, 이러한 방식에서 제1 홀더(120A)는 하부 홀더로 간주될 수 있고, 제2 홀더(120B)는 상부 홀더로 간주될 수 있다.
홀더(120A 및 120B)는 반도체 디바이스(110A 및 110B)의 위치가 조정될 수 있게 하는 액추에이터를 포함할 수 있다. 예를 들어, 홀더(120A 및 120B)는 x 축, y 축, 및/또는 z 축을 따라 위치를 조정할 수 있거나, 또는 방향, 회전 각도, 틸트 각도 등을 조정할 수 있다. 예를 들어, 제1 홀더(120A)의 액추에이터는 제1 반도체 디바이스(110A)의 위치를 조정할 수 있고, 제2 홀더(120B)의 액추에이터는 제2 반도체 디바이스(110B)의 위치를 조정할 수 있다. 제1 반도체 디바이스(110A)와 제2 반도체 디바이스(110B)의 위치는 서로에 대해 조정되거나 기준 위치에 대해 조정될 수 있다. 예를 들어, 반도체 디바이스(110A 및 110B)는 특정 (x, y, z) 좌표에 해당하는 위치로 이동될 수 있다. 액추에이터는, 예를 들어, 스테퍼 모터, 압전 모터, 선형 모터, 다른 타입의 모터 등을 포함할 수 있다.
일부 실시예에서, 본딩 시스템(100)의 제1 현미경(130A) 및 제2 현미경(130B)(이들은 총칭하여 본원에서 "현미경(130A 및 130B)"이라고 지칭됨)은 반도체 디바이스(110A 및 110B)의 얼라인먼트 마크(예컨대, 후술되는 얼라인먼트 마크(70A 및 70B 또는 72A 및 72B))를 검출하거나 이미징하도록 구성될 수 있다. 도 2에 도시된 바와 같이, 제1 현미경(130A)은 반도체 디바이스(110A 및 110B)의 일 측에 위치할 수 있고, 제2 현미경(130B)은 반도체 디바이스(110A 및 110B)의 반대 측에 위치할 수 있다. 예를 들어, 제1 현미경(130A)은 제1 반도체 디바이스(110A) 아래에 위치할 수 있고, 제2 현미경(130B)은 제2 반도체 디바이스(110B) 위에 위치할 수 있다. 이러한 방식에서, 일부 실시예에서 제1 현미경(130A)은 하부 현미경으로 간주될 수 있고, 제2 현미경(130B)은 상부 현미경으로 간주될 수 있다. 현미경(130A 및 130B)은 광학 현미경, 적외선 현미경, 주사 전자 현미경(SEM) 등을 포함할 수 있다. 현미경(130A 및 130B)은, 일부 실시예에서, 디지털 이미지를 생성하도록 구성될 수 있다. 일부 실시예에서, 현미경(130A 및 130B)은 현미경(130A 및 130B)의 위치를 조정하도록 구성된 액추에이터를 포함할 수 있다. 예를 들어, 현미경(130A 및 130B)은 x 축, y 축, 또는 z 축을 따라 조정될 수 있거나, 또는 현미경(130A 및 130B)은 특정 (x, y, z) 좌표에 해당하는 위치로 이동될 수 있다.
일부 실시예에서, 본딩 시스템(100)은, 제1 홀더(120A), 제2 홀더(120B), 제1 현미경(130A), 및 제2 현미경(130B)에 통신 가능하게 연결된 컨트롤러(140)를 포함한다. 컨트롤러(140)는 이러한 연결된 컴포넌트에 신호를 전송하도록 구성될 수 있고 이러한 연결된 컴포넌트로부터 신호를 수신하도록 구성될 수 있다. 예를 들어, 일부 실시예에서, 컨트롤러(140)는 홀더(120A 및 120B) 중 하나에 신호를 전송하여 해당 홀더가 자신의 위치를 조정하도록 지시할 수 있다. 일부 실시예에서, 컨트롤러(140)는 홀더(120A 및 120B) 중 하나로부터 위치를 나타내는 신호를 수신하도록 구성된다. 일부 실시예에서, 컨트롤러(140)는 홀더(120A 및 120B)로부터 수신된 위치를 저장하고, 이어서 해당 홀더(120A 및 120B)가 저장된 위치로 이동하도록 지시하는 신호를 전송하도록 구성된다. 일부 실시예에서, 컨트롤러(140)는 포커싱, 위치 조정, 이미지 캡처 등과 같은 현미경의 동작을 제어하기 위한 신호를 현미경(130A 및 130B)에 전송할 수 있다. 일부 실시예에서, 컨트롤러(140)는, 예를 들어, 캡처된 이미지, 얼라인먼트 마크의 검출, 위치 등에 해당하는 신호를 현미경(130A 및 130B) 중 하나로부터 수신할 수 있다.
도 2를 참조하면, 반도체 디바이스(110A 및 110B) 중 하나 또는 둘 모두는 도 1에 대해 설명된 반도체 디바이스(50)와 유사할 수 있다. 예를 들어, 제1 반도체 디바이스(110A) 및/또는 제2 반도체 디바이스(110B)는 (싱귤레이팅되거나 또는 싱귤레이팅되지 않은) 집적 회로 다이, 웨이퍼, 패키지 컴포넌트 등일 수 있다. 일부 실시예에서, 제1 반도체 디바이스(110A)는 제2 반도체 디바이스(110B)와는 상이한 타입의 디바이스일 수 있다. 예를 들어, 일부 실시예에서, 반도체 디바이스(110A 및 110B) 중 하나는 디지털 회로 다이일 수 있고, 다른 하나는 아날로그 회로 다이일 수 있다. 다른 실시예에서, 제1 반도체 디바이스(110A)는 로직 다이를 포함할 수 있는 반면, 제2 반도체 디바이스(110B)는 메모리 다이를 포함할 수 있다. 이들은 예이며, 다른 디바이스 타입의 조합이 가능하다. 반도체 디바이스(110A 및 110B) 중 하나 또는 둘 모두는 반도체 디바이스(410A 및 410B)(도 20 참조), 반도체 디바이스(510)(도 22 참조), 또는 기판(511)(도 22 참조)과 유사할 수 있다. 본딩된 구조물(150)의 기능 및 회로를 서로 다른 반도체 디바이스로 나누게 되면, 디바이스 동작이 향상될 수 있거나, 제조 효율성이 향상될 수 있거나, 또는 제조 비용이 감소될 수 있다.
일부 실시예에서, 반도체 디바이스(110A 및 110B)는 도 1에 도시된 반도체 디바이스(50)에 대해 설명된 것과 유사한 피처를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 반도체 디바이스(110A)는 전면측 상에 형성된 표면 유전체 층(64A) 및 전도성 패드(62A)를 가질 수 있고, 제2 반도체 디바이스(110B)는 전면측 상에 형성된 표면 유전체 층(64B) 및 전도성 패드(62B)를 가질 수 있다. 표면 유전체 층(64A 및 64B) 및 전도성 패드(62A 및 62B)는 반도체 디바이스(50)에 대해 설명된 표면 유전체 층(64) 및 전도성 패드(62)와 유사할 수 있다. 일부 실시예에서, 제1 반도체 디바이스(110A)는 반도체 기판(52A)을 가질 수 있고, 제2 반도체 디바이스(110B)는 반도체 기판(52B)을 가질 수 있다. 반도체 기판(52A 및 52B)은 반도체 디바이스(50)에 대해 설명된 반도체 기판(52)과 유사할 수 있다. 일부 실시예에서, 제1 반도체 디바이스(110A)는 하나 이상의 전면측 얼라인먼트 마크(70A)를 가질 수 있고, 하나 이상의 후면측 얼라인먼트 마크(72A)를 가질 수 있고, 제2 반도체 디바이스(110B)는 하나 이상의 전면측 얼라인먼트 마크(70B)를 가질 수 있고, 하나 이상의 후면측 얼라인먼트 마크(72B)를 가질 수 있다. 전면측 얼라인먼트 마크(70A 및 70B) 및 후면측 얼라인먼트 마크(72A 및 72B)는, 일부 실시예에서, 반도체 디바이스(50)의 얼라인먼트 마크(70/72)와 유사할 수 있다. 명료성을 위해, 도 1에 도시된 반도체 디바이스(50)에 대한 일부 피처는 다른 도면의 반도체 디바이스(110A 및 110B)에 대해서는 도시되지 않을 수 있다.
일부 실시예에서, 반도체 디바이스(110A 및 110B)는, 제1 반도체 디바이스(110A)의 후면측이 제1 현미경(130A)을 향하고 제2 반도체 디바이스(110B)의 후면측이 제2 현미경(130B)을 향하도록, 본딩 시스템(100) 내에 배치될 수 있다. 이러한 방식으로, 제1 반도체 디바이스(110A)의 전면측은 제2 반도체 디바이스(110B)의 전면측에 본딩된다. 다른 실시예에서, 제1 반도체 디바이스(110A)의 전면측은 제1 현미경(130A)을 향하고/하거나 제2 반도체 디바이스(110B)의 전면측은 제2 현미경(130B)을 향할 수 있다.
도 3a 내지 도 7은, 일부 실시예에 따라, 본딩된 구조물(150)을 형성하기 위해 제1 반도체 디바이스(110A)를 제2 반도체 디바이스(110B)에 본딩할 때의 중간 단계를 도시한 것이다. 도 3 내지 도 7에 도시된 단계 중 일부는 아래의 도 25에 도시된 공정 흐름(600)의 단계에 대응한다.
도 3a에서, 제1 현미경(130A)은 제1 반도체 디바이스(110A)의 후면측 얼라인먼트 마크(72A)의 위치를 검출하고, 제2 현미경(130B)은 제1 반도체 디바이스(110A)의 전면측 얼라인먼트 마크(70A)의 위치를 검출한다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 602 및 604에 대응한다. 일부 실시예에서, 제2 반도체 디바이스(110B)는, 도 3a에 도시된 바와 같이, 제2 현미경(130B)이 제2 반도체 디바이스(110B)에 의해 차단되지 않고 전면측 얼라인먼트 마크(70A)를 검출할 수 있도록, 제2 홀더(120B)에 의해 후퇴될 수 있다. 얼라인먼트 마크(70A/72A)의 위치는, 예를 들어, (x, y, z) 좌표, 홀더(120A 및 120B)의 위치, (예컨대, 얼라인먼트 마크(70A/72A)가 검출되거나 이미징 중일 때의) 현미경(130A 및 130B)의 위치 등에 해당할 수 있다. 얼라인먼트 마크(70A/72A)의 위치는 절대 위치일 수 있거나, 다른 위치에 대해 상대적인 위치일 수 있다. 얼라인먼트 마크(70A/72A)의 위치는 경우에 따라 제1 홀더(120A)의 위치, 제1 현미경(130A)의 위치, 및/또는 제2 현미경(130B)의 위치로부터 적어도 부분적으로 결정될 수 있다. 일부 실시예에서, 컨트롤러(140)는 제1 홀더(120A), 제1 현미경(130A), 및/또는 제2 현미경(130B)으로부터 수신된 신호에 기반하여 얼라인먼트 마크(70A/72A)의 위치를 결정한다. 일부 실시예에서, 제1 반도체 디바이스(110A)의 전면측에서의 또는 그 근처의 디바이스 피처의 위치는 전면측 얼라인먼트 마크(70A)의 위치 대신에 검출되며, 이는 도 8 내지 도 9에 대해 보다 상세히 설명된다.
일부 실시예에서, 제1 반도체 디바이스(110A)의 전면측 얼라인먼트 마크(70A)의 위치와 후면측 얼라인먼트 마크(72A)의 위치 간의 제1 오프셋(80A)을 결정한다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 606에 대응한다. 제1 오프셋(80A)은 전면측 얼라인먼트 마크(70A)의 검출된 위치와 후면측 얼라인먼트 마크(72A)의 검출된 위치 간의 차이에 해당할 수 있다. 예를 들어, 제1 오프셋(80A)은 후면측 얼라인먼트 마크(72A)에 대한 전면측 얼라인먼트 마크(70A)의 위치를 나타내거나, 전면측 얼라인먼트 마크(70A)에 대한 후면측 얼라인먼트 마크(72A)의 위치를 나타낼 수 있다.
도 3b는, 일부 실시예에 따라, 제1 반도체 디바이스(110A)의 확대된 부분을 도시하고, 전면측 얼라인먼트 마크(70A)와 후면측 얼라인먼트 마크(72A) 간의 제1 오프셋(80A)의 개략적 표현을 도시한 것이다. 도 3b에 도시된 바와 같이, 제1 오프셋(80A)은 전면측 얼라인먼트 마크(70A)와 후면측 얼라인먼트 마크(72A) 간의 위치 차이를 나타낸 것이다. 제1 오프셋(80A)은 벡터로서, 미분 (x, y, z) 좌표 등으로서 표현될 수 있다. 예를 들어, 제1 오프셋(80A)은 (ㅿx,　ㅿy,　ㅿz)로 표현될 수 있으며, 여기서 ㅿx는 x 축에 따른 차이를 나타내며, ㅿy는 y 축에 따른 차이를 나타내며, ㅿz는 z 축에 따른 차이를 나타낸다. 이러한 방식으로, 제1 오프셋(80A)은 수평 오프셋(ㅿx, ㅿy) 및/또는 수직 오프셋(ㅿz)을 포함할 수 있다.
제1 오프셋(80A)은 얼라인먼트 마크(70A/72A)의 상대 위치를 나타내기 때문에, 얼라인먼트 마크(70A/72A) 중 하나의 위치는 얼라인먼트 마크(70A/72A)의 다른 하나와 제1 오프셋(80A)으로부터 결정될 수 있다. 일 예로서, 후면측 얼라인먼트 마크(72A)의 위치가 좌표 (x, y, z)에 있는 것으로 검출되고 제1 오프셋(80A)이 (ㅿx, ㅿy, ㅿz)인 것으로 결정되면, 전면측 얼라인먼트 마크(70A)의 위치는 좌표 (x+ㅿx, y+ㅿy, z+ㅿz)에 있는 것으로 결정될 수 있다. 이것은 예시적인 예이고, 다른 실시예에서, 제1 오프셋(80A)은 상이한 방식으로 표현될 수 있거나, 얼라인먼트 마크(70A/72A)의 위치는 상이한 방식으로 결정될 수 있다. 따라서, 전면측 얼라인먼트 마크(70A)의 위치는 후면측 얼라인먼트 마크(72A)의 검출된 위치와 미리 결정된 제1 오프셋(80A)으로부터 결정될 수 있다. 유사하게, 후면측 얼라인먼트 마크(72A)의 위치는 전면측 얼라인먼트 마크(70A)의 검출된 위치와 미리 결정된 제1 오프셋(80A)으로부터 결정될 수 있다. 제1 오프셋(80A) 또는 얼라인먼트 마크(70A/72A)의 위치는, 일부 실시예에서, 컨트롤러(140)에 의해 결정될 수 있다.
도 4에서, 제1 현미경(130A)은 제2 반도체 디바이스(110B)의 전면측 얼라인먼트 마크(70B)의 위치를 검출하고, 제2 현미경(130B)은 제2 반도체 디바이스(110B)의 후면측 얼라인먼트 마크(72B)의 위치를 검출한다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 608 및 610에 대응한다. 일부 실시예에서, 제1 반도체 디바이스(110A)는, 도 4에 도시된 바와 같이, 제1 현미경(130A)이 제1 반도체 디바이스(110A)에 의해 차단되지 않고 전면측 얼라인먼트 마크(70B)를 검출할 수 있도록, 제1 홀더(120A)에 의해 후퇴될 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70B)와 후면측 얼라인먼트 마크(72B) 간의 제2 오프셋(80B)은 얼라인먼트 마크(70B/72B)의 검출된 위치에 기반하여 결정된다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 612에 대응한다. 제2 오프셋(80B)은 앞서 설명된 제1 오프셋(80A)과 유사할 수 있지만, 제2 반도체 디바이스(110B)의 얼라인먼트 마크(70B/72B)에 대한 것일 수 있다. 일부 실시예에서, 제2 반도체 디바이스(110B)의 얼라인먼트 마크(70B/72B)의 위치는 제1 반도체 디바이스(110A)의 얼라인먼트 마크(70A/72A)의 위치를 검출하기 전에 검출될 수 있다. 일부 실시예에서, 제2 반도체 디바이스(110B)의 전면측에서의 또는 그 근처의 디바이스 피처의 위치는 전면측 얼라인먼트 마크(70B)의 위치 대신에 검출되며, 이는 도 8 내지 도 9에 대해 보다 상세히 설명된다.
도 5에서, 제1 반도체 디바이스(110A) 및 제2 반도체 디바이스(110B)는 일부 실시예에 따라 후속 본딩을 위해 정렬된다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 614에 대응한다. 일부 실시예에서, 반도체 디바이스(110A 및 110B)는 전면측 얼라인먼트 마크(70A 및 70B)를 정렬함으로써 정렬된다. 예를 들어, 반도체 디바이스(110A 및 110B)는, 제1 반도체 디바이스(110A)의 전면측 얼라인먼트 마크(70A)가 제2 반도체 디바이스(110B)의 대응하는 전면측 얼라인먼트 마크(70B)와 정렬하도록, 정렬될 수 있다. 일부 실시예에서, 반도체 디바이스(110A 및 110B)는, 제1 반도체 디바이스(110A)의 전도성 패드(62A)가 제2 반도체 디바이스(110B)의 대응하는 전도성 패드(62B)와 정렬하도록, 정렬된다. 일부 경우에, 전면측 얼라인먼트 마크(70A 및 70B)를 정렬하게 되면 전도성 패드(62A 및 62B)가 정렬될 수 있다. 전면측 얼라인먼트 마크(70A 및 70B)는 제1 오프셋(80A) 및 제2 오프셋(80B)을 사용하여 정렬될 수 있고, 이는 아래에서 보다 상세히 설명된다.
반도체 디바이스(110A 및 110B)의 정렬은 반도체 디바이스(110A 및 110B)의 위치를 조정하기 위해 홀더(120A 및 120B)를 제어하는 것을 포함한다. 예를 들어, 컨트롤러(140)는 홀더(120A 및 120B)에게 반도체 디바이스(110A 및 110B)를 특정 위치로 이동시키도록 지시하는 신호를 홀더(120A 및 120B)에 전송할 수 있다. 반도체 디바이스(110A 및 110B) 중 하나 또는 둘 모두는 정렬 공정 동안 재배치될 수 있다. 일부 경우에, 제1 반도체 디바이스(110A)는 제2 반도체 디바이스(110B)가 정렬로 이동되는 동안 대략적으로 고정 상태(예컨대, 고정된 위치로) 유지될 수 있고, 다른 경우에, 제2 반도체 디바이스(110B)는 제1 반도체 디바이스(110A)가 정렬로 이동되는 동안 대략적으로 고정 상태로 유지될 수 있다. 일부 경우에, 두 반도체 디바이스(110A 및 110B)는 정렬 공정 동안 (예컨대, 연속적으로 또는 간헐적으로) 이동된다.
일부 실시예에서, 반도체 디바이스(110A 및 110B)는 후면측 얼라인먼트 마크(72A 및 72B)의 위치에 기반하여 전면측 얼라인먼트 마크(70A 및 70B)의 위치를 결정함으로써 정렬된다. 예를 들어, 정렬 동안, 후면측 얼라인먼트 마크(72A 및 72B)의 위치는 현미경(130A 및 130B)에 의해 (예컨대, 한 번, 주기적으로, 또는 연속적으로) 검출될 수 있고, 오프셋(80A 및 80B)을 사용하여, 전면측 얼라인먼트 마크(70A 및 70B)는 이전에 설명된 바와 같이 결정될 수 있다. 이러한 방식으로, 전면측 얼라인먼트 마크(70A)의 위치는 후면측 얼라인먼트 마크(72A)의 검출된 위치로부터 결정될 수 있고, 전면측 얼라인먼트 마크(70B)의 위치는 후면측 얼라인먼트 마크(72B)의 검출된 위치로부터 결정될 수 있다. 그 후, 반도체 디바이스(110A 및 110B)는 후면측 얼라인먼트 마크(72A 및 72B)의 검출된 위치에 기반하여 전면측 얼라인먼트 마크(70A 및 70B)가 정렬되도록 재배치될 수 있다. 다시 말해서, 전면측 얼라인먼트 마크(70A 및 70B)는 후면측 얼라인먼트 마크(72A 및 72B)가 정렬 중인 전면측 얼라인먼트 마크(70A 및 70B)에 대응하는 위치에 있도록 반도체 디바이스(110A 및 110B)를 재배치함으로써 정렬될 수 있다.
본원에 설명된 바와 같이 후면측 얼라인먼트 마크(72)의 검출된 위치를 사용하여 전면측 얼라인먼트 마크(70A 및 70B)를 정렬함으로써, 반도체 디바이스(110A 및 110B)의 정렬은 본딩된 구조물(150)(도 6 내지 도 7 참조)의 제조 동안 향상될 수 있다. 예를 들어, 반도체 디바이스(110A 및 110B) 간의 오버레이 시프트가 감소될 수 있다. 일부의 경우에, 본원에 설명된 기법은 약 ±100㎚ 이내의 정렬 허용 오차를 허용할 수 있다. 보다 작은 허용 오차를 포함한 다른 허용 오차가 가능하다. 이러한 방식으로, 본원에 설명된 기법은 개선된 수율과 개선된 수율로 인한 디바이스 성능을 허용할 수 있다.
도 6으로 돌아가면, 일부 실시예에 따라 제2 반도체 디바이스(110B)를 제1 반도체 디바이스(110A)에 본딩하기 위한 본딩 공정이 수행된다. 이것은 도 25에 도시된 공정 흐름(600)의 단계 616에 대응한다. 본딩 공정은, 예를 들어, 칩-대-칩 본딩, 웨이퍼-대-웨이퍼 본딩, 칩-대-웨이퍼 본딩, 기판-대-기판 본딩, 또는 다른 타입의 본딩 공정일 수 있다. 일부 실시예에서, 본딩 공정은 금속-대-금속 본딩, 예를 들어, 금속-대-금속 다이렉트 본딩, 구리-대-구리 본딩 등을 포함할 수 있다. 예를 들어, 제1 반도체 디바이스(110A)의 전도성 패드(62A)는 제2 반도체 디바이스(110B)의 대응하는 전도성 패드(62B)에 본딩될 수 있다. 일부 실시예에서, 본딩 공정은 다이렉트 표면 본딩, 예를 들어, 퓨전 본딩, 유전체-대-유전체 본딩, 산화물-대-산화물 본딩, 기판-대-기판 본딩, 비금속-대-비금속 본딩, 폴리머-대-폴리머 본딩, 가요성 기판-대-가요성 기판 본딩 등을 포함할 수 있다. 예를 들어, 제1 반도체 디바이스(110A)의 표면 유전체 층(64A)은 제2 반도체 디바이스(110B)의 표면 유전체 층(64B)에 본딩될 수 있다. 일부 실시예에서, 본딩 공정은 금속-대-금속 본딩 및 비금속-대-비금속 본딩 등과 같은 적어도 2개의 타입의 본딩을 포함하는 하이브리드 본딩 공정이다. 예를 들어, 표면 유전체 층(64A 및 64B)은 함께 본딩될 수 있고, 전도성 패드(62A 및 62B)는 함께 본딩될 수 있다.
일부 실시예에서, 본딩 공정을 수행하기 전에, 제1 반도체 디바이스(110A) 및/또는 제2 반도체 디바이스(110B)에 대한 표면 처리가 수행된다. 일부 실시예에서, 표면 처리는, 예를 들어, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에 대한 노출, H2에 대한 노출, N2에 대한 노출, O2에 대한 노출 등, 또는 이들의 조합을 포함할 수 있고, 반도체 디바이스(110A 및 110B)의 본딩 표면(예컨대, 표면 유전체 층(64A 및 64B) 및/또는 전도성 패드(62A 및 62B))에 대한 활성화 공정을 수행하는 것을 포함한다. 그러나, 임의의 적절한 활성화 공정이 이용될 수 있다. 활성화 공정 후에, 제1 반도체 디바이스(110A) 및/또는 제2 반도체 디바이스(110B)는, 예를 들어, 화학적 린스를 사용하여 세정될 수 있다.
일단 정렬되면, 제1 반도체 디바이스(110A) 및 제2 반도체 디바이스(110B)는 제1 홀더(120A) 및/또는 제2 홀더(120B)를 사용하여 접촉하게 된다. 일부 실시예에서, 현미경(130A 및 130B)은 반도체 디바이스(110A 및 110B)가 접촉될 때 후면측 얼라인먼트 마크(72A 및 72B)의 위치를 연속적으로 또는 반복적으로 검출하고, 반도체 디바이스(110A 및 110B)의 위치는 후면측 얼라인먼트 마크(72A 및 72B)의 검출된 위치에 기반하여 조정될 수 있다. 이러한 방식으로, 반도체 디바이스(110A 및 110B)의 정렬은 오버레이 시프트를 감소시키고 수율을 향상시키기 위해 본딩 공정 동안 모니터링 및 조정될 수 있다. 예를 들어, 반도체 디바이스(110A 및 110B)의 정렬을 모니터링함으로써, 홀더(120A 및 120B)의 이동으로 인한 시프팅이 검출될 수 있고, 반도체 디바이스(110A 및 110B)는 이동을 보정하기 위해 재배치될 수 있다. 이것은 본딩 공정 동안 반도체 디바이스(110A 및 110B)의 정렬을 향상시킬 수 있다.
그 후, 일부 실시예에서, 반도체 디바이스(110A 및 110B)는 열처리될 수 있고/있거나 반도체 디바이스(110A 및 110B)에 대해 (예컨대, 접촉 압력을 인가함으로써) 서로에 대해 가압될 수 있다. 예를 들어, 반도체 디바이스(110A 및 110B)는 약 200 kPa 미만의 압력, 및 약 200℃ 내지 약 400℃의 온도로 처리될 수 있다. 그 후, 반도체 디바이스(110A 및 110B)는 전도성 패드(62A)를 융합하기 위해 전도성 패드(62A 및 62B)의 재료의 공융점 이상(예컨대, 약 150℃ 내지 약 650℃)의 온도로 처리될 수 있다. 이러한 방식으로, 반도체 디바이스(110A 및 110B)의 유전체-대-유전체 본딩 및/또는 금속-대-금속 본딩은 본딩된 구조물(150)을 형성한다. 일부 실시예에서, 본딩된 구조물(150)은 베이킹(baked), 어닐링(annealed), 가압(pressed) 또는 다른 방식으로 처리되어, 본드를 강화 또는 마무리하게 된다.
일부 실시예에서, 본딩 공정을 수행한 후, 본딩 시스템(100)을 사용하여 본딩된 구조물(150)의 반도체 디바이스(110A 및 110B)의 정렬을 측정할 수 있다. 이것은 도 25에 도시된 공정 흐름(600)의 선택적 단계 618에 대응한다. 예를 들어, 본딩된 구조물(150)은 반도체 디바이스(110A 및 110B)의 임의의 오정렬 또는 오버레이 시프트를 측정하기 위해 검사될 수 있다. 일부 실시예에서, 본딩된 구조물(150) 상의 후면측 얼라인먼트 마크(72A 및 72B)의 위치는 현미경(130A 및 130B)에 의해 측정될 수 있고, 오정렬은 후면측 얼라인먼트 마크(72A 및 72B)의 상대 위치로부터 결정될 수 있다. 예를 들어, 본딩된 구조물(150) 내의 전면측 얼라인먼트 마크(70A 및 70B)의 위치는 후면측 얼라인먼트 마크(72A 및 72B)의 측정된 위치로부터 결정될 수 있고, 반도체 디바이스(110A 및 110B)의 오정렬은 전면측 얼라인먼트 마크(70A 및 70B)의 오정렬로부터 결정될 수 있다. 다른 기법이 가능하다. 일부 실시예에서, 본딩된 구조물(150)을 형성한 후 정렬을 측정함으로써, 양호한 디바이스를 보다 큰 효율성으로 식별할 수 있다. 예를 들어, 오정렬을 측정한 후, 정렬 허용 오차 내에 있는 본딩된 구조물(150) 또는 본딩된 구조물(150)의 부분(예컨대, 싱귤레이팅될 영역)이 후속적으로 처리되거나 테스트될 수 있다. 이것은 알려진 양호한 다이(known good die)(KGD), 양호한 본딩된 구조물(150) 등을 식별하는 데 수행되는 추가 테스트 또는 검사의 양을 감소시킬 수 있다. 양호한 디바이스를 보다 효율적으로 식별하면 제조 시간과 제조 비용을 감소시킬 수 있다.
도 7은 일부 실시예에 따른 본딩된 구조물(150)의 단면도를 도시한 것이다. 본딩된 구조물(150)은 적합한 기법을 사용하여 후속적으로 처리될 수 있다. 예를 들어, 일부 실시예에서, 본딩된 구조물(150) 내에 형성된 다수의 디바이스를 개별 디바이스로 싱귤레이팅하기 위한 싱귤레이션 공정이 수행될 수 있다. 싱귤레이션 공정은 소잉 공정, 레이저 공정 등을 포함할 수 있다.
도 8 및 도 9는 일부 실시예에 따른 본딩된 구조물(250)을 형성하기 위해 반도체 디바이스(210A 및 210B)를 본딩할 때의 중간 단계를 도시한 것이다. 도 8은 일부 실시예에 따른 본딩 시스템(100) 내의 제1 반도체 디바이스(210A) 및 제2 반도체 디바이스(210B)를 도시한 것이다. 본딩 시스템(100)은 도 2에 대해 설명된 본딩 시스템(100)과 유사할 수 있다. 반도체 디바이스(210A 및 210B)는 반도체 디바이스(210A 및 210B)가 본딩 공정 동안 정렬을 위해 사용되는 전면측 얼라인먼트 마크를 포함하지 않는다는 점을 제외하고는 앞서 설명된 반도체 디바이스(110A 및 110B)와 유사하다. 다른 실시예에서, 반도체 디바이스(210A 및 210B) 중 하나는 본딩 공정 동안 정렬을 위해 사용되는 (예컨대, 전면측 얼라인먼트 마크(70A 및 70B)와 유사한) 전면측 얼라인먼트 마크를 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(210A 및 210B)는 앞서 설명된 후면측 얼라인먼트 마크(72A 및 72B)와 유사할 수 있는 후면측 얼라인먼트 마크(72A 및 72B)를 포함한다.
반도체 디바이스(210A 및 210B)는 또한, 일부 실시예에서, 디바이스 피처(270A 및 270B)를 포함한다. 디바이스 피처(270A 및 270B)는 반도체 디바이스(210A 및 210B)의 기능적 또는 더미 피처일 수 있고, 반도체 디바이스(210A 및 210B)의 전면에 또는 그 근처에 위치할 수 있다. 예를 들어, 디바이스 피처(270A 및 270B)는 전도성 피처(예컨대, 라인, 비아 등), 전도성 패드, 수동 디바이스, 능동 디바이스, 격리 구조물, 이들의 조합 등을 포함할 수 있고, 이들은 도 1에 도시된 반도체 디바이스(50)에 대해 앞서 설명된 피처 또는 구조물을 포함할 수 있다.
도 8은 일부 실시예에 따른 본딩 공정의 중간 단계를 도시한 것이다. 도 8에 도시된 단계는 도 3a에 도시된 단계와 유사할 수 있다. 예를 들어, 도 8은 제1 현미경(130A)이 제1 반도체 디바이스(210A)의 후면측 얼라인먼트 마크(72A)의 위치를 검출하는 것을 도시한 것이다. 그러나, 도 8에 도시된 바와 같이, 제2 현미경(130B)은 제1 반도체 디바이스(210A)의 전면측 얼라인먼트 마크의 위치 대신에 제1 반도체 디바이스(210A)의 디바이스 피처(270A)의 위치를 검출한다. 따라서, 디바이스 피처(270A)의 위치와 제1 반도체 디바이스(210A)의 후면측 얼라인먼트 마크(72A)의 위치 간의 제1 오프셋(280A)을 결정한다. 제1 오프셋(280A)은 디바이스 피처(270A)의 검출된 위치와 후면측 얼라인먼트 마크(72A)의 검출된 위치 간의 차이에 해당할 수 있다. 이러한 방식으로, 제1 오프셋(280A)은 도 3a 및 도 3b에 대해 설명된 제1 오프셋(80A)과 유사할 수 있지만, 후면측 얼라인먼트 마크(72A)와 디바이스 피처(270A) 간의 오프셋에 대한 것일 수 있다. 예를 들어, 후면측 얼라인먼트 마크(72A)의 위치 및 제1 오프셋(280A)은 디바이스 피처(270A)의 위치를 결정하는 데 사용될 수 있다.
일부 실시예에서, 제2 반도체 디바이스(210B)의 후면측 얼라인먼트 마크(72B)의 위치는 제2 현미경(130B)을 사용하여 검출될 수 있고, 제2 반도체 디바이스(210B)의 디바이스 피처(270B)의 위치는 제1 현미경(130A)을 사용하여 검출될 수 있다. 이는 앞서 도 4에 도시된 단계와 유사할 수 있다. 추가적으로, 디바이스 피처(270B)의 위치와 제2 반도체 디바이스(210B)의 후면측 얼라인먼트 마크(72B)의 위치 간의 제2 오프셋(280B)을 결정할 수 있다.
후면측 얼라인먼트 마크(72A 및 72B)의 위치, 디바이스 피처(270A 및 270B)의 위치, 및 오프셋(280A 및 280B)을 결정한 후, 반도체 디바이스(210A 및 210B)는, 일부 실시예에 따라, 본딩 공정을 사용하여 본딩된 구조물(250)을 형성하도록 본딩될 수 있다. 본딩된 구조물(250)이 도 9에 도시되어 있고, 앞서 설명된 본딩된 구조물(150)과 유사할 수 있다. 본딩 공정은 반도체 디바이스(210A 및 210B)가 전면측 얼라인먼트 마크(70A 및 70B)의 위치에 따르지 않고 디바이스 피처(270A 및 270B)의 위치에 따라 정렬된다는 점을 제외하고는 도 6에 대해 설명된 본딩 공정과 유사할 수 있다. 예를 들어, 디바이스 피처(270A 및 270B)의 위치는 후면측 얼라인먼트 마크(72A 및 72B) 및 오프셋(280A 및 280B)의 측정된 위치에 기반하여 결정될 수 있고, 반도체 디바이스(210A 및 210B)는 디바이스 피처(270A 및 270B)의 적절한 정렬을 달성하기 위해 재배치될 수 있다. 예를 들어, 일부의 경우, 반도체 디바이스(210A 및 210B)는 디바이스 피처(270A 및 270B)가 본딩 공정 동안 함께 본딩되도록 정렬될 수 있다. 다른 경우에, 디바이스 피처(270A 및 270B)는 도 8 내지 도 9의 실시예에 도시된 바와 같이, 함께 본딩되지는 않는다. 일부 경우에, 전면측 얼라인먼트 마크 대신 정렬을 위해 디바이스 피처를 사용하게 되면 디바이스 피처를 형성하는 데 이용될 수 있는 반도체 디바이스의 가용 면적을 증가시킬 수 있다. 이러한 방식으로, 반도체 디바이스 내에 형성되는 피처의 밀도는 증가될 수 있고, 반도체 디바이스의 설계는 보다 유연할 수 있다.
도 10, 도 11, 및 도 12는 일부 실시예에 따라 본딩된 구조물(150)을 형성하기 위해 반도체 디바이스(110A 및 110B)를 본딩할 때의 중간 단계를 도시한 것이다. 도 10 내지 도 12에 도시된 본딩 공정은 반도체 디바이스(110A 및 110B)가 본딩 공정을 수행하기 전에 캐리어 기판(82A 및 82B)에 부착된다는 점을 제외하고는 도 3a 내지 도 7에 도시된 본딩 공정과 유사하다. 예를 들어, 제1 반도체 디바이스(110A)는 캐리어 기판(82A)에 부착되고, 제2 반도체 디바이스(110B)는 캐리어 기판(82B)에 부착된다. 다른 실시예에서, 반도체 디바이스(110A 및 110B) 중 하나만이 캐리어 기판에 부착된다.
일부 실시예에서, 캐리어 기판(82A 및 82B)은 가시광에 대해 적어도 부분적으로 투명한 재료로 형성된다. 일부 실시예에서, 캐리어 기판(82A 및 82B)은 적외선광 또는 자외선광과 같은 다른 파장의 광에 대해 적어도 부분적으로 투명한 재료일 수 있다. 캐리어 기판(82A 및 82B)은, 예를 들어, 글래스 재료, 실리콘 산화물, 플라스틱, 다른 투명 재료 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 캐리어 기판(82A 및 82B)은, 예를 들어, 글래스 재료, 플라스틱 재료, 또는 유기 재료와 같은 적합한 유전체 재료로 형성된 지지 기판을 포함할 수 있는 패널 구조물일 수 있다. 패널 구조물은, 예를 들어, 직사각형 패널일 수 있다. 일부 경우에, 캐리어 기판(82A 및 82B)의 사용은 반도체 디바이스(110A 및 110B)에 대한 구조적 지지부를 제공하거나, 반도체 디바이스(110A 및 110B)의 평탄성을 향상시키거나, 반도체 디바이스(110A 및 110B)의 뒤틀림을 감소시킬 수 있다.
일부 실시예에서, 각각의 반도체 디바이스(110A 및 110B)는 (도면에 도시되지 않은) 접착제 등에 의해 대응하는 캐리어 기판(82A 및 82B)에 부착될 수 있다. 일부 실시예에서, 접착제는 캐리어 기판(82A 및 82B)의 후속 제거를 가능하게 하는 방출 층(release layer)일 수 있다. 방출 층은 캐리어 기판(82A 및 82B)과 함께 제거될 수 있는 폴리머 기반 재료로 형성될 수 있다. 일부 실시예에서, 방출 층은, 가열시, 접착 특성을 상실하는 에폭시 기반 열 방출 재료, 예를 들어, 광열 변환(light-to-heat-conversion)(LTHC) 방출 코팅이다. 다른 실시예에서, 방출 층은 자외선(UV) 광에 노출시 접착 특성을 상실하는 자외선(UV) 글루(glue)일 수 있다. 방출 층은 액체로서 분배되어 경화될 수 있고, 각각의 캐리어 기판(82A 및 82B) 상에 적층되는 라미네이트 필름 등일 수 있다.
도 10은, 일부 실시예에 따라, 제1 현미경(130A)이 제1 반도체 디바이스(110A)의 후면측 얼라인먼트 마크(72A)의 위치를 검출하고, 제2 현미경(130B)이 제1 반도체 디바이스(110A)의 전면측 얼라인먼트 마크(70A)의 위치를 검출하는 것을 도시한 것이다. 캐리어 기판(82A)이 투명하기 때문에, 캐리어 기판(82A)이 제1 현미경(130A)과 후면측 얼라인먼트 마크(72A) 사이에 있더라도 제1 현미경(130A)은 후면측 얼라인먼트 마크(72A)의 위치를 검출할 수 있다. 도 3a 및 도 3b에 대해 앞서 설명된 것과 유사한 기법을 사용하여 전면측 얼라인먼트 마크(70A)와 후면측 얼라인먼트 마크(72A) 간의 제1 오프셋(80A)을 결정할 수 있다.
유사한 방식으로, 제2 반도체 디바이스(110B)의 후면측 얼라인먼트 마크(72B)의 위치는 캐리어 기판(82B)을 통해 제2 현미경(130B)에 의해 검출될 수 있고, 제1 반도체 디바이스(110A)의 전면측 얼라인먼트 마크(70B)의 위치는 제1 현미경(130A)에 의해 검출될 수 있다. 제2 오프셋(80B)은 도 4에 대해 앞서 설명된 것과 유사한 기법을 사용하여 결정될 수 있다.
도 11로 돌아가면, 전면측 얼라인먼트 마크(70A 및 70B)의 위치, 후면측 얼라인먼트 마크(72A 및 72B)의 위치, 및 오프셋(80A 및 80B)을 결정한 후, 반도체 디바이스(110A 및 110B)는, 일부 실시예에 따라, 본딩 공정을 사용하여 본딩된 구조물(250)을 형성하도록 본딩될 수 있다. 본딩 공정은 도 6에 대해 설명된 본딩 공정과 유사할 수 있다. 예를 들어, 반도체 디바이스(110A 및 110B)는, 전면측 얼라인먼트 마크(70A 및 70B)의 위치를 결정하기 위해 오프셋(80A 및 80B)을 사용하여 후면측 얼라인먼트 마크(72A 및 72B)의 위치를 검출하고, 그 후 전면측 얼라인먼트 마크(70A 및 70B)를 정렬하기 위해 필요에 따라 반도체 디바이스(110A 및 110B)를 재배치함으로써 정렬될 수 있다. 일단 정렬되면, 반도체 디바이스(110A 및 110B)는 앞서 설명된 바와 같이 반도체 디바이스(110A 및 110B)를 본딩하도록 물리적으로 접촉될 수 있다. 본딩된 구조물(150)이 도 11에 도시되어 있고, 앞서 설명된 본딩된 구조물(150)과 유사할 수 있다.
도 12에서, 캐리어 기판(82A 및 82B)은 본딩된 구조물(150)로부터 분리(예컨대, "디본딩")된다. 일부 실시예에 따르면, 디본딩(de-bonding)은, 방출 층이 광의 열로 분해되고 캐리어 기판(82A 및 82B)이 제거될 수 있도록, 방출 층 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 캐리어 기판(82A 및 82B)을 제거하기 위한 다른 기법이 가능하다. 이것은 도 25에 도시된 공정 흐름(600)의 선택적 단계 620에 대응한다.
도 13 내지 도 19는 일부 실시예에 따른 본딩된 구조물(350)을 형성하기 위해 반도체 디바이스(310A 및 310B)를 본딩할 때의 중간 단계를 도시한 것이다. 도 13은 일부 실시예에 따른 본딩 시스템(300) 내의 제1 반도체 디바이스(310A) 및 제2 반도체 디바이스(310B)를 도시한 것이다. 본딩 시스템(300)은 도 2에 대해 설명된 본딩 시스템(100)과 유사할 수 있지만, 제외되는 것은 본딩 시스템(300)은 아래에서 보다 상세히 설명되는 제1 마킹 도구(330A) 및 제2 마킹 도구(330B)를 포함한다는 점이다. 반도체 디바이스(310A 및 310B)는 앞서 설명된 반도체 디바이스(110A 및 110B)와 유사할 수 있지만, 제외되는 것은 반도체 디바이스(310A 및 310B)가 본딩 공정 전에 형성된, 본딩 공정 동안 정렬을 위해 사용되는 후면측 얼라인먼트 마크를 포함하지 않는다는 점이다. 다른 실시예에서, 반도체 디바이스(310A 및 310B) 중 하나는 본딩 공정 동안 정렬을 위해 사용되는 후면측 얼라인먼트 마크(예컨대, 후면측 얼라인먼트 마크(72A 및 72B)와 유사함)를 포함할 수 있다. 도 13 내지 도 19에 도시된 단계 중 일부는 아래의 도 26에 도시된 공정 흐름(700)의 단계에 대응한다.
전술한 바와 같이, 본딩 시스템(300)은 마킹 도구(330A 및 330B)를 포함하는 것을 제외하고는 도 2에 대해 설명된 본딩 시스템(100)과 유사할 수 있다. 마킹 도구(330A 및 330B)는 반도체 디바이스 상에 얼라인먼트 마크를 형성하도록 구성된 디바이스일 수 있다. 예를 들어, 제1 마킹 도구(330A)는 제1 반도체 디바이스(310A)의 후면측 상에 (예컨대, 반도체 기판(52A) 상에) 얼라인먼트 마크(예컨대, 도 15의 제1 얼라인먼트 마크(372A))를 형성하도록 구성될 수 있다. 유사하게, 제2 마킹 도구(330B)는 제2 반도체 디바이스(310B)의 후면측 상에 (예컨대, 반도체 기판(52B) 상에) 얼라인먼트 마크(예컨대, 도 17의 제2 얼라인먼트 마크(372B))를 형성하도록 구성될 수 있다. 마킹 도구(330A 및 330B)는, 예를 들어, 레이저, 전자 빔, 다른 기법 등을 사용하여 얼라인먼트 마크를 형성할 수 있다. 본딩 시스템(300)의 마킹 도구(330A 및 330B)는 현미경(130A 및 130B)과는 별개인 디바이스로 도시되어 있지만, 다른 실시예에서 마킹 도구(330A 및 330B)는 현미경(130A 및 130B) 내에 통합될 수 있다. 마킹 도구(330A 및 330B)는 컨트롤러(140)에 접속될 수 있고, 컨트롤러(140)에 신호를 전송하거나 컨트롤러(140)로부터 신호를 수신하도록 구성될 수 있다.
도 14에서, 제2 현미경(130B)은, 일부 실시예에 따라, 제1 반도체 디바이스(310A)의 전면측 얼라인먼트 마크(70A)의 위치를 검출한다. 이것은 도 26에 도시된 공정 흐름(700)의 단계 702에 대응한다. 도 15에서, 제1 마킹 도구(330A)는, 일부 실시예에 따라, 제1 반도체 디바이스(310A)의 후면측 상에 제1 얼라인먼트 마크(372A)를 형성한다. 이것은 도 26에 도시된 공정 흐름(700)의 단계 704에 대응한다. 예를 들어, 제1 얼라인먼트 마크(372A)는 반도체 기판(52A)의 후면측 표면에 또는 그 근처에 형성될 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70A)와 제1 얼라인먼트 마크(372A) 간의 제1 오프셋(380A)을 결정할 수 있다. 일부 실시예에서, 제1 오프셋(380A)은 제1 얼라인먼트 마크(372A)를 형성하기 전에 결정되고, 다른 실시예에서, 제1 오프셋(380A)은 제1 얼라인먼트 마크(372A)를 형성한 후에 결정된다. 일부 실시예에서, 제1 오프셋(380A)은 제1 오프셋(80A)에 대해 앞서 설명된 것과 유사한 기법을 사용하여 결정될 수 있다.
일부 실시예에서, 제1 얼라인먼트 마크(372A)는 전면측 얼라인먼트 마크(70A)의 측정된 위치에 기반한 위치에 형성된다. 일부 실시예에서, 제1 얼라인먼트 마크(372A)는 전면측 얼라인먼트 마크(70A)와 대략 바로 반대되는 위치에 형성될 수 있다. 예를 들어, 제1 오프셋(380A)의 수평 오프셋은 대략 0일 수 있다. 다른 실시예에서, 제1 얼라인먼트 마크(372A)의 위치는 전면측 얼라인먼트 마크(70A)로부터 넌제로 수평 오프셋을 가질 수 있다. 일부 실시예에서, 제1 오프셋(380A)은 미리 결정될 수 있고, 제1 얼라인먼트 마크(372A)는 전면측 얼라인먼트 마크(70A)의 측정된 위치로부터 대략 제1 오프셋(380A)인 위치에 형성될 수 있다. 일부 실시예에서, 제1 얼라인먼트 마크(372A)의 위치는 제1 얼라인먼트 마크(372A)를 형성한 후에 (예컨대, 제1 현미경(130A)을 사용하여) 검출되고, 제1 오프셋(380A)은 제1 얼라인먼트 마크(372A)의 검출된 위치로부터 결정된다. 일부 경우에, 본원에 설명된 바와 같이 전면측 얼라인먼트 마크(70A)의 위치에 기반하여 제1 얼라인먼트 마크(372A)를 형성하게 되면, 제1 오프셋(380A)을 보다 정확하게 결정할 수 있고, 따라서 본딩 공정 동안 반도체 디바이스(310A 및 310B)에 대한 정렬을 향상시킬 수 있다. 예를 들어, 설명된 바와 같이 본딩 시스템(300) 내에 얼라인먼트 마크(372A)를 형성하게 되면 본딩 공정 이전에 또는 본딩 공정 동안에 제1 반도체 디바이스(310A)를 기계적으로 이동시키는 것으로 인한 오정렬의 증가 기회를 감소시킬 수 있다.
도 16에서, 제1 현미경(130A)은 일부 실시예에 따라 제2 반도체 디바이스(310B)의 전면측 얼라인먼트 마크(70B)의 위치를 검출한다. 이것은 도 26에 도시된 공정 흐름(700)의 단계 706에 대응한다. 다른 실시예에서, 전면측 얼라인먼트 마크(70B)의 위치는 전면측 얼라인먼트 마크(70A)(도 14 참조)의 위치를 검출하기 전에 또는 제1 얼라인먼트 마크(372A)(도 15 참조)를 형성하기 전에 검출될 수 있다. 도 17에서, 제1 마킹 도구(330B)는, 일부 실시예에 따라, 제1 반도체 디바이스(310B)의 후면측 상에 제2 얼라인먼트 마크(372B)를 형성한다. 이것은 도 26에 도시된 공정 흐름(700)의 단계 708에 대응한다. 제2 얼라인먼트 마크(372B)는 제1 얼라인먼트 마크(372A)와 유사할 수 있고 유사한 기법을 사용하여 형성될 수 있다. 예를 들어, 제2 얼라인먼트 마크(372B)는 반도체 기판(52B)의 후면측 표면에 또는 그 근처에 형성될 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70B)와 제2 얼라인먼트 마크(372B) 간의 제2 오프셋(380B)을 결정할 수 있다. 일부 실시예에서, 제2 오프셋(380B)은 제2 얼라인먼트 마크(372B)를 형성하기 전에 결정되고, 다른 실시예에서, 제2 오프셋(380B)은 제2 얼라인먼트 마크(372B)를 형성한 후에 결정된다. 제2 오프셋(380B)은 제1 오프셋(380A)에 대해 설명된 것과 유사한 기법을 사용하여 결정될 수 있다. 제2 얼라인먼트 마크(372B)는 일부 실시예에서 전면측 얼라인먼트 마크(70B)의 측정된 위치에 기반하는 위치에 형성될 수 있다. 일부 실시예에서, 제2 얼라인먼트 마크(372B)의 위치는 형성 후에 (예컨대, 제2 현미경(130B)에 의해) 검출될 수 있고, 제2 오프셋(380B)은 검출된 위치로부터 결정될 수 있다. 다른 실시예에서, 제2 얼라인먼트 마크(372B)는 전면측 얼라인먼트 마크(70A)(도 14 참조)의 위치를 검출하기 전에 또는 제1 얼라인먼트 마크(372A)(도 15 참조)를 형성하기 전에 형성될 수 있다.
도 18로 돌아가면, 전면측 얼라인먼트 마크(70A 및 70B)의 위치를 결정하고, 얼라인먼트 마크(372A 및 372B)를 형성하고, 그리고 임의의 오프셋(380A 및 380B)을 결정한 후, 반도체 디바이스(310A 및 310B)는, 일부 실시예에 따라, 본딩 공정을 사용하여 본딩된 구조물(350)을 형성하도록 본딩될 수 있다. 이것은 도 26에 도시된 공정 흐름(700)의 단계 710 및 712에 대응한다. 본딩 공정은 도 6에 대해 설명된 본딩 공정과 유사할 수 있다. 예를 들어, 반도체 디바이스(310A 및 310B)는, 전면측 얼라인먼트 마크(70A 및 70B)의 위치를 결정하기 위해 오프셋(380A 및 380B)을 사용하여 얼라인먼트 마크(372A 및 372B)의 위치를 검출하고, 그 후 전면측 얼라인먼트 마크(70A 및 70B)를 정렬하기 위해 필요에 따라 반도체 디바이스(310A 및 310B)를 재배치함으로써 정렬될 수 있다. 일단 정렬되면, 반도체 디바이스(310A 및 310B)는 앞서 설명된 바와 같이 반도체 디바이스(310A 및 310B)를 본딩하도록 물리적으로 접촉될 수 있다. 본딩된 구조물(350)이 도 19에 도시되어 있고, 앞서 설명된 본딩된 구조물(350)과 유사할 수 있다.
도 20 및 도 21은 일부 실시예에 따른 본딩 구조물(450)을 형성하도록 본딩된 제1 반도체 디바이스(410A) 및 제2 반도체 디바이스(410B)를 도시한 것이다. 일부 실시예에 따라, 도 20은 본딩 전의 반도체 디바이스(410A 및 410B)를 도시하고, 도 21은 반도체 디바이스(410A 및 410B)를 본딩한 후의 본딩된 구조물(450)을 도시한 것이다. 반도체 디바이스(410A 및 410B)는 본원에 설명된 본딩 시스템(100 또는 300)과 같은 본딩 시스템을 사용하고 본원에서 앞서 설명된 본딩 기법을 사용하여 본딩될 수 있다. 반도체 디바이스(410A 및 410B)는 앞서 설명된 반도체 디바이스(50, 110A 및 110B, 210A 및 210B, 또는 310A 및 310B)와 유사할 수 있다. 예를 들어, 반도체 디바이스(410A 및 410B)는 전면측 얼라인먼트 마크(70A 및 70B), 후면측 얼라인먼트 마크(72A 및 72B), 디바이스(54A 및 54B)(예컨대, 능동 디바이스 및/또는 수동 디바이스), 인터커넥트 구조물(60), 전도성 패드(62A 및 62B), 및/또는 표면 유전체 층(64A 및 64B)을 포함할 수 있다. 다른 실시예에서, 반도체 디바이스(410A 및 410B)는 이들 피처와는 다른 피처, 또는 이들 피처와는 다른 피처의 조합을 포함할 수 있다.
반도체 디바이스(410A 및 410B)는, 예를 들어, 칩, 웨이퍼, 다이, 패키지 등일 수 있다. 반도체 디바이스(410A 및 410B) 중 하나 또는 둘 모두는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템 온 칩(SoC), 마이크로컨트롤러 등과 같은 로직 디바이스일 수 있다. 반도체 디바이스(410A 및 410B) 중 하나 또는 둘 모두는 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고대역폭 메모리(HBM) 모듈 등과 같은 메모리 디바이스일 수 있다. 반도체 디바이스(410A 및 410B)는 동일한 기술 노드의 공정에서 형성될 수 있거나, 다른 기술 노드의 공정에서 형성될 수 있다. 예를 들어, 제1 반도체 디바이스(410A)는 제2 반도체 디바이스(410B)보다 더 진보된 처리 노드일 수 있다.
반도체 디바이스(410A 및 410B)는 유사한 타입의 디바이스일 수 있거나 또는 상이한 타입의 디바이스일 수 있다. 예를 들어, 일부 실시예에서, 반도체 디바이스(410A 및 410B) 모두는 CMOS 다이 등과 같은 집적 회로 다이를 포함한다. 일부 실시예에서, 반도체 디바이스(410A 및 410B) 중 하나는 한 타입(예컨대, n 타입 또는 p 타입)의 트랜지스터의 영역을 포함할 수 있고, 반도체 디바이스(410A 및 410B) 중 다른 하나는 다른 타입의 트랜지스터의 영역을 포함할 수 있다. 예를 들어, 제1 반도체 디바이스(410A)는 전도성 패드(62A)에 연결된 n 타입 FET(예컨대, NFET)를 포함할 수 있고 제2 반도체 디바이스(410B)는 전도성 패드(62B)에 연결된 p 타입 FET(예컨대, PFET)를 포함할 수 있다. 전도성 패드(62A 및 62B)는 n 타입 FET가 본딩된 구조물(450)에서 p 타입 FET에 연결되도록 본딩 공정 동안 본딩될 수 있다. 일부 실시예에서, 제2 반도체 디바이스(410B)는 메모리 어레이(예컨대, SRAM 어레이 등)를 포함할 수 있고, 제1 반도체 디바이스(410A)는 로직 디바이스(예컨대, 주변 로직 회로)를 포함할 수 있다. 위에서 설명된 반도체 디바이스(410A 및 410B) 및 본딩된 구조물(450)은 본원에 설명된 기법을 사용하여 본딩된 구조물을 형성하도록 본딩될 수 있는 디바이스의 예시적인 예로서 의도되고, 디바이스, 컴포넌트, 또는 본딩된 구조물의 다른 타입 또는 조합이 가능하다.
도 22 내지 도 24는 일부 실시예에 따른 본딩된 구조물(550)(도 24 참조)을 형성할 때의 중간 단계를 도시한 것이다. 도 22로 돌아가면, 일부 실시예에 따른 반도체 디바이스(510) 및 기판(511)이 도시되어 있다. 반도체 디바이스(510) 및 기판(511)은 본딩된 구조물(550)의 형성의 일부로서 후속적으로 본딩된다(도 23 참조). 반도체 디바이스(510)는 앞서 설명된 반도체 디바이스(50, 110A 및 110B, 210A 및 210B, 310A 및 310B, 또는 410A 및 410B)와 유사할 수 있다. 예를 들어, 반도체 디바이스(510)는 후면측 얼라인먼트 마크(72), 디바이스(54)(예컨대, 능동 디바이스 및/또는 수동 디바이스), 전도성 패드(62), 및/또는 표면 유전체 층(64)을 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(510)는 선택적인 전면측 얼라인먼트 마크(70)를 포함한다. 다른 실시예에서, 반도체 디바이스(510)는 이들 피처와는 다른 피처, 또는 이들 피처와는 다른 피처의 조합을 포함할 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)와 후면측 얼라인먼트 마크(72) 간의 오프셋이 결정될 수 있다. 오프셋은 앞서 설명된 오프셋(80)과 유사할 수 있다.
일부 실시예에 따르면, 기판(511)은 반도체 기판(552), 반도체 층(555), 및/또는 표면 유전체 층(564)을 포함할 수 있다. 반도체 기판(552)은 반도체 기판(52)과 유사할 수 있다. 예를 들어, 반도체 기판(552)은 실리콘 웨이퍼, 반도체-온-절연체(SOI) 기판 등일 수 있다.
반도체 층(555)은 도핑되거나 도핑되지 않은 실리콘과 같은 하나 이상의 반도체 재료 층, SOI 기판의 활성 층, 반도체-온-사파이어 기판의 활성 층 등일 수 있다. 반도체 층(555)은 다른 반도체 재료, 예컨대, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 반도체 층(555)은, 일부 실시예에 따라, 반도체 기판(552)의 일부일 수 있거나 반도체 기판(552)과 동일한 재료일 수 있다. 일부 실시예에서, 반도체 층(555)은 반도체 기판(52)과 상이할 수 있다. 예를 들어, 반도체 기판(52)은 실리콘일 수 있고, 반도체 층(555)은 SiGe일 수 있지만, 이들 재료와는 다른 재료도 가능하다. 일부 실시예에서, 반도체 층(555) 상에 표면 유전체 층(564)이 형성되며, 이는 앞서 설명된 표면 유전체 층(64)과 유사할 수 있다.
도 23에서, 기판(511)은 일부 실시예에 따라 반도체 디바이스(510)에 본딩되어 본딩된 구조물(550)을 형성하게 된다. 예를 들어, 표면 유전체 층(564)은 유전체-대-유전체 본딩, 산화물-대-산화물 본딩, 또는 다른 타입의 본딩을 사용하여 표면 유전체 층(64)에 본딩될 수 있다. 본딩은 앞서 설명한 것과 유사한 본딩 공정을 사용하여 수행될 수 있다.
도 24에서, 본딩된 구조물(550)은 일부 실시예에 따라 디바이스(554)를 형성하기 위해 추가로 처리된다. 처리는 포토리소그래피 단계 또는 반도체 디바이스(50)를 형성하는 데 사용되는 단계와 같은 다양한 적합한 반도체 처리 단계를 포함할 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)의 위치는 다양한 포토리소그래피 단계 동안 포토마스크를 정렬하는 데 사용될 수 있다. 일부 실시예에서, 전면측 얼라인먼트 마크(70)의 위치는 앞서 결정된 오프셋 및 후면측 얼라인먼트 마크(72)의 위치로부터 결정될 수 있다. 후면측 얼라인먼트 마크(72)의 위치는 도 3a 및 도 3b에 설명된 공정과 유사한 현미경 등을 사용하여 검출될 수 있다. 이러한 방식으로, 포토마스크의 정렬이 향상될 수 있고, 이는 디바이스 성능 및 수율을 향상시킬 수 있다.
일부 실시예에서, 반도체 기판(552)은, 예를 들어, 그라인딩(grinding), CMP, 에칭 등, 또는 이들의 조합을 사용하여 제거되거나 부분적으로 제거될 수 있다. 디바이스(554)(도 24에서 트랜지스터로 표시됨)는, 일부 실시예에서, 반도체 층(555)의 표면에 형성될 수 있다. 디바이스(554)는 디바이스(54)와 유사할 수 있고, 예를 들어, 능동 디바이스 및/또는 수동 디바이스를 포함하는 집적 회로 디바이스 등일 수 있다. 본딩된 구조물(550)의 디바이스(554)는 본딩된 구조물(550)의 디바이스(54)와 유사하거나 상이할 수 있다. 예를 들어, 일부 실시예에서, 디바이스(54)는 n 타입 FET를 포함할 수 있고, 디바이스(554)는 p 타입 FET를 포함할 수 있다. 다른 디바이스 또는 디바이스의 조합이 가능하다.
일부 실시예에서, 디바이스(554)를 둘러싸고 피복할 수 있는 ILD(556)가 형성된다. ILD(556)는 앞서 설명된 ILD(56)와 유사할 수 있다. 일부 실시예에서, 인터커넥트 구조물(560)은 디바이스(554)를 상호접속하기 위해 ILD(56) 위에 형성될 수 있다. 인터커넥트 구조물(560)은 앞서 설명된 인터커넥트 구조물(60)과 유사할 수 있다. 예를 들어, 인터커넥트 구조물(560)은 ILD(566) 상의 하나 이상의 유전체 층 내의 하나 이상의 금속화 패턴을 포함할 수 있다. 일부 실시예에서, 전도성 피처(570)는 인터커넥트 구조물(560) 위에 형성되거나 인터커넥트 구조물(560)을 관통하여 연장될 수 있다. 전도성 피처(570)는 전도성 패드, 관통 비아 등을 포함할 수 있다. 예를 들어, 전도성 피처(570)는 인터커넥트 구조물(60)과 물리적으로 그리고 전기적으로 접촉하도록 인터커넥트 구조물(560)을 관통하여 연장되는 관통 비아를 포함할 수 있다. 예를 들어, 일부 실시예에서, 인터커넥트 구조물(60)의 전도성 영역을 노출시키는 트렌치가 에칭될 수 있고, 이어서 관통 비아를 형성하도록 트렌치 내에 전도성 재료가 퇴적될 수 있다. 관통 비아 또는 다른 전도성 피처(570)를 형성하기 위한 다른 기법이 가능하다. 이러한 방식으로, 본딩된 구조물(550)이 형성될 수 있다. 도 24에 도시된 본딩된 구조물(550)은 예시이고, 다른 본딩된 구조물(550)은 상이한 피처를 갖도록 형성될 수 있거나 상이한 기법을 사용하여 형성될 수 있다.
다른 피처 및 공정이 또한 본원에 설명된 실시예에 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스팅을 지원하기 위한 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은, 예를 들어, 재배선 층 내 또는 기판 상에 형성된 테스트 패드를 포함하여, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 본원에 개시된 구조물 및 방법은 알려진 양호한 다이의 중간 검증을 포함하는 테스팅 방법과 함께 사용되어, 수율을 증가시키고 비용을 감소시킬 수 있다.
본원에 설명된 실시예는 이점을 달성할 수 있다. 전면측 얼라인먼트 마크 및 후면측 얼라인먼트 마크를 모두 사용하여 반도체 디바이스를 정렬함으로써, 본딩 공정 동안 반도체 디바이스의 정렬을 향상시킬 수 있다. 예를 들어, 후면측 얼라인먼트 마크와 전면측 얼라인먼트 마크 간의 오프셋을 결정하여, 후면측 얼라인먼트 마크의 위치를 검출함으로써 전면측 얼라인먼트 마크를 정렬할 수 있다. 이것은 정렬 동안 (예컨대, 디바이스 또는 기판을 통해) 전면측 얼라인먼트 마크를 검출할 필요 없이 전면측 얼라인먼트 마크의 정렬을 향상시킨다. 이러한 방식으로, 경우에 따라, 투명하지 않은 기판 또는 재료가 본딩된 구조물을 제조하는 데 사용될 수 있다. 이것은 반도체 디바이스 내에서 보다 다양한 재료가 사용되도록 할 수 있고, 반도체 디바이스 내에서 불투명한 피처(예컨대, 금속 피처)의 설계 유연성을 가능하게 할 수 있다. 또한, 후면측 얼라인먼트 마크의 상대 위치를 측정함으로써 본딩 후 본딩된 구조물의 임의의 오정렬을 보다 정확하게 측정할 수 있다. 이를 통해 양호한 디바이스 또는 공정 메트릭을 보다 효율적으로 식별할 수 있다. 본원에 설명된 본딩 기법은 매우 다양한 본딩 공정(예컨대, 웨이퍼-대-웨이퍼, 칩-대-칩, 웨이퍼-대-칩 등) 및 재료로 적용되어 다양한 본딩된 구조물 등을 형성할 수 있다. 추가적으로, 일부 경우에, 본원에 설명된 기법은 추가적인 장비 또는 특수 장비를 요구하지 않고도 수행될 수 있다.
일 실시예에서, 방법은 제1 웨이퍼의 제1 측면 상의 제1 얼라인먼트 마크와 제1 웨이퍼의 제2 측면 상의 제2 얼라인먼트 마크 간의 제1 오프셋을 결정하는 단계; 제1 웨이퍼의 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계 ― 정렬하는 단계는 제1 웨이퍼의 제2 얼라인먼트 마크의 위치를 검출하는 단계, 제1 오프셋 및 제1 웨이퍼의 제2 얼라인먼트 마크의 위치에 기반하여 제1 웨이퍼의 제1 얼라인먼트 마크의 위치를 결정하는 단계, 및 제1 얼라인먼트 마크의 결정된 위치에 기반하여, 제1 얼라인먼트 마크를 제3 얼라인먼트 마크에 정렬하도록 제1 웨이퍼를 재배치하는 단계를 포함함 ―; 및 본딩된 구조물을 형성하기 위해 제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계를 포함한다. 일 실시예에서, 방법은 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크와 제2 웨이퍼의 제2 측면 상의 제4 얼라인먼트 마크 간의 제2 오프셋을 결정하는 단계를 포함한다. 일 실시예에서, 제1 얼라인먼트 마크를 제3 얼라인먼트 마크에 정렬하도록 제1 웨이퍼를 재배치하는 단계는 제2 웨이퍼의 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및 제2 오프셋 및 제2 웨이퍼의 제4 얼라인먼트 마크의 위치에 기반하여 제2 웨이퍼의 제3 얼라인먼트 마크의 위치를 결정하는 단계를 포함한다. 일 실시예에서, 방법은 본딩된 구조물 상의 제2 얼라인먼트 마크의 위치를 검출하는 단계; 본딩된 구조물 상의 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및 제1 얼라인먼트 마크와 제3 얼라인먼트 마크의 오정렬을 결정하는 단계를 포함하고, 결정하는 단계는 제1 오프셋, 제2 오프셋, 제2 얼라인먼트 마크의 위치, 및 제4 얼라인먼트 마크의 위치에 기반한다. 일 실시예에서, 제1 웨이퍼의 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계는 제3 얼라인먼트 마크를 제1 얼라인먼트 마크에 정렬하도록 제2 웨이퍼를 재배치하는 단계를 포함한다. 일 실시예에서, 제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계는 하이브리드 본딩 공정을 포함한다. 일 실시예에서, 제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계는 제1 웨이퍼를 제2 웨이퍼에 전기적으로 접속하는 것이다. 일 실시예에서, 방법은 본딩된 구조물로부터 캐리어 기판을 디본딩하는 단계를 포함한다. 일 실시예에서, 제1 오프셋을 결정하는 단계는 제1 현미경을 사용하여 제1 얼라인먼트 마크를 검출하는 단계 및 제2 현미경을 사용하여 제2 얼라인먼트 마크를 검출하는 단계를 포함한다.
일 실시예에서, 방법은 제1 반도체 디바이스를 제2 반도체 디바이스 위에 배치하는 단계 ― 제1 반도체 디바이스의 전면측은 제2 반도체 디바이스의 전면측을 향하고, 제1 반도체 디바이스의 전면측은 제1 얼라인먼트 피처를 포함하고, 제2 반도체 디바이스의 전면측은 제2 얼라인먼트 피처를 포함함 ―; 제1 현미경을 사용하여 제2 얼라인먼트 피처의 위치를 검출하는 단계 ― 제1 현미경은 제2 반도체 디바이스의 전면측을 향함 ―; 제1 현미경을 사용하여 제2 얼라인먼트 피처의 위치를 검출한 후, 제1 마킹 도구를 사용하여 제2 반도체 디바이스의 후면측 상에 제3 얼라인먼트 피처를 형성하는 단계 ― 제3 얼라인먼트 피처의 위치는 제2 얼라인먼트 피처의 위치에 기반함 ―; 제2 현미경을 사용하여 제1 얼라인먼트 피처의 위치를 검출하는 단계 ― 제2 현미경은 제1 반도체 디바이스의 전면측을 향함 ―; 제2 현미경을 사용하여 제1 얼라인먼트 피처의 위치를 검출한 후, 제2 마킹 도구를 사용하여 제1 반도체 디바이스의 후면측 상에 제4 얼라인먼트 피처를 형성하는 단계 ― 제4 얼라인먼트 피처의 위치는 제1 얼라인먼트 피처의 위치에 기반함 ―; 제1 얼라인먼트 피처를 제2 얼라인먼트 피처와 정렬하도록 제1 반도체 디바이스와 제2 반도체 디바이스를 재배치하는 단계 ― 재배치하는 단계는 제3 얼라인먼트 피처의 위치 및 제4 얼라인먼트 피처의 위치에 기반함 ―; 및 제1 반도체 디바이스를 제2 반도체 디바이스에 본딩하는 단계를 포함한다. 일 실시예에서, 제1 얼라인먼트 피처는 제1 반도체 디바이스의 전도성 피처이다. 일 실시예에서, 제1 마킹 도구는 전자 빔을 사용하여 제3 얼라인먼트 피처를 형성한다. 일 실시예에서, 제1 현미경은 제2 마킹 도구를 포함한다. 일 실시예에서, 제1 반도체 디바이스는 제1 반도체 다이를 포함하고, 제2 반도체 디바이스는 제2 반도체 다이를 포함한다. 일 실시예에서, 제1 반도체 디바이스를 제2 반도체 디바이스에 본딩하는 단계는 제1 반도체 디바이스의 제1 전도성 패드를 제2 반도체 디바이스의 제2 전도성 패드에 본딩하는 단계를 포함한다. 일 실시예에서, 방법은 제1 얼라인먼트 피처와 제4 얼라인먼트 피처 간의 수평 오프셋을 결정하는 단계를 포함하고, 재배치하는 단계는 수평 오프셋에 더 기반한다.
일 실시예에서, 방법은 제1 디바이스 웨이퍼를 상부 홀더 상에 배치하는 단계 ― 제1 디바이스 웨이퍼는 제1 전면측 얼라인먼트 마크, 제1 후면측 얼라인먼트 마크, 제1 인터커넥트 구조물, 제1 인터커넥트 구조물 위의 제1 표면 유전체 층, 및 제1 표면 유전체 층 내의 제1 컨택트 패드를 포함하고, 제1 컨택트 패드는 제1 인터커넥트 구조물에 접속됨 ―; 하부 홀더 상에 제2 디바이스 웨이퍼를 배치하는 단계 ― 제2 디바이스 웨이퍼는 제2 전면측 얼라인먼트 마크, 제2 후면측 얼라인먼트 마크, 제2 인터커넥트 구조물, 제2 인터커넥트 구조물 위의 제2 표면 유전체 층, 및 제2 표면 유전체 층 내의 제2 컨택트 패드를 포함하고, 제2 컨택트 패드는 제2 인터커넥트 구조물에 접속됨 ―; 하부 현미경을 사용하여, 제1 전면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치를 검출하는 단계; 상부 현미경을 사용하여, 제2 전면측 얼라인먼트 마크의 위치 및 제1 후면측 얼라인먼트 마크의 위치를 검출하는 단계; 제1 후면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치에 기반하여, 제2 전면측 얼라인먼트 마크에 대한 제1 전면측 얼라인먼트 마크의 제1 얼라인먼트 오프셋을 결정하는 단계; 제1 얼라인먼트 오프셋에 기반하여, 제1 전면측 얼라인먼트 마크를 제2 전면측 얼라인먼트 마크에 정렬하는 단계; 및 제1 컨택트 패드를 제2 컨택트 패드에 본딩하는 단계를 포함한다. 일 실시예에서, 방법은, 제1 컨택트 패드를 제2 컨택트 패드에 본딩한 후, 제2 전면측 얼라인먼트 마크에 대한 제1 전면측 얼라인먼트 마크의 제2 얼라인먼트 오프셋을 결정하는 단계를 포함하고, 제2 얼라인먼트 오프셋을 결정하는 단계는 제1 후면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치에 기반한다. 일 실시예에서, 제1 전면측 얼라인먼트 마크를 제2 전면측 얼라인먼트 마크에 정렬하는 단계는 제2 후면측 얼라인먼트 마크에 대한 제1 후면측 얼라인먼트 마크의 제3 얼라인먼트 오프셋을 결정하는 단계를 포함한다. 일 실시예에서, 방법은 제1 표면 유전체 층을 제2 표면 유전체 층에 본딩하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고/하거나 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
제1 웨이퍼의 제1 측면 상의 제1 얼라인먼트 마크(alignment mark)와 제1 웨이퍼의 제2 측면 상의 제2 얼라인먼트 마크 간의 제1 오프셋(offset)을 결정하는 단계;
제1 웨이퍼의 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계 ― 정렬하는 단계는:
제1 웨이퍼의 제2 얼라인먼트 마크의 위치를 검출하는 단계,
제1 오프셋 및 제1 웨이퍼의 제2 얼라인먼트 마크의 위치에 기반하여 제1 웨이퍼의 제1 얼라인먼트 마크의 위치를 결정하는 단계, 및
제1 얼라인먼트 마크의 결정된 위치에 기반하여, 제1 얼라인먼트 마크를 제3 얼라인먼트 마크에 정렬하도록 제1 웨이퍼를 재배치하는 단계를 포함함 ―; 및
본딩된 구조물을 형성하기 위해 제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크와 제2 웨이퍼의 제2 측면 상의 제4 얼라인먼트 마크 간의 제2 오프셋을 결정하는 단계
를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서,
제1 얼라인먼트 마크를 제3 얼라인먼트 마크에 정렬하도록 제1 웨이퍼를 재배치하는 단계는:
제2 웨이퍼의 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및
제2 오프셋 및 제2 웨이퍼의 제4 얼라인먼트 마크의 위치에 기반하여 제2 웨이퍼의 제3 얼라인먼트 마크의 위치를 결정하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 2에 있어서,
본딩된 구조물 상의 제2 얼라인먼트 마크의 위치를 검출하는 단계;
본딩된 구조물 상의 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및
제1 얼라인먼트 마크와 제3 얼라인먼트 마크의 오정렬을 결정하는 단계 ― 결정하는 단계는 제1 오프셋, 제2 오프셋, 제2 얼라인먼트 마크의 위치, 및 제4 얼라인먼트 마크의 위치에 기반함 ―
를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서,
제1 웨이퍼의 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계는 제3 얼라인먼트 마크를 제1 얼라인먼트 마크에 정렬하도록 제2 웨이퍼를 재배치하는 단계를 더 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서,
제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계는 하이브리드 본딩 공정을 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
제1 웨이퍼의 제1 측면을 제2 웨이퍼의 제1 측면에 본딩하는 단계는 제1 웨이퍼를 제2 웨이퍼에 전기적으로 접속하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
본딩된 구조물로부터 캐리어 기판을 디본딩(debonding)하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서,
제1 오프셋을 결정하는 단계는 제1 현미경을 사용하여 제1 얼라인먼트 마크를 검출하는 단계 및 제2 현미경을 사용하여 제2 얼라인먼트 마크를 검출하는 단계를 포함하는 것인, 방법.
실시예 10. 방법으로서,
제1 반도체 디바이스를 제2 반도체 디바이스 위에 배치하는 단계 ― 제1 반도체 디바이스의 전면측은 제2 반도체 디바이스의 전면측을 향하고, 제1 반도체 디바이스의 전면측은 제1 얼라인먼트 피처를 포함하며, 제2 반도체 디바이스의 전면측은 제2 얼라인먼트 피처를 포함함 ―;
제1 현미경을 사용하여 제2 얼라인먼트 피처의 위치를 검출하는 단계 ― 제1 현미경은 제2 반도체 디바이스의 전면측을 향함 ―;
제1 현미경을 사용하여 제2 얼라인먼트 피처의 위치를 검출하는 단계 후에, 제1 마킹 도구를 사용하여 제2 반도체 디바이스의 후면측 상에 제3 얼라인먼트 피처를 형성하는 단계 ― 제3 얼라인먼트 피처의 위치는 제2 얼라인먼트 피처의 위치에 기반함 ―;
제2 현미경을 사용하여 제1 얼라인먼트 피처의 위치를 검출하는 단계 ― 제2 현미경은 제1 반도체 디바이스의 전면측을 향함 ―;
제2 현미경을 사용하여 제1 얼라인먼트 피처의 위치를 검출하는 단계 후에, 제2 마킹 도구를 사용하여 제1 반도체 디바이스의 후면측 상에 제4 얼라인먼트 피처를 형성하는 단계 ― 제4 얼라인먼트 피처의 위치는 제1 얼라인먼트 피처의 위치에 기반함 ―;
제1 얼라인먼트 피처를 제2 얼라인먼트 피처와 정렬하도록 제1 반도체 디바이스 및 제2 반도체 디바이스를 재배치하는 단계 ― 재배치하는 단계는 제3 얼라인먼트 피처의 위치 및 제4 얼라인먼트 피처의 위치에 기반함 ―; 및
제1 반도체 디바이스를 제2 반도체 디바이스에 본딩하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
제1 얼라인먼트 피처는 제1 반도체 디바이스의 전도성 피처인 것인, 방법.
실시예 12. 실시예 10에 있어서,
제1 마킹 도구는 전자 빔을 사용하여 제3 얼라인먼트 피처를 형성하는 것인, 방법.
실시예 13. 실시예 10에 있어서,
제1 현미경은 제2 마킹 도구를 포함하는 것인, 방법.
실시예 14. 실시예 10에 있어서,
제1 반도체 디바이스는 복수의 제1 반도체 다이를 포함하고, 제2 반도체 디바이스는 복수의 제2 반도체 다이를 포함하는 것인, 방법.
실시예 15. 실시예 10에 있어서,
제1 반도체 디바이스를 제2 반도체 디바이스에 본딩하는 단계는 제1 반도체 디바이스의 제1 전도성 패드들을 제2 반도체 디바이스의 제2 전도성 패드들에 본딩하는 단계를 포함하는 것인, 방법.
실시예 16. 실시예 10에 있어서,
제1 얼라인먼트 피처와 제4 얼라인먼트 피처 간의 수평 오프셋을 결정하는 단계를 더 포함하며, 재배치하는 단계는 또한 수평 오프셋에 기반하는 것인, 방법.
실시예 17. 방법으로서,
제1 디바이스 웨이퍼를 상부 홀더 상에 배치하는 단계 ― 제1 디바이스 웨이퍼는,
제1 전면측 얼라인먼트 마크,
제1 후면측 얼라인먼트 마크,
제1 인터커넥트 구조물,
제1 인터커넥트 구조물 위의 제1 표면 유전체 층, 및
제1 표면 유전체 층 내의 제1 컨택트 패드들을 포함하며, 제1 컨택트 패드들은 제1 인터커넥트 구조물에 접속됨 ―;
제2 디바이스 웨이퍼를 하부 홀더 상에 배치하는 단계 ― 제2 디바이스 웨이퍼는,
제2 전면측 얼라인먼트 마크,
제2 후면측 얼라인먼트 마크,
제2 인터커넥트 구조물,
제2 인터커넥트 구조물 위의 제2 표면 유전체 층, 및
제2 표면 유전체 층 내의 제2 컨택트 패드들을 포함하며, 제2 컨택트 패드들은 제2 인터커넥트 구조물에 접속됨 ―;
하부 현미경을 사용하여, 제1 전면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치를 검출하는 단계;
상부 현미경을 사용하여, 제2 전면측 얼라인먼트 마크의 위치 및 제1 후면측 얼라인먼트 마크의 위치를 검출하는 단계;
제1 후면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치에 기반하여, 제2 전면측 얼라인먼트 마크에 대한 제1 전면측 얼라인먼트 마크의 제1 얼라인먼트 오프셋을 결정하는 단계;
제1 얼라인먼트 오프셋에 기반하여, 제1 전면측 얼라인먼트 마크를 제2 전면측 얼라인먼트 마크에 정렬하는 단계; 및
제1 컨택트 패드들을 제2 컨택트 패드들에 본딩하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
제1 컨택트 패드들을 제2 컨택트 패드들에 본딩하는 단계 후에, 제2 전면측 얼라인먼트 마크에 대한 제1 전면측 얼라인먼트 마크의 제2 얼라인먼트 오프셋을 결정하는 단계를 더 포함하며, 제2 얼라인먼트 오프셋을 결정하는 단계는 제1 후면측 얼라인먼트 마크의 위치 및 제2 후면측 얼라인먼트 마크의 위치에 기반하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
제1 전면측 얼라인먼트 마크를 제2 전면측 얼라인먼트 마크에 정렬하는 단계는 제2 후면측 얼라인먼트 마크에 대한 제1 후면측 얼라인먼트 마크의 제3 얼라인먼트 오프셋을 결정하는 단계를 더 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
제1 표면 유전체 층을 제2 표면 유전체 층에 본딩하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 방법으로서,
    제1 웨이퍼의 제1 측면 상의 제1 얼라인먼트 마크(alignment mark)와 상기 제1 웨이퍼의 제2 측면 상의 제2 얼라인먼트 마크 간의 제1 오프셋(offset)을 결정하는 단계;
    상기 제1 웨이퍼의 상기 제1 얼라인먼트 마크를 제2 웨이퍼의 제1 측면 상의 제3 얼라인먼트 마크에 정렬하는 단계 ― 상기 정렬하는 단계는:
    상기 제1 웨이퍼의 상기 제2 얼라인먼트 마크의 위치를 검출하는 단계,
    상기 제1 오프셋 및 상기 제1 웨이퍼의 상기 제2 얼라인먼트 마크의 위치에 기반하여 상기 제1 웨이퍼의 상기 제1 얼라인먼트 마크의 위치를 결정하는 단계, 및
    상기 제1 얼라인먼트 마크의 결정된 위치에 기반하여, 상기 제1 얼라인먼트 마크를 상기 제3 얼라인먼트 마크에 정렬하도록 상기 제1 웨이퍼를 재배치하는 단계를 포함함 ―; 및
    본딩된 구조물을 형성하기 위해 상기 제1 웨이퍼의 제1 측면을 상기 제2 웨이퍼의 제1 측면에 본딩하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 웨이퍼의 제1 측면 상의 상기 제3 얼라인먼트 마크와 상기 제2 웨이퍼의 제2 측면 상의 제4 얼라인먼트 마크 간의 제2 오프셋을 결정하는 단계
    를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 제1 얼라인먼트 마크를 상기 제3 얼라인먼트 마크에 정렬하도록 상기 제1 웨이퍼를 재배치하는 단계는:
    상기 제2 웨이퍼의 상기 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및
    상기 제2 오프셋 및 상기 제2 웨이퍼의 상기 제4 얼라인먼트 마크의 위치에 기반하여 상기 제2 웨이퍼의 상기 제3 얼라인먼트 마크의 위치를 결정하는 단계를 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 본딩된 구조물 상의 상기 제2 얼라인먼트 마크의 위치를 검출하는 단계;
    상기 본딩된 구조물 상의 상기 제4 얼라인먼트 마크의 위치를 검출하는 단계; 및
    상기 제1 얼라인먼트 마크와 상기 제3 얼라인먼트 마크의 오정렬을 결정하는 단계 ― 상기 결정하는 단계는 상기 제1 오프셋, 상기 제2 오프셋, 상기 제2 얼라인먼트 마크의 위치, 및 상기 제4 얼라인먼트 마크의 위치에 기반함 ―
    를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 제1 웨이퍼의 상기 제1 얼라인먼트 마크를 상기 제2 웨이퍼의 제1 측면 상의 상기 제3 얼라인먼트 마크에 정렬하는 단계는 상기 제3 얼라인먼트 마크를 상기 제1 얼라인먼트 마크에 정렬하도록 상기 제2 웨이퍼를 재배치하는 단계를 더 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 웨이퍼의 제1 측면을 상기 제2 웨이퍼의 제1 측면에 본딩하는 단계는 하이브리드 본딩 공정을 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 웨이퍼의 제1 측면을 상기 제2 웨이퍼의 제1 측면에 본딩하는 단계는 상기 제1 웨이퍼를 상기 제2 웨이퍼에 전기적으로 접속하는 것인, 방법.
  8. 제1항에 있어서,
    상기 본딩된 구조물로부터 캐리어 기판을 디본딩(debonding)하는 단계
    를 더 포함하는, 방법.
  9. 방법으로서,
    제1 반도체 디바이스를 제2 반도체 디바이스 위에 배치하는 단계 ― 상기 제1 반도체 디바이스의 전면측은 상기 제2 반도체 디바이스의 전면측을 향하고, 상기 제1 반도체 디바이스의 전면측은 제1 얼라인먼트 피처를 포함하며, 상기 제2 반도체 디바이스의 전면측은 제2 얼라인먼트 피처를 포함함 ―;
    제1 현미경을 사용하여 상기 제2 얼라인먼트 피처의 위치를 검출하는 단계 ― 상기 제1 현미경은 상기 제2 반도체 디바이스의 전면측을 향함 ―;
    상기 제1 현미경을 사용하여 상기 제2 얼라인먼트 피처의 위치를 검출하는 단계 후에, 제1 마킹 도구를 사용하여 상기 제2 반도체 디바이스의 후면측 상에 제3 얼라인먼트 피처를 형성하는 단계 ― 상기 제3 얼라인먼트 피처의 위치는 상기 제2 얼라인먼트 피처의 위치에 기반함 ―;
    제2 현미경을 사용하여 상기 제1 얼라인먼트 피처의 위치를 검출하는 단계 ― 상기 제2 현미경은 상기 제1 반도체 디바이스의 전면측을 향함 ―;
    상기 제2 현미경을 사용하여 상기 제1 얼라인먼트 피처의 위치를 검출하는 단계 후에, 제2 마킹 도구를 사용하여 상기 제1 반도체 디바이스의 후면측 상에 제4 얼라인먼트 피처를 형성하는 단계 ― 상기 제4 얼라인먼트 피처의 위치는 상기 제1 얼라인먼트 피처의 위치에 기반함 ―;
    상기 제1 얼라인먼트 피처를 상기 제2 얼라인먼트 피처와 정렬하도록 상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스를 재배치하는 단계 ― 상기 재배치하는 단계는 상기 제3 얼라인먼트 피처의 위치 및 상기 제4 얼라인먼트 피처의 위치에 기반함 ―; 및
    상기 제1 반도체 디바이스를 상기 제2 반도체 디바이스에 본딩하는 단계
    를 포함하는, 방법.
  10. 방법으로서,
    제1 디바이스 웨이퍼를 상부 홀더 상에 배치하는 단계 ― 상기 제1 디바이스 웨이퍼는,
    제1 전면측 얼라인먼트 마크,
    제1 후면측 얼라인먼트 마크,
    제1 인터커넥트 구조물,
    상기 제1 인터커넥트 구조물 위의 제1 표면 유전체 층, 및
    상기 제1 표면 유전체 층 내의 제1 컨택트 패드들을 포함하며, 상기 제1 컨택트 패드들은 상기 제1 인터커넥트 구조물에 접속됨 ―;
    제2 디바이스 웨이퍼를 하부 홀더 상에 배치하는 단계 ― 상기 제2 디바이스 웨이퍼는,
    제2 전면측 얼라인먼트 마크,
    제2 후면측 얼라인먼트 마크,
    제2 인터커넥트 구조물,
    상기 제2 인터커넥트 구조물 위의 제2 표면 유전체 층, 및
    상기 제2 표면 유전체 층 내의 제2 컨택트 패드들을 포함하며, 상기 제2 컨택트 패드들은 상기 제2 인터커넥트 구조물에 접속됨 ―;
    하부 현미경을 사용하여, 상기 제1 전면측 얼라인먼트 마크의 위치 및 상기 제2 후면측 얼라인먼트 마크의 위치를 검출하는 단계;
    상부 현미경을 사용하여, 상기 제2 전면측 얼라인먼트 마크의 위치 및 상기 제1 후면측 얼라인먼트 마크의 위치를 검출하는 단계;
    상기 제1 후면측 얼라인먼트 마크의 위치 및 상기 제2 후면측 얼라인먼트 마크의 위치에 기반하여, 상기 제2 전면측 얼라인먼트 마크에 대한 상기 제1 전면측 얼라인먼트 마크의 제1 얼라인먼트 오프셋을 결정하는 단계;
    상기 제1 얼라인먼트 오프셋에 기반하여, 상기 제1 전면측 얼라인먼트 마크를 상기 제2 전면측 얼라인먼트 마크에 정렬하는 단계; 및
    상기 제1 컨택트 패드들을 상기 제2 컨택트 패드들에 본딩하는 단계
    를 포함하는, 방법.
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