KR20220127095A - 반도체 기억장치 - Google Patents

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Abstract

[과제] 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피하는 것이 가능한 반도체 기억장치를 제공한다.
[해결 수단] 반도체 기억장치는, 메모리의 리프레시 동작의 간격을 제어하는 제어부(10)로서, 소정 기간에 있어서의 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록 메모리의 리프레시 동작의 간격을 짧게 하도록 제어하는, 상기 제어부(10)를 포함한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억장치에 관한 것이다.
반도체 기억장치의 일종인 DRAM(Dynamic Random Access Memory)은, 커패시터(컨덴서)에 전하를 축적함으로써 정보를 기억하고, 전원이 공급되지 않게 되면, 기억된 정보가 소실되는 휘발성 메모리이다. 컨덴서에 축적된 전하는, 일정 시간이 경과하면 방전되므로, DRAM은 정기적으로 전하를 충전하는 리프레시라고 하는 기억 보존 동작이 필요하게 된다(예를 들어, 특허문헌 1 내지 3).
그런데, 리프레시가 행해지는 사이에, 동일한 행(Row) 어드레스에 대해서 많은 판독 및/또는 기입 요구가 집중되면, 행 해머(Row Hammer) 문제가 발생할 가능성이 있다. 행 해머 문제란, 일정 시간 내에 동일한 행 어드레스에 대해서 많은 액세스가 집중된 경우에, 해당 행 어드레스에 대해서 물리적으로 인접하는 행 어드레스에 대응하는 데이터 비트의 전하가 방전됨으로써, 데이터 파괴를 일으키는 문제이다.
CN 107924697 A US 9741421 B TW 201535366 A
이러한 행 해머 문제를 해결하기 위하여, 예를 들어, 메모리의 리프레시 간격을 보다 짧게 설정하는 것이 고려된다. 그러나, 이 경우에는, 리프레시가 짧은 간격으로 빈번하게 행해지게 되므로, 반도체 기억장치의 소비 전력이 증대될 우려가 있었다.
본 발명은 상기 과제를 감안해서 이루어진 것으로, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피하는 것이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은, 메모리의 리프레시 동작의 간격을 제어하는 제어부로서, 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록 상기 메모리의 리프레시 동작의 간격을 짧게 하도록 제어하는 제어부를 구비하는, 반도체 기억장치를 제공한다(발명 1).
이러한 발명(발명 1)에 따르면, 예를 들어, 소정 기간 내에 판독 또는 기입 액세스가 빈번하게 요구되었을 경우에는, 이것에 따라서 메모리의 리프레시 동작을 빈번하게 행하는 것이 가능하게 된다. 이것에 의해, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다. 한편, 소정 기간에 있어서의 판독 또는 기입 액세스 요구의 빈도가 낮을수록, 메모리의 리프레시 동작을 비교적 긴 간격으로 행하는 것이 가능하게 되므로, 리프레시 동작이 항상 짧은 간격으로 행해질 경우와 비교해서, 리프레시 동작이 행해지는 횟수를 저감시키는 것이 가능하게 된다. 이것에 의해, 반도체 기억장치의 소비 전력이 증대되는 것을 억제할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 제어부는, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 상기 메모리의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구의 간격을 짧게 하도록 제어해도 된다(발명 2).
이러한 발명(발명 2)에 따르면, 소정 기간에 있어서의 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 리프레시 요구를 보다 짧은 간격으로 생성하는 것이 가능하게 된다. 이것에 의해, 메모리의 리프레시 동작을 빈번하게 행할 수 있고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
상기 발명(발명 1)에 있어서는, 상기 제어부는, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 상기 메모리의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구에 대해서 실행되는 리프레시 동작의 수를 증가시키도록 제어해도 된다(발명 3).
이러한 발명(발명 3)에 따르면, 소정 기간에 있어서의 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 간격을 두고 생성되는 리프레시 요구에 대해서 실행되는 리프레시 동작의 수를 증가시키는(즉, 리프레시 동작의 실행 횟수를 증가시키는) 것이 가능하게 된다. 이것에 의해, 메모리의 리프레시 동작을 빈번하게 행할 수 있고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
상기 발명(발명 1 내지 3)에 있어서는, 상기 제어부는 연속하는 행 어드레스의 복수의 블록마다 리프레시 동작의 간격을 제어해도 된다(발명 4).
이러한 발명(발명 4)에 따르면, 예를 들어, 복수의 블록 중 판독 또는 기입 액세스 요구의 빈도가 높은 블록에서는 리프레시 동작의 간격이 짧아지도록 제어하고, 복수의 블록 중 판독 또는 기입 액세스 요구의 빈도가 낮은 블록에서는 리프레시 동작의 간격이 길어지도록 제어하는 것이 가능하게 된다. 이것에 의해, 메모리 전체에 있어서 짧은 간격으로 리프레시 동작이 실행될 경우와 비교해서, 리프레시 동작의 실행 횟수를 저감시킬 수 있으므로, 반도체 기억장치의 소비 전력이 증대되는 것을 더욱 억제할 수 있다.
상기 발명(발명 4)에 있어서는, 리프레시 요구에 따라서, 리프레시 동작이 실행되는 행 어드레스를 지정하는 리프레시 어드레스 카운터를 상기 복수의 블록마다 구비하고, 상기 제어부는, 상기 복수의 블록마다, 대응하는 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어해도 된다(발명 5).
이러한 발명(발명 5)에 따르면, 복수의 블록 중 어느 것인가의 블록에 대해서 리프레시 동작이 실행될 경우에, 리프레시 동작이 실행되는 행 어드레스를, 리프레시 어드레스 카운터를 이용해서 용이하게 지정하는 것이 가능하게 된다.
상기 발명(발명 4)에 있어서는, 리프레시 요구에 따라서, 리프레시 동작이 실행되는 행 어드레스를 지정하는 리프레시 어드레스 카운터를 구비하고, 상기 제어부는, 상기 복수의 블록마다, 상기 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어해도 된다(발명 6).
이러한 발명(발명 6)에 따르면, 복수의 블록 중 어느 것인가의 블록에 대해서 리프레시 동작이 실행될 경우에, 리프레시 동작이 실행되는 행 어드레스를, 1개의 리프레시 어드레스 카운터를 이용해서 용이하게 지정하는 것이 가능하게 된다.
상기 발명(발명 6)에 있어서는, 상기 제어부는, 상기 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스가, 대응하는 블록에 있어서의 판독 또는 기입 액세스 요구의 빈도가 높을수록 많아지도록 설정된 1개 이상의 소정의 행 어드레스 중 어느 것인가와 일치할 경우에, 상기 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어해도 된다(발명 7).
이러한 발명(발명 7)에 따르면, 복수의 블록 중 어느 것인가의 블록에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 해당 어느 것인가의 블록에 있어서 리프레시 동작이 실행되는 행 어드레스의 수를 증가시키는 것이 가능하게 된다. 이것에 의해, 1개의 리프레시 어드레스 카운터를 이용했을 경우더라도, 리프레시 동작의 실행 횟수를, 대응하는 블록에 있어서의 판독 또는 기입 액세스 요구의 빈도에 따라서 복수의 블록마다 제어하는 것이 가능하게 된다.
상기 발명(발명 7)에 있어서는, 상기 소정의 행 어드레스는, 동일한 블록이 리프레시 동작의 대상으로서 선택될 때마다 변경 가능하게 설정되어 있어도 된다(발명 8).
이러한 발명(발명 8)에 따르면, 예를 들어, 동일한 블록이 리프레시 동작의 대상으로서 소정 횟수 선택되는 것에 의해서, 해당 블록 내의 모든 행 어드레스에 대해서 리프레시 동작을 실행하는 것이 가능하게 된다.
상기 발명(발명 1∼8)에 있어서는, 상기 제어부는, 상기 소정 기간이 경과할 때마다, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도에 따라서 상기 메모리의 리프레시 동작의 간격을 제어해도 된다(발명 9).
이러한 발명(발명 9)에 따르면, 메모리의 리프레시 동작의 실행 횟수를 소정 기간마다 변경하는 것이 가능하게 된다.
상기 발명(발명 1∼9)에 있어서는, 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도는, 소정 수로 분류되어 있어도 된다(발명 10).
이러한 발명(발명 10)에 따르면, 분류된 판독 또는 기입 액세스 요구의 빈도에 의거해서 리프레시 동작의 간격을 제어하는 것이 가능하게 된다.
본 발명의 반도체 기억장치에 따르면, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 블록도이다.
도 2는 제어부의 구성예를 나타낸 도면이다.
도 3은 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 4는 본 발명의 제2 실시형태에 따른 반도체 기억장치에 있어서의 제어부의 구성예를 나타내는 블록도이다.
도 5는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 6은 본 발명의 제3 실시형태에 따른 반도체 기억장치에 있어서의 제어부의 구성예를 나타내는 블록도이다.
도 7은 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 8은 본 발명의 변형예에 따른 반도체 기억장치에 있어서의 제어부의 구성예를 나타내는 블록도이다.
도 9(a) 내지 (c)는 룩업 테이블의 구성예를 나타낸 도면이다.
도 10(a) 내지 (d)는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 11(a) 내지 (d)는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
도 12(a) 내지 (d)는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
이하, 본 발명의 실시형태에 따른 반도체 기억장치에 대해서 첨부 도면을 참조해서 상세히 설명한다. 단, 이 실시형태는 예시이며, 본 발명은 이것으로 한정되는 것은 아니다.
(제1 실시형태)
도 2는 본 발명의 제1 실시형태에 따른 반도체 기억장치의 구성예를 나타내는 블록도이다. 반도체 기억장치는 제어부(10)와 메모리(20)를 포함한다. 제어부(10) 및 메모리(20)의 각각은, 전용의 하드웨어장치나 논리회로에 의해서 구성되어도 된다.
본 실시형태에 따른 반도체 기억장치는, 제어부(10) 및 메모리(20)를 구비하고, 리프레시 동작을 내부에서 제어하도록 구성된 pSRAM(pseudo-Static Random Access Memory)이어도 된다. 종래의 DRAM에서는, 예를 들어, 디스터브(disturb) 워드선 어드레스를 등록하고, 추가의 리프레시 동작으로 데이터를 회복하는 등에 의해 행 해머 문제를 해결하도록 구성된 전용의 회로가 설치되어 있는 것이 존재한다. 한편, pSRAM은, 종래의 DRAM과 비교해서 소형화가 진행되고 있기 때문에, 이러한 전용의 회로를 설치하기 위한 스페이스를 확보하는 것이 곤란하다. 또한, 만일, 이러한 전용의 회로를 pSRAM에 설치했을 경우에는, pSRAM의 비용이 높아질 우려가 있다.
그래서, 본 실시형태에 따른 반도체 기억장치가 pSRAM일 경우에는, 이러한 전용의 회로를 설치하는 일 없이, 소비 전력의 증대를 억제하는 동시에, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있으므로, 바람직하다.
제어부(10)는, 메모리(20)의 리프레시 동작의 간격을 제어하도록 구성되어 있다. 또, 제어부(10)는, 소정 기간에 있어서의 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록 메모리(20)의 리프레시 동작의 간격을 짧게 하도록 제어한다.
또한, 제어부(10)는, 소정 기간에 있어서의 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 메모리(20)의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구(본 실시형태에서는, 후술하는 리프레시 신호(REF))의 간격을 짧게 하도록 제어해도 된다. 이것에 의해, 소정 기간에 있어서의 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 리프레시 요구를 보다 짧은 간격으로 생성하는 것이 가능하게 된다. 따라서, 메모리(20)의 리프레시 동작을 빈번하게 행할 수 있고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다. 또, 제어부(10)의 상세한 구성에 대해서는 후술한다.
또한, 제어부(10)는, 소정 기간이 경과할 때마다, 해당 소정 기간에 있어서의 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도에 따라서 메모리(20)의 리프레시 동작의 간격을 제어해도 된다. 이것에 의해, 메모리(20)의 리프레시 동작의 실행 횟수를 소정 기간마다 변경하는 것이 가능하게 된다.
여기서, 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도는, 소정수(본 실시형태에서는, "Low", "Middle", "High"의 3개)로 분류되어 있어도 된다. 이것에 의해, 분류된 판독 또는 기입 액세스 요구의 빈도에 의거해서 리프레시 동작의 간격을 제어하는 것이 가능하게 된다.
메모리(20)는 리프레시를 필요로 하는 반도체 메모리(예를 들어, DRAM 등)이다. 또, 메모리(20)는, 반도체 기억장치의 외부에 존재하고, 반도체 기억장치와의 사이에서 신호의 송수신을 행하도록 구성되어도 된다.
도 1을 참조해서 메모리(20)의 구성예에 대해서 설명한다. 메모리(20)는, 커맨드 디코더(21)와, 행 제어부(22)와, 열 제어부(23)와, 메모리 셀 어레이(24)와,를 구비한다. 또, 여기에서는, 설명을 간략화하기 위하여, 예를 들면 입출력용의 인터페이스부(인터페이스 핀 등) 등의 다른 주지의 구성이 나타나 있지 않다.
커맨드 디코더(21)는, 외부에서부터 공급되는 커맨드 신호를 해독하고, 커맨드 제어 신호를 생성한다. 그리고, 커맨드 디코더(21)는, 외부에서부터 공급된 커맨드가 판독 커맨드였을 경우에는, 판독 동작의 트리거 신호(CMDRD)를 행 제어부(22) 및 열 제어부(23)에 출력한다. 또, 커맨드 디코더(21)는, 외부에서부터 공급된 커맨드가 기입 커맨드였을 경우에는, 기입 동작의 트리거 신호(CMDWR)를 행 제어부(22) 및 열 제어부(23)에 출력한다.
행 제어부(22)는, 각 트리거 신호(CMDRD, CMDWR)나 후술하는 리프레시 신호(REF) 등에 따라서, 메모리 셀 어레이(24) 내의 대응하는 메모리 어레이의 활성/비활성을 제어한다. 예를 들면, 행 제어부(22)는, 판독 또는 기입 액세스나 리프레시 등을 행하기 위하여 선택된 행 워드선을 활성화하기 위한 신호(WLON)와, 해당 행 워드선을 비활성화하기 위한 신호(WLOFF)를 메모리 셀 어레이(24)에 출력한다.
또, 행 제어부(22)는, 감지 증폭기를 활성화하기 위한 신호(SAEN)를 메모리 셀 어레이(24) 및 열 제어부(23)에 출력한다. 또한, 행 제어부(22)는, 판독 또는 기입 액세스가 요구된 것을 나타내는 신호(ACCESS)와, 메모리 셀 어레이(24)에 대한 판독 또는 기입 액세스의 빈도를 나타내는 신호(ACCFREQ)를 제어부(10)에 출력한다.
여기서, 메모리 셀 어레이(24)에 대한 판독 또는 기입 액세스의 빈도는, 예를 들어, 행 제어부(22)에 설치된 카운터(도시 생략)를 이용해서 트리거 신호(CMDRD, CMDWR)의 수를 카운트함으로써 구해져도 된다. 또한, 행 제어부(22)는, 소정 기간이 경과할 때마다, 해당 소정 기간 내의 판독 또는 기입 액세스의 빈도(예를 들어, 빈도가 제1 역치 미만일 경우에는 "Low", 빈도가 제1 역치 이상 제2 역치(제1 역치 <제2 역치) 미만일 경우에는 "Middle", 빈도가 제2 역치 이상일 경우에는 "High" 등)를 나타내는 신호(ACCFREQ)를, 제어부(10)에 출력해도 된다.
게다가, 행 제어부(22)는, 제어부(10)로부터 하이 레벨의 리프레시 신호(REF)가 입력되면, 제어부(10)로부터 출력된 리프레시 어드레스 신호(RFA)에 있어서 표시된 행 어드레스에 대해서 리프레시 동작을 행한다.
열 제어부(23)는, 각 트리거 신호(CMDRD, CMDWR) 등에 따라서, 판독 또는 기입 액세스 등을 행하기 위하여 선택된 열 비트선을 활성화하기 위한 신호(CLEN)를 메모리 셀 어레이(24)에 출력한다.
또, 메모리 셀 어레이(24)에 대한 어드레스 및 데이터 제어의 상세에 대해서는 주지의 기술과 마찬가지이므로, 본 실시형태에서는 설명을 생략한다.
본 실시형태에서는, 커맨드 디코더(21), 행 제어부(22), 열 제어부(23) 및 메모리 셀 어레이(24)가 메모리(20)에 설치되어 있을 경우를 일례로서 설명했지만, 예를 들어, 메모리(20)가 반도체 기억장치의 외부에 존재할 경우에는, 각 부(21 내지 24) 중 적어도 1개가 제어부(10)와 함께 반도체 기억장치에 설치되어도 된다.
다음에, 도 2를 참조해서, 제어부(10)의 구성에 대해서 설명한다. 제어부(10)는, 발진기(100)와, 카운터(110)와, 룩업 테이블(120)과, 비교기(130)와, 타이밍 발생기(140)와, 시퀀서(sequencer)(150)와, 리프레시 어드레스 카운터(160)를 구비한다.
발진기(100)는 리프레시 동작용의 발진 신호(SROSC)를 소정 간격으로 생성하고, 카운터(110)에 출력한다.
카운터(110)는, 발진기(100)로부터 출력된 발진 신호(SROSC)의 펄스를 카운트하고, 펄스의 카운트값을 나타내는 n+1(n은, 정의 정수) 비트의 신호(SRCNT<n:0>)를, 비교기(130) 및 타이밍 발생기(140)에 출력한다. 또한, 카운터(110)는, 카운트값을 초기값(예를 들어, 0)으로 리셋하기 위한 신호(SRRST)가 비교기(130)로부터 입력되면, 카운트값을 초기값으로 리셋한다.
룩업 테이블(120)은, 소정 기간 내의 판독 또는 기입 액세스의 빈도를 나타내는 신호(ACCFREQ)가 행 제어부(22)로부터 입력될 때마다, 신호(ACCFREQ)에 대응하는 발진 신호(SROSC)의 펄스수를 나타내는 n+1(n은, 정의 정수) 비트의 신호(SRDIV<n:0>)를 비교기(130)에 출력한다. 여기서, 룩업 테이블(120)은, 소정 기간 내의 판독 또는 기입 액세스의 빈도의 고저에 따라서 다른 펄스수가 대응되어 있도록 구성되어도 된다. 또한, 룩업 테이블(120)은, 소정 기간 내의 판독 또는 기입 액세스의 빈도가 낮을수록, 발진 신호(SROSC)의 펄스수가 많아지도록 구성되어도 된다.
또, 본 실시형태에서는, 룩업 테이블(120)은, 신호(ACCFREQ)가 저빈도(Low)를 나타낼 경우에, 펄스수가 12인 것을 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력하고, 신호(ACCFREQ)가 중간빈도(Middle)를 나타낼 경우에, 펄스수가 6인 것을 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력하고, 신호(ACCFREQ)가 고빈도(High)를 나타낼 경우에, 펄스수가 3인 것을 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력하도록 구성되어 있다.
비교기(130)는, 발진 신호(SROSC)의 펄스수를 나타내는 신호(SRCNT<n:0>)가 카운터(110)로부터 입력되면, 발진 신호(SROSC)의 펄스수(후술하는 도 3에 나타낸 예에서는, 신호(SRCNT<n:0>)+1의 값)와, 룩업 테이블(120)로부터 입력된 신호(SRDIV<n:0>)의 값을 비교한다. 그리고, 비교기(130)는, 발진 신호(SROSC)의 펄스수와 신호(SRDIV<n:0>)의 값이 일치할 경우에, 신호(SRRST)를 카운터(110)에 출력한다.
타이밍 발생기(140)는, 카운터(110)로부터 출력된 신호(SRCNT<n:0>)의 값이 0인 경우에, 하이 레벨의 리프레시 트리거 신호(SRTRG)를 시퀀서(150)에 출력한다.
시퀀서(150)는, 타이밍 발생기(140)로부터 하이 레벨의 리프레시 트리거 신호(SRTRG)가 입력되면, 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 또한, 시퀀서(150)는, 예를 들어, 판독 또는 기입 액세스가 요구된 것을 나타내는 신호(ACCESS)와, 하이 레벨의 리프레시 트리거 신호(SRTRG)가 거의 같은 타이밍으로 입력되었을 경우에, 각 신호(ACCESS, SRTRG) 간에 중재(조정)를 행하여, 리프레시 신호(REF)의 출력 타이밍을 조정해도 된다.
리프레시 어드레스 카운터(160)는, 리프레시 동작의 대상이 되는 행 어드레스를 표시하는 신호(RFA)를 행 제어부(22)에 출력한다. 또한, 리프레시 어드레스 카운터(160)는 리프레시 동작이 행해질(즉, 시퀀서(150)로부터 하이 레벨의 리프레시 신호(REF)가 입력될) 때마다, 리프레시 동작의 대상이 되는 행 어드레스를 증분 시키도록 구성되어 있다. 리프레시 어드레스 카운터(160)는, 예를 들어, 리프레시 신호(REF)의 펄스가 상승된 경우에, 행 어드레스를 증분시켜도 된다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 3을 참조해서 설명한다. 도 3은 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
시각 t1에 있어서, 소정 기간 내의 판독 또는 기입 액세스가 저빈도(Low)인 것을 나타내는 신호(ACCFREQ)가 룩업 테이블(120)에 입력되면, 룩업 테이블(120)은, 저빈도(Low)에 대응하는 펄스수(여기서는, 12)를 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력한다. 또한, 타이밍 발생기(140)는, 신호(SRCNT<n:0>)의 값이 0이므로, 하이 레벨의 리프레시 트리거 신호(SRTRG)를 시퀀서(150)에 출력한다. 또한, 시퀀서(150)는 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "0")에 대한 리프레시 동작이 실행된다. 나아가, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 후의 시각 t2에 있어서, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "0"에서부터 "1"로 증분)시킨다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스의 빈도가 저빈도(Low)일 경우에는, 발진기(100)에 의해서 생성된 발진 신호(SROSC)의 펄스의 수가 12에 도달할 때마다 1개의 리프레시 신호(REF)가 생성된다.
다음에, 시각 t3에 있어서, 소정 기간 내의 판독 또는 기입 액세스가 고빈도(High)인 것을 나타내는 신호(ACCFREQ)가 룩업 테이블(120)에 입력되면, 룩업 테이블(120)은 고빈도(High)에 대응하는 펄스수(여기서는, 3)를 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력한다. 또, 타이밍 발생기(140)는 하이 레벨의 리프레시 트리거 신호(SRTRG)를 시퀀서(150)에 출력한다. 또한, 시퀀서(150)는 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "1")에 대한 리프레시 동작이 실행된다. 나아가, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "1"에서부터 "2"로 증분)시킨다.
또, 비교기(130)는, 발진 신호(SROSC)의 펄스수가 3개인 것을 나타내는 신호(SRCNT<n:0>)가 카운터(110)로부터 입력되면, 발진 신호(SROSC)의 펄스수 및 신호(SRDIV<n:0>)의 값이 일치하므로, 신호(SRRST)를 카운터(110)에 출력한다. 이때, 카운터(110)는 발진 신호(SROSC)의 펄스의 카운트값을 초기값으로 리셋한다.
그리고, 시각 t4 및 시각 t5의 각각에 있어서, 하이 레벨의 리프레시 신호(REF)가 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력되는 것에 의해서, 신호(RFA)에 있어서 표시된 행 어드레스(도면의 예에서는, "2" 및 "3"의 각각)에 대한 리프레시 동작이 실행된다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 고빈도(High)일 경우에는, 발진기(100)에 의해서 생성된 발진 신호(SROSC)의 펄스의 수가 3에 도달할 때마다 1개의 리프레시 신호(REF)가 생성된다.
다음에, 시각 t6에 있어서, 소정 기간 내의 판독 또는 기입 액세스가 중간빈도(Middle)인 것을 나타내는 신호(ACCFREQ)가 룩업 테이블(120)에 입력되면, 룩업 테이블(120)은 중간빈도(Middle)에 대응하는 펄스수(여기서는, 6)를 나타내는 신호(SRDIV<n:0>)를 비교기(130)에 출력한다. 또한, 타이밍 발생기(140)는 하이 레벨의 리프레시 트리거 신호(SRTRG)를 시퀀서(150)에 출력한다. 또, 시퀀서(150)는, 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "4")에 대한 리프레시 동작이 실행된다. 또한, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "4"로부터 "5"로 증분)시킨다.
또한, 비교기(130)는, 발진 신호(SROSC)의 펄스수가 6인 것을 나타내는 신호(SRCNT<n:0>)가 카운터(110)로부터 입력되면, 발진 신호(SROSC)의 펄스수 및 신호(SRDIV<n:0>)의 값이 일치하므로, 신호(SRRST)를 카운터(110)에 출력한다. 이때, 카운터(110)는 발진 신호(SROSC)의 펄스의 카운트값을 초기값으로 리셋한다.
그리고, 시각 t7에 있어서, 하이 레벨의 리프레시 신호(REF)가 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력되는 것에 의해서, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "5")에 대한 리프레시 동작이 실행된다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 중간빈도(Middle)일 경우에는, 발진기(100)에 의해서 생성된 발진 신호(SROSC)의 펄스의 수가 6에 도달할 때마다 1개의 리프레시 신호(REF)가 생성된다.
또, 본 실시형태에서는, 신호(SRCNT<n:0>)의 값이 초기값(여기서는, 0)인 경우에 리프레시 동작이 실행될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 신호(SRCNT<n:0>)의 값이 0 이외의 다른 값인 경우에 리프레시 동작이 실행되어도 된다.
이상 설명한 바와 같이, 본 실시형태에서는, 소정 기간에 있어서의 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 리프레시 요구(여기서는, 리프레시 신호(REF))를 보다 짧은 간격으로 생성하는 것이 가능하게 된다.
전술한 바와 같이, 본 실시형태의 반도체 기억장치에 따르면, 예를 들어, 소정 기간 내에 판독 또는 기입 액세스가 빈번하게 요구되었을 경우에는, 이것에 따라서 메모리(20)의 리프레시 동작을 빈번하게 행하는 것이 가능하게 된다. 이것에 의해, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다. 한편, 소정 기간에 있어서의 판독 또는 기입 액세스 요구의 빈도가 낮을수록, 메모리(20)의 리프레시 동작을 비교적 긴 간격으로 행하는 것이 가능하게 되므로, 리프레시 동작이 항상 짧은 간격으로 행해질 경우와 비교해서, 리프레시 동작이 행해지는 횟수를 저감하는 것이 가능하게 된다. 이것에 의해, 반도체 기억장치의 소비 전력이 증대되는 것을 억제할 수 있다.
(제2 실시형태)
이하, 본 발명의 제2 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 제어부(10)가, 소정 기간에 있어서의 메모리(20)에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 메모리(20)의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구에 대해서 실행되는 리프레시 동작의 수를 증가시키도록 제어하는 점에 있어서, 제1 실시형태와 다르다. 이하, 제1 실시형태와 다른 구성에 대해서 설명한다.
도 4에, 제2 실시형태에 따른 반도체 기억장치에 있어서의 제어부(10)의 구성예를 나타낸다. 본 실시형태에 있어서, 제어부(10)는, 발진기(100)와, 타이밍 발생기(140)와, 시퀀서(150)와, 리프레시 어드레스 카운터(160)와, 카운터(170)와, 리프레시 스킵 제어부(180)와, 리프레시 스킵부(190)를 구비한다. 여기서, 발진기(100), 시퀀서(150) 및 리프레시 어드레스 카운터(160)의 구성은, 전술한 제1 실시형태와 마찬가지이다.
본 실시형태에 있어서, 타이밍 발생기(140)는, 발진기(100)로부터 발진 신호(SROSC)가 입력될 때마다, 발진 신호(SROSC)와 같은 펄스의 리프레시 요구 신호(SRREQ)를 카운터(170) 및 리프레시 스킵부(190)에 출력해도 된다.
카운터(170)는, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)의 펄스를 카운트하고, 펄스의 카운트값을 나타내는 n+1(n은, 정의 정수) 비트의 신호(SRREQCNT<n:0>)를 리프레시 스킵 제어부(180)에 출력한다. 또한, 카운터(170)는, 카운트값을 초기값(예를 들어, 0)으로 리셋하기 위한 신호(도시 생략)가 리프레시 스킵 제어부(180)로부터 입력되면, 카운트값을 초기값으로 리셋해도 된다.
리프레시 스킵 제어부(180)는, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 또한, 리프레시 스킵 제어부(180)는, 신호(SRREQCNT<n:0>)에 의해서 표시되는 리프레시 요구 신호(SRREQ)의 펄스수가, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의해서 표시되는 액세스의 빈도에 대응하는 펄스수에 도달할 때마다, 카운트값을 초기값으로 리셋하기 위한 신호(도시 생략)를 카운터(170)에 출력해도 된다. 여기서, 신호(ACCFREQ)에 의해서 표시되는 액세스의 빈도에 대응하는 펄스수는, 전술한 룩업 테이블(120)과 마찬가지로, 소정 기간 내의 판독 또는 기입 액세스의 빈도가 낮을수록 많아지도록 설정되어도 된다.
리프레시 스킵부(190)는, 로(low) 레벨의 리프레시 스킵 신호(REFSKIP)가 리프레시 스킵 제어부(180)로부터 입력되어 있을 경우에, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 로 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또한, 리프레시 스킵부(190)는, 하이 레벨의 리프레시 스킵 신호(REFSKIP)가 리프레시 스킵 제어부(180)로부터 입력되어 있을 경우에, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 5를 참조해서 설명한다. 도 5는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
시각 t11에 있어서, 리프레시 스킵 제어부(180)는, 소정 기간 내의 판독 또는 기입 액세스가 저빈도(Low)인 것을 나타내는 신호(ACCFREQ)가 입력되어 있을 경우에, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 또, 리프레시 스킵부(190)는, 하이 레벨의 리프레시 스킵 신호(REFSKIP)가 리프레시 스킵 제어부(180)로부터 입력되어 있으므로, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또한, 시퀀서(150)는 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "0")에 대한 리프레시 동작이 실행된다. 나아가, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "0"에서부터 "1"로 증분)시킨다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 저빈도(Low)일 경우에는, 소정수(도면의 예에서는, 12)의 리프레시 요구 신호(SRREQ)가 생성될 때마다 1개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 1회 실행된다).
다음에, 시각 t12에 있어서, 리프레시 스킵 제어부(180)는, 소정 기간 내의 판독 또는 기입 액세스가 고빈도(High)인 것을 나타내는 신호(ACCFREQ)가 입력되어 있을 경우에, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 또한, 리프레시 스킵부(190)는, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또, 시퀀서(150)는, 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "1")에 대한 리프레시 동작이 실행된다. 또한, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "1"에서부터 "2"로 증분)시킨다.
또, 리프레시 스킵 제어부(180)는, 신호(SRREQCNT<n:0>)에 의해서 표시되는 리프레시 요구 신호(SRREQ)의 펄스수가, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의해서 표시되는 액세스의 빈도에 대응하는 펄스수(도면의 예에서는, 3개)에 도달하면, 카운트값을 초기값으로 리셋하기 위한 신호(도시 생략)를 카운터(170)에 출력한다. 이때, 카운터(170)는 리프레시 요구 신호(SRREQ)의 펄스의 카운트값을 초기값으로 리셋한다.
그리고, 시각 t13 및 시각 t14의 각각에 있어서, 하이 레벨의 리프레시 신호(REF)가 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력되는 것에 의해서, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "2" 및 "3"의 각각)에 대한 리프레시 동작이 실행된다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 고빈도(High)일 경우에는, 소정수(도면의 예에서는, 3개)의 리프레시 요구 신호(SRREQ)가 생성될 때마다 1개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 1회 실행된다).
다음에, 시각 t15에 있어서, 리프레시 스킵 제어부(180)는, 소정 기간 내의 판독 또는 기입 액세스가 중간빈도(Middle)인 것을 나타내는 신호(ACCFREQ)가 입력되어 있을 경우에, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다.
또, 리프레시 스킵부(190)는, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또한, 시퀀서(150)는, 하이 레벨의 리프레시 신호(REF)를 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력한다. 이것에 의해, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "4")에 대한 리프레시 동작이 실행된다. 나아가, 리프레시 어드레스 카운터(160)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "4"로부터 "5"로 증분)시킨다.
또, 리프레시 스킵 제어부(180)는, 신호(SRREQCNT<n:0>)에 의해서 표시되는 리프레시 요구 신호(SRREQ)의 펄스수가, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의해서 표시되는 액세스의 빈도에 대응하는 펄스수(도면의 예에서는, 6개)에 도달하면, 카운트값을 초기값으로 리셋하기 위한 신호(도시 생략)를 카운터(170)에 출력한다. 이때, 카운터(170)는 리프레시 요구 신호(SRREQ)의 펄스의 카운트값을 초기값으로 리셋한다.
그리고, 시각 t16에 있어서, 하이 레벨의 리프레시 신호(REF)가 리프레시 어드레스 카운터(160) 및 행 제어부(22)에 출력되는 것에 의해서, 신호(RFA)에 있어서 표시되는 행 어드레스(도면의 예에서는, "5")에 대한 리프레시 동작이 실행된다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 중간빈도(Middle)일 경우에는, 소정수(도면의 예에서는, 6개)의 리프레시 요구 신호(SRREQ)가 생성될 때마다 1개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 1회 실행된다).
또 본 실시형태에서는, 신호(SRCNT<n:0>)의 값이 초기값(여기서는, 0)인 경우에 리프레시 동작이 실행될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 신호(SRCNT<n:0>)의 값이 0 이외의 다른 값인 경우에 리프레시 동작이 실행되어도 된다.
이상 설명한 바와 같이, 본 실시형태에 따른 반도체 기억장치에 따르면, 소정 기간에 있어서의 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 간격을 두고 생성되는 리프레시 요구 신호(SRREQ)에 대해서 실행되는 리프레시 동작의 수를 증가시키는(즉, 리프레시 동작의 실행 횟수를 증가시키는) 것이 가능하게 된다. 이것에 의해, 메모리의 리프레시 동작을 빈번하게 행할 수 있고, 행 해머 문제에 의한 데이터 파괴를 회피할 수 있다.
(제3 실시형태)
이하, 본 발명의 제3 실시형태에 대해서 설명한다. 본 실시형태의 반도체 기억장치는, 제어부(10)가 연속하는 행 어드레스의 복수의 블록마다 리프레시 동작의 간격을 제어하는 점에 있어서, 상기의 각 실시형태와 다르다. 이하, 상기의 각 실시형태와 다른 구성에 대해서 설명한다.
본 실시형태에 있어서, 반도체 기억장치는, 리프레시 요구에 따라서, 리프레시 동작이 실행되는 행 어드레스를 지정하는 리프레시 어드레스 카운터를 복수(여기서는, 4개)의 블록마다 구비하고 있다. 또, 제어부(10)는, 복수의 블록마다, 대응하는 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어한다. 이것에 의해, 복수의 블록 중 어느 것인가의 블록에 대해서 리프레시 동작이 실행될 경우에, 리프레시 동작이 실행되는 행 어드레스를, 리프레시 어드레스 카운터를 이용해서 용이하게 지정하는 것이 가능하게 된다.
또, 연속하는 행 어드레스의 수는, 복수의 블록마다 같아도 되고, 달라도 된다.
도 6에, 제3 실시형태에 따른 반도체 기억장치에 있어서의 제어부(10)의 구성예를 나타낸다. 본 실시형태에 있어서, 제어부(10)는, 발진기(100)와, 타이밍 발생기(140)와, 시퀀서(150)와, 리프레시 어드레스 카운터(160)와, 복수의 블록(도면의 예에서는, 블록 0 내지 블록 3의 4개의 블록)마다 설치된 리프레시 어드레스 카운터(161, 162, 163, 164)와, 리프레시 스킵 제어부(180)와, 리프레시 스킵부(190)를 구비한다. 여기서, 발진기(100), 타이밍 발생기(140), 시퀀서(150), 카운터(170) 및 리프레시 스킵부(190)의 구성은, 전술한 제2 실시형태와 마찬가지이다.
본 실시형태에 있어서, 리프레시 어드레스 카운터(160)는, 리프레시 요구 신호(SRREQ)가 타이밍 발생기(140)로부터 입력되도록 구성되어도 된다. 이 경우, 리프레시 어드레스 카운터(160)는, 리프레시 요구 신호(SRREQ)의 펄스의 수를 소정 범위(예를 들어, 0 내지 3) 내에서 순환하도록 카운트해도 된다. 또, 리프레시 어드레스 카운터(160)는, 예를 들어, 0번째부터 카운트해서 소정 번째(예를 들어, 4번째)의 리프레시 요구 신호(SRREQ)의 펄스의 상승 에지마다, 리프레시 동작의 대상이 되는 블록을 다른 블록으로 전환시키기 위한 신호(RFA(BLOCK))를, 리프레시 스킵 제어부(180)에 출력해도 된다. 또한, 리프레시 어드레스 카운터(160)는, 신호(RFA(BLOCK))를 출력하고 있는 동안, 시퀀서(150)로부터 입력된 리프레시 신호(REF)를, 각 블록의 리프레시 어드레스 카운터(161 내지 164) 중 해당 신호(RFA(BLOCK))로 지정한 블록(예를 들어, 블록 0)에 대응하는 리프레시 어드레스 카운터(예를 들어, 리프레시 어드레스 카운터(161))에 출력한다.
블록 0의 리프레시 어드레스 카운터(161)는, 리프레시 동작의 대상이 되는 블록 0 내의 행 어드레스를 표시하는 신호(RFA BLK0)를 행 제어부(22)에 출력한다. 또, 리프레시 어드레스 카운터(161)는, 블록 0에 대해서 리프레시 동작이 행해질 때마다, 리프레시 동작의 대상이 되는 블록 0 내의 행 어드레스를 증분시키도록 구성되어 있다.
블록 1의 리프레시 어드레스 카운터(162)는, 리프레시 동작의 대상이 되는 블록 1 내의 행 어드레스를 표시하는 신호(RFA BLK1)를 행 제어부(22)에 출력한다. 또, 리프레시 어드레스 카운터(162)는, 블록 1에 대해서 리프레시 동작이 행해질 때마다, 리프레시 동작의 대상이 되는 블록 1 내의 행 어드레스를 증분시키도록 구성되어 있다.
블록 2의 리프레시 어드레스 카운터(163)는, 리프레시 동작의 대상이 되는 블록 2 내의 행 어드레스를 표시하는 신호(RFA BLK2)를 행 제어부(22)에 출력한다. 또, 리프레시 어드레스 카운터(161)는, 블록 2에 대해서 리프레시 동작이 행해질 때마다, 리프레시 동작의 대상이 되는 블록 2 내의 행 어드레스를 증분시키도록 구성되어 있다.
블록 3의 리프레시 어드레스 카운터(164)는, 리프레시 동작의 대상이 되는 블록 3 내의 행 어드레스를 표시하는 신호(RFA BLK3)를 행 제어부(22)에 출력한다. 또, 리프레시 어드레스 카운터(164)는, 블록 3에 대해서 리프레시 동작이 행해질 때마다, 리프레시 동작의 대상이 되는 블록 3 내의 행 어드레스를 증분시키도록 구성되어 있다.
본 실시형태에 있어서, 리프레시 스킵 제어부(180)는, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 또, 리프레시 스킵 제어부(180)는, 신호(SRREQCNT<n:0>)에 의해서 표시되는 리프레시 요구 신호(SRREQ)의 펄스수가, 리프레시 어드레스 카운터(160)로부터 입력된 RFA(BLOCK) 신호에 의해서 표시되는 블록에 대한 액세스의 빈도(행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의해 표시됨)에 대응하는 펄스수에 도달할 때마다, 카운트값을 초기값으로 리셋하기 위한 신호(도시 생략)를 카운터(170)에 출력해도 된다. 여기서, 신호(ACCFREQ)는, 소정 기간 내의 판독 또는 기입 액세스 요구의 빈도를 복수의 블록 0 내지 3마다 표시하도록 구성되어도 된다.
다음에, 본 실시형태의 반도체 기억장치의 동작에 대해서 도 7을 참조해서 설명한다. 도 7은 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
또, 여기에서는, 도 7에 나타낸 바와 같이, 블록 0에 대한 액세스의 빈도(ACCFREQ(BLK0)) 및 블록 3에 대한 액세스의 빈도(ACCFREQ(BLK3))가 저빈도(Low)이고, 블록 1에 대한 액세스의 빈도(ACCFREQ(BLK1))가 중간빈도(Middle)이며, 블록 2에 대한 액세스의 빈도(ACCFREQ(BLK2))가 고빈도(High)일 경우를 일례로서 설명한다.
또한, 여기에서는, 도 7에 나타낸 바와 같이, 블록에 대한 액세스가 저빈도(Low)인 경우에, 4개의 리프레시 요구 신호(SRREQ)마다 1개의 리프레시 신호(REF)가 생성되고, 블록에 대한 액세스가 중간빈도(Middle)인 경우에, 4개의 리프레시 요구 신호(SRREQ)마다 2개의 리프레시 신호(REF)가 생성되고, 블록에 대한 액세스가 고빈도(High)인 경우에, 4개의 리프레시 요구 신호(SRREQ)의 각각에 대해서 리프레시 신호(REF)가 생성될 경우를 일례로서 설명한다.
시각 t21에 있어서, 리프레시 어드레스 카운터(160)는, 블록 0을 리프레시 동작의 대상으로서 지정하기 위한 신호(RFA(BLOCK))를, 리프레시 스킵 제어부(180)에 출력한다. 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 신호(RFA(BLOCK))와, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의거해서, 액세스가 저빈도인 블록 0이 리프레시 동작의 대상으로서 지정되었다고 판별한다.
여기서, 리프레시 스킵 제어부(180)는, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력해도 된다. 또, 리프레시 스킵 제어부(180)는, 초기값 이외의 값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 로 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력해도 된다.
이것에 의해, 초기값의 신호(SRREQCNT<n:0>)가 리프레시 스킵 제어부(180)에 입력되었을 경우에, 신호(RFA BLK0)에 있어서 표시되는 행 어드레스(도면의 예에서는, "0")에 대한 리프레시 동작이 실행된다. 또한, 블록 0의 리프레시 어드레스 카운터(161)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA BLK0)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "0"에서부터 "1"로 증분)시킨다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 저빈도(Low)인 블록 0에 대해서 1개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 1회 실행된다).
리프레시 어드레스 카운터(160)는, 시각 t22에 있어서, 소정수의 리프레시 신호(REF)(예를 들어, 4개의 리프레시 신호(REF))를 수신하면, 카운트값을 1개 증가시켜, 블록 1이 리프레시 동작의 대상인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 신호(RFA(BLOCK))와, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의거해서, 액세스가 중간빈도인 블록 1이 리프레시 동작의 대상으로서 지정되었다고 판별한다.
여기서, 리프레시 스킵 제어부(180)는, 초기값의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력해도 된다. 또, 리프레시 스킵 제어부(180)는, 초기값 이외의 소정값(여기서는, 2)의 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력되면, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력해도 된다.
이것에 의해, 초기값의 신호(SRREQCNT<n:0>)가 리프레시 스킵 제어부(180)에 입력되었을 경우에, 신호(RFA BLK1)에 있어서 표시되는 행 어드레스(도면의 예에서는, "0")에 대한 리프레시 동작이 실행된다. 이때, 블록 1의 리프레시 어드레스 카운터(162)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA BLK1)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "0"에서부터 "1"로 증분)시킨다.
또, 초기값 이외의 소정값(여기서는, 2)의 신호(SRREQCNT<n:0>)가 리프레시 스킵 제어부(180)에 입력되었을 경우에, 신호(RFA BLK1)에 있어서 표시되는 행 어드레스(도면의 예에서는, "1")에 대한 리프레시 동작이 실행된다. 블록 1의 리프레시 어드레스 카운터(162)는, 리프레시 신호(REF)의 펄스가 하강된 경우에, 신호(RFA BLK1)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "1"에서부터 "2"로 증분)시킨다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 중간빈도(Middle)인 블록 1에 대해서 2개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 2회 실행된다).
리프레시 어드레스 카운터(160)는, 시각 t23에 있어서, 소정수의 리프레시 신호(REF)(예를 들어, 4개의 리프레시 신호(REF))를 수신하면, 카운트값을 1개 증가시켜, 블록 2가 리프레시 동작의 대상인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 신호(RFA(BLOCK))와, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의거해서, 액세스가 고빈도인 블록 2가 리프레시 동작의 대상으로서 지정되었다고 판별한다.
여기서, 리프레시 스킵 제어부(180)는, 신호(SRREQCNT<n:0>)가 카운터(170)로부터 입력될 때마다, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력해도 된다.
이것에 의해, 신호(SRREQCNT<n:0>)가 리프레시 스킵 제어부(180)에 입력될 때마다, 신호(RFA BLK2)에 있어서 표시되는 행 어드레스(도면의 예에서는, "0", "1", "2", "3")에 대한 리프레시 동작이 순차 실행된다. 이때, 블록 1의 리프레시 어드레스 카운터(162)는, 신호(RFA BLK2)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "0" 내지 "4"까지 증분)시킨다.
이와 같이 해서, 소정 기간 내의 판독 또는 기입 액세스가 고빈도(High)인 블록 2에 대해서 4개의 리프레시 신호(REF)가 생성된다(즉, 리프레시 동작이 4회 실행된다).
리프레시 어드레스 카운터(160)는, 시각 t24에 있어서, 소정수의 리프레시 신호(REF)(예를 들어, 4개의 리프레시 신호(REF))를 수신하면, 카운트값을 1개 증가시켜, 블록 3이 리프레시 동작의 대상인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 신호(RFA(BLOCK))와, 행 제어부(22)로부터 입력된 신호(ACCFREQ)에 의거해서, 액세스가 저빈도인 블록 3이 리프레시 동작의 대상으로서 지정되었다고 판별한다.
또, 블록 3에 대한 리프레시 동작에 관한 처리는, 전술한 블록 0에 대한 리프레시 동작에 관한 처리와 마찬가지이다.
리프레시 어드레스 카운터(160)는, 시각 t25에 있어서, 소정수의 리프레시 신호(REF)(예를 들어, 4개의 리프레시 신호(REF))를 수신했을 경우이며, 카운트값이 소정의 역치(예를 들어, 3)에 도달했을 경우에, 카운트값을 초기값(예를 들어, 0)으로 리셋하고, 블록 0이 리프레시 동작의 대상인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 이 경우, 블록 0의 리프레시 어드레스 카운터(161)는, 리프레시 신호(REF)가 입력되면, 신호(RFA BLK0)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "1"에서부터 "2"로 증분)시킨다.
리프레시 어드레스 카운터(160)는, 시각 t26에 있어서, 소정수의 리프레시 신호(REF)(예를 들어, 4개의 리프레시 신호(REF))를 수신하면, 카운트값을 1개 증가시켜, 블록 1이 리프레시 동작의 대상인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 이 경우, 블록 1의 리프레시 어드레스 카운터(161)는, 리프레시 신호(REF)가 입력되면, 신호(RFA BLK1)에 있어서 표시되는 행 어드레스를 증분(도면의 예에서는, "2"로부터 "4"로 증분)시킨다.
또, 본 실시형태에서는, 블록에 대한 액세스가 저빈도(Low)이며 신호(SRCNT<n:0>)의 값이 초기값(여기서는, 0)인 경우에, 그리고 블록에 대한 액세스가 중간빈도(Middle)이고 신호(SRCNT<n:0>)의 값이 초기값(여기서는, 0) 또는 소정값(여기서는, 2)인 경우에 리프레시 동작이 실행될 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 신호(SRCNT<n:0>)의 값이 다른 임의의 값인 경우에 리프레시 동작이 실행되어도 된다.
이상 설명한 바와 같이, 본 실시형태에 따른 반도체 기억장치에 따르면, 예를 들어, 복수의 블록 0 내지 3 중 판독 또는 기입 액세스 요구의 빈도가 높은 블록에서는 리프레시 동작의 간격이 짧아지도록 제어하고, 복수의 블록 중 판독 또는 기입 액세스 요구의 빈도가 낮은 블록에서는 리프레시 동작의 간격이 길어지도록 제어하는 것이 가능하게 된다. 이것에 의해, 메모리 전체에 있어서 짧은 간격으로 리프레시 동작이 실행될 경우와 비교해서, 리프레시 동작의 실행 횟수를 저감할 수 있으므로, 반도체 기억장치의 소비 전력이 증대되는 것을 더욱 억제할 수 있다.
이하, 전술한 제3 실시형태의 변형예에 대해서 설명한다.
(변형예)
상기 제3 실시형태에서는, 리프레시 어드레스 카운터(161 내지 164)가 복수의 블록 0 내지 3마다 설치되어 있을 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제어부(10)는, 리프레시 어드레스 카운터(161 내지 164)를 이용하는 일 없이, 복수의 블록마다, 리프레시 어드레스 카운터(160)(도 8에 나타냄)에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어해도 된다. 이것에 의해, 복수의 블록 중 어느 것인가의 블록에 대해서 리프레시 동작이 실행될 경우에, 리프레시 동작이 실행되는 행 어드레스를, 1개의 리프레시 어드레스 카운터(160)를 이용해서 용이하게 지정하는 것이 가능하게 된다.
또, 본 변형예에 있어서, 제어부(10)는, 리프레시 어드레스 카운터(160)에 의해 지정된 행 어드레스가, 대응하는 블록에 있어서의 판독 또는 기입 액세스 요구의 빈도가 높을수록 많아지도록 설정된 1개 이상의 소정의 행 어드레스 중 어느 것인가와 일치할 경우에, 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어해도 된다. 이 경우, 복수의 블록 중 어느 것인가의 블록에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 해당 어느 것인가의 블록에 있어서 리프레시 동작이 실행되는 행 어드레스의 수를 증가하는 것이 가능하게 된다. 이것에 의해, 1개의 리프레시 어드레스 카운터(160)를 이용했을 경우이어도, 리프레시 동작의 실행 횟수를, 대응하는 블록에 있어서의 판독 또는 기입 액세스 요구의 빈도에 따라서 복수의 블록마다 제어하는 것이 가능하게 된다.
여기서, 소정의 행 어드레스는, 동일한 블록이 리프레시 동작의 대상으로서 선택될 때마다 변경 가능하게 설정되어 있어도 된다. 이것에 의해, 예를 들어, 동일한 블록이 리프레시 동작의 대상으로서 소정 횟수 선택되는 것에 의해서, 해당 블록 내의 모든 행 어드레스에 대해서 리프레시 동작을 실행하는 것이 가능하게 된다.
도 8에, 변형예에 따른 반도체 기억장치에 있어서의 제어부(10)의 구성예를 나타낸다. 본 변형예에 있어서, 제어부(10)는, 발진기(100)와, 카운터(110)와, 룩업 테이블(120)과, 비교기(130)와, 타이밍 발생기(140)와, 시퀀서(150)와, 리프레시 어드레스 카운터(160)와, 리프레시 스킵 제어부(180)와, 리프레시 스킵부(190)를 구비한다. 여기서, 발진기(100), 카운터(110), 룩업 테이블(120), 비교기(130), 타이밍 발생기(140) 및 시퀀서(150)의 구성은, 전술한 제1 실시형태와 마찬가지이다.
본 변형예에 있어서, 리프레시 어드레스 카운터(160)는, 전술한 제1 실시형태와 마찬가지로, 신호(RFA)를 행 제어부(22)에 출력한다. 또한, 본 변형예에 있어서, 리프레시 어드레스 카운터(160)는, 신호(RFA)를 리프레시 스킵 제어부(180)에도 출력한다. 또, 리프레시 어드레스 카운터(160)는, 리프레시 동작이 행해질 때마다, 그리고 리프레시 동작의 대상이 되는 행 어드레스를 증분시키기 위한 신호(RFAINC)가 리프레시 스킵부(190)로부터 입력될 때마다, 리프레시 동작의 대상이 되는 행 어드레스를 증분시키도록 구성되어 있다. 또한, 본 변형예에서는, 행 어드레스는, 예를 들어, 소정 범위(예를 들어, 0 내지 3) 내에서 순환하도록 증분되어도 된다.
또한, 리프레시 어드레스 카운터(160)는, 메모리 셀 어레이(24) 내의 모든 행 어드레스가 얼추 카운트될 때마다, 모든 행 어드레스의 주회수(周回數)를 증분시키고, 주회수를 나타내는 신호(CNT)를 리프레시 스킵 제어부(180)에 출력하도록 구성되어 있다. 여기서, 주회수는, 예를 들어, 소정 범위(예를 들어, 0 내지 3) 내에서 순환하도록 증분되어도 된다. 또한, 도 8에는 나타나 있지 않지만, 리프레시 어드레스 카운터(160)는, 전술한 제2 실시형태와 마찬가지로, 리프레시 동작의 대상이 되는 블록을 지정하기 위한 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력해도 된다.
본 변형예에 있어서, 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 RFA(BLOCK) 신호에 의해서 표시되는 블록에 대한 액세스의 빈도(행 제어부(22)로부터 입력된 신호(ACCFREQ)(BLOCK)에 의해서 표시됨)와, 리프레시 어드레스 카운터(160)로부터 입력된 신호(RFA) 및 신호(CNT)에 의거해서, 신호(RFA)에 의해서 표시된 행 어드레스에 대해서 리프레시를 실행할 것인지 아닌지를 나타내는 리프레시 스킵 신호(REFSKIP)를, 리프레시 스킵부(190)에 출력한다.
여기서, 리프레시 스킵 제어부(180)는, 예를 들어, 도 9에 나타낸 룩업 테이블을 이용해서, 신호(RFA)에 의해서 표시된 행 어드레스에 대해서 리프레시를 실행할 것인지 아닌지를 판별해도 된다. 도 9(a) 내지 (c)는, 룩업 테이블의 구성예를 나타낸 도면이다. 룩업 테이블은, 도 9(a) 내지 (c)에 나타낸 바와 같이, 신호(RFA)의 값(도면의 예에서는, 0 내지 3)마다 그리고 신호(CNT)의 값(도면의 예에서는 0 내지 3)마다, 리프레시 동작이 실행될 것인가 아닌가(리프레시 동작이 스킵되는)를 나타내는 정보가 대응되어 있도록 구성되어도 된다.
도 9(a)에는, RFA(BLOCK) 신호에 의해서 표시되는 블록에 대한 액세스의 빈도가 저빈도(Low)일 경우의 신호(CNT)의 값과 신호(RFA)의 값의 관계의 일례가 도시되어 있다. 도 9(a)에 나타낸 예에서는, 신호(CNT)의 값이 0인 경우에, 0번째의 행 어드레스(RFA <1:0>의 값이 "0")에 대해서 리프레시 동작이 실행되고, 1 내지 3번째의 행 어드레스(RFA <1:0>의 값이 "1" 내지 "3")에 대해서 리프레시 동작이 실행되지 않도록(리프레시 동작이 스킵되도록) 설정되어 있다. 즉, 이 경우에는, 0번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 또한, 신호(CNT)의 값이 1인 경우에는, 1번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 1번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 또한, 신호(CNT)의 값이 2인 경우에는, 2번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 2번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 더욱 또, 신호(CNT)의 값이 3인 경우에는, 3번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 3번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 즉, 블록에 대한 액세스의 빈도가 저빈도(Low)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다, 해당 블록 내의 어드레스 0 내지 3 중 1개의 어드레스에 대해서 리프레시 동작이 실행되고, 소정의 행 어드레스는, 해당 블록이 리프레시 동작의 대상으로서 선택될 때마다 변경되도록 되어 있다. 또한, 메모리 셀 어레이(24) 내의 모든 어드레스의 4회의 주회(즉, 이 블록이 리프레시 동작의 대상으로서 4회 선택되는 것)에 의해, 해당 블록 내의 모든 어드레스 0 내지 3이 리프레시되게 된다.
도 9(b)에는, RFA(BLOCK) 신호에 의해서 표시되는 블록에 대한 액세스의 빈도가 중간빈도(Middle)일 경우의 신호(CNT)의 값과 신호(RFA)의 값의 관계의 일례가 도시되어 있다. 도 9(b)에 나타낸 예에서는, 신호(CNT)의 값이 0인 경우에, 0번째 및 2번째의 행 어드레스(RFA <1:0>의 값이 "0" 및 "2")에 대해서 리프레시 동작이 실행되어, 1번째 및 3번째의 행 어드레스(RFA <1:0>의 값이 "1" 및 "3")에 대해서 리프레시 동작이 실행되지 않도록(리프레시 동작이 스킵되도록) 설정되어 있다. 즉, 이 경우에는, 0번째 및 2번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 또한, 신호(CNT)의 값이 1인 경우에는, 1번째 및 3번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 1번째 및 3번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 더욱, 신호(CNT)의 값이 2인 경우에는, 0번째 및 2번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 0번째 및 2번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 또한, 신호(CNT)의 값이 3인 경우에는, 1번째 및 3번째의 행 어드레스에 대해서만 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 1번째 및 3번째의 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 즉, 블록에 대한 액세스의 빈도가 중간빈도(Middle)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다, 해당 블록 내의 어드레스 0 내지 3 중 2개의 어드레스에 대해서 리프레시 동작이 실행되고, 소정의 행 어드레스는, 해당 블록이 리프레시 동작의 대상으로서 선택될 때마다 변경되도록 되어 있다. 또한, 메모리 셀 어레이(24) 내의 모든 어드레스의 2회의 주회(즉, 이 블록이 리프레시 동작의 대상으로서 2회 선택되는 것)에 의해서, 해당 블록 내의 모든 어드레스 0 내지 3이 리프레시되게 된다.
도 9(c)에는, RFA(BLOCK) 신호에 의해서 표시되는 블록에 대한 액세스의 빈도가 고빈도(High)일 경우의 신호(CNT)의 값과 신호(RFA)의 값의 관계의 일례가 도시되어 있다. 도 9(c)에 나타낸 예에서는, 신호(CNT)의 값이 0인 경우에, 0번째 내지 3번째의 행 어드레스(RFA <1:0>의 값이 "0" 내지 "3")의 각각에 대해서 리프레시 동작이 실행되도록 설정되어 있다. 즉, 이 경우에는, 0번째 내지 3번째의 모든 행 어드레스가, 리프레시 동작이 실행되는 소정의 행 어드레스로서 설정되어 있다. 또한, 신호(CNT)의 값이 1 내지 3인 경우에도, 0번째 내지 3번째의 행 어드레스의 각각에 대해서 리프레시 동작이 실행되도록 설정되어 있다. 즉, 블록에 대한 액세스의 빈도가 고빈도(High)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다(즉, 이 블록이 리프레시 동작의 대상으로서 선택될 때마다), 해당 블록 내의 모든 어드레스 0 내지 3에 대해서 리프레시 동작이 실행되게 된다.
리프레시 스킵 제어부(180)는, 도 9(a) 내지 (c)에 나타낸 룩업 테이블을 이용해서, 신호(RFA)에 의해서 표시된 행 어드레스에 대해서 리프레시 동작을 실행할 것인지 아닌지를 판별한다. 그리고, 리프레시 스킵 제어부(180)는, 리프레시 동작을 실행한다고 판별했을 경우에, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력하고, 리프레시 동작을 실행하지 않는다(스킵한다)라고 판별했을 경우에, 로 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다.
본 변형예에 있어서, 리프레시 스킵부(190)는, 하이 레벨의 리프레시 스킵 신호(REFSKIP)가 리프레시 스킵 제어부(180)로부터 입력되어 있을 경우에, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또한, 리프레시 스킵부(190)는, 로 레벨의 리프레시 스킵 신호(REFSKIP)가 리프레시 스킵 제어부(180)로부터 입력되어 있을 경우에, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 로 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력하고, 신호(RFAINC)를 리프레시 어드레스 카운터(160)에 출력한다.
다음에, 본 변형예의 반도체 기억장치의 동작에 대해서 도 10 내지 도 12를 참조해서 설명한다. 도 10 내지 도 12는 반도체 기억장치 내의 각 부의 신호의 전압의 추이를 나타내는 타임 차트이다.
또, 여기에서는, 블록 0 및 블록 3에 대한 액세스의 빈도(ACCFREQ(BLOCK))가 저빈도(Low)이고, 블록 1에 대한 액세스의 빈도가 중간빈도(Middle)이며, 블록 2에 대한 액세스의 빈도(ACCFREQ(BLK2))가 고빈도(High)일 경우를 일례로서 설명한다.
도 10은 블록 0의 각 행 어드레스 0 내지 3에 대해서 리프레시 동작을 실행할 경우를 일례로서 나타내고 있다. 우선, 리프레시 어드레스 카운터(160)는, 주회가 0회째인 것을 나타내는 신호(CNT)와, 리프레시 동작의 대상이 0번째의 행 어드레스인 것을 나타내는 신호(RFA)와, 리프레시 동작의 대상이 블록 0인 것을 나타내는 신호(RFA(BLOCK))를 리프레시 스킵 제어부(180)에 출력한다. 이 경우, 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 각 신호와, 도 9(a)에 나타낸 룩업 테이블을 이용해서, 0번째의 행 어드레스에 대해서 리프레시 동작을 실행한다고 판별한다. 그리고, 리프레시 스킵 제어부(180)는, 하이 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 이때, 리프레시 스킵부(190)는, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 하이 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 그리고, 시퀀서(150)로부터 리프레시 신호(REF)가 출력되는 것에 의해서, 0번째의 행 어드레스에 대해서 리프레시 동작이 실행된다.
또한, 리프레시 어드레스 카운터(160)는, 시퀀서(150)로부터 리프레시 신호가 입력되면, 리프레시 동작의 대상이 1번째의 행 어드레스인 것을 나타내는 신호(RFA)를, 리프레시 스킵 제어부(180)에 출력한다. 여기서, 리프레시 스킵 제어부(180)는, 리프레시 어드레스 카운터(160)로부터 입력된 각 신호와, 도 9(a)에 나타낸 룩업 테이블을 이용해서, 1번째의 행 어드레스에 대해서 리프레시 동작을 실행하지 않는다(리프레시 동작을 스킵한다)고 판별한다. 그리고, 리프레시 스킵 제어부(180)는, 로 레벨의 리프레시 스킵 신호(REFSKIP)를 리프레시 스킵부(190)에 출력한다. 이때, 리프레시 스킵부(190)는, 타이밍 발생기(140)로부터 출력된 리프레시 요구 신호(SRREQ)를 로 레벨의 리프레시 트리거 신호(SRTRG)로 변환해서 시퀀서(150)에 출력한다. 또한, 리프레시 스킵부(190)는, 리프레시 동작의 대상이 되는 행 어드레스를 증분시키기 위한 신호(RFAINC)를 리프레시 어드레스 카운터(160)에 출력한다. 그리고, 시퀀서(150)로부터 로 레벨의 리프레시 신호(REF)가 출력되는 것에 의해서, 1번째의 행 어드레스에 대한 리프레시 동작이 스킵된다.
다음에, 리프레시 어드레스 카운터(160)는, 리프레시 스킵부(190)로부터 신호(RFAINC)가 입력되면, 리프레시 동작의 대상이 2번째의 행 어드레스인 것을 나타내는 신호(RFA)를, 리프레시 스킵 제어부(180)에 출력한다. 이 경우, 리프레시 스킵 제어부(180)는, 도 9(a)에 나타낸 룩업 테이블에 의거해서, 1번째의 행 어드레스에 대해서 리프레시 동작을 실행하지 않는다(리프레시 동작을 스킵한다)고 판별한다. 따라서, 1번째의 행 어드레스의 경우와 마찬가지로, 2번째의 행 어드레스에 대한 리프레시 동작이 스킵된다. 또한, 리프레시 동작의 대상이 3번째의 행 어드레스인 것을 나타내는 신호(RFA)가 리프레시 어드레스 카운터(160)로부터 출력되었을 경우도 마찬가지로, 3번째의 행 어드레스에 대한 리프레시 동작이 스킵된다.
이와 같이 해서, 도 10(a)에 나타낸 바와 같이, 0회째의 주회(신호(CNT)의 값이 "0")의 경우에는, 블록 0(신호(RFA(BLOCK))의 값이 0)의 0번째의 행 어드레스(RFA [1:0]의 값이 "0")에 대해서 리프레시 동작이 실행된다. 또한, 도 10(b)에 나타낸 바와 같이, 1회째의 주회(신호(CNT)의 값이 "1")의 경우에는, 블록 0의 1번째의 행 어드레스(RFA [1:0]의 값이 "1")에 대해서 리프레시 동작이 실행된다. ㄸ환, 도 10(c)에 나타낸 바와 같이, 2회째의 주회(신호(CNT)의 값이 "2")의 경우에는, 블록 0의 2번째의 행 어드레스(RFA [1:0]의 값이 "2")에 대해서 리프레시 동작이 실행된다. 그리고, 도 10(d)에 나타낸 바와 같이, 3회째의 주회(신호(CNT)의 값이 "3")의 경우에는, 블록 0의 3번째의 행 어드레스(RFA [1:0]의 값이 "3")에 대해서 리프레시 동작이 실행된다.
따라서, 블록 0에 대한 액세스의 빈도가 저빈도(Low)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다, 블록 0 내의 어드레스 0 내지 3 중 1개의 어드레스에 대해서 리프레시 동작이 실행되어, 4회의 주회에 의해서, 블록 0 내의 모든 어드레스 0 내지 3이 리프레시된다.
도 11은 블록 1의 각 행 어드레스 0 내지 3에 대해서 리프레시 동작을 실행할 경우를 일례로서 나타내고 있다. 도 11(a)에 나타낸 바와 같이, 0회째의 주회(신호(CNT)의 값이 "0")의 경우에는, 블록 1(신호(RFA(BLOCK))의 값이 1)의 0번째의 행 어드레스(RFA [1:0]의 값이 "0") 및 2번째의 행 어드레스(RFA [1:0]의 값이 "2")에 대해서 리프레시 동작이 실행된다. 그 다음에, 도 10(b)에 나타낸 바와 같이, 1회째의 주회(신호(CNT)의 값이 "1")의 경우에는, 블록 1의 1번째의 행 어드레스(RFA [1:0]의 값이 "1") 및 3번째의 행 어드레스(RFA [1:0]의 값이 "3")에 대해서 리프레시 동작이 실행된다. 그 다음에, 도 11(c)에 나타낸 바와 같이, 2회째의 주회(신호(CNT)의 값이 "2")의 경우에는, 블록 1의 0번째의 행 어드레스 및 2번째의 행 어드레스에 대해서 리프레시 동작이 실행된다. 그리고, 도 11(d)에 나타낸 바와 같이, 3회째의 주회(신호(CNT)의 값이 "3")의 경우에는, 블록 1의 1번째의 행 어드레스 및 3번째의 행 어드레스에 대해서 리프레시 동작이 실행된다.
이와 같이 해서, 블록 1에 대한 액세스의 빈도가 중간빈도(Middle)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다, 블록 1 내의 어드레스 0 내지 3 중 2개의 어드레스에 대해서 리프레시 동작이 실행되어, 2회의 주회에 의해서, 블록 1 내의 모든 어드레스 0 내지 3이 리프레시된다.
도 12는 블록 2의 각 행 어드레스 0 내지 3에 대해서 리프레시 동작을 실행할 경우를 일례로서 나타내고 있다. 도 12(a)에 나타낸 바와 같이, 0회째의 주회(신호(CNT)의 값이 "0")의 경우에는, 블록 2(신호(RFA(BLOCK))의 값이 2)의 0 내지 3번째의 행 어드레스(RFA [1:0]의 값이 "0" 내지 "3")의 각각에 대해서 리프레시 동작이 실행된다. 그리고, 도 12(b) 내지 (d)에 나타낸 바와 같이, 1 내지 3회째의 주회(신호(CNT)의 값이 "1" 내지 "3")의 경우에 있어서도, 블록 2의 0 내지 3번째의 행 어드레스(RFA [1:0]의 값이 "0" 내지 "3")의 각각에 대해서 리프레시 동작이 실행된다.
이와 같이 해서, 블록 2에 대한 액세스의 빈도가 고빈도(High)인 경우에는, 메모리 셀 어레이(24) 내의 모든 어드레스의 주회마다, 블록 2 내의 모든 어드레스 0 내지 3에 대해서 리프레시 동작이 실행된다.
또, 블록 3에 대한 리프레시 동작에 관한 처리는, 전술한 블록 0에 대한 리프레시 동작에 관한 처리와 마찬가지이다.
또한, 본 변형예에서는, 복수의 블록 0 내지 3마다 4개의 행 어드레스 0 내지 3이 설정되어 있을 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 복수의 블록 0 내지 3마다 4개 이외의 복수의 행 어드레스가 설정되어 있어도 된다.
이상 설명한 바와 같이, 본 변형예에 관련되는 반도체 기억장치에 따르면, 제3 실시형태와 마찬가지의 작용 및 효과를 발휘할 수 있다.
이상 설명한 각 실시형태 및 변형예는, 본 발명의 이해를 쉽게 하기 위하여 기재된 것이며, 본 발명을 한정하기 위하여 기재된 것은 아니다. 따라서, 상기 각 실시형태 및 변형예에 개시된 각 요소는, 본 발명의 기술적 범위에 속하는 모든 설계 변경이나 균등물도 포함하는 취지이다.
예를 들면, 전술한 제3 실시형태 및 변형예에서는, 제어부(10)가, 4개의 블록마다 리프레시 동작의 간격을 제어할 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 제어부(10)는, 4개 이외의 복수의 블록마다 리프레시 동작의 간격을 제어해도 된다.
또한, 전술한 각 실시형태에서는, 액세스의 빈도가 3개(저빈도, 중간빈도, 고빈도)로 분류되어 있을 경우를 일례로서 설명했지만, 본 발명은 이 경우로 한정되지 않는다. 예를 들면, 액세스의 빈도는 2개 또는 4개 이상으로 분류되어도 된다.
또한, 전술한 각 실시형태 및 변형예에 있어서의 제어부(10)의 구성은 일례이며, 적당히 변경되어도 되고, 다른 다양한 구성이 채용되어도 된다.
10: 제어부
20: 메모리
160: 리프레시 어드레스 카운터
161: 블록 0의 리프레시 어드레스 카운터
162: 블록 1의 리프레시 어드레스 카운터
163: 블록 2의 리프레시 어드레스 카운터
164: 블록 3의 리프레시 어드레스 카운터
REF: 리프레시 신호
SRREQ: 리프레시 요구 신호

Claims (10)

  1. 반도체 기억장치로서,
    메모리의 리프레시 동작의 간격을 제어하는 제어부로서, 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록 상기 메모리의 리프레시 동작의 간격을 짧게 하도록 제어하는 제어부
    를 포함하는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 제어부는, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 상기 메모리의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구의 간격을 짧게 하도록 제어하는, 반도체 기억장치.
  3. 제1항에 있어서, 상기 제어부는, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도가 높을수록, 상기 메모리의 리프레시 동작을 실행하기 위하여 간격을 두고 생성되는 리프레시 요구에 대해서 실행되는 리프레시 동작의 수를 증가시키도록 제어하는, 반도체 기억장치.
  4. 제1항에 있어서, 상기 제어부는 연속하는 행 어드레스의 복수의 블록마다 리프레시 동작의 간격을 제어하는, 반도체 기억장치.
  5. 제4항에 있어서, 리프레시 요구에 따라서, 리프레시 동작이 실행되는 행 어드레스를 지정하는 리프레시 어드레스 카운터를 상기 복수의 블록마다 구비하고,
    상기 제어부는, 상기 복수의 블록마다, 대응하는 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어하는, 반도체 기억장치.
  6. 제4항에 있어서, 리프레시 요구에 따라서, 리프레시 동작이 실행되는 행 어드레스를 지정하는 리프레시 어드레스 카운터를 구비하고,
    상기 제어부는, 상기 복수의 블록마다, 상기 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어하는, 반도체 기억장치.
  7. 제6항에 있어서, 상기 제어부는, 상기 리프레시 어드레스 카운터에 의해서 지정된 행 어드레스가, 대응하는 블록에 있어서의 판독 또는 기입 액세스 요구의 빈도가 높을수록 많아지도록 설정된 1개 이상의 소정의 행 어드레스 중 어느 것인가와 일치할 경우에, 상기 지정된 행 어드레스에 대해서 리프레시 동작이 실행되도록 제어하는, 반도체 기억장치.
  8. 제7항에 있어서, 상기 소정의 행 어드레스는, 동일한 블록이 리프레시 동작의 대상으로서 선택될 때마다 변경 가능하게 설정되어 있는, 반도체 기억장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제어부는, 상기 소정 기간이 경과할 때마다, 상기 소정 기간에 있어서의 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도에 따라서 상기 메모리의 리프레시 동작의 간격을 제어하는, 반도체 기억장치.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 메모리에 대한 판독 또는 기입 액세스 요구의 빈도는 소정 수로 분류되어 있는, 반도체 기억장치.
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