KR20220122924A - 무선 주파수 레벨 표시기 - Google Patents

무선 주파수 레벨 표시기 Download PDF

Info

Publication number
KR20220122924A
KR20220122924A KR1020217040792A KR20217040792A KR20220122924A KR 20220122924 A KR20220122924 A KR 20220122924A KR 1020217040792 A KR1020217040792 A KR 1020217040792A KR 20217040792 A KR20217040792 A KR 20217040792A KR 20220122924 A KR20220122924 A KR 20220122924A
Authority
KR
South Korea
Prior art keywords
signal
circuit
variable gain
generate
node
Prior art date
Application number
KR1020217040792A
Other languages
English (en)
Other versions
KR102583638B1 (ko
Inventor
아므르 아부엘릴
파이살 후시엔
아이만 모하메드 엘사예드
아이만 모하메드 엘사예드
아흐메드 에미라
모하메드 아부디나
Original Assignee
선전 구딕스 테크놀로지 컴퍼니, 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/351,192 external-priority patent/US11539338B2/en
Application filed by 선전 구딕스 테크놀로지 컴퍼니, 리미티드 filed Critical 선전 구딕스 테크놀로지 컴퍼니, 리미티드
Publication of KR20220122924A publication Critical patent/KR20220122924A/ko
Application granted granted Critical
Publication of KR102583638B1 publication Critical patent/KR102583638B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H04B1/18—Input circuits, e.g. for coupling to an antenna or a transmission line
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/0003—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain
    • H04B1/0028—Software-defined radio [SDR] systems, i.e. systems wherein components typically implemented in hardware, e.g. filters or modulators/demodulators, are implented using software, e.g. by involving an AD or DA conversion stage such that at least part of the signal processing is performed in the digital domain wherein the AD/DA conversion occurs at baseband stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/20—Monitoring; Testing of receivers
    • H04B17/29—Performance testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Circuits Of Receivers In General (AREA)

Abstract

무선 주파수(RF) 수신기 회로가 개시된다. RF 수신기 회로는 입력 RF 신호를 수신하고 입력 RF 신호에 기초하여 증폭된 RF 신호를 생성하도록 구성된 가변 이득 증폭기를 포함하며, 여기서 가변 이득 증폭기의 이득은 가변적이다. RF 수신기 회로는 또한 비주기적인 샘플링 간격으로 증폭된 RF 신호를 샘플링하여 복수의 샘플링된 RF 신호를 생성하고 샘플링된 RF 신호를 하나 이상의 임계값과 비교하여 복수의 비교 결과 신호를 생성하도록 구성된 RF 레벨 표시기 회로를 포함한다. 가변 이득 증폭기의 이득은 비교 결과 신호에 적어도 부분적으로 기초하여 결정된다.

Description

무선 주파수 레벨 표시기
관련 출원에 대한 상호 참고문헌
본 출원은 "무선 주파수 레벨 표시기"라는 명칭으로 2021년 6월 17일자로 출원된 미국 특허출원 제17/351,192 호 및 "무선 주파수 레벨 표시기"라는 명칭으로 2021년 2월 23일 자로 출원된 미국 가출원 제63/152,839 호에 기초하여 우선권을 주장한다. 상기 특허출원의 모든 내용은 본 출원 명세서의 일부로서 참고로 포함된다.
본 발명의 대상은 RF 레벨 표시기에 관한 것으로, 특히 개선된 샘플링 성능을 제공하는 RF 레벨 표시기 회로에 관한 것이다.
가변 이득(variable gain)이 있는 LNA 회로를 갖는 수신기 회로는, 예를 들어 LNA 회로의 출력이 포화되게 할 수 있는 블로커 신호의 결과로 어려움을 겪는다. LNA 출력을 샘플링하는 능력이 부족한 수신기 회로는, LNA 회로의 이득을 부적절하게 제어하여 수신기 출력의 잡음을 증가시키는 부적절한 LNA 이득 또는 LNA 출력의 클리핑을 유발하는 과도한 이득을 초래한다.
본 발명의 일 양태는, 입력 RF 신호를 수신하고 입력 RF 신호에 기초하여 증폭된 RF 신호를 생성하도록 구성된 가변 이득 증폭기로서, 가변 이득 증폭기의 이득이 가변적인 가변 이득 증폭기, 및 증폭된 RF 신호를 비주기적인 샘플링 간격으로 샘플링하여 복수의 샘플링된 RF 신호를 생성하고 샘플링된 RF 신호를 하나 이상의 임계값과 비교하여 복수의 비교 결과 신호를 생성하도록 구성된 RF 레벨 표시기 회로를 포함하고, 상기 가변 이득 증폭기의 이득은 비교 결과 신호에 적어도 부분적으로 기초하여 결정되는 무선 주파수(RF) 수신기 회로이다.
일부 실시형태에서, 가변 이득 증폭기의 이득은 증폭된 RF 신호가 범위 밖에 있다는 것을 나타내는 비교 결과 신호에 응답하여 감소된다.
일부 실시형태에서, RF 수신기 회로는 주기적인 기준 클록에 기초하여 샘플 클록을 생성하도록 구성된 샘플 클록 생성기를 더 포함하고, 여기서 RF 레벨 표시기 회로는 샘플 클록의 일련의 펄스 각각에 응답하여 샘플링된 RF 신호를 생성하도록 구성된다.
일부 실시형태에서, 샘플 클록은 비주기적이다.
일부 실시형태에서, 샘플 클록의 펄스는 실질적으로 동일한 지속시간을 갖는다.
일부 실시형태에서, 제1 샘플링 시간으로부터 제1 다음 연속 샘플링 시간까지의 최대 지속시간과 제2 샘플링 시간으로부터 제2 다음 연속 샘플링 시간까지의 최소 지속시간 사이의 차이 크기는 주기적 기준 클록의 주기의 1/2보다 작다.
일부 실시형태에서, RF 수신기 회로는 증폭된 RF 신호를 수신하고 증폭된 RF 신호에 기초하여 기저대역 신호를 생성하도록 구성된 믹서, 기저대역 신호를 수신하고 믹서로부터의 기저대역 신호에 기초하여 필터링된 기저대역 신호를 생성하도록 구성된 필터, 필터링된 기저대역 신호를 수신하고 필터링된 기저대역 신호에 기초하여 필터링된 기저대역 신호의 디지털 버전을 생성하도록 구성된 아날로그-디지털 변환기, 및 필터링된 기저대역 신호의 디지털 버전을 수신하도록 구성된 제어기를 더 포함한다.
일부 실시형태에서, 제어기는 선택적으로 RF 레벨 표시기 회로가 비교 결과 신호를 생성하고 비교 결과 신호를 생성하지 않도록 구성된다.
일부 실시형태에서, 제어기는, 가변 이득 증폭기가 정보 패킷의 하나 이상의 프리앰블(preamble) 비트를 인코딩하는 정보를 수신하는 동안, RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하게 하도록 구성된다.
일부 실시형태에서, 제어기는, 가변 이득 증폭기가 정보 패킷의 프리앰블 비트를 인코딩하는 정보를 더 이상 수신하지 않은 후에, RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하지 않도록 구성된다.
본 발명의 다른 양태는, 가변 이득 증폭기의 이득이 가변적인 가변 이득 증폭기 및 RF 레벨 표시기 회로를 포함하는 무선 주파수(RF) 수신기 회로를 사용하는 방법이며, 상기 방법은 가변 이득 증폭기를 사용하여 입력 RF 신호를 수신하는 단계, 가변 이득 증폭기를 사용하여 입력 RF 신호에 기초하여 증폭된 RF 신호를 생성하는 단계, RF 레벨 표시기 회로를 사용하여 복수의 샘플링된 RF 신호를 생성하기 위해 비주기적인 샘플링 간격으로 증폭된 RF 신호를 샘플링하는 단계, 및 RF 레벨 표시기 회로를 사용하여 샘플링된 RF 신호를 하나 이상의 임계값과 비교하여 복수의 비교 결과 신호를 생성하는 단계를 포함하고, 상기 가변 이득 증폭기의 이득은 비교 결과 신호에 적어도 부분적으로 기초하여 결정된다.
일부 실시형태에서, 방법은 증폭된 RF 신호가 범위 밖에 있다는 것을 나타내는 비교 결과 신호에 응답하여 가변 이득 증폭기의 이득을 감소시키는 단계를 더 포함한다.
일부 실시형태에서, RF 수신기 회로는 샘플 클록 생성기를 더 포함하고, 방법은 샘플 클록 생성기를 사용하여 주기적 기준 클록에 기초하여 샘플 클록을 생성하는 단계, 및 RF 레벨 표시기 회로를 사용하여 샘플 클록의 일련의 펄스들 각각에 응답하여 샘플링된 RF 신호들을 생성하는 단계를 더 포함한다.
일부 실시형태에서, 샘플 클록은 비주기적이다.
일부 실시형태에서, 샘플 클록의 펄스는 실질적으로 동일한 지속시간을 갖는다.
일부 실시형태에서, 제1 샘플링 시간으로부터 제1 다음 연속 샘플링 시간까지의 최대 지속시간과 제2 샘플링 시간으로부터 제2 다음 연속 샘플링 시간까지의 최소 지속시간 사이의 차이 크기는 주기적 기준 클록의 주기의 1/2보다 작다.
일부 실시형태에서, RF 수신기 회로가 믹서, 필터, 아날로그-디지털 변환기, 및 제어기를 더 포함하고, 방법은 믹서를 사용하여 증폭된 RF 신호를 수신하는 단계, 믹서를 사용하여 증폭된 RF 신호에 기초하여 기저대역 신호를 생성하는 단계, 필터를 사용하여 기저대역 신호를 수신하는 단계, 필터를 사용하여 믹서로부터의 기저대역 신호에 기초하여 필터링된 기저대역 신호를 생성하는 단계, 아날로그-디지털 변환기를 사용하여 필터링된 기저대역 신호를 수신하는 단계, 아날로그-디지털 변환기를 사용하여 필터링된 기저대역 신호에 기초하여 필터링된 기저대역 신호의 디지털 버전을 생성하는 단계, 및 제어기를 사용하여 필터링된 기저대역 신호의 디지털 버전을 수신하는 단계를 더 포함한다.
일부 실시형태에서, 방법은 제어기를 사용하여, RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하고 비교 결과 신호를 생성하지 않게 하는 단계를 더 포함한다.
일부 실시형태에서, 방법은 제어기를 사용하여, 가변 이득 증폭기가 정보 패킷의 하나 이상의 프리앰블 비트를 인코딩하는 정보를 수신하는 동안, RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하게 하는 단계를 더 포함한다.
일부 실시형태에서, 방법은 제어기를 사용하여, 가변 이득 증폭기가 정보 패킷의 프리앰블 비트를 인코딩하는 정보를 더 이상 수신하지 않은 후에, RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하지 않게 하는 단계를 더 포함한다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부 도면은 본 명세서에 개시된 발명 대상의 특정 양태를 나타내고, 설명과 함께 개시된 구현과 관련된 원리의 일부를 설명하는 데 도움이 된다.
도 1은 LNA 회로를 갖는 수신기 회로의 실시형태에 대한 개략도이다.
도 2는 RF 레벨 표시기 회로의 실시형태에 대한 개략도이다.
도 3은 도 2의 RF 레벨 표시기 회로의 기능을 예시하는 파형도이다.
도 4는 가변 지연 샘플 펄스 발생기의 실시형태에 대한 개략도이다.
도 5는 도 4의 샘플 펄스 발생기의 기능을 예시하는 파형도이다.
도 6은 가변 클록 지연 회로의 실시형태에 대한 개략도이다.
도 7은 지연 선택 회로의 실시형태에 대한 개략도이다.
도 8은 도 7의 지연 선택 회로를 사용하는 도 6의 가변 클록 지연 회로의 기능을 예시하는 파형도이다.
실제적으로, 유사한 참조 번호는 유사한 구조, 특징 또는 요소를 나타낸다.
본 발명의 특정 실시형태는 도면과 함께 본 명세서에서 예시된다.
특정 실시형태와 관련하여 다양한 세부사항이 본 명세서에서 설명된다. 그러나 본 발명은 본 명세서에 설명된 것과 다른 방식으로 구현될 수도 있다. 본 발명을 벗어나지 않고 통상의 기술자에 의해 논의된 실시형태에 대한 수정이 이루어질 수 있다. 따라서, 본 발명은 본 명세서에 개시된 특정 실시형태로 제한되지 않는다.
우수한 RF 신호 샘플링 성능을 제공하는 무선 주파수 레벨 표시기(RFLI) 회로의 회로 특징은 특정 실시형태를 참조하여 본 명세서에서 설명된다. 아래에서 더 자세히 논의되는 바와 같이, RFLI 회로는 RF 입력의 크기가 임계값을 초과하는지 여부를 결정하기 위해 RF 입력을 신속하게 샘플링할 수 있다. 또한, RFLI 회로는 넓은 입력 대역폭에서 우수한 샘플링 성능을 제공한다. RFLI 회로의 일부 기능은 도면에 도시되어 있다. 도 1은 LNA 회로를 갖는 수신기 회로의 실시형태를 도시한다. 도 2 및 3은 RF 레벨 표시기 회로 및 그 기능의 실시형태를 도시한다. 도 4 및 5는 가변 지연 샘플 펄스 발생기와 그 기능을 도시한다. 도 6 내지 8은 가변 클록 지연 회로와 그 기능을 도시한다.
도 1은 가변 이득 LNA 회로(110), 발진기(LO)(130)로부터 발진기 신호를 수신하는 믹서(120), 저역 통과 필터(LPF)(140), 가변 이득 증폭기(VGA)(150), 아날로그-디지털 변환기(ADC)(160), 제어기(170), RFLI 회로(180), 및 이득 제어(190)를 갖는 수신기 회로(100)의 실시형태의 개략도이다.
가변 이득 저잡음 증폭기(110)는 저주파 정보 신호로 변조된 고주파수 반송파(carrier) 신호를 수신하도록 구성된다. 수신된 신호는 또한 수신기의 주파수 대역폭에 가깝지만 그 외부에 있는 주파수를 갖는 정보 신호와 구별되는 관련되지 않은 신호와 같은 블로커 신호를 포함할 수 있으며, 여기서 관련되지 않은 신호는 또한 고주파수 반송파 신호도 변조한다. 블로커 신호는 정보 신호보다 더 높은 전력을 가질 수 있으며, 임의의 주파수에서 발생할 수 있다. 가변 이득 저잡음 증폭기(110)는, 통상의 기술자에 의해 이해되는 바와 같이, 임의의 저잡음 증폭기 또는 가변 이득을 갖는 증폭기의 특징을 가질 수 있다.
아래에서 더 상세히 논의되는 RFLI 회로(180)는 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 바람직한 범위의 임계값을 넘어가는지 여부를 결정하도록 구성된다. 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 바람직한 범위의 임계값을 넘는다는 결정에 응답하여, RFLI 회로(180)는 이득 제어 회로(190)에 대한 범위 외 신호를 생성한다.
적어도 아래에서 논의되는 이유 때문에, RFLI 회로(180)는 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 바람직한 범위의 임계값을 넘는지 여부를 결정하기 위해 RF 입력을 신속하게 샘플링할 수 있다. 또한, 적어도 아래에서 논의되는 이유 때문에, RFLI 회로(180)는 넓은 입력 대역폭에 걸쳐 우수한 샘플링 성능을 제공한다.
따라서, RFLI 회로(180)는, 이득 제어 회로가 가변 이득 저잡음 증폭기(110)의 이득을 빠르게 샘플링하고 수정할 수 있기 때문에, 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값은 예를 들어 블로커 신호의 결과로서 바람직한 범위의 임계값을 넘는지 여부를 결정하는 데 특히 효과적이고, 그리고 적어도 반송파 신호의 주파수 또는 그 근처의 주파수에 대해 가변 이득 저잡음 증폭기(110)의 출력 주파수에 독립적이거나 실질적으로 독립적인 샘플링 성능을 갖는다.
예를 들어, 가변 이득 저잡음 증폭기로부터의 출력 최소값 및/또는 최대값이 바람직한 범위의 임계값을 넘는지 여부를 결정하는 종래의 방법은 느릴 수 있으며, 예를 들어 수백 개의 샘플을 필요로 한다. 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 바람직한 범위 임계값을 넘는지 여부를 결정하는 다른 종래의 방법은 특정 주파수에 대해 실패한다. 이것은 알려지지 않은 주파수를 갖는 블로커 신호에 특히 문제가 된다.
이득 제어(190)는 저잡음 증폭기(110)에 대한 이득 제어 신호를 생성하도록 구성된다. 예를 들어, RFLI 회로(180)로부터 범위 외 신호를 수신하는 것에 응답하여, 이득 제어 회로(190)는 가변 이득 저잡음 증폭기(110)의 이득을 감소시킬 수 있다.
예를 들어, 제어기(170)는 가변 이득 저잡음 증폭기(110)의 이득을 조정하기 위해 RFLI 회로(180)가 사용될 것이라고 결정할 수 있다. 예를 들어, 제어기(170)는 수신기 회로(100)가 정보 패킷의 페이로드(payload) 데이터 비트 이전에 수신된 다수의 프리앰블 비트를 갖는 정보 패킷을 수신 중이거나 수신할 것이라고 결정할 수 있다. 제어기(170)는, 이를테면 가변 이득 저잡음 증폭기(110)가 프리앰블 비트를 인코딩하는 정보를 수신하는 동안, 가변 이득 저잡음 증폭기(110)의 출력이 원하는 범위를 벗어나는지 여부를 RFLI 회로(180)가 검출하게 할 수 있다. 일부 실시형태에서, 프리앰블 비트 중 하나 이상이 수신되면, 제어기(170)는 RFLI 회로(180)가 이득 제어 회로(190)에 더 이상 영향을 미치지 않게 한다.
일부 실시형태에서, 가변 이득 저잡음 증폭기(110), RFLI 회로(180), 및 이득 제어 회로(190)를 포함하는 이득 제어 루프는 가변 이득 저잡음 증폭기(110)의 이득을 조정할 수 있으므로, 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15 또는 16 비트를 샘플링 함으로써 원하는 범위의 임계값을 넘어가지 않는다. 일부 실시형태에서, 이득 제어 루프는 가변 이득 저잡음 증폭기(110)로부터의 출력의 최소값 및/또는 최대값이 다른 비트 수를 샘플링 함으로써 바람직한 범위의 임계값을 넘어가지 않도록 가변 이득 저잡음 증폭기(110)의 이득을 조정할 수 있다.
일부 실시형태에서, 각 비트는 여러 번 샘플링될 수 있다. 예를 들어, 각 프리앰블 비트는 샘플링 범위와 비트 레이트의 차이에 따라 약 3, 4, 5, 10, 15, 20, 25, 35, 50, 75, 100 또는 다른 횟수만큼 샘플링될 수 있다.
일부 실시형태에서, 샘플링된 비트는 프리앰블 비트이다. 일부 실시형태에서, 비트들 중 적어도 일부는 프리앰블 비트가 아니다. 일부 실시형태에서, 비트의 적어도 일부는 데이터 비트이다. 적어도 위에서 논의된 바와 같이, 가변 이득 저잡음 증폭기(110)의 적절한 이득의 신속한 결정은 유리하다.
일부 실시형태에서, 이득 제어(190)는 RFLI 회로(180) 이외의 소스로부터 입력을 수신하고, 예를 들어 통상의 기술자가 이해하는 회로 기술을 이용하여 다른 소스로부터의 입력에 추가로 기초하여 저잡음 증폭기(110)에 대한 이득 제어 신호를 생성한다.
가변 이득 저잡음 증폭기(110)의 출력 및 발진기 신호에 응답하여, 믹서(120)는 가변 이득 저잡음 증폭기(110)로부터의 신호를 하향 변환한다. 결과적인 기저대역 신호는 저주파 정보 신호의 정보를 포함한다.
그 다음, 기저대역 신호는 통상의 기술자에 의해 이해되는 바와 같이 저역 통과 필터(140)에 의해 처리된다.
그 다음, 저역 통과 필터(140)의 출력은 통상의 기술자에 의해 이해되는 바와 같이 가변 이득 증폭기(150)에 의해 처리된다.
그 다음, 가변 이득 증폭기(150)의 출력은 아날로그-디지털 변환기(160)에 의해 처리되고, 통상의 기술자에 의해 이해되는 바와 같이 정보 신호의 디지털 표현을 제어기(170)에 제공한다.
대안적으로 또는 추가적으로, RFLI 회로(180)를 참조하여 본 명세서에서 논의된 것과 유사하거나 동일한 특징을 갖는 하나 이상의 추가 레벨 표시기 회로가 수신기 회로(100)에서 사용될 수 있다. 예를 들어, 하나 이상의 추가 레벨 표시기 회로는 믹서(120), 저역 통과 필터(140), 및 가변 이득 증폭기(150)의 출력 중 임의의 것으로부터 입력 신호를 각각 수신할 수 있고, 그리고 통상의 기술자에 의해 이해되는 바와 같이, 믹서(120), 저역 통과 필터(140), 및 가변 이득 증폭기(150) 중 임의의 이득에 영향을 미치는 출력을 생성할 수 있다.
도 2는 RF 레벨 표시기 회로(200)의 실시형태의 개략도이다. RF 레벨 표시기 회로(200)는 도 1의 RFLI 회로(180)로서 사용될 수 있다. RF 레벨 표시기 회로(200)와 유사하거나 동일한 특징을 갖는 다른 RF 레벨 표시기 회로가 도 1의 RFLI 회로(180)로서 사용될 수 있다.
RF 레벨 표시기 회로(200)는 입력 커패시터(Cin), 바이어스 저항(R), 샘플링 스위치(Sw), 샘플링 커패시터(Cs), 고 기준 비교기(210), 저 기준 비교기(220), 및 샘플링 클록 생성기(230)를 포함한다.
노드(RFin)에서의 RF 신호는, 통상의 기술자에 의해 이해되는 바와 같이, 바이어스 저항(R)에 의해 노드(Vcm)에서 바이어스 전압으로 바이어스되는 샘플링 스위치(Sw)의 입력 노드에 용량적으로 결합된다.
샘플링 스위치(Sw)의 게이트에서의 샘플링 클록 신호에 따르면, 통상의 기술자가 이해하는 바와 같이, 샘플링 스위치(Sw)는 용량적으로 결합된 RF 신호를 노드(RFSamp)에 선택적으로 전달한다. 또한, 샘플링 스위치(Sw)가 비전도성이 되도록 하는 샘플링 클록 신호에 응답하여, 노드(RFSamp)에서의 샘플링된 전압은 통상의 기술자가 이해하는 바와 같이 샘플링 커패시터(Cs)에 의해 실질적으로 일정하게 유지된다.
샘플링 클록 생성기(230)는 노드(ClockIn)에서 클록 신호를 수신한다. 클록 신호는 공칭 샘플링 주파수와 동일한 주파수를 갖는다.
노드(RFSamp)에서의 샘플링된 전압이 샘플링 커패시터(Cs)에 의해 유지되는 동안, 노드(CompClk)에서의 비교기 클록 신호는 고 기준 비교기(210)가 노드(RFSamp)에서의 샘플링된 전압을 노드(RefHigh)에서의 고 기준 전압과 비교하게 한다. 노드(RFSamp)에서의 샘플링된 전압이 고 기준 전압보다 큰 것에 응답하여, 고 기준 비교기(210)는 출력 노드(OUTH)에서의 전압이 높아지게 한다. 노드(RFSamp)에서의 샘플링된 전압이 고 기준 전압보다 낮은 것에 응답하여, 고 기준 비교기(210)는 출력 노드(OUTH)에서의 전압이 낮아지게 한다.
노드(RFSamp)에서의 샘플링된 전압이 샘플링 커패시터(Cs)에 의해 유지되는 동안, 노드(CompClk)에서의 비교기 클록 신호는 저 기준 비교기(220)가 노드(RFSamp)에서의 샘플링된 전압을 노드(RefLow)에서의 저 기준 전압과 비교하게 한다. 노드(RFSamp)에서의 샘플링된 전압이 저 기준 전압보다 큰 것에 응답하여, 저 기준 비교기(220)는 출력 노드(OUTL)에서의 전압이 낮아지게 한다. 노드(RFSamp)에서의 샘플링된 전압이 저 기준 전압보다 작은 것에 응답하여, 저 기준 비교기(220)는 출력 노드(OUTL)에서의 전압이 높아지게 한다.
출력 노드(OUTH, OUTL)의 전압 중 하나가 높으면, 노드(RFin)에서 수신된 RF 신호가 범위 밖에 있다는 표시를 제공한다.
고 기준 전압은 임의의 회로를 이용하여 생성될 수 있으나, 이에 제한되지 않는다. 일부 실시형태에서, 고 기준 전압은 통상의 기술자에 의해 이해되는 바와 같이 저항 래더(ladder)에 의해 생성된다. 일부 실시형태에서, 고 기준 전압은 프로그래밍 가능하다. 예를 들면, 제어기(170)는 예를 들어 저항 래더에 의해 생성된 다수의 기준 전압들 중 하나가 고 기준 전압으로서 노드(RefHigh)에 제공되게 할 수 있다.
저 기준 전압은 임의의 회로를 사용하여 생성될 수 있으며 제한되지 않는다. 일부 실시형태에서, 저 기준 전압은, 통상의 기술자에 의해 이해되는 바와 같이, 저항 래더에 의해 생성된다. 일부 실시형태에서, 저 기준 전압은 프로그래밍 가능하다. 예를 들어, 제어기(170)는 예를 들어 저항 래더에 의해 생성된 다수의 기준 전압 중 하나가 저 기준 전압으로서 노드(RefLow)에 제공되게 할 수 있다.
일부 실시형태에서, 고 기준 전압의 저항 래더는 저 기준 전압과 동일한 저항 래더 또는 동일한 저항 래더의 연장일 수 있다. 일부 실시형태에서, 고 기준 전압 및 저 기준 전압의 저항 래더는 또한 노드(Vcm)에서 바이어스 전압을 생성하며, 여기서 노드(Vcm)에서의 바이어스 전압은 고 기준 전압과 저 기준 전압의 평균이다.
도 3은 도 2의 RF 레벨 표시기 회로의 기능을 나타내는 파형도이다.
노드(RFin)에서의 RF 신호는 샘플링 스위치(Sw)의 입력 노드에 용량적으로 결합되고, 시간(T1)에서 노드(Sample Clock)에서의 샘플링 클록 신호는 샘플링 스위치(Sw)가 노드(RFSamp)에 용량 결합 RF 신호를 전달하게 한다. 또한, 시간(T2)에서 샘플링 클록 신호는 샘플링 스위치(Sw)를 비전도성이 되게 한다. 그 후, 노드(RFSamp)에서의 전압은 커패시터(Cs)를 샘플링 함으로써 실질적으로 일정하게 유지된다.
노드(RFSamp)에서의 샘플링된 전압이 샘플링 커패시터(Cs)에 의해 유지되는 동안, T3에서, 노드(CompClk)에서의 비교기 클록 신호는, 고 기준 비교기(210)가 노드(RFSamp)에서의 샘플링된 전압을 노드(RefHigh)에서의 고 기준 전압과 비교하게 한다. 도 3에 도시된 바와 같이, 노드(RFSamp)에서의 샘플링된 전압이 고 기준 전압보다 낮은 것에 응답하여, 고 기준 비교기(210)는 출력 노드(OUTH)에서의 전압이 낮아지게 한다.
노드(RFSamp)에서의 샘플링된 전압이 샘플링 커패시터(Cs)에 의해 유지되는 동안, T3에서, 노드(CompClk)에서의 비교기 클록 신호에 의해, 저 기준 비교기(220)는 노드(RFSamp)에서의 샘플링된 전압을 노드(RefLow)에서의 저 기준 전압과 비교하게 한다. 노드(RFSamp)에서의 샘플링된 전압이 저 기준 전압보다 작은 것에 응답하여, 저 기준 비교기(220)는 출력 노드(OUTL)에서의 전압이 높아지게 한다.
출력 노드(OUTL)에서의 높은 전압은 노드(RFin)에서 수신된 RF 신호가 범위 밖에 있다는 것을 나타낸다.
통상의 기술자에 의해 이해되는 바와 같이, 노드(RFin)에서의 RF 신호는 주기적이기 때문에 샘플링 클록도 주기적이라면, 노드(RFSamp)에서의 샘플링된 전압은 또한 주기적이거나 DC일 것이다. 이것은 샘플링 클록의 주기에 대한 RF 신호 주기의 일부 비율에 대해 문제가 된다. 예를 들어, 정수와 같거나 거의 같은 비율의 경우, 노드(RFSamp)에서 샘플링된 전압은 DC 또는 대략 DC 신호를 형성하며, 이는 RF 신호가 범위 밖에 있는지 여부를 결정하는 데 부적절할 수 있다. 기타 합리적인 비율은 또한 RF 신호가 범위를 밖에 있는지 여부를 결정하기에 부적절한 노드(RFSamp)에서 샘플링된 전압을 제공할 수 있다.
부적절한 샘플링 전압의 가능성을 줄이거나 배제하기 위해, 일부 실시형태에서 샘플링 클록은 주기적이지 않거나 이득 조정 기간 동안 주기적이지 않도록 생성된다.
도 4는 가변 지연 샘플 펄스 생성기(400)의 실시형태에 대한 개략도이다. 가변 지연 샘플 펄스 생성기(400)는 도 2의 클록 생성기 회로(230)로 사용될 수 있다. 기타 클록 발생기 회로가 대안적으로 도 2의 클록 발생기 회로(230)에 사용될 수 있다.
가변 지연 샘플 펄스 생성기(400)는 가변 지연 회로(410), 지연 회로(420), 인버터(430), 및 AND 게이트(440)를 포함한다.
가변 지연 샘플 펄스 생성기(400)는 노드(ClockIn)에서 입력 클록 신호를 수신한다. 입력 클록 신호는 공칭 샘플링 주파수와 동일한 주파수를 갖는다. 입력 클록 신호의 각 주기에 대해서, 가변 지연 샘플 펄스 생성기(400)는 샘플 펄스를 생성한다. 그러나 생성된 각 샘플 펄스와 샘플 펄스를 유발하는 특정 입력 클록 주기 사이의 타이밍 관계는 아래에서 설명하는 것처럼 가변적이다.
가변 지연 회로(410)는 노드(ClockIn)에서 입력 클록 신호를 수신한다. 가변 지연 회로(410)는 지연 회로(420) 및 AND 게이트(440)에 대한 입력 클록 신호의 지연된 버전을 생성한다. 가변 지연 회로(410)의 비제한적인 예가 아래에서 논의된다.
지연된 버전의 입력 클록 신호의 각 특정 주기와 지연된 버전의 입력 클록 신호의 특정 주기를 유발하는 특정 입력 클록 신호 주기 사이의 타이밍 관계가 변경된다. 예를 들면, 제1 입력 클록 신호 주기와 제1 지연 입력 클록 신호 주기 사이의 제1 시간 지연은, 예를 들어 도 6 내지 8의 예시적인 실시형태를 참조하여 아래에서 논의되는 바와 같이. 제2 입력 클록 신호 주기와 제2 지연 입력 클록 신호 주기 사이의 제2 시간 지연보다 적다.
지연 회로(420)는 가변 지연 회로(410)로부터 지연된 버전의 입력 클록 신호를 수신하고, 인버터(430)에 대한 입력 클록 신호의 추가 지연된 버전을 생성한다. 일부 실시형태에서, 지연 회로(420)의 지연은 실질적으로 일정하다. 일부 실시형태에서, 지연 회로(420)의 지연은, 통상의 기술자에 의해 이해되는 바와 같이. 예를 들어 가변 지연 회로(410)를 참조하여 다른 곳에서 논의된 기술과 유사하거나 동일한 기술을 사용하여 제어기(170)와 같은 제어기에 의해 프로그래밍 가능하다.
일부 실시형태에서, 지연 회로(420)는 프로그래밍 가능하고 가변 지연 회로(410)를 참조하여 다른 곳에서 논의된 것과 유사하거나 동일한 특징을 가지며, 가변 지연 회로(410)는 생략되어 입력 클록 신호가 프로그래밍 가능한 지연 회로(420) 및 AND 게이트(440)에 제공된다.
예시된 실시형태에서, 인버터(430)는 지연 회로(420)로부터 입력 클록 신호의 추가 지연된 버전을 수신하고, AND 게이트(440)에 대한 반전된 클록 신호를 생성한다.
AND 게이트(440)는 가변 지연 회로(410)로부터 입력 클록 신호의 지연된 버전을 수신하고 인버터(430)로부터 반전된 클록 신호를 수신한다. 입력 클록 신호 및 반전된 클록 신호의 수신된 지연 버전에 기초하여, AND 게이트(440)는 출력 Sample Clock에서 샘플 클록 펄스를 생성한다. 통상의 기술자에 의해 이해되는 바와 같이, AND 게이트(440)는 입력 클록 신호의 지연된 버전의 각 상승 에지에 대해 출력 Sample Clock에서 샘플 클록 펄스를 생성한다.
일부 실시형태에서, 인버터(430)는 입력 중 하나에서 지연 회로(420)로부터 입력 클록 신호의 추가 지연된 버전을 수신하고, 그리고 다른 입력에서 수신기 회로(100)의 제어기(170)와 같은 제어기로부터 인에이블(enable) 신호를 수신하도록 구성된 AND 게이트로 대체된다.
이러한 실시형태의 인버터(430)를 사용하는 수신기 회로(100)의 실시형태에서, 제어기(170)는 인에이블 신호를 제어하여 RFLI 회로(180)가 가변 이득 저잡음 증폭기(110)의 출력을 선택적으로 샘플링하게 하여, 가변 이득 저잡음 증폭기(110)는 예를 들어, 원하는 범위 밖으로 이동하는 반면, 가변 이득 저잡음 증폭기(110)는 프리앰블 비트를 인코딩하는 정보를 수신한다. 이들 실시형태에서, 하나 이상의 프리앰블 비트가 수신된 후, 제어기는 RFLI 회로(180)가 이득 제어 회로(190)에 영향을 미치도록 가변 이득 저잡음 증폭기(110)의 출력을 더 이상 샘플링하지 않도록 인에이블 신호를 제어할 수 있다.
통상의 기술자에 의해 이해되는 바와 같이, 가변 지연 샘플 펄스 생성기(400)의 특징과 유사하거나 동일한 특징을 갖는 다른 펄스 생성기 회로가 사용될 수 있다.
도 5는 도 4의 가변 지연 샘플 펄스 생성기(400)의 기능을 예시하는 파형도이다.
시간(T1)에서, 노드(ClockIn)의 입력 클록 신호는 하이로 천이한다.
시간(T2) 이전에, 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 이전 로우 상태 때문에 노드(Inv)에서 인버터(430)의 출력은 높다.
가변 지연 회로(410)에 의해 결정된 제1 지연 시간(D1) 후, 시간(T2)에서, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호는 하이로 천이한다. 또한, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호가 하이로 천이하는 것에 응답하여, 샘플 클록 출력이 하이로 천이한다. 따라서, 노드(ClockIn)의 입력 클록 신호가 하이로 천이된 후 제1 지연 시간(D1)이 하이로 천이되고, 샘플 클록 출력은 하이로 천이된다.
그 다음, 시간(T2) 이후에 실질적으로 고정된 지연 시간(D4)에 있어서, 노드(Inv)에서 인버터(430)의 출력은 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 하이 상태로 인해 로우로 천이되고, 노드(ClockIn)에서 입력 클록 신호가 로우로 천이하고, 여기서 통상의 기술자에 의해 이해되는 바와 같이, 실질적으로 고정된 지연 시간(D4)은 지연 회로(420), 인버터(430), 및 AND 게이트(440)의 결합 지연에 의해 결정된다.
시간(T3)에서, 노드(ClockIn)의 입력 클록 신호는 다시 하이로 천이한다.
시간(T4) 이전에, 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 이전 로우 상태 때문에, 노드(Inv)에서 인버터(430)의 출력은 하이이다.
가변 지연 회로(410)에 의해 결정된 제2 지연 시간(D2) 후, 시간(T4)에서 노드(DelayedClockIn)에서의 입력 클록 신호의 지연된 버전은 하이로 천이한다. 또한, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호가 하이로 전환되는 것에 응답하여, 샘플 클록 출력은 하이로 천이한다. 따라서, 노드(ClockIn)의 입력 클록 신호가 하이로 천이된 후 제2 지연 시간(D2)가 하이로 천이되고, 샘플 클록 출력은 하이로 천이된다.
그 다음, 시간(T4) 이후에 실질적으로 고정된 지연 시간(D4)에 있어서, 노드(Inv)에서 인버터(430)의 출력은 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 하이 상태로 인해 로우로 천이하고, 그리고 노드(ClockIn)에서의 입력 클록 신호는 로우로 천이하며, 여기서 실질적으로 고정된 지연 시간(D4)은, 통상의 기술자에게 이해되는 바와 같이, 지연 회로(420), 인버터(430), 및 AND 게이트(440)의 결합 지연에 의해 결정된다.
시간(T5)에서, 노드(ClockIn)의 입력 클록 신호는 다시 하이로 천이한다.
시간(T6) 이전에, 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 이전 로우 상태 때문에 노드(Inv)에서 인버터(430)의 출력은 하이이다.
가변 지연 회로(410)에 의해 결정된 제3 지연 시간(D3) 후, 시간(T6)에서 노드(DelayedClockIn)에서의 입력 클록 신호의 지연된 버전은 하이로 천이한다. 또한, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호가 하이로 천이한 것에 응답하여, 샘플 클록 출력은 하이로 천이한다. 따라서, 노드(ClockIn)의 입력 클록 신호가 하이로 천이된 후 제3 지연 시간(D3)은 하이로 천이되고, 샘플 클록 출력은 하이로 천이된다.
그 다음, 시간(T6) 이후에 실질적으로 고정된 지연 시간(D4)에 있어서, 노드(Inv)에서 인버터(430)의 출력은 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전의 높은 상태로 인해 로우로 천이하고, 그리고 노드(ClockIn)에서 입력 클록 신호는 로우로 천이하며, 여기서 실질적으로 고정된 지연 시간(D4)은 지연 회로(420), 인버터(430), 및 AND 게이트(440)의 결합 지연에 의해 결정된다.
도시된 바와 같이, 제1, 제2, 및 제3 지연 시간(D1,D2,D3)은 서로 다르며, 여기서 지연 시간(D2) > 지연 시간(D1), 및 지연 시간(D3) > 지연 시간(D2)이다.
도 6은 가변 클록 지연 회로(600)의 실시형태의 개략도이다. 가변 클록 지연 회로(600)는 가변 지연 샘플 펄스 생성기(400)의 가변 지연 회로(410)로 사용될 수 있다. 일부 실시형태에서, 가변 클록 지연 회로(600)의 특징과 유사하거나 동일한 특징을 갖는 다른 가변 클록 지연 회로는, 통상의 기술자에 의해 이해되는 바와 같이, 가변 지연 샘플 펄스 생성기(400)의 가변 지연 회로(410)로서 사용될 수 있다.
가변 클록 지연 회로(600)는 노드(ClockIn)에서 입력 클록 신호를 수신한다. 가변 클록 지연 회로(600)는 또한 수신된 입력 클록 신호에 기초하여 출력 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전을 생성한다.
가변 클록 지연 회로(600)는 카운터(610) 및 지연 선택 회로(620)를 포함한다.
카운터(610)는 노드(ClockIn)에서 입력 클록 신호를 수신한다. 카운터(610)는 또한 수신된 입력 클록 신호에 기초하여 지연 선택 회로(620)에 대한 노드(Cnt)에서 카운트 출력을 생성한다. 카운터(610)는 당업계에 공지된 임의의 카운터 회로의 특징을 가질 수 있으나, 이에 제한되지 않는다. 카운터(610)는, 통상의 기술자에 의해 이해되는 바와 같이, 아래에서 더 상세히 논의되는 바와 같이 지연 선택 회로(620)의 선택 가능한 지연 회로의 수에 대응하는 비트 수를 가질 수 있다. 예를 들어, 통상의 기술자에 의해 이해되는 바와 같이, 카운터(610)는 3개의 비트를 가질 수 있고, 지연 선택 회로(620)는 8개의 선택 가능한 지연 회로를 가질 수 있다.
지연 선택 회로(620)는 노드(Cnt)의 카운터(610)로부터의 카운트 출력을 노드(ColkIn)에서 입력 클록 신호를 수신한다. 또한, 지연 선택 회로(620)는 출력 클록으로서 출력 노드(DelayedClockIn)에서 입력 클록 신호의 지연된 버전을 생성하며, 여기서 수신된 입력 클록 신호와 출력 클록 사이의 지연은 프로그래밍 가능하며, 도 7의 지연 선택 회로(700)를 참조하여 아래에서 논의되는 바와 같이, 카운터(610)로부터의 카운트 출력을 기반으로 한다.
도 7은 지연 선택 회로(700)의 실시형태에 대한 개략도이다. 지연 선택 회로(700)는 가변 클록 지연 회로(600)의 지연 선택 회로(620)로서 사용될 수 있다. 일부 실시형태에서, 지연 선택 회로(700)의 특징과 유사하거나 동일한 특징을 갖는 다른 지연 선택 회로는, 통상의 기술자에 의해 이해되는 바와 같이, 가변 클록 지연 회로(600)의 지연 선택 회로(620)로서 사용될 수 있다.
지연 선택 회로(700)는 N개의 지연 회로(710) 및 멀티플렉서(multiplexer) 회로(720)를 포함한다.
N개의 지연 회로(710) 각각은 노드(ClockIn)에서 입력 클록 신호를 수신하고, 수신된 입력 클록 신호에 기초하여 입력 클록 신호의 지연된 버전을 생성한다. 입력 클록 신호의 N개 지연된 버전 각각은 상이한 시간 지속시간만큼 지연될 수 있다.
예를 들어, 제1 지연 회로는 약 1 ns와 같은 제1 전파 지연 시간만큼 지연된 입력 클록 신호의 지연된 버전을 생성할 수 있고, 지연 회로(2)는 지연된 버전의 입력 클록 신호를 생성할 수 있고, 이는 제1 지연 회로의 제1 전파 지연 시간보다 약 1%, 약 2%, 약 3%, 약 4%, 또는 약 5% 정도 지연된다. 일부 실시형태에서, N개의 지연 회로(710) 사이의 3개 이상의 연속적 또는 모든 상이한 전파 지연 시간의 관계는 선형이거나 거의 선형이다. 일부 실시형태에서, N개의 지연 회로(710) 사이의 3개 이상의 연속적 또는 모든 상이한 전파 지연 시간의 관계는 선형이거나 또는 거의 선형이다. 일부 실시형태에서, N개의 지연 회로(710) 사이의 3개 이상의 연속적 또는 모든 상이한 전파 지연 시간의 관계는 대수적(logarithmic)이다.
일부 실시형태에서, 가장 긴 전파 지연을 갖는 지연 회로(710)의 전파 지연은 가장 짧은 전파 지연을 갖는 지연 회로(710)의 전파 지연보다 노드(ClockIn)에서의 입력 클록 신호의 주기의 1/2보다 작은 차이만큼 더 길다. 일부 실시형태에서, 가장 긴 전파 지연을 갖는 지연 회로(710)의 전파 지연은 가장 짧은 전파 지연을 갖는 지연 회로(710)의 전파 지연보다 노드(ClockIn)에서의 입력 클록 신호 주기의 1/4 미만의 차이만큼 더 길다.
따라서, 샘플 클록의 샘플 펄스는 주기적인 간격으로 발생하지 않는다. 결과적으로 샘플링된 전압 세트는 DC가 아니며 주기적이지 않다. 적어도 여기 다른 곳에서 논의된 이유 때문에, 비주기적 샘플 펄스는 예를 들어 가변 지연 저잡음 증폭기(110)의 이득이 적절하게 조정되는 것을 보장하는 데 유리한 반면, 가변 지연 저잡음 증폭기(110)는 정보 패킷의 데이터 페이로드 이전에 정보 패킷의 프리앰블 비트를 수신한다.
N개의 지연 회로(710) 각각은 인버터 또는 2개 이상의 직렬로 연결된 인버터를 포함할 수 있으며, 여기서 N개의 지연 회로(710) 각각의 총 전파 지연은 상이하다. 일부 실시형태에서, 통상의 기술자에 의해 이해되는 바와 같이, 각각의 N개의 지연 회로(710)의 인버터가 상이한 크기이기 때문에, N개의 지연 회로(710)의 전파 지연은 상이하다. 일부 실시형태에서, 통상의 기술자에 의해 이해되는 바와 같이, 각각의 N개의 지연 회로(710)의 인버터의 커패시턴스가 상이하기 때문에, N개의 지연 회로(710)의 전파 지연은 상이하다. 일부 실시형태에서, 통상의 기술자에 의해 이해되는 바와 같이, 각각의 N개의 지연 회로(710)의 인버터의 양이 상이하기 때문에, N개의 지연 회로(710)의 전파 지연은 상이하다.
대안적인 실시형태에서, 하나 이상의 지연된 버전의 입력 클록 신호는, 통상의 기술자에 의해 이해되는 바와 같이, 다중 탭을 갖는 단일 지연 라인에 의해 생성된다.
멀티플렉서(720)는 N개의 지연 회로(710)로부터 입력 클록 신호의 지연된 버전 각각을 수신한다. 또한, 멀티플렉서(720)는 입력 노드(CountIn)에서 카운터(610)로부터 출력된 카운트를 수신한다. 더욱이, 멀티플렉서(720)는 입력 클록 신호의 지연된 버전들 중 선택된 하나에 기초하여 출력 노드(DelayedClockIn)에서 출력 클록을 생성하고, 여기서 지연된 버전의 입력 클록 신호의 선택은, 통상의 기술자에 의해 이해되는 바와 같이, 입력 노드(CountIn)에서의 카운트 출력에 기초하여 결정된다. 임의의 멀티플렉서 회로가 사용될 수 있다.
도 8은 지연 선택 회로(700)를 사용하는 가변 클록 지연 회로(600)의 기능을 예시하는 파형도이다.
시간(T1)에서, 노드(Cnt)에서 카운터(610)의 출력이 0과 같을 때, 노드(ClockIn)에서의 입력 클록 신호는 하이로 천이한다.
제1 지연 시간(D1) 이후, 시간(T2)에서, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호는 하이로 천이한다. 특정 제1 지연 시간(D1)은 0과 동일한 노드(Cnt)에서의 카운트 출력에 기초하여 지연 선택 회로(620)에 의해 결정된다.
시간(T3)에서, 노드(Cnt)에서 카운터(610)의 카운트 출력이 0과 같을 때, 노드(ClockIn)에서의 입력 클록 신호는 로우로 천이한다. 로우로 천이하는 노드(ClockIn)에서의 입력 클록 신호에 응답하여, 카운터(610)는 노드(Cnt)에서의 카운트 출력을 1로 증가시킨다.
시간(T4)에서, 노드(Cnt)에서 카운터(610)의 출력이 1과 같을 때, 노드(ClockIn)에서의 입력 클록 신호는 하이로 천이한다.
제2 지연 시간(D2) 후, 시간(T5)에서, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호는 하이로 천이한다. 특정 제2 지연 시간(D2)은 1과 동일한 노드(Cnt)에서의 카운트 출력에 기초하여 지연 선택 회로(620)에 의해 결정된다.
시간(T6)에서, 노드(Cnt)에서 카운터(610)의 카운트 출력이 1과 동등한 경우, 노드(ClockIn)에서의 입력 클록 신호는 로우로 천이한다. 노드(ClockIn)에서의 입력 클록 신호가 로우로 천이하는 것에 응답하여, 카운터(610)는 노드(Cnt)에서의 카운트 출력을 2로 증가시킨다.
시간(T7)에서, 노드(Cnt)에서 카운터(610)의 출력이 2와 같을 때, 노드(ClockIn)에서의 입력 클록 신호는 하이로 천이한다.
제3 지연 시간(D3) 이후, 시간(T8)에서, 노드(DelayedClockIn)에서 지연된 버전의 입력 클록 신호는 하이로 천이한다. 특정 제3 지연 시간(D3)은 2와 동일한 노드(Cnt)에서의 카운트 출력에 기초하여 지연 선택 회로(620)에 의해 결정된다.
시간(T9)에서, 노드(Cnt)에서 카운터(610)의 카운트 출력이 2와 동일한 경우, 노드(ClockIn)에서의 입력 클록 신호는 로우로 천이한다. 노드(ClockIn)에서의 입력 클록 신호가 로우로 천이하는 것에 응답하여, 카운터(610)는 노드(Cnt)에서의 카운트 출력을 3으로 증가시킨다.
예시된 바와 같이, 제1, 제2, 및 제3 지연 시간(D1,D2,D3)은 상이하며, 여기서 지연 시간(D2) > 지연 시간(D1)이고, 지연 시간(D3) > 지연 시간(D2)이다.
이 패턴은 통상의 기술자가 이해하는 바와 같이 카운터가 최대 카운트 값에 도달할 때까지 계속된다. 이어서, 카운터는 0과 동일한 카운트 값으로 롤오버되고, 패턴은 통상의 기술자에 의해 이해되는 바와 같이 반복된다.
위의 설명과 청구범위에서, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 문구는 요소 또는 특징의 접속 목록이 뒤따를 수 있다. "및/또는"이라는 용어는 2 이상의 요소 또는 기능의 목록에서도 나타날 수 있다. 사용된 문맥에 따라 암시적으로 또는 명시적으로 모순되지 않는 한, 그러한 문구는 나열된 요소 또는 특징 중 하나를 개별적으로 또는 인용된 요소 또는 특징을 다른 인용된 요소 또는 특징과 조합하여 의미하도록 의도된다. 예를 들어 "A와 B 중 적어도 하나"; "A와 B 중 하나 이상"; 및 "A 및/또는 B"는 각각 "A 단독, B 단독 또는 A 및 B 모두"를 의미한다. 3개 이상의 항목을 포함하는 목록에도 유사한 해석이 적용된다. 예를 들어, "A, B, C 중 적어도 하나"; "A, B 및 C 중 하나 이상"; 및 "A, B 및/또는 C"는 각각 "A 단독, B 단독, C 단독, A 및 B 모두, A 및 C 모두, B 및 C 모두, 또는 A 및 B 및 C 모두"를 의미한다. 위 설명 및 청구범위에서 "~에 기초한"이라는 용어의 사용은 인용되지 않은 특징 또는 요소도 허용될 수 있도록 "적어도 부분적으로 ~에 기초한"을 의미한다.
본 명세서에 설명된 발명의 대상은 원하는 구성에 따라 시스템, 장치, 방법 및/또는 물품에서 구현될 수 있다. 전술한 설명에서 언급된 구현은 본 명세서에 설명된 발명의 대상과 일치하는 모든 구현을 나타내는 것은 아니다. 그 대신, 그들은 설명된 발명의 대상과 관련된 양태와 일치하는 일부 예일 뿐이다. 위에서 몇 가지 변형을 자세히 설명했지만, 다른 수정이나 추가가 가능하다. 특히, 본 명세서에 기재된 것에 더하여 추가의 특징 및/또는 변형이 제공될 수 있다. 예를 들어, 위에서 설명된 구현은 개시된 특징의 다양한 조합 및 하위 조합 및/또는 위에서 개시된 여러 추가 특징의 조합 및 하위 조합에 관한 것일 수 있다. 또한, 첨부 도면에 도시되고 및/또는 본 명세서에 설명된 논리 흐름은 바람직한 결과를 달성하기 위해 도시된 특정 순서 또는 순차적인 순서를 반드시 필요로 하지는 않는다. 기타 구현은 다음 청구항의 범위 내에 있을 수 있다.

Claims (20)

  1. 입력 RF 신호를 수신하고 입력 RF 신호에 기초하여 증폭된 RF 신호를 생성하도록 구성된 가변 이득 증폭기 - 상기 가변 이득 증폭기의 이득은 가변적임 -; 및
    증폭된 RF 신호를 비주기적인 샘플링 간격으로 샘플링하여 복수의 샘플링된 RF 신호를 생성하고, 그리고 샘플링된 RF 신호를 하나 이상의 임계값과 비교하여 복수의 비교 결과 신호를 생성하도록 구성된 RF 레벨 표시기 회로
    를 포함하고,
    상기 가변 이득 증폭기의 이득은 비교 결과 신호에 적어도 부분적으로 기초하여 결정되는, 무선 주파수(RF) 수신기 회로.
  2. 제1항에 있어서,
    상기 가변 이득 증폭기의 이득은 증폭된 RF 신호가 범위 외에 있다는 것을 나타내는 비교 결과 신호에 응답하여 감소되는, 무선 주파수(RF) 수신기 회로.
  3. 제1항에 있어서,
    주기적 기준 클록에 기초하여 샘플 클록을 생성하도록 구성된 샘플 클록 생성기를 더 포함하고,
    상기 RF 레벨 표시기 회로가 상기 샘플 클록의 일련의 펄스들 각각에 응답하여 샘플링된 RF 신호를 생성하도록 구성되는, 무선 주파수(RF) 수신기 회로.
  4. 제3항에 있어서,
    상기 샘플 클록은 비주기적인, 무선 주파수(RF) 수신기 회로.
  5. 제3항에 있어서,
    상기 샘플 클록의 펄스는 실질적으로 동일한 지속시간을 갖는, 무선 주파수(RF) 수신기 회로.
  6. 제3항에 있어서,
    제1 샘플링 시간으로부터 제1 다음 연속 샘플링 시간까지의 최대 지속시간과 제2 샘플링 시간으로부터 제2 다음 연속 샘플링 시간까지의 최소 지속시간 사이의 차이 크기는 주기적 기준 클록 주기의 1/2보다 작은, 무선 주파수(RF) 수신기 회로.
  7. 제1항에 있어서,
    증폭된 RF 신호를 수신하고 상기 증폭된 RF 신호에 기초하여 기저대역 신호를 생성하도록 구성된 믹서;
    상기 기저대역 신호를 수신하고 상기 믹서로부터의 상기 기저대역 신호에 기초하여 필터링된 기저대역 신호를 생성하도록 구성된 필터;
    상기 필터링된 기저대역 신호를 수신하고 상기 필터링된 기저대역 신호에 기초하여 필터링된 기저대역 신호의 디지털 버전을 생성하도록 구성된 아날로그-디지털 변환기; 및
    상기 필터링된 기저대역 신호의 디지털 버전을 수신하도록 구성된 제어기
    를 더 포함하는 무선 주파수(RF) 수신기 회로.
  8. 제7항에 있어서,
    상기 제어기는 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하게 하고 비교 결과 신호를 생성하지 않게 하도록 구성되는, 무선 주파수(RF) 수신기 회로.
  9. 제8항에 있어서,
    상기 제어기는, 상기 가변 이득 증폭기가 정보 패킷의 하나 이상의 프리앰블 비트를 인코딩하는 정보를 수신하는 동안, 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하게 하도록 구성되는, 무선 주파수(RF) 수신기 회로.
  10. 제9항에 있어서,
    상기 제어기는, 상기 가변 이득 증폭기가 상기 정보 패킷의 프리앰블 비트를 인코딩하는 정보를 더 이상 수신하지 않은 후에, 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하지 않게 하도록 구성되는, 무선 주파수(RF) 수신기 회로.
  11. 무선 주파수(RF) 수신기 회로를 사용하는 방법으로서,
    상기 RF 수신기 회로는, 이득이 가변적인 가변 이득 증폭기 및 RF 레벨 표시기 회로를 포함하고, 상기 방법은:
    상기 가변 이득 증폭기로 입력 RF 신호를 수신하는 단계;
    상기 가변 이득 증폭기로 상기 입력 RF 신호에 기초하여 증폭된 RF 신호를 생성하는 단계;
    상기 RF 레벨 표시기 회로로 비주기적인 샘플링 간격으로 상기 증폭된 RF 신호를 샘플링하여 복수의 샘플링된 RF 신호를 생성하는 단계; 및
    상기 RF 레벨 표시기 회로로 상기 샘플링된 RF 신호를 하나 이상의 임계값과 비교하여 복수의 비교 결과 신호를 생성하는 단계
    를 포함하고,
    상기 가변 이득 증폭기의 이득은 비교 결과 신호에 적어도 부분적으로 기초하여 결정되는, 무선 주파수(RF) 수신기 회로의 사용 방법.
  12. 제11항에 있어서,
    상기 증폭된 RF 신호가 범위 밖에 있다는 것을 나타내는 비교 결과 신호에 응답하여 상기 가변 이득 증폭기의 이득을 감소시키는 단계
    를 더 포함하는 무선 주파수(RF) 수신기 회로의 사용 방법.
  13. 제11항에 있어서,
    상기 RF 수신기 회로는 샘플 클록 생성기를 더 포함하고, 상기 방법은:
    상기 샘플 클록 생성기로, 주기적 기준 클록에 기초하여 샘플 클록을 생성하는 단계; 및
    상기 RF 레벨 표시기 회로로, 샘플 클록의 일련의 펄스 각각에 응답하여 샘플링된 RF 신호를 생성하는 단계
    를 더 포함하는 무선 주파수(RF) 수신기 회로의 사용 방법.
  14. 제13항에 있어서,
    상기 샘플 클록은 비주기적인, 무선 주파수(RF) 수신기 회로의 사용 방법.
  15. 제13항에 있어서,
    상기 샘플 클록의 펄스는 실질적으로 동일한 지속시간을 갖는, 무선 주파수(RF) 수신기 회로의 사용 방법.
  16. 제13항에 있어서,
    제1 샘플링 시간으로부터 제1 다음 연속 샘플링 시간까지의 최대 지속시간과 제2 샘플링 시간으로부터 제2 다음 연속 샘플링 시간까지의 최소 지속시간 간의 차이의 크기는 주기적 기준 클록의 주기의 1/2보다 작은, 무선 주파수(RF) 수신기 회로의 사용 방법.
  17. 제11항에 있어서,
    상기 RF 수신기 회로가 믹서, 필터, 아날로그-디지털 변환기, 및 제어기를 더 포함하고, 상기 방법은:
    상기 믹서로 증폭된 RF 신호를 수신하는 단계;
    상기 믹서로 상기 증폭된 RF 신호에 기초하여 기저대역 신호를 생성하는 단계;
    상기 필터로 상기 기저대역 신호를 수신하는 단계;
    상기 필터로 상기 믹서로부터의 상기 기저대역 신호에 기초하여 필터링된 기저대역 신호를 생성하는 단계;
    상기 아날로그-디지털 변환기로 상기 필터링된 기저대역 신호를 수신하는 단계;
    상기 아날로그-디지털 변환기로 상기 필터링된 기저대역 신호에 기초하여 필터링된 기저대역 신호의 디지털 버전을 생성하는 단계; 및
    상기 제어기로 상기 필터링된 기저대역 신호의 디지털 버전을 수신하는 단계
    를 더 포함하는, 무선 주파수(RF) 수신기 회로의 사용 방법.
  18. 제17항에 있어서,
    상기 제어기로, 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하고 비교 결과 신호를 생성하지 않게 하는, 무선 주파수(RF) 수신기 회로의 사용 방법.
  19. 제18항에 있어서,
    상기 제어기로, 상기 가변 이득 증폭기가 정보 패킷의 하나 이상의 프리앰블 비트를 인코딩하는 정보를 수신하는 동안, 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하게 하는, 무선 주파수(RF) 수신기 회로의 사용 방법.
  20. 제19항에 있어서,
    상기 제어기로, 상기 가변 이득 증폭기가 상기 정보 패킷의 프리앰블 비트를 인코딩하는 정보를 더 이상 수신하지 않은 후에, 상기 RF 레벨 표시기 회로가 선택적으로 비교 결과 신호를 생성하지 않게 하는, 무선 주파수(RF) 수신기 회로의 사용 방법.
KR1020217040792A 2021-02-23 2021-09-07 무선 주파수 레벨 표시기 KR102583638B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202163152839P 2021-02-23 2021-02-23
US63/152,839 2021-02-23
US17/351,192 US11539338B2 (en) 2021-02-23 2021-06-17 Radio frequency level indicator
US17/351,192 2021-06-17
PCT/CN2021/117036 WO2022179079A1 (en) 2021-02-23 2021-09-07 Radio frequency level indicator

Publications (2)

Publication Number Publication Date
KR20220122924A true KR20220122924A (ko) 2022-09-05
KR102583638B1 KR102583638B1 (ko) 2023-09-26

Family

ID=79473706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217040792A KR102583638B1 (ko) 2021-02-23 2021-09-07 무선 주파수 레벨 표시기

Country Status (3)

Country Link
EP (1) EP4070463B1 (ko)
KR (1) KR102583638B1 (ko)
CN (1) CN113966580A (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917865A (en) * 1996-12-31 1999-06-29 Lucent Technologies, Inc. Digital automatic gain control employing two-stage gain-determination process
KR20070097937A (ko) * 2006-03-30 2007-10-05 삼성전자주식회사 무선통신 시스템에서 수신 신호 정보를 이용한 아날로그증폭 소자의 포화 회피를 위한 이득 변경 방법 및 장치
JP2018504075A (ja) * 2014-12-15 2018-02-08 ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ 自動利得制御を有するパケットベースの無線受信機

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001285105A (ja) * 2000-03-29 2001-10-12 Nec Corp 移動端末及び移動端末における受信利得制御方法
US7471229B2 (en) * 2006-06-15 2008-12-30 Analog Devices, Inc. Analog-to-digital converter with low latency output path

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917865A (en) * 1996-12-31 1999-06-29 Lucent Technologies, Inc. Digital automatic gain control employing two-stage gain-determination process
KR20070097937A (ko) * 2006-03-30 2007-10-05 삼성전자주식회사 무선통신 시스템에서 수신 신호 정보를 이용한 아날로그증폭 소자의 포화 회피를 위한 이득 변경 방법 및 장치
JP2018504075A (ja) * 2014-12-15 2018-02-08 ノルディック セミコンダクタ アーエスアーＮｏｒｄｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＡＳＡ 自動利得制御を有するパケットベースの無線受信機

Also Published As

Publication number Publication date
KR102583638B1 (ko) 2023-09-26
EP4070463B1 (en) 2023-11-29
EP4070463A4 (en) 2022-10-12
EP4070463A1 (en) 2022-10-12
CN113966580A (zh) 2022-01-21

Similar Documents

Publication Publication Date Title
US6047026A (en) Method and apparatus for automatic equalization of very high frequency multilevel and baseband codes using a high speed analog decision feedback equalizer
EP1374439B1 (en) Automatic gain control method for highly integrated communication receiver
JP6892592B2 (ja) 受信回路及びアイモニタシステム
US7227916B2 (en) Receiver with automatic gain control that operates with multiple protocols and method thereof
US20090258626A1 (en) Filter circuit and receiving apparatus
JP4235841B2 (ja) 信号処理装置および信号処理方法
US20140361912A1 (en) Analog-to-digital converter circuit, integrated circuit, electronic device and method therefor
KR101203531B1 (ko) 동기 복조를 통한 아날로그 대 디지털 컨버터 캘리브레이션
US8416019B2 (en) System and method for interpolating digitally-controlled amplifier gain
JP2004503163A (ja) 自動利得制御回路
US10237725B2 (en) Receiver and corresponding process
JP5466888B2 (ja) 無線通信装置
JP4735695B2 (ja) 自動利得制御回路及び電子機器
US6317062B1 (en) Method and apparatus for dynamically generating multiple level decision thresholds of an M-ary coded signal
CN107919859B (zh) 基于过载状况的持续时间来控制放大器增益的自动增益控制(agc)电路和方法
KR102583638B1 (ko) 무선 주파수 레벨 표시기
EP3104529A1 (en) Continuous time adc and filter
WO2022179079A1 (en) Radio frequency level indicator
US9966919B2 (en) Gain control circuit and gain control method
JP4181045B2 (ja) オフセット補正システムおよび高利得信号チャネルのための方法
WO2018179920A1 (ja) 遅延ロックループ回路
US8571152B1 (en) Power-saving apparatus used for wireless communication receiver and system, and method using the same
JP4460182B2 (ja) 信号補償回路及び復調回路
WO2018180022A1 (ja) パルス位置変調回路
JP2010118792A (ja) 信号変換装置

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant