KR20220120680A - 도전성 금속 산화막, 반도체 소자 및 반도체 장치 - Google Patents

도전성 금속 산화막, 반도체 소자 및 반도체 장치 Download PDF

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Abstract

전기 특성이 우수한 도전성 금속 산화막 및 반도체 소자를 제공한다. 금속 산화물을 주성분으로서 포함하는 도전성 금속 산화막으로서, 상기 금속 산화물이, 주기율표 제4족에서 선택되는 제1 금속 및 주기율표 제13족에서 선택되는 제2 금속을 적어도 포함하는 도전성 금속 산화막을 사용하여, 반도체 소자를 제작하고, 제작한 반도체 소자로부터 파워 카드 등의 반도체 장치를 제조하고, 또한, 이들 반도체 소자나 반도체 장치로부터 반도체 시스템을 구축한다.

Description

도전성 금속 산화막, 반도체 소자 및 반도체 장치
본 발명은, 파워 디바이스 등에 유용한 도전성 금속 산화막, 반도체 소자, 그 반도체 소자를 사용한 반도체 장치 및 반도체 시스템에 관한 것이다.
산화갈륨(Ga2O3)은, 실온에서 4.8-5.3 eV라는 넓은 밴드 갭을 갖고, 가시광 및 자외광을 거의 흡수하지 않는 투명 반도체이다. 그 때문에, 특히, 심자외광선 영역에서 동작하는 광·전자 디바이스나 투명 일렉트로닉스에 있어서 사용하기 위한 유망한 재료이며, 근년에 있어서는, 산화갈륨(Ga2O3)을 바탕으로 한, 광 검지기, 발광 다이오드(LED) 및 트랜지스터의 개발이 행하여지고 있다(비특허문헌 1 참조).
또한, 산화갈륨(Ga2O3)에는, α, β, γ, σ, ε의 5개의 결정 구조가 존재하며, 일반적으로 가장 안정적인 구조는, β-Ga2O3이다. 그러나, β-Ga2O3은 β 갈리아 구조이므로, 일반적으로 전자 재료 등으로 이용하는 결정계와는 달리, 반도체 소자로의 이용은 반드시 호적하지는 않다. 또한, β-Ga2O3 박막의 성장은 높은 기판 온도나 높은 진공도를 필요로 하므로, 제조 비용도 증대된다는 문제도 있다. 또한, 비특허문헌 2에도 기재되어 있는 바와 같이, β-Ga2O3에서는, 고농도(예를 들어 1 × 1019/cm3 이상)의 도펀트(Si)조차, 이온 주입 후, 800℃~1100℃의 고온에서 어닐 처리를 실시하지 않으면 도너로서 사용할 수 없었다.
한편, α-Ga2O3은, 이미 범용되고 있는 사파이어 기판과 동일한 결정 구조를 갖기 때문에, 광·전자 디바이스로의 이용에는 호적하고, 또한, β-Ga2O3보다 넓은 밴드 갭을 갖기 때문에, 파워 디바이스에 특히 유용하며, 그 때문에, α-Ga2O3을 반도체로서 사용한 반도체 소자가 기다려지고 있는 상황이다.
특허문헌 1 및 2에는, β-Ga2O3을 반도체로서 사용하고, 이에 적합한 오믹 특성이 얻어지는 전극으로서, Ti층 및 Au층으로 이루어지는 2층, Ti층, Al층 및 Au층으로 이루어지는 3층, 또는 Ti층, Al층, Ni층 및 Au층으로 이루어지는 4층을 사용한 반도체 소자가 기재되어 있다.
또한, 특허문헌 3에는, β-Ga2O3을 반도체로서 사용하고, 이에 적합한 쇼트키 특성이 얻어지는 전극으로서, Au, Pt, 혹은 Ni 및 Au의 적층체의 어느 하나를 사용한 반도체 소자가 기재되어 있다.
그러나, 특허문헌 1~3에 기재된 전극을, α-Ga2O3을 반도체로서 사용한 반도체 소자에 적용한 경우, 쇼트키 전극이나 오믹 전극으로서 기능하지 않거나, 전극이 막에 접합되지 않거나, 반도체 특성이 손상되거나 하는 등의 문제가 있었다. 또한, 특허문헌 1~3에 기재된 전극 구성은, 전극 단부로부터 리크 전류가 발생해 버리는 등, 반도체 소자로서 실용상 만족할 수 있는 것을 얻을 수 없었다.
특히, 근년에 있어서는, 산화갈륨을 반도체로서 사용한 경우에, 오믹 전극으로서, Ti/Au가 사용되고 있으나(특허문헌 4~8), 양호한 밀착성을 나타내지만, 오믹 특성에 있어서 아직도 충분히 만족스러운 것은 아니며, 오믹 특성이 우수한 산화갈륨 반도체 소자가 기다려지고 있었다.
일본 공개특허공보 2005-260101호 일본 공개특허공보 2009-81468호 일본 공개특허공보 2013-12760호 일본 공개특허공보 2019-016680호 일본 공개특허공보 2019-036593호 일본 공개특허공보 2019-079984호 일본 공개특허공보 2018-60992호 WO2016-13554
Jun Liang Zhao et al, "UV and Visible Electroluminescence From a Sn:Ga2O3/n+-Si Heterojunction by Metal-Organic Chemical Vapor Deposition", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO.5 MAY 2011 Kohei Sasaki et al, "Si-Ion Implantation Doping in β-Ga2O3 an d Its Application to Fabrication of Low-Resistance Ohmic Contacts", Applied Physics Express 6 (2013) 086502
본 발명은, 전기 특성이 우수한 도전성 금속 산화막 및 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 목적을 달성하기 위하여 예의 검토한 결과, 종래부터 오믹 전극으로서, Ti/Au가 사용되어 왔으나, Ti가 확산되어 전기 특성에 문제가 발생하는 것을 지견하였고, 또한, Ni 등의 Ti 확산 방지막을, Ti층과 Au층 사이에 형성한 경우, 오믹 전극 내에 있어서 산화물 반도체의 산소가 확산되어 전기 특성에 문제가 발생하는 것을 지견하였다. 이에 대하여, 본 발명자들은, 금속 산화물을 주성분으로서 포함하는 도전성 금속 산화막으로서, 상기 금속 산화물이, 주기율표 제4족에서 선택되는 제1 금속 및 주기율표 제13족에서 선택되는 제2 금속을 적어도 포함하는 도전성 금속 산화막을 오믹 전극으로서 형성한 결과, 양호한 오믹 특성을 발휘하고, 전기 특성이 우수한 반도체 소자의 창제에 성공하여, 이러한 도전성 금속 산화막 및 반도체 소자가, 상기한 종래의 문제를 일거에 해결할 수 있는 것인 것을 알아냈다.
또한, 본 발명자들은, 상기 지견을 얻은 후, 더욱 검토를 거듭하여 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은, 이하의 발명에 관한 것이다.
[1] 금속 산화물을 주성분으로서 포함하는 도전성 금속 산화막으로서, 상기 금속 산화물이, 주기율표 제4족에서 선택되는 제1 금속 및 주기율표 제13족에서 선택되는 제2 금속을 적어도 포함하는 것을 특징으로 하는 도전성 금속 산화막.
[2] 상기 제1 금속이, 티탄, 지르코늄 및 하프늄에서 선택되는 적어도 1종의 금속인 상기 [1] 기재의 도전성 금속 산화막.
[3] 상기 제1 금속이, 티탄인 상기 [1] 또는 [2]에 기재된 도전성 금속 산화막.
[4] 상기 제2 금속이, 알루미늄, 갈륨 및 인듐에서 선택되는 적어도 1종의 금속인 상기 [1]~[3] 중 어느 하나에 기재된 도전성 금속 산화막.
[5] 상기 제2 금속이, 갈륨인 상기 [1]~[4] 중 어느 하나에 기재된 도전성 금속 산화막.
[6] 상기 금속 산화물이, 결정성 금속 산화물인 상기 [1]~[5] 중 어느 하나에 기재된 도전성 금속 산화막.
[7] 상기 금속 산화물이, 커런덤 구조를 갖는 상기 [6] 기재의 도전성 금속 산화막.
[8] 상기 [1]~[7] 중 어느 하나에 기재된 도전성 금속 산화막을 적어도 구비하는 반도체 소자.
[9] 반도체층과 전극을 적어도 구비하는 반도체 소자로서, 상기 전극이, 상기 [1]~[7] 중 어느 하나에 기재된 도전성 금속 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
[10] 상기 반도체층이 결정성 산화물 반도체를 주성분으로서 포함하는 상기 [9] 기재의 반도체 소자.
[11] 상기 결정성 산화물 반도체가 커런덤 구조를 갖는 상기 [10] 기재의 반도체 소자.
[12] 상기 결정성 산화물 반도체가, 알루미늄, 갈륨 및 인듐에서 선택되는 적어도 1종의 금속을 포함하는 상기 [10] 또는 [11]에 기재된 반도체 소자.
[13] 종형 디바이스인, 상기 [8]~[12] 중 어느 하나에 기재된 반도체 소자.
[14] 파워 디바이스인 상기 [8]~[13] 중 어느 하나에 기재된 반도체 소자.
[15] 적어도 반도체 소자가 리드 프레임, 회로 기판 또는 방열 기판과 접합 부재에 의해 접합되어 구성되는 반도체 장치로서, 상기 반도체 소자가, 상기 [8]~[14] 중 어느 하나에 기재된 반도체 소자인 반도체 장치.
[16] 파워 모듈, 인버터 또는 컨버터인 상기 [15] 기재의 반도체 장치.
[17] 파워 카드인 상기 [15] 또는 [16]에 기재된 반도체 장치.
[18] 반도체 소자 또는 반도체 장치를 구비하는 반도체 시스템으로서, 상기 반도체 소자가, 상기 [8]~[14] 중 어느 하나에 기재된 반도체 소자이고, 상기 반도체 장치가, 상기 [15]~[17] 중 어느 하나에 기재된 반도체 장치인 것을 특징으로 하는 반도체 시스템.
본 발명의 도전성 금속 산화막 및 반도체 소자는, 전기 특성이 우수하다.
도 1은 본 발명의 반도체 소자의 호적한 일 양태를 모식적으로 나타내는 단면도이다.
도 2는 도 1의 반도체 소자의 호적한 제조 방법의 일 양태를 설명하는 도면이다.
도 3은 도 1의 반도체 소자의 호적한 제조 방법의 일 양태를 설명하는 도면이다.
도 4는 도 1의 반도체 소자의 호적한 제조 방법의 일 양태를 설명하는 도면이다.
도 5는 도 1의 반도체 소자의 호적한 제조 방법의 일 양태를 설명하는 도면이다.
도 6은 본 발명의 반도체 소자의 호적한 일 양태를 모식적으로 나타내는 단면도이다.
도 7은 실시예에 있어서의 I-V 측정의 결과를 나타내는 도면이다.
도 8은 실시예에 있어서의 반도체 소자(칩)의 외관 사진과 도 9의 단면 TEM의 분석 개소를 나타내는 도면이다.
도 9는 실시예에 있어서의 단면 TEM상을 나타내는 도면이다.
도 10은 도 9에 있어서의 α-(TiXGa1-X)2O3막(식 중, 0 < X < 1)의 TEM-EDS 분석 결과를 나타내는 도면이다.
도 11은 도 9에 있어서의 α-(TiXGa1-X)2O3막(식 중, 0 < X < 1)의 TEM-EDS 분석 결과를 나타내는 도면이다.
도 12는 전원 시스템의 호적한 일례를 모식적으로 나타내는 도면이다.
도 13은 시스템 장치의 호적한 일례를 모식적으로 나타내는 도면이다.
도 14는 전원 장치의 전원 회로도의 호적한 일례를 모식적으로 나타내는 도면이다.
도 15는 반도체 장치의 호적한 일례를 모식적으로 나타내는 도면이다.
도 16은 파워 카드의 호적한 일례를 모식적으로 나타내는 도면이다.
도 17은 본 발명의 반도체 소자의 주요부인 적층 구조체를 모식적으로 설명하는 도면이다.
도 18은 본 발명의 반도체 소자의 실시예품을 모식적으로 나타내는 단면도이다.
본 발명의 도전성 금속 산화막은, 금속 산화물을 주성분으로서 포함하는 도전성 금속 산화막으로서, 상기 금속 산화물이, 주기율표 제4족에서 선택되는 제1 금속 및 주기율표 제13족에서 선택되는 제2 금속을 적어도 포함하는 것을 특장으로 한다. 상기 주기율표 제4족 금속으로는, 예를 들어, 티탄, 지르코늄 및 하프늄에서 선택되는 적어도 1종의 금속 등을 들 수 있으나, 본 발명에 있어서는, 티탄인 것이 바람직하다. 상기 주기율표 제13족 금속으로는, 예를 들어, 알루미늄, 갈륨 및 인듐에서 선택되는 적어도 1종의 금속 등을 들 수 있으나, 본 발명에 있어서는, 갈륨인 것이 바람직하다. 또한, 본 발명에 있어서는, 상기 금속 산화물이, 결정성 금속 산화물인 것이 바람직하다. 상기 결정성 금속 산화물의 결정 구조로는, 예를 들어, 커런덤 구조, β 갈리아 구조 또는 육방정 구조(예를 들어, ε형 구조) 등을 들 수 있다. 본 발명에 있어서는, 상기 결정성 금속 산화물이, 커런덤 구조를 갖는 것이 바람직하다. 상기 도전성 금속 산화막의 두께는, 특별히 한정되지 않지만, 본 발명에 있어서는, 5 nm 이상인 것이 바람직하고, 10 nm 이상인 것이, 전기 특성을 보다 우수한 것으로 할 수 있으므로, 보다 바람직하다. 한편, 「주성분」이란, 상기 금속 산화물이, 원자비로, 상기 도전성 금속 산화막의 전체 성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%여도 되는 것을 의미한다.
상기 도전성 금속 산화막은, 주기율표 제4족에서 선택되는 제1 금속과, 주기율표 제13족에서 선택되는 제2 금속을, 산화 분위기 하에서 열 반응시켜 막상의 제1 금속과 제2 금속의 산화물을 형성함으로써 얻는 것이 가능하다. 상기 도전성 금속 산화막의 형성 방법은 특별히 한정되지 않고, 공지의 방법일 수 있다. 상기 도전성 금속 산화막의 형성 방법으로는, 구체적으로는 예를 들어, 드라이법이나 웨트법 등을 들 수 있다. 드라이법으로는, 예를 들어, 스퍼터, 진공 증착, CVD 등을 들 수 있다. 웨트법으로는, 예를 들어, 스크린 인쇄나 다이 코트 등을 들 수 있다. 상기 도전성 금속 산화막의 형성 조건은, 특별히 한정되지 않고, 통상, 각 금속종으로부터 산화 분위기 하 열 반응 가능한 조건이 적당히 설정된다.
이하, 상기 도전성 금속 산화막을 반도체 소자의 오믹 전극으로서 사용한 경우의 바람직한 양태를 설명한다. 바람직한 양태의 일례로서, 도 17에 나타내는 반도체 소자를 사용하여 설명한다. 도 17의 반도체 소자의 주요부인 적층 구조체는, 산화물 반도체막으로 이루어지는 반도체층(101) 상에, 제1 금속 산화물층(102a)과, 제2 금속층(102b)과, 제3 금속층(102c)이 적층되어 있고, 제1 금속 산화물층(102a)으로서, 상기 도전성 금속 산화막이 사용되고 있기만 하면 특별히 한정되지 않는다.
상기 산화물 반도체막(이하, 간단히 「반도체층」 또는 「반도체막」이라고도 한다)은, 산화물을 포함하는 반도체막이면 특별히 한정되지 않지만, 본 발명에 있어서는, 금속 산화물을 포함하는 반도체막인 것이 바람직하고, 결정성 산화물 반도체를 포함하는 반도체막인 것이 보다 바람직하며, 결정성 산화물 반도체를 주성분으로서 포함하는 반도체막인 것이 가장 바람직하다. 또한, 본 발명에 있어서는, 상기 결정성 산화물 반도체가, 주기율표 제9족(예를 들어, 코발트, 로듐 또는 이리듐 등) 및 제13족(예를 들어, 알루미늄, 갈륨 또는 인듐 등)에서 선택되는 1종 또는 2종 이상의 금속을 함유하는 것이 바람직하고, 알루미늄, 인듐, 갈륨 및 이리듐에서 선택되는 적어도 1종의 금속을 함유하는 것이 보다 바람직하며, 적어도 갈륨 또는 이리듐을 포함하는 것이 가장 바람직하다. 상기 결정성 산화물 반도체의 결정 구조도, 특별히 한정되지 않는다. 상기 결정성 산화물 반도체의 결정 구조로는, 예를 들어, 커런덤 구조, β 갈리아 구조 또는 육방정 구조(예를 들어, ε형 구조) 등을 들 수 있다. 본 발명에 있어서는, 상기 결정성 산화물 반도체가, 커런덤 구조를 갖는 것이 바람직하고, 커런덤 구조를 갖고 있고, 또한 주면이 m면인 것이, 보다 산소 등의 확산을 억제하고, 또한 전기 특성을 보다 우수한 것으로 할 수 있으므로 보다 바람직하다. 또한, 상기 결정성 산화물 반도체는 오프각을 갖고 있어도 된다. 본 발명에 있어서는, 상기 반도체막이 산화갈륨 및/또는 산화이리듐을 포함하는 것이 바람직하고, α-Ga2O3 및/또는 α-Ir2O3을 포함하는 것이 보다 바람직하다. 한편, 「주성분」이란, 상기 결정성 산화물 반도체가, 원자비로, 반도체층의 전체 성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 보다 더 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%여도 되는 것을 의미한다. 또한, 상기 반도체층의 두께는, 특별히 한정되지 않고, 1 μm 이하여도 되고, 1 μm 이상이어도 되지만, 본 발명에 있어서는, 1 μm 이상인 것이 바람직하고, 10 μm 이상인 것이 보다 바람직하다. 상기 반도체막의 표면적은 특별히 한정되지 않지만, 1 mm2 이상이어도 되고, 1 mm2 이하여도 되지만, 10 mm2~300 cm2인 것이 바람직하고, 100 mm2~100 cm2인 것이 보다 바람직하다. 또한, 상기 반도체막은, 단결정막이 바람직하지만, 다결정막 또는 다결정을 포함하는 결정막이어도 된다. 또한, 상기 반도체막은, 적어도 제1 반도체층과 제2 반도체층을 포함하는 다층막으로서, 제1 반도체층 상에 쇼트키 전극이 형성되는 경우에는, 제1 반도체층의 캐리어 밀도가, 제2 반도체층의 캐리어 밀도보다 작은 다층막인 것도 바람직하다. 한편, 이 경우, 제2 반도체층에는, 통상, 도펀트가 포함되어 있고, 상기 반도체층의 캐리어 밀도는, 도핑량을 조절함으로써, 적당히 설정할 수 있다.
상기 반도체층은, 도펀트가 포함되어 있는 것이 바람직하다. 상기 도펀트는, 특별히 한정되지 않고, 공지의 것일 수 있다. 상기 도펀트로는, 예를 들어, 주석, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오브 등의 n형 도펀트, 또는 마그네슘, 칼슘, 아연 등의 p형 도펀트 등을 들 수 있다. 본 발명에 있어서는, 상기 반도체층이 n형 도펀트를 포함하는 것이 바람직하고, n형 산화물 반도체층인 것이 보다 바람직하다. 또한, 본 발명에 있어서는, 상기 n형 도펀트가, Sn, Ge 또는 Si인 것이 바람직하다. 도펀트의 함유량은, 상기 반도체층의 조성 중, 0.00001 원자% 이상인 것이 바람직하고, 0.00001 원자%~20 원자%인 것이 보다 바람직하며, 0.00001 원자%~10 원자%인 것이 가장 바람직하다. 보다 구체적으로는, 도펀트의 농도는, 통상, 약 1 × 1016/cm3~1 × 1022/cm3여도 되고, 또한, 도펀트의 농도를 예를 들어 약 1 × 1017/cm3 이하의 저농도로 해도 된다. 또한, 본 발명의 일 양태에 의하면, 도펀트를 약 1 × 1020/cm3 이상의 고농도로 함유시켜도 된다. 또한, 상기 반도체층의 고정 전하의 농도도, 특별히 한정되지 않지만, 본 발명에 있어서는, 1 × 1017/cm3 이하인 것이, 상기 반도체층에 보다 양호하게 공핍층을 형성할 수 있으므로 바람직하다.
상기 반도체층은, 공지의 방법을 이용하여 형성될 수 있다. 상기 반도체층의 형성 방법으로는, 예를 들어, CVD법, MOCVD법, MOVPE법, 미스트 CVD법, 미스트·에피택시법, MBE법, HVPE법, 펄스 성장법 또는 ALD법 등을 들 수 있다. 본 발명에 있어서는, 상기 반도체층의 형성 방법이, 미스트 CVD법 또는 미스트·에피택시법인 것이 바람직하다. 상기의 미스트 CVD법 또는 미스트·에피택시법에서는, 예를 들어, 원료 용액을 무화하고(무화 공정), 액적을 부유시켜, 무화 후, 얻어진 무화 액적을 캐리어 가스로 기체 상까지 반송하고(반송 공정), 이어서, 상기 기체 근방에서 상기 무화 액적을 열 반응시킴으로써, 기체 상에 결정성 산화물 반도체를 주성분으로서 포함하는 반도체막을 적층하는(성막 공정) 것에 의해 상기 반도체층을 형성한다.
(무화 공정)
무화 공정에서는, 상기 원료 용액을 무화한다. 상기 원료 용액의 무화 방법은, 상기 원료 용액을 무화할 수 있기만 하면 특별히 한정되지 않고, 공지의 방법일 수 있으나, 본 발명에 있어서는, 초음파를 사용하는 무화 방법이 바람직하다. 초음파를 사용하여 얻어진 무화 액적은, 초속도가 제로이고, 공중에 부유하므로 바람직하고, 예를 들어, 스프레이와 같이 분사하는 것이 아니라, 공간에 부유하여 가스로서 반송하는 것이 가능한 무화 액적(미스트를 포함함)이므로 충돌 에너지에 의한 손상이 없기 때문에, 매우 호적하다. 액적 사이즈는, 특별히 한정되지 않고, 수mm 정도의 액적이어도 되지만, 바람직하게는 50 μm 이하이고, 보다 바람직하게는 100 nm~10 μm이다.
(원료 용액)
상기 원료 용액은, 무화가 가능하고, 반도체막을 형성 가능한 원료를 포함하고 있으면 특별히 한정되지 않고, 무기 재료여도 되고, 유기 재료여도 된다. 본 발명에 있어서는, 상기 원료가, 금속 또는 금속 화합물인 것이 바람직하고, 알루미늄, 갈륨, 인듐, 철, 크롬, 바나듐, 티탄, 로듐, 니켈, 코발트 및 이리듐에서 선택되는 1종 또는 2종 이상의 금속을 포함하는 것이 보다 바람직하다.
본 발명에 있어서는, 상기 원료 용액으로서, 상기 금속을 착물 또는 염의 형태로 유기 용매 또는 물에 용해 또는 분산시킨 것을 호적하게 사용할 수 있다. 착물의 형태로는, 예를 들어, 아세틸아세토네이트 착물, 카르보닐 착물, 암민 착물, 하이드라이드 착물 등을 들 수 있다. 염의 형태로는, 예를 들어, 유기 금속염(예를 들어 금속 아세트산염, 금속 옥살산염, 금속 시트르산염 등), 황화 금속염, 질화 금속염, 인산화 금속염, 할로겐화 금속염(예를 들어 염화 금속염, 브롬화 금속염, 요오드화 금속염 등) 등을 들 수 있다.
또한, 상기 원료 용액에는, 할로겐화수소산이나 산화제 등의 첨가제를 혼합하는 것이 바람직하다. 상기 할로겐화수소산으로는, 예를 들어, 브롬화수소산, 염산, 요오드화수소산 등을 들 수 있으나, 그 중에서도, 이상(異常) 입자의 발생을 보다 효율적으로 억제할 수 있다는 이유에서, 브롬화수소산 또는 요오드화수소산이 바람직하다. 상기 산화제로는, 예를 들어, 과산화수소(H2O2), 과산화나트륨(Na2O2), 과산화바륨(BaO2), 과산화벤조일(C6H5CO)2O2 등의 과산화물, 차아염소산(HClO), 과염소산, 질산, 오존수, 과아세트산이나 니트로벤젠 등의 유기 과산화물 등을 들 수 있다.
상기 원료 용액에는, 도펀트가 포함되어 있어도 된다. 원료 용액에 도펀트를 포함시킴으로써, 도핑을 양호하게 행할 수 있다. 상기 도펀트는, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않는다. 상기 도펀트로는, 예를 들어, 주석, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오브 등의 n형 도펀트, 또는 Mg, H, Li, Na, K, Rb, Cs, Fr, Be, Ca, Sr, Ba, Ra, Mn, Fe, Co, Ni, Pd, Cu, Ag, Au, Zn, Cd, Hg, Ti, Pb, N, 혹은 P 등의 p형 도펀트 등을 들 수 있다. 상기 도펀트의 함유량은, 원하는 캐리어 밀도에 대한 도펀트의 원료 중의 농도의 관계를 나타내는 검량선을 사용함으로써 적당히 설정된다.
원료 용액의 용매는, 특별히 한정되지 않고, 물 등의 무기 용매여도 되고, 알코올 등의 유기 용매여도 되며, 무기 용매와 유기 용매의 혼합 용매여도 된다. 본 발명에 있어서는, 상기 용매가 물을 포함하는 것이 바람직하고, 물 또는 물과 알코올의 혼합 용매인 것이 보다 바람직하다.
(반송 공정)
반송 공정에서는, 캐리어 가스로 상기 무화 액적을 성막실 내에 반송한다. 상기 캐리어 가스로는, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 예를 들어, 산소, 오존, 질소나 아르곤 등의 불활성 가스, 또는 수소 가스나 포밍 가스 등의 환원 가스 등을 호적한 예로서 들 수 있다. 또한, 캐리어 가스의 종류는 1종류일 수 있으나, 2종류 이상이어도 되고, 유량을 낮춘 희석 가스(예를 들어 10배 희석 가스 등) 등을, 제2 캐리어 가스로서 더 사용해도 된다. 또한, 캐리어 가스의 공급 개소도 1개소뿐만 아니라, 2개소 이상 있어도 된다. 캐리어 가스의 유량은, 특별히 한정되지 않지만, 0.01~20 L/분인 것이 바람직하고, 1~10 L/분인 것이 보다 바람직하다. 희석 가스의 경우에는, 희석 가스의 유량이, 0.001~2 L/분인 것이 바람직하고, 0.1~1 L/분인 것이 보다 바람직하다.
(성막 공정)
성막 공정에서는, 상기 기체 근방에서 상기 무화 액적을 열 반응시킴으로써, 기체 상에, 상기 반도체막을 성막한다. 열 반응은, 열로 상기 무화 액적이 반응하면 그것으로 충분하며, 반응 조건 등도 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않는다. 본 공정에 있어서는, 상기 열 반응을, 통상, 용매의 증발 온도 이상의 온도에서 행하는데, 지나치게 높지 않은 온도(예를 들어 1000℃) 이하가 바람직하고, 650℃ 이하가 보다 바람직하며, 300℃~650℃가 가장 바람직하다. 또한, 열 반응은, 본 발명의 목적을 저해하지 않는 한, 진공 하, 비산소 분위기 하(예를 들어, 불활성 가스 분위기 하 등), 환원 가스 분위기 하 및 산소 분위기 하의 어느 분위기 하에서 행하여져도 되지만, 불활성 가스 분위기 하 또는 산소 분위기 하에서 행하여지는 것이 바람직하다. 또한, 대기압 하, 가압 하 및 감압 하의 어느 조건 하에서 행하여져도 되지만, 본 발명에 있어서는, 대기압 하에서 행하여지는 것이 바람직하다. 한편, 상기 반도체막의 막두께는, 성막 시간을 조정함으로써 설정할 수 있다.
(기체)
상기 기체는, 상기 반도체막을 지지할 수 있는 것이면 특별히 한정되지 않는다. 상기 기체의 재료도, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 공지의 기체일 수 있으며, 유기 화합물이어도 되고, 무기 화합물이어도 된다. 상기 기체의 형상으로는, 어떠한 형상의 것이어도 되고, 모든 형상에 대하여 유효하며, 예를 들어, 평판이나 원판 등의 판상, 섬유상, 봉상, 원기둥상, 각기둥상, 통상, 나선상, 구상, 링상 등을 들 수 있으나, 본 발명에 있어서는, 기판이 바람직하다. 기판의 두께는, 본 발명에 있어서는 특별히 한정되지 않는다.
상기 기판은, 판상으로서, 상기 반도체막의 지지체가 되는 것이면 특별히 한정되지 않는다. 절연체 기판이어도 되고, 반도체 기판이어도 되며, 금속 기판이나 도전성 기판이어도 되지만, 상기 기판이, 절연체 기판인 것이 바람직하고, 또한, 표면에 금속막을 갖는 기판인 것도 바람직하다. 상기 기판으로는, 예를 들어, 커런덤 구조를 갖는 기판 재료를 주성분으로서 포함하는 베이스 기판, 또는 β-갈리아 구조를 갖는 기판 재료를 주성분으로서 포함하는 베이스 기판, 육방정 구조를 갖는 기판 재료를 주성분으로서 포함하는 베이스 기판 등을 들 수 있다. 여기서, 「주성분」이란, 상기 특정한 결정 구조를 갖는 기판 재료가, 원자비로, 기판 재료의 전체 성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하며, 100%여도 된다.
기판 재료는, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고, 공지의 것일 수 있다. 상기의 커런덤 구조를 갖는 기판 재료로는, 예를 들어, α-Al2O3(사파이어 기판) 또는 α-Ga2O3을 호적하게 들 수 있고, a면 사파이어 기판, m면 사파이어 기판, r면 사파이어 기판, c면 사파이어 기판이나, α형 산화갈륨 기판(a면, m면 또는 r면) 등을 보다 호적한 예로서 들 수 있다. β-갈리아 구조를 갖는 기판 재료를 주성분으로 하는 베이스 기판으로는, 예를 들어 β-Ga2O3 기판, 또는 Ga2O3과 Al2O3을 포함하고 Al2O3이 0 wt%보다 많고 또한 60 wt% 이하인 혼정체 기판 등을 들 수 있다. 또한, 육방정 구조를 갖는 기판 재료를 주성분으로 하는 베이스 기판으로는, 예를 들어, SiC 기판, ZnO 기판, GaN 기판 등을 들 수 있다.
본 발명에 있어서는, 상기 성막 공정 후, 어닐 처리를 행하여도 된다. 어닐 처리 온도는, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 통상 300℃~650℃이고, 바람직하게는 350℃~550℃이다. 또한, 어닐 처리 시간은, 통상 1분간~48시간이고, 바람직하게는 10분간~24시간이고, 보다 바람직하게는 30분간~12시간이다. 한편, 어닐 처리는, 본 발명의 목적을 저해하지 않는 한, 어떠한 분위기 하에서 행하여져도 된다. 비산소 분위기 하여도 되고, 산소 분위기 하여도 된다. 비산소 분위기 하로는, 예를 들어, 불활성 가스 분위기 하(예를 들어, 질소 분위기 하) 또는 환원 가스 분위기 하 등을 들 수 있으나, 본 발명에 있어서는, 불활성 가스 분위기 하가 바람직하고, 질소 분위기 하인 것이 보다 바람직하다.
또한, 본 발명에 있어서는, 상기 기체 상에, 직접, 상기 반도체막을 형성해도 되고, 응력 완화층(예를 들어, 버퍼층, ELO층 등), 박리 희생층 등의 다른 층을 개재하여 상기 반도체막을 형성해도 된다. 각 층의 형성 방법은, 특별히 한정되지 않고, 공지의 방법일 수 있으나, 본 발명에 있어서는, 미스트 CVD법이 바람직하다.
본 발명에 있어서는, 상기 반도체막을, 상기 기체 등으로부터 박리하는 등의 공지의 방법을 이용한 후에, 상기 반도체층으로서 반도체 소자에 사용해도 되고, 그대로 상기 반도체층으로서 반도체 소자에 사용해도 된다.
상기 오믹 전극은, 상기 반도체층과 오믹 접촉하는 제1 금속 산화물층과, 제2 금속층과, 제3 금속층을 적어도 포함하고, 그 제2 금속층과 그 제3 금속층은 서로 다른 1종 또는 2종 이상의 금속으로 각각 구성되어 있고, 그 제1 금속 산화물층과 그 제3 금속층 사이에 그 제2 금속층이 배치되어 있다. 본 발명에 있어서는, 상기 오믹 전극의 제1 금속 산화물층이 상기 도전성 금속 산화막인 것이 바람직하다. 또한, 상기 오믹 전극의 제2 금속층 및 제3 금속층은, 각각, 특별히 한정되지 않고, 공지의 것일 수 있다. 제2 금속층 및 제3 금속층으로는, 예를 들어, 주기율표 제4족~제11족에서 선택되는 적어도 1종의 금속 등을 들 수 있다. 주기율표 제4족의 금속으로는, 예를 들어, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 들 수 있다. 주기율표 제5족의 금속으로는, 예를 들어, 바나듐(V), 니오브(Nb), 탄탈(Ta) 등을 들 수 있다. 주기율표 제6족의 금속으로는, 예를 들어, 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W) 등을 들 수 있다. 주기율표 제7족의 금속으로는, 예를 들어, 망간(Mn), 테크네튬(Tc), 레늄(Re) 등을 들 수 있다. 주기율표 제8족의 금속으로는, 예를 들어, 철(Fe), 루테늄(Ru), 오스뮴(Os) 등을 들 수 있다. 주기율표 제9족의 금속으로는, 예를 들어, 코발트(Co), 로듐(Rh), 이리듐(Ir) 등을 들 수 있다. 주기율표 제10족의 금속으로는, 예를 들어, 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 주기율표 제11족의 금속으로는, 예를 들어, 구리(Cu), 은(Ag), 금(Au) 등을 들 수 있다. 본 발명에 있어서는, 제2 금속층이, 주기율표 제4족의 금속인 것이 바람직하고, 티탄인 것이 보다 바람직하다. 또한, 제3 금속층이, 주기율표 제10족의 금속인 것이 바람직하고, 니켈인 것이 보다 바람직하다. 이러한 바람직한 금속을 사용함으로써, 상기 도전성 금속 산화막의 전기 특성을 보다 우수한 것으로 할 수 있다. 상기 오믹 전극의 제2 금속층 및 제3 금속층의 각각의 두께는, 특별히 한정되지 않지만, 0.1 nm~10 μm가 바람직하고, 1 nm~1000 nm가 보다 바람직하다.
상기 오믹 전극의 형성 방법은 특별히 한정되지 않고, 공지의 방법일 수 있다. 상기 오믹 전극의 형성 방법으로는, 구체적으로는 예를 들어, 드라이법이나 웨트법 등을 들 수 있다. 드라이법으로는, 예를 들어, 스퍼터, 진공 증착, CVD 등을 들 수 있다. 웨트법으로는, 예를 들어, 스크린 인쇄나 다이 코트 등을 들 수 있다. 본 발명에 있어서는, 상기 도전성 금속 산화막의 형성 방법이, 미스트 CVD법 또는 미스트·에피택시법인 것이 바람직하다.
또한, 상기 반도체 소자는, 쇼트키 전극을 포함하고 있어도 되고, 쇼트키 전극을 포함하고 있지 않아도 된다. 본 발명에 있어서는, 호적한 양태의 하나로서, 상기 반도체 소자가 쇼트키 배리어 다이오드인 것이 바람직하다. 상기 쇼트키 전극(이하, 간단히 「전극층」이라고도 한다)은, 도전성을 갖고 있고, 쇼트키 전극으로서 사용할 수 있는 것이면, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않는다. 상기 전극층의 구성 재료는, 도전성 무기 재료여도 되고, 도전성 유기 재료여도 된다. 본 발명에 있어서는, 상기 전극의 재료가, 금속인 것이 바람직하다. 상기 금속으로는, 호적하게는, 예를 들어, 주기율표 제4족~제10족에서 선택되는 적어도 1종의 금속 등을 들 수 있다. 주기율표 제4족의 금속으로는, 예를 들어, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 들 수 있다. 주기율표 제5족의 금속으로는, 예를 들어, 바나듐(V), 니오브(Nb), 탄탈(Ta) 등을 들 수 있다. 주기율표 제6족의 금속으로는, 예를 들어, 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W) 등을 들 수 있다. 주기율표 제7족의 금속으로는, 예를 들어, 망간(Mn), 테크네튬(Tc), 레늄(Re) 등을 들 수 있다. 주기율표 제8족의 금속으로는, 예를 들어, 철(Fe), 루테늄(Ru), 오스뮴(Os) 등을 들 수 있다. 주기율표 제9족의 금속으로는, 예를 들어, 코발트(Co), 로듐(Rh), 이리듐(Ir) 등을 들 수 있다. 주기율표 제10족의 금속으로는, 예를 들어, 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 본 발명에 있어서는, 상기 전극층이, 주기율표 제4족, 제6족 및 제9족에서 선택되는 적어도 1종의 금속을 포함하는 것이 바람직하고, 주기율표 제6족 금속 및 제9족 금속에서 선택되는 적어도 1종의 금속을 포함하는 것이 보다 바람직하며, Mo 및/또는 Co를 포함하는 것이 가장 바람직하다. 상기 전극층의 층두께는, 특별히 한정되지 않지만, 0.1 nm~10 μm가 바람직하고, 5 nm~500 nm가 보다 바람직하며, 10 nm~200 nm가 가장 바람직하다. 또한, 본 발명에 있어서는, 상기 전극층이, 서로 조성이 다른 2층 이상으로 이루어지는 것인 것이 바람직하다. 상기 전극층을 이러한 바람직한 구성으로 함으로써, 보다 쇼트키 특성이 우수한 반도체 소자를 얻을 수 있을 뿐만 아니라, 리크 전류의 억제 효과를 보다 양호하게 발현할 수 있다.
상기 전극층이 제1 전극층 및 제2 전극층을 포함하는 2층 이상으로 이루어지는 경우에는, 제2 전극층은, 도전성을 갖고 있고, 제1 전극층보다 도전율이 높은 것인 것이 바람직하다. 제2 전극층의 구성 재료는, 도전성 무기 재료여도 되고, 도전성 유기 재료여도 된다. 본 발명에 있어서는, 제2 전극의 재료가, 금속인 것이 바람직하다. 본 발명에 있어서는, 제2 전극의 재료가, 금속인 것이 바람직하다. 상기 금속으로는, 호적하게는, 예를 들어, 주기율표 제8족~제13족에서 선택되는 적어도 1종의 금속 등을 들 수 있다. 주기율표 제8족~10족의 금속으로는, 상기 전극층의 설명에 있어서 주기율표 제8족~10족의 금속으로서 각각 예시한 금속 등을 들 수 있다. 주기율표 제11족 금속으로는, 예를 들어, 구리(Cu), 은(Ag), 금(Au) 등을 들 수 있다. 주기율표 제12족의 금속으로는, 예를 들어, 아연(ZN), 카드뮴(Cd) 등을 들 수 있다. 또한, 주기율표 제13족의 금속으로는, 예를 들어, 알루미늄(Al), 갈륨(Ga), 인듐(In) 등을 들 수 있다. 본 발명에 있어서는, 제2 전극층이, 주기율표 제11족 및 제13족 금속에서 선택되는 적어도 1종의 금속을 포함하는 것이 바람직하고, 은, 구리, 금 및 알루미늄에서 선택되는 적어도 1종의 금속을 포함하는 것이 보다 바람직하다. 한편, 제2 전극층의 층두께는, 특별히 한정되지 않지만, 1 nm~500 μm가 바람직하고, 10 nm~100 μm가 보다 바람직하며, 0.5 μm~10 μm가 가장 바람직하다. 한편, 본 발명에 있어서는, 상기 전극층의 외단부 하에 있어서의 상기 절연체막의 막두께가 상기 개구부로부터 1 μm의 거리에 이르기까지의 상기 절연체막의 막두께보다 두꺼운 것이, 반도체 소자의 내압 특성을 보다 우수한 것으로 할 수 있으므로 바람직하다.
또한, 본 발명에 있어서는, 상기 쇼트키 전극이 제1 금속층과, 제2 금속층과, 제3 금속층을 적어도 포함하고, 그 제1 금속층과 그 제2 금속층과 그 제3 금속층은 서로 다른 금속으로 각각 구성되어 있고, 그 제1 금속층과 그 제3 금속층 사이에 그 제2 금속층이 배치되어 있고, 그 제1 금속층이 그 제3 금속층보다 상기 반도체층측에 위치하고 있는 것이 바람직하다. 한편, 상기 쇼트키 전극이 제1 금속층과, 제2 금속층과, 제3 금속층을 포함하는 경우에는, 그 제1 금속층이 주기율표 제6족의 금속을 포함하는 금속층 또는 제9족의 금속을 포함하는 금속층이고, 그 제2 금속층이 주기율표 제4족의 금속을 포함하는 금속층이고, 그 제3 금속층이 주기율표 제13족의 금속을 포함하는 금속층인 것이 각각 바람직하고, 그 제1 금속층이 Co층 또는 Mo층이고, 그 제2 금속층이 Ti층이고, 그 제3 금속층이 Al층인 것이 각각 보다 바람직하다.
상기 전극층의 형성 방법은 특별히 한정되지 않고, 공지의 방법일 수 있다. 상기 전극층의 형성 방법으로는, 구체적으로는 예를 들어, 드라이법이나 웨트법 등을 들 수 있다. 드라이법으로는, 예를 들어, 스퍼터, 진공 증착, CVD 등을 들 수 있다. 웨트법으로는, 예를 들어, 스크린 인쇄나 다이 코트 등을 들 수 있다.
또한, 본 발명의 일 양태에 있어서는, 상기 쇼트키 전극이, 상기 반도체 소자의 외측을 향하여 막두께가 감소하는 구조를 갖는 것이 바람직하다. 이 경우, 상기 쇼트키 전극이, 측면에 테이퍼 영역을 갖고 있어도 되고, 상기 쇼트키 전극이 제1 전극층 및 제2 전극층을 포함하는 2층 이상으로 이루어지고, 또한, 제1 전극층의 외단부가, 제2 전극층의 외단부보다 외측에 위치하고 있어도 된다. 본 발명의 일 양태에 있어서, 상기 쇼트키 전극이 테이퍼 영역을 갖고 있는 경우, 이러한 테이퍼 영역의 테이퍼각은, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않지만, 바람직하게는, 80° 이하이고, 보다 바람직하게는, 60° 이하이며, 가장 바람직하게는, 40° 이하이다. 상기 테이퍼각의 하한도 특별히 한정되지 않지만, 바람직하게는, 0.2°이고, 보다 바람직하게는, 1°이다. 또한, 본 발명의 일 양태에 있어서는, 상기 쇼트키 전극의 제1 전극층의 외단부가, 제2 전극층의 외단부보다 외측에 위치하고 있는 경우, 제1 전극층의 외단부와 제2 전극층의 외단부의 거리가 1 μm 이상인 것이, 보다 리크 전류를 억제할 수 있으므로 바람직하다. 또한, 본 발명의 일 양태에 있어서는, 상기 쇼트키 전극의 제1 전극층 중, 제2 전극층의 외단부보다 외측으로 불거져 있는 부분(이하, 「불거짐 부분」이라고도 한다)의 적어도 일부가, 상기 반도체 소자의 외측을 향하여 막두께가 감소하는 구조를 갖고 있는 것도, 상기 반도체 소자의 내압성을 보다 우수한 것으로 할 수 있으므로 바람직하다. 또한, 이러한 바람직한 전극 구성과 상기한 바람직한 상기 반도체층의 구성 재료를 조합함으로써, 보다 양호하게 리크 전류가 억제된, 보다 저손실인 반도체 소자를 얻을 수 있다.
상기 반도체 소자는, 산화물 반도체층과, 그 산화물 반도체층의 적어도 측면을 덮는 유전체막을 포함하는 것이 바람직하다. 이와 같이 구성함으로써, 흡습이나 대기 중 등의 산소 등으로부터 산화물 반도체막의 반도체 특성에 지장을 일으키는 것을 억제할 수 있다. 한편, 본 발명의 일 양태에 있어서는, 또한, 상기 반도체층의 측면을 테이퍼상으로 함으로써, 상기 유전체막과의 밀착성 등을 향상시킬 뿐만 아니라, 응력 완화를 보다 양호한 것으로 할 수 있어, 보다 신뢰성 등을 향상시킬 수 있다.
상기 유전체막은, 상기 반도체층 상에 형성되고, 통상, 개구부를 갖고 있으나, 비유전율 등은 특별히 한정되지 않고, 공지의 유전체막일 수 있다. 본 발명의 일 양태에 있어서는, 상기 개구부로부터 적어도 1 μm 이상에 걸쳐 형성되어 있는 유전체막으로서, 비유전율이 5 이하인 것인 것이 바람직하다. 「비유전율」이란, 막의 유전율과, 진공의 유전율의 비이다. 본 발명에 있어서는, 상기 유전체막이 Si를 포함하는 막인 것이 바람직하다. 상기의 Si를 포함하는 막으로는, 산화실리콘계의 막을 호적한 예로서 들 수 있다. 상기 산화실리콘계 막으로는, 예를 들어, SiO2막, 인 첨가 SiO2(PSG)막, 보론 첨가 SiO2막, 인-보론 첨가 SiO2막(BPSG막), SiOC막, SiOF막 등을 들 수 있다. 상기 유전체막의 형성 방법으로는, 특별히 한정되지 않지만, 예를 들어, CVD법, 대기압 CVD법, 플라즈마 CVD법, 미스트 CVD법, 열산화법 등을 들 수 있다. 본 발명에 있어서는, 상기 유전체막의 형성 방법이, 미스트 CVD법 또는 대기압 CVD법인 것이 바람직하다.
또한, 본 발명의 일 양태에 있어서의 반도체 소자는, 상기 오믹 전극의 제3 금속층에 접촉하여 다공질층이 더 배치되어 있는 것이 바람직하다. 상기 다공질층은, 특별히 한정되지 않지만, 도전성을 갖는 것이 바람직하고, 귀금속을 포함하는 것이 보다 바람직하다. 본 발명의 일 양태에 있어서는, 상기 다공질층의 공극률이 10% 이하인 것이 바람직하다. 이러한 바람직한 공극률로 함으로써, 반도체 특성을 손상시키지 않고, 휨이나 열 응력의 집중 등을 완화할 수 있다. 한편, 상기 다공질층의 공극률을 10%로 하는 방법은, 특별히 한정되지 않고, 공지의 방법일 수 있으며, 소결 시간, 압력, 소결 온도 등의 소결 조건을 적당히 설정함으로써, 용이하게 상기 다공질층의 공극률을 10%로 할 수 있고, 예를 들어, 가열 하에서의 압착(열압착) 등에 의해 공극률을 10% 이하로 조절하는 방법 등을 들 수 있고, 보다 구체적으로는, 예를 들어, 소결시에, 일정한 가압 하에서 통상보다 긴 소결 시간으로 소결하거나 하는 것 등을 들 수 있다. 이러한 공극률 10% 이하의 다공질층을 반도체 소자에 사용함으로써, 반도체 특성을 손상시키지 않고, 휨이나 열 응력의 집중 등을 보다 완화할 수 있다. 한편, 여기서, 「공극률」이란, 공극에 의해 발생하는 공간의 체적이, 다공질층의 체적(공극을 포함하는 체적)에서 차지하는 비율을 말한다. 다공질층의 공극률은, 예를 들어, 주사형 전자 현미경(SEM: Scanning Electron Microscope)을 사용하여 촬영된 단면 사진에 기초하여 구할 수 있다. 구체적으로는, 다공질층의 단면 사진(SEM상)을 복수의 위치에서 촬영한다. 다음으로, 시판의 화상 해석 소프트웨어를 사용하여, 촬영한 SEM상의 2치화를 행하고, SEM상에 있어서의 구멍(공극)에 상당하는 부분(예를 들어 흑색부)의 비율을 구한다. 복수의 위치에서 촬영한 SEM상으로부터 구한 흑색부의 비율을 평균화하여, 다공질층의 공극률로 한다. 한편, 상기 「다공질층」은, 연속된 막상의 구조체인 다공질막상뿐만 아니라, 다공질의 응집체상을 포함한다.
또한, 본 발명의 반도체 소자는, 상기 다공질층 상에 기판이 더 배치되어 있는 것이 바람직하다. 한편, 상기 다공질층 상에 상기 기판이 직접 적층되어 있어도 되고, 1종 또는 2종 이상의 금속층(예를 들어 상기 예시한 금속 등) 등의 다른 층을 개재하여 상기 다공질층 상에 상기 기판이 적층되어 있어도 된다.
본 발명의 양태에 있어서, 반도체 소자는, 전류가 흐르는 방향 등 특별히 한정되지 않지만, 상기 산화물 반도체막의 제1 면측에 쇼트키 전극이 배치되어 있고, 상기 제1 면측의 반대측에 있는 제2 면측에 오믹 전극이 배치되어 있는 것이 바람직하고, 종형 디바이스인 것이 보다 바람직하다.
[실시예]
이하, 도면을 이용하여 본 발명의 호적한 실시양태를 보다 상세하게 설명하는데, 본 발명은 이들 실시양태에 한정되는 것은 아니다.
도 1은, 본 발명의 호적한 실시양태의 하나인 반도체 소자로서, 쇼트키 배리어 다이오드(SBD)의 주요부를 나타낸다. 도 1의 SBD는, 오믹 전극(102), 반도체층(101), 쇼트키 전극(103), 유전체막(104)을 구비하고 있다. 오믹 전극(102)은, 금속 산화물층(도전성 금속 산화막)(102a), 금속층(102b), 금속층(102c)을 포함하고 있다. 반도체층(101)은, 제1 반도체층(101a), 제2 반도체층(101b)을 포함하고 있다. 쇼트키 전극(103)은, 금속층(103a), 금속층(103b), 금속층(103c)을 포함하고 있다. 제1 반도체층(101a)은, 예를 들어, n-형 반도체층이고, 제2 반도체층(101b)은, 예를 들어, n+형 반도체층(101b)이다. 또한, 유전체막(104)(이하, 「절연체막」이라고 하는 경우도 있다)은, 반도체층(101)의 측면(제1 반도체층(101a)의 측면과 제2 반도체층(101b)의 측면)을 덮고, 반도체층(101)(제1 반도체층(101a))의 상면에 위치하는 개구부를 갖고 있고, 개구부는, 제1 반도체층(101a)의 일부와 상기 쇼트키 전극(103)의 금속층(103c) 사이에 형성되어 있다. 유전체막(104)은, 반도체층(101)의 측면을 덮고, 반도체층(101)(제1 반도체층(101a))의 상면의 일부를 덮도록 연장되어 있어도 된다. 도 1의 반도체 소자는, 유전체막(104)에 의해, 단부의 결정 결함이 개선되어, 공핍층이 보다 양호하게 형성되고, 전계 완화도 한층 더 양호해지고, 또한, 리크 전류를 보다 양호하게 억제할 수 있다. 한편, 다공질층(108) 및 기판(109)이 배치되어 있는 SBD의 호적한 일례를 도 18에 나타낸다.
도 6은, 본 발명의 호적한 실시양태의 하나인 반도체 소자로서, 쇼트키 배리어 다이오드(SBD)의 주요부를 나타낸다. 도 6의 SBD는, 도 1의 SBD와 비교하여, 쇼트키 전극(103)의 측면에 테이퍼 영역을 갖는 점에서 다르다. 도 6의 반도체 소자는, 제1 금속층으로서의 금속층(103b) 및/또는 금속층(103c)의 외단부가, 제2 금속층으로서의 금속층(103a)의 외단부보다 외측에 위치하고 있으므로, 리크 전류를 보다 양호하게 억제할 수 있다. 또한, 금속층(103b) 및/또는 금속층(103c) 중, 금속층(103a)의 외단부보다 외측으로 불거진 부분이, 반도체 소자의 외측을 향하여 막두께가 감소하는 테이퍼 영역을 갖고 있으므로, 보다 내압성이 우수한 구성으로 되어 있다.
금속층(103a)의 구성 재료로는, 예를 들어, 상기 예시한 금속 등을 들 수 있다. 또한, 금속층(103b) 및 금속층(103c)의 구성 재료로는, 예를 들어, 상기 예시한 금속 등을 들 수 있다. 도 1의 각 층의 형성 방법은, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고, 공지의 방법일 수 있다. 예를 들어, 진공 증착법이나 CVD법, 스퍼터법, 각종 코팅 기술에 의해 성막한 후, 포토리소그래피법에 의해 패터닝하는 방법, 또는 인쇄 기술 등을 이용하여 직접 패터닝을 행하는 방법 등을 들 수 있다.
이하, 도 18의 SBD의 바람직한 제조 공정에 대하여 설명하는데, 본 발명은, 이들 바람직한 제조 방법에 한정되는 것은 아니다. 도 2(a)는, 상기한 미스트 CVD법에 의해, 결정 성장용 기판(사파이어 기판)(110) 상에 응력 완화층을 개재하여, 제1 반도체층(101a), 제2 반도체층(101b)이 적층되어 있는 적층체를 나타낸다. 제2 반도체층(101b) 상에, 상기 드라이법 또는 상기 웨트법을 이용하여 오믹 전극으로서, 금속 산화물층(도전성 금속 산화막)(102a), 금속층(102b) 및 금속층(102c)을 형성하여, 도 2(b)의 적층체를 얻는다. 제1 반도체층(101a)은, 예를 들어, n-형 반도체층이고, 제2 반도체층(101b)은, 예를 들어, n+형 반도체층(101b)이다. 또한, 도 2(b)의 적층체에 귀금속으로 이루어지는 다공질층(108)을 개재해 기판(109)을 적층하여 적층체(c)를 얻는다. 그리고, 도 3에 나타내는 바와 같이, 적층체(c)의 결정 성장용 기판(110) 및 응력 완화층(111)을, 공지의 박리 방법을 이용해 박리하여, 적층체(d)를 얻는다. 그리고, 도 4에 나타내는 바와 같이, 적층체(d)의 반도체층의 측면을 에칭으로 테이퍼상으로 하여, 적층체(e)를 얻은 뒤, 테이퍼상의 측면 및 반도체층의 개구부 이외의 상면에 절연막(104)을 적층하여, 적층체(f)를 얻는다. 다음으로, 도 5에 나타내는 바와 같이, 적층체(f)의 반도체층의 상면 개구 부분에, 상기 드라이법 또는 상기 웨트법을 이용하여 쇼트키 전극으로서, 금속층(103a, 103b 및 103c)을 형성하여, 적층체(g)를 얻는다. 이상과 같이 하여 얻어진 반도체 소자는, 우수한 오믹 특성을 발휘하는 동시에, 단부의 결정 결함이 개선되어, 공핍층이 보다 양호하게 형성되고, 전계 완화도 한층 더 양호해지고, 또한, 리크 전류를 보다 양호하게 억제할 수 있는 구성으로 되어 있다.
한편, 본 실시예로서, 도 18에 나타내는 반도체 소자를 상기 순서에 기초하여 시작(試作)하였다. 실시예 1의 구성은, 이하에 나타내는 바와 같다. 금속 산화물층(도전성 금속 산화막)(102a)으로서 α-(TiXGa1-X)2O3막(식 중, 0 < X < 1), 금속층(102b)으로서 Ti, 금속층(102c)으로서 Ni를 사용하고 있다. 또한, 본 실시예 1에 있어서는, 응력 완화층(111)으로서, 언도프 α-Ga2O3층, 제1 반도체층(101a)으로서, 주석 도프 α-Ga2O3으로 이루어지는 n-형 반도체층, 제2 반도체층(101b)으로서, 주석 도프 α-Ga2O3으로 이루어지는 n+형 반도체층, 금속층(103a)으로서 Al, 금속층(103b)으로서 Ti, 금속층(103c)으로서, Co, 절연체막(104)으로서, SiO2, 다공질층(108)으로서, Ag로 이루어지는 다공질층, 기판(109)으로서, Cu 및 Mo를 포함하는 도전성 기판을 사용하고 있다. 시작한 실시예 1의 반도체 소자의 외관 사진을 도 8에 나타낸다. 또한, 도 8의 분석 개소에 있어서의 단면 TEM의 관찰 결과를 도 9에 나타내고, TEM-EDS의 분석 결과를 도 10에 나타낸다. 도 9 및 도 10으로부터 분명한 바와 같이, α-(TiXGa1-X)2O3(식 중, 0.5 < X < 1)의 결정막이 양호하게 형성되어 있는 것을 알 수 있다. 또한, 본 실시예 1의 반도체 소자의 I-V 특성을 평가하였다. 결과를 도 7에 나타낸다. 도 7에 나타내는 바와 같이, 양호한 반도체 특성을 갖는 것을 알 수 있다.
실시예 2로서, 금속 산화물층(도전성 금속 산화막)(102a)의 두께를 실시예 1보다 두껍게 하여 두께 10 nm 이상으로 한 것 이외에는, 실시예 1과 동일하게 하여, 반도체 소자를 시작하였다. 시작한 실시예 2의 반도체 소자의 외관 사진을 도 8에 나타낸다. 또한, 도 8의 분석 개소에 있어서의 단면 TEM의 관찰 결과를 도 9에 나타내고, TEM-EDS의 분석 결과를 도 11에 나타낸다. 도 9 및 도 11로부터 분명한 바와 같이, α-(TiXGa1-X)2O3(식 중, 0.5 < X < 1)의 결정막이 양호하게 형성되어 있는 것을 알 수 있다. 또한, 본 실시예 2의 반도체 소자의 I-V 특성을 평가하였다. 결과를 도 7에 나타낸다. 도 7에 나타내는 바와 같이, 금속 산화물층(도전성 금속 산화막)(102a)이 충분한 두께를 가지므로, 실시예 1보다 더 우수한 반도체 특성을 갖는 것을 알 수 있다.
또한, 상기 반도체 소자는, 종형 디바이스인 것이 바람직하고, 또한, 특히, 파워 디바이스에 유용하다. 상기 반도체 소자로는, 예를 들어, 다이오드(예를 들어, PN 다이오드, 쇼트키 배리어 다이오드, 정크션 배리어 쇼트키 다이오드 등) 또는 트랜지스터(예를 들어, MOSFET, MESFET 등) 등을 들 수 있으나, 그 중에서도 다이오드가 바람직하고, 쇼트키 배리어 다이오드(SBD)가 보다 바람직하다.
본 발명의 반도체 소자는, 상기한 사항에 더하여, 통상적인 방법에 기초하여, 리드 프레임, 회로 기판 또는 방열 기판 등에 접합 부재에 의해 더 접합하여 반도체 장치로서 호적하게 사용되고, 특히, 파워 모듈, 인버터 또는 컨버터로서 호적하게 사용되며, 나아가서는, 예를 들어 전원 장치를 사용한 반도체 시스템 등에 호적하게 사용된다. 상기 반도체 장치의 호적한 일례를 도 15에 나타낸다. 도 15의 반도체 장치는, 반도체 소자(500)의 양면이, 각각 땜납(501)에 의해 리드 프레임, 회로 기판 또는 방열 기판(502)과 접합되어 있다. 이와 같이 구성함으로써, 방열성이 우수한 반도체 장치로 할 수 있다. 한편, 본 발명에 있어서는, 땜납 등의 접합 부재의 주위가 수지로 봉지되어 있는 것이 바람직하다.
또한, 상기 전원 장치는, 공지의 방법을 이용하여, 배선 패턴 등에 접속하는 등을 함으로써, 상기 반도체 장치로부터 또는 상기 반도체 장치로서 제작할 수 있다. 도 12는, 복수의 상기 전원 장치(171, 172)와 제어 회로(173)를 사용하여 전원 시스템(170)을 구성하고 있다. 상기 전원 시스템은, 도 13에 나타내는 바와 같이, 전자 회로(181)와 전원 시스템(182)을 조합하여 시스템 장치(180)에 사용할 수 있다. 한편, 전원 장치의 전원 회로도의 일례를 도 14에 나타낸다. 도 14는, 파워 회로와 제어 회로로 이루어지는 전원 장치의 전원 회로를 나타내고 있고, 인버터(192)(MOSFETA~D로 구성)에 의해 DC 전압을 고주파로 스위칭하여 AC로 변환 후, 트랜스(193)로 절연 및 변압을 실시하고, 정류 MOSFET(194)(A~B')으로 정류 후, DCL(195)(평활용 코일 L1, L2)과 컨덴서로 평활하여, 직류 전압을 출력한다. 이 때에 전압 비교기(197)로 출력 전압을 기준 전압과 비교하여, 원하는 출력 전압이 되도록 PWM 제어 회로(196)로 인버터(192) 및 정류 MOSFET(194)을 제어한다.
본 발명의 일 양태에 있어서는 상기 반도체 장치가, 파워 카드인 것이 바람직하고, 냉각기 및 절연 부재를 포함하고 있고, 상기 반도체층의 양측에 상기 냉각기가 각각 적어도 상기 절연 부재를 개재하여 설치되어 있는 것이 보다 바람직하며, 상기 반도체층의 양측에 각각 방열층이 형성되어 있고, 방열층의 외측에 적어도 상기 절연 부재를 개재하여 상기 냉각기가 각각 설치되어 있는 것이 가장 바람직하다. 도 16은, 본 발명의 호적한 실시양태의 하나인 파워 카드를 나타낸다. 도 16의 파워 카드는, 양면 냉각형 파워 카드(201)로 되어 있고, 냉매 튜브(202), 스페이서(203), 절연판(절연 스페이서)(208), 봉지 수지부(209), 반도체 소자를 포함하는 반도체칩(301a), 금속 전열판(돌출 단자부)(302b), 히트 싱크 및 전극(303), 금속 전열판(돌출 단자부)(303b), 땜납층(304), 제어 전극 단자(305), 본딩 와이어(308)를 구비한다. 냉매 튜브(202)의 두께 방향 단면은, 서로 소정 간격을 두고 유로 방향으로 연재(延在)되는 다수의 격벽(221)으로 구획된 유로(222)를 다수 갖고 있다. 이러한 호적한 파워 카드에 의하면 보다 높은 방열성을 실현할 수 있어, 보다 높은 신뢰성을 만족할 수 있다.
반도체칩(301a)은, 금속 전열판(302b)의 내측의 주면 상에 땜납층(304)으로 접합되고, 반도체칩(301a)의 잔여의 주면에는, 금속 전열판(돌출 단자부)(302b)이 땜납층(304)으로 접합되며, 이에 의해 IGBT의 컬렉터 전극면 및 이미터 전극면에 플라이휠 다이오드의 애노드 전극면 및 캐소드 전극면이 소위 역병렬로 접속되어 있다. 금속 전열판(돌출 단자부)(302b 및 303b)의 재료로는, 예를 들어, Mo 또는 W 등을 들 수 있다. 금속 전열판(돌출 단자부)(302b 및 303b)은, 반도체칩(301a)의 두께의 차를 흡수하는 두께의 차를 갖고, 이에 의해 금속 전열판(302b 및 303b)의 외표면은 평면으로 되어 있다.
수지 봉지부(209)는 예를 들어 에폭시 수지로 이루어지고, 이들 금속 전열판(302b 및 303b)의 측면을 덮어 몰드되어 있고, 반도체칩(301a)은 수지 봉지부(209)로 몰드되어 있다. 단, 금속 전열판(302b 및 303b)의 외주면(外主面) 즉 접촉 수열면은 완전히 노출되어 있다. 금속 전열판(돌출 단자부)(302b 및 303b)은 수지 봉지부(209)로부터 도 16 중, 우방으로 돌출되고, 소위 리드 프레임 단자인 제어 전극 단자(305)는, 예를 들어 IGBT가 형성된 반도체칩(301a)의 게이트(제어) 전극면과 제어 전극 단자(305)를 접속하고 있다.
절연 스페이서인 절연판(208)은, 예를 들어, 질화알루미늄 필름으로 구성되어 있으나, 다른 절연 필름이어도 된다. 절연판(208)은 금속 전열판(302b 및 303b)을 완전히 덮어 밀착되어 있으나, 절연판(208)과 금속 전열판(302b 및 303b)은, 단순히 접촉하기만 해도 되고, 실리콘 그리스 등의 양열 전열재를 도포해도 되며, 그들을 여러 방법으로 접합시켜도 된다. 또한, 세라믹 용사 등으로 절연층을 형성해도 되고, 절연판(208)을 금속 전열판 상에 접합해도 되며, 냉매 튜브 상에 접합 또는 형성해도 된다.
냉매 튜브(202)는, 알루미늄 합금을 드로잉 성형법 혹은 압출 성형법으로 성형된 판재를 필요한 길이로 절단하여 제작되어 있다. 냉매 튜브(202)의 두께 방향 단면은, 서로 소정 간격을 두고 유로 방향으로 연재되는 다수의 격벽(221)으로 구획된 유로(222)를 다수 갖고 있다. 스페이서(203)는, 예를 들어, 땜납 합금 등의 연질의 금속판일 수 있으나, 금속 전열판(302b 및 303b)의 접촉면에 도포 등에 의해 형성한 필름(막)으로 해도 된다. 이 연질의 스페이서(203)의 표면은, 용이하게 변형되어, 절연판(208)의 미소 요철이나 휨, 냉매 튜브(202)의 미소 요철이나 휨에 융합되어 열 저항을 저감한다. 한편, 스페이서(203)의 표면 등에 공지의 양열 전도성 그리스 등을 도포해도 되고, 스페이서(203)를 생략해도 된다.
[산업상 이용 가능성]
본 발명의 도전성 금속 산화막 및 반도체 소자는, 반도체(예를 들어 화합물 반도체 전자 디바이스 등), 전자 부품·전기 기기 부품, 광학·전자 사진 관련 장치, 공업 부재 등 모든 분야에 사용할 수 있으나, 특히, 파워 디바이스에 유용하다.
101 반도체층
101a 제1 반도체층
101b 제2 반도체층
102 오믹 전극
102a 금속 산화물층(도전성 금속 산화막)
102b 금속층
102c 금속층
103 쇼트키 전극
103a 금속층
103b 금속층
103c 금속층
104 절연체막
108 다공질층
109 기판
110 결정 성장용 기판
170 전원 시스템
171 전원 장치
172 전원 장치
173 제어 회로
180 시스템 장치
181 전자 회로
182 전원 시스템
192 인버터
193 트랜스
194 정류 MOSFET
195 DCL
196 PWM 제어 회로
197 전압 비교기
201 양면 냉각형 파워 카드
202 냉매 튜브
203 스페이서
208 절연판(절연 스페이서)
209 봉지 수지부
221 격벽
222 유로
301a 반도체칩
302b 금속 전열판(돌출 단자부)
303 히트 싱크 및 전극
303b 금속 전열판(돌출 단자부)
304 땜납층
305 제어 전극 단자
308 본딩 와이어
500 반도체 소자
501 땜납
502 리드 프레임, 회로 기판 또는 방열 기판

Claims (18)

  1. 금속 산화물을 주성분으로서 포함하는 도전성 금속 산화막으로서, 상기 금속 산화물이 주기율표 제4족에서 선택되는 제1 금속 및 주기율표 제13족에서 선택되는 제2 금속을 적어도 포함하는 것을 특징으로 하는 도전성 금속 산화막.
  2. 제1항에 있어서,
    상기 제1 금속이 티탄, 지르코늄 및 하프늄에서 선택되는 적어도 1종의 금속인 도전성 금속 산화막.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속이 티탄인 도전성 금속 산화막.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 금속이 알루미늄, 갈륨 및 인듐에서 선택되는 적어도 1종의 금속인 도전성 금속 산화막.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 금속이 갈륨인 도전성 금속 산화막.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속 산화물이 결정성 금속 산화물인 도전성 금속 산화막.
  7. 제6항에 있어서,
    상기 금속 산화물이 커런덤 구조를 갖는 도전성 금속 산화막.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 도전성 금속 산화막을 적어도 구비하는 반도체 소자.
  9. 반도체층과 전극을 적어도 구비하는 반도체 소자로서, 상기 전극이 제1항 내지 제7항 중 어느 한 항에 기재된 도전성 금속 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 반도체층이 결정성 산화물 반도체를 주성분으로서 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 결정성 산화물 반도체가 커런덤 구조를 갖는 반도체 소자.
  12. 제10항 또는 제11항에 있어서,
    상기 결정성 산화물 반도체가 알루미늄, 갈륨 및 인듐에서 선택되는 적어도 1종의 금속을 포함하는 반도체 소자.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    종형 디바이스인, 반도체 소자.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    파워 디바이스인 반도체 소자.
  15. 적어도 반도체 소자가 리드 프레임, 회로 기판 또는 방열 기판과 접합 부재에 의해 접합되어 구성되는 반도체 장치로서, 상기 반도체 소자가 제8항 내지 제14항 중 어느 한 항에 기재된 반도체 소자인 반도체 장치.
  16. 제15항에 있어서,
    파워 모듈, 인버터 또는 컨버터인 반도체 장치.
  17. 제15항 또는 제16항에 있어서,
    파워 카드인 반도체 장치.
  18. 반도체 소자 또는 반도체 장치를 구비하는 반도체 시스템으로서, 상기 반도체 소자가 제8항 내지 제14항 중 어느 한 항에 기재된 반도체 소자이고, 상기 반도체 장치가 제15항 내지 제17항 중 어느 한 항에 기재된 반도체 장치인 것을 특징으로 하는 반도체 시스템.
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