KR20220113146A - 호스트 및 이에 연결되는 메모리 시스템의 동작 방법 - Google Patents

호스트 및 이에 연결되는 메모리 시스템의 동작 방법 Download PDF

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KR20220113146A
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김정현
류병우
손민수
이나영
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Abstract

본 기술은 저널 영역 및 데이터 영역을 포함하는 메모리 시스템과 통신하는 호스트의 동작 방법을 제공한다. 상기 호스트의 동작 방법은 상기 메모리 시스템에 저장된 올드 데이터의 업데이트를 결정하는 단계, 상기 올드 데이터의 업데이트를 위한 메타 저널 데이터 및 저널 데이터를 상기 저널 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계 및 상기 메모리 시스템으로부터 수신되는 상기 메타 저널 데이터 및 상기 저널 데이터의 기입 완료에 응답하여, 상기 저널 데이터에 대응하는 신규 데이터를 상기 데이터 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계를 포함한다. 상기 메타 저널 데이터 및 상기 저널 데이터는 동일한 기입 트랜잭션을 나타내는 데스크립터 ID를 각각 포함한다.

Description

호스트 및 이에 연결되는 메모리 시스템의 동작 방법 {OPERATING METHOD OF HOST AND MEMORY SYSTEM COUPLED THERETO}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 호스트 및 이에 연결되는 메모리 시스템의 동작 방법에 관한 것이다.
호스트는 메모리 시스템과 통신하며, 메모리 시스템의 동작을 제어할 수 있다. 메모리 시스템은 반도체 메모리 장치 및 컨트롤러를 포함할 수 있다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 메모리 시스템의 기입 속도를 향상시킬 수 있는 호스트 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라, 저널 영역 및 데이터 영역을 포함하는 메모리 시스템과 통신하는 호스트의 동작 방법은 상기 메모리 시스템에 저장된 올드 데이터의 업데이트를 결정하는 단계, 상기 올드 데이터의 업데이트를 위한 메타 저널 데이터 및 저널 데이터를 상기 저널 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계 및 상기 메모리 시스템으로부터 수신되는 상기 메타 저널 데이터 및 상기 저널 데이터의 기입 완료에 응답하여, 상기 저널 데이터에 대응하는 신규 데이터를 상기 데이터 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계를 포함한다. 상기 메타 저널 데이터 및 상기 저널 데이터는 동일한 기입 트랜잭션을 나타내는 데스크립터 ID를 각각 포함한다.
일 실시 예에서, 상기 호스트의 동작 방법은, 상기 메모리 시스템으로부터 수신되는 상기 신규 데이터의 기입 완료에 응답하여, 상기 데이터 영역에 저장되어 있는 상기 올드 데이터를 무효화하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 호스트의 동작 방법은, 상기 메모리 시스템의 서든-파워 오프를 검출하는 단계, 상기 저널 영역에 저장되어 있는 메타 저널 데이터 및 저널 데이터를 리드하는 단계 및 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계에서는, 상기 메타 저널 데이터의 데스크립터 ID와 상기 저널 데이터의 데스크립터 ID를 비교하고, 상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 일치하는 경우, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어할 수 있다.
본 발명의 다른 실시 예에 따라, 저널 영역 및 데이터 영역을 포함하는 메모리 시스템과 통신하는 호스트의 동작 방법은 상기 메모리 시스템의 서든-파워 오프를 검출하는 단계, 상기 저널 영역에 저장되어 있는 메타 저널 데이터 및 저널 데이터를 리드하는 단계 및 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계를 포함한다. 상기 메타 저널 데이터 및 상기 저널 데이터 각각은 해당 데이터가 포함되는 트랜잭션을 식별하는 데스크립터 ID를 포함한다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치하는지 여부를 판단하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치한다는 결정에 응답하여, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치하지 않는다는 결정에 응답하여, 상기 저널 영역의 상기 메타 저널 데이터 및 상기 저널 데이터를 삭제 또는 무효화하도록 상기 메모리 시스템을 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 저널 데이터는 제1 페이지 데이터 및 제2 페이지 데이터를 포함하고, 상기 제1 페이지 데이터는 제1 부분 데이터 및 제1 패리티 데이터를 포함하며, 상기 제2 페이지 데이터는 제2 부분 데이터 및 제2 패리티 데이터를 포함할 수 있다. 상기 제1 패리티 데이터는 상기 제1 부분 데이터에 기초하여 생성되고, 상기 제2 패리티 데이터는 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여 생성될 수 있다. 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 저널 데이터의 패리티 체크가 패스되었는지 여부를 판단하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 저널 데이터의 패리티 체크가 패스되었다는 결정에 응답하여, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는, 상기 저널 데이터의 패리티 체크가 패스되지 않았다는 결정에 응답하여, 상기 저널 영역의 상기 메타 저널 데이터 및 상기 저널 데이터를 삭제 또는 무효화하도록 상기 메모리 시스템을 제어하는 단계를 더 포함할 수 있다.
본 발명의 또다른 실시 예에 따라, 저널 영역 및 데이터 영역을 포함하는, 메모리 시스템의 동작 방법은, 호스트로부터 기입 데이터 및 이에 대응하는 기입 커맨드를 수신하는 단계 및 상기 기입 데이터에 기초하여 생성되는 저널 데이터를 상기 저널 영역에 기입하는 단계를 포함한다. 상기 기입 데이터는 제1 내지 제N 부분 데이터를 포함하고, 상기 저널 데이터는 제1 내지 제N 페이지 데이터를 포함한다. 상기 제1 내지 제N 페이지 데이터 중 제i 페이지 데이터는 상기 제1 내지 제N 부분 데이터 중 제i 부분 데이터 및 제1 내지 제N 패리티 데이터 중 제i 패리티 데이터를 포함한다. 상기 제i 패리티 데이터는, 상기 제1 내지 제(i-1) 부분 데이터 중 적어도 하나 및 상기 제i 부분 데이터에 기초하여 생성된다. 여기에서, 상기 N은 1보다 큰 자연수이고, 상기 i는 1보다 크거나 같고 상기 N보다 작거나 같은 자연수이다.
일 실시 예에서, 상기 제i 패리티 데이터는, 상기 제1 내지 제(i-1) 부분 데이터 중 적어도 하나 및 상기 제i 부분 데이터에 대한 순환 중복 검사 방식에 의해 생성될 수 있다.
일 실시 예에서, 상기 제i 패리티 데이터는, 상기 제1 내지 제i 부분 데이터에 기초하여 생성될 수 있다.
일 실시 예에서, 상기 제i 패리티 데이터는, 상기 제1 내지 제i 부분 데이터에 대한 순환 중복 검사 방식에 의해 생성되는 패리티 데이터를 포함할 수 있다.
본 기술은 메모리 시스템의 기입 속도를 향상시킬 수 있는 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 호스트 및 이와 통신하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 2의 메모리 셀 어레이에 포함되는 저널 영역 및 데이터 영역을 나타내는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 9a, 도 9b 및 도 9c는 도 8에 따른 호스트의 동작 방법을 설명하기 위한 도면이다.
도 10a, 도 10b 및 도 10c는 도 8에 도시된 방법에 의해 저널 영역 또는 데이터 영역에 기입되는 데이터의 구조를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 12a 및 도 12b는 도 11에 따른 호스트의 동작 방법을 설명하기 위한 도면이다.
도 13a, 도 13b 및 도 13c는 도 11에 도시된 방법에 의해 저널 영역 또는 데이터 영역에 기입되는 데이터의 구조를 설명하기 위한 도면이다.
도 14는 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 15a 및 도 15b는 도 14에 도시된 방법에 따라 서든-파워 오프 발생 후 저널 영역의 데이터를 데이터 영역에 기입하는 방법을 설명하기 위한 도면이다.
도 16a 및 도 16b는 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 17a 및 도 17b는 도 16a에 도시된 방법에 따라 서든-파워 오프 발생 후 저널 영역의 데이터를 데이터 영역에 기입하는 방법을 설명하기 위한 도면이다.
도 18은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 19는 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 호스트 및 이와 통신하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
호스트(300)는 메모리 시스템(1000)의 동작을 제어할 수 있다. 일 예로서, 호스트(300)는 기입 커맨드와 데이터를 메모리 시스템(1000)으로 전달할 수 있다. 메모리 시스템(1000)은 수신한 기입 커맨드에 기초하여, 데이터를 반도체 메모리 장치(100)에 저장할 수 있다. 다른 예로서, 호스트(300)는 리드 커맨드를 메모리 시스템(1000)으로 전달할 수 있다. 메모리 시스템(1000)은 수신한 리드 커맨드에 기초하여, 반도체 메모리 장치(100)에 저장된 데이터를 리드할 수 있다. 또한, 메모리 시스템(1000)은 리드된 데이터를 호스트(300)로 전달할 수 있다.
도 2는 도 1의 메모리 시스템에 포함된 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 2의 메모리 셀 어레이에 포함되는 저널 영역 및 데이터 영역을 나타내는 도면이다.
도 7을 참조하면, 도 2에 도시된 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 저널 영역과 데이터 영역으로 구분될 수 있다. 일 실시예에서, 호스트(300)의 파일 시스템은 메모리 시스템(1000)의 데이터 저장 영역을 저널 영역과 데이터 영역으로 구분할 수 있다.
본 발명의 실시 예들에 따른 호스트(300)는 메모리 시스템(1000)을 저널링(journaling) 기법에 기초하여 구동시킬 수 있다. 저널링 기법 또는 저널링 파일 시스템에서는, 저널이라는 영역을 예비해 놓은 다음에, 특정한 기입 작업이 발생되면 데이터나 메타 데이터를 메모리 시스템(1000) 내의 저장하고자 하는 논리 블록 주소 위치에 바로 저장하지 않고, 먼저 저널 영역에 저장한다. 하나의 기입 작업에 연관된 모든 데이터와 메타 데이터를 저널 영역에 몰아서 저장해두고, 이 데이터와 메타 데이터의 스트림을 트랜잭션(transaction)이라는 단위로 묶어 둔다. 이러한 식으로, 몇 개의 트랜잭션을 저널 영역에 기입한 후, 백그라운드 작업을 통해 완벽하게 저널 영역에 쓰여진 특정 트랜잭션을 스토리지 장치의 저장하고자 하는 위치(즉, 데이터 영역의 최종 위치)에 기입한다. 데이터 영역에도 모두 잘 저장되었다면, 다음 기입 작업이 필요로 하는 저널 영역의 공간을 위해 그 트랜잭션을 저널 영역에서 삭제한다.
상기와 같은 저널링 기법을 이용하는 경우에, 메모리 시스템으로 공급되는 전원이 갑자기 차단되는 상황, 즉 서든-파워 오프(sudden-power off; SPO)가 발생하는 경우에도 메모리 시스템(1000)의 데이터 일관성(consistency)을 유지할 수 있다. 예를 들어, 기입 작업 도중에 SPO에 의해 작업이 중단되었다면, 그 결과가 각각 데이터 영역과 저널 영역에 남아 있을 것이다. 데이터 영역에 쓰여지다가 중단된 작업은, 호스트(300)의 파일 시스템에 의하면, 분명 저널 영역에 완벽하게 써진 트랜잭션 형태로 존재하는 작업일 수 있다. 메모리 시스템(1000)에 다시 전원이 공급되는 경우, 컨트롤러(200)는 저널 영역을 스캔함으로써, 빠른 시간에 중단된 기입 작업을 완료할 수 있다. 한편, 저널 영역에 저장하다가 중단된 작업도 있을 수 있다. 이 경우, 불완전한 트랜잭션이 저널 영역에 저장되다가 중단된 형태로 남아 있을 것이다. 메모리 시스템(1000)에 전원이 다시 공급될 때 이러한 트랜잭션은 무시함으로써, 파일 시스템에 일관성을 가져올 수 있다. 다시 말하면, 전원 장애 시에 나타날 수 있는 모든 케이스에 대해 회복 혹은 일관성을 해치지 않도록 무시하는 방법을 취함으로써, 일관성을 유지할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 호스트(300)의 동작 방법은 메모리 시스템(1000)에 저장된 데이터의 업데이트를 결정하는 단계(S110), 데이터 업데이트를 위한 메타 저널 데이터 및 저널 데이터를 메모리 시스템(1000)의 저널 영역에 기입하기 위한 기입 커맨드를 메모리 시스템으로 전달하는 단계(S130), 플러시 커맨드를 메모리 시스템으로 전달하는 단계(S140), 저널 데이터의 기입 완료에 응답하여, 커밋 데이터를 저널 영역에 기입하기 위한 기입 커맨드를 메모리 시스템으로 전달하는 단계(S150), 플러시 커맨드를 메모리 시스템으로 전달하는 단계(S160), 및 커밋 데이터의 기입 완료에 응답하여, 저널 데이터에 대응하는 기입 데이터를 데이터 영역에 기입하기 위한 기입 커맨드를 메모리 시스템으로 전달하는 단계(S170)를 포함한다.
도 8에 도시된 실시 예에 따르면, 단계(S130) 및 단계(S140)에 의해 저널 데이터 및 이에 대응하는 메타 저널 데이터가 저널 영역에 기입된다. 즉, 플러시 커맨드를 메모리 시스템에 전달하는 단계(S140)가 수행됨에 따라, 메모리 시스템은 메타 저널 데이터 및 저널 데이터를 저널 영역에 실제로 기입하기 시작할 것이다. 메타 저널 데이터 및 저널 데이터가 저널 영역에 기입되는 동작이 완료된 후에, 단계(S150) 및 단계(S160)에 의해 커밋 데이터가 저널 영역에 기입된다. 즉, 플러시 커맨드를 메모리 시스템에 전달하는 단계(S160)가 수행됨에 따라, 메모리 시스템은 커밋 데이터를 저널 영역에 실제로 기입하기 시작할 것이다. 커밋 데이터가 저널 영역에 기입되는 동작이 완료된 후에 데이터 영역에 기입 데이터가 기입된다. 기입 데이터는 저널 데이터와 실질적으로 동일한 데이터일 수 있다.
따라서, 데이터 영역에 기입 데이터를 기입하는 과정에서 SPO가 발생한 경우, 메모리 시스템이 SPO로부터 복구되는 경우 저널 영역에 기입되어 있는 커밋 데이터를 확인하여, 저널 영역에 기입되어 있는 저널 데이터를 기입 데이터로서 데이터 영역에 기입하는 방식으로 기입 동작을 복구할 수 있다.
만약 커밋 데이터를 저널 영역에 기입하는 동작이 완료되기 이전에 SPO가 발생하는 경우, 메모리 시스템이 SPO로부터 복구되는 경우 저널 영역에 불완전하게 기입되어 있는 커밋 데이터를 확인하거나, 또는 저널 영역에 커밋 데이터가 기입되어 있지 않음을 확인할 수 있다. 이 경우 저널 영역에 기입되어 있는 저널 데이터는 무시하며, 해당 트랜잭션은 호스트(300)의 제어에 의해 다시 수행될 수 있다.
도 9a, 도 9b 및 도 9c는 도 8에 따른 호스트의 동작 방법을 설명하기 위한 도면이다.
도 9a를 참조하면, 메모리 셀 어레이(110)의 데이터 영역에는 올드 데이터(DATA_O)가 저장되어 있다. 도 8에 도시된 바와 같이, 호스트(300)는 메모리 시스템(1000) 내 메모리 셀 어레이(110)에 저장된 올드 데이터(DATA_O)의 업데이트를 결정할 수 있다(S110).
단계(S110)의 결정에 따라, 호스트(300)는 메모리 시스템(1000)의 컨트롤러(200)로 메타 저널 데이터(JMDATA), 저널 데이터(JDATA) 및 기입 커맨드(WCMD)를 전달한다(S130). 이후, 도 9a에는 도시되어 있지 않으나, 호스트(300)는 플러시 커맨드를 메모리 시스템(1000)의 컨트롤러(200)로 전달할 것이다(S140). 컨트롤러(200)는 수신된 기입 커맨드(WCMD) 및 플러시 커맨드에 응답하여, 수신된 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)에 기초하여 생성된 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 메모리 셀 어레이(110)의 저널 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 이때, 컨트롤러(200)는 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)에 각각 패리티를 부가한 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 저널 영역에 프로그램할 것이다.
도 9a 및 도 9b에는 도시되어 있지 않으나, 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')가 저널 영역에 기입 완료되는 경우, 컨트롤러(200)는 컴플리션 메시지를 호스트(300)로 전달할 수 있다. 도 9b를 참조하면, 상기 컴플리션 메시지에 응답하여, 호스트(300)는 메모리 시스템(1000)의 컨트롤러(200)로 커밋 데이터(COMMIT) 및 기입 커맨드(WCMD)를 전달한다(S150). 이후, 도 9b에는 도시되어 있지 않으나, 호스트(300)는 플러시 커맨드를 메모리 시스템(1000)의 컨트롤러(200)로 전달할 것이다(S160). 기입 커맨드(WCMD) 및 플러시 커맨드에 응답하여, 컨트롤러(200)는 수신한 커밋 데이터(COMMIT)에 기초하여 생성된 커밋 데이터(COMMIT')를 메모리 셀 어레이(110)의 저널 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 이때, 컨트롤러(200)는 커밋 데이터(COMMIT)에 패리티를 부가한 커밋 데이터(COMMIT')를 저널 영역에 프로그램할 것이다.
도 9c에는 도시되어 있지 않으나, 커밋 데이터(COMMIT')가 저널 영역에 기입 완료되는 경우, 컨트롤러(200)는 컴플리션 메시지를 호스트(300)로 전달할 수 있다. 도 9c를 참조하면, 상기 컴플리션 메시지에 응답하여, 호스트(300)는 메모리 시스템(1000)의 컨트롤러(200)로 기입 데이터(DATA) 및 기입 커맨드(WCMD)를 전달할 수 있다(S170). 기입 데이터(DATA)는 저널 데이터(JDATA)와 실질적으로 동일한 데이터일 수 있다. 컨트롤러(200)는 호스트(300)로부터 수신된 기입 데이터(DATA)를 신규 데이터(DATA_N)로서 데이터 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 여기에서, 데이터 영역에 저장되는 신규 데이터(DATA_N)는 저널 영역에 저장되어 있는 저널 데이터(JDATA')와 실질적으로 동일한 데이터일 수 있다. 신규 데이터(DATA_N)가 데이터 영역에 저장됨에 따라 올드 데이터(DATA_O)는 무효화될 수 있다. 이에 따라 데이터의 업데이트 동작이 완료된다.
도 10a, 도 10b 및 도 10c는 도 8에 도시된 방법에 의해 저널 영역 또는 데이터 영역에 기입되는 데이터의 구조를 설명하기 위한 도면이다.
도 10a를 참조하면, 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)가 도시되어 있다. 보다 구체적으로, 도 10a에는 하나의 트랜잭션에 포함된 저널 데이터(JDATA)가 복수의 부분 데이터들(PD1~PD4)을 포함하는 예시가 도시되어 있다. 즉, 도 10a에 도시된 부분 데이터들(PD1~PD4)은 도 9a 내지 도 9c에 도시된 저널 데이터(JDATA) 또는 기입 데이터(DATA)에 포함될 수 있다.
도 10a에 도시된 바와 같이, 각각의 부분 데이터들(PD1~PD4)은 대응하는 유저 데이터들(UD1~UD4) 및 메타 데이터들(MD1~MD4)을 포함할 수 있다. 유저 데이터들(UD1~UD4)은 올드 데이터를 업데이트하기 위한 데이터일 수 있다. 제1 부분 데이터(PD1)는 제1 유저 데이터(UD1) 및 제1 메타 데이터(MD1)를 포함하고, 제2 부분 데이터(PD2)는 제2 유저 데이터(UD2) 및 제2 메타 데이터(MD2)를 포함한다. 한편, 제3 부분 데이터(PD3)는 제3 유저 데이터(UD3) 및 제3 메타 데이터(MD3)를 포함하고, 제4 부분 데이터(PD4)는 제4 유저 데이터(UD4) 및 제4 메타 데이터(MD4)를 포함한다.
도 10b를 참조하여 후술하는 바와 같이, 컨트롤러(200)는 부분 데이터들(PD1~PD4) 각각에 대응하는 패리티 데이터들(PT1~PT4)을 생성하고, 이들을 포함하는 페이지 데이터들(PG1~PG4)을 저널 데이터(JDATA')로서 메모리 셀 어레이(110)의 저널 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어한다.
도 10a에 도시된 바와 같이, 저널 메타 데이터(JMDATA)는 제1 내지 제4 부분 데이터(PD1~PD4)에 대한 정보를 포함할 수 있다. 예를 들어, 저널 메타 데이터(JMDATA)는 저널 데이터(JDATA)가 네 개의 부분 데이터(PD1~PD4)로 구분된다는 정보를 포함할 수 있다. 또한, 저널 메타 데이터(JMDATA)는 저널 데이터가 포함되는 트랜잭션을 구분할 수 있는 데스크립터 ID를 포함할 수 있다.
한편, 제1 내지 제4 부분 데이터(PD1~PD4)에 각각 포함되는 메타 데이터들(MD1~MD4) 또한 이들이 포함되는 트랜잭션을 구분할 수 있는 데스크립터 ID를 포함할 수 있다. 이에 따라, 메타 저널 데이터(JMDATA), 제1 내지 제4 메타 데이터들(MD1~MD4)은 동일한 데스크립터 ID를 포함할 수 있다.
도 10b를 참조하면, 제1 패리티 데이터(PT1)는 제1 부분 데이터(PD1)에 의해 생성되고, 제2 패리티 데이터(PT2)는 제2 부분 데이터(PD2)에 의해 생성된다. 또한, 제3 패리티 데이터(PT3)는 제3 부분 데이터(PD3)에 의해 생성되고, 제4 패리티 데이터(PT4)는 제4 부분 데이터(PD4)에 의해 생성된다. 즉, 제1 내지 제4 패리티 데이터(PT1~PT4)는 각각 대응하는 부분 데이터(PD1~PD4)에 기초하여 생성될 수 있다.
일 예시로서, 상기 패리티 데이터(PT1~PT4)는 순환 중복 검사(cyclic redundancy check; CRC) 방식에 의해 생성될 수 있다. 다만 이는 예시적인 것으로서, 다른 다양한 방식에 의해 패리티 데이터(PT1~PT4)가 생성될 수 있다.
도 10c를 참조하면, 도 10b에 의해 설명한 패리티 데이터를 포함하는 저널 데이터(JDATA')가 도시되어 있다. 즉, 제1 부분 데이터(PD1)에 제1 패리티 데이터(PT1)를 부가하여 제1 페이지 데이터(PG1)가 생성될 수 있고, 제2 부분 데이터(PD2)에 제2 패리티 데이터(PT2)를 부가하여 제2 페이지 데이터(PG2)가 생성될 수 있다. 또한, 제3 부분 데이터(PD3)에 제3 패리티 데이터(PT3)를 부가하여 제3 페이지 데이터(PG3)가 생성될 수 있고, 제4 부분 데이터(PD4)에 제4 패리티 데이터(PT4)를 부가하여 제4 페이지 데이터(PG4)가 생성될 수 있다. 제1 내지 제4 페이지 데이터(PG1~PG4)는 저널 데이터(JDATA')를 구성할 수 있다.
한편, 저널 메타 데이터(JMDATA)에 기초하여 패리티 데이터(PTM)가 생성될 수 있다. 저널 메타 데이터(JMDATA)에 패리티 데이터(PTM)를 부가하여 저널 페타 데이터(JMDATA')가 생성될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 본 발명의 다른 실시 예에 따른 호스트(300)의 동작 방법은 메모리 시스템(1000)에 저장된 데이터의 업데이트를 결정하는 단계(S115), 데이터 업데이트를 위한 메타 저널 데이터 및 저널 데이터를 메모리 시스템(1000)의 저널 영역에 기입하기 위한 기입 커맨드를 메모리 시스템으로 전달하는 단계(S135), 플러시 커맨드를 메모리 시스템으로 전달하는 단계(S145), 및 메타 저널 데이터 및 저널 데이터의 기입 완료에 응답하여, 저널 데이터에 대응하는 기입 데이터를 데이터 영역에 기입하기 위한 기입 커맨드를 메모리 시스템으로 전달하는 단계(S175)를 포함한다.
도 11에 도시된 실시 예에 따르면, 도 8에 도시된 실시 예와는 달리 커밋 데이터를 메모리 시스템(1000)으로 전달하는 단계(S150)가 수행되지 않는다. 다만, 트랜잭션이 완료될 수 있는지 여부를 판단하는 커밋 데이터의 역할을 대체하기 위해, 저널 데이터를 저널 영역에 기입할 때(S135), 패리티 데이터를 생성하는 방식을 도 10b에 도시된 것과 다른 방식으로 수행할 수 있다. 단계(S135)에서 패리티 데이터를 생성하는 구체적인 방식에 대해서는 도 13a, 도 13b 및 도 13c를 참조하여 후술하기로 한다.
도 12a 및 도 12b는 도 11에 따른 호스트의 동작 방법을 설명하기 위한 도면이다.
도 12a를 참조하면, 메모리 셀 어레이(110)의 데이터 영역에는 올드 데이터(DATA_O)가 저장되어 있다. 도 11에 도시된 바와 같이, 호스트(300)는 메모리 시스템(1000) 내 메모리 셀 어레이(110)에 저장된 올드 데이터(DATA_O)의 업데이트를 결정할 수 있다(S115).
단계(S115)의 결정에 따라, 호스트(300)는 메모리 시스템(1000)의 컨트롤러(200)로 메타 저널 데이터(JMDATA), 저널 데이터(JDATA) 및 기입 커맨드(WCMD)를 전달한다(S135). 이후, 도 12a에는 도시되어 있지 않으나, 호스트(300)는 플러시 커맨드를 메모리 시스템(1000)의 컨트롤러(200)로 전달할 것이다(S145). 컨트롤러(200)는 수신된 기입 커맨드(WCMD) 및 플러시 커맨드에 응답하여, 수신된 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)에 기초하여 생성된 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 메모리 셀 어레이(110)의 저널 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
도 12a 및 도 12b에는 도시되어 있지 않으나, 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')가 저널 영역에 기입 완료되는 경우, 컨트롤러(200)는 컴플리션 메시지를 호스트(300)로 전달할 수 있다. 도 12b를 참조하면, 상기 컴플리션 메시지에 응답하여, 호스트(300)는 메모리 시스템(1000)의 컨트롤러(200)로 기입 데이터(DATA) 및 기입 커맨드(WCMD)를 전달할 수 있다(S175). 기입 데이터(DATA)는 저널 데이터(JDATA)와 실질적으로 동일한 데이터일 수 있다. 컨트롤러(200)는 호스트(300)로부터 수신된 기입 데이터(DATA)를 신규 데이터(DATA_N)로서 데이터 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 여기에서, 데이터 영역에 프로그램되는 데이터는 저널 영역에 저장되어 있는 저널 데이터(JDATA')와 실질적으로 동일한 데이터일 수 있다. 신규 데이터(DATA_N)가 데이터 영역에 저장됨에 따라 올드 데이터(DATA_O)는 무효화될 수 있다. 이에 따라 데이터의 업데이트 동작이 완료된다.
도 12a 및 도 12b를 도 9a 내지 도 9c와 비교하여 보면, 도 9b에 도시된 커밋 데이터를 기입하기 위한 동작이 도 12a 및 도 12b에 도시된 방법에서는 수행되지 않음을 알 수 있다. 이에 따라, 메모리 시스템의 기입 속도가 향상될 수 있다.
도 13a, 도 13b 및 도 13c는 도 11에 도시된 방법에 의해 저널 영역 또는 데이터 영역에 기입되는 데이터의 구조를 설명하기 위한 도면이다.
도 13a를 참조하면, 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)가 도시되어 있다. 보다 구체적으로, 도 13a에는 하나의 트랜잭션에 포함된 데이터가 복수의 페이지 부분 데이터들(PD1~PD4)을 포함하는 예시가 도시되어 있다. 즉, 도 13a에 도시된 부분 데이터들(PD1~PD4)은 도 12a 내지 도 12b에서 저널 데이터(JDATA) 또는 기입 데이터(DATA)에 포함될 수 있다.
도 13a에 도시된 바와 같이, 각각의 부분 데이터들(PD1~PD4)은 대응하는 유저 데이터들(UD1~UD4) 및 메타 데이터들(MD1~MD4)을 포함할 수 있다. 유저 데이터들(UD1~UD4)은 올드 데이터를 업데이트하기 위한 데이터일 수 있다. 제1 부분 데이터(PD1)는 제1 유저 데이터(UD1) 및 제1 메타 데이터(MD1)를 포함하고, 제2 부분 데이터(PD2)는 제2 유저 데이터(UD2) 및 제2 메타 데이터(MD2)를 포함한다. 한편, 제3 부분 데이터(PD3)는 제3 유저 데이터(UD3) 및 제3 메타 데이터(MD3)를 포함하고, 제4 부분 데이터(PD4)는 제4 유저 데이터(UD4) 및 제4 메타 데이터(MD4)를 포함한다.
도 13b를 참조하여 후술하는 바와 같이, 컨트롤러(200)는 부분 데이터들(PD1~PD4) 각각에 대응하는 패리티 데이터들(PT1~PT4)을 생성하고, 이들을 포함하는 페이지 데이터들(PG1~PG4)을 저널 데이터(JDATA')로서 메모리 셀 어레이(110)의 저널 영역에 프로그램하도록, 반도체 메모리 장치(100)를 제어한다.
한편, 제1 내지 제4 부분 데이터(PD1~PD4)에 각각 포함되는 메타 데이터들(MD1~MD4) 또한 이들이 포함되는 트랜잭션을 구분할 수 있는 데스크립터 ID를 포함할 수 있다. 이에 따라, 메타 저널 데이터(JMDATA), 제1 내지 제4 메타 데이터들(MD1~MD4)은 동일한 데스크립터 ID를 포함할 수 있다.
도 13b를 참조하면, 제1 패리티 데이터(PT1')는 제1 부분 데이터(PD1)에 의해 생성될 수 있다. 제2 패리티 데이터(PT2')는 제1 부분 데이터(PD1) 및 제2 부분 데이터(PD2)에 의해 생성될 수 있다. 또한, 제3 패리티 데이터(PT3')는 제1 내지 제3 부분 데이터(PD1~PD3)에 의해 생성될 수 있다. 마지막으로, 제4 패리티 데이터(PT4')는 제1 내지 제4 부분 데이터(PD1~PD4)에 의해 생성될 수 있다. 즉, 각각의 페이지 데이터들(PG1~PG4)에 포함되는 패리티 데이터들(PT1'~PT4')은 대응하는 부분 데이터들(PD1~PD4) 및 그 이전의 부분 데이터들에 누적적으로 기초하여 생성된다.
도 13c를 참조하면, 도 13b에 의해 설명한 패리티 데이터를 포함하는 저널 데이터(JDATA')가 도시되어 있다. 즉, 제1 부분 데이터(PD1)에 제1 패리티 데이터(PT1')를 부가하여 제1 페이지 데이터(PG1)가 생성될 수 있고, 제2 부분 데이터(PD2)에 제2 패리티 데이터(PT2')를 부가하여 제2 페이지 데이터(PG2)가 생성될 수 있다. 또한, 제3 부분 데이터(PD3)에 제3 패리티 데이터(PT3')를 부가하여 제3 페이지 데이터(PG3)가 생성될 수 있고, 제4 부분 데이터(PD4)에 제4 패리티 데이터(PT4')를 부가하여 제4 페이지 데이터(PG4)가 생성될 수 있다. 제1 내지 제4 페이지 데이터(PG1~PG4)는 저널 데이터(JDATA')를 구성할 수 있다.
도 10b와 도 13b를 함께 참조하면, 도 10b에 따라 생성되는 패리티 데이터들(PT1~PT4)은 대응하는 부분 데이터들(PD1~PD4)에만 기초하여 생성된다. 그러나, 도 13b에 따라 생성되는 패리티 데이터들(PT1'~PT4')은 대응하는 부분 데이터들(PD1~PD4) 및 그 이전의 부분 데이터들에 누적적으로 기초하여 생성된다. 이에 따라, 컨트롤러(200)가 페이지 데이터들(PG1~PG4) 중 어느 하나를 리드하는 경우, 이전의 페이지 데이터들을 모두 참조하여 패리티 체크 동작을 수행하게 된다. 예를 들어, 컨트롤러(200)가 제1 페이지 데이터(PG1)를 수신하는 경우, 제1 부분 데이터(PD1) 및 제1 패리티 데이터(PT1')에 기초하여 패리티 체크 동작을 수행할 수 있다. 그러나, 컨트롤러(200)가 제3 페이지 데이터(PD3)를 수신하는 경우, 제1 내지 제3 부분 데이터(PD1~PD3) 및 제3 패리티 데이터(PT3')에 기초하여 패리티 체크 동작을 수행할 수 있다. 이를 이용하면, 저널 영역의 커밋 데이터 없이도 트랜잭션의 완료 여부를 판단할 수 있다. 이하에서는 도 14 내지 도 17b를 참조하여 보다 자세히 설명하기로 한다.
도 13b를 참조하면, 패리티 데이터들(PT1'~PT4')은 대응하는 부분 데이터들(PD1~PD4) 및 그 이전의 모든 부분 데이터들에 누적적으로 기초하여 생성되는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들어, 기입 데이터가 제1 내지 제N 부분 데이터를 포함하는 경우를 가정하기로 하자. 이에 각각 대응하는 제1 내지 제N 패리티 데이터 중 제i 패리티 데이터는 제1 내지 제(i-1) 부분 데이터 중 적어도 어느 하나와, 제i 부분 데이터에 기초하여 생성될 수 있다. 예를 들어, 기입 데이터가 제1 내지 제4 부분 데이터를 포함하는 경우, 제1 패리티 데이터는 제1 부분 데이터에 기초하여 생성된다. 한편, 제2 패리티 데이터는 제1 부분 데이터 및 제2 부분 데이터에 기초하여 생성된다. 또한, 제3 패리티 데이터는 제1 부분 데이터 및 제2 부분 데이터 중 적어도 어느 하나와, 제3 부분 데이터에 기초하여 생성될 수 있다. 또한, 제4 패리티 데이터는 제1 부분 데이터 내지 제3 부분 데이터 중 적어도 어느 하나와, 제4 부분 데이터에 기초하여 생성될 수 있다.
도 14는 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법은, 메모리 시스템(1000)의 파워 온 및 서든-파워 오프(Sudden-Power Off; SPO)를 검출하는 단계(S210), 메모리 시스템(1000)의 저널 영역에서 저널 데이터와 커밋 데이터를 리드하는 단계(S230), 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치하는지 여부를 판단하는 단계(S240)를 포함한다.
일 실시 예에서, 데스크립터 ID는 메타 저널 데이터(JMDATA) 및 커밋 데이터(COMMIT)가 속하는 트랜잭션을 식별하기 위한 ID일 수 있다. 예를 들어, 동일한 트랜잭션에 속하는 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)는 동일한 데스크립터 ID를 포함할 수 있다. 이에 따라, 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치하는 경우, 메타 저널 데이터(JMDATA), 저널 데이터(JDATA) 및 커밋 데이터(COMMIT)가 동일한 트랜잭션에 포함되었음을 알 수 있다. 한편, 커밋 데이터(COMMIT)가 기입되어 있으므로, 해당 트랜잭션에 속하는 저널 데이터(JDATA) 또한 SPO 발생 이전에 온전하게 저널 영역에 저장되었음이 보장된다.
이에 따라, 일 실시 예에 따르면, 호스트(300)의 동작 방법은 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치하는 경우(S240: 예), 저널 영역의 저널 데이터(JDATA)를 데이터 영역에 기입하는 단계(S250)를 더 포함한다. 이에 따라 SPO 발생 이전의 데이터 업데이트 동작이 복구될 수 있다.
일 실시 예에 따르면, 호스트(300)의 동작 방법은 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치하지 않는 경우(S240: 아니오), 저널 영역의 저널 데이터(JDATA) 및 커밋 데이터(COMMIT)를 삭제하는 단계(S260)를 더 포함한다. 이에 따라, SPO 발생 이전의 데이터 업데이트 동작은 복구되지 않으며, 데이터 업데이트 동작이 처음부터 다시 시작될 것이다.
단계(S240)에서, 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치한다는 것은 저널 영역에 저장된 저널 데이터(JDATA)가 SPO 직전에 기입된 것으로서, 해당 저널 데이터(JDATA)의 완전성이 보장됨을 의미한다. 따라서, 이 경우, 트랜잭션의 완료를 위해 저널 영역의 저널 데이터(JDATA)를 이용할 수 있다. 이에 따라 단계(S250)로 진행하여 저널 영역의 저널 데이터(JDATA)를 데이터 영역에 기입한다. 이하에서는 도 15a 및 도 15b를 참조하여 단계(S250)를 설명하기로 한다.
도 15a 및 도 15b는 도 14에 도시된 방법에 따라 서든-파워 오프 발생 후 저널 영역의 데이터를 데이터 영역에 기입하는 방법을 설명하기 위한 도면이다. 도 15a를 참조하면, 호스트(300)가 메모리 시스템(1000)의 파워-온 및 SPO의 발생을 검출하고(S210), 이에 응답하여 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 커밋 데이터(COMMIT')를 리드하도록 메모리 시스템(1000)을 제어한다(S230). 보다 구체적으로, 호스트(300)는 메타 저널 데이터(JMDATA') 및 커밋 데이터(COMMIT')를 리드하기 위한 리드 커맨드(RCMD)를 컨트롤러(200)로 전달한다. 컨트롤러(200)는 수신한 리드 커맨드(RCMD)에 응답하여, 저널 영역에 저장된 메타 저널 데이터(JMDATA') 및 커밋 데이터(COMMIT')를 리드하도록 반도체 메모리 장치(100)를 제어한다. 리드된 메타 저널 데이터(JMDATA) 및 커밋 데이터(COMMIT)는 호스트(300)로 전달된다.
호스트(300)는 메모리 시스템(1000)의 리드 동작에 기초하여 수신되는 저널 데이터와 커밋 데이터를 비교한다. 메타 저널 데이터(JMDATA) 및 커밋 데이터(COMMIT)는 해당 데이터가 어느 트랜잭션에 포함되는지를 구별할 수 있는 데스크립터 ID를 포함할 수 있다. 호스트(300)는 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID를 비교한다. 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 일치하는 경우, SPO 직전의 트랜잭션에 의해 저널 영역에 기입된 저널 데이터(JDATA)가 완전함을 알 수 있다. 따라서, 이 경우 호스트(300)는 도 15b에 도시된 바와 같이 저널 영역에 저장된 저널 데이터(JDATA')를 리드하여, 이를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(300)을 제어할 수 있다(S250). 이를 위해, 호스트(300)는 저널 데이터(JDATA')를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(1000)을 제어하기 위한 기입 커맨드(WCMD)를 메모리 시스템(1000)으로 전달할 수 있다.
도 15a 및 도 15b에는 도시되어 있지 않으나, 메타 저널 데이터(JMDATA)와 커밋 데이터(COMMIT)의 데스크립터 ID가 불일치하는 경우(S240: 아니오), 호스트(300)는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA'), 저널 데이터(JDATA') 및 커밋 데이터(COMMIT')를 삭제하도록 메모리 시스템(1000)을 제어할 것이다(S260). 선택적으로, 단계(S260)에서는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA'), 저널 데이터(JDATA') 및 커밋 데이터(COMMIT')를 삭제하는 대신에 이들을 무효화할 수도 있다.
즉, 도 14 내지 도 15b에 도시된 복구 방법은 도 8 내지 도 10c를 참조하여 설명한 저널링 기법에 대응한다. 이하에서는 도 11 내지 도 13c를 참조하여 설명한 저널링 기법에 대응하는 복구 방법을 설명하기로 한다.
도 16a 및 도 16b는 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법을 나타내는 순서도이다.
도 16a를 참조하면, 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법은, 메모리 시스템(1000)의 파워 온 및 서든-파워 오프(Sudden-Power Off; SPO)를 감지하는 단계(S210), 메모리 시스템(1000)의 저널 영역에서 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 리드하는 단계(S235), 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 일치하는지 여부를 판단하는 단계(S245)를 포함한다.
일 실시 예에서, 데스크립터 ID는 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)가 속하는 트랜잭션을 식별하기 위한 ID일 수 있다. 예를 들어, 동일한 트랜잭션에 속하는 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)는 동일한 데스크립터 ID를 포함할 수 있다. 예를 들어, 도 13a의 예시에서, 제1 내지 제4 메타 데이터(MD1~MD4)는 메타 저널 데이터(JMDATA)와 동일한 데이크립터 ID를 포함할 수 있다.
이에 따라, 메타 저널 데이터(JMDATA)와 저널 데이터(JDTATA)의 데스크립터 ID가 일치하는 경우, 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)가 동일한 트랜잭션에 포함되었음을 알 수 있다.
한편, 메타 저널 데이터(JMDATA)는 해당 트랜잭션 내에 포함된 저널 데이터(JDATA)가 몇 개의 부분 데이터를 포함하는지에 대한 정보를 포함할 수 있다. 도 13a의 예시에서, 메타 저널 데이터(JMDATA)는 해당 트랜잭션에 포함된 저널 데이터(JDATA)가 네 개의 부분 데이터들(PD1'~PD4')로 구성된다는 정보를 포함할 수 있다. 이에 따라, 저널 데이터로서 네 개의 부분 데이터들(PD1'~PD4')에 대응하는 네 개의 페이지 데이터들(PD1~PG4)이 에러 없이 리드되고, 해당 부분 데이터들(PD1'~PD4')에 포함된 데스크립터 ID가 메타 저널 데이터(JMDATA)의 데스크립터 ID와 동일한 경우, 해당 트랜잭션에 속하는 저널 데이터(JDATA') 또한 SPO 발생 이전에 온전하게 저널 영역에 저장되었음이 보장된다.
이에 따라, 일 실시 예에 따르면, 호스트(300)의 동작 방법은 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 일치하는 경우(S245: 예), 저널 영역의 저널 데이터(JDATA)를 데이터 영역에 기입하는 단계(S255)를 더 포함한다. 이에 따라 SPO 발생 이전의 데이터 업데이트 동작이 복구될 수 있다.
일 실시 예에 따르면, 호스트(300)의 동작 방법은 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 일치하지 않는 경우(S245: 아니오), 저널 영역의 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하는 단계(S265)를 더 포함한다. 이에 따라, SPO 발생 이전의 데이터 업데이트 동작은 복구되지 않으며, 데이터 업데이트 동작이 처음부터 다시 시작될 것이다.
도 16b를 참조하면, 본 발명의 또다른 실시 예에 따른 호스트의 동작 방법은, 메모리 시스템(1000)의 파워 온 및 서든-파워 오프(Sudden-Power Off; SPO)를 감지하는 단계(S210), 메모리 시스템(1000)의 저널 영역에서 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 리드하는 단계(S235), 저널 데이터의 패리티 체크가 패스되었는지 여부를 판단하는 단계(S247)를 포함한다.
도 16b의 단계(S210) 및 단계(S235)는 도 16a의 단계(S210) 및 단계(S235)와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
도 16b의 실시 예에 따르면, 본 발명의 다른 실시 예에 따른 호스트(300)의 동작 방법은 저널 데이터의 패리티 체크가 패스되는 경우(S247: 예), 저널 영역의 저널 데이터(JDATA')를 데이터 영역에 기입하는 단계(S255)를 더 포함한다. 일 실시 예에 따르면, 호스트(300)의 동작 방법은 저널 데이터의 패리티 체크가 패스되지 않는 경우(S247: 아니오), 저널 영역의 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하는 단계(S265)를 더 포함한다.
단계(S247)에서, 저널 데이터(JDATA')의 패리티 체크가 패스되었다는 것은 저널 영역에 저장된 저널 데이터(JDATA')가 SPO 직전에 기입된 것으로서, 저널 데이터의 트랜잭션 내 완전성이 보장됨을 의미한다. 도 13b를 참조하여 전술한 바와 같이, 이 경우 패리티 체크는 패리티 데이터와 대응하는 부분 데이터 및 이와 동일한 트랜잭션에 포함되는 다른 부분 데이터를 함께 참조하여 수행할 수 있다.
일 실시 예에서, 저널 데이터의 패리티 체크가 패스 되었는지 여부를 판단하는 단계(S247)에서는, 호스트(300)가 저널 영역에 저장된 저널 데이터(JDATA')를 수신하고, 해당 저널 데이터(JDATA')에 대한 패리티 체크 동작을 직접 수행할 수 있다.
다른 실시 예에서, 컨트롤러(200)가 저널 영역에 저장된 저널 데이터(JDATA')를 수신하고, 해당 저널 데이터(JDATA')에 대한 패리티 체크 동작을 수행할 수 있다. 컨트롤러(200)는 패리티 체크 동작의 패스 여부를 호스트(300)로 전달할 수 있고, 이에 따라 호스트(300)는 컨트롤러(200)로부터 수신되는 패리티 체크 동작의 결과에 기초하여, 저널 데이터(JDATA')의 패리티 체크가 패스 되었는지 여부를 판단할 수 있다.
보다 구체적으로, 단계(S235)에서 리드된 저널 데이터(JDATA')는 도 13c에 도시된 제1 내지 제4 페이지 데이터(PG1~PG4)를 포함할 수 있다. 제1 페이지 데이터(PG1)의 패리티 체크 동작은 제1 부분 데이터(PD1) 및 제1 패리티 데이터(PT1')에 기초하여 수행될 수 있다. 제2 페이지 데이터(PG2)의 패리티 체크 동작은 제1 내지 제2 부분 데이터(PD1~PD2) 및 제2 패리티 데이터(PT2')에 기초하여 수행될 수 있다. 제3 페이지 데이터(PG3)의 패리티 체크 동작은 제1 내지 제3 부분 데이터(PD1~PD3) 및 제3 패리티 데이터(PT3')에 기초하여 수행될 수 있다. 제4 페이지 데이터(PG4)의 패리티 체크 동작은 제1 내지 제4 부분 데이터(PD1~PD4) 및 제4 패리티 데이터(PT4')에 기초하여 수행될 수 있다. 제1 내지 제4 페이지 데이터(PG1~PG4)에 대한 패리티 체크 동작의 모두 패스되는 경우, 저널 데이터의 패리티 체크가 패스된 것으로 결정할 수 있다(S247: 예). 제1 내지 제4 페이지 데이터(PG1~PG4) 중 적어도 하나에 대한 패리티 체크 동작이 패스되지 못한 경우, 저널 데이터의 패리티 체크가 패스되지 못한 것으로 결정할 수 있다(S247: 아니오).
도 17a 및 도 17b는 도 16a에 도시된 방법에 따라 서든-파워 오프 발생 후 저널 영역의 데이터를 데이터 영역에 기입하는 방법을 설명하기 위한 도면이다. 도 17a를 참조하면, 호스트(300)가 메모리 시스템(1000)의 SPO의 발생을 검출하고(S210), 이에 응답하여 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 리드하도록 메모리 시스템(1000)을 제어한다(S235). 보다 구체적으로, 호스트(300)는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 리드하기 위한 리드 커맨드(RCMD)를 컨트롤러(200)로 전달한다. 컨트롤러(200)는 수신한 리드 커맨드(RCMD)에 응답하여, 저널 영역에 저장된 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 리드하도록 반도체 메모리 장치(100)를 제어한다. 리드된 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)는 호스트(300)로 전달된다.
일 실시 예에서, 도 16a에 도시된 바와 같이 호스트(300)는 메모리 시스템(1000)의 리드 동작에 기초하여 수신되는 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 일치하는지 여부를 판단한다(S245). 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 일치하는 경우(S245: 예), SPO 직전의 기입 트랜잭션에 의해 저널 영역에 기입된 저널 데이터(JDATA')가 완전함을 알 수 있다. 따라서, 이 경우 호스트(300)는 도 17b에 도시된 바와 같이 저널 영역에 저장된 저널 데이터(JDATA')를 리드하여, 이를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(300)을 제어할 수 있다(S255). 이를 위해, 호스트(300)는 저널 데이터(JDATA)를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(1000)을 제어하기 위한 기입 커맨드(WCMD)를 메모리 시스템(1000)으로 전달할 수 있다.
도 17a 및 도 17b에는 도시되어 있지 않으나, 메타 저널 데이터(JMDATA)와 저널 데이터(JDATA)의 데스크립터 ID가 불일치하는 경우(S245: 아니오), 호스트(300)는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하도록 메모리 시스템(1000)을 제어할 것이다(S265). 선택적으로, 단계(S265)에서는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하는 대신에 이들을 무효화할 수도 있다.
다른 실시 예에서, 호스트(300)는 메모리 시스템(1000)의 리드 동작에 기초하여 수신되는 저널 데이터(JDATA')의 패리티 체크 동작을 수행한다. 저널 데이터(JDATA')의 패리티 체크가 패스된 경우(S247: 예), SPO 직전의 기입 트랜잭션에 의해 저널 영역에 기입된 저널 데이터가 완전함을 알 수 있다. 따라서, 이 경우 호스트(300)는 도 17b에 도시된 바와 같이 저널 영역에 저장된 저널 데이터(JDATA')를 리드하여, 이를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(300)을 제어할 수 있다(S255). 이를 위해, 호스트(300)는 저널 데이터(JDATA')를 신규 데이터(DATA_N)로서 데이터 영역에 저장하도록 메모리 시스템(1000)을 제어하기 위한 기입 커맨드(WCMD)를 메모리 시스템(1000)으로 전달할 수 있다.
도 17a 및 도 17b에는 도시되어 있지 않으나, 저널 데이터(JDATA')의 패리티 체크가 패스되지 않은 경우(S247: 아니오), 호스트(300)는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하도록 메모리 시스템(1000)을 제어할 것이다(S265). 선택적으로, 단계(S265)에서는 저널 영역에 기입되어 있는 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')를 삭제하는 대신에 이들을 무효화할 수도 있다.
도 14에 도시된 호스트(300)의 동작 방법에 의하면, SPO 검출 시 이전의 기입 트랜잭션을 복구하기 위해 호스트(300)는 저널 영역에 저장되어 있는 커밋 데이터(COMMIT')를 참조한다. 이를 위해, 도 8에 도시된 호스트(300)의 동작 방법은 저널 데이터(JDATA')의 기입 완료에 응답하여, 커밋 데이터(COMMIT')를 저널 영역에 기입하기 위한 단계를 필요로 한다. 이에 따라, 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA')가 기입된 이후에 별도의 커밋 데이터(COMMIT') 기입 단계가 필요하다. 이는 메모리 시스템(1000)에 저장된 올드 데이터(DATA_O)를 신규 데이터(DATA_N)로 업데이트하기 위해 보다 긴 시간을 필요로 한다.
반면, 도 16에 도시된 호스트(300)의 동작 방법에 의하면, SPO 검출 시 이전의 기입 트랜잭션을 복구하기 위해 단지 메타 저널 데이터(JMDATA') 및 저널 데이터(JDATA)만을 참조한다. 이를 위해, 도 11에 도시된 호스트(300)의 동작 방법은 저널 데이터(JDATA')의 기입 완료에 응답하여, 커밋 데이터(COMMIT')를 저널 영역에 기입하기 위한 단계를 필요로 하지 않는다. 즉, 메타 저널 데이터(JMDATA) 및 저널 데이터(JDATA)가 기입된 이후에 별도의 커밋 데이터(COMMIT')를 기입하는 단계가 불필요하므로, 메모리 시스템(1000)에 저장된 올드 데이터(DATA_O)를 신규 데이터(DATA_N)로 업데이트하기 위해 보다 짧은 시간만을 필요로 할 수 있다. 결과적으로, 메모리 시스템(1000)의 동작 속도가 향상될 수 있다.
도 18은 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 18을 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 19에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 18을 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템으로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 200: 컨트롤러
300: 호스트 1000: 메모리 시스템

Claims (15)

  1. 저널 영역 및 데이터 영역을 포함하는 메모리 시스템과 통신하는 호스트의 동작 방법으로서,
    상기 메모리 시스템에 저장된 올드 데이터의 업데이트를 결정하는 단계;
    상기 올드 데이터의 업데이트를 위한 메타 저널 데이터 및 저널 데이터를 상기 저널 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계; 및
    상기 메모리 시스템으로부터 수신되는 상기 메타 저널 데이터 및 상기 저널 데이터의 기입 완료에 응답하여, 상기 저널 데이터에 대응하는 신규 데이터를 상기 데이터 영역에 기입하기 위한 기입 커맨드를 상기 메모리 시스템으로 전달하는 단계를 포함하고,
    상기 메타 저널 데이터 및 상기 저널 데이터는 동일한 기입 트랜잭션을 나타내는 데스크립터 ID를 각각 포함하는, 호스트의 동작 방법.
  2. 제1 항에 있어서, 상기 메모리 시스템으로부터 수신되는 상기 신규 데이터의 기입 완료에 응답하여, 상기 데이터 영역에 저장되어 있는 상기 올드 데이터를 무효화하는 단계를 더 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  3. 제1 항에 있어서,
    상기 메모리 시스템의 서든-파워 오프를 검출하는 단계;
    상기 저널 영역에 저장되어 있는 메타 저널 데이터 및 저널 데이터를 리드하는 단계; 및
    상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계를 더 포함하는, 호스트의 동작 방법.
  4. 제3 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계에서는,
    상기 메타 저널 데이터의 데스크립터 ID와 상기 저널 데이터의 데스크립터 ID를 비교하고, 상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 일치하는 경우, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어하는 것을 특징으로 하는, 호스트의 동작 방법.
  5. 저널 영역 및 데이터 영역을 포함하는 메모리 시스템과 통신하는 호스트의 동작 방법으로서,
    상기 메모리 시스템의 서든-파워 오프를 검출하는 단계;
    상기 저널 영역에 저장되어 있는 메타 저널 데이터 및 저널 데이터를 리드하는 단계; 및
    상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계를 포함하고,
    상기 메타 저널 데이터 및 상기 저널 데이터 각각은 해당 데이터가 포함되는 트랜잭션을 식별하는 데스크립터 ID를 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  6. 제5 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치하는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  7. 제6 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치한다는 결정에 응답하여, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어하는 단계를 더 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  8. 제6 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 메타 저널 데이터와 상기 저널 데이터의 데스크립터 ID가 서로 일치하지 않는다는 결정에 응답하여, 상기 저널 영역의 상기 메타 저널 데이터 및 상기 저널 데이터를 삭제 또는 무효화하도록 상기 메모리 시스템을 제어하는 단계를 더 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  9. 제5 항에 있어서, 상기 저널 데이터는 제1 페이지 데이터 및 제2 페이지 데이터를 포함하고, 상기 제1 페이지 데이터는 제1 부분 데이터 및 제1 패리티 데이터를 포함하며, 상기 제2 페이지 데이터는 제2 부분 데이터 및 제2 패리티 데이터를 포함하고,
    상기 제1 패리티 데이터는 상기 제1 부분 데이터에 기초하여 생성되고, 상기 제2 패리티 데이터는 상기 제1 부분 데이터 및 상기 제2 부분 데이터에 기초하여 생성되며,
    상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 저널 데이터의 패리티 체크가 패스되었는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  10. 제9 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 저널 데이터의 패리티 체크가 패스되었다는 결정에 응답하여, 상기 저널 영역의 상기 저널 데이터를 상기 데이터 영역에 기입하도록 상기 메모리 시스템을 제어하는 단계를 더 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  11. 제9 항에 있어서, 상기 메타 저널 데이터 및 상기 저널 데이터에 기초하여, 상기 서든 파워-오프 이전의 기입 동작을 복구하도록 상기 메모리 시스템을 제어하는 단계는:
    상기 저널 데이터의 패리티 체크가 패스되지 않았다는 결정에 응답하여, 상기 저널 영역의 상기 메타 저널 데이터 및 상기 저널 데이터를 삭제 또는 무효화하도록 상기 메모리 시스템을 제어하는 단계를 더 포함하는 것을 특징으로 하는, 호스트의 동작 방법.
  12. 저널 영역 및 데이터 영역을 포함하는, 메모리 시스템의 동작 방법으로서,
    호스트로부터 기입 데이터 및 이에 대응하는 기입 커맨드를 수신하는 단계; 및
    상기 기입 데이터에 기초하여 생성되는 저널 데이터를 상기 저널 영역에 기입하는 단계를 포함하고,
    상기 기입 데이터는 제1 내지 제N 부분 데이터를 포함하고, 상기 저널 데이터는 제1 내지 제N 페이지 데이터를 포함하며,
    상기 제1 내지 제N 페이지 데이터 중 제i 페이지 데이터는 상기 제1 내지 제N 부분 데이터 중 제i 호스트 데이터 및 제1 내지 제N 패리티 데이터 중 제i 패리티 데이터를 포함하며,
    상기 제i 패리티 데이터는, 상기 제1 내지 제(i-1) 부분 데이터 중 적어도 하나 및 상기 제i 부분 데이터에 기초하여 생성되는 것을 특징으로 하는, 메모리 시스템의 동작 방법.
    (여기에서, 상기 N은 1보다 큰 자연수이고, 상기 i는 1보다 크거나 같고 상기 N보다 작거나 같은 자연수).
  13. 제12 항에 있어서, 상기 제i 패리티 데이터는, 상기 제1 내지 제(i-1) 부분 데이터 중 적어도 하나 및 상기 제i 부분 데이터에 대한 순환 중복 검사 방식에 의해 생성되는 것을 특징으로 하는, 메모리 시스템의 동작 방법.
  14. 제12 항에 있어서, 상기 제i 패리티 데이터는, 상기 제1 내지 제i 부분 데이터에 기초하여 생성되는 것을 특징으로 하는, 메모리 시스템의 동작 방법.
  15. 제14 항에 있어서, 상기 제i 패리티 데이터는, 상기 제1 내지 제i 부분 데이터에 대한 순환 중복 검사 방식에 의해 생성되는 것을 특징으로 하는, 메모리 시스템의 동작 방법.
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