KR20220111766A - 전자 장치 - Google Patents

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KR20220111766A
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조대연
박종우
문지호
최영태
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삼성디스플레이 주식회사
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Abstract

전자 장치는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 표시 패널, 및 상기 표시 패널과 전기적으로 연결되어 상기 표시 패널을 구동하는 구동 회로를 포함하고, 상기 표시 패널은 상기 표시 영역에 배치된 화소 및 상기 비표시 영역에 배치된 테스트 회로를 포함하고, 상기 구동 회로는 상기 테스트 회로에 인가되는 전압에 따라 상기 테스트 회로 내에 포함된 테스트 트랜지스터의 동작점을 조정하는 회로 소자를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 테스트 회로를 포함하는 전자 장치에 관한 것이다.
전자 장치는 영상을 표시하기 위한 표시 패널 및 표시 패널을 구동하는 연성회로필름을 포함할 수 있다. 표시 패널은 광을 발생하거나, 광의 투과를 제어하는 화소를 포함할 수 있다. 소정의 계조의 데이터 전압이 화소에 인가되었을 때, 화소는 이에 대응하는 광을 제공할 수 있다.
본 발명은 테스트 회로를 포함하는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 표시 패널, 및 상기 표시 패널과 전기적으로 연결되어 상기 표시 패널을 구동하는 구동 회로를 포함하고, 상기 표시 패널은 상기 표시 영역에 배치된 화소 및 상기 비표시 영역에 배치된 테스트 회로를 포함하고, 상기 구동 회로는 상기 테스트 회로에 인가되는 전압에 따라 상기 테스트 회로 내에 포함된 테스트 트랜지스터의 동작점을 조정하는 회로 소자를 포함할 수 있다.
상기 회로 소자는 프로그래밍 가능 저항기를 포함할 수 있다.
상기 회로 소자는 다이오드 결합 트랜지스터를 포함할 수 있다.
상기 화소는 화소 회로 및 발광 소자를 포함하고, 상기 화소 회로는 상기 테스트 회로와 동일한 구성들을 포함할 수 있다.
상기 화소 회로는 상기 발광 소자에 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하고, 상기 테스트 회로는 상기 회로 소자에 제공되는 전류량을 제어하는 테스트 구동 트랜지스터를 포함하고, 상기 화소 회로 내에서 상기 구동 트랜지스터와 다른 트랜지스터들과의 연결 관계는 상기 테스트 회로 내에서 상기 테스트 구동 트랜지스터와 다른 테스트 트랜지스터들과의 연결 관계는 서로 동일할 수 있다. 상기 구동 트랜지스터는 전원 전압이 제공되는 전원 배선에 전기적으로 연결되고, 상기 테스트 구동 트랜지스터는 상기 전원 전압이 제공되는 테스트 전원 배선에 전기적으로 연결될 수 있다.
상기 동작점은 상기 테스트 구동 트랜지스터의 동작점일 수 있다.
상기 전원 배선과 상기 테스트 전원 배선은 동일한 단자를 통해 상기 전원 전압을 수신할 수 있다.
상기 전원 배선과 상기 테스트 전원 배선은 서로 상이한 단자를 통해 상기 전원 전압을 각각 수신할 수 있다.
상기 표시 패널 내에서 상기 전원 배선과 상기 테스트 전원 배선은 서로 전기적으로 분리될 수 있다.
상기 테스트 회로는 복수로 제공되고, 복수의 테스트 회로들은 제1 테스트 회로 및 제2 테스트 회로를 포함할 수 있다.
테스트 동작 구간 동안, 상기 제1 테스트 회로에는 제1 테스트 전압이 상기 제2 테스트 회로에는 상기 제1 테스트 전압과 상이한 제2 테스트 전압이 인가될 수 있다.
상기 테스트 동작 구간 이후에, 상기 제1 테스트 회로 및 상기 제2 테스트 회로에는 제3 테스트 전압이 인가될 수 있다.
상기 제1 테스트 전압을 블랙 계조 전압이고, 상기 제2 테스트 전압은 화이트 계조 전압이고, 상기 제3 테스트 전압은 그레이 계조 전압일 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 발광 소자 및 상기 발광 소자에 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하는 화소, 테스트 구동 트랜지스터를 포함하는 테스트 회로, 및 상기 화소 및 상기 테스트 회로와 전기적으로 연결되며, 상기 테스트 회로에 인가되는 전압에 따라 상기 테스트 구동 트랜지스터의 동작점을 조정하는 회로 소자를 포함하는 구동 회로를 포함할 수 있다.
상기 구동 트랜지스터는 전원 전압이 제공되는 전원 배선에 전기적으로 연결되고, 상기 테스트 구동 트랜지스터는 상기 전원 전압이 제공되는 테스트 전원 배선에 전기적으로 연결될 수 있다.
상기 전원 배선과 상기 테스트 전원 배선은 동일한 단자를 통해 상기 전원 전압을 수신할 수 있다.
상기 전원 배선과 상기 테스트 전원 배선은 서로 상이한 단자를 통해 상기 전원 전압을 각각 수신할 수 있다.
상기 전원 배선과 상기 테스트 전원 배선은 서로 전기적으로 분리될 수 있다.
상기 회로 소자는 프로그래밍 가능 저항기를 포함할 수 있다.
상기 회로 소자는 다이오드 결합 트랜지스터를 포함할 수 있다.
상술한 바에 따르면, 표시 패널은 테스트 회로를 포함할 수 있다. 테스트 회로는 화소의 화소 회로와 실질적으로 동일한 구성을 가질 수 있다. 테스트 회로가 발광 소자에 연결되어 있지 않더라도, 구동 회로에 포함된 회로 소자에 의해 테스트 회로의 출력 노드를 통해 센싱된 전류는 발광 소자가 출력 노드에 연결되었을 때 센싱되는 전류와 유사할 수 있다. 따라서, 화소의 잔상 특성을 테스트 회로를 이용하여 대신 확인할 수 있다. 즉, 테스트 회로를 이용하여 잔상 특성을 테스트하기 때문에, 잔상 특성 테스트에 의해 실제 영상을 표시하는 데 이용되는 화소가 열화되지 않을 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 테스트 회로의 등가회로도이다.
도 7a는 본 발명의 일 실시예에 따른 화소가 배치된 영역을 촬영한 것이다.
도 7b는 본 발명의 일 실시예에 따른 테스트 회로가 배치된 영역을 촬영한 것이다.
도 8은 본 발명의 일 실시예에 따른 테스트 회로 및 연성회로필름을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 테스트 방법을 도시한 순서도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 테스트 회로에 인가되는 데이터 전압을 도시한 도면이다.
도 10b는 본 발명의 일 실시예에 따른 제2 테스트 회로에 인가되는 데이터 전압을 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 시간에 따른 제1 테스트 회로 및 제2 테스트 회로에서 측정된 전류를 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따른 테스트 구동 트랜지스터의 전류 전압 특성 곡선이다.
도 13a는 본 발명의 일 실시예에 따른 회로 소자의 등가회로도이다.
도 13b는 본 발명의 일 실시예에 따른 테스트 구동 트랜지스터의 전류 전압 특성 곡선이다.
도 14는 본 발명의 일 실시예에 따른 화소 및 테스트 회로를 도시한 등가회로도이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 16은 본 발명의 일 실시예에 따른 화소 및 테스트 회로를 도시한 등가회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 사전적 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 평면도이다.
도 1을 참조하면, 전자 장치(1000)는 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 표시면(DS)을 포함할 있다. 전자 장치(1000)는 표시면(DS)을 통해 이미지를 사용자에게 제공할 수 있다.
표시면(DS)은 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지를 표시하고, 비표시 영역(NDA)은 이미지를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다.
이하, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 실질적으로 수직하게 교차하는 방향은 제3 방향(DR3)으로 정의된다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 1 및 도 2를 참조하면, 전자 장치(1000)는 표시 패널(DP)을 포함할 수 있다. 도시되지 않았으나, 전자 장치(1000)는 표시 패널(DP) 위에 배치된 윈도우 등을 더 포함할 수 있다.
표시 패널(DP)은 표시층(100) 및 센서층(200)을 포함할 수 있다.
표시층(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다. 센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다.
표시층(100)은 베이스층(110), 회로층(120), 발광 소자층(130), 및 봉지층(140)을 포함할 수 있다.
베이스층(110)은 회로층(120)이 배치되는 베이스 면을 제공하는 부재일 수 있다. 베이스층(110)은 유리 기판, 금속 기판, 또는 고분자 기판 등일 수 있다. 하지만, 실시예가 이에 한정되는 것은 아니며, 베이스층(110)은 무기층, 유기층 또는 복합재료층일 수 있다.
베이스층(110)은 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다.
회로층(120)은 베이스층(110) 위에 배치될 수 있다. 회로층(120)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(110) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이 후, 회로층(120)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인 이 형성될 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 사용자의 입력일 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 펜, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다.
센서층(200)은 연속된 공정을 통해 표시층(100) 위에 형성될 수 있다. 이 경우, 센서층(200)은 표시층(100) 위에 직접 배치된다고 표현될 수 있다. 직접 배치된다는 것은 센서층(200)과 표시층(100) 사이에 제3 의 구성요소가 배치되지 않는 것을 의미할 수 있다. 즉, 센서층(200)과 표시층(100) 사이에는 별도의 접착 부재가 배치되지 않을 수 있다. 다만, 이에 제한되는 것은 아니며 센서층(200)은 표시층(100)에 부착된 외장형 센서일 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 1 및 도 3을 참조하면, 전자 장치(1000)는 표시 패널(DP) 및 연성회로필름(FCB)를 포함할 수 있다.
표시 패널(DP)은 전자 장치(1000)의 표시 영역(DA) 및 비표시 영역(NDA)에 대응하는 표시 영역(DDA) 및 비표시 영역(NDA)을 포함한다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
구동 회로(DIC)은 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 연성회로필름(FCB)은 표시 패널(DP)의 비표시 영역(NDA)에 결합될 수 있다. 도 3에서는 구동 회로(DIC)이 표시 패널(DP) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(DIC)은 연성회로필름(FCB) 상에 실장될 수도 있다. 구동 회로(DIC)는 드라이버 또는 구동칩으로 지칭될 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3 및 도 4를 참조하면, 표시 패널(DP)은 표시 영역(DDA)에 배치된 화소(PX)를 포함할 수 있다. 표시 영역(DDA)에는 복수의 화소들(PX)이 배치될 수 있으며, 도 4에서는 하나의 화소(PX)에 대한 등가회로도가 도시되었다.
화소(PX)는 발광 소자(LD) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(CP)를 포함할 수 있다. 화소 회로(CC)는 데이터 신호에 대응하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다. 발광 소자(LD)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 제1 전원 전압(ELVDD)의 레벨은 제2 전원 전압(ELVSS)의 레벨보다 높게 설정될 수 있다.
화소(PX)는 복수의 신호 배선들과 전기적으로 연결될 수 있다. 도 4에서는 신호 배선들 중 스캔 배선들(SLi, SLi-1, SLi+1), 데이터 배선(DL), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 초기화 전원 배선(VIL), 및 발광 제어 배선(ECLi)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 배선들에 추가로 연결될 수도 있으며, 도시된 신호 배선들 중 일부가 생략될 수도 있다.
복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각은 입력 전극(또는, 소스), 출력 전극(또는, 드레인), 및 제어 전극(또는, 게이트)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 배선(PL1)에 연결될 수 있다. 제1 전원 배선(PL1)은 제1 전원 전압(ELVDD)이 제공되는 배선일 수 있다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극(또는, 애노드)에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 명칭 될 수 있다.
제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 데이터 배선(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 스캔 배선(SLi)에 접속된다. i번째 스캔 배선(SLi)으로 i번째 스캔 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 데이터 배선(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 스캔 배선(SLi)에 접속된다. i번째 스캔 배선(SLi)으로 i번째 스캔 신호가 제공될 때 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전원 배선(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 스캔 배선(SLi-1)에 접속된다. 노드(ND)는 제4 트랜지스터(T4)와 제1 트랜지스터(T1)의 제어 전극이 접속되는 노드일 수 있다. i-1번째 스캔 배선(SLi-1)으로 i-1번째 스캔신호가 제공될 때 제4 트랜지스터(T4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 제1 전원 배선(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LD)의 제1 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극과 제6 트랜지스터(T6)의 제어 전극은 i번째 발광 제어 배선(ECLi)에 접속된다.
제7 트랜지스터(T7)는 초기화 전원 배선(VIL)과 발광 소자(LD)의 제1 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i+1번째 스캔 배선(SLi+1)에 접속된다. i+1번째 스캔 배선(SLi+1)으로 i+1번째 스캔신호가 제공될 때 제7 트랜지스터(T7)는 턴-온되어 초기화 전압(Vint)을 발광 소자(LD)의 제1 전극으로 제공한다.
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 소자(LD)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(LD)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
도 4에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 스캔 배선(SLi+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i-1번째 스캔 배선(SLi-1) 또는 i번째 스캔 배선(SLi)에 접속될 수 있다.
도 4에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
커패시터(CP)는 제1 전원 배선(PL1)과 노드(ND) 사이에 연결된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때, 커패시터(CP)에 저장된 전압에 따라 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
발광 소자(LD)는 제6 트랜지스터(T6)와 제2 전원 배선(PL2)에 전기적으로 연결될 수 있다. 발광 소자(LD)는 제2 전원 배선(PL2)을 통해 제2 전원 전압(ELVSS)을 수신할 수 있다.
발광 소자(LD)는 제6 트랜지스터(T6)를 통해 전달된 신호와 제2 전원 배선(PL2)을 통해 수신된 제2 전원 전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.
화소 회로(CC)의 등가 회로는 도 4에 도시된 예로 한정되지 않는다. 본 발명의 일 실시예에서, 화소 회로(CC)는 발광 소자(LD)를 발광시키기 위한 다양한 형태로 변형될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 5에 도시된 표시 패널(DP)은 도 2에 도시된 표시 패널(DP)의 구체적인 단면도이다.
도 5를 참조하면, 베이스층(110)의 상면에 적어도 하나의 무기층이 형성된다. 무기층은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 구성할 수 있다. 본 실시예에서 표시층(100)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스층(110)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드, 실리콘나이트라이드, 및 살리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘옥사이드층과 실리콘나이트라이드층이 교대로 적층된 구조를 포함할 수 있다.
반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘, 저온다결정실리콘, 또는 산화물반도체를 포함할 수도 있다.
도 5는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가회로를 가질 수 있으며, 화소의 등가회로도는 다양한 형태로 변형될 수 있다. 도 5에서는 화소(PX)에 포함되는 하나의 제1 트랜지스터(T1) 및 발광 소자(LD)를 예시적으로 도시하였다.
제1 트랜지스터(T1)의 소스(SC), 액티브 영역(AL), 및 드레인(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스(SC) 및 드레인(DR)은 단면 상에서 액티브 영역(AL)로부터 서로 반대 방향으로 연장될 수 있다. 도 5에는 반도체 패턴으로부터 형성된 연결 신호 배선(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 배선(SCL)은 평면 상에서 제1 트랜지스터(T1)의 드레인(DR)에 연결될 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(120)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(T1)의 게이트(GT)는 제1 절연층(10) 위에 배치된다. 게이트(GT)는 금속 패턴의 일부분일 수 있다. 게이트(GT)는 액티브 영역(AL)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GT)는 마스크로 기능할 수 있다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트(GT)를 커버할 수 있다. 제2 절연층(20)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘옥사이드, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE1)은 제3 절연층(30) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(10, 20, 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 배선(SCL)에 접속될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(50)은 제4 절연층(40) 위에 배치될 수 있다. 제5 절연층(50)은 유기층일 수 있다.
제2 연결 전극(CNE2)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자층(130)은 회로층(120) 위에 배치될 수 있다. 발광 소자층(130)은 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광 소자층(130)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다. 이하에서, 발광 소자(LD)가 유기 발광 소자인 것을 예로 들어 설명하나, 특별히 이에 제한되는 것은 아니다.
발광 소자(LD)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(AE)은 제6 절연층(60) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 접속될 수 있다.
화소 정의막(70)은 제6 절연층(60) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(70)에는 개구부(70-OP)가 정의된다. 화소 정의막(70)의 개구부(70-OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(DDA, 도 3 참조)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광 영역(PXA)은 개구부(70-OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(70-OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.
제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다.
도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다.
봉지층(140)은 발광 소자층(130) 위에 배치될 수 있다. 봉지층(140)은 순차적으로 적층된 무기층, 유기층, 및 무기층을 포함할 수 있으나, 봉지층(140)을 구성하는 층들이 이에 제한되는 것은 아니다.
무기층들은 수분 및 산소로부터 발광 소자층(130)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(130)을 보호할 수 있다. 무기층들은 실리콘나이트라이드층, 실리콘옥시나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
센서층(200)은 베이스층(201), 제1 도전층(202), 감지 절연층(203), 제2 도전층(204), 및 커버 절연층(205)을 포함할 수 있다.
베이스층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드, 및 실리콘옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 도전층(202) 및 제2 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 또는 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 무기막을 포함할 수 있다. 무기막은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다.
감지 절연층(203) 및 커버 절연층(205) 중 적어도 어느 하나는 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 테스트 회로의 등가회로도이다.
도 4, 도 5, 및 도 6을 참조하면, 테스트 회로(TCC)는 화소(PX)와 비교하였을 때, 발광 소자(LD)를 포함하지 않을 수 있다. 테스트 회로(TCC)는 화소(PX)의 화소 회로(CC)와 실질적으로 동일한 구성을 포함할 수 있다.
테스트 회로(TCC)는 복수의 테스트 트랜지스터들(TT1, TT2, TT3, TT4, TT5, TT6, TT7) 및 커패시터(TCP)를 포함할 수 있다. 테스트 회로(TCC)는 데이터 신호에 대응하여 출력 노드(TON)로 출력되는 전류량을 제어할 수 있다.
제1 테스트 트랜지스터(TT1)의 제1 전극은 제5 테스트 트랜지스터(TT5)를 경유하여 테스트 전원 배선(PLT)에 연결될 수 있다. 테스트 전원 배선(PLT)은 제1 전원 전압(ELVDD)이 제공되는 배선일 수 있다. 제1 테스트 트랜지스터(TT1)의 제2 전극은 제6 테스트 트랜지스터(TT6)를 경유하여 출력 노드(TON)에 접속된다. 제1 테스트 트랜지스터(TT1)는 본 명세서 내에서 테스트 구동 트랜지스터로 명칭 될 수 있다.
제2 테스트 트랜지스터(TT2)는 테스트 데이터 배선(TDL)과 제1 테스트 트랜지스터(TT1) 사이에 접속된다. 테스트 데이터 배선(TDL)에는 테스트 전압이 제공될 수 있다. 예를 들어, 테스트 데이터 배선(TDL)에는 블랙 계조의 제1 테스트 전압, 화이트 계조의 제2 테스트 전압, 또는 그레이 계조의 제3 테스트 전압이 제공될 수 있다.
도 3을 참조하면, 비표시 영역(NDA)에 제1 내지 제6 테스트 영역들(TA1, TA2, TA3, TA4, TA5, TA6)이 도시되었다. 제1 내지 제6 테스트 영역들(TA1, TA2, TA3, TA4, TA5, TA6) 각각은 테스트 회로(TCC)가 배치 가능한 영역일 수 있다. 제1 내지 제6 테스트 영역들(TA1, TA2, TA3, TA4, TA5, TA6) 각각에는 복수의 테스트 회로들이 배치되거나, 제1 내지 제6 테스트 영역들(TA1, TA2, TA3, TA4, TA5, TA6) 중 일부에는 테스트 회로들이 배치되고, 다른 일부에는 테스트 회로들이 배치되지 않을 수도 있다.
도 7a는 본 발명의 일 실시예에 따른 화소가 배치된 영역을 촬영한 것이다. 도 7b는 본 발명의 일 실시예에 따른 테스트 회로가 배치된 영역을 촬영한 것이다.
도 3, 도 4 및 도 7a를 참조하면, 표시 영역(DDA)에 배치된 화소(PX)를 촬영한 것이다. 화소(PX)는 화소 회로(CC) 및 화소 회로(CC)와 전기적으로 연결된 발광 소자(LD)를 포함할 수 있다.
도 3, 도 6, 및 도 7b를 참조하면, 비표시 영역(NDA)에 배치된 테스트 회로(TCC)를 촬영한 것이다. 테스트 회로(TCC)는 화소(PX)와 비교하였을 때, 발광 소자(LD)를 포함하지 않을 수 있다.
테스트 회로(TCC)는 표시 패널(DP)의 잔상을 평가하는 동안 사용되는 회로일 수 있다. 테스트 회로(TCC)는 더미 화소 또는 결여 화소로 지칭될 수도 있다. 본 발명의 실시예에 따르면, 화소(PX)를 대신하여 테스트 회로(TCC)로 잔상 특성을 테스트할 수 있다. 즉, 테스트 회로(TCC)를 이용하여 잔상 특성을 테스트하기 때문에, 잔상 특성 테스트에 의해 실제 영상을 표시하는 데 이용되는 화소(PX)가 열화되지 않을 수 있다. 따라서, 모든 표시 패널(DP)에 대한 잔상 특성 테스트가 진행될 수 있고, 그 결과 표시 패널(DP)의 신뢰성이 향상될 수 있다.
도 8은 본 발명의 일 실시예에 따른 테스트 회로 및 연성회로필름을 도시한 도면이다.
도 8을 참조하면, 제1 테스트 회로(TCC1), 제2 테스트 회로(TCC2), 및 구동 회로(DIC)가 도시되었다. 제1 테스트 회로(TCC1)는 제1 테스트 영역(TA1, 도 3 참조)에 배치될 수 있고, 제2 테스트 회로(TCC2)는 제2 테스트 영역(TA2, 도 3 참조)에 배치될 수 있으나, 이는 일 예를 설명한 것일 뿐, 특별히 이에 제한되는 것은 아니다.
제1 테스트 회로(TCC1)는 제1 테스트 데이터 배선(TDL1)을 통해 테스트 전압을 수신할 수 있고, 제2 테스트 회로(TCC2)는 제2 테스트 데이터 배선(TDL2)을 통해 테스트 전압을 수신할 수 있다.
제1 테스트 회로(TCC1)는 제1 테스트 전원 배선(PLT1)을 통해 제1 전원 전압(ELVDD)을 수신하고, 제2 테스트 회로(TCC2)는 제2 테스트 전원 배선(PLT2)을 통해 제1 전원 전압(ELVDD)을 수신할 수 있다. 제1 테스트 전원 배선(PLT1)과 제2 테스트 전원 배선(PLT2)은 표시 패널(DP, 도 3 참조) 내에서 서로 연결될 수도 있고, 서로 분리될 수 도 있다.
구동 회로(DIC)는 제1 테스트 회로(TCC1)에 연결된 제1 회로 소자(CCE1) 및 제2 테스트 회로(TCC2)에 연결된 제2 회로 소자(CCE2)를 포함할 수 있다. 제1 회로 소자(CCE1)에 의해 제1 테스트 회로(TCC1)에 포함된 제1 테스트 구동 트랜지스터(TT1-1)의 동작점이 조정될 수 있고, 제2 회로 소자(CCE2)에 의해 제2 테스트 회로(TCC2)에 포함된 제2 테스트 구동 트랜지스터(TT1-2)의 동작점이 조정될 수 있다.
제1 회로 소자(CCE1) 및 제2 회로 소자(CCE2) 각각은 발광 소자(LD, 도 4 참조)의 I-V 특성을 모사할 수 있다. 따라서, 제1 및 제2 테스트 회로들(TCC1, TCC2)에 발광 소자(LD, 도 4 참조)가 연결되어 있지 않더라도, 제1 및 제2 출력 노드들(TON1, TON2)를 통해 센싱된 전류들는 발광 소자(LD, 도 4 참조)가 제1 및 제2 출력 노드들(TON1, TON2)에 연결되었을 때 센싱된 전류와 유사할 수 있다. 따라서, 화소(PX, 도 4 참조)의 잔상 특성을 제1 및 제2 테스트 회로들(TCC1, TCC2)를 이용하여 대신 확인할 수 있다.
도 9는 본 발명의 일 실시예에 따른 테스트 방법을 도시한 순서도이다. 도 10a는 본 발명의 일 실시예에 따른 제1 테스트 회로에 인가되는 데이터 전압을 도시한 도면이다. 도 10b는 본 발명의 일 실시예에 따른 제2 테스트 회로에 인가되는 데이터 전압을 도시한 도면이다.
도 8 및 도 9를 참조하면, 구동 회로(DIC)는 제1 테스트 회로(TCC1) 및 제2 테스트 회로(TCC2)로 테스트 패턴을 출력한다(S100). 테스트 패턴을 블랙 패턴 또는 화이트 패턴일 수 있다. 예를 들어, 제1 테스트 회로(TCC1)로 블랙 패턴이 출력되고, 제2 테스트 회로(TCC2)로 화이트 패턴이 출력될 수 있다.
동작 시간과 셋팅 시간이 비교된다(S200). 동작 시간은 테스트 패턴이 출력된 시간을 의미할 수 있으며, 셋팅 시간은 기 설정된 시간일 수 있다. 동작 시간이 셋팅 시간을 초과하는 경우, 구동 회로(DIC)는 그레이 패턴을 출력한다(S300). 동작 시간이 셋팅 시간 이하인 경우, 구동 회로(DIC)는 테스트 패턴을 출력한다.
본 발명의 실시예에 따르면, 화소(PX, 도 4 참조)와 분리된 제1 및 제2 테스트 회로들(TCC1, TCC2)을 이용하여 잔상 특성을 테스트할 수 있다. 따라서, 잔상 테스트를 위한 별도의 시간을 추가하는 것이 아닌, 화소(PX, 도 4 참조)의 휘도 보정 또는 얼룩 보정 시에 제1 및 제2 테스트 회로들(TCC1, TCC2)을 이용하여 잔상 특성을 테스트할 수 있다. 따라서, 잔상 특성 검사를 위한 추가 검사 시간이 생략될 수 있다.
도 10a 및 도 10b를 참조하면, 테스트 동작 구간(TP1) 전에 제1 테스트 회로(TCC1) 및 제2 테스트 회로(TCC2) 각각에 제3 테스트 전압(VD1)이 인가될 수 있다. 제3 테스트 전압(VD1)은 그레이 계조의 전압일 수 있다. 예를 들어, 제3 테스트 전압(VD1)은 31 그레이 계조에 대응하는 전압일 수 있다.
테스트 동작 구간(TP1) 동안, 제1 테스트 회로(TCC1)에 제1 테스트 전압(VBIT1)이 인가되고, 제2 테스트 회로(TCC2)에 제2 테스트 전압(VBIT2)이 인가될 수 있다. 제1 테스트 전압(VBIT1)과 제2 테스트 전압(VBIT2)은 서로 상이할 수 있다. 예를 들어, 제1 테스트 전압(VBIT1)은 블랙 계조의 전압이고, 제2 테스트 전압(VBIT2)은 화이트 계조의 전압일 수 있다.
제1 테스트 전압(VBIT1)은 0nit의 휘도에 대응하는 전압일 수 있고, 제2 테스트 전압(VBIT2)은 650nit의 휘도에 대응하는 전압일 수 있고, 제3 테스트 전압(VD1)은 300nit의 휘도에 대응하는 전압일 수 있다.
테스트 동작 구간(TP1) 이후, 전류 변화 모니터링 구간(GPT) 동안 제1 테스트 회로(TCC1) 및 제2 테스트 회로(TCC2)에는 제3 테스트 전압(VD1)이 인가될 수 있다. 제3 테스트 전압(VD1)이 인가 되는 동안 제1 출력 노드(TON1)로 출력되는 전류 및 제2 출력 노드(TON2)로 출력되는 전류가 모니터링 될 수 있다.
도 11은 본 발명의 일 실시예에 따른 시간에 따른 제1 테스트 회로 및 제2 테스트 회로에서 측정된 전류를 도시한 도면이다. 도 11에 도시된 전류는 테스트 동작 구간(TP, 도 10a 및 도 10b 참조) 이후에 측정된 전류일 수 있다.
도 8, 도 10a, 도 10b, 및 도 11을 참조하면, 제1 그래프(GP1)는 제1 테스트 회로(TCC1)의 제1 출력 노드(TON1)에서 출력된 전류를 도시한 그래프이고, 제2 그래프(GP2)는 제2 테스트 회로(TCC2)의 제2 출력 노드(TON2)에서 출력된 전류를 도시한 그래프이다.
테스트 동작 구간(TP1)의 길이에 따라 전류 변화 모니터링 구간의 길이가 조절될 수 있다. 예를 들어, 테스트 동작 구간(TP1)의 길이가 1분인 경우, 전류 변화 모니터링 구간(GPT)의 길이는 10초, 테스트 동작 구간(TP1)의 길이가 3분인 경우, 전류 변화 모니터링 구간(GPT)의 길이는 1분, 테스트 동작 구간(TP1)의 길이가 10분인 경우, 전류 변화 모니터링 구간(GPT)의 길이는 10분일 수 있다.
제1 테스트 회로(TCC1)로부터 측정된 전류와 제2 테스트 회로(TCC2)로부터 측정된 전류를 비교하여 열화 정도가 판단될 수 있다. 본 발명의 실시예에 따르면, 제1 및 제2 테스트 회로들(TCC1, TCC2)를 이용하여 잔상 특성을 테스트하기 때문에, 잔상 특성 테스트에 의해 실제 영상을 표시하는 데 이용되는 화소(PX, 도 4 참조)가 열화되지 않을 수 있다. 따라서, 모든 표시 패널(DP, 도 3 참조)에 대한 잔상 특성 테스트가 진행될 수 있고, 그 결과 표시 패널(DP, 도 3 참조)의 신뢰성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 테스트 구동 트랜지스터의 전류 전압 특성 곡선이다.
도 6 및 12를 참조하면, 전압(VSD)은 제1 테스트 트랜지스터(TT1)의 소스-드레인 사이의 전압이고, 전류(ISD)는 제1 테스트 트랜지스터(TT1)의 소스에서 드레인을 관통하는 전류일 수 있다.
본 발명의 일 실시예에 따르면, 구동 회로(DIC)는 출력 노드(TON)에 전기적으로 연결된 회로 소자(CCE1, 도 9 참조)를 포함할 수 있다. 회로 소자(CCE1, 도 9 참조)는 프로그래밍 가능 저항기일 수 있다. 예를 들어, 프로그래밍 가능 저항기의 저항은 제1 테스트 트랜지스터(TT1)의 소스-게이트 사이의 전압에 따라 변경될 수 있다.
프로그래밍 가능 저항기의 저항이 변경됨에 따라, 부하선(PR1, PR2, PR3)도 변경될 수 있다. 예를 들어, 제1 테스트 트랜지스터(TT1)의 소스-게이트에 제1 테스트 전압(V1)이 인가되었을 때의 부하선(PR1)과 제1 테스트 트랜지스터(TT1)의 소스-게이트에 제2 테스트 전압(V2)이 인가되었을 때의 부하선(PR2), 제1 테스트 트랜지스터(TT1)의 소스-게이트에 제3 테스트 전압(V3)이 인가되었을 때의 부하선(RP3)은 서로 상이할 수 있다.
프로그래밍 가능 저항기는 발광 소자(LD, 도 4 참조)의 I-V 특성을 모사할 수 있다. 따라서, 테스트 회로(TCC)에 발광 소자(LD, 도 4 참조)가 연결되어 있지 않더라도, 출력 노드(TON)를 통해 센싱된 전류는 발광 소자(LD, 도 4 참조)가 출력 노드(TON)에 연결되었을 때 센싱된 전류와 유사할 수 있다. 따라서, 화소(PX)의 잔상 특성을 테스트 회로(TCC)를 이용하여 대신 확인할 수 있다.
도 13a는 본 발명의 일 실시예에 따른 회로 소자의 등가회로도이다. 도 13b는 본 발명의 일 실시예에 따른 테스트 구동 트랜지스터의 전류 전압 특성 곡선이다.
도 6, 도 13a 및 도 13b를 참조하면, 구동 회로(DIC, 도 3 참조)는 출력 노드(TON)에 전기적으로 연결된 회로 소자를 포함할 수 있다. 회로 소자는 다이오드 결합된 트랜지스터(DTT)일 수 있다. 도 13b에는 다이오드 결합된 트랜지스터(DTT)의 로드 곡선(DCT)을 도시하였다.
다이오드 결합된 트랜지스터(DTT)는 발광 소자(LD, 도 4 참조)의 I-V 특성을 모사할 수 있다. 따라서, 테스트 회로(TCC)에 발광 소자(LD, 도 4 참조)가 연결되어 있지 않더라도, 출력 노드(TON)를 통해 센싱된 전류는 발광 소자(LD, 도 4 참조)가 출력 노드(TON)에 연결되었을 때 센싱된 전류와 유사할 수 있다. 따라서, 화소(PX)의 잔상 특성을 테스트 회로(TCC)를 이용하여 대신 확인할 수 있다.
도 14는 본 발명의 일 실시예에 따른 화소 및 테스트 회로를 도시한 등가회로도이다.
도 14를 참조하면, 화소(PX)와 테스트 회로(TCC)가 도시되었다. 화소(PX)는 제1 전원 배선(PL1)을 통해 제1 전원 전압(ELVDD)을 수신하고, 테스트 회로(TCC)는 테스트 전원 배선(PLT)을 통해 제1 전원 전압(ELVDD)을 수신할 수 있다. 즉, 동일한 제1 전원 전압(ELVDD)을 화소(PX)와 테스트 회로(TCC)는 서로 다른 배선을 통해 수신할 수 있다.
제1 전원 배선(PL1)과 테스트 전원 배선(PLT)은 서로 상이한 단자를 통해 제1 전원 전압(ELVDD)을 각각 수신할 수 있다. 예를 들어, 제1 전원 배선(PL1)은 제1 단자(TM1)를 통해 제1 전원 전압(ELVDD)을 수신할 수 있고, 테스트 전원 배선(PLT)은 제2 단자(TM2)를 통해 제1 전원 전압(ELVDD)을 수신할 수 있다.
이 경우, 제2 단자(TM2)는 테스트 단계에서만 제1 전원 전압(ELVDD)을 수신하고, 그 이후에는 제1 전원 전압(ELVDD)을 수신하지 않을 수 있다. 따라서, 화소(PX)가 이미지를 표시하는 동안, 테스트 회로(TCC)에는 제1 전원 전압(ELVDD)이 인가되지 않을 수 있다.
테스트 전원 배선(PLT)은 회로층(120, 도 5 참조)을 구성하는 도전층들 중 어느 하나와 동일한 층 상에 배치될 수 있다. 예를 들어, 테스트 전원 배선(PLT)은 제2 연결 전극(CNE2, 도 5 참조)과 동일한 층 상에 배치될 수 있으며, 테스트 전원 배선(PLT)은 제5 절연층(50, 도 5 참조)과 제6 절연층(60, 도 5 참조) 사이에 배치될 수 있다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 16은 본 발명의 일 실시예에 따른 화소 및 테스트 회로를 도시한 등가회로도이다.
도 15 및 도 16을 참조하면, 표시 패널(DP-1)은 표시 영역(DDA)에 배치된 화소(PX-1) 및 제1 내지 제6 테스트 영역들(TA1, TA2, TA3, TA4, TA5, TA6) 중 적어도 어느 하나에 배치된 테스트 회로(TCC-1)를 포함할 수 있다.
화소(PX-1)와 테스트 회로(TCC-1)는 동일한 전원 배선(PL1C)을 통해 동일한 전원 전압(ELVDD)을 수신할 수 있다. 전원 배선(PL1C)이 하나의 단자(TMC)와 연결된 것을 예시적으로 도시하였으나, 전원 배선(PL1C)은 복수의 단자들에 연결될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 DP: 표시 패널
DDA: 표시 영역 NDA: 비표시 영역
DIC: 구동 회로 PX: 화소
TCC: 테스트 회로 CCE1, CCE2: 회로 소자
PL1: 전원 배선 PLT: 테스트 전원 배선

Claims (20)

  1. 표시 영역 및 상기 표시 영역에 인접한 비표시 영역이 정의된 표시 패널; 및
    상기 표시 패널과 전기적으로 연결되어 상기 표시 패널을 구동하는 구동 회로를 포함하고,
    상기 표시 패널은 상기 표시 영역에 배치된 화소 및 상기 비표시 영역에 배치된 테스트 회로를 포함하고,
    상기 구동 회로는 상기 테스트 회로에 인가되는 전압에 따라 상기 테스트 회로 내에 포함된 테스트 트랜지스터의 동작점을 조정하는 회로 소자를 포함하는 전자 장치.
  2. 제1 항에 있어서,
    상기 회로 소자는 프로그래밍 가능 저항기를 포함하는 전자 장치.
  3. 제1 항에 있어서,
    상기 회로 소자는 다이오드 결합 트랜지스터를 포함하는 전자 장치.
  4. 제1 항에 있어서,
    상기 화소는 화소 회로 및 발광 소자를 포함하고, 상기 화소 회로는 상기 테스트 회로와 동일한 구성들을 포함하는 전자 장치.
  5. 제4 항에 있어서,
    상기 화소 회로는 상기 발광 소자에 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하고,
    상기 테스트 회로는 상기 회로 소자에 제공되는 전류량을 제어하는 테스트 구동 트랜지스터를 포함하고,
    상기 화소 회로 내에서 상기 구동 트랜지스터와 다른 트랜지스터들과의 연결 관계는 상기 테스트 회로 내에서 상기 테스트 구동 트랜지스터와 다른 테스트 트랜지스터들과의 연결 관계는 서로 동일하고,
    상기 구동 트랜지스터는 전원 전압이 제공되는 전원 배선에 전기적으로 연결되고, 상기 테스트 구동 트랜지스터는 상기 전원 전압이 제공되는 테스트 전원 배선에 전기적으로 연결된 전자 장치.
  6. 제5 항에 있어서,
    상기 동작점은 상기 테스트 구동 트랜지스터의 동작점인 전자 장치.
  7. 제5 항에 있어서,
    상기 전원 배선과 상기 테스트 전원 배선은 동일한 단자를 통해 상기 전원 전압을 수신하는 전자 장치.
  8. 제5 항에 있어서,
    상기 전원 배선과 상기 테스트 전원 배선은 서로 상이한 단자를 통해 상기 전원 전압을 각각 수신하는 전자 장치.
  9. 제5 항에 있어서,
    상기 표시 패널 내에서 상기 전원 배선과 상기 테스트 전원 배선은 서로 전기적으로 분리된 전자 장치.
  10. 제1 항에 있어서,
    상기 테스트 회로는 복수로 제공되고, 복수의 테스트 회로들은 제1 테스트 회로 및 제2 테스트 회로를 포함하는 전자 장치.
  11. 제10 항에 있어서,
    테스트 동작 구간 동안, 상기 제1 테스트 회로에는 제1 테스트 전압이 상기 제2 테스트 회로에는 상기 제1 테스트 전압과 상이한 제2 테스트 전압이 인가되는 전자 장치.
  12. 제11 항에 있어서,
    상기 테스트 동작 구간 이후에, 상기 제1 테스트 회로 및 상기 제2 테스트 회로에는 제3 테스트 전압이 인가되는 전자 장치.
  13. 제12 항에 있어서,
    상기 제1 테스트 전압을 블랙 계조 전압이고, 상기 제2 테스트 전압은 화이트 계조 전압이고, 상기 제3 테스트 전압은 그레이 계조 전압인 전자 장치.
  14. 발광 소자 및 상기 발광 소자에 흐르는 전류량을 제어하는 구동 트랜지스터를 포함하는 화소;
    테스트 구동 트랜지스터를 포함하는 테스트 회로; 및
    상기 화소 및 상기 테스트 회로와 전기적으로 연결되며, 상기 테스트 회로에 인가되는 전압에 따라 상기 테스트 구동 트랜지스터의 동작점을 조정하는 회로 소자를 포함하는 구동 회로를 포함하는 전자 장치.
  15. 제14 항에 있어서,
    상기 구동 트랜지스터는 전원 전압이 제공되는 전원 배선에 전기적으로 연결되고, 상기 테스트 구동 트랜지스터는 상기 전원 전압이 제공되는 테스트 전원 배선에 전기적으로 연결된 전자 장치.
  16. 제15 항에 있어서,
    상기 전원 배선과 상기 테스트 전원 배선은 동일한 단자를 통해 상기 전원 전압을 수신하는 전자 장치.
  17. 제15 항에 있어서,
    상기 전원 배선과 상기 테스트 전원 배선은 서로 상이한 단자를 통해 상기 전원 전압을 각각 수신하는 전자 장치.
  18. 제15 항에 있어서,
    상기 전원 배선과 상기 테스트 전원 배선은 서로 전기적으로 분리된 전자 장치.
  19. 제14 항에 있어서,
    상기 회로 소자는 프로그래밍 가능 저항기를 포함하는 전자 장치.
  20. 제14 항에 있어서,
    상기 회로 소자는 다이오드 결합 트랜지스터를 포함하는 전자 장치.
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