KR20210095255A - 표시 장치 - Google Patents

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KR20210095255A
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pixel
disposed
area
transistor
initialization
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KR1020200008342A
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홍성진
고유민
김건희
이승찬
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 센서 영역를 구비하는 기판, 센서 영역에 배치되는 제1 화소를 포함하는 표시 패널, 및 기판과 표시 패널 사이에 배치되고, 센서 영역과 중첩하는 센서를 포함하고, 센서 영역은 제1 화소가 배치되는 화소 영역들 및 제1 화소가 배치되지 않는 투과 영역들을 포함하며, 투과 영역들은 제1 투과 영역을 포함하고, 화소 영역들은 제1 투과 영역의 제1 방향에 위치하는 제1 화소 영역 및 제1 투과 영역의 제1 방향에 교차하는 제2 방향에 위치하는 제2 화소 영역을 포함하고, 제1 화소는 제1 화소 회로를 포함하되, 제1 화소 회로의 일부는 제1 화소 영역에 배치되고, 제1 화소 회로의 다른 일부는 제2 화소 영역에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 점차 커지고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device, LCD), 유기 발광 표시 장치(Organic Light Emitting diode Display Device, OLED) 등과 같은 다양한 표시 장치가 개발되고 있다.
한편, 표시 장치는 다양한 센서들을 구비할 수 있다. 예를 들어, 표시 장치는 광 센서를 이용하여 객체를 인식할 수 있고, 카메라를 이용하여 사진 및 동영상을 획득할 수 있다. 최근에는 표시 장치의 전면의 베젤을 최소화 또는 제거하고, 전면의 센서들을 재배치하며, 표시 장치의 전면 전체에 영상을 표시하는 전면 디스플레이 기술에 대한 연구 개발이 이루어지고 있다.
표시 패널은 센서 영역을 포함하고, 센서들은 표시 패널의 하부에서 센서 영역과 중첩할 수 있다. 센서 영역은 화소 영역 및 투과 영역을 포함할 수 있다. 투과 영역의 면적이 좁게 설정될 경우, 투과 영역을 통해 입사되는 광량(또는, 신호량)이 충분하지 않아 센서 영역에 배치된 센서의 인식 정확도가 저하될 수 있다.
본 발명이 해결하려는 과제는, 센서 영역에 포함되는 투과 영역의 면적을 넓혀 센서 영역에 배치된 센서의 인식 정확도가 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 센서 영역를 구비하는 기판, 상기 센서 영역에 배치되는 제1 화소를 포함하는 표시 패널, 및 상기 기판과 상기 표시 패널 사이에 배치되고, 상기 센서 영역과 중첩하는 센서를 포함하고, 상기 센서 영역은 상기 제1 화소가 배치되는 화소 영역들 및 상기 제1 화소가 배치되지 않는 투과 영역들을 포함하며, 상기 투과 영역들은 제1 투과 영역을 포함하고, 상기 화소 영역들은 상기 제1 투과 영역의 제1 방향에 위치하는 제1 화소 영역 및 상기 제1 투과 영역의 상기 제1 방향에 교차하는 제2 방향에 위치하는 제2 화소 영역을 포함하고, 상기 제1 화소는 제1 화소 회로를 포함하되, 상기 제1 화소 회로의 트랜지스터들 중 일부는 상기 제1 화소 영역에 배치되고, 상기 제1 화소 회로의 트랜지스터들 중 다른 일부는 상기 제2 화소 영역에 배치된다.
상기 제1 화소 회로는, 상기 제2 화소 영역에 배치되고 상기 제1 화소의 제1 발광 소자 및 초기화 전원 사이에 연결된 제1 초기화 트랜지스터를 포함할 수 있다.
상기 표시 패널은 상기 제1 화소 회로와 연결된 제1 스캔 라인, 제1 초기화 라인, 및 제1 발광 제어 라인을 포함하되, 상기 제1 스캔 라인, 상기 제1 초기화 라인, 및 상기 제1 발광 제어 라인은, 상기 제1 화소 영역을 지나가며 상기 제1 화소 영역에 인접한 투과 영역을 우회할 수 있다.
상기 화소 회로는 상기 제1 화소 영역에 배치되는 제1 트랜지스터, 제2 트랜지스터, 및 커패시터를 더 포함하되, 상기 제1 트랜지스터는 제1 노드의 전압에 대응하여 제1 전원으로부터 상기 제1 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하고, 상기 제2 트랜지스터는 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 연결되고, 상기 제1 스캔 라인으로 스캔 신호가 공급될 때 턴-온되며, 상기 커패시터는 상기 제1 전원과 상기 제1 노드 사이에 접속될 수 있다.
상기 화소 회로는 상기 제1 화소 영역에 배치되는 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터를 더 포함하되, 상기 제3 트랜지스터는 상기 제1 노드와 상기 제1 트랜지스터의 제2 전극 사이에 연결되고, 상기 제1 스캔 라인으로 상기 스캔 신호가 공급될 때 턴-온되며, 상기 제4 트랜지스터는 상기 제1 노드와 상기 초기화 전원 사이에 연결되고, 상기 제1 초기화 라인으로 초기화 신호가 공급될 때 턴-온되며, 상기 제5 트랜지스터는 상기 제1 전원과 상기 제1 트랜지스터의 제1 전극 사이에 연결되고, 상기 제1 발광 제어 라인으로 발광 제어 신호가 공급될 때 턴-온되며, 상기 제6 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 상기 제1 발광 소자의 제1 전극 사이에 연결되고, 상기 제1 발광 제어 라인으로 상기 발광 제어 신호가 공급될 때 턴-온될 수 있다.
상기 화소 영역들은 상기 제1 투과 영역의 상기 제1 방향의 반대 방향에 위치하는 제3 화소 영역을 더 포함하고, 상기 화소 영역들에는 제2 화소가 더 배치되되, 상기 제2 화소는 제2 화소 회로를 포함하고, 상기 제2 화소 회로의 일부는 상기 제2 화소 영역에 배치되고, 상기 제2 화소 회로의 다른 일부는 상기 제3 화소 영역에 배치될 수 있다.
상기 제2 화소 회로는, 상기 제3 화소 영역에 배치되고 상기 제2 화소의 제2 발광 소자 및 초기화 전원 사이에 연결된 제2 초기화 트랜지스터를 포함할 수 있다.
상기 표시 패널은 상기 제2 화소 회로와 연결된 제2 스캔 라인 및 제2 초기화 라인을 포함하되, 상기 제2 스캔 라인 및 상기 제2 초기화 라인은, 상기 제2 화소 영역을 지나가며 상기 제2 화소 영역에 인접한 투과 영역을 우회할 수 있다.
상기 제1 초기화 트랜지스터는 상기 제2 초기화 라인으로 초기화 신호가 공급될 때 턴-온될 수 있다.
상기 제2 초기화 라인으로 공급되는 상기 초기화 신호는 상기 제1 스캔 라인으로 공급되는 상기 스캔 신호와 동일할 수 있다.
상기 화소 영역들은 상기 제1 화소 영역의 상기 제1 방향에 위치하는 제3 화소 영역을 더 포함하고, 상기 화소 영역들에는 제2 화소가 더 배치되되, 상기 제2 화소는 제2 화소 회로를 포함하고, 상기 제2 화소 회로의 일부는 상기 제3 화소 영역에 배치되고, 상기 제2 화소 회로의 다른 일부는 상기 제1 화소 영역에 배치될 수 있다.
상기 제2 화소 회로는, 상기 제1 화소 영역에 배치되고 상기 제2 화소의 제2 발광 소자 및 초기화 전원 사이에 연결된 제2 초기화 트랜지스터를 포함할 수 있다.
상기 표시 패널은 상기 제1 발광 소자의 애노드 전극과 상기 제1 초기화 트랜지스터를 전기적으로 연결하고, 상기 투과 영역들에 중첩하지 않는 연결 패턴을 포함할 수 있다.
상기 제1 화소 회로가 포함하는 트랜지스터들 중 적어도 하나는, 상기 기판 상에 배치되는 베이스층, 상기 베이스층 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 배치되는 게이트 전극, 및 상기 게이트 전극 상에 배치되어 상기 반도체 패턴과 접촉하는 제1 금속 패턴과 제2 금속 패턴을 포함하고, 상기 연결 패턴은 상기 베이스층과 상기 게이트 전극의 사이 또는 상기 게이트 전극과 동일층에 형성될 수 있다.
상기 표시 패널은 표시 화소가 배치되는 표시 영역을 더 구비하되, 상기 표시 영역은 상기 센서 영역을 둘러싸고, 상기 센서 영역에 배치되는 제1 화소들의 배치 밀도는 상기 표시 영역에 배치되는 표시 화소들의 배치 밀도보다 낮을 수 있다.
상기 센서 영역에 배치되는 제1 화소들의 크기는 상기 표시 영역에 배치되는 표시 화소들의 크기보다 작을 수 있다.
상기 센서 영역의 투과율은 상기 표시 영역의 투과율보다 클 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 센서 영역을 구비하는 기판, 상기 센서 영역에 배치되는 제1 화소 회로 및 제2 화소 회로를 포함하는 표시 패널, 및 상기 기판과 상기 표시 패널 사이에 배치되고, 상기 센서 영역과 중첩하는 센서를 포함하고, 상기 센서 영역은 투과 영역을 포함하되, 상기 제1 화소 회로의 트랜지스터들 중 일부는 상기 투과 영역의 제1 방향에 인접하여 배치되고, 상기 제1 화소 회로의 트랜지스터들 중 다른 일부는 상기 투과 영역의 상기 제1 방향에 교차하는 제2 방향에 인접하여 배치되며, 상기 제2 화소 회로는 상기 투과 영역의 상기 제2 방향에 인접하여 배치된다.
상기 표시 패널은 상기 투과 영역의 상기 제1 방향에 인접하여 배치되고 상기 제1 화소 회로와 연결되는 제1 발광 소자를 더 포함하고, 상기 제1 화소 회로는 상기 투과 영역의 상기 제2 방향에 인접하여 배치되는 초기화 트랜지스터를 포함하되, 상기 초기화 트랜지스터는 상기 제1 발광 소자의 애노드 전극과 초기화 전원 사이에 연결될 수 있다.
상기 표시 패널은 제3 화소 회로를 더 포함하되, 상기 제3 화소 회로의 트랜지스터들 중 일부는 상기 제2 화소 회로의 상기 제2 방향에 인접하여 배치되고, 상기 제3 화소 회로의 트랜지스터들 중 다른 일부는 상기 투과 영역의 상기 제2 방향에 인접하여 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 센서 영역의 일 화소 영역에 배치된 발광 소자들은 다른 화소 영역에 배치된 초기화 트랜지스터들과 연결될 수 있다. 이에 따라 센서 영역에서 투과 영역의 면적이 확대되고, 센서 영역에 배치된 센서의 인식 정확도가 개선된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 구성을 나타낸 블록도이다.
도 2a는 도 1에 도시된 화소의 일 실시예를 나타내는 회로도이다.
도 2b는 도 2a의 화소에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 표시 장치의 평면도들이다.
도 4는 도 3a의 IV-IV' 선을 따라 자른 개략적인 단면도이다.
도 5는 일 실시예에 따른 제1 표시 영역을 개략적으로 나타내는 평면도이다.
도 6은 도 5의 Q1 영역의 일 실시예에 따른 확대도이다.
도 7은 도 5의 Q1 영역의 다른 실시예에 따른 확대도이다.
도 8은 일 실시예에 따른 제2 표시 영역을 개략적으로 나타내는 평면도이다.
도 9a는 도 8의 Q2 영역의 일 실시예에 따른 확대도이다.
도 9b는 도 8의 Q2 영역의 다른 실시예에 따른 확대도이다.
도 10a는 도 8의 Q2 영역의 또 다른 실시예에 따른 확대도이다.
도 10b는 도 10a의 A-A' 선을 따라 자른 개략적인 단면도이다.
도 11은 도 8의 Q2 영역의 또 다른 실시예에 따른 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 구성을 나타낸 블록도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 복수의 화소(PXL)들을 포함하는 표시 패널(100), 주사 구동부(210), 데이터 구동부(220), 발광 구동부(230) 및 타이밍 제어부(240)를 포함할 수 있다. 또한, 표시 장치(10)는 표시 패널(100) 상에 배치된 스캔 라인들(SL1~SLn, n은 1보다 큰 자연수), 데이터 라인들(DL1~DLm, m은 1보다 큰 자연수), 및 발광 제어 라인들(EL1~ELo, o는 1보다 큰 자연수)을 포함할 수 있다.
타이밍 제어부(240)는 외부로부터 입력되는 신호들에 기초하여 스캔 구동 제어신호(SCS), 데이터 구동 제어신호(DCS), 및 발광 구동 제어신호(ECS)를 생성할 수 있다. 타이밍 제어부(240)에서 생성된 구동 제어신호들(SCS, DCS, ECS)은 주사 구동부(210), 데이터 구동부(220), 및 발광 구동부(230)로 각각 공급될 수 있다.
스캔 구동 제어신호(SCS)는 스캔 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스캔 스타트 펄스는 첫 번째 스캔 신호의 출력 타이밍을 제어하며, 클럭 신호들은 스캔 신호들의 출력 타이밍을 제어할 수 있다.
데이터 구동 제어신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하며, 클럭 신호들은 샘플링 동작을 제어하기 위해 사용될 수 있다.
발광 구동 제어신호(ECS)는 발광 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 발광 스타트 펄스는 첫 번째 발광 제어 신호의 출력 타이밍을 제어하며, 클럭 신호들은 발광 제어 신호들의 출력 타이밍을 제어할 수 있다.
주사 구동부(210) 는 스캔 구동 제어신호(SCS)에 대응하여 스캔 신호를 출력할 수 있다. 주사 구동부(210)는 스캔 라인들(SL1~SLn)로 스캔 신호를 공급할 수 있다. 스캔 신호는 스캔 라인들(SL1~SLn)에 대하여 순차적으로 또는 동시에 인가될 수 있다.
데이터 구동부(220)는 데이터 구동 제어신호(DCS)에 대응하여 데이터 라인들(DL1~DLm)로 데이터 신호들을 공급할 수 있다. 데이터 라인들(DL1~DLm)로 공급된 데이터 신호들은 스캔 신호에 의해 선택된 화소행의 화소(PXL)들로 인가될 수 있다. 이를 위해, 데이터 구동부(220)는 스캔 신호와 동기되도록 데이터 라인들(DL1~DLm)로 데이터 신호들을 공급할 수 있다.
데이터 구동부(220)는 한 프레임 내의 표시 기간 동안 외부로부터 제공되는 영상 데이터에 대응하는 데이터 신호들을 데이터 라인들(DL1~DLm)로 인가할 수 있다.
발광 구동부(230)는 발광 구동 제어신호(ECS)에 대응하여 발광 제어 라인들(EL1~ELo)로 발광 제어 신호들을 공급할 수 있다. 발광 제어 신호는 발광 제어 라인들(EL1~ELo)에 대하여 순차적으로 또는 동시에 인가될 수 있다. 발광 제어 라인들(EL1~ELo)을 통해 발광 제어 신호를 공급받은 화소(PXL)들은 데이터 구동부(220)로부터 인가받은 데이터 신호들에 대응하는 휘도로 발광할 수 있다.
표시 패널(100)은 데이터 라인들(DL1~DLm), 스캔 라인들(SL1~SLn) 및 발광 제어 라인들(EL1~ELo)과 접속되는 복수의 화소(PXL)들을 포함할 수 있다. 화소(PXL)의 회로 구조에 대응하여 화소(PXL)에 하나 이상의 스캔 라인이 연결될 수도 있다.
화소(PXL)들은 외부로부터 제1 구동 전원(ELVDD) 및 제2 구동 전원(ELVSS)과 연결되어 구동 전원전압을 공급받을 수 있다. 제1 구동 전원(ELVDD)이 공급하는 제1 구동 전원전압은 제2 구동 전원(ELVSS)이 공급하는 제2 구동 전원전압보다 높은 전압으로 설정될 수 있다. 또한, 화소(PXL)들은 초기화 전원(Vint)과 더 연결되어 초기화 전원전압을 공급받을 수 있다.
각 화소(PXL)들은 표시 기간 동안 대응되는 스캔 라인을 통해 스캔 신호가 공급될 때, 대응되는 데이터 라인으로부터 데이터 신호를 공급받을 수 있다. 데이터 신호를 공급받은 화소(PXL)는 데이터 신호에 대응하여 제1 구동 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 대응되는 발광 제어 라인으로부터 발광 제어 신호가 인가될 때, 발광 소자는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
도 2a는 도 1에 도시된 화소의 일 실시예를 나타내는 회로도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 제1 내지 제7 트랜지스터들(M1 내지 M7)과 스토리지 커패시터(Cst)를 포함하는 화소 회로(PC) 및 발광 소자(LD)를 포함할 수 있다.
일 실시예에 따른 화소(PXL)는 제1 스캔 라인(SLi), 제2 스캔 라인(SLi-1), 제3 스캔 라인(SLi+1), 데이터 라인(DLj), 발광 제어 라인(ELi), 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원(Vint) 사이에 접속될 수 있다.
제1 내지 제7 트랜지스터들(M1 내지 M7) 각각은 P형 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제7 트랜지스터들(M1 내지 M7) 중 적어도 일부는 N형 트랜지스터로 구현될 수도 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(M5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(M6)를 경유하여 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)에 접속될 수 있다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)는 데이터 라인(DLj)과 제1 트랜지스터(M1)의 제1 전극의 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 제1 스캔 라인(SLi)에 접속될 수 있다. 이러한 제2 트랜지스터(M2)는 제1 스캔 라인(SLi)으로 제1 스캔 신호(GW[i])가 공급될 때 턴-온되어 데이터 라인(DLj)과 제1 트랜지스터(M1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 제2 전극과 제1 노드(N1)의 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제1 스캔 라인(SLi)에 접속될 수 있다. 이러한 제3 트랜지스터(M3)는 제1 스캔 라인(SLi)으로 게이트-온 전압의 제1 스캔 신호(GW[i])가 공급될 때 턴-온되어 제1 트랜지스터(M1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(M3)가 턴-온 될 때, 제1 트랜지스터(M1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(M4)의 게이트 전극은 제2 스캔 라인(SLi-1)(또는, 초기화 라인)에 접속될 수 있다. 이러한 제4 트랜지스터(M4)는 제2 스캔 라인(SLi-1)으로 제2 스캔 신호(GI[i])(또는, 초기화 신호)가 공급될 때 턴-온 되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 즉, 제4 트랜지스터(M4)는 제1 트랜지스터(M1)의 게이트 전극을 초기화하는 게이트 초기화 트랜지스터일 수 있다. 여기서, 제2 스캔 신호(GI[i])는 이전 행에 위치한 화소의 제1 스캔 라인이 제공하는 제1 스캔 신호와 동일한 파형을 갖는 신호일 수 있다.
도 2a에는 제1 트랜지스터(M1)의 게이트 노드, 즉 제1 노드(N1)를 초기화하기 위한 초기화 라인으로서 제2 스캔 라인(SLi-1)이 이용되는 실시예가 도시된다. 그러나, 본 발명의 기술적 사상은 이로써 한정되지 않는다.
제5 트랜지스터(M5)는 제1 전원(ELVDD)과 제1 트랜지스터(M1)의 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(M5)의 게이트 전극은 발광 제어 라인(ELi)에 접속될 수 있다.
제6 트랜지스터(M6)는 제1 트랜지스터(M1)와 발광 소자(LD)의 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(M6)의 게이트 전극은 발광 제어 라인(ELi)에 접속될 수 있다.
이러한 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 발광 제어 라인(ELi)으로 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 공급될 때 턴-오프되고, 게이트-온 전압의 발광 제어 신호(예를 들어, 로우 레벨 전압)가 공급될 때 턴-온될 수 있다.
제7 트랜지스터(M7)(또는, 초기화 트랜지스터)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극, 예를 들어, 애노드 전극의 사이에 접속될 수 있다. 제7 트랜지스터(M7)의 게이트 전극은 제3 스캔 라인(SLi+1)에 접속될 수 있다. 제7 트랜지스터(M7)는 제3 스캔 라인(SLi+1)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 제3 스캔 신호(GI[i+1])가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압(또는, 초기화 전원전압)을 발광 소자(LD)의 애노드 전극으로 공급할 수 있다. 즉, 제7 트랜지스터(M7)는 발광 소자(LD)의 애노드 전극을 초기화하는 애노드 초기화 트랜지스터일 수 있다.
여기서, 제3 스캔 라인(SLi+1)은 다음 행에 위치한 화소의 제2 스캔 라인과 동일한 스캔 라인일 수 있다. 즉, 제7 트랜지스터(M7)의 게이트 전극은 다음 행에 위치한 화소의 제2 스캔 라인과 연결될 수 있으며, 제7 트랜지스터(M7)의 게이트 전극에 제공되는 제3 스캔 신호(GI[i+1])는 다음 행에 위치한 화소의 제2 스캔 라인이 제공하는 제2 스캔 신호와 동일할 수 있다. 이에 따라, 제3 스캔 라인(SLi+1)에 제공되는 제3 스캔 신호(GI[i+1])는 제1 스캔 라인(SLi)에 제공되는 제1 스캔 신호(GW[i])와 실질적으로 동일한 파형을 갖는 신호일 수 있으나, 이에 한정되는 것은 아니다.
또한, 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
제7 트랜지스터(M7)는 제1 내지 제6 트랜지스터들(M1~M6)과 다른 영역에 배치될 수 있다. 예를 들어, 제7 트랜지스터(M7)는 제1 내지 제6 트랜지스터들(M1~M6)과 다른 화소행(또는, 다른 화소 영역)에 위치할 수 있다. 이와 관련하여, 도 9a 내지 11을 참조하여 자세히 후술한다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1)의 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(M1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 제6 트랜지스터(M6)를 경유하여 제1 트랜지스터(M1)에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 제2 전원(ELVSS)에 접속될 수 있다. 이러한 발광 소자(LD)는 제1 트랜지스터(M1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 발광 소자(LD)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 값은 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
발광 소자(LD)는 예를 들어, 유기 발광 다이오드일 수 있다. 발광 소자(LD)는 적색, 녹색, 및 청색 중 하나로 발광할 수 있다. 그러나 본 발명은 이로써 한정되지 않는다.
한편, 화소(PXL)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로가 화소(PXL)에 적용될 수 있음은 물론이다.
도 2b는 도 2a의 화소에 포함된 제1 트랜지스터의 일 예를 나타내는 단면도이다.
도 2a 및 도 2b를 참조하면, 제1 트랜지스터(M1)(또는, 화소(PXL))는 베이스층(SUB), 절연층들(INS1, INS2, INS3, INS4), 반도체 패턴(SC) 및 도전 패턴들(GAT, BML, SDM1, SDM2)을 포함할 수 있다.
베이스층(SUB)은 화소(PXL)의 각 구성들이 배치될 공간을 마련할 수 있다. 베이스층(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다.
도면상 도시되진 않았으나, 베이스층(SUB) 상에는 버퍼층이 더 배치될 수 있다. 버퍼층은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
절연층들(INS1, INS2, INS3, INS4)은 베이스층(SUB) 상에 순차적으로 배치되며, 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 및 제4 절연층(INS4)을 포함할 수 있다.
절연층들(INS1, INS2, INS3, INS4) 각각은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 절연층들(INS1, INS2, INS3, INS4) 각각은, SiNx 및 SiOx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 절연층들(INS1, INS2, INS3, INS4) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 절연층들(INS1, INS2, INS3, INS4)은 서로 다른 절연 물질을 포함하거나, 또는 절연층들(INS1, INS2, INS3, INS4) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
도전 패턴들(GAT, BML, SDM1, SDM2)은 게이트 전극(GAT), 바디 전극(BML), 제1 금속 패턴(SDM1) 및 제2 금속 패턴(SDM2)을 포함할 수 있다.
게이트 전극(GAT), 바디 전극(BML), 제1 금속 패턴(SDM1), 및 제2 금속 패턴(SDM2) 각각은 적어도 하나의 도전성 물질, 예를 들어, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
바디 전극(BML)은 베이스층(SUB) 상에 배치될 수 있다. 상술한 바와 같이, 베이스층(SUB) 상에 버퍼층이 더 배치되는 경우, 바디 전극(BML)은 버퍼층 상에 배치될 수 있다.
바디 전극(BML)에는 제어 신호가 전달되어, 게이트 전극(GAT)과 함께 반도체 패턴(SC)의 채널 영역을 조절하는 역할을 수행할 수 있다. 일 예로, 바디 전극(BML)에는 게이트 전극(GAT), 제1 금속 패턴(SDM1), 및 제2 금속 패턴(SDM2) 중 어느 하나에 제공되는 신호와 동일한 신호가 공급될 수 있다. 즉, 바디 전극(BML)은 게이트 전극(GAT), 제1 금속 패턴(SDM1), 및 제2 금속 패턴(SDM2) 중 어느 하나와 동기화 될 수 있다. 다른 예로, 바디 전극(BML)은 별도의 제어 라인을 통해 제어 신호를 공급받을 수 있다. 또한, 실시예에 따라, 제1 트랜지스터(M1)는 바디 전극(BML)을 포함하지 않을 수도 있다.
반도체 패턴(SC)은 제1 절연층(INS1) 상에 배치될 수 있다. 일 예로, 반도체 패턴(SC)은 제1 절연층(INS1) 및 제2 절연층(INS2) 사이에 배치될 수 있다. 반도체 패턴(SC)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
반도체 패턴(SC)은 폴리 실리콘, 아몰퍼스 실리콘, LTPS(Low Temperature Poly-Silicon) 등으로 이루어진 반도체 패턴일 수 있다. 반도체 패턴(SC)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SC)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
반도체 패턴(SC)은 바디 전극(BML)과 중첩하여 배치되며, 바디 전극(BML)은 반도체 패턴(SC)의 적어도 일 영역과 중첩할 수 있다.
게이트 전극(GAT)은 제2 절연층(INS2) 상에 배치될 수 있다. 일 예로, 게이트 전극(GAT)은 제2 절연층(INS2) 및 제3 절연층(INS3) 사이에 배치될 수 있다. 게이트 전극(GAT)은 반도체 패턴(SC)의 적어도 일 영역과 중첩할 수 있다. 도 2b는 제1 트랜지스터(M1)가 하나의 게이트 전극(GAT) 만을 포함하는 것을 도시하고 있으나, 이에 제한되는 것은 아니며 복수의 게이트 전극들을 포함할 수도 있다. 또한, 제1 트랜지스터(M1) 외의 다른 트랜지스터들(M2 내지 M7)의 게이트 전극들은 제1 트랜지스터(M1)의 게이트 전극(GAT)과 서로 다른 층에 배치될 수도 있다.
게이트 전극(GAT), 반도체 패턴(SC), 바디 전극(BML), 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 제1 트랜지스터(M1)를 구성할 수 있다.
제1 금속 패턴(SDM1) 및 제2 금속 패턴(SDM2)은 제3 절연층(INS3) 상에 배치될 수 있다.
제1 금속 패턴(SDM1)은 제2 및 제3 절연층들(INS2, INS3)를 관통하는 컨택홀을 통해 반도체 패턴(SC)의 일 영역과 접하고, 제1 트랜지스터(M1)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제2 금속 패턴(SDM2)은 제2 및 제3 절연층들(INS2, INS3)를 관통하는 컨택홀을 통해 반도체 패턴(SC)의 타 영역과 접하고, 제1 트랜지스터(M1)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 표시 장치의 평면도들이다. 특히, 도 3a 및 도 3b는 표시 장치(10)의 전면을 나타낸다.
표시 장치(10)는 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다. 예를 들어, 표시 장치(10)는 전체 영역에서 가요성을 가지거나, 기 설정된 가요성 영역에서 가요성을 가질 수 있다.
도 3a를 참조하면, 표시 장치(10)의 전면에는 표시 패널이 배치될 수 있다. 표시 패널은 표시 영역(AA)과 표시 영역(AA)을 둘러싸는 비표시 영역(NA)을 포함할 수 있다.
표시 영역(AA)은 다수의 화소(PXL, 도 1 참조)들이 배치되는 영역으로서, 활성 영역(Active Area)으로 명명될 수 있다. 본 발명의 다양한 실시예에서, 표시 영역(AA)은 표시 장치(10)의 전면의 대부분을 차지하도록 대화면으로 배치될 수 있다.
비표시 영역(NA)은 표시 영역(AA)의 주변에 배치되는 영역으로서, 도 3a에 도시된 바와 같이 표시 장치(10)의 전면 가장자리에 마련될 수 있다. 비표시 영역(NA)은 비활성 영역(Non-active Area), 또는 베젤 영역으로 명명될 수 있다. 비표시 영역(NA)은 표시 영역(AA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있다.
비표시 영역(NA)은 표시 영역(AA)에 구동 신호를 인가하기 위한 구동 소자들, 배선들 및 각종 더미 영역 등을 포함할 수 있다. 예를 들어, 비표시 영역(NA)에는 표시 영역(AA) 내의 화소들을 구동하기 위하여 도 1에 도시된 주사 구동부(210), 데이터 구동부(220), 발광 구동부(230), 타이밍 제어부(240) 및 화소(PXL)들에 연결되는 각종 배선들이 배치될 수 있다.
다른 실시예에서, 표시 영역(AA)은 표시 장치(10)의 전면 전체에 배치될 수 있다. 표시 영역(AA)이 표시 장치(10)의 전면 전부에 배치됨에 따라, 전면에는 비표시 영역(NA)이 배치되지 않거나 매우 작은 면적으로 배치될 수 있다. 이러한 실시예에서, 표시 영역(AA)은 표시 장치(10)의 측면 테두리와 접하거나 측면 테두리로부터 1mm 이내의 거리를 두고 배치될 수 있다.
도 3a에서는 표시 영역(AA)이 표시 장치(10)의 전면에만 배치되는 것으로 도시하지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉 다양한 실시예에서 표시 영역(AA)은 표시 장치(10)의 측면 테두리의 적어도 일 영역이나 후면의 적어도 일 영역 등에 배치될 수 있다. 표시 장치(10)의 다수의 면에 배치되는 표시 영역(AA)은 서로 적어도 일부분에서 연결되거나 분리되어 마련될 수 있다.
본 발명의 다양한 실시예에서, 표시 장치(10)는 표시 영역(AA)과 중첩하여 배치되는 센서(미도시)들을 포함할 수 있다. 센서들은 표시 영역(AA)에 배치되는 화소들 및/또는 배선들의 하부에 배치되어, 전면에 대하여 은폐될 수 있다. 이와 같이 센서들이 표시 영역(AA)의 하부에 중첩하여 배치되면 표시 장치(10)는 보다 넓은 표시 영역(AA)을 확보할 수 있다.
센서들과 중첩되지 않는 영역을 제1 표시 영역(AA1), 센서들과 중첩되는 영역을 제2 표시 영역(AA2, 또는 센서 영역)으로 정의할 수 있다. 그러나 다양한 실시예에서, 제2 표시 영역(AA2)은 센서들과 중첩되는 영역보다 넓은 영역을 갖도록 설정될 수 있다. 예를 들어, 제2 표시 영역(AA2)은 도 3b에 도시된 것과 같이 표시 장치(10)의 일단에 넓게 형성될 수 있다. 이러한 실시예에서, 표시 장치(10)의 상단 가장자리로부터의 제1 표시 영역(AA1)의 폭은 5~8mm일 수 있다.
제2 표시 영역(AA2)은 표시 영역(AA)의 내부에 위치하며, 제1 표시 영역(AA1)에 의해 둘러싸일 수 있다. 도 3a에서는 제2 표시 영역(AA2)이 평면상 대략 원형의 형상을 갖는 것으로 도시되나 이에 한정되지 않는다. 즉, 제2 표시 영역(AA2)은 도 3b에 도시된 것과 같이 사각형 등과 같은 다각형, 타원형 등 다양한 형태를 가질 수 있다.
또한, 도 3a 및 도 3b에서는 적어도 하나의 제2 표시 영역(AA2)들이 표시 장치(10)의 전면 상단부에만 배치되는 것으로 도시되지만, 본 발명이 이로써 한정되지 않는다. 즉, 다양한 실시예에서 제2 표시 영역(AA2)은 다수 개가 마련될 수 있으며, 표시 영역(AA) 내이면 어디에나 서로 인접하게 또는 분산되어 배치될 수 있다. 예를 들어, 표시 영역(AA)이 표시 장치(10)의 측면 테두리 및/또는 후면 등에 형성될 경우, 제2 표시 영역(AA2)들 중 일부는 측면 테두리의 표시 영역(AA) 및/또는 후면의 표시 영역(AA) 내에 형성될 수 있다.
제2 표시 영역(AA2)에 중첩하여 배치되는 센서들은 광학 센서일 수 있다. 센서들은 예를 들어, 지문 센서, 이미지 센서, 카메라, 스트로브, 광 센서, 조도 센서, 근접 센서, RGB 센서, 및 적외선 센서 등을 포함할 수 있다. 그러나 센서들은 광학 센서로 한정되지 않으며, 초음파 센서, 마이크로폰, 환경 센서(예를 들어, 기압계, 습도계, 온도계, 방사능 감지 센서, 열 감지 센서 등), 화학 센서(가스 감지 센서, 먼지 감지 센서, 냄새 감지 센서 등) 등 다양한 센서들을 포함할 수 있다.
일 실시예에서, 도 3a에 도시된 바와 같이 하나의 제2 표시 영역(AA2)은 하나의 센서와 중첩될 수 있다. 예를 들어, 제2 표시 영역(AA2)들 중 하나는 카메라와 중첩되고, 다른 하나는 근접 센서와 중첩되며, 또 다른 하나는 조도 센서와 중첩될 수 있다.
그러나 다른 실시예에서, 도 3b에 도시된 바와 같이 하나의 제2 표시 영역(AA2)은 복수 개의 센서들과 중첩될 수 있다. 예를 들어, 제2 표시 영역(AA2)들 중 하나는 나란하게 배치되는 카메라 및 근접 센서와 중첩되고, 다른 하나는 조도 센서와 중첩될 수 있다.
제2 표시 영역(AA2)은 센서들로 입력된 신호(예를 들어, 광 신호)를 투과시킬 수 있다. 신호의 투과율을 향상시키기 위해, 제2 표시 영역(AA2)에는, 제1 표시 영역(AA1)과 비교하여 화소들이 낮은 밀도로 배치될 수 있다. 화소들이 낮은 밀도로 배치될 경우, 각 화소 사이에 물리적 및/또는 광학적 개구가 형성되어 신호를 보다 효과적으로 투과시킬 수 있다. 즉, 제2 표시 영역(AA2)의 투과율은 제1 표시 영역(AA1)의 투과율 보다 클 수 있다. 제1 표시 영역(AA1)과 제2 표시 영역(AA2)에서 화소들의 배치 밀도는 이하에서 도면을 참조하여 보다 상세히 설명한다.
도 4는 도 3a의 IV-IV' 선을 따라 자른 개략적인 단면도이다.
도 4를 참조하면, 표시 장치(10)는 기판(110), 적어도 하나의 센서(120), 표시 패널(100) 및 윈도우(130)를 포함할 수 있다. 기판(110), 센서(120), 표시 패널(100) 및 윈도우(130)는 수직 방향으로 적층된 구조를 형성할 수 있다.
기판(110)은 표시 패널(100) 및 센서(120)를 지지할 수 있다. 일 실시예에서, 기판(110)은 브라켓, 하부 커버 등일 수 있으며, 플라스틱 또는 금속 소재를 포함할 수 있다. 기판(110)은 표시 장치(10)의 배면의 외형을 구성하고, 전자기기 내부의 구성 요소들을 외부의 스트레스로부터 보호할 수 있다.
센서(120)는 기판(110) 상에 표면 실장 기술(Surface Mount Technology; SMT)로 배치될 수 있다. 센서(120)는 기판(110)과 표시 패널(100) 사이에 배치될 수 있다. 센서(120)는 표시 패널(100)의 적어도 일 영역, 예를 들어 제2 표시 영역(AA2)과 중첩하여 배치될 수 있다.
표시 패널(100)은 평판 표시 패널 또는 플렉서블 표시 패널일 수 있다. 예를 들어, 표시 패널(100)은 유리, 플라스틱 등으로 형성되는 리지드 베이스층 또는 플라스틱 필름과 같은 가요성 베이스층을 포함할 수 있다. 표시 패널(100)은 베이스층 상에 배치되는 회로 소자층 및 발광 소자층을 이용하여 영상을 표시할 수 있다. 도 2a를 참조하여 설명한 바와 같이, 화소(PXL)들은 회로 소자층에 형성되는 화소 회로(PC)와 발광 소자층에 형성되는 발광 소자(LD)를 포함할 수 있다. 상술한 바와 같이 발광 소자는 유기 발광 다이오드일 수 있으나, 발광 소자는 유기 발광 다이오드에 한정되는 것은 아니다. 예를 들어, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자(퀀텀닷 발광 소자)일 수도 있다.
표시 패널(100)은 도 3a 및 도 3b를 참조하여 설명한 제1 표시 영역(AA1) 및 센서(120)와 중첩하는 제2 표시 영역(AA2)을 포함할 수 있다. 제1 표시 영역(AA1) 및 제2 표시 영역(AA2)에는 화소들이 배치될 수 있다.
각 표시 영역들(AA1, AA2)에서의 화소 배치 구조는 서로 상이할 수 있다. 일 실시예에서, 제1 표시 영역(AA1) 및 제2 표시 영역(AA2)에 화소들이 상이한 밀도로 배치될 수 있다. 예를 들어, 제1 표시 영역(AA1)에는 제1 밀도로 화소들이 배치되고 제2 표시 영역(AA2)에는 화소들이 제2 밀도로 배치될 수 있다. 제2 밀도는 제1 밀도보다 작게 설정될 수 있다.
즉, 제2 표시 영역(AA2)에서 전체 면적 대비 화소들이 배치된 면적은 제1 표시 영역(AA1)에서보다 작을 수 있다. 제2 표시 영역(AA2)에서 화소들이 상대적으로 낮은 밀도로 배치됨에 따라, 제2 표시 영역(AA2)의 투과율은 제1 표시 영역(AA1)의 투과율보다 클 수 있다.
제2 표시 영역(AA2)에서 화소의 밀도가 제1 표시 영역(AA1)에서보다 작아짐에 따라, 제2 표시 영역(AA2)에서 표시되는 영상은 제1 표시 영역(AA1)에서 표시되는 영상보다 상대적으로 어둡게(즉, 휘도가 낮게) 시인될 수 있다. 이러한 문제를 해결하기 위하여 제2 표시 영역(AA2)에 배치되는 화소들은, 동일한 영상 데이터에 대하여 더 밝은 휘도로 발광하도록 제어될 수 있다.
한편, 다른 실시예에서, 제1 표시 영역(AA1)과 제2 표시 영역(AA2)은 동일한 화소 밀도를 가지며, 대신 상이한 투과율을 갖도록 구성될 수도 있다. 예를 들어, 제1 표시 영역(AA1)에 배치되는 화소들은 제1 투과율을 갖는 물질로 구성되고, 제2 표시 영역(AA2)에 배치되는 화소들은 제1 투과율보다 높은 제2 투과율을 갖는 물질로 구성될 수 있다.
또는, 제2 표시 영역(AA2)에 배치되는 화소들의 회로 소자들 및 회로 소자들에 연결되는 배선들은 제1 표시 영역(AA1)에 배치되는 화소들의 회로 소자들 및 회로 소자들에 연결되는 배선들보다 조밀하게 배치되거나 좁은 면적을 갖도록 형성될 수 있다. 즉, 제2 표시 영역(AA2)에 배치되는 화소들의 크기는 제1 표시 영역(AA1)에 배치되는 화소들의 크기보다 작게 형성될 수 있다. 이에 따라, 제2 표시 영역(AA2)에서 회로 소자들 사이, 배선들 사이 및 회로 소자들과 배선들 사이의 간격이 넓어지고, 결과적으로 제2 표시 영역(AA2)의 투과율이 향상될 수 있다.
윈도우(130)는 표시 장치(10)의 최외곽에 배치될 수 있다. 윈도우(130)는 유리 재질이거나 합성 수지 재질일 수 있다. 윈도우(130)는 투광성 소재로 구성될 수 있다. 윈도우(130)는 하부에 배치되는 구성 요소들을 보호하도록 마련될 수 있다.
도 5는 일 실시예에 따른 제1 표시 영역을 개략적으로 나타내는 평면도이다. 도 6은 도 5의 Q1 영역의 일 실시예에 따른 확대도이다. 도 7은 도 5의 Q1 영역의 다른 실시예에 따른 확대도이다.
도 5 내지 도 7을 참조하면, 제1 표시 영역(AA1)은 복수의 표시 화소 영역(DPA)들을 포함할 수 있다. 표시 화소 영역(DPA)들은 표시 장치(10)의 해상도에 따라 제1 방향(X) 및 제2 방향(Y)을 따라 소정의 개수로 배열될 수 있다. 제1 방향(X)과 제2 방향(Y)은 실질적으로 수직일 수 있다.
각 표시 화소 영역(DPA)은 도 6 및 도 7에 도시된 바와 같이 적어도 하나의 화소(PXL, PXL')들을 포함할 수 있고, 각 화소(PXL, PXL')는 동일하거나 상이한 색상의 광을 출사하는 복수의 서브 화소들(또는, 서브 화소 영역들)을 포함할 수 있다. 예를 들어, 서브 화소들은 적색(R), 녹색(G) 및/또는 청색(B)의 광을 출사할 수 있다. 그러나 본 발명은 이로써 한정되지 않으며, 표시 화소 영역(DPA) 내에 포함되는 서브 화소들은 조합에 의해 백색광을 구현할 수 있는 것이면 다양한 색상의 광을 출사할 수 있다.
서브 화소들 각각은 도 2a를 참조하여 설명한 화소(PXL)에 포함되는 화소 회로(PC) 및 발광 소자(LD)의 구성을 포함할 수 있다. 예를 들어, 도 2a의 화소(PXL)는 하나의 서브 화소의 회로 구성을 의미할 수 있다.
일 실시예에서, 화소(PXL)는 도 6에 도시된 것과 같이 제1 방향(X)으로 배열되는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)들은 스트라이프 패턴으로 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)(또는, 제1 서브 화소 영역)는 적색(R)의 광을 출사하고, 제2 서브 화소(SPX2)(또는, 제2 서브 화소 영역)는 녹색(G)의 광을 출사하며, 제3 서브 화소(SPX3)(또는, 제3 서브 화소 영역)는 청색(B)의 광을 출사할 수 있다.
다른 실시예에서, 화소(PXL')는 도 7에 도시된 것과 같이 제1 방향(X)으로 배열되는 제1 내지 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)을 포함할 수 있다. 제1 내지 제4 서브 화소들(SPX1, SPX2, SPX3, SPX4)은 펜타일 패턴으로 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 적색(R)의 광을 출사하고, 제2 서브 화소(SPX2)는 녹색(G)의 광을 출사하고, 제3 서브 화소(SPX3)는 청색(B)의 광을 출사하고, 제4 서브 화소(SPX4)(또는, 제4 서브 화소 영역)는 녹색(G)의 광을 출사할 수 있다.
한편, 도 6 및 도 7에서는 각 서브 화소들이 직사각형 형태를 갖는 것으로 도시되나, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시예에서 각 서브 화소들은 정사각형, 마름모형, 육각형, 팔각형 등 다양한 형태를 가질 수 있다. 또한, 도 6 및 도 7에서는 각 서브 화소들이 서로 동일한 면적을 갖는 것으로 도시되지만, 본 발명의 기술적 사상은 이로써 한정되지 않는다. 즉, 다양한 실시예에서 각 서브 화소들 중 임의의 색상의 광(예를 들어, 적색(R) 광 및/또는 청색(B) 광)을 출사하는 서브 화소들은 다른 색상의 광(예를 들어, 녹색(G) 광)을 출사하는 서브 화소들보다 큰 면적을 가질 수 있다.
도 8은 일 실시예에 따른 제2 표시 영역을 개략적으로 나타내는 평면도이다.
도 8을 참조하면, 제2 표시 영역(AA2)은 화소 영역(PA) 및 투과 영역(TA)을 포함할 수 있다. 일 실시예에서, 화소 영역(PA) 및 투과 영역(TA)은 제1 방향(X) 및 제2 방향(Y)을 따라 서로 교번적으로 배열될 수 있다.
화소 영역(PA)은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)을 포함하고, 투과 영역(TA)은 제1 투과 영역(TA1), 제2 투과 영역(TA2), 및 제3 투과 영역(TA3)을 포함할 수 있다.
제1 화소 영역(PA1) 및 제1 투과 영역(TA1)은 제1 방향(X)을 따라 서로 교번적으로 배열되어 제1 화소행(PXR1)을 이룰 수 있고, 제2 화소 영역(PA2) 및 제2 투과 영역(TA2)은 제1 방향(X)을 따라 서로 교번적으로 배열되어 제2 화소행(PXR2)을 이룰 수 있으며, 제3 화소 영역(PA3) 및 제3 투과 영역(TA3)은 제1 방향(X)을 따라 서로 교번적으로 배열되어 제3 화소행(PXR3)을 이룰 수 있다. 제1 화소행(PXR1), 제2 화소행(PXR2), 및 제3 화소행(PXR3)은 제2 방향(Y)을 따라 순차적 배열될 수 있으며, 이에 따라 제1 화소 영역(PA1) 내지 제3 화소 영역(PA3)은 각각 서로 다른 화소행에 위치할 수 있다.
또한, 제2 표시 영역(AA2)은 복수의 화소열들을 포함할 수 있다. 예를 들어, 제2 표시 영역(AA2)은 제2 방향(Y)을 따라 순차적으로 배열된 제1 화소 영역(PA1), 제2 투과 영역(TA2), 및 제3 화소 영역(PA3)으로 구성된 제1 화소열(PXC1) 및 제1 화소열(PXC1)에 인접하고 제2 방향(Y)을 따라 순차적으로 배열된 제1 투과 영역(TA1), 제2 화소 영역(PA2), 및 제3 투과 영역(TA3)으로 구성된 제2 화소열(PXC2)을 포함할 수 있다. 제1 화소열(PXC1) 및 제2 화소열(PXC2)은 제1 방향(X)을 따라 서로 교번적으로 배열될 수 있다. 이에 따라, 제1 화소열(PXC1)이 포함하는 제1 화소 영역(PA1)과 제2 화소열(PXC2)이 포함하는 제2 화소 영역(PA2)은 서로 다른 화소열에 위치할 수 있다.
각 화소 영역들(PA1, PA2, PA3)은 도 6 및 도 7에서 설명한 화소(PXL, PXL')(또는, 서브 화소들(SPXL1, SPXL2, SPXL3, SPXL4))를 포함할 수 있다. 각 화소 영역들(PA1, PA2, PA3)은 복수의 화소(PXL, PXL')들을 포함할 수 있으나, 이에 한정되는 것은 아니며, 각각 하나의 화소만을 포함할 수도 있다.
도 9a는 도 8의 Q2 영역의 일 실시예에 따른 확대도이다. 도 9b는 도 8의 Q2 영역의 다른 실시예에 따른 확대도이다.
이하에서는, 도 9a 및 도 9b를 참조하여 제2 표시 영역(AA2)이 포함하는 화소들 및 신호 라인들의 배치 구조에 대해 구체적으로 설명한다.
도 8, 도 9a, 및 도 9b를 참조하면, 제2 표시 영역(AA2)은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)을 포함할 수 있다. 상술한 바와 같이, 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)은 서로 다른 화소행들(PXR1, PXR2, PXR3)에 위치할 수 있다.
제2 표시 영역(AA2)에는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)가 배치될 수 있다. 또한, 제2 표시 영역(AA2)에는 각 화소들(PXL1, PXL2, PXL3)을 구동하기 위해 구동 신호를 전달하는 복수의 신호 라인들(SLp-1, SLp, ELp, SLq-1, SLq, ELq, SLr-1, SLr, ELr) 및 초기화 전원 라인(VIL)들이 배치될 수 있다. 제2 표시 영역(AA2)은 각 화소 영역들(PA1, PA2, PA3) 사이에 배열된 제1 투과 영역(TA1), 제2 투과 영역(TA2), 및 제3 투과 영역(TA3)을 포함할 수 있다.
각 화소 영역들(PA1, PA2, PA3)은 서로 동일하거나 상이한 색상의 광을 출사하는 복수의 서브 화소들(또는, 서브 화소 영역들)을 포함할 수 있다. 예를 들어, 제1 화소 영역(PA1)은 제1 방향(X)을 따라 배열된 제1 서브 화소(SPX11)(또는, 제1 서브 화소 영역), 제2 서브 화소(SPX12)(또는, 제2 서브 화소 영역), 제3 서브 화소(SPX13)(또는, 제3 서브 화소 영역), 및 제4 서브 화소(SPX14)(또는, 제4 서브 화소 영역)를 포함할 수 있다. 또한, 제2 화소 영역(PA2)은 제1 방향(X)을 따라 배열된 제1 내지 제4 서브 화소들(SPX21~SPX24)(또는, 제1 내지 제4 서브 화소 영역들)을 포함하고, 제3 화소 영역(PA3)은 제1 방향(X)을 따라 배열된 제1 내지 제4 서브 화소들(SPX31~SPX34)(또는, 제1 내지 제4 서브 화소 영역들)을 포함할 수 있다.
제1 화소 영역(PA1)의 제1 내지 제4 서브 화소들(SPX11~SPX14)은 각각 서로 다른 색의 광을 출사할 수 있다. 제1 내지 제4 서브 화소들(SPX11~SPX14)은 펜타일 패턴으로 배치될 수 있다. 예를 들어, 제1 서브 화소(SPX11)는 적색 광을 출사하고, 제2 서브 화소(SPX12)는 녹색 광을 출사하며, 제3 서브 화소(SPX13)는 청색 광을 출사하고, 제4 서브 화소(SPX14)는 녹색 광을 출사할 수 있다. 그러나 이에 제한되는 것은 아니며, 각 서브 화소들(SPX11~SPX14)은 조합에 의해 백색광을 구현할 수 있는 것이면 다양한 색상의 광을 출사할 수 있다.
제2 화소 영역(PA2)이 포함하는 제1 내지 제4 서브 화소들(SPX21~SPX24) 및 제3 화소 영역(PA3)이 포함하는 제1 내지 제4 서브 화소들(SPX31~SPX34)도 제1 화소 영역(PA1)의 제1 내지 제4 서브 화소들(SPX11~SPX14)과 같이 서로 다른 색의 광을 출사할 수 있다.
각 화소 영역들(PA1, PA2, PA3)이 포함하는 서브 화소들의 구성은 이에 제한되는 것은 아니고, 서로 다른 색의 광을 출사하는 3개의 서브 화소들만 포함하거나, 백색 광을 출사하는 백색 서브 화소를 더 포함할 수도 있다.
한편, 도 9a, 도 9b, 및 도 10a에서는 설명의 편의상, 각 화소 영역들(PA1, PA2, PA3)이 하나의 화소(PXL1, PXL2, PXL3)를 포함하는 구조를 예시하고 있으나, 이에 한정되는 것은 아니다. 예컨대, 각 화소 영역들(PA1, PA2, PA3)은 복수의 화소들을 포함할 수 있으며, 이와 관련하여 도 11을 참조하여 자세히 후술하기로 한다.
제1 투과 영역(TA1)은 제1 방향(X)을 따라 배열된 제1 화소 영역(PA1)들 사이에 정의되고, 제2 투과 영역(TA2)은 제1 방향(X)을 따라 배열된 제2 화소 영역(PA2)들 사이에 정의되며, 제3 투과 영역(TA3)은 제1 방향(X)을 따라 배열된 제3 화소 영역(PA3)들 사이에 정의될 수 있다.
복수의 신호 라인들(SLp-1, SLp, ELp, SLq-1, SLq, ELq, SLr-1, SLr, ELr)은 초기화 신호를 제공하는 초기화 라인들(SLp-1, SLq-1, SLr-1), 스캔 신호를 제공하는 스캔 라인들(SLp, SLq, SLr), 및 발광 제어 신호를 제공하는 발광 제어 라인들(ELp, ELq, ELr)을 포함할 수 있다. 각 신호 라인들(SLp-1, SLp, ELp, SLq-1, SLq, ELq, SLr-1, SLr, ELr) 및 초기화 전원 라인(VIL)들은 각 화소 영역들(PA1, PA2, PA3)을 지나도록 배치될 수 있다.
초기화 라인들(SLp-1, SLq-1, SLr-1)은 도 2a를 참조하여 설명한 제2 스캔 라인(SLi-1)에 대응하는 신호 라인들이고, 스캔 라인들(SLp, SLq, SLr)은 도 2a를 참조하여 설명한 제1 스캔 라인(SLi)에 대응하는 신호 라인들이며, 발광 제어 라인들(ELp, ELq, ELr)은 도 2a를 참조하여 설명한 발광 제어 라인(ELi)에 대응하는 신호 라인들일 수 있다. 초기화 전원 라인(VIL)은 초기화 전원(Vint, 도 2a 참조)과 연결되어 각 화소들(PXL1, PXL2, PXL3)에 초기화 전원전압을 전달할 수 있다.
한편, 초기화 트랜지스터(TINT)의 게이트 전극은 초기화 라인들(SLp-1, SLq-1, SLr-1)에 연결될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 발광 소자들(LD1)에 연결된 초기화 트랜지스터들(TINT1, TINT2)의 게이트 전극은 제2 화소(PXL2)에 초기화 신호를 제공하는 제2 초기화 라인(SLq-1)에 연결될 수 있다. 이와 유사하게, 제2 화소(PXL2)의 발광 소자들(LD2)에 연결된 초기화 트랜지스터(TINT3)의 게이트 전극은 제3 화소(PXL3)에 초기화 신호를 제공하는 제3 초기화 라인(SLr-1)에 연결될 수 있다.
일 실시예로, 신호 라인들(SLp-1, SLp, ELp, SLq-1, SLq, ELq, SLr-1, SLr, ELr) 및 초기화 전원 라인(VIL)은 각 화소 영역들(PA1, PA2, PA3)의 사이에 위치한 투과 영역들(TA1, TA2, TA3)을 우회하도록 배치될 수 있다.
예를 들어, 제2 화소 영역(PA2)을 지나가는 신호 라인들(SLq-1, SLq, ELq) 및 초기화 전원 라인(VIL)은 제1 방향(X)으로 인접한 제2 투과 영역(TA2)을 우회하도록 상측 방향(예컨대, 제2 방향(Y))으로 제1 화소 영역(PA1)에 인접하여 배치될 수 있다. 다시 말해, 제2 투과 영역(TA2)은 인접한 제2 화소 영역(PA2)에 배치된 신호 라인들(SLq-1, SLq, ELq) 및 초기화 전원 라인(VIL)이 우회하여 형성된 영역일 수 있다. 다만, 제2 화소 영역(PA2)에 배치된 신호 라인들(SLq-1, SLq, ELq) 및 초기화 전원 라인(VIL)의 배치는 이에 제한되지 않으며, 제2 투과 영역(TA2)을 우회하도록 하측 방향(예컨대, 제2 방향(Y)의 반대 방향)으로 제3 화소 영역(PA3)에 인접하여 배치될 수도 있다.
제1 화소 영역(PA1)에는 제1 초기화 라인(SLp-1), 제1 스캔 라인(SLp), 제1 발광 제어 라인(ELp), 및 초기화 전원 라인(VIL)이 배치되어, 제1 화소(PXL1)에 다양한 신호들을 제공할 수 있다. 또한, 제1 화소 영역(PA1)에는 각 서브 화소들(SPX11~SPX14)에 대응하여 서로 다른 색의 광을 방출하는 제1 발광 소자(LD1)들이 배치될 수 있다.
도 2a를 더 참조하면, 제1 초기화 라인(SLp-1)은 제1 화소 영역(PA1)에 배치된 제4 트랜지스터(M4)의 게이트 전극에 연결되어 게이트 초기화 신호를 제공할 수 있다. 제1 스캔 라인(SLp)은 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)의 게이트 전극에 연결되어 스캔 신호를 제공할 수 있다. 제1 발광 제어 라인(ELp)은 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)의 게이트 전극에 연결되어 발광 제어 신호를 제공할 수 있다.
한편, 제1 화소(PXL1)의 초기화 트랜지스터(TINT)는 도 2a에서 설명한 제7 트랜지스터(M7)와 동일한 구성일 수 있다. 초기화 트랜지스터(TINT)는 제1 화소 영역(PA1)에 배치된 제1 발광 소자(LD1)와 다른 화소 영역(예컨대, 제2 화소 영역(PA2))에 배치될 수 있다. 또한, 초기화 트랜지스터(TINT)는 제1 화소 영역(PA1)에 배치된 제1 내지 제6 트랜지스터들(M1~M6)과 다른 화소 영역에 배치될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 발광 소자(LD1)(또는, 제1 내지 제6 트랜지스터들(M1~M6))는 제1 화소행(PXR1) 및 제1 화소열(PXC1)이 교차되는 영역에 배치되고, 제1 화소(PXL1)의 초기화 트랜지스터(TINT)는 제2 화소행(PXR2) 및 제2 화소열(PXC2)이 교차되는 영역에 배치될 수 있다. 즉, 초기화 트랜지스터(TINT)는 제1 발광 소자(LD1)(또는, 제1 내지 제6 트랜지스터들(M1~M6))과 서로 다른 화소행 및 서로 다른 화소열에 배치될 수 있다.
다시 말해, 제1 화소(PXL1)의 제1 발광 소자들(LD1) 및 제1 내지 제6 트랜지스터들(M1~M6)은 제2 투과 영역(TA2)을 기준으로 제2 방향(Y)에 위치할 수 있으며, 제1 화소(PXL1)의 제1 발광 소자들(LD1)의 애노드 전극을 초기화하기 위한 초기화 트랜지스터(TINT)는 제2 투과 영역(TA2)을 기준으로 제1 방향(X)의 반대 방향 및 제1 방향(X) 중 적어도 하나에 위치할 수 있다.
초기화 트랜지스터(TINT)는 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)를 포함할 수 있다. 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)는 서로 동일한 서브 화소에 배치될 수 있다. 예를 들어, 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)는 제2 화소 영역(PA2)의 제4 서브 화소(SPX24)에 배치될 수 있다. 다른 실시예로, 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)는 제2 화소 영역(PA2)의 제1 서브 화소(SPX21), 제2 서브 화소(SPX22) 및 제3 서브 화소(SPX23) 중 어느 하나에 배치될 수도 있다. 또 다른 실시예로, 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)는 서로 다른 서브 화소에 배치될 수도 있다.
예를 들어, 도 9b에 도시된 바와 같이, 제1 화소(PXL1)의 제1 발광 소자들(LD1)에 연결된 초기화 트랜지스터들(TINT)은 각각 제2 화소 영역(PA2)의 서브 화소들(SPX21~SPX24) 마다 배치될 수 있다. 예컨대, 제1 화소(PXL1)의 제1 발광 소자(LD11)에 연결된 초기화 트랜지스터(TINT)는 제2 화소 영역(PA2)의 제3 서브 화소(SPX23)에 배치되고, 제1 화소(PXL1)의 제1 발광 소자(LD12)에 연결된 초기화 트랜지스터(TINT)는 제2 화소 영역(PA2)의 제4 서브 화소(SPX24)에 배치될 수 있다.
다시 도 9a를 참조하면, 제2 화소 영역(PA2)에 배치된 초기화 트랜지스터(TINT)의 일 전극은 초기화 전원 라인(VIL)에 연결되고, 타 전극은 연결 배선(CNL)을 통해 제1 화소 영역(PA1)의 제1 발광 소자(LD1)에 연결될 수 있다.
제1 초기화 트랜지스터(TINT1)는 제1 연결 배선(CNL1)을 통해 제1 화소 영역(PA1)의 제1 서브 화소(SPX11)에 배치된 제1 발광 소자(LD11)와 연결될 수 있고, 제2 초기화 트랜지스터(TINT2)는 제2 연결 배선(CNL2)을 통해 제1 화소 영역(PA1)의 제2 서브 화소(SPX12)에 배치된 제1 발광 소자(LD12)와 연결될 수 있다.
이러한 초기화 트랜지스터(TINT)는 제2 화소 영역(PA2)에 배치된 제2 초기화 라인(SLq-1)으로 게이트-온 전압의 초기화 신호가 공급될 때 턴-온되어 연결 배선(CNL)을 통해 초기화 전원 라인(VIL)의 초기화 전원전압을 제1 발광 소자(LD1)에 공급할 수 있다.
제2 화소 영역(PA2)의 제2 초기화 라인(SLq-1)이 제공하는 초기화 신호는 이전 화소행(예컨대, 제1 화소행(PXR1))에 제공되는 스캔 신호와 동일한 신호일 수 있다. 즉, 제2 초기화 라인(SLq-1)이 제공하는 신호는 제1 화소 영역(PA1)의 제1 스캔 라인(SLp)이 제공하는 신호와 실질적으로 동일한 신호일 수 있다.
연결 배선(CNL)은 금속 물질 또는 투명 도전성 물질을 포함하는 도전 패턴일 수 있다. 연결 배선(CNL)은 제1 화소 영역(PA1) 및 제2 화소 영역(PA2)에 배치된 트랜지스터들의 일 구성과 동일한 층에 배치될 수 있다. 즉, 트랜지스터들의 일 구성과 동시에 형성될 수 있다.
도 2b를 더 참조하면, 일 실시예로, 연결 배선(CNL)은 베이스층(SUB)과 게이트 전극(GAT)의 사이에 형성될 수 있다. 예컨대, 연결 배선(CNL)은 바디 전극(BML)과 동일한 층에 형성될 수 있다. 다른 실시예로, 연결 배선(CNL)은 제1 트랜지스터(M1)의 게이트 전극(GAT)과 동일한 층에 형성될 수 있다. 연결 배선(CNL)이 바디 전극(BML) 또는 게이트 전극(GAT)과 동일한 층에 형성될 경우, 트랜지스터의 디자인 룰(design rule) 관점에서 효율적일 수 있다. 연결 배선(CNL)의 배치는 이에 제한되는 것은 아니고, 연결 배선(CNL)은 반도체 패턴(SC) 또는 제1 및 제2 금속 패턴들(SDM1, SDM2)과 동일한 층에 형성될 수 있으며, 별도의 층에 형성될 수도 있다.
도 9a에 도시된 바와 같이, 서로 다른 제1 발광 소자들(LD1)에 연결된 제1 및 제2 연결 배선들(CNL1, CNL2)은 서로 동일한 층에 형성될 수 있다. 이 경우, 제1 및 제2 연결 배선들(CNL1, CNL2)은 평면상 서로 중첩하지 않을 수 있다. 이에 제한되는 것은 아니고 제1 및 제2 연결 배선들(CNL1, CNL2)은 서로 다른 층에 형성될 수 있다. 이 경우, 제1 및 제2 연결 배선들(CNL1, CNL2)은 평면상 서로 중첩할 수 있다. 이와 관련하여 도 10a 및 도 10b를 참조하여 후술하기로 한다.
제1 화소 영역(PA1)과 유사하게, 제2 화소 영역(PA2)에는 제2 초기화 라인(SLq-1), 제2 스캔 라인(SLq), 제2 발광 제어 라인(ELq), 및 초기화 전원 라인(VIL)이 배치되어, 제2 화소(PXL2)에 다양한 신호들을 제공할 수 있다. 또한, 제2 화소 영역(PA2)에는 각 서브 화소들(SPX21~SPX24)에 대응하여 서로 다른 색의 광을 방출하는 제2 발광 소자(LD2)들이 배치될 수 있다. 제2 화소 영역(PA2)에 배치된 초기화 트랜지스터(TINT)는 상술한 바와 같이, 제1 화소 영역(PA1)의 제1 발광 소자(LD1)와 연결될 수 있다. 그러나, 제2 화소 영역(PA2)에 배치된 초기화 트랜지스터(TINT)는 제2 화소 영역(PA2)의 제2 발광 소자(LD2)와 연결되지 않을 수 있다.
또한, 제2 발광 소자(LD2)는 제2 화소 영역(PA2)이 아닌 다른 화소 영역에 배치된 초기화 트랜지스터와 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)는 제3 화소 영역(PA3)에 배치된 제3 초기화 트랜지스터(TINT3)에 연결될 수 있다.
즉, 발광 소자들에 연결되는 초기화 트랜지스터는 화소의 다른 구성 요소들(예컨대, 제1 내지 제6 트랜지스터들 및 발광 소자)과 다른 영역에 배치될 수 있다.
상술한 바와 같이, 초기화 트랜지스터(TINT)가 제1 발광 소자(LD1)와 다른 화소 영역에 배치될 경우, 투과 영역들(TA1, TA2, TA3)의 면적이 확장될 수 있다. 예를 들어, 제1 화소(PXL1)의 초기화 트랜지스터(TINT)가 제2 화소 영역(PA2)이 아닌 제1 화소 영역(PA1)에 배치될 경우, 제2 투과 영역(TA2)을 마련하기 위한 신호 라인들(SLq-1, SLq, ELq) 및 초기화 전원 라인(VIL)의 우회 공간이 충분히 확보되지 않을 수 있다. 그러나, 도 9에 도시된 바와 같이, 초기화 트랜지스터(TINT)가 제1 화소 영역(PA1)에 배치된 제1 발광 소자(LD1)들과 상이한 화소 영역(예컨대, 제2 화소 영역(PA2))에 배치될 경우, 제2 투과 영역(TA2)을 마련하기 위한 신호 라인들(SLq-1, SLq, ELq) 및 초기화 전원 라인(VIL)의 우회 공간이 충분히 확보되어 넓은 면적의 제2 투과 영역(TA2)이 형성될 수 있다.
투과 영역들(TA1, TA2, TA3)의 면적이 확장될 경우, 제2 표시 영역(AA2)의 투과율이 향상될 수 있다. 이에 따라 센서(120, 도 4 참조) 측으로 더 많은 신호(예컨대, 광 신호)가 제2 표시 영역(AA2)을 투과하여 입사될 수 있고, 센서(120)의 인식 정확도 및 신뢰도가 향상될 수 있다.
이하, 표시 장치의 다른 실시예들을 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 10a는 도 8의 Q2 영역의 또 다른 실시예에 따른 확대도이다. 도 10b는 도 10a의 A-A' 선을 따라 자른 개략적인 단면도이다.
도 10a 및 도 10b의 실시예는 도 9a의 실시예와 달리 각 발광 소자들과 연결된 연결 배선들이 평면상 서로 중첩하는 점에서 차이가 있다.
도 8 내지 도 10b를 참조하면, 제2 표시 영역(AA2')은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)을 포함할 수 있다. 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)은 서로 다른 화소행들(PXR1, PXR2, PXR3)에 위치할 수 있고, 제1 화소 영역(PA1) 및 제2 화소 영역(PA2)은 서로 다른 화소열들(PXC1, PXC2)에 배치될 수 있다. 제2 표시 영역(AA2')에는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)가 배치될 수 있다. 또한, 제2 표시 영역(AA2')에는 각 화소들(PXL1, PXL2, PXL3)을 구동하기 위해 구동 신호를 전달하는 복수의 신호 라인들(SLp-1, SLp, ELp, SLq-1, SLq, ELq, SLr-1, SLr, ELr) 및 초기화 전원 라인(VIL)들이 배치될 수 있다. 제2 표시 영역(AA2')은 각 화소 영역들(PA1, PA2, PA3) 사이에 배열된 제1 투과 영역(TA1), 제2 투과 영역(TA2), 및 제3 투과 영역(TA3)을 포함할 수 있다.
제1 화소(PXL1)는 제1 발광 소자(LD1) 및 이와 연결된 초기화 트랜지스터(TINT)를 포함할 수 있다. 제1 발광 소자(LD1)는 제1 화소 영역(PA1)의 각 서브 화소들(SPX11~SPX14)에 배치될 수 있고, 각각 서로 다른 색의 광을 출사할 수 있다. 초기화 트랜지스터(TINT)는 제1 화소 영역(PA1)에 배치된 제1 발광 소자(LD1)와 다른 화소 영역(예컨대, 제2 화소 영역(PA2))에 배치될 수 있다.
초기화 트랜지스터(TINT)는 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)를 포함할 수 있다. 제1 초기화 트랜지스터(TINT1) 및 제2 초기화 트랜지스터(TINT2)는 서로 동일한 서브 화소에 배치될 수 있다. 제1 초기화 트랜지스터(TINT1)는 제1 연결 배선(CNL1)을 통해 제1 화소 영역(PA1)의 제1 서브 화소(SPX11)에 배치된 제1 발광 소자(LD11)와 연결될 수 있고, 제2 초기화 트랜지스터(TINT2)는 제2 연결 배선(CNL2)을 통해 제1 화소 영역(PA1)의 제2 서브 화소(SPX12)에 배치된 제1 발광 소자(LD12)와 연결될 수 있다.
도 10a에 도시된 바와 같이 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 평면상 적어도 일부가 중첩할 수 있다.
도 2b 및 도 10b를 더 참조하면, 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 평면상 적어도 일부가 중첩하고, 서로 다른 층에 형성될 수 있다. 구체적으로, 제1 연결 배선(CNL1)은 베이스층(SUB)과 게이트 전극(GAT)의 사이에 형성될 수 있다. 예컨대, 제1 연결 배선(CNL1)은 도 2b의 바디 전극(BML)과 동일한 층에 형성될 수 있다. 제2 연결 배선(CNL2)은 제2 절연층(INS2) 상에 형성될 수 있다. 예컨대, 제2 연결 배선(CNL2)은 도 2b의 게이트 전극(GAT)과 동일한 층에 형성될 수 있다.
제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)이 서로 전기적으로 분리될 수 있는 구조라면 각 연결 배선들(CNL1, CNL2)의 배치는 이에 제한되지 않는다. 예를 들어, 제1 연결 배선(CNL1)이 게이트 전극(GAT)과 동일한 층에 형성되고, 제2 연결 배선(CNL2)이 바디 전극(BML)과 동일한 층에 형성될 수 있다. 또한, 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 반도체 패턴(SC) 또는 제1 및 제2 금속 패턴들(SDM1, SDM2)과 동일한 층에 형성될 수 있으며, 별도의 층에 형성될 수도 있다.
상술한 바와 같이, 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)이 서로 중첩할 경우, 제2 화소 영역(PA2)들 사이에 배치된 제2 투과 영역(TA2)을 마련하기 위한 공간이 더욱 확장될 수 있다. 즉, 도 9a의 실시예보다 넓은 투과 영역들을 마련할 수 있다. 이에 따라 투과 영역들(TA1, TA2, TA3)의 면적이 확장될 수 있고, 제2 표시 영역(AA2)의 투과율이 더욱 향상될 수 있다.
도 11은 도 8의 Q2 영역의 또 다른 실시예에 따른 확대도이다.
도 11의 실시예는 하나의 화소 영역 내에 복수의 서브 화소행들이 배치되는 점에서 이전의 실시예들과 차이가 있다.
도 8, 도 9a 및 도 11을 참조하면, 제2 표시 영역(AA2")은 제1 화소 영역(PA1), 제2 화소 영역(PA2), 및 제3 화소 영역(PA3)을 포함할 수 있다. 각 화소 영역들(PA1, PA2, PA3)은 서로 동일하거나 상이한 색상의 광을 출사하는 복수의 서브 화소들(또는, 서브 화소 영역들)을 포함할 수 있다. 제2 표시 영역(AA2")은 각 화소 영역들(PA1, PA2, PA3) 사이에 배열된 제1 투과 영역(TA1), 제2 투과 영역(TA2), 및 제3 투과 영역(TA3)을 포함할 수 있다.
제2 표시 영역(AA2")에는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)가 배치될 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 제2 방향(Y)을 따라 배열된 제1 서브 화소행(PXL1a, PXL2a, PXL3a)(또는, 제1 서브 화소 영역) 및 제2 서브 화소행(PXL1b, PXL2b, PXL3b)(또는, 제2 서브 화소 영역)을 포함할 수 있다. 각각의 서브 화소행들은 제1 방향(X)을 따라 배열된 복수의 서브 화소들을 포함할 수 있다.
또한, 제2 표시 영역(AA2")에는 각 화소들(PXL1, PXL2, PXL3)을 구동하기 위해 구동 신호를 전달하는 복수의 신호 라인들(SLpa-1, SLpb-1, SLpa, SLpb, ELpa, ELpb, SLqa-1, SLqb-1, SLqa, SLqb, ELqa, ELqb, SLra-1, SLrb-1, SLra, SLrb, ELra, ELrb) 및 초기화 전원 라인(VIL)들이 배치될 수 있다.
복수의 신호 라인들(SLpa-1, SLpb-1, SLpa, SLpb, ELpa, ELpb, SLqa-1, SLqb-1, SLqa, SLqb, ELqa, ELqb, SLra-1, SLrb-1, SLra, SLrb, ELra, ELrb)은 초기화 신호를 제공하는 초기화 라인들(SLpa-1, SLpb-1, SLqa-1, SLqb-1, SLra-1, SLrb-1), 스캔 신호를 제공하는 스캔 라인들(SLpa, SLpb, SLqa, SLqb, SLra, SLrb), 및 발광 제어 신호를 제공하는 발광 제어 라인들(ELpa, ELpb, ELqa, ELqb, ELra, ELrb)을 포함할 수 있다. 복수의 신호 라인들(SLpa-1, SLpb-1, SLpa, SLpb, ELpa, ELpb, SLqa-1, SLqb-1, SLqa, SLqb, ELqa, ELqb, SLra-1, SLrb-1, SLra, SLrb, ELra, ELrb) 및 초기화 전원 라인(VIL)들은 각 화소 영역들(PA1, PA2, PA3)을 지나도록 배치될 수 있다.
예를 들어, 제1 화소 영역(PA1)에는 제1 초기화 라인들(SLpa-1, SLpb-1), 제1 스캔 라인들(SLpa, SLpb), 제1 발광 제어 라인들(ELpa, ELpb), 및 초기화 전원 라인(VIL)들이 배치되어, 제1 화소(PXL1)에 다양한 신호들을 제공할 수 있다. 또한, 제1 화소 영역(PA1)에는 각 서브 화소들에 대응하여 서로 다른 색의 광을 방출하는 제1 발광 소자(LD1)들이 배치될 수 있다.
제1 서브 화소행(PXL1a, PXL2a, PXL3a)(또는, 제1 서브 화소 영역)에 배치된 발광 소자들은 제2 서브 화소행(PXL1b, PXL2b, PXL3b)(또는, 제2 서브 화소 영역)에 배치된 초기화 트랜지스터들과 각각 연결될 수 있다. 예를 들어, 제1 화소 영역(PA1)의 제1 서브 화소행(PXL1a)에 배치된 제1 발광 소자(LD13)는 제1 화소 영역(PA1)의 제2 서브 화소행(PXL1b)에 배치된 제4 초기화 트랜지스터(TINT4)에 연결될 수 있다. 즉, 제1 서브 화소행(PXL1a, PXL2a, PXL3a)의 화소 회로 중 일부(초기화 트랜지스터)는 제2 서브 화소행(PXL1b, PXL2b, PXL3b)(또는, 제2 서브 화소 영역)에 배치될 수 있다.
제2 서브 화소행(PXL1b, PXL2b, PXL3b)에 배치된 발광 소자들은 연결 배선(CNLb)을 통해 다른 화소 영역에 위치하는 제1 서브 화소행(PXL1a, PXL2a, PXL3a)에 배치된 초기화 트랜지스터들과 연결될 수 있다. 예를 들어, 제1 화소 영역(PA1)의 제2 서브 화소행(PXL1b)에 배치된 제1 발광 소자(LD11)는 제1 연결 배선(CNL1)을 통해 제2 화소 영역(PA2)의 제1 서브 화소행(PXL2a)에 배치된 제1 초기화 트랜지스터(TINT1)에 연결될 수 있고, 제1 화소 영역(PA1)의 제2 서브 화소행(PXL1b)에 배치된 제1 발광 소자(LD12)는 제2 연결 배선(CNL2)을 통해 제2 화소 영역(PA2)의 제1 서브 화소행(PXL2a)에 배치된 제2 초기화 트랜지스터(TINT2)에 연결될 수 있다.
서로 같은 서브 화소행에 배치된 발광 소자들 및 초기화 트랜지스터는 서로 연결되지 않을 수 있다. 예를 들어, 제1 화소 영역(PA1)의 제2 서브 화소행(PXL1b)에 배치된 제1 발광 소자(LD11)는 제1 발광 소자(LD11)와 같은 서브 화소행에 배치된 제4 초기화 트랜지스터(TINT4) 와 연결되지 않을 수 있다.
제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 평면상 서로 중첩하여 배치될 수 있다. 이 경우, 제1 연결 배선(CNL1) 및 제2 연결 배선(CNL2)은 도 10a 및 도 10b를 통해 설명한 바와 같이 서로 다른 층에 형성될 수 있다. 이에 따라, 투과 영역들(TA1, TA2, TA3)의 면적은 더욱 확장될 수 있으며, 제2 표시 영역(AA2")의 투과율이 향상될 수 있다.
도 11은 하나의 화소 영역 내에 두 개의 서브 화소행들이 배치되는 구조를 예시하고 있으나, 이에 제한되는 것은 아니다. 실시예에 따라, 각 화소 영역들(PA1, PA2, PA3)에는 3개 이상의 서브 화소행들이 제2 방향(Y)을 따라 배치될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 기판 120: 센서
130: 윈도우 210: 주사 구동부
220: 데이터 구동부 230: 발광 구동부
240: 타이밍 제어부 AA1: 제1 표시 영역
AA2: 제2 표시 영역 LD: 발광 소자
PA: 화소 영역 PXL: 화소
PXR1: 제1 화소행 PXR2: 제2 화소행
TA: 투과 영역 TINT: 초기화 트랜지스터
TINT1: 제1 초기화 트랜지스터 TINT2: 제2 초기화 트랜지스터
CNL: 연결 배선 CNL1: 제1 연결 배선
CNL2: 제2 연결 배선

Claims (20)

  1. 센서 영역를 구비하는 기판;
    상기 센서 영역에 배치되는 제1 화소를 포함하는 표시 패널; 및
    상기 기판과 상기 표시 패널 사이에 배치되고, 상기 센서 영역과 중첩하는 센서를 포함하고,
    상기 센서 영역은 상기 제1 화소가 배치되는 화소 영역들 및 상기 제1 화소가 배치되지 않는 투과 영역들을 포함하며,
    상기 투과 영역들은 제1 투과 영역을 포함하고,
    상기 화소 영역들은 상기 제1 투과 영역의 제1 방향에 위치하는 제1 화소 영역 및 상기 제1 투과 영역의 상기 제1 방향에 교차하는 제2 방향에 위치하는 제2 화소 영역을 포함하고,
    상기 제1 화소는 제1 화소 회로를 포함하되,
    상기 제1 화소 회로의 트랜지스터들 중 일부는 상기 제1 화소 영역에 배치되고,
    상기 제1 화소 회로의 트랜지스터들 중 다른 일부는 상기 제2 화소 영역에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 화소 회로는,
    상기 제2 화소 영역에 배치되고 상기 제1 화소의 제1 발광 소자 및 초기화 전원 사이에 연결된 제1 초기화 트랜지스터를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 표시 패널은 상기 제1 화소 회로와 연결된 제1 스캔 라인, 제1 초기화 라인, 및 제1 발광 제어 라인을 포함하되,
    상기 제1 스캔 라인, 상기 제1 초기화 라인, 및 상기 제1 발광 제어 라인은,
    상기 제1 화소 영역을 지나가며 상기 제1 화소 영역에 인접한 투과 영역을 우회하는 표시 장치.
  4. 제3 항에 있어서,
    상기 화소 회로는 상기 제1 화소 영역에 배치되는 제1 트랜지스터, 제2 트랜지스터, 및 커패시터를 더 포함하되,
    상기 제1 트랜지스터는 제1 노드의 전압에 대응하여 제1 전원으로부터 상기 제1 발광 소자를 경유하여 제2 전원으로 흐르는 전류량을 제어하고,
    상기 제2 트랜지스터는 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 연결되고, 상기 제1 스캔 라인으로 스캔 신호가 공급될 때 턴-온되며,
    상기 커패시터는 상기 제1 전원과 상기 제1 노드 사이에 접속되는 표시 장치.
  5. 제4 항에 있어서,
    상기 화소 회로는 상기 제1 화소 영역에 배치되는 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터를 더 포함하되,
    상기 제3 트랜지스터는 상기 제1 노드와 상기 제1 트랜지스터의 제2 전극 사이에 연결되고, 상기 제1 스캔 라인으로 상기 스캔 신호가 공급될 때 턴-온되며,
    상기 제4 트랜지스터는 상기 제1 노드와 상기 초기화 전원 사이에 연결되고, 상기 제1 초기화 라인으로 초기화 신호가 공급될 때 턴-온되며,
    상기 제5 트랜지스터는 상기 제1 전원과 상기 제1 트랜지스터의 제1 전극 사이에 연결되고, 상기 제1 발광 제어 라인으로 발광 제어 신호가 공급될 때 턴-온되며,
    상기 제6 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 상기 제1 발광 소자의 제1 전극 사이에 연결되고, 상기 제1 발광 제어 라인으로 상기 발광 제어 신호가 공급될 때 턴-온되는 표시 장치.
  6. 제4 항에 있어서,
    상기 화소 영역들은 상기 제1 투과 영역의 상기 제1 방향의 반대 방향에 위치하는 제3 화소 영역을 더 포함하고,
    상기 화소 영역들에는 제2 화소가 더 배치되되,
    상기 제2 화소는 제2 화소 회로를 포함하고,
    상기 제2 화소 회로의 일부는 상기 제2 화소 영역에 배치되고,
    상기 제2 화소 회로의 다른 일부는 상기 제3 화소 영역에 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 화소 회로는,
    상기 제3 화소 영역에 배치되고 상기 제2 화소의 제2 발광 소자 및 초기화 전원 사이에 연결된 제2 초기화 트랜지스터를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 표시 패널은 상기 제2 화소 회로와 연결된 제2 스캔 라인 및 제2 초기화 라인을 포함하되,
    상기 제2 스캔 라인 및 상기 제2 초기화 라인은,
    상기 제2 화소 영역을 지나가며 상기 제2 화소 영역에 인접한 투과 영역을 우회하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 초기화 트랜지스터는 상기 제2 초기화 라인으로 초기화 신호가 공급될 때 턴-온되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 초기화 라인으로 공급되는 상기 초기화 신호는 상기 제1 스캔 라인으로 공급되는 상기 스캔 신호와 동일한 표시 장치.
  11. 제3 항에 있어서,
    상기 화소 영역들은 상기 제1 화소 영역의 상기 제1 방향에 위치하는 제3 화소 영역을 더 포함하고,
    상기 화소 영역들에는 제2 화소가 더 배치되되,
    상기 제2 화소는 제2 화소 회로를 포함하고,
    상기 제2 화소 회로의 일부는 상기 제3 화소 영역에 배치되고,
    상기 제2 화소 회로의 다른 일부는 상기 제1 화소 영역에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 화소 회로는,
    상기 제1 화소 영역에 배치되고 상기 제2 화소의 제2 발광 소자 및 초기화 전원 사이에 연결된 제2 초기화 트랜지스터를 포함하는 표시 장치.
  13. 제2 항에 있어서,
    상기 표시 패널은 상기 제1 발광 소자의 애노드 전극과 상기 제1 초기화 트랜지스터를 전기적으로 연결하고, 상기 투과 영역들에 중첩하지 않는 연결 패턴을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 화소 회로가 포함하는 트랜지스터들 중 적어도 하나는,
    상기 기판 상에 배치되는 베이스층;
    상기 베이스층 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되는 게이트 전극; 및
    상기 게이트 전극 상에 배치되어 상기 반도체 패턴과 접촉하는 제1 금속 패턴과 제2 금속 패턴을 포함하고,
    상기 연결 패턴은 상기 베이스층과 상기 게이트 전극의 사이 또는 상기 게이트 전극과 동일층에 형성되는 표시 장치.
  15. 제1 항에 있어서,
    상기 표시 패널은 표시 화소가 배치되는 표시 영역을 더 구비하되,
    상기 표시 영역은 상기 센서 영역을 둘러싸고,
    상기 센서 영역에 배치되는 제1 화소들의 배치 밀도는 상기 표시 영역에 배치되는 표시 화소들의 배치 밀도보다 낮은 표시 장치.
  16. 제15 항에 있어서,
    상기 센서 영역에 배치되는 제1 화소들의 크기는 상기 표시 영역에 배치되는 표시 화소들의 크기보다 작은 표시 장치.
  17. 제15 항에 있어서,
    상기 센서 영역의 투과율은 상기 표시 영역의 투과율보다 큰 표시 장치.
  18. 센서 영역을 구비하는 기판;
    상기 센서 영역에 배치되는 제1 화소 회로 및 제2 화소 회로를 포함하는 표시 패널; 및
    상기 기판과 상기 표시 패널 사이에 배치되고, 상기 센서 영역과 중첩하는 센서를 포함하고,
    상기 센서 영역은 투과 영역을 포함하되,
    상기 제1 화소 회로의 트랜지스터들 중 일부는 상기 투과 영역의 제1 방향에 인접하여 배치되고,
    상기 제1 화소 회로의 트랜지스터들 중 다른 일부는 상기 투과 영역의 상기 제1 방향에 교차하는 제2 방향에 인접하여 배치되며,
    상기 제2 화소 회로는 상기 투과 영역의 상기 제2 방향에 인접하여 배치되는 표시 장치.
  19. 제18 항에 있어서,
    상기 표시 패널은 상기 투과 영역의 상기 제1 방향에 인접하여 배치되고 상기 제1 화소 회로와 연결되는 제1 발광 소자를 더 포함하고,
    상기 제1 화소 회로는 상기 투과 영역의 상기 제2 방향에 인접하여 배치되는 초기화 트랜지스터를 포함하되,
    상기 초기화 트랜지스터는 상기 제1 발광 소자의 애노드 전극과 초기화 전원 사이에 연결되는 표시 장치.
  20. 제18 항에 있어서,
    상기 표시 패널은 제3 화소 회로를 더 포함하되,
    상기 제3 화소 회로의 트랜지스터들 중 일부는 상기 제2 화소 회로의 상기 제2 방향에 인접하여 배치되고,
    상기 제3 화소 회로의 트랜지스터들 중 다른 일부는 상기 투과 영역의 상기 제2 방향에 인접하여 배치되는 표시 장치.
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