KR20220097240A - 패키지 및 이의 형성 방법 - Google Patents

패키지 및 이의 형성 방법 Download PDF

Info

Publication number
KR20220097240A
KR20220097240A KR1020210177222A KR20210177222A KR20220097240A KR 20220097240 A KR20220097240 A KR 20220097240A KR 1020210177222 A KR1020210177222 A KR 1020210177222A KR 20210177222 A KR20210177222 A KR 20210177222A KR 20220097240 A KR20220097240 A KR 20220097240A
Authority
KR
South Korea
Prior art keywords
chip
coupler
layer
couplers
divided
Prior art date
Application number
KR1020210177222A
Other languages
English (en)
Other versions
KR102702578B1 (ko
Inventor
리 웨이핑
Original Assignee
상하이 이부 세미컨덕터 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 상하이 이부 세미컨덕터 컴퍼니 리미티드 filed Critical 상하이 이부 세미컨덕터 컴퍼니 리미티드
Publication of KR20220097240A publication Critical patent/KR20220097240A/ko
Application granted granted Critical
Publication of KR102702578B1 publication Critical patent/KR102702578B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)

Abstract

본 발명은 패키지 및 패키지 형성 방법을 공개한다. 패키지 형성 방법에 있어서, 상기 방법은, 상부 표면에 복수의 제1 범프가 구비되는 복수의 칩 커플러와 정면이 아래를 향하는 복수의 칩을 포함하는 칩층을 캐리어의 상부에 배치하는 단계; 상기 캐리어의 상부에서 상기 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계; 상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계; 박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.

Description

패키지 및 이의 형성 방법{A package and a method of forming the same}
본 발명은 반도체 기술분야에 관한 것으로서, 특히 패키지 및 이의 형성 방법에 관한 것이다.
현재, 반도체 집적회로에 필요한 기능이 갈수록 많아지고, 필요한 계산 속도가 빨라지고 있는 추세 하에, 업계에서는 칩 적층 기술에서 더욱 효과적인 해결방안을 모색하기 위해, 칩 적층 기술의 연구에 투자를 확대하기 시작하였다. 그러나 종래의 웨이퍼 레벨 패키징(WLP) 기술은 칩 적층을 구현할 수 없다. 종래의 칩 적층 기술에서 적층은 대부분 최종 조립 과정에서 완성되는 것이고, 또한 실리콘 관통 비아(TSV, Through Silicon Via), 유리 관통 비아(TGV，Through Glass Via), 몰드 관통 비아(TMV，Through Mold Via) 또는 와이어 본드(Wire-bond) 등 기술을 이용하여 적층된 칩 간의 수직 연결을 구현해야 한다. 종래의 적층 기술은 패키징 공정이 비교적 복잡하고 원가가 높다.
본 발명의 실시예는 패키지를 형성하는 방안을 제공하며, 상기 패키지는 적층되는 복수의 칩을 포함한다.
본 발명의 첫 번째 측면은 패키지 형성 방법을 제공하며, 상기 방법은, 상부 표면에 복수의 제1 범프가 구비되는 복수의 칩 커플러와 정면이 아래를 향하는 복수의 칩을 포함하는 칩층을 캐리어의 상부에 배치하는 단계; 상기 캐리어의 상부에서 상기 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계; 상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계; 박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.
상기 복수의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
상기 복수의 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
상기 패키지는 적어도 하나의 분할된 칩 커플러, 제1 칩 및 분할된 금속층을 포함할 수 있으며, 상기 제1 칩은 상기 적어도 하나의 분할된 칩 커플러와 상기 재배선층을 통해 상기 분할된 금속층에 전기적으로 연결될 수 있다.
상기 복수의 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성된다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 복수의 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 복수의 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 복수의 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 복수의 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명은 첫 번째 측면으로 패키지를 제공하며, 이는 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 제1 범프; 정면과 배면을 포함하며, 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 칩; 정면과 배면을 포함하며, 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 측면에 수평으로 배치되는 적어도 하나의 칩 커플러; 상기 적어도 하나의 칩 커플러 상부에 설치되는 복수의 제2 범프; 및 상기 패키지의 상부에 배치되어 조립되며 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성한다.
상기 적어도 하나의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
상기 적어도 하나의 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
상기 칩은 상기 적어도 하나의 칩 커플러와 상기 재배선층을 통해 상기 금속층에 전기적으로 연결될 수 있다.
상기 적어도 하나의 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성된다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 적어도 하나의 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 적어도 하나의 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 적어도 하나의 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 적어도 하나의 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명의 두 번째 측면은 패키지 형성 방법을 제공하며, 상기 방법은, 캐리어의 상부에 각각 복수의 제1 칩 커플러, 복수의 제2 칩 커플러 및 정면이 아래를 향하는 복수의 제1 칩을 포함하는 적어도 하나의 제1 칩층을 배치하는 단계; 상기 적어도 하나의 제1 칩층의 상부에 정면이 아래를 향하는 복수의 제2 칩과 상부 표면에 복수의 제1 범프를 구비한 복수의 제3 칩 커플러를 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 적어도 하나의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계; 상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계; 박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.
상기 복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있고, 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 복수의 제3 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
각기 다른 제1 칩층에 위치한 복수의 제1 칩 커플러에 의해 형성되는 제1 칩 커플러 스택 중의 각 제1 칩 커플러는 수평방향에서의 면적이 상이할 수 있다.
각기 다른 제1 칩층에 위치한 복수의 제2 칩 커플러에 의해 형성되는 제2 칩 커플러 스택과 상기 제2 칩 커플러 스택에 적층되는 제3 칩 커플러는 일체형으로 성형될 수 있다.
상기 제2 칩 커플러 스택 중의 각 제2 칩 커플러와 상기 제2 칩 커플러 스택에 적층되는 제3 칩 커플러는 수평방향에서의 면적이 동일할 수 있다.
상기 패키지는 복수의 제1 범프, 적어도 하나의 제1 칩, 제2 칩, 적어도 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 분할된 제3 칩 커플러 및 분할된 금속층을 포함할 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러를 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러, 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제3 칩 커플러와 상기 복수의 제1 범프를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있고, 여기서, 상기 적어도 하나의 제1 칩은 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제3 칩 커플러와 상기 복수의 제1 범프를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성될 수 있다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명의 두 번째 측면으로 패키지를 제공하며, 이는 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 제1 범프; 정면과 배면을 포함하며, 적어도 하나의 제1 칩에 의해 형성되는 칩 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 적어도 하나의 제1 칩; 정면과 배면을 포함하며, 적어도 하나의 제1 칩 커플러에 의해 형성되는 칩 커플러 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 일측에 수평으로 배치되는 적어도 하나의 제1 칩 커플러; 상기 재배선층의 제2측에 배치되어 조립되고, 상기 적어도 하나의 제1 칩의 타측에 수평으로 배치되는 크로스레이어 칩 커플러; 정면과 배면을 포함하며, 상기 적어도 하나의 제1 칩의 배면 상부에 정면이 아래를 향하도록 배치되어 상기 적어도 하나의 제1 칩 커플러의 상부에 조립되는 제2 칩; 상기 크로스레이어 칩 커플러의 상부에 설치되는 복수의 제2 범프; 및 상기 패키지의 상부에 배치되어 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성한다.
상기 적어도 하나의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있으며, 또한 상기 크로스레이어 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
상기 칩 커플러 스택 중의 각 제1 칩 커플러는 수평방향에서의 면적이 상이할 수 있다.
상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러를 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러, 상기 재배선층, 상기 크로스레이어 칩 커플러 및 상기 복수의 제1 범프를 통해 상기 금속층에 전기적으로 연결될 수 있고, 여기서, 상기 적어도 하나의 제1 칩은 상기 재배선층, 상기 크로스레이어 칩 커플러와 상기 복수의 제1 범프를 통해 상기 금속층에 전기적으로 연결될 수 있다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성될 수 있다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명은 세 번째 측면으로 패키지 형성 방법을 제공하며, 상기 방법은, 캐리어의 상부에 각각 복수의 제1 칩 커플러, 복수의 제2 칩 커플러 및 정면이 아래를 향하는 복수의 제1 칩을 포함하는 적어도 하나의 제1 칩층을 배치하는 단계; 상기 적어도 하나의 제1 칩층의 상부에 정면이 아래를 향하는 복수의 제2 칩과 상부 표면에 복수의 제1 범프를 구비한 복수의 제3 칩 커플러 및 제4 칩 커플러를 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 적어도 하나의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계; 상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계; 박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.
상기 복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있고, 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있으며, 상기 복수의 제3 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있고, 또한 상기 복수의 제4 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
각기 다른 제1 칩층에 위치한 복수의 제1 칩 커플러에 의해 형성되는 제1 칩 커플러 스택 중의 각 제1 칩 커플러와 상기 제1 칩 커플러 스택에 적층되는 제3 칩 커플러는 수평방향에서의 면적이 상이할 수 있다.
각기 다른 제1 칩층에 위치한 복수의 제2 칩 커플러에 의해 형성되는 제2 칩 커플러 스택과 상기 제2 칩 커플러 스택에 적층되는 제4 칩 커플러는 일체형으로 성형될 수 있다.
상기 제2 칩 커플러 스택 중의 각 제2 칩 커플러와 상기 제2 칩 커플러 스택에 적층되는 제4 칩 커플러는 수평방향에서의 면적이 동일할 수 있다.
상기 패키지는 적어도 하나의 제1 칩, 제2 칩, 적어도 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 분할된 제3 칩 커플러, 분할된 제4 칩 커플러 및 분할된 금속층을 포함할 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러, 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러 및 상기 분할된 제4 칩 커플러를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있고, 여기서, 상기 분할된 금속층은 상기 분할된 제3 칩 커플러, 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성될 수 있다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명은 세 번째 측면으로 패키지를 제공하며, 이는 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 제1 범프; 정면과 배면을 포함하며, 적어도 하나의 제1 칩에 의해 형성되는 칩 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 적어도 하나의 제1 칩; 정면과 배면을 포함하며, 적어도 하나의 제1 칩 커플러에 의해 형성되는 칩 커플러 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 일측에 수평으로 배치되는 적어도 하나의 제1 칩 커플러; 상기 재배선층의 제2측에 배치되어 조립되고, 상기 적어도 하나의 제1 칩의 타측에 수평으로 배치되는 크로스레이어 칩 커플러; 정면과 배면을 포함하며, 상기 적어도 하나의 제1 칩의 배면 상부에 정면이 아래를 향하도록 배치되어 상기 적어도 하나의 제1 칩 커플러의 상부에 조립되는 제2 칩; 상기 적어도 하나의 제1 칩 커플러의 상부에 배치되어 조립되는 제2 칩 커플러; 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러의 상부에 설치되는 복수의 제2 범프; 및 상기 패키지의 상부에 배치되어 조립되며 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며, 상기 패키지는 몰딩 처리되어 몰드 구조를 형성한다.
상기 적어도 하나의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있으며, 또한 상기 크로스레이어 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있으며, 또한 상기 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성될 수 있다.
상기 칩 커플러 스택 중의 각 제1 칩 커플러와 상기 칩 커플러 스택 상부의 제2 칩 커플러는 수평방향에서의 면적이 상이할 수 있다.
상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며, 여기서, 상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층, 상기 크로스레이어 칩 커플러를 통해 상기 금속층에 전기적으로 연결될 수 있고, 여기서, 상기 금속층은 상기 제2 칩 커플러, 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성될 수 있다.
상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적될 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 실리콘, 탄화규소, 비소화갈륨 및 질화갈륨 중의 하나 또는 다수의 반도체 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 유리 및 세라믹 중의 하나 또는 다수의 무기 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 인쇄회로기판, 몰딩기판 및 연성회로기판과 같은 하나 또는 다수의 패키징 기판의 제작 과정 및 소재로 형성될 수 있다.
상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 금속 기판의 제작 과정 및 소재로 형성될 수 있으며, 상기 금속 기판은 구리, 알루미늄과 철 중의 하나 또는 다수의 금속 소재 및 이들의 합금 소재를 채택한다.
상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수를 배치하여 조립할 수 있다.
본 발명의 실시예는 칩 커플러와 원스탑형 웨이퍼 레벨 팬아웃 또는 패널 레벨 팬아웃 패키징 공정을 이용하여 칩의 적층을 구현하므로, 기능칩에 TSV 등의 칩을 수직으로 연결하는 기술을 사용할 필요가 없다. 따라서, 차원 다층 칩 패키지의 복잡성과 제조비용이 절감된다.
본 발명의 실시예는 또한 패키지 상부의 금속층을 이용하여 다른 패키지와의 연결 및 적층을 구현하거나, 또는 금속층을 이용하여 패키지에 기타 기능을 갖는 전자 소자를 집적 및 추가할 수 있다.
상기 설명은 단지 본 발명의 기술방안을 보다 명확하게 이해하고 명세서의 내용에 따라 실시할 수 있도록 본 발명에 대해 개략적으로 기술한 것에 불과하다. 본 발명의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 발명의 구체적인 실시방식을 상세히 설명한다.
첨부도면을 참조한 본문의 상세한 설명을 통해, 본 발명의 예시적 실시방식의 상기 및 기타 목적, 특징과 장점이 쉽게 이해될 것이다. 도면에서 예시적이되 비제한적인 방식으로 본 발명의 일부 실시방식을 도시하였다.
도면에서, 동일하거나 대응되는 부호는 동일하거나 또는 대응되는 부분을 나타낸다.
도 1은 본 발명의 실시예에 따른 패키지 형성 방법의 흐름도이다.
도 2 내지 도 5는 본 발명의 제1 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
도 6 내지 도 9는 본 발명의 제2 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
도 10 내지 도 13은 본 발명의 제3 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
이하 공개 내용은 본 발명의 각기 다른 특징을 구현하기 위한 많은 상이한 실시예 또는 구현예를 제공한다. 아래에서 본 발명을 단순화하기 위해 어셈블리와 배치의 구체적인 구현예를 기술하였다. 물론 이들은 단지 구현예일뿐 본 발명을 제한하고자 하는 것이 아니다. 예를 들어, 아래의 설명에서, 제2 부재의 상부 또는 위에 제1 부재를 형성하는 경우, 제1 부재와 제2 부재를 직접 접촉시켜 형성되는 실시예를 포함할 수도 있고, 제1 부재와 제2 부재 사이에 별도의 부재를 형성함으로써, 제1 부재와 제2 부재를 직접 접촉시키지 않는 실시예를 포함할 수도 있다. 또한, 본 발명은 각 실시예에서 참고 부호 및/또는 문자 부호를 중복할 수 있으며, 상기 중복은 간단 명료의 목적을 위한 것일 뿐, 그 자체가 토론하는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
또한, 설명의 편의를 위하여, 여기에서는 "??의 아래에", "??의 하부에", "하부", "??의 위에", "상부", "??의 상부에" 등 공간 상대적 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간 상대적 용어의 목적은 사용 중이거나 조작 중인 소자의 다른 방위를 포함시키고자 하는데 있다. 소자는 기타 방식으로 방향이 정해질 수 있으며(90도 회전 또는 기타 방위에), 본문에서 사용된 공간 상대적 기술용어 역시 마찬가지로 상응하게 해석될 수 있다. 또한, 본문에서, "조립"이라는 용어는 각 전자 소자 사이에서 전기적인 연결을 구현하는 것을 의미한다. 용어 "칩"은 각종 유형의 칩, 예를 들어 논리 칩, 메모리 칩 등을 의미할 수 있다.
도 1은 본 발명의 실시예에 따른 패키지 형성 방법의 흐름도이다. 상기 방법은 다음과 같은 4개의 단계를 포함한다:
단계 100: 캐리어에 칩층을 배치하여 조립하는 단계.
단계 200: 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계.
단계 300: 몰드 구조에 대해 박화 처리를 수행하고 몰드 구조 상부에 금속층을 추가하는 단계.
단계 400: 캐리어를 제거하여 패키지 본체를 형성하고, 재배선층과 범프를 추가하며, 또한 패키지 본체를 분할하여 패키지를 형성하는 단계.
일부 실시예에서, 캐리어는 표면 평탄도가 매우 높은 부재로서, 적어도 하나의 칩층을 캐리어 상에 적층할 수 있다. 캐리어는 웨이퍼일 수 있다. 캐리어는 임의의 소재로 형성된 판상 부재일 수도 있다. 예를 들어 판상 부재는 금속판일 수 있다. 일부 실시예에서, 판상 부재는 예를 들어 원형, 직사각형 등과 같은 임의의 형상을 구비할 수 있다.
칩층에 대해 몰딩 처리를 수행한 후, 캐리어에 몰드 구조를 형성할 수 있으며, 일부 실시예에서, 몰딩 처리를 위한 소재는 실리카계 또는 유리 충전재를 추가하거나 또는 추가하지 않은 에폭시 수지, 유기중합체 또는 기타 화합물을 원료로 하는 고체 또는 액체 몰딩 소재를 포함할 수 있다.
일부 실시예에서, 캐리어를 제거하고, 재배선층과 범프를 추가하며, 패키지 본체를 분할하는 단계는 웨이퍼 레벨 패키징(WLP)과 패널 레벨 팬아웃 패키징에서 공지된 단계이다.
아래에서는 상기 방법을 토대로 각 도면을 참조하여 본 발명의 각 실시예를 설명한다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
도 2는 패키지 구조에 대해 단계 100과 단계 200을 실시하는 단면 설명도이다.
도 2에 도시된 바와 같이, 캐리어(100)에 하나의 칩층을 배치한다. 칩층은 복수의 칩(11)과 복수의 칩 커플러(15)를 포함한다. 일부 실시예에서, 복수의 칩(11)과 복수의 칩 커플러(15)는 캐리어(100)에 서로 간격을 두고 배치될 수 있으며, 칩은 정면과 배면을 포함한다. 당업계에서는 예를 들어 범프를 구비한 표면을 정면으로 간주한다. 일부 실시예에서, 칩(11)은 정면이 아래를 향하도록 배치된다.
복수의 칩 커플러(15)의 상부 표면에 복수의 제1 범프(14)를 설치할 수 있다. 일부 실시예에서, 복수의 제1 범프(14)는 금속 필러 형식일 수 있다(예를 들어 구리 필러).
본문에서, 칩 커플러는 상이한 전자 소자를 전기적으로 연결하기 위한 것일 수 있으며, 상기 전자 소자는 예를 들어 칩, 재배선층과 기타 칩 커플러 등 각종 소자를 포함한다. 칩 커플러에 연결되는 전자 소자는 일반적으로 칩 커플러와 동일한 칩층에 위치하지 않는다. 일부 실시예에서, 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다. 일부 실시예에서, 칩 커플러는 수직방향에 약간의 전도성 채널을 구비할 수 있으며, 전도성 채널은 칩 커플러의 상부 표면과 하부 표면을 연결할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 칩 커플러(15)는 복수의 관통 비아(12)를 포함할 수 있으며, 관통 비아에 전도성 매질을 충전하여 전도성 채널을 형성할 수 있다. 기타 실시예에서, 기타 방식을 통해 칩 커플러의 상부 표면과 하부 표면을 연결하는 전도성 채널을 형성할 수도 있다. 일부 실시예에서, 칩 커플러의 상부 표면과 하부 표면에 모두 전도성 트레이스를 설치할 수 있으며, 따라서 하나의 표면에서 상이한 전도성 채널 사이, 칩 커플러에 조립된 범프 사이 및 전도성 채널과 범프 사이에 전기적인 연결이 형성된다. 이하 본문에서는 각 실시예에서 전도성 채널에 대한 설명을 생략할 것이다.
본문에서, 칩 커플러는 실리콘, 탄화규소, 비소화갈륨, 질화갈륨 및 기타 반도체 소재로 형성될 수 있고; 칩 커플러는 유리, 세라믹 및 기타 무기 소재로 형성될 수 있으며; 칩 커플러는 인쇄회로기판(PCB), 몰딩기판(EMC), 연성회로기판, 금속 기판 소재 및 기타 패키징 기판의 제조 공정과 소재로 형성될 수 있고; 금속 기판은 구리, 알루미늄과 철 등 금속 소재 및 이들의 합금 소재를 채택할 수 있다.
도 2에 도시된 바와 같이, 캐리어(100) 상의 칩층은 이미 몰딩 처리되어 몰드 구조(16)가 형성된 상태이다.
도3은 패키지 구조에 대해 단계300을 실시하는 단면 설명도이다.
도 3에 도시된 바와 같이, 몰드 구조(16)에 대해 박화 처리를 수행하여, 복수의 제1 범프(14)를 노출시킬 수 있다. 이후, 몰드 구조(16)에 금속층(17)을 추가하여 복수의 제1 범프(14)를 금속층(17)과 전기적으로 연결한다. 일부 실시예에서, 금속층은 복수의 금속 트레이스를 포함할 수 있으며, 복수의 금속 트레이스 중의 적어도 하나의 금속 트레이스에 복수의 제1 범프(14) 중의 적어도 하나의 제1 범프(14)가 연결된다.
본문에서, 몰드 구조에 금속층을 추가함으로써, 금속층 내에 각종 기능 소자(즉, 특정 기능을 지닌 전자 소자)를 추가할 수 있다. 기능 소자는 예를 들어 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭(EMI) 차폐 소자 및 방열 소자 등일 수 있다. 일부 실시예에서, 어떤 종류의 기능 소자를 금속층의 상부에 더 조립할 수 있다. 예를 들어 집적회로 모듈, 미세전자기계 시스템(MEMS), 광전자 소자, 수동 소자 등의 전자 소자를 금속층의 상부에 조립되는 기능 소자로 사용할 수 있다.
도 4는 패키지 구조에 대해 단계 400을 실시하는 단면 설명도이다.
도 4에 도시된 바와 같이, 캐리어(100)를 제거하여 패키지 본체를 형성할 수 있다. 이후, 재배선층(18)과 제2 범프(19)를 패키지 본체의 하부에 추가한다. 마지막으로, 도 4에 도시된 점선을 따라 패키지 본체를 분할하여 도 5에 도시된 패키지를 형성한다. 도 4에 도시된 점선은 단지 도식적인 것일 뿐이며, 패키지 본체에 대한 분할 조작은 도 4에 도시된 점선만 따르는 것은 아님에 유의한다.
도 5는 본 발명의 제1 실시예에 따른 패키지의 단면 설명도이다.
도 5에 도시된 바와 같이, 패키지는 하나의 칩(11)과 2개의 분할된 칩 커플러(15)를 포함할 수 있다. 패키지의 상부에 부가적인 전자 소자(150)를 배치하여 조립할 수 있으며, 상기한 바와 같이, 부가적인 전자 소자(150)를 금속층(17)에 집적할 수도 있다. 다른 일부 실시예에서, 패키지 구조를 기타 방식에 따라 분할할 수도 있으며, 예를 들어, 패키지는 하나의 칩(11)과 하나의 칩 커플러(15)를 포함하도록 형성될 수 있다.
어느 일부 실시예에서, 상기 패키지를 형성하는 과정은 먼저 캐리어(100)를 제거한 다음, 재배선층(18)과 복수의 제2 범프(19)를 추가하고, 마지막으로, 몰드 구조(16)를 박화시키고 금속층(17)을 추가함으로써, 분할될 패키지 본체를 형성하는 것일 수 있다.
도 6 내지 도 9는 본 발명의 제2 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
도 6은 패키지 구조에 대해 단계 100과 단계 200을 실시하는 단면 설명도이다.
도 6에 도시된 바와 같이, 캐리어(200)에 3개의 칩층을 배치한다. 제1 칩층은 복수의 제1 칩(21)과 복수의 제1 칩 커플러(24)를 포함한다. 제2 칩층은 복수의 제2 칩(22)과 복수의 제2 칩 커플러(25)를 포함하며, 제3 칩층은 복수의 제3 칩(23)을 포함한다. 또한, 캐리어(200)에 복수의 크로스레이어 칩 커플러(201)를 더 배치하고, 크로스레이어 칩 커플러(201)의 상부에 복수의 제1 범프(202)를 설치한다. 일부 실시예에서, 복수의 제1 범프(202)는 금속 필러 형식(예를 들어 Cu 필러)일 수 있다.
본문에서, 크로스레이어 칩 커플러의 수직방향에서의 높이는 패키지 중의 모든 칩층의 높이와 비슷하거나 또는 일치할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 크로스레이어 칩 커플러(201)의 높이는 3개의 칩층의 높이와 유사하거나 일치할 수 있다.
본문에서, 크로스레이어 칩 커플러는 하나의 완전한 칩 커플러일 수 있으며, 즉 크로스레이어 칩 커플러는 일체형으로 성형될 수도 있고, 복수의 칩 커플러를 함께 적층하고 조립하여 크로스레이어 칩 커플러를 형성할 수도 있다. 단면 설명도에서, 크로스레이어 칩 커플러는 수평방향에서의 폭이 위에서 아래로 일치할 수도 있고 일치하지 않을 수도 있다.
일부 실시예에서, 3개의 칩층을 배치 및 조립 시, 먼저 복수의 제1 칩(21), 복수의 제1 칩 커플러(24)와 복수의 크로스레이어 칩 커플러(201)를 캐리어(200)에 배치한 다음, 복수의 제2 칩(22)과 복수의 제2 칩 커플러(25)를 제1 칩(21)과 복수의 제1 칩 커플러(24)에 배치하여 조립하며, 마지막으로, 복수의 제3 칩(23)을 복수의 제2 칩(22)과 복수의 제2 칩 커플러(25)에 배치하여 조립할 수 있다. 일부 실시예에서, 제1 칩(21), 제2 칩(22)과 제3 칩(23)은 정면이 아래를 향하도록 배치된다.
일부 실시예에서, 도 6 내지 도 9에 도시된 패키지 구조는 2개의 칩층만 포함할 수 있다. 예를 들어, 제1 칩층을 제거하고, 제2 칩층과 제3 칩층만 남길 수 있다.
일부 실시예에서, 도 6 내지 도 9에 도시된 패키지 구조는 복수의 기타 칩층을 포함할 수 있다. 복수의 기타 칩층 중의 각 층은 모두 복수의 칩과 복수의 기타 칩 커플러를 포함한다. 상기 복수의 기타 칩 커플러는 제1 칩 커플러(24)의 하부에 적층되어 조립될 수 있으며, 또한 상기 복수의 칩은 제1 칩(21)의 하부에 적층되어 조립될 수 있다. 일부 실시예에서, 복수 층의 기타 칩 커플러, 제1 칩 커플러(24)와 제2 칩 커플러(25)에 의해 형성되는 스택 중, 각 층의 칩 커플러는 수평방향에서의 면적이 완전히 같지 않을 수 있다. 예를 들어 상기 스택 중, 어느 한 층에서의 칩 커플러의 수평방향에서의 면적은 상기 칩 커플러 하부의 칩 커플러의 수평방향에서의 면적보다 작거나 클 수 있다. 예를 들어, 각 칩층 중의 칩 커플러에 의해 형성되는 스택은 사다리꼴, 피라미드형, 역사다리꼴 또는 역피라미드형 등을 구비할 수 있다. 일부 실시예에서, 각 칩층의 칩 커플러에 의해 형성되는 스택은 일체형으로 성형된 것일 수도 있다.
도 6에 도시된 바와 같이, 캐리어(200) 상의 제1 칩층, 제2 칩층과 제3 칩층은 이미 몰딩 처리되어 몰드 구조(26)가 형성된 상태이다.
본문에서, 각기 다른 칩층 사이에 접착점(adhesive dot)을 더 설치할 수 있으며(예를 들어, 도 6-9 중의 접착점(203)), 접착점은 상이한 칩층을 격리 및 고정시키기 위한 것이다. 일부 실시예에서, 접착점은 비전도성 매질로 제작되며, 아래 본문에서는 일부 접착점에 대한 설명을 생략할 것이다.
도 7은 패키지 구조에 대해 단계 300을 실시하는 단면 설명도이다.
도 7에 도시된 바와 같이, 몰드 구조(26)에 대해 박화 처리를 수행하여, 복수의 제2 범프(202)를 노출시킬 수 있으며, 몰드 구조(26)에 금속층(27)을 추가하여 복수의 제1 범프(202)를 금속층(27)과 전기적으로 연결시킨다. 일부 실시예에서, 금속층은 복수의 금속 트레이스를 포함할 수 있으며, 복수의 금속 트레이스 중의 적어도 하나의 금속 트레이스는 복수의 제1 범프(202) 중의 적어도 하나의 제1 범프에 연결된다.
도 8은 패키지 구조에 대해 단계 400을 실시하는 단면 설명도이다.
도 8에 도시된 바와 같이, 캐리어(200)를 제거하여 패키지 본체를 형성할 수 있다. 이후, 재배선층(28)과 제2 범프(29)를 패키지 본체의 하부에 추가한다. 마지막으로, 도 8에 도시된 점선을 따라 패키지 본체를 분할하여 도 9에 도시된 바와 같은 패키지(전자 소자 (250)을 포함하지 않음)를 형성한다. 도 8에 도시된 점선은 단지 도식적인 것일 뿐이며, 패키지 본체에 대한 분할 조작은 도 8에 도시된 점선만 따르는 것은 아님에 유의한다.
도 9는 본 발명의 제2 실시예에 따른 패키지의 단면 설명도이다.
도 9에 도시된 바와 같이, 패키지는 제1 칩(21), 제2 칩(22), 제3 칩(23), 분할된 제1 칩 커플러(24), 분할된 크로스레이어 칩 커플러(201)와 분할된 제2 칩 커플러(25)를 포함할 수 있다. 패키지의 상부에 부가적인 전자 소자(250)를 배치하여 조립할 수 있으며, 상기한 바와 같이, 부가적인 전자 소자(250)를 금속층(27)에 집적할 수도 있다. 다른 일부 실시예에서, 패키지 구조는 기타 방식으로 분할할 수도 있다.
다른 일부 실시예에서, 상기 패키지를 형성하는 과정은 먼저 캐리어(200)를 제거한 다음, 재배선층(28)과 복수의 제2 범프(29)를 추가하고, 마지막으로, 몰드 구조(26)를 박화시키고 금속층(27)을 추가함으로써 분할될 패키지 본체를 형성하는 것일 수 있다.
도 10 내지 도 13은 본 발명의 제3 실시예에 따른 패키지를 형성하는 과정의 단면 설명도이다.
도 10은 패키지 구조에 대해 단계 100과 단계 200을 실시하는 단면 설명도이다.
도 10에 도시된 바와 같이, 캐리어(300)에 2개의 칩층을 배치한다. 제1 칩층은 복수의 제1 칩(31)과 복수의 제1 칩 커플러(33)를 포함한다. 제2 칩층은 복수의 제2 칩(32)과 복수의 제2 칩 커플러(34)를 포함한다. 또한, 캐리어(300)에 복수의 크로스레이어 칩 커플러(301)를 더 배치하고, 크로스레이어 칩 커플러(301)와 복수의 제2 칩 커플러(34)의 상부에 복수의 제1 범프(302)를 설치한다. 일부 실시예에서, 복수의 제1 범프(302)는 금속 필러 형식(예를 들어 Cu 필러)일 수 있고, 제1 칩(31)과 제2 칩(32) 사이에 접착점(303)을 설치할 수 있다.
본문에서, 크로스레이어 칩 커플러의 수직방향에서의 높이는 패키지 중의 모든 칩층의 높이와 비슷하거나 또는 일치할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 크로스레이어 칩 커플러(301)의 높이는 2개의 칩층의 높이와 유사하거나 일치할 수 있다.
일부 실시예에서, 2개의 칩층을 배치 및 조립 시, 먼저 복수의 제1 칩(31), 복수의 제1 칩 커플러(33)와 복수의 크로스레이어 칩 커플러(301)를 캐리어(300)에 배치한 다음, 복수의 제2 칩(32)과 복수의 제2 칩 커플러(35)를 제1 칩(31)과 복수의 제1 칩 커플러(33)에 배치하여 조립할 수 있다. 일부 실시예에서, 제1 칩(31)과 제2 칩(32)은 정면이 아래를 향하도록 배치된다.
일부 실시예에서, 도 10 내지 도 13에 도시된 패키지 구조는 복수의 기타 칩층을 포함할 수 있다. 복수의 기타 칩층 중의 각 층은 모두 복수의 칩과 복수의 기타 칩 커플러를 포함한다. 상기 복수의 기타 칩 커플러는 제1 칩 커플러(33)의 하부에 적층되어 조립될 수 있으며, 또한 상기 복수의 칩은 제1 칩(31)의 하부에 적층되어 조립될 수 있다. 일부 실시예에서, 복수 층의 기타 칩 커플러, 제1 칩 커플러(33)와 제2 칩 커플러(34)에 의해 형성되는 스택 중, 각 층의 칩 커플러는 수평방향에서의 면적이 완전히 같지 않을 수 있다. 예를 들어 상기 스택 중, 어느 한 층 중의 칩 커플러의 수평방향에서의 면적은 상기 칩 커플러 하부의 칩 커플러의 수평방향에서의 면적보다 작거나 클 수 있다. 예를 들어 각 칩층 중의 칩 커플러에 의해 형성되는 스택은 사다리꼴, 피라미드형, 역사다리꼴 또는 역피라미드형 등을 구비할 수 있다. 일부 실시예에서, 각 칩층 중의 칩 커플러에 의해 형성되는 스택은 일체형으로 형성된 것일 수도 있다.
도 10에 도시된 바와 같이, 캐리어(300) 상의 제1 칩층과 제2 칩층은 이미 몰딩 처리되어 몰드 구조(36)가 형성된 상태이다.
도 11은 패키지 구조에 대해 단계 300을 실시한 단면 설명도이다.
도 11에 도시된 바와 같이, 몰드 구조(36)에 대해 박화 처리를 수행하여, 복수의 제1 범프(302)를 노출시킬 수 있다. 이후, 몰드 구조(36)에 금속층(37)을 추가하여 복수의 제1 범프(302)를 금속층(37)과 전기적으로 연결시킨다. 일부 실시예에서, 금속층은 복수의 금속 트레이스를 포함할 수 있으며, 복수의 금속 트레이스 중의 적어도 하나의 금속 트레이스는 복수의 제1 범프(302) 중의 적어도 하나의 제1 범프와 연결된다.
도 12는 패키지 구조에 대해 단계 400을 실시한 단면 설명도이다.
도 12에 도시된 바와 같이, 캐리어(300)를 제거하여 패키지 본체를 형성할 수 있다. 이후, 재배선층(38)과 제2 범프(39)를 패키지 본체의 하부에 추가한다. 마지막으로, 도 12에 도시된 점선을 따라 패키지 본체를 분할하여 도 13에 도시된 바와 같은 패키지를 형성한다. 도 12에 도시된 점선은 단지 도식적인 것일 뿐이며, 패키지 본체에 대한 분할 조작은 도 12에 도시된 점선만 따르는 것은 아님에 유의한다.
도 13은 본 발명의 제2 실시예에 따른 패키지의 단면 설명도이다.
도 13에 도시된 바와 같이, 패키지는 제1 칩(31), 제2 칩(32), 분할된 제1 칩 커플러(33), 분할된 크로스레이어 칩 커플러(301)와 분할된 제2 칩 커플러(34)를 포함할 수 있다. 패키지의 상부에 부가적인 전자 소자(350)를 배치하여 조립할 수 있으며, 상기한 바와 같이, 부가적인 전자 소자(350)를 금속층(37)에 집적할 수도 있다. 다른 일부 실시예에서, 패키지 구조는 기타 방식으로 분할할 수도 있다.
다른 일부 실시예에서, 상기 패키지를 형성하는 과정은 먼저 캐리어(300)를 제거한 다음, 재배선층(38)과 복수의 제2 범프(39)를 추가하고, 마지막으로, 몰드 구조(36)를 박화시키고 금속층(37)을 추가함으로써 분할될 패키지 본체를 형성하는 것일 수 있다.
본문에서, 상기 패키지 중의 각 부재 간의 연결관계를 변경하지 않는다는 전제 하에, 각 칩과 칩 커플러의 명칭은 위에서 정의된 바와 같지 않을 수도 있으며, 예를 들어 제1 칩, 제2 칩 또는 제3 칩의 명칭은 서로 바뀔 수 있고, 제1 칩 커플러, 제2 칩 커플러, 제3 칩 커플러와 제4 칩 커플러의 명칭은 서로 바뀔 수 있으며, 또한 제1 범프와 제2 범프의 명칭 역시 서로 바뀔 수 있다.
본 발명의 각 실시예에서, 패키지 중의 각각의 칩은 칩 커플러, 재배선층 및/또는 금속층을 이용하여 상호 연결할 수 있을 뿐만 아니라, 칩 커플러, 금속층, 재배선층 및/또는 범프를 이용하여 패키지 외부의 각종 회로구조와 전자 소자에 연결될 수도 있다.
당업자가 공지하는 바와 같이, 범프는 전도성 소재 또는 솔더로 제조될 수 있으며, 전도성 소재는 Cu, Ni, Au, Ag 등 또는 기타 합금 소재를 포함하고, 기타 소재를 포함할 수도 있다. 일부 실시예에서, 범프는 패드 형식 또는 필러 형상(예를 들어 Cu 필러)을 구비할 수도 있고, 기타 가능한 형식을 구비할 수도 있다.
이상으로 당업자가 본 발명의 각 측면을 더욱 잘 이해할 수 있도록, 일부 실시예의 특징을 개략적으로 설명하였다. 당업자라면, 본 발명을 기초로 하여 본문에 소개된 실시예와 동일한 목적 및/또는 동일한 장점을 구현하기 위한 기타 공정과 구조로 설계하거나 또는 수정하는데 이러한 실시예를 용이하게 사용할 수 있음을 이해하여야 한다. 당업자는 또한 이러한 동등한 구조가 본 발명의 정신과 범위를 벗어나지 않으며, 또한 본 발명의 정신과 범위를 벗어나지 않는 한, 본문에서 다양한 변화, 대체 및 변경이 가능하다는 것을 인식하여야 한다.

Claims (38)

  1. 패키지 형성 방법에 있어서, 상기 방법은
    상부 표면에 복수의 제1 범프가 구비되는 복수의 칩 커플러와 정면이 아래를 향하는 복수의 칩을 포함하는 칩층을 캐리어의 상부에 배치하는 단계;
    상기 캐리어의 상부에서 상기 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계;
    상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계;
    박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함하는, 패키지 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 복수의 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 방법.
  3. 제1항에 있어서,
    상기 패키지는 적어도 하나의 분할된 칩 커플러, 제1 칩 및 분할된 금속층을 포함하며, 상기 제1 칩은 상기 적어도 하나의 분할된 칩 커플러와 상기 재배선층을 통해 상기 분할된 금속층에 전기적으로 연결될 수 있는, 방법.
  4. 제1항에 있어서,
    상기 복수의 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 방법.
  5. 제1항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 방법.
  6. 패키지에 있어서,
    제1측과 제2측을 포함하는 재배선층;
    상기 재배선층의 제1측에 설치되는 복수의 제1 범프;
    정면과 배면을 포함하며, 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 칩;
    정면과 배면을 포함하며, 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 측면에 수평으로 배치되는 적어도 하나의 칩 커플러;
    상기 적어도 하나의 칩 커플러 상부에 설치되는 복수의 제2 범프; 및
    상기 패키지의 상부에 배치되어 조립되며 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며,
    상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는, 패키지.
  7. 제6항에 있어서,
    상기 적어도 하나의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 적어도 하나의 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 패키지.
  8. 제6항에 있어서,
    상기 칩은 상기 적어도 하나의 칩 커플러와 상기 재배선층을 통해 상기 금속층에 전기적으로 연결될 수 있는, 패키지.
  9. 제6항에 있어서,
    상기 적어도 하나의 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 패키지.
  10. 제6항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 패키지.
  11. 패키지 형성 방법에 있어서,
    캐리어의 상부에 각각 복수의 제1 칩 커플러, 복수의 제2 칩 커플러 및 정면이 아래를 향하는 복수의 제1 칩을 포함하는 적어도 하나의 제1 칩층을 배치하는 단계;
    상기 적어도 하나의 제1 칩층의 상부에 정면이 아래를 향하는 복수의 제2 칩과 상부 표면에 복수의 제1 범프를 구비한 복수의 제3 칩 커플러를 포함하는 제2 칩층을 배치하여 조립하는 단계;
    상기 캐리어의 상부에서 상기 적어도 하나의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계;
    상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계;
    박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함하는, 패키지 형성 방법.
  12. 제11항에 있어서,
    상기 복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 복수의 제3 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 방법.
  13. 제11항에 있어서,
    각기 다른 제1 칩층에 위치한 복수의 제1 칩 커플러에 의해 형성되는 제1 칩 커플러 스택 중의 각 제1 칩 커플러는 수평방향에서의 면적이 상이한, 방법.
  14. 제11항에 있어서,
    각기 다른 제1 칩층에 위치한 복수의 제2 칩 커플러에 의해 형성되는 제2 칩 커플러 스택과 상기 제2 스택에 적층되는 제3 칩 커플러는 일체형으로 성형될 수 있는, 방법.
  15. 제11항에 있어서,
    상기 제2 칩 커플러 스택 중의 각 제2 칩 커플러와 상기 제2 칩 커플러 스택에 적층되는 제3 칩 커플러는 수평방향에서의 면적이 동일한, 방법.
  16. 제11항에 있어서,
    상기 패키지는 복수의 제1 범프, 적어도 하나의 제1 칩, 제2 칩, 적어도 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 분할된 제3 칩 커플러 및 분할된 금속층을 포함하며,
    상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러를 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며,
    상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러, 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제3 칩 커플러와 상기 복수의 제1 범프를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있고,
    상기 적어도 하나의 제1 칩은 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러, 상기 분할된 제3 칩 커플러와 상기 복수의 제1 범프를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있는, 방법.
  17. 제11항에 있어서,
    상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러와 상기 복수의 제3 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 방법.
  18. 제11항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 방법.
  19. 패키지에 있어서,
    제1측과 제2측을 포함하는 재배선층;
    상기 재배선층의 제1측에 설치되는 복수의 제1 범프;
    정면과 배면을 포함하며, 적어도 하나의 제1 칩에 의해 형성되는 칩 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 적어도 하나의 제1 칩;
    정면과 배면을 포함하며, 적어도 하나의 제1 칩 커플러에 의해 형성되는 칩 커플러 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 일측에 수평으로 배치되는 적어도 하나의 제1 칩 커플러;
    상기 재배선층의 제2측에 배치되어 조립되고, 상기 적어도 하나의 제1 칩의 타측에 수평으로 배치되는 크로스레이어 칩 커플러;
    정면과 배면을 포함하며, 상기 적어도 하나의 제1 칩의 배면 상부에 정면이 아래를 향하도록 배치되어 상기 적어도 하나의 제1 칩 커플러의 상부에 조립되는 제2 칩;
    상기 크로스레이어 칩 커플러의 상부에 설치되는 복수의 제2 범프; 및
    상기 패키지의 상부에 배치되어 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며,
    상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는, 패키지.
  20. 제19항에 있어서,
    상기 적어도 하나의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 크로스레이어 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 패키지.
  21. 제19항에 있어서,
    상기 칩 커플러 스택 중의 각 제1 칩 커플러는 수평방향에서의 면적이 상이한, 패키지.
  22. 제19항에 있어서,
    상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러를 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며,
    상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러, 상기 재배선층, 상기 크로스레이어 칩 커플러 및 상기 복수의 제1 범프를 통해 상기 금속층에 전기적으로 연결될 수 있고,
    상기 적어도 하나의 제1 칩은 상기 재배선층, 상기 크로스레이어 칩 커플러와 상기 복수의 제1 범프를 통해 상기 금속층에 전기적으로 연결될 수 있는, 패키지.
  23. 제19항에 있어서,
    상기 적어도 하나의 제1 칩 커플러와 상기 크로스레이어 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 패키지.
  24. 제19항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 패키지.
  25. 패키지 형성 방법에 있어서, 상기 방법은
    캐리어의 상부에 각각 복수의 제1 칩 커플러, 복수의 제2 칩 커플러 및 정면이 아래를 향하는 복수의 제1 칩을 포함하는 적어도 하나의 제1 칩층을 배치하는 단계;
    상기 적어도 하나의 제1 칩층의 상부에 정면이 아래를 향하는 복수의 제2 칩과 상부 표면에 복수의 제1 범프를 구비한 복수의 제3 칩 커플러 및 제4 칩 커플러를 포함하는 제2 칩층을 배치하여 조립하는 단계;
    상기 캐리어의 상부에서 상기 적어도 하나의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하여 몰드 구조를 형성하는 단계;
    상기 몰드 구조에 대해 박화 처리를 수행하여, 상기 복수의 제1 범프를 노출시키는 단계;
    박화를 거친 몰드 구조 상부에 금속층을 추가하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 제2 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함하는, 패키지 형성 방법.
  26. 제25항에 있어서,
    상기 복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 상기 복수의 제3 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 복수의 제4 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 방법.
  27. 제25항에 있어서,
    각기 다른 제1 칩층에 위치한 복수의 제1 칩 커플러에 의해 형성되는 제1 칩 커플러 스택 중의 각 제1 칩 커플러와 상기 제1 칩 커플러 스택에 적층되는 제3 칩 커플러는 수평방향에서의 면적이 상이한, 방법.
  28. 제25항에 있어서,
    각기 다른 제1 칩층에 위치한 복수의 제2 칩 커플러에 의해 형성되는 제2 칩 커플러 스택과 상기 제2 칩 커플러 스택에 적층되는 제4 칩 커플러는 일체형으로 성형될 수 있는, 방법.
  29. 제28항에 있어서,
    상기 제2 칩 커플러 스택 중의 각 제2 칩 커플러와 상기 제2 칩 커플러 스택에 적층되는 제4 칩 커플러는 수평방향에서의 면적이 동일한, 방법.
  30. 제25항에 있어서,
    상기 패키지는 적어도 하나의 제1 칩, 제2 칩, 적어도 하나의 분할된 제1 칩 커플러, 적어도 하나의 분할된 제2 칩 커플러, 분할된 제3 칩 커플러, 분할된 제4 칩 커플러 및 분할된 금속층을 포함하며,
    상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 제1 칩에 전기적으로 연결될 수 있고,
    상기 제2 칩은 상기 적어도 하나의 분할된 제1 칩 커플러, 상기 재배선층, 상기 적어도 하나의 분할된 제2 칩 커플러 및 상기 분할된 제4 칩 커플러를 통해 상기 분할된 금속층에 전기적으로 연결될 수 있으며,
    상기 분할된 금속층은 상기 분할된 제3 칩 커플러, 상기 적어도 하나의 분할된 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있는, 방법.
  31. 제25항에 있어서,
    상기 복수의 제1 칩 커플러, 상기 복수의 제2 칩 커플러, 상기 복수의 제3 칩 커플러와 상기 복수의 제4 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 방법.
  32. 제25항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 방법.
  33. 패키지에 있어서,
    제1측과 제2측을 포함하는 재배선층;
    상기 재배선층의 제1측에 설치되는 복수의 제1 범프;
    정면과 배면을 포함하며, 적어도 하나의 제1 칩에 의해 형성되는 칩 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2측에 조립되는 적어도 하나의 제1 칩;
    정면과 배면을 포함하며, 적어도 하나의 제1 칩 커플러에 의해 형성되는 칩 커플러 스택이 정면이 아래를 향하도록 배치되어 상기 재배선층의 제2 측에 조립되고, 상기 적어도 하나의 제1 칩의 일측에 수평으로 배치되는 적어도 하나의 제1 칩 커플러;
    상기 재배선층의 제2측에 배치되어 조립되고, 상기 적어도 하나의 제1 칩의 타측에 수평으로 배치되는 크로스레이어 칩 커플러;
    정면과 배면을 포함하며, 상기 적어도 하나의 제1 칩의 배면 상부에 정면이 아래를 향하도록 배치되어 상기 적어도 하나의 제1 칩 커플러의 상부에 조립되는 제2 칩;
    상기 적어도 하나의 제1 칩 커플러의 상부에 배치되어 조립되는 제2 칩 커플러;
    상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러의 상부에 설치되는 복수의 제2 범프; 및
    상기 패키지의 상부에 배치되어 조립되며 상기 복수의 제2 범프 중의 적어도 하나와 전기적으로 연결되는 금속층을 포함하며,
    상기 패키지는 몰딩 처리되어 몰드 구조를 형성하는, 패키지.
  34. 제33항에 있어서,
    상기 적어도 하나의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 상기 크로스레이어 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이며, 또한 상기 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 수직방향에 적어도 하나의 전도성 채널을 포함하도록 구성되는, 패키지.
  35. 제33항에 있어서,
    상기 칩 커플러 스택 중의 각 제1 칩 커플러와 상기 칩 커플러 스택 상부의 제2 칩 커플러는 수평방향에서의 면적이 상이한, 패키지.
  36. 제33항에 있어서,
    상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있으며,
    상기 제2 칩은 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층, 상기 크로스레이어 칩 커플러를 통해 상기 금속층에 전기적으로 연결될 수 있고,
    상기 금속층은 상기 제2 칩 커플러, 상기 적어도 하나의 제1 칩 커플러와 상기 재배선층을 통해 상기 적어도 하나의 제1 칩에 전기적으로 연결될 수 있는, 패키지.
  37. 제33항에 있어서,
    상기 적어도 하나의 제1 칩 커플러, 상기 제2 칩 커플러와 상기 크로스레이어 칩 커플러는 하나 또는 다수의 반도체 소재, 하나 또는 다수의 무기 소재, 하나 또는 다수의 유기 소재 및/또는 하나 또는 다수의 금속 소재로 형성되는, 패키지.
  38. 제33항에 있어서,
    상기 금속층 내에 I/O 포트, 수동 소자, 무선 주파수 안테나, 전자기 간섭 차폐 소자 및 방열 소자와 같은 전자 소자 중의 하나 또는 다수가 집적되고; 및/또는 상기 금속층의 상부에 집적회로 모듈, 미세전자기계 시스템, 광전자 소자 및 수동 소자와 같은 전자 소자 중의 하나 또는 다수가 배치되어 조립되는, 패키지.
KR1020210177222A 2020-12-31 2021-12-13 패키지 및 이의 형성 방법 KR102702578B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011627702.4 2020-12-31
CN202011627702.4A CN112802764B (zh) 2020-12-31 2020-12-31 封装件及其形成方法

Publications (2)

Publication Number Publication Date
KR20220097240A true KR20220097240A (ko) 2022-07-07
KR102702578B1 KR102702578B1 (ko) 2024-09-04

Family

ID=75807926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210177222A KR102702578B1 (ko) 2020-12-31 2021-12-13 패키지 및 이의 형성 방법

Country Status (4)

Country Link
US (1) US20220208733A1 (ko)
KR (1) KR102702578B1 (ko)
CN (1) CN112802764B (ko)
TW (1) TWI810754B (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095182A (ko) * 2013-01-24 2014-08-01 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US20170047308A1 (en) * 2015-08-12 2017-02-16 Semtech Corporation Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package
KR20170085932A (ko) * 2016-01-14 2017-07-25 삼성전자주식회사 반도체 패키지
US20180350772A1 (en) * 2015-12-22 2018-12-06 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303039A (ja) * 2004-04-13 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8178962B1 (en) * 2009-04-21 2012-05-15 Xilinx, Inc. Semiconductor device package and methods of manufacturing the same
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
WO2012126379A1 (en) * 2011-03-23 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
US8557638B2 (en) * 2011-05-05 2013-10-15 Stats Chippac Ltd. Integrated circuit packaging system with pad connection and method of manufacture thereof
US8779564B1 (en) * 2013-03-14 2014-07-15 Intel IP Corporation Semiconductor device with capacitive coupling structure
US9570421B2 (en) * 2013-11-14 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking of multiple dies for forming three dimensional integrated circuit (3DIC) structure
EP3255668A4 (en) * 2015-04-14 2018-07-11 Huawei Technologies Co., Ltd. Chip
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
US20170033135A1 (en) * 2015-07-28 2017-02-02 Skyworks Solutions, Inc. Integrated passive device on soi substrate
KR101858952B1 (ko) * 2016-05-13 2018-05-18 주식회사 네패스 반도체 패키지 및 이의 제조 방법
US20190088504A1 (en) * 2017-09-19 2019-03-21 Nxp B.V. Wafer level package and method of assembling same
US10748861B2 (en) * 2018-05-16 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
KR20200076778A (ko) * 2018-12-19 2020-06-30 삼성전자주식회사 반도체 패키지의 제조방법
US11195817B2 (en) * 2019-10-28 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095182A (ko) * 2013-01-24 2014-08-01 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US20170047308A1 (en) * 2015-08-12 2017-02-16 Semtech Corporation Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package
US20180350772A1 (en) * 2015-12-22 2018-12-06 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
KR20170085932A (ko) * 2016-01-14 2017-07-25 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20220208733A1 (en) 2022-06-30
CN112802764A (zh) 2021-05-14
KR102702578B1 (ko) 2024-09-04
TWI810754B (zh) 2023-08-01
CN112802764B (zh) 2024-03-26
TW202228215A (zh) 2022-07-16

Similar Documents

Publication Publication Date Title
US20120146216A1 (en) Semiconductor package and fabrication method thereof
KR20140043651A (ko) 콤포넌트 패키지용 장치 및 방법
US20220181297A1 (en) Chip Interconnecting Method, Interconnect Device and Method for Forming Chip Packages
KR20220097240A (ko) 패키지 및 이의 형성 방법
US20130320533A1 (en) 3d system-level packaging methods and structures
KR102573578B1 (ko) 패키지 및 그 형성 방법
CN112420529B (zh) 封装件及形成封装件的方法
CN112435966B (zh) 封装件及其形成方法
US20220173074A1 (en) Chip Package and Method of Forming Chip Packages
CN220457668U (zh) 一种包括多层电路板的封装模组及电子设备
US20240203968A1 (en) Chip package integration with hybrid bonded bridge die
US20230098054A1 (en) Electronic substrate stacking
US11676826B2 (en) Semiconductor die package with ring structure for controlling warpage of a package substrate
US20240038721A1 (en) Semiconductor devices and methods of manufacturing thereof
KR20220079468A (ko) 칩 상호연결 방법, 상호연결 소자 및 패키지 형성 방법
CN114582829A (zh) 半导体封装件
KR20240017348A (ko) 금속화 층을 통해 결합된 통합 디바이스들을 포함하는 패키지
CN115939100A (zh) 多芯片封装方法和多芯片模块

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right