KR20220080492A - 전계발광 표시장치 - Google Patents

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Abstract

본 명세서는 전계발광 표시장치에 대한 것이고, 본 명세서의 일 실시예에 따른 전계발광 표시장치는 발광 영역, 및 상기 발광 영역을 둘러싸는 비발광 영역을 포함하는 복수의 서브 화소 영역, 및 상기 복수의 서브 화소 영역 사이의 적어도 일 측에 위치한 캐소드 컨택 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 발광 영역 및 상기 캐소드 컨택 영역 각각과 중첩하는 평탄화층, 상기 평탄화층 상에 배치되고, 상기 발광 영역과 중첩하고, 화소 전극 및 상기 화소 전극에 대향하는 캐소드 전극을 포함하는 발광 소자, 및 상기 평탄화층 상에 형성되고, 상기 비발광 영역과 적어도 일부분 중첩하도록 형성된 캐소드 컨택 전극을 포함하고, 상기 캐소드 컨택 전극은 캐소드 컨택 영역을 향해 노출된 일 측면을 포함하고, 상기 캐소드 전극은 상기 캐소드 컨택 전극의 상기 일 측면과 컨택된다.

Description

전계발광 표시장치{ELECTROLUMINESCENCE DISPLAY DEVICE}
본 명세서는 전계발광 표시장치에 대한 것으로서, 구체적으로 캐소드 컨택 영역에 투습 방지 구조가 적용된 전계발광 표시장치를 제공하는 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(Plasma Display), 전계발광표시장치(OLED: Organic Light Emitting Display) 등과 같은 여러 가지 표시장치가 활용되고 있다.
전계발광 표시장치는 크게 어레이 소자와 발광소자로 이루어지고 있다. 어레이 소자는 게이트 및 데이터 배선과 연결된 스위칭 박막트랜지스터 및 발광소자와 연결된 적어도 하나의 구동 박막트랜지스터로 이루어지며, 발광소자는 구동 박막트랜지스터와 연결된 픽셀 전극과 발광층 및 캐소드 전극으로 이루어지고 있다
하지만, 전술한 구성을 갖는 전계발광 표시장치는 발광소자의 캐소드 전극의 저항이 높아져 휘도 불균일이 발생한다는 문제가 있다. 따라서, 전계발광 표시장치의 표시영역 전체에 걸쳐서 균일한 저항의 캐소드 전극 구조가 요구되는 실정이다. 또한, 전계발광 표시장치의 적어도 일측에 마련된 캐소드 컨택 구조가 수분의 이동 경로로 작용하여 신뢰성 문제가 발생할 수 있다.
종래의 전계발광 표시장치는 발광소자의 캐소드 전극의 저항이 높아져 휘도 불균일이 발생하는 문제점과 캐소드 전극을 낮추기 위한 구조에서 투습에 의한 신뢰성 문제가 있었다. 이에, 본 명세서의 발명자들은 전계발광 표시장치의 활성 영역 전체에 걸쳐서 캐소드 전극의 균일한 저항을 제공하면서, 투습에 대한 신뢰성이 높은 전계발광 표시장치를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제는 캐소드 전극과 보조 전원 라인이 안정적으로 컨택될 수 있으면서, 투습에 대한 신뢰성이 높은 전계발광 표시장치를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 전계발광 표시장치는 발광 영역, 및 상기 발광 영역을 둘러싸는 비발광 영역을 포함하는 복수의 서브 화소 영역, 및 상기 복수의 서브 화소 영역 사이의 적어도 일 측에 위치한 캐소드 컨택 영역을 포함하는 기판, 상기 기판 상에 배치되고, 상기 발광 영역 및 상기 캐소드 컨택 영역 각각과 중첩하는 평탄화층, 상기 평탄화층 상에 배치되고, 상기 발광 영역과 중첩하고, 화소 전극 및 상기 화소 전극에 대향하는 캐소드 전극을 포함하는 발광 소자, 및 상기 평탄화층 상에 형성되고, 상기 비발광 영역과 적어도 일부분 중첩하도록 형성된 캐소드 컨택 전극을 포함하고, 상기 캐소드 컨택 전극은 캐소드 컨택 영역을 향해 노출된 일 측면을 포함하고, 상기 캐소드 전극은 상기 캐소드 컨택 전극의 상기 일 측면과 컨택된다.
위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 명세서의 일 예에 따르면, 전계발광 표시장치의 활성 영역 전체에 걸쳐서 캐소드 전극의 균일한 저항을 제공할 수 있는 효과가 있다.
또한, 본 명세서의 일 예에 따르면, 전계발광 표시장치의 캐소드 컨택 영역에서 투습에 대한 경로가 차단되는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서에 따른 전계발광 표시장치의 평면도이다.
도 2는 도 1의 I-I'선을 따라 도시한 단면도이다.
도 3은 도 2의 A 부분을 확대하여 도시한 것이다.
도 4a 내지 도 4d는 본 명세서에 따른 전계발광 표시장치의 제조방법 순서도를 도시한 것이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 본 명세서의 일 예에 따른 평면도이다.
도 1을 참조하면, 본 명세서의 일 예에 따른 전계발광 표시장치는 발광 표시 패널(1) 및 패널 구동 회로부(3)를 포함할 수 있다.
표시 패널(1)은 기판(10), 활성 영역(AA), 비활성 영역, 제1 전원배선(60), 제2 전원배선(70), 및 게이트 구동 회로(50)을 포함할 수 있다.
기판(10)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다.
활성 영역(AA)은 영상이 표시되는 영역으로서, 제 1 영역, 표시부, 표시 영역, 또는 활성부로도 표현될 수도 있다. 예를 들어, 활성 영역(AA)은 기판(10)의 가장자리 부분을 제외한 나머지 부분에 배치될 수 있다.
비활성 영역(IA)은 영상이 표시되지 않는 영역으로서, 제 2 영역, 비표시부, 비표시 영역, 또는 비활성부로도 표현될 수도 있다. 예를 들어, 비표시부는 활성 영역(AA)을 둘러싸도록 기판(10)의 가장자리 부분에 배치될 수 있다.
활성 영역(AA)은 복수의 서브 픽셀들을 포함할 수 있고, 복수의 서브 픽셀들 사이의 적어도 일부분에 형성된 캐소드 컨택 영역(CCA)를 포함할 수 있다.
도 1에서 활성 영역(AA)의 구조는 제1 서브 픽셀 영역(SPA1), 제1 서브 픽셀 영역(SPA1)에 이웃하여 위치하는 제2 서브 픽셀 영역(SPA2), 그리고 제1 서브 픽셀 영역(SPA1) 및 제2 서브 픽셀 영역(SPA2) 사이에 위치하는 캐소드 컨택 영역(CCA)을 포함할 수 있다.
여기서, 캐소드 컨택 영역(CCA)은 제1 전원링크배선(62)과 발광 소자(200)의 캐소드 전극(250)이 컨택하기 위하여 후술되는 캐소드 컨택 전극(270)의 측면일부분이 노출된 영역을 포함하는 소정의 영역으로 정의될 수 있다. 캐소드 컨택 영역(CCA)의 상세 구조는 도 2 및 도 3을 참조하여 후술하기로 한다.
또한, 도 1에서 캐소드 컨택 영역(CCA)은, 제1 방향(X)을 기준으로, 제1 서브 픽셀 영역(SPA1)의 일측면과 제2 서브 픽셀 영역(SPA2)의 타측면 사이에 위치하는 것으로 예시되었으나, 본 명세서의 실시예는 이에 제한되는 것은 아니다. 캐소드 컨택 영역(CCA)은 제1 서브 픽셀 영역(SPA1)을 기준으로 특별한 위치의 제한 없이 다양한 위치에 적용될 수 있다. 예를 들어, 제2 방향(Y)을 기준으로, 제1 서브 픽셀 영역(SPA1) 의 일 측면 또는 타 측면에 위치할 수 있다. 또는, 캐소드 컨택 영역(CCA)은 제1 서브 픽셀 영역(SPA1)의 모서리에 대향하도록 위치할 수 있다.
본 명세서의 일 예에 따른 전계발광 표시장치는 비활성 영역(IA)에 배치된 제1 전원배선(60) 및 제2 전원배선(70)을 포함할 수 있다. 여기서, 제1 전원배선(60) 및 제2 전원배선(70)은 각각 기저전압(VSS) 및 전원전압(VDD)이 인가될 수 있다. 제1 전원배선(60) 및 제2 전원배선(70)은 패널 구동 회로부(3)에 의해 제어되어, 각각 기저전압(VSS) 및 전원전압(VDD)을 활성 영역(AA)의 화소에 공급할 수 있다.
도 1에 도시된 바와 같이, 제1 전원배선(60)은 표시 패널(1)의 상단 및 하단의 비활성 영역(IA)에 바(bar) 형태로 한 쌍이 배치될 수 있고, 한 쌍의 제1 전원배선(60)을 연결하는 복수의 제1 전원링크배선(62)을 포함할 수 있다. 또한, 제2 전원배선(70)은 표시 패널(1)의 상단 및 하단의 비활성 영역(IA)에 바(bar) 형태로 한 쌍이 배치될 수 있고, 한 쌍의 제2 전원배선(70)을 연결하는 복수의 제2 전원링크배선(72)을 포함할 수 있다.
도 1에서, 제1 전원링크배선(62)은 캐소드 컨택 영역(CCA)과 중첩하거나, 또는 캐소드 컨택 영역(CCA)에 인접하도록 배치될 수 있다. 캐소드 컨택 영역(CCA)은 본 명세서에서 제1 전원링크배선(62)이 후술되는 캐소드 전극과 전기적으로 컨택될 수 있는 구조를 제공하여 신뢰성을 향상시킬 수 있으며, 캐소드 전극에 인가되는 저항을 낮출 수 있다. 따라서, 휘도 균일도가 향상된 디스플레이 장치를 제공할 수 있다.
게이트 구동 회로(50)는 구동 회로부(3)로부터 패드부(PP)의 복수의 게이트 패드와 링크 라인을 통해 제공되는 게이트 제어 신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 예를 들어, 게이트 구동 회로(50)는 서로 마주하는 기판(10)의 양측 비활성 영역(IA) 중 적어도 하나에 배치될 수 있다. 게이트 구동 회로(50)는 표시 패널(1)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시 패널(1)의 활성 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
일 예에 따른 구동 회로부(3)는 복수의 플렉서블 회로 필름(31), 복수의 데이터 구동 집적 회로(33), 인쇄 회로 기판(35), 타이밍 컨트롤러(37), 및 전원 회로부(39)를 포함할 수 있다.
복수의 플렉서블 회로 필름(31) 각각은 기판(10)에 마련된 패드부(PP)와 인쇄 회로 기판(35) 각각에 부착될 수 있다. 예를 들어, 복수의 플렉서블 회로 필름(31) 각각의 일측(또는 출력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 기판(10)에 마련된 패드부(PP)에 부착될 수 있다. 복수의 플렉서블 회로 필름(31) 각각의 타측(또는 입력 본딩부)은 이방성 도전 필름을 이용한 필름 부착 공정에 의해 인쇄 회로 기판(35)에 부착될 수 있다.
복수의 데이터 구동 집적 회로(33) 각각은 복수의 플렉서블 회로 필름(31) 각각에 개별적으로 실장된다. 이러한 복수의 데이터 구동 집적 회로(33) 각각은 타이밍 컨트롤러(37)로부터 제공되는 화소 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 화소 데이터를 아날로그 형태의 화소별 데이터 전압으로 변환하여 해당하는 데이터 라인에 공급할 수 있다.
인쇄 회로 기판(35)은 복수의 플렉서블 회로 필름(31) 각각의 타측에 연결될 수 있다. 인쇄 회로 기판(35)은 구동 회로부(3)의 구성들 사이의 신호 및 전압을 전달하는 역할을 할 수 있다.
타이밍 컨트롤러(37)는 인쇄 회로 기판(35)에 실장되고, 인쇄 회로 기판(35)에 배치된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 영상 데이터를 활성 영역(AA)에 배치된 화소 배열 구조에 알맞도록 정렬하여 화소 데이터를 생성하고, 생성된 화소 데이터를 복수의 데이터 구동 집적 회로(33) 각각에 제공할 수 있다.
타이밍 컨트롤러(37)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(33) 각각의 구동 타이밍을 제어할 수 있다. 그리고, 타이밍 컨트롤러(37)는 게이트 제어 신호를 통해 게이트 구동 회로(50)의 구동 타이밍을 제어할 수 있다. 예를 들어, 타이밍 동기 신호는 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 및 메인 클럭(또는 도트 클럭)을 포함할 수 있다.
전원 회로부(39)는 인쇄 회로 기판(35)에 실장될 수 있다. 그리고, 전원 회로부(39)는 외부로부터 공급되는 입력 전원을 이용하여 화소에 영상을 표시하기 위해 필요한 각종 전원 전압을 생성하고, 해당하는 회로에 제공할 수 있다.
도 2는 도 1의 I-I'선을 따라 도시한 단면도이고, 도 3은 도 2의 A 부분을 확대하여 도시한 것이다.
도 2 및 도 3을 참조하면, 본 명세서의 일 예에 따른 전계발광 표시장치는 기판(110) 상에 형성된 구동 박막 트랜지스터(T), 평탄화층(160), 발광소자(200), 뱅크(180), 캐소드 컨택 전극(270) 및 보조 전원 라인(EVSS)을 포함할 수 있다.
여기서, 기판(110)은 도 1에서 설명한 기판(10)과 동일한 구성일 수 있다. 따라서, 기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 기판일 수 있다.
구동 박막 트랜지스터(T)는 버퍼층(120) 상의 활성 영역(AA)에 배치될 수 있고, 서브 화소 각각에 대응되도록 배치될 수 있다. 일 예에 따르면, 구동 박막 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 도 4에서 구동 박막 트랜지스터(T)는 탑 게이트 구조로 도시되었으나, 본 명세서의 실시 예가 이에 제한되는 것은 아니고 구동 박막 트랜지스터(T)는 공지된 다양한 구조가 적용될 수 있다. 다만, 본 명세서에서는 탑 게이트 구조의 구동 박막 트랜지스터를 구조로 설명한다.
버퍼층(120)은 기판(110) 및 차광층(LS) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(120)은 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다.
액티브층(ACT)은 버퍼층(120) 상에 마련될 수 있다. 액티브층(ACT)은 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩되도록 배치될 수 있고, 액티브층(ACT)은 채널 영역 및 소스/드레인 영역을 포함할 수 있다. 액티브층(ACT)의 채널 영역은 게이트 절연막(130)을 사이에 두고서 게이트 전극(GE)과 중첩되도록 형성될 수 있다. 액티브층(ACT)의 소스/드레인 영역은 채널 영역을 사이에 두고 서로 나란하게 형성될 수 있다. 또한, 게이트 절연막(130)은 액티브층(ACT)의 채널영역과 게이트 전극(GE) 사이에 마련될 수 있다. 게이트 절연막(130)은 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
게이트 절연막(130)은 액티브층(ACT) 상에 마련될 수 있고, 버퍼층(120) 상에 배치될 수 있다. 또한, 게이트 절연막(130)은 액티브층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(130)은 실리콘 질화막 (SiNx) 및 실리콘 산화막(SiO2)중 적어도 하나로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 게이트 절연막(130)의 물질은 이에 제한되는 것은 아니다.
게이트 절연막(130) 상에는 게이트 전극(GE) 이 구비될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
층간 절연막(140)은 게이트 전극(GE) 및 게이트 절연막(130) 상에 마련될 수 있다. 층간 절연막(140)은 구동 박막 트랜지스터(T)를 보호하는 기능을 수행할 수 있다. 층간 절연막(140)은 액티브층(ACT)과 소스 전극(SE) 또는 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 층간 절연막(140)은 소스 전극(SE)과 액티브층(ACT)의 소스 영역의 접촉을 위한 컨택홀, 및 드레인 전극(DE)과 액티브층(ACT)의 드레인 영역의 접촉을 위한 컨택홀을 포함할 수 있다. 또한, 층간 절연막(140)은 게이트 절연막(130)의 상부에 형성될 수 있다. 일 예에 따르면, 층간 절연막(140)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)을 포함할 수 있고, 또는 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)을 포함하는 복수층으로 구성될 수 있다.
본 명세서의 일 예에 따른 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 본 명세서에서 소스 전극(SE) 및 드레인 전극(DE)은 구동 박막 트랜지스터(T)가 요구하는 소정의 전기적 특성을 만족하기 위해서 선택된 재료가 사용될 수 있다.
또한, 구동 박막 트랜지스터(T)의 액티브층(ACT) 하부에 배치된 차광층(LS)을 더 포함할 수 있다. 차광층(LS)은 구동 박막 트랜지스터(T)와 중첩되도록 기판(110) 상에 배치될 수 있다. 예를 들어, 차광층(LS)은 기판(110) 상에 금속층을 증착한 후 패터닝을 수행하여 형성될 수 있다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막일 수 있으나, 이에 한정되지 않고 당업계에 공지된 다양한 재료로 구현될 수 있다. 그리고, 차광층(LS)은 하부 차광층 및 상부 차광층을 포함할 수 있다
보호층(150)은 층간 절연막(140), 소스 전극(SE) 및 드레인 전극(DE) 상에 마련될 수 있다. 보호층(150)은 소스 전극(SE) 및 드레인 전극(DE)을 보호하는 기능을 수행할 수 있다. 보호층(150)은 화소 전극(210)과 소스 전극(SE)의 접촉을 위한 컨택홀을 포함할 수 있다. 여기에서, 보호층(150)의 컨택홀은 화소 전극(210)과 소스 전극(SE)의 접촉을 위하여 형성된 평탄화층(160)의 컨택홀과 중첩하여 연결될 수 있다. 일 예에 따르면, 보호층(150)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)을 포함한 단일층 일수 있다. 또는, 보호층(150)은 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)을 포함하는 복수층으로 구성될 수 있다.
보호층(150)은 캐소드 컨택 영역(CCA) 또는 서브 화소 영역(SPA)에서 캐소드 컨택 전극(270)과 보조 전극(AE)의 컨택 구조를 위한 제1 컨택홀(CH1)을 포함할 수 있다. 제1 컨택홀(CH1)은 서브 화소 영역(SPA)의 비발광 영역(NEA)의 적어도 일부분과 중첩하도록 형성될 수 있다. 이때, 제1 컨택홀(CH1)은 두께 방향으로 보호층(150)을 모두 제거하는 형태로 마련될 수 있다. 따라서, 보호층(150)에 형성된 제1 컨택홀(CH1)을 통해서 캐소드 컨택 전극(270)과 보조 전극(AE)의 안정적인 컨택 구조를 제공할 수 있다.
평탄화층(160)은 기판(110) 상에 배치되고, 제1, 제2 서브 픽셀 영역(SPA1, SPA2)을 포함하는 서브 픽셀 영역들과 중첩하도록 배치될 수 있다. 그리고, 평탄화층(160)은 캐소드 컨택 영역(CCA)에 중첩하도록 형성될 수 있다. 구체적으로, 평탄화층(160)은 발광 소자(200)와 뱅크(180)에 의해 정의되는 발광 영역(EA)이 실질적으로 평탄하게 형성되도록, 활성 영역(AA)의 발광 영역(EA)과 중첩할 수 있다. 그리고, 평탄화층(160)은 캐소드 컨택 영역(CCA)과 중첩할 수 있다. 또한, 전술한 바와 같이 평탄화층(160)은 보조 전극(AE)의 컨택 구조를 위한 제1 컨택홀(CH1)이 캐소드 컨택 영역(CCA)에 인접한 비발광 영역(NEA)에 형성되므로, 캐소드 컨택 영역(CCA)에 인접한 비발광 영역(NEA)에서 평탄화층(160)의 적어도 일부가 제거된 형태로 마련될 수 있다.
평탄화층(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
발광소자(200)는 평탄화층(160) 상에 배치되고, 구동 박막 트랜지스터(T)와 전기적으로 연결될 수 있다. 발광소자(200)의 화소 전극(210)은 평탄화층(160) 및 보호층(150)의 적어도 일부분에 형성된 컨택홀을 통해 구동 박막 트랜지스터(T)의 소스 전극(SE)과 컨택될 수 있다.
본 명세서의 일 예에 따르면, 발광소자(200)는 평탄화층(160) 상부에 형성되고 기판(110) 상의 활성 영역(AA)의 적어도 일부분에 형성된 화소 전극(210), 화소 전극(210)과 대향하도록 형성되고 활성 영역(AA) 전체와 중첩하도록 형성된 캐소드 전극(250), 및 화소 전극(210)과 캐소드 전극(250) 사이에 형성되고 화소에 대응되도록 형성되는 발광층(230)을 포함할 수 있다. 또한, 발광층(230) 및 캐소드 전극(250은 해당층의 준비 방법에 따라 활성 영역(AA)과 인접한 비활성 영역(IA)의 적어도 일부와 중첩하도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
화소 전극(210)은 평탄화층(160) 상에 마련되고, 구동 박막 트랜지스터(T)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 화소 전극(210)은 평탄화층(160)에 마련된 컨택홀을 통해 구동 박막 트랜지스터(T)의 소스 전극(SE)에 접촉될 수 있다.
화소 전극(210)은 평탄화층(160) 상에 배치된 제1 화소 전극(211) 및 제1 화소 전극(211) 상에 배치된 제2 화소 전극(213)을 포함할 수 있다.
제1 화소 전극(211)은 평탄화층(160) 상에 마련되고, 제2 화소 전극(213)은 제1 화소 전극(211)과 중첩하도록 배치될 수 있다.
이때, 제2 화소 전극(213)은 제1 화소 전극(211)과 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 제1 화소 전극(211) 및 제2 화소 전극(213)을 포함하는 화소 전극(210)은 평탄화층(160) 상에 형성된 후 소정의 마스크 패턴을 사용하고, 식각 공정을 수행하여 패터닝되어 형성될 수 있다.
여기서, 화소 전극(210)을 패터닝하는 식각 공정은 건식 식각(dry etch) 공정일 수 있다. 따라서, 도 2 및 도 3에 도시된 바와 같이, 제1 화소 전극(211) 및 제2 화소 전극(213)을 포함하는 화소 전극(210)은 건식 식각 공정을 통해 형성되어, 화소 전극(210)의 일 측면 및 타 측면에 소정의 경사를 가질 수 있으나, 이는 거의 90도에 인접한 경사일 수 있다. 따라서, 제1 화소 전극(211) 및 제2 화소 전극(213)은 실질적으로 거의 동일한 폭을 갖도록 형성될 수 있다.
제1 화소 전극(211) 및 제2 화소 전극(213)을 포함하는 화소 전극(210)의 일 측면 및 타 측면은 뱅크(180)에 의해서 커버될 수 있다.
제1 화소 전극(211) 및 제2 화소 전극(213)은 각각 금속 물질을 포함할 수 있다.
예를 들어, 제1 화소 전극(211)은 구리(Cu), 은(Ag), 팔라듐(Pd) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 화소 전극(213)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 티타늄(Ti), 몰리브데넘(Mo), 및 티타늄-몰리브데넘 합금(MoTi Alloy) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1 화소 전극(211)은 후술하는 제1 캐소드 컨택 전극(271)과 동일한 물질을 포함할 수 있고, 제2 화소 전극(213)은 후술하는 제2 캐소드 컨택 전극(273)과 동일한 물질을 포함할 수 있다.
또한, 본 명세서의 일 예에 따른 화소 전극(210)은 상기 제1 화소 전극(211)의 하부 및 제2 화소 전극(213)의 상부에 각각 배치된 투명 전도성 산화물을 더 포함할 수 있다. 따라서, 이들의 투명 전도성 산화물을 포함하는 경우 본 명세서의 일 예에 따른 화소 전극(210)은 4층 구조의 화소 전극이 적용될 수 있다.
뱅크(180)는 서브 화소 영역들 각각의 발광 영역(EA)을 정의할 수 있다. 서브 화소 영역들 각각의 발광 영역(EA)은 화소 전극(210), 발광층(230), 및 캐소드 전극(250)이 순차적으로 적층되어 화소 전극(210)으로부터의 정공과 캐소드 전극(250)으로부터의 전자가 발광층(230)에서 서로 결합되어 발광하는 영역을 나타낸다. 이 경우, 뱅크(180)가 형성된 영역은 광을 발광하지 않으므로 비발광 영역(NEA)이 되고, 뱅크(180)가 형성되지 않고 화소 전극(210)이 노출된 영역이 발광 영역(EA)이 될 수 있다. 또한, 뱅크(180)는 화소 전극(210)의 가장자리를 덮고 화소 전극(210)의 일부가 노출되도록 형성될 수 있다. 이에 따라, 뱅크(180)는 화소 전극(210)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 발생하는 것을 방지할 수 있다.
뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
뱅크(180)는 후술되는 캐소드 컨택 전극(270)을 커버하도록 배치될 수 있으며, 캐소드 컨택 영역(CCA)을 향하는 캐소드 컨택 전극(270)의 일 측 보다 더 돌출되도록 형성될 수 있다. 또한, 뱅크(180)는 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)이 역 계단 구조를 형성하기 위한 식각 공정의 마스크 패턴으로 사용될 수 있다. 도 2 및 도 3을 참조하면, 뱅크(180)는 제1 컨택홀(CH1)에 중첩하도록 배치될 수 있다. 따라서, 제 1 컨택홀(CH1)은 뱅크에 의해 채워질 수 있다.
또한, 뱅크(180)는 복수의 화소 전극(210) 및 캐소드 컨택 전극(270) 사이에 배치되어, 서로 인접한 화소 전극(210)과 캐소드 컨택 전극(270)을 전기적으로 절연할 수 있다.
발광층(230)은 제1 서브 픽셀 영역(SPA1)에서 발광 영역(EA)의 화소 전극(210)과 중첩하도록 배치될 수 있고, 비발광 영역(NEA)의 뱅크를 커버하도록 배치될 수 있다. 또한, 발광층(230)은 제2 서브 픽셀 영역(SPA2)에서 제1 서브 픽셀 영역(SPA1)과 마찬가지로 발광 영역(EA)의 화소 전극(210)과 중첩하도록 배치될 수 있고, 비발광 영역(NEA)의 뱅크를 커버하도록 배치될 수 있고, 캐소드 컨택 영역(CCA)과 적어도 일부분 중첩하도록 평탄화층(160) 상에 배치될 수 있다.
본 명세서의 다른 예에 따르면, 발광층(230)은 소정의 마스크 패턴을 사용하여 각각의 서브 픽셀 영역에 대응되도록 증착 고정을 통해 형성될 수 있고, 이와 같이 형성되는 경우 발광층(230)은 캐소드 컨택 영역(CCA)에 비중첩하도록 형성될 수 있다. 본 명세서에서는 발광층(230)은 활성 영역(AA)에서는 별도의 마스크 패턴없이 형성된 것을 기준으로 설명하기로 한다.
도 2 및 도 3에 도시된 바와 같이, 제1 서브 픽셀 영역(SPA1)과 중첩하는 발광층(230)은 캐소드 컨택 영역(CCA)과 인접한 비발광 영역(NEA)에서 점차 두께가 얇아지는 테일(tail) 형상을 갖도록 형성될 수 있다. 예를 들어, 발광층(230)의 두께는 비발광 영역(NEA)이 캐소드 컨택 영역(CCA)과 인접한 영역에서 점차 얇아지는 테일 형상을 가질 수 있다. 따라서, 비발광영역(NEA)에 위치한 뱅크 상에 배치된 발광층(230)의 두께는 캐소드 컨택 영역(CCA)과 인접한 부분에서 점차 얇아지는 테일 형상을 가질 수 있다. 제2 서브 픽셀 영역(SPA2)과 중첩하는 발광층(230')은 제2 서브 픽셀 영역(SPA2)와 인접한 측에서는 평탄하게 형성되고, 제1 서브 픽셀 영역(SPA1)에 인접할수록 점차 두께가 얇아지는 테일(tail) 형상을 갖도록 형성될 수 있다. 도 2 및 도 3을 참조하면, 제1 서브 픽셀 영역(SPA1)에 배치된 발광층(230) 및 제2 서브 픽셀 영역(SPA2)에 배치된 발광층(230')은 언더컷 영역(UC)에서 점차 두께가 얇아지는 테일(tail) 형상을 가질수 있다.
일 예에 따르면, 발광층(230)은 정공 수송층(Hole transporting layer), 색 발광층(color light emitting layer), 전자 수송층(Electron transporting layer)을 포함할 수 있다. 이 경우, 화소 전극(210)과 캐소드 전극(250)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 색발광층으로 이동하게 되며, 색발광층에서 서로 결합하여 발광하게 된다. 일 예에 따르면, 발광층(230)은 발광층(230)의 발광 효율 및 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다.
캐소드 전극(250)은 발광층(230) 상에 마련될 수 있고, 캐소드 전극(250)은 활성 영역(AA)에 공통되는 전극 형태로 구현될 수 있다. 도 2 및 도 3에서, 제1 서브 픽셀 영역(SPA1)의 캐소드 전극(250) 및 제2 서브 픽셀 영역(SPA2)의 캐소드 전극(250')이 물리적으로 단절된 것으로 도시되었으나, 이는 도 1의 I-I' 절단선에 대한 예시적 도면인 것일 뿐이다. 캐소드 컨택 영역(CCA)이 형성되지 않은 활성 영역(AA)에서는 복수의 서브 픽셀 영역의 캐소드 전극들은 공통적으로 연결되도록 마련될 수 있다.
따라서, 캐소드 전극(250)은 서브 화소 영역들에 공통적으로 형성되어 동일한 전압을 인가하는 공통층일 수 있다. 캐소드 전극(250)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
캐소드 전극(250)은 발광층(230)과 유사하게 증착 공정을 기반으로 형성되나, 무기막의 특성상 발광층(230) 보다 높은 스텝 커버리지 특성을 가질 수 있다. 그리고, 캐소드 전극(250)은 활성 영역(AA)에서는 유기 발광층(230)과 중첩하는 모든 영역에 형성될 수 있고, 후술하는 언더컷(UC)과도 중첩하도록 형성될 수 있다. 따라서, 제2 서브 픽셀 영역(SPA2)의 캐소드 전극(250')은 언더컷(UC)과 중첩하도록 생성되고, 후술되는 제1 캐소드 컨택 전극(271)의 일 측면과 컨택될 수 있다.
캐소드 컨택 전극(270)은 캐소드 컨택 영역(CCA)에 인접하고, 발광 영역(EA)을 둘러싸는 비발광 영역(NEA)의 적어도 일부분과 중첩하도록 형성될 수 있다. 캐소드 컨택 전극(270)은 보호층(150) 및 평탄화층(160)에 형성된 제1 컨택홀(CH1)의 양측벽과 중첩하도록 형성될 수 있다. 그리고, 캐소드 컨택 전극(270)은 제1 컨택홀(CH1)을 둘러싸는 평탄화층(160)의 상부면 상에 적어도 일부분 중첩되도록 형성될 수 있다. 또한, 캐소드 컨택 전극(270)은 제2 서브 픽셀 영역(SPA2)의 캐소드 전극(250')과 컨택을 위해서, 평탄화층(160) 상에서 캐소드 컨택 영역(CCA)으로 연장 및 돌출된 형태로 마련될 수 있다.
캐소드 컨택 전극(270)은 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함할 수 있다.
이때, 제2 캐소드 컨택 전극(273)은 제1 캐소드 컨택 전극(271)의 상부면 상에 배치되며, 제1 캐소드 컨택 전극(271)과 중첩하도록 배치될 수 있다. 또한, 제2 캐소드 컨택 전극(273)의 폭은 제1 캐소드 컨택 전극(271)의 폭 보다 크도록 형성될 수 있고, 예를 들면 캐소드 컨택 영역을 향해 돌출되도록 형성될 수 있다. 따라서, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)에 의해, 캐소드 컨택 전극(270)의 측면이 노출된 영역에서 제1 캐소드 컨택 전극(271)상에 있는 제2 캐소드 컨택 전극(273)이 측면이 더 돌출된 역 계단 구조를 가질 수 있다. 이러한, 캐소드 컨택 전극(270)의 측면이 노출된 영역은 전계발광 표시장치의 설계에 따라 뱅크(180), 캐소드 컨택 전극(270)이 캐소드 컨택 영역(CCA)을 향하여 더 연장된 형태로 형성되어 캐소드 컨택 영역(CCA)과 적어도 일부분 중첩하도록 위치할 수 있고, 또는 도 2에 도시된 바와 같이 서브 픽셀 영역의 비발광 영역(NEA)의 적어도 일부분과 중첩하도록 형성될 수
도 3에 도시된 바와 같이, 제2 캐소드 컨택 전극(273)은 캐소드 컨택 영역(CCA)을 향하는 뱅크(180)의 끝단을 기준으로 제1 폭(W1) 만큼 발광 영역(EA)을 향해 언더컷(UC)이 형성되도록 마련될 수 있고, 제1 캐소드 컨택 전극(271)은 캐소드 컨택 영역(CCA)을 향하는 제2 캐소드 컨택 전극(273)의 끝단을 기준으로 제2 폭(W2) 만큼 발광 영역(EA)을 향해 언더컷(UC)이 형성되도록 마련될 수 있다.
이때, 제1 폭(W1)은 제2 캐소드 컨택 전극(273)의 두께보다 클 수 있고, 제2 폭(W2)은 제1 캐소드 컨택 전극(271)의 두께보다 클 수 있다. 따라서, 제1 폭(W1) 및 제2 폭(W2)의 합계는 제2 캐소드 컨택 전극(273)의 두께 및 제1 캐소드 컨택 전극(271)의 두께의 합계보다 클 수 있다.
언더컷(UC)은 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)이 캐소드 컨택 영역(CCA)을 향하는 뱅크(180)의 끝단을 기준으로 안쪽으로 더 식각된 구조를 가지고, 제2 캐소드 컨택 전극(273)의 하부에 위치하는 제1 캐소드 컨택 전극(271)의 일측이 제2 캐소드 컨택 전극(273)의 일측보다 더 안쪽으로 형성된 구조를 갖는 것으로 정의될 수 있다.
따라서, 언더컷(UC) 영역에서 제1 캐소드 컨택 전극(271), 제2 캐소드 컨택 전극(273), 및 뱅크(180)가 순차적으로 적층된 적층 구조물은 다단의 역 계단 구조를 가질 수 있다. 또한, 도 2 및 도 3에서, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)은 각진 형태로 예시되었으나, 소정의 거칠기를 갖고 오목 또는 볼록한 경사를 갖는 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)의 프로파일을 갖는 캐소드 컨택 전극(270)의 구조도 본 명세서의 발명의 범위에 포함된 것으로 볼 수 있다.
본 명세서의 일 예에 따르면, 언더컷(UC) 영역에서 제1 캐소드 컨택 전극(271), 제2 캐소드 컨택 전극(273), 및 뱅크(180)가 순차적으로 적층된 적층 구조물은 다단의 역 계단 구조를 형성하기 위한 식각 공정에서, 식각 공정이 단일 공정으로 수행되는 경우 제1 캐소드 컨택 전극(271)의 식각 공정에 대한 식각률은 제2 캐소드 컨택 전극(273)의 식각 공정에 대한 식각률 보다 클 수 있다.
또는, 언더컷(UC) 영역에서 제1 캐소드 컨택 전극(271), 제2 캐소드 컨택 전극(273), 및 뱅크(180)가 순차적으로 적층된 적층 구조물은 다단의 역 계단 구조를 형성하기 위한 식각 공정에서, 식각 공정이 복수의 공정, 예를 들어 2회의 식각 공정으로 수행되는 경우 제1 식각 공정으로는 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)이 동시에 식각될 수 있되, 전술한 바와 같이 제1 캐소드 컨택 전극(271)의 식각 공정에 대한 식각률은 제2 캐소드 컨택 전극(273)의 식각 공정에 대한 식각률 보다 클 수 있고, 제2 식각 공정에 대해서는 상대적으로 제1 캐소드 컨택 전극(271)이 높은 식각률로 식각될 수 있다.
따라서, 도 4a 내지 도 4d를 참조하여 후술되는 바와 같이, 뱅크(180)를 마스크 패턴으로 사용하여 캐소드 컨택 전극(270)의 노출되는 일 측면을 형성하는 경우, 단일 식각 공정 또는 복수의 식각 공정을 수행하여 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270), 및 뱅크(180)를 포함하여 역 계단 구조가 마련될 수 있다.
도 2 및 도 3을 참조하면, 제2 서브 픽셀 영역(SPA2)에 배치된 캐소드 전극(250')은 캐소드 컨택 전극(270)의 제1 캐소드 컨택 전극(271)의 일측면과 접촉하여 전기적으로 연결될 수 있다. 그리고, 제1 캐소드 컨택 전극(271)의 일측면과 접촉하는 캐소드 전극(250')의 상부면은 제2 캐소드 컨택 전극(272)의 하부면과 이격될 수 있다. 따라서, 제1 캐소드 컨택 전극(271)의 일측면과 접촉하는 캐소드 전극(250')의 두께는 제1 캐소드 컨택 전극(271)의 두께보다 작을 수 있다.
예를 들어, 제1 캐소드 컨택 전극(271)은 구리(Cu), 은(Ag), 팔라듐(Pd) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 캐소드 컨택 전극(273)은 인듐주석산화물(ITO), 인듐아연산화물(IZO), 티타늄(Ti), 몰리브데넘(Mo), 및 티타늄-몰리브데넘 합금(MoTi Alloy) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
따라서, 캐소드 컨택 전극(270)은 화소 전극(210)과 동일한 물질을 포함하며, 동일한 적층 구조를 가질 수 있다. 구체적으로, 제1 캐소드 컨택 전극(271)은 제1 화소 전극(211)과 동일한 물질을 포함할 수 있고, 제2 캐소드 컨택 전극(273)은 제2 화소 전극(213)과 동일한 물질을 포함할 수 있다.
또한, 본 명세서의 일 예에 따른 캐소드 컨택 전극(270)은 화소 전극(210)에 대해 일측면으로 이격하도록 배치될 수 있고, 전술한 뱅크(180)에 의해서 서로 전기적으로 절연되는 구조로 마련될 수 있다.
제1 캐소드 컨택 전극(271), 제2 캐소드 컨택 전극(273), 및 뱅크(180)가 적층된 구조물에서 역 계단 구조를 형성하는 제조방법은 도 4a 내지 도 4d를 참조하여 후술하기로 한다.
캐소드 컨택 영역(CCA)에서 노출된 제1 캐소드 컨택 전극(271)의 측면은 제2 서브 픽셀 영역(SPA2)의 캐소드 전극(250')과 컨택될 수 있다.
따라서, 본 명세서의 일 예에 따른 전계발광 표시장치는 캐소드 컨택 영역(CCA)에서 캐소드 컨택 전극(270)과 캐소드 전극(250, 250')이 면 컨택되는 것이 아니고, 제1 서브 픽셀 영역(SPA1)의 일 측에 위치한 비발광 영역(NEA)에서 캐소드 컨택 전극(270)의 노출된 일 측면과 측면 컨택될 수 있다. 따라서, 본 명세서의 일 예에 따른 전계발광 표시장치는 캐소드 컨택 영역에서 캐소드 컨택 전극(270)과 캐소드 전극(250, 250')이 면 컨택이 요구되지 않기 때문에, 캐소드 컨택 영역(CCA)을 작은 면적을 갖도록 설계할 수 있고 디자인룰적인 측면에서 이점이 있다. 여기서, 면 컨택은 캐소드 컨택 전극(270)의 상부면 및 캐소드 전극(250, 250')의 하부면이 컨택되는 것으로 정의될 수 있다.
보조 전극(AE)은 층간 절연층 상에 배치될 수 있고, 후술하는 보조 전원 라인(EVSS)와 컨택될 수 있다. 보조 전극(AE)은 앞서 설명한 제1 컨택홀(CH1)을 통해서 캐소드 컨택 전극(270)과 컨택될 수 있다. 여기서, 캐소드 컨택 전극(270) 및 보조 전극(AE)의 컨택은 캐소드 컨택 영역(CCA)에 인접한 보호층(150)의 적어도 일부분에 형성된 컨택홀(CH1)을 통해서 이루어질 수 있다.
보조 전원 라인(EVSS)은 보조 전극(AE)과 전기적으로 연결되고, 차광층(LS)과 동일한 물질을 포함할 수 있다. 보조 전원 라인(EVSS)은 기판(110) 상에 배치될 수 있다. 따라서, 보조 전원 라인(EVSS)는 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 티타늄-몰리브데넘 합금(MoTi), 알루미늄(Al), 크롬(Cr) 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막으로 형성될 수 있으나, 이에 한정되지않고 당업계에 공지된 다양한 재료로 구현될 수 있다.
앞서 도 1에서 설명한 제1 전원 링크 배선(62)은 보조 전원 라인(EVSS) 및 보조 전극(AE)과 동일한 구성일 수 있다. 도 1에서 표시의 제약으로 제1 전원 링크 배선(62)은 단일 배선으로 도시되었으나, 보조 전원 라인(EVSS) 및 보조 전극(AE)으로 구성될 수 있고, 활성 영역(AA) 전체에 걸쳐서 캐소드 전극(250)에 균일한 저항이 인가될 수 있다.
보조 전극(AE)은 층간 절연층(140)의 적어도 일부분에 형성된 제2 컨택홀(CH2)을 통해서 상기 보조 전원 라인(EVSS)과 컨택될 수 있다. 여기서, 제2 컨택홀(CH2)는 필요에 따라 버퍼층(120) 및 층간 절연층(140)의 적어도 일부가 제거되도록 마련될 수 있다.
보조 전극(AE)은 층간 절연층(140) 상에서 소스 전극(SE) 및 드레인 전극(DE)과 서로 이격되게 배치될 수 있고, 소스 전극(SE) 및 드레인 전극(DE)과 동일한 물질 및 동일한 공정으로 준비될 수 있다. 보조 전극(AE)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 적층 구조를 가질 수 있다. 따라서, 보조 전극(AE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은 (Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
본 명세서의 일 예에 따르면, 평탄화층(160)은 발광 영역(EA)에서 화소 전극(210)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 평탄화층(160)의 컨택홀은 화소 전극(210)을 관통시키기 위하여 보호층(150)의 컨택홀과 연결될 수 있다. 예를 들어, 평탄화층(160)은 포토아크릴(Photo Acryl) 및 폴리이미드(Polyimide)와 같은 유기물질을 포함할 수 있다.
봉지부(170)는 서브 화소 영역들(SPA1, SPA2) 및 캐소드 컨택 영역(CCA)을 커버할 수 있고, 비활성 영역(IA)의 적어도 일부분을 커버할 수 있다. 본 명세서의 일 예에 따르면, 봉지부(170)는 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 그리고, 봉지부(170)는 무기막 및 유기막이 교번 배열된 박막 봉지 구조를 가질 수 있고, 발광소자(200)에 수분이나 산소가 침투하는 것을 방지할 수 있다. 예를 들면, 봉지부(170)는 순차적으로 적층된 제1 봉지부(171), 제2 봉지부(172) 및 제3 봉지부(173)를 포함할 수 있다. 그리고, 봉지부(170)의 제1 봉지부(171) 및 제3 봉지부(173)는 무기막일 수 있고, 제2 봉지부(172)는 유기막일 수 있으나, 이에 제한되는 것은 아니다.
또한, 도 2 및 도 3에 도시된 바와 같이, 제1 봉지부(171)는 제1 서브 화소 영역(SPA1), 제2 서브 화소 영역(SPA2), 및 캐소드 컨택 영역(CCA)을 커버하도록 마련될 수 있다.
본 명세서의 일 예에 따른 전계발광 표시장치는 캐소드 컨택 영역(CCA)에 중첩하는 영역에 평탄화층(160)을 포함하는 구조로 마련될 수 있다. 그리고, 제1 서브 화소 영역(SPA1)의 비발광부(NEA)에 위치하는 제1 봉지부(171)의 상부면과 캐소드 컨택 영역(CCA)에 위치하는 제1 봉지부(171)의 상부면의 단차(d)가 뱅크(180) 및 캐소드 컨택 전극(270)의 두께의 합과 동일한 수준으로 마련될 수 있다. 따라서, 제1 서브 화소 영역(SPA1)의 비발광부(NEA)와 캐소드 컨택 영역(CCA)의 단차(d)가 최소화될 수 있고, 제1 봉지부(171)가 형성되는 과정에서 제1 봉지부(171)의 단절 없이 제1 서브 화소 영역(SPA1)의 비발광부(NEA)와 캐소드 컨택 영역(CCA)를 모두 커버하도록 마련될 수 있다.
제1 봉지부(171) 및 제3 봉지부(173)은 실리콘 산화막 (SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 봉지부(171) 및 제3 봉지부(173)은 실리콘 산화막 (SiOx) 및 실리콘 질화막(SiNx)으로 이루어진 다중층일 수 있다. 제2 봉지부(172)는 유기물일 수 있으나, 이에 제한되는 것은 아니다.
단차(d)는 뱅크 및 상기 캐소드 컨택 전극의 두께의 합과 동일할 수 있다. 이때, 캐소드 컨택 전극(270)의 두께는 평탄화층(160) 상에 형성된 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(272)의 두께의 합으로 정의될 수 있다. 그리고, 뱅크(180)의 두께는 평탄화층(160) 상에서 캐소드 컨택 전극(270)의 상부면으로부터 뱅크(180)의 두께로 정의될 수 있다.
종래의 전계발광 표시장치에서는 서브 화소 영역의 비발광부 및 캐소드 컨택 영역에서 평탄화층 두께 이상의 단차가 형성되어 제1 봉지부를 형성할 때 미충진 영역에 의한 오목부 또는 심(seam)이 발생할 수 있고, 이러한 미충진 영역에 의한 오목부 또는 심(seam)은 수분의 투습 경로로 작용하거나, 구조적인 불안정성에 의한 신뢰성 문제가 발생할 수 있다.
도 4a 내지 도 4d는 본 명세서에 따른 전계발광 표시장치의 제조방법 순서도를 도시한 것이다.
도 4a 내지 4d를 참조하면, 제1 화소 전극(211) 및 제2 화소 전극(213)을 포함하는 화소 전극(210) 및 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)은 각각 증착 공정을 통해서 마련될 수 있다.
화소 전극(210) 및 캐소드 컨택 전극(270)은 마스크 패턴을 이용하여 미리 설정된 영역으로 패터닝될 수 있다. 여기서 미리 설정된 영역은, 화소 전극(210)의 경우 발광 영역(EA)에 대응되는 영역일 수 있고, 캐소드 컨택 전극(270)은 캐소드 컨택 영역(CCA)에 인접한 비발광 영역(NEA)에 대응되는 영역일 수 있다. 또한, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)은 제1 화소 전극(211) 및 제2 화소 전극(213)과 동일한 물질로 형성될 수 있다. 따라서, 화소 전극(210) 및 캐소드 컨택 전극(270)은 단일 공정으로 형성될 수 있다.
따라서, 이때의 캐소드 컨택 전극(270)의 일 측면 및 타 측면은 화소 전극(210)의 일 측면 및 타 측면과 같이 정 테이퍼(normal taper)의 식각 공정에 의한 경사를 가질 수 있다.
다음으로, 발광 영역(EA)을 구획하고, 화소 전극(210) 및 캐소드 컨택 전극(270)을 절연하기 위한 뱅크(180)를 형성한다. 이때, 뱅크(180)는 화소 전극(210)에 인접한 캐소드 컨택 전극(270)은 모두 커버하도록 배치되고, 캐소드 컨택 영역(CCA)에 인접하거나, 또는 캐소드 컨택 영역(CCA)에 중첩하는 캐소드 컨택 전극(270)은 노출되도록 형성될 수 있다.
다음으로, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273) 을 포함하는 캐소드 컨택 전극(270) 및 뱅크(180)를 포함하는 역 계단 구조를 형성하기 위해, 캐소드 컨택 영역(CCA)을 제외한 영역에 소정의 마스크 패턴(MP)을 형성하고 캐소드 컨택 전극(270)의 식각 공정이 수행될 수 있다. 또한, 뱅크(180)도 캐소드 컨택 전극(270)의 식각을 위한 마스크로 작용될 수 있다.
캐소드 컨택 전극(270)의 패터닝 공정에 사용되는 식각 공정에 대한 식각률(etch rate)이 상이한 물질을 사용하여 형성될 수 있고, 이때의 식각 공정이 단일 공정으로 수행되는 경우 제1 캐소드 컨택 전극(271)의 식각 공정에 대한 식각률이 제2 캐소드 컨택 전극(273)의 식각 공정에 대한 식각률보다 높은 값을 갖도록 설정될 수 있다. 여기서, 식각 공정은 습식 식각일 수 있다. 따라서, 습식 식각 공정에 사용되는 식각액(etchant)에 대한 식각률은 제1 캐소드 컨택 전극(271)이 제2 캐소드 컨택 전극(273) 보다 클 수 있다. 여기서, 식각액은 금속 식각을 위한 공지된 습식 식각액이 사용될 수 있다. 또한, 상기의 식각 공정은 건식 식각 공정을 통해 제1 캐소드 컨택 전극(271)의 식각률 및 제2 캐소드 컨택 전극(273)의 식각률이 상이하도록 설정되는 경우, 습식 식각에 제한되지 않고 건식 식각 공정이 사용될 수 있다.
또한, 본 명세서의 다른 예에 따르면, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270) 및 뱅크(180)를 포함하는 역 계단 구조를 형성하기 위해서 식각 공정은 복수의 공정, 예를 들어 2회의 식각 공정으로 수행되는 경우 제1 식각 공정으로는 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)이 동시에 식각될 수 있되, 전술한 바와 같이 제1 캐소드 컨택 전극(271)의 식각 공정에 대한 식각률은 제2 캐소드 컨택 전극(273)의 식각 공정에 대한 식각률 보다 클 수 있고, 제2 식각 공정에 대해서는 상대적으로 제1 캐소드 컨택 전극(271)이 높은 식각률로 식각될 수 있다.따라서, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)은 전술한 식각 공정을 사용하는 경우, 단일 공정을 이용하여 제2 캐소드 컨택 전극(273)은 제1 캐소드 컨택 전극(271)에 대응되면서 중첩하도록 배치되면서, 제2 캐소드 컨택 전극(273)의 폭이 제1 캐소드 컨택 전극(271)의 폭보다 크도록 형성될 수 있다.
다음으로, 발광소자(200)의 발광층(230) 및 캐소드 전극(250)을 형성한다. 이때, 제2 서브 픽셀 영역(SPA2)의 캐소드 전극(250')은 캐소드 컨택 영역(CCA)에 인접한 비발광 영역(NEA)에서 캐소드 컨택 전극(270)의 일 측면과 컨택될 수 있고, 구체적으로 제1 캐소드 컨택 전극(271)의 일 측면과 컨택될 수 있다.
따라서, 앞서 설명한 바와 같이, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)은 측면이 노출된 부분에서 역 계단 구조를 가질 수 있다. 또한, 도 2 및 도 3에 도시된 바와 같이, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)의 일 측면에 형성된 역 계단 구조는 뱅크(180)에 의해서 커버될 수 있고, 제1 캐소드 컨택 전극(271) 및 제2 캐소드 컨택 전극(273)을 포함하는 캐소드 컨택 전극(270)의 타 측면에 형성된 역 계단 구조는 뱅크(180)에 의해서 커버되지 않고, 캐소드 컨택 영역에서 노출된 형태로 제공될 수 있다.
여기서, 캐소드 컨택 전극(270)이 캐소드 컨택 영역에서 노출된 측면은 후술하는 제2 서브 픽셀 영역(SPA2)의 발광소자의 캐소드 전극(250')이 컨택될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
AA: 활성 영역 IA: 비활성 영역
1: 표시 패널 3: 패널 구동 회로부
60: 제1 전원배선 70: 제2 전원배선
10, 110: 기판 T: 구동 박막 트랜지스터
SPA1, SPA2: 서브 화소 영역 CCA: 캐소드 컨택 영역
200: 발광소자
210: 화소 전극 230: 발광층
250: 캐소드 전극 270: 캐소드 컨택 전극
AE: 보조 전극 EVSS: 보조 전원 라인
UC: 언더컷

Claims (10)

  1. 발광 영역, 및 상기 발광 영역을 둘러싸는 비발광 영역을 포함하는 복수의 서브 화소 영역, 및 상기 복수의 서브 화소 영역 사이의 적어도 일 측에 위치한 캐소드 컨택 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 상기 발광 영역 및 상기 캐소드 컨택 영역 각각과 중첩하는 평탄화층;
    상기 평탄화층 상에 배치되고, 상기 발광 영역과 중첩하고, 화소 전극 및 상기 화소 전극에 대향하는 캐소드 전극을 포함하는 발광 소자; 및
    상기 평탄화층 상에 형성되고, 상기 비발광 영역과 적어도 일부분 중첩하도록 형성된 캐소드 컨택 전극을 포함하고,
    상기 캐소드 컨택 전극은 상기 캐소드 컨택 영역을 향해 노출된 일 측면을 포함하고,
    상기 캐소드 전극은 상기 캐소드 컨택 전극의 상기 일 측면과 컨택되는, 전계발광 표시장치.
  2. 제1항에 있어서,
    상기 화소 전극 상에 배치되고, 상기 발광 영역을 구획하기 위한 뱅크; 및
    상기 캐소드 컨택 전극이 상기 캐소드 컨택 영역에 인접한 상기 뱅크의 일 단 보다 내측으로 형성된 언더컷 구조를 포함하는, 전계발광 표시장치.
  3. 제1항에 있어서,
    상기 화소 전극은 제1 화소 전극 및 상기 제1 화소 전극과 중첩하는 제2 화소 전극을 포함하고,
    상기 캐소드 컨택 전극은 제1 캐소드 컨택 전극 및 상기 제1 캐소드 컨택 전극과 중첩하고, 상기 캐소드 컨택 영역을 향해 상기 제1 캐소드 컨택 전극 보다 더 돌출된 제2 캐소드 컨택 전극을 포함하는, 전계발광 표시장치.
  4. 제3항에 있어서,
    상기 서브 화소 영역은,
    상기 기판 상에 배치된 제1 서브 화소 영역; 및
    상기 제1 서브 화소 영역에 인접하여 위치하는 제2 서브 화소 영역을 포함하고,
    상기 캐소드 컨택 영역은 상기 제1 서브 화소 영역 및 상기 제2 서브 화소 영역 사이의 적어도 일부분에 위치하며,
    상기 제1 캐소드 컨택 전극의 일 측면은 상기 제2 서브 화소 영역에 배치된 상기 캐소드 전극과 컨택되는, 전계발광 표시장치.
  5. 제2항에 있어서,
    상기 복수의 서브 화소 영역 및 캐소드 컨택 영역을 커버하는 제1 봉지부를 더 포함하고,
    상기 제1 봉지부는 상기 비발광 영역 및 상기 캐소드 컨택 영역에서 단차를 갖도록 형성되고,
    상기 단차는 상기 뱅크 및 상기 캐소드 컨택 전극의 두께의 합과 동일한, 전계발광 표시장치.
  6. 제1항에 있어서,
    상기 서브 화소 영역에 배치되고, 액티브층, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 구동 박막 트랜지스터;
    상기 평탄화층 하부에 배치되고, 상기 구동 박막 트랜지스터를 커버하는 보호층;
    상기 보호층 및 상기 기판 사이에 배치된 층간 절연층; 및
    상기 박막 트랜지스터 하부에 배치되는 차광층을 더 포함하는, 전계발광 표시장치.
  7. 제6항에 있어서,
    상기 층간 절연층 상에 배치되고,
    상기 평탄화층의 적어도 일부분에 형성된 제1 컨택홀을 통해 상기 캐소드 컨택 전극과 컨택되는 보조 전극을 더 포함하는, 전계발광 표시장치.
  8. 제7항에 있어서,
    상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질을 포함하는, 전계발광 표시장치.
  9. 제6항에 있어서,
    상기 기판 상에 상기 차광층과 이격하도록 배치되고, 상기 복수의 서브 픽셀 영역과 적어도 일부분 중첩하는 보조 전원 라인을 더 포함하고,
    상기 보조 전원 라인은 상기 차광층과 동일한 물질을 포함하는, 전계발광 표시장치.
  10. 제9항에 있어서,
    상기 보조 전극은 상기 층간 절연층의 적어도 일부분에 형성된 제2 컨택홀을 통해서 상기 보조 전원 라인과 컨택되는, 전계발광 표시장치.
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