KR20220076321A - 저잡음 하이브리드 비교기 - Google Patents

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KR20220076321A
KR20220076321A KR1020210159108A KR20210159108A KR20220076321A KR 20220076321 A KR20220076321 A KR 20220076321A KR 1020210159108 A KR1020210159108 A KR 1020210159108A KR 20210159108 A KR20210159108 A KR 20210159108A KR 20220076321 A KR20220076321 A KR 20220076321A
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순섭 이
광석 한
종찬 하
일현 조
희원 서
현배 진
유호 임
승훈 이
광훈 오
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르네사스 일렉트로닉스 아메리카 인크.
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Abstract

하이브리드 비교기는, 아날로그 신호 결합기 및 동적 래치를 포함한다. 아날로그 신호 결합기는, 입력 아날로그 신호 및 입력 기준 신호를 수신하여 입력 아날로그 신호 및 입력 기준 신호를 결합함으로써 아날로그 출력 신호를 생성하도록 구성된다. 동적 래치는, 아날로그 출력 신호 및 클록 신호를 수신하여 디지털 출력 신호를 생성하도록 구성된다.

Description

저잡음 하이브리드 비교기{LOW NOISE HYBRID COMPARATOR}
본 개시내용은 비교기에 관한 것으로, 특히, 아날로그-디지털 변환기에서 사용되는 비교기에 관한 것이다.
클록 및 데이터 복원 시스템들은, 아날로그 신호로부터 클록 및 데이터를 복원하기 위해 통신 디바이스들, 네트워크 디바이스들 등에서 널리 사용된다. 그러한 시스템들은 전형적으로, 고속 샘플러들(예컨대, 동적 비교기들)을 구비한 아날로그-디지털 변환기(ADC)를 사용하여, 입력 아날로그 신호를 기준 신호 및 클록 신호에 기반하여 최적의 비트 오류율(BER)로 출력 디지털 신호로 변환한다. ADC에서, 아날로그 신호의 다양한 샘플들을 동시에 획득하기 위해 많은 그러한 샘플러들이 사용된다.
그러나, 아날로그 신호는, 동적 비교기에 제공되는 클록 신호 및 비교기에 의해 생성되는 출력 신호로 인해 잡음, 이를테면, 킥백 잡음 또는 전력 변동을 겪을 수 있다. 예컨대, 전력 변동이 하이 신호와 로우 신호 사이에서 변동하는 클록 신호에 의해 야기될 때, 입력 아날로그 신호는 킥백 잡음을 겪을 수 있고, 그에 의해, 부정확한 디지털 출력이 유발되고, 그에 따라, 비교기 및 아날로그-디지털 변환의 정확도가 감소된다. 복수의 동적 비교기들이 하나의 아날로그 입력 신호에 연결될 때, 다수의 비교기로부터의 잡음은 아날로그 입력 신호를 추가로 열화시킬 수 있다.
본 개시내용은, 하이브리드 비교기, 하이브리드 비교기를 포함하는 아날로그-디지털 변환기, 및 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법을 제공한다.
본 개시내용의 양상에 따르면, 하이브리드 비교기는, 아날로그 신호 결합기 및 동적 래치를 포함한다. 아날로그 신호 결합기는, 입력 아날로그 신호 및 입력 기준 신호를 수신하여 입력 아날로그 신호 및 입력 기준 신호를 결합함으로써 아날로그 출력 신호를 생성하도록 구성된다. 동적 래치는, 아날로그 출력 신호 및 클록 신호를 수신하여 디지털 출력 신호를 생성하도록 구성된다. 아날로그 신호 결합기는 임의의 클록 신호 없이 동작가능하다. 동적 래치는, 클록 신호에 기반하여 아날로그 입력 신호로부터 디지털 출력 신호를 생성한다.
본 개시내용의 다른 양상에 따르면, 아날로그-디지털 변환기는, 입력 아날로그 신호를 수신하도록 구성되는 복수의 하이브리드 비교기들을 포함한다. 각각의 하이브리드 비교기는, 임의의 클록 신호 없이 동작가능하고 입력 아날로그 신호 및 입력 기준 신호를 수신하여 입력 아날로그 신호 및 입력 기준 신호를 결합함으로써 아날로그 출력 신호를 생성하도록 구성되는 아날로그 신호 결합기를 포함한다. 추가로, 각각의 하이브리드 비교기는, 아날로그 출력 신호 및 클록 신호를 수신하여 클록 신호에 기반하여 디지털 출력 신호를 생성하도록 구성되는 동적 래치를 포함한다.
본 개시내용의 다른 양상에 따르면, 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법이 개시된다. 방법은, 아날로그 신호 결합기에 의해, 임의의 클록 신호 없이 아날로그 신호 및 입력 기준 신호를 수신하는 단계; 아날로그 신호 결합기에 의해, 아날로그 출력 신호를 생성하기 위해 임의의 클록 신호 없이 아날로그 신호 및 기준 신호를 결합하는 단계; 동적 래치에 의해, 아날로그 출력 신호 및 클록 신호를 수신하는 단계; 및 동적 래치에 의해, 클록 신호에 기반하여 아날로그 입력 신호로부터 디지털 출력 신호를 생성하는 단계를 포함한다. 방법은, 출력을 위해 디지털 출력 신호를 래칭하는 단계를 더 포함할 수 있다. 아날로그 신호 결합기는 클록 신호로부터 격리될 수 있다.
본 개시내용의 일 실시예에 따르면, 아날로그 신호 결합기는 입력 스테이지 및 부하 회로를 포함한다. 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함할 수 있다. 하나의 쌍의 차동 트랜지스터들은 입력 아날로그 신호의 입력 차동 신호를 수신하도록 구성될 수 있고 다른 쌍의 차동 트랜지스터들은 입력 기준 신호의 기준 차동 신호를 수신하도록 구성될 수 있어서, 아날로그 신호 결합기가 입력 차동 신호 및 기준 차동 신호를 결합하여 아날로그 출력 차동 신호를 아날로그 출력 신호로서 생성한다. 2개의 쌍의 차동 트랜지스터들의 소스 단자들은 서로 결합될 수 있다.
본 개시내용의 일 실시예에 따르면, 입력 아날로그 신호는 제1 및 제2 입력 아날로그 신호들을 포함하고, 입력 기준 신호는 제1 및 제2 입력 기준 신호들을 포함한다. 추가로, 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함할 수 있다. 하나의 쌍의 차동 트랜지스터들은 제1 입력 아날로그 신호 및 제1 입력 기준 신호를 수신하도록 구성될 수 있고 다른 쌍의 차동 트랜지스터들은 제2 입력 아날로그 신호 및 제2 입력 기준 신호를 수신하도록 구성될 수 있어서, 아날로그 출력 차동 신호가 아날로그 출력 신호로서 생성된다. 2개의 쌍의 차동 트랜지스터들의 소스 단자들은 서로 결합될 수 있다.
본 개시내용의 일 실시예에 따르면, 아날로그 출력 신호는 아날로그 출력 차동 신호를 포함할 수 있다. 추가로, 동적 래치는 클록 신호에 따라 디지털 출력 신호를 생성하기 위해 아날로그 출력 차동 신호를 수신할 수 있다.
본 개시내용의 발명의 양상들의 실시예들은, 다음의 상세한 설명을 참조하여, 첨부된 도면들과 함께 읽을 때 이해될 것이다.
도 1은 본 개시내용의 일 실시예에 따른, 입력 아날로그 신호를 출력 디지털 신호로 변환하도록 구성되는 아날로그-디지털 변환기를 예시한다.
도 2는 본 개시내용의 일 실시예에 따른 예시적인 하이브리드 비교기를 예시한다.
도 3은 본 개시내용의 일 실시예에 따른 예시적인 아날로그 신호 결합기의 회로 다이어그램을 예시한다.
도 4는 본 개시내용의 일 실시예에 따른 동적 래치의 회로 다이어그램을 예시한다.
도 5a는 본 개시내용의 일 실시예에 따른, 하이브리드 비교기의 아날로그 신호 결합기의 동작을 도시하는 타이밍 다이어그램을 예시한다.
도 5b는 본 개시내용의 일 실시예에 따른, 동적 래치의 동작을 도시하는 타이밍 다이어그램을 예시한다.
도 6a 및 도 6b는 각각, 종래의 동적 비교기 및 본 개시내용에 따른 하이브리드 비교기의 입력 아날로그 신호들의 PAM4 아이 다이어그램들이다.
도 7은 본 개시내용에 따른, 하이브리드 비교기를 사용하여 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법을 예시하는 흐름도이다.
도 8a 내지 도 8e는 본 개시내용의 일부 실시예들에 따른, 도 3에 예시된 아날로그 신호 결합기에서 부하 회로 대신 사용될 수 있는 예시적인 부하 회로들을 예시한다.
도 9a 내지 도 9c는 본 개시내용의 일부 실시예들에 따른, 도 3에 예시된 아날로그 신호 결합기에서 입력 스테이지 대신 사용될 수 있는 예시적인 입력 스테이지들을 예시한다.
이제, 다양한 실시예들에 대한 참조가 상세히 이루어질 것이며, 그 예들이 첨부된 도면들에 예시된다. 다음의 상세한 설명에서는, 본 개시내용의 발명의 양상들의 철저한 이해를 제공하기 위해, 많은 특정 세부사항들이 기재된다. 그러나, 본 개시내용의 발명의 양상들이 이러한 특정 세부사항들 없이도 실시될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 다른 예시들에서, 잘 알려진 방법들, 절차들, 시스템들, 및 구성요소들은, 다양한 실시예들의 양상들을 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다.
본 개시내용에서, 기술적 또는 과학적 용어들을 포함하는 용어들은, 달리 정의되지 않는 한, 본 개시내용이 속하는 관련 기술분야의 통상의 기술자들에 의해 일반적으로 이해되는 의미들을 가질 수 있다.
본 개시내용에서, "A는 B를 포함한다", "A는 B를 포함할 수 있다", "A에 B가 제공된다", "A에 B가 제공될 수 있다", "A는 B를 갖는다", "A는 B를 가질 수 있다" 등의 표현들은, 대응하는 특징들(예컨대, 기능들, 동작들, 또는 구성요소들 등)이 존재한다는 것을 의미하지만, 다른 부가적인 특징들의 존재를 배제하지 않는다. 즉, 그러한 표현들은 다른 실시예들을 포함할 가능성을 포함하는 제한을 두지 않는 용어들로서 이해되어야 한다.
본 개시내용에서, 단수형의 표현은 맥락에서 달리 표시되지 않는 한 복수형의 표현의 의미를 포함할 수 있으며, 청구항들에 기재된 바와 같은 단수 형태들의 표현들에 동일하게 적용된다. 본 개시내용에서, "첫째", "둘째", "제1", "제2" 등의 표현들은 맥락에서 달리 표시되지 않는 한 복수의 동일한 대상들을 지칭할 시 하나의 대상을 다른 대상과 구별하기 위해 사용되며, 대상들의 순서 또는 중요성을 제한하지 않는다.
본 개시내용에서, "A, B, 및 C", "A, B 또는 C", "A, B, 및/또는 C", "A, B, 및 C 중 적어도 하나", "A, B, 또는 C 중 적어도 하나", "A, B, 및/또는 C 중 적어도 하나" 등의 표현들은, 각각의 열거된 항목 또는 열거된 항목들의 임의의 가능한 조합이 제공될 수 있다는 것을 지칭하는 데 사용될 수 있다. 예컨대, "A 및 B 중 적어도 하나"라는 표현은, (1) A; (2) B; 및 (3) A 및 B; 모두를 지칭하는 데 사용될 수 있다.
본 개시내용에서, "...에 기반하여"라는 표현은, 표현이 포함되는 문구 또는 문장에서 설명되는, 판정 또는 결정의 작용 또는 동작에 영향을 미치는 하나 이상의 인자를 설명하는 데 사용되며, 대응하는 판정들 또는 결정들의 작용 또는 동작에 영향을 주는 부가적인 인자들을 배제하지 않는다.
본 개시내용에서, 한 구성요소(예컨대, 제1 구성요소)가 다른 구성요소(예컨대, 제2 구성요소)에 "연결" 또는 "결합"된다는 표현은, 제1 구성요소가 제2 구성요소에 직접 뿐만 아니라 다른 새로운 구성요소(예컨대, 제3 구성요소)를 통해 연결 또는 결합된다는 것을 의미할 수 있다.
본 개시내용에서, "...하도록 구성된"이라는 표현은, 맥락에 따라, "...하도록 설정된", "...의 성능을 갖는", "...하도록 변경된", "...하도록 만들어진" 및 "...하도록 가능해진" 등의 의미들을 포괄하도록 의도된다. 대응하는 표현은 "하드웨어로 특별히 설계된"의 의미로 제한되지 않는다. 예컨대, 특정 동작을 수행하도록 구성된 프로세서는 소프트웨어를 실행함으로써 특정 동작을 수행할 수 있는 범용 프로세서를 의미할 수 있다.
이제, 첨부된 도면들을 참조하여 본 개시내용의 다양한 실시예들이 설명될 것이다. 첨부된 도면들 및 도면들의 설명들에서, 실질적으로 동등한 요소들에는 동일한 참조 번호들이 주어질 수 있다. 다음의 다양한 실시예들의 설명에서, 동일하거나 대응하는 구성요소들의 설명은 생략될 수 있다. 그러나, 이는, 구성요소들이 실시예에 포함되지 않는다는 것을 의미하지 않는다.
도 1은 본 개시내용의 일 실시예에 따른, 입력 아날로그 신호(Vin)를 출력 디지털 신호(Do)로 변환하도록 구성되는 아날로그-디지털 변환기(ADC)(100)의 일 실시예를 예시한다. ADC(100)는, 입력 아날로그 신호(Vin)(예컨대, 전압 신호), 기준 신호(Vref)(예컨대 전압 신호), 및 클록 신호를 수신하도록 구성될 수 있다. ADC(100)는, 복수의 하이브리드 비교기들(120_0, 120_1, ..., 120_N)을 포함한다. 하이브리드 비교기들(120_0 내지 120_N)은, 입력들로서, 입력 아날로그 신호(Vin), Vref_0 내지 Vref_N을 각각 포함하는 기준 신호(Vref), 및 CK_0, CK_1, ..., CK_N을 각각 포함하는 클록 신호(CK)를 수신하고, 집합적으로 (N+1) 비트 디지털 출력(Do)을 집합적으로 나타내는 출력 디지털 신호들(Do_0 내지 Do_N)을 각각 생성하도록 구성된다. 기준 신호(Vref)는, ADC(100) 내에 또는 외부에 제공될 수 있는 전압 기준 디바이스로부터 생성될 수 있다. ADC(100)가 입력 아날로그 신호(Vin) 및 기준 신호들을 전압 신호들로서 수신하도록 구성되지만, ADC(100)는 또한 입력 아날로그 신호 및 기준 신호들을 전류 신호들로서 수신하도록 구성될 수 있다.
하이브리드 비교기들(120_0 내지 120_N)은 구조 및 기능이 서로 실질적으로 동일할 수 있다. 그에 따라, 하이브리드 비교기(120_0)가 하이브리드 비교기들의 예로서 설명될 것이다. 도 1에 예시된 바와 같이, 하이브리드 비교기(120_0)는, 입력 아날로그 신호(Vin)를 기준 신호(Vref_0)와 비교하고, 클록 신호(CK_0)에 기반하여 출력 디지털 신호(Do_0)를 생성하도록 구성될 수 있다. 다른 하이브리드 비교기들(120_1 내지 120_N)은 또한, 기준 신호들(Vref_1 내지 Vref_N) 각각 및 클록 신호들(CK_1 내지 CK_N) 각각을 사용하여 유사한 방식으로 동작할 수 있다.
비교기들(120_0 내지 120_N)은 기준 신호들(Vref_0 내지 Vref_N)을 각각 수신하도록 구성되지만, 기준 신호들(Vref_0 내지 Vref_N)은 서로 동일하거나 실질적으로 동일할 수 있다. 일 실시예에서, 클록 신호들(CK_0 내지 CK_N)은 상이한 클록 주파수들을 가질 수 있으며, 이에 따라, 입력 아날로그 신호(Vin)는 하이브리드 비교기들(120_0 내지 120_N)에 의해 상이한 클록 주파수들로 샘플링된다. 추가로, 클록 신호들(CK_0 내지 CK_N) 중 적어도 일부는 클록 신호들(CK_0, CK_1, ..., CK_N) 중 나머지와 상이한 주파수들을 가질 수 있다. 다른 실시예에서, 클록 신호들(CK_0 내지 CK_N)은, 동일한 클록 주파수로 입력 아날로그 신호(Vin)를 샘플링하기 위해 동일한 클록 주파수를 가질 수 있다.
도 2는 본 개시내용의 일 실시예에 따른 하이브리드 비교기(120_0)의 블록 다이어그램을 예시한다. 이러한 실시예에서, 하이브리드 비교기(120_0)는, 아날로그 신호 결합기(220) 및 동적 래치(240)를 포함한다. 아날로그 신호 결합기(220)는, 입력 아날로그 신호(Vin) 및 기준 신호(Vref)를 결합하고, 병합된 출력 아날로그 신호(Vt)를 생성하도록 구성된다. 일부 실시예들에서, 하이브리드 비교기(200)는 또한, 입력 아날로그 신호(Vin) 및 기준 신호(Vref)의 병합된 신호를 증폭할 수 있다.
하이브리드 비교기들(120_0)에서, 아날로그 신호 결합기(220)는 임의의 클록 신호를 사용함이 없이 병합된 출력 아날로그 신호(Vt)를 생성하도록 구성된다. 즉, 아날로그 신호 결합기(220)는 임의의 클록 또는 클록 신호를 제공받지 않거나 임의의 클록 또는 클록 신호로 동작가능하지 않으며, 그에 따라, 클록 신호 또는 그러한 클록 신호의 영향으로부터 격리된다. 출력 아날로그 신호(Vt)를 생성하기 위해 아날로그 신호 결합기(220)에 의해 어떠한 클록 신호도 사용되지 않으므로, 입력 아날로그 신호(Vin)는, 클록 신호 또는 클록 신호에 기반하여 생성된 출력 신호(Vt)로 인한 킥백 잡음에 의해 영향을 받지 않는다. 그에 따라, 임의의 클록 신호 없이 아날로그 신호 결합기(220)에 의해 생성된 출력 아날로그 신호(Vt)는 더 정확한 방식으로 입력 아날로그 신호(Vin) 및 기준 신호(Vref)의 병합된 신호를 표현할 수 있다.
하이브리드 비교기(120_0)에서, 동적 래치(240)는, 결합된 출력 아날로그 신호(Vt)및 클록 신호(CK_0)를 수신하도록 구성된다. 동적 래치(240)는, 클록 신호(CK_0)에 기반하여, 병합된 출력 아날로그 신호(Vt)를 샘플링 및 증폭하여 출력 디지털 비트 신호(Do_0)를 생성할 수 있다. 이러한 방식으로, 입력 아날로그 신호(Vin) 및 기준 신호(Vref)는 먼저 클록 신호를 사용함이 없이 아날로그 신호 결합기(220)에 의해 결합 및 증폭될 수 있으며, 병합된 아날로그 신호(Vt)가 동적 래치(240)에 제공되어 클록 신호에 기반하여 디지털화될 수 있다.
그에 따라서, 하이브리드 비교기(200)는, 입력 아날로그 신호(Vin) 및 기준 신호(Vref)가 임의의 클록 신호를 사용함이 없이 아날로그 신호 결합기(220)에 의해 먼저 병합 및 증폭되는 아날로그 스테이지, 및 동적 래치(240)가 클록 신호를 사용하여 병합된 아날로그 신호(Vt)의 디지털화된 출력을 생성하는 디지털 스테이지를 포함한다. 입력 아날로그 신호는 클록 신호에 의해 야기되는 킥백 잡음을 겪지 않으므로, 그에 따라, 하이브리드 비교기는 그러한 킥백 잡음이 없는 더 정확한 디지털 출력을 생성할 수 있다.
도 3은 본 개시내용의 일 실시예에 따른 아날로그 신호 결합기(220)의 예시적인 회로 다이어그램을 예시한다. 아날로그 신호 결합기(220)는, 부하 회로(320), 및 부하 회로(320)에 결합되는 입력 스테이지(340)를 포함한다. 부하 회로(320)는 하나 이상의 노드에서 전원 전압(VDD)을 제공하기 위해 전압 소스(도시되지 않음)에 결합될 수 있는 한편, 다른 노드들에서는 입력 스테이지(340)에 결합될 수 있다. 도 3에 도시된 바와 같이, 부하 회로(320)는 2개의 저항기(R1 및 R2)를 포함할 수 있으며, 이들 각각은, 도 3에 예시된 바와 같이, 전력 공급 전압(VDD)에 결합되는 하나의 단부 및 노드들(N31 또는 N32)에서 입력 스테이지(340)에 결합되는 다른 단부를 갖는다.
입력 스테이지(340)는, 차동 입력 신호들(vip, 및 vip의 반전된 전압 신호일 수 있는 vin)의 형태인 입력 아날로그 신호(Vin), 및 차동 기준 전압 신호들(vrefp, 및 vrefp의 반전된 전압 신호일 수 있는 vrefn)의 형태인 입력 기준 전압 신호(Vref)를 수신하기 위한 적어도 2개의 쌍의 차동 트랜지스터들을 포함할 수 있다. 예시된 실시예에서, 입력 스테이지(340)는, 차동 전압 입력 신호들(vip 및 vin)을 각각 수신하기 위한 제1 쌍의 차동 트랜지스터들(Q31 및 Q32)을 포함할 수 있다. 예컨대, 도 3에 도시된 바와 같이, 입력 전압(vip)은 트랜지스터(Q31)의 게이트 단자에 제공되는 한편, 전압 신호(vin)는 트랜지스터(Q32)의 게이트 단자에 제공될 수 있다. 제1 쌍의 차동 트랜지스터들(Q31 및 Q32)의 드레인 단자들은 노드(N31 및 N32)에서 각각 부하 회로(320)에 결합될 수 있다. 추가로, 제1 쌍의 차동 트랜지스터들(Q31 및 Q32)의 소스 단자들은 노드(N35)에서 서로 결합될 수 있다. 바이어스 트랜지스터(Q35)는 자신의 드레인 단자에서 노드(N35)에 그리고 자신의 소스 단자에서 접지 단자(GND)에 결합될 수 있고, 자신의 게이트 단자에서 바이어스 전압(VB)을 수신할 수 있다.
입력 스테이지(340)는, 자신의 게이트 단자들에서 차동 기준 전압(vrefn 및 vrefp)을 각각 수신하기 위한 제2 쌍의 차동 트랜지스터들(Q33 및 Q34)을 더 포함할 수 있다. 추가로, 트랜지스터들(Q33 및 Q34)의 드레인 단자들은 각각 노드들(N31 및 N32)을 통해 부하 회로(320)에 결합된다. 게다가, 트랜지스터 쌍(Q33 및 Q34)의 소스 단자들은 노드(N36)에서 서로 결합될 수 있다. 바이어스 트랜지스터(Q36)는 자신의 드레인 단자에서 노드(N36)에 그리고 자신의 소스 단자에서 접지(GND)에 결합될 수 있고, 자신의 게이트 단자에서 바이어스 전압(VB)을 수신할 수 있다.
입력 스테이지(340)에서, 입력 아날로그 신호(Vin)(예컨대, vip 및 vin) 및 기준 신호(Vref)(예컨대, vrefp 및 vrefn)를 수신하기 위한 2개의 트랜지스터 쌍은, 입력 아날로그 신호(Vin) 및 기준 신호(Vref)의 병합된 신호를 생성하도록 구성된다. 예컨대, 입력 아날로그 전압(vip)을 수신하기 위한 트랜지스터(Q31)의 드레인 단자 및 기준 전압(vrefn)을 수신하기 위한 트랜지스터(Q33)의 드레인 단자는 노드(N31)에서 연결될 수 있다. 추가로, 입력 아날로그 전압(vin)을 수신하기 위한 트랜지스터(Q32)의 드레인 단자 및 기준 신호 전압(vrefp)을 수신하기 위한 트랜지스터(Q34)의 드레인 단자는 노드(N32)에서 연결될 수 있다. 이러한 구성에서, 차동 출력 전압 신호들(vtn 및 vtp)을 포함하는 출력 전압 신호(Vt)는 노드들(N31 및 N32)에서 각각 생성될 수 있다.
아날로그 신호 결합기(300)는, 입력 차동 전압 신호들(vip 및 vin) 및 기준 차동 전압 신호들(vrefp 및 vrefn)을 병합하도록 동작할 수 있다. 구체적으로, 저항기(R1)를 통해 흐르는 전류는 트랜지스터(Q31)의 드레인 전류(ID1)와 트랜지스터(Q33)의 드레인 전류(ID3)의 결합이다. 유사하게, 저항기(R2)를 통해 흐르는 전류는 트랜지스터(Q32)의 드레인 전류(ID2)와 트랜지스터(Q34)의 드레인 전류(ID4)의 결합이다. 그에 따라서, 입력 차동 전압 신호들(vip 및 vin) 및 기준 차동 전압 신호들(verfn 및 vrefp)이 트랜지스터들(Q31, Q32, Q33, 및 Q34) 각각에 제공될 때, 드레인 전류들(ID1, ID2, ID3, ID4)이 인출되고, 아날로그 신호 결합기(300)는 출력 노드들(N32 및 N31) 각각에서 입력 차동 전압 신호 및 차동 기준 전압 신호의 병합된 신호에 대응하는 차동 출력 신호(Vt)(즉, vtp - vtn)를 출력한다.
트랜지스터(Q31)의 게이트 단자에서 제공되는 입력 전압(vip)이 트랜지스터(Q32)의 게이트 단자에서 제공되는 입력 전압(vin)보다 높을 때, 트랜지스터(Q31)의 드레인 전류(ID1)가 증가함으로써 트랜지스터(Q31)의 드레인 전압이 감소되고, 트랜지스터(Q32)의 드레인 전류(ID2)가 감소함으로서 트랜지스터(Q32)의 드레인 전압이 증가된다. 반대로, 트랜지스터(Q31)의 게이트 단자에서 제공되는 입력 전압(vip)이 트랜지스터(Q32)의 게이트 단자에서 제공되는 입력 전압(vin)보다 낮을 때, 트랜지스터(Q31)의 드레인 전류(ID1)가 감소함으로써 트랜지스터(Q31)의 드레인 전압이 증가되고, 트랜지스터(Q32)의 드레인 전류(ID2)가 증가함으로서 트랜지스터(Q32)의 드레인 전압이 감소된다. 그에 따라, 입력 차동 전압들 사이의 차이는 제1 쌍의 차동 트랜지스터들(Q31 및 Q32)의 드레인 전류들에서의 차이를 야기하며, 그에 의해, 차동 입력 신호들(vip 및 vin) 사이의 차이에 비례하는 차동 출력 신호가 초래된다.
유사하게, 제2 쌍의 차동 트랜지스터들(Q33 및 Q34)은 차동 기준 신호들(vrefp 및 vrefn)의 차이에 따라 차동 출력 신호들을 생성하도록 동작할 수 있다. 그에 따라, 제1 쌍의 차동 트랜지스터들(Q31 및 Q33)에 결합된 제2 쌍의 차동 트랜지스터들(Q33 및 Q34)을 이용하여, 아날로그 신호 결합기는 Vin 및 Vref 사이의 차이, 즉, Vin(= vip - vin) - Vref(= vrefp - vrefn)를 표시하는 병합된 차동 아날로그 신호(Vt(= vtp - vtn))를 생성할 수 있다.
일 실시예에서, 아날로그 신호 결합기(300)는, 입력 차동 전압 신호들(vip 및 vin) 사이의 차이 및 차동 기준 신호들 사이의 차이를 증폭하도록 추가로 구성될 수 있다. 일부 실시예들에서, 아날로그 신호 결합기(300)는, 트랜지스터 이득, 부하 회로(320)의 저항 등에 기반하여 조정될 수 있는 이득(G)을 가질 수 있다.
그에 따라, 아날로그 신호 결합기(220)는 임의의 클록 신호가 없는 아날로그 회로로서 구성된다. 그에 따라서, 입력 아날로그 신호(Vin)에 대한 응답으로 병합된 차동 아날로그 신호(Vt)를 생성하는 것에서는, 클록 신호로 인한 킥백 잡음이 실질적으로 없다.
일부 실시예들에서, 각각의 쌍의 차동 트랜지스터들(Q31-Q32 및 Q33-Q34)은 실질적으로 대칭적인 구성요소 특성들을 갖는 트랜지스터들을 포함할 수 있다. 아날로그 신호 결합기(220)의 트랜지스터들(Q31 내지 Q34)은 NMOS 또는 PMOS 트랜지스터들과 같은 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)들일 수 있다. 그러나, 트랜지스터들은 이에 제한되지 않고, 임의의 다른 유형들의 트랜지스터가 차동 트랜지스터들에 사용될 수 있다. 추가로, 도 3이 바이어스 트랜지스터들(Q35 및 Q36)에 대해 NMOS 트랜지스터들을 사용하는 것을 예시하지만, 노드(N35)와 접지(GND) 사이에 그리고 노드(N36)와 접지(GND) 사이에 전류가 제공되는 한, 다른 유형들의 트랜지스터들 및/또는 전기 요소들을 사용하는 바이어스 회로가 바이어스 트랜지스터들(Q35 및 Q36) 대신 사용될 수 있다.
도 4는 본 개시내용의 일 실시예에 따른, 도 2에 도시된 동적 래치(240)의 예시적인 회로 다이어그램을 예시한다. 예시된 실시예에서, 동적 래치(240)는, 클로킹된(clocked) 래치(420), 및 클로킹된 래치(420)에 캐스케이딩되는 S-R 래치(440)를 포함할 수 있다. 클로킹된 래치(420)는, 아날로그 신호 결합기(220)로부터, 입력 아날로그 차동 전압 및 기준 전압의 병합된 신호인 출력 아날로그 전압 신호(Vt)(예컨대, 출력 아날로그 차이 전압 신호들(vtp 및 vtn))를 수신하도록 결합될 수 있다. 클로킹된 래치(420)는, 차동 트랜지스터들의 쌍(Q41 및 Q42), 2개의 교차-결합된 쌍의 트랜지스터들(Q43-Q44 및 Q45-Q46), 사전 충전된 스위치들(Q47 및 Q48), 및 꼬리 전류 소스 트랜지스터(Q49)를 포함할 수 있다. 차동 트랜지스터들의 쌍(Q41 및 Q42)은 아날로그 신호 결합기(220)로부터 출력 아날로그 차동 전압들(vtp 및 vtn)을 수신할 수 있다. 사전 충전된 스위치들(Q47 및 Q48)은, 노드들(N43 및 N44)에서 트랜지스터 쌍들(Q43-Q44 및 Q45-Q46)에 각각 결합될 수 있다. 사전 충전된 스위치들(Q47 및 Q48)은 클록 신호(CK_0)에 따라 동작할 수 있다. 꼬리 전류 소스 트랜지스터(Q49)가 또한 클록 신호(CK_0)를 수신할 수 있다. 일 실시예에서, 클로킹된 래치(420)에 대해 스트롱함(strongARM) 래치가 사용될 수 있다. 그러나, 클록 신호를 사용하는 다른 유형들의 래치들이 또한 클로킹된 래치(420)에 사용될 수 있다.
클로킹된 래치(420)는, 아날로그 신호 결합기(220)로부터 수신되는 병합된 차동 전압 신호(Vt)(예컨대, vtp - vtn)를 VDD 또는 GND 수준으로 증폭하여, 클록 신호(CK_0)에 기반하여 디지털화된 출력들(vop 및 von)을 생성할 수 있다. 클로킹된 래치(420)의 예시된 실시예에서, 클록 신호(CK_0)가 로우일 때, 차동 트랜지스터들의 쌍(Q41 및 Q42)은 꺼질 수 있고, 클로킹된 래치(420)는 노드들(N41, N42, N43, 및 N44)이 VDD로 사전 충전될 수 있는 사전 충전 단계에 있다. 이어서, 클록 신호가 하이가 될 때, 스위치들(Q47 및 Q48)은 꺼질 수 있고, 차동 트랜지스터들의 쌍(Q41 및 Q42)은 켜질 수 있으며, 그에 의해, 전압들(vtp 및 vtn) 사이의 차이에 비례하여 차동 전류가 인출된다.
이러한 방식으로, 클로킹된 래치(420)는 증폭 단계에서 동작할 수 있고, 이는, 아날로그 차동 전압들(vtp 및 vtn) 사이의 차이가 입력 아날로그 차동 전압들(vip 및 vin) 사이의 차이를 초과할 수 있게 한다. 출력 아날로그 전압(vtp)이 출력 아날로그 전압(vtn)보다 높을 때, 트랜지스터(Q41)는, 노드(N43)에서의 전압이 트랜지스터들(Q41, Q43, 및 Q49)을 통해 방전되도록 더 많은 전류를 인출한다. 반면에, 출력 아날로그 전압(vtn)이 출력 아날로그 전압(vtp)보다 높을 때, 트랜지스터(Q2)는, 노드(N44)에서의 전압이 트랜지스터들(Q42, Q44, 및 Q49)을 통해 방전되도록 더 많은 전류를 인출한다.
후속하여, 노드들(N41 및 N42)에서의 전압들이 VDD - VTHN으로 떨어짐에 따라, 교차-결합된 트랜지스터 쌍(Q43-Q44 및 Q45-Q46)이 켜져서, 트랜지스터들(Q41 및 Q42)의 드레인 전류들의 일부가 노드들(N43 및 N44)로 흐를 수 있게 된다. 차동 트랜지스터들에 의해 인출되는 전류로 인해, 출력 전압들(vop 및 von)은, 전압들이 VDD - VTHP에 도달할 때까지 계속 떨어져, 트랜지스터들(Q45 및 Q46) 중 어느 하나가 켜지게 한다. 이는, 노드들(N43 및 N44)에서의 전압들 중 하나가 GND 수준으로 떨어지는 한편, 다른 노드가 VDD 수준에 도달할 수 있게 한다. 그에 따라, 트랜지스터들 주위의 포지티브 피드백으로, 클로킹된 래치(420)의 하나의 출력은 VDD 수준에 도달할 수 있는 한편, 래치의 다른 출력은 GND 수준으로 떨어질 수 있다. 클로킹된 래치(420)가 사전 충전 단계에 있을 때, 클로킹된 래치(420)의 디지털화된 출력이, 출력 데이터가 유지되는 S-R 래치(440)에 제공될 수 있다.
도 5a는 본 개시내용의 일 실시예에 따른, 하이브리드 비교기(120_0)의 아날로그 신호 결합기(220)의 동작을 도시하는 타이밍 다이어그램을 예시한다. 예시된 실시예에서, 아날로그 신호 결합기(220)에는 입력 아날로그 차동 전압(Vin)(즉, vip - vin)이 제공될 수 있다. 입력 전압(Vin)은 제1 및 제2 입력 아날로그 전압 신호들(vip 및 vin)을 각각 포함할 수 있으며, 여기서, 하나의 전압은 다른 전압의 반전된 전압일 수 있다. 게다가, 아날로그 신호 결합기(220)에는, 제1 및 제2 차동 기준 전압 신호들(vrefp 및 vrefn)을 각각 포함하는 기준 차동 전압(Vref)(즉, vrefp - vrefn)이 추가로 제공될 수 있으며, 여기서, 하나의 전압은 다른 전압의 반전된 전압일 수 있다.
아날로그 신호 결합기(220)는, 입력 아날로그 차동 전압(Vin) 및 기준 차동 전압(Vref)을 병합함으로써 출력 차동 아날로그 전압(Vt)(즉, vtp - vtn)을 생성할 수 있다. 아날로그 신호 결합기(220)가 클록 신호 없이 입력 아날로그 차동 전압(Vin) 및 기준 차동 전압(Vref)을 병합하므로, 생성된 출력 신호(Vt)가 또한 아날로그 신호이다. 예시된 실시예에서, 병합된 아날로그 신호(Vt)(즉, vtp - vtn)는 Vin(= vip - vin) - Vref(= vrefp - vrefn)에 비례할 수 있다.
도 5a에 예시된 바와 같이, 입력 아날로그 차동 신호(Vin)가 기준 차동 신호(Vref)보다 높을 때, 제1 출력 전압(vtp)은 제2 출력 전압(vtn)보다 높다. 반면에, 입력 아날로그 차동 신호(Vin)가 기준 차동 신호(Vref)보다 낮을 때, 제1 출력 전압(vtp)은 제2 출력 전압(vtn)보다 낮다. 게다가, 차동 출력 전압 신호들의 진폭은 입력 아날로그 신호 및 기준 신호의 결합된 신호의 진폭에 비례할 수 있는데, 즉, Vin(= vip - vin) - Vref(= vrefp - vrefn)이다.
도 5b는 본 개시내용의 일 실시예에 따른, 동적 래치(240)의 동작을 도시하는 타이밍 다이어그램을 예시한다. 동적 래치(240)의 클로킹된 래치(420)는, 아날로그 신호 결합기(220)로부터 출력 아날로그 차동 전압 신호(Vt(= vtp - vtn))를 수신하고, 추가로, 클록 신호(CK_0)를 수신할 수 있다. 동적 래치(240)의 동작은, 클록 신호(CK_0)가 로우인 제1 단계(예컨대, 도 5b의 다이어그램에서 시간 t1 이전)에서 시작된다. 그에 따라서, 클로킹된 래치(420)는 사전 충전 단계에서 동작하고, 그에 따라, 클로킹된 래치(420)의 출력 전압 신호들(vop 및 von)은 VDD의 전압 값을 갖는다.
제2 단계(예컨대, 도 5b의 다이어그램에서 시간 t1과 시간 t2 사이)에서, 클록 신호(CK_0)는 하이로 전환된다. 그에 따라, 클로킹된 래치(420)는, 수신된 출력 아날로그 차동 전압(Vt)에 따라 출력 신호를 생성한다. 이러한 실시예에서, 클로킹된 래치(420)에 제공되는 제1 아날로그 전압(vtp)이 클로킹된 래치(420)에 제공되는 제2 아날로그 전압(vtn)보다 높으므로, 클로킹된 래치(420)는, 하이에 더 가까운 전압 값을 갖는 전압(vop) 및 로우에 더 가까운 전압 값을 갖는 전압(von)을 포함하는 출력 차동 전압들을 생성한다. 그에 따라, 출력 전압(vop 및 von)의 값들은 서로 상보적일 수 있다. S-R 래치(440)는 클로킹된 래치(420)로부터 출력 차동 전압 신호들(vop 및 von)을 수신하도록 결합될 수 있고, 양의 출력 전압(vop)이 "1"을 나타내므로 양의 비교기 전압(VDD)을 디지털 출력(Do_0)으로서 출력한다.
제3 단계(예컨대, 도 5b의 다이어그램에서 시간 t2와 시간 t3 사이)에서, 클록 신호(CK_0) 다시 로우로 전환된다. 그에 따라서, 클로킹된 래치(420)는 다시 사전 충전 단계에 진입하고, S-R 래치(440)는 출력(Do_0)을 VDD로 유지한다. 그에 따라, 출력(Do_0)은, 사전 충전 단계에서 클로킹된 래치(420)로부터의 출력 전압에 따라 변경되는 것이 방지된다.
그 후, 제4 단계(예컨대, 도 5b의 다이어그램에서 시간 t3 이후)에서, 클록 신호(CK_0)는 (예컨대, 도 5b의 다이어그램에서 시간 t3 이후에) 하이로 전환된다. 이러한 경우에서, 클로킹된 래치(420)에 제공되는 제1 아날로그 전압(vtp)은 클로킹된 래치(420)에 제공되는 제2 아날로그 전압(vtn)보다 낮다. 그에 따라, 클로킹된 래치(420)는, 하이에 더 가까운 전압 값을 갖는 전압(vop) 및 로우에 더 가까운 전압 값을 갖는 음의 출력 전압(von)을 포함하는 출력 차동 전압을 생성한다. 다시, 출력 전압(vop 및 von)의 값들은 서로 상보적일 수 있다. 이어서, S-R 래치(440)는 클로킹된 래치(420)로부터 출력 차동 전압 신호들(vop 및 von)을 수신할 수 있다. 이러한 경우에서, S-R 래치(440)는, 수신된 전압 신호(vop)가 "0"을 나타내므로 음의 비교기 전압(VSS)을 디지털 출력(Do_0)으로서 출력한다.
도 6a 및 도 6b는 각각, 종래의 동적 비교기 및 본 개시내용에 따른 하이브리드 비교기(120_0)의 입력 아날로그 신호들의 PAM4 아이 다이어그램들이다.
도 6a는, ADC에 포함된 14개의 종래의 동적 비교기의 입력 아날로그 신호들의 PAM4 아이 다이어그램을 도시한다. ADC가 많은 동적 비교기들을 포함할 때, 동적 비교기들 중 하나에 제공되는 입력 아날로그 신호는, 동일한 동적 비교기에 제공되는 클록 신호뿐만 아니라 ADC 내의 다른 동적 비교기들에 제공되는 클록 신호들에 의해 영향을 받을 수 있다. 결과적으로, 도 6a에 도시된 바와 같이, 입력 아날로그 신호들은 동적 비교기들에 제공되는 클록 신호들에 의해 야기되는 킥백 잡음을 포함한다.
대조적으로, 도 6b에서, 14개의 하이브리드 비교기의 입력 아날로그 신호들의 PAM4 아이 다이어그램은, 입력 아날로그 신호들이 클록 신호로 인한 실질적인 킥백 잡음을 겪지 않는다는 것을 보여준다. 위에 논의된 바와 같이, 하이브리드 비교기들(120_0 내지 120_N) 각각에서, 아날로그 신호 결합기(220)는 먼저, 클록 신호 없이, 수신된 입력 아날로그 신호 및 기준 신호를 결합하고, 이어서, 동적 래치(240)는, 아날로그 신호 결합기(220)로부터 결합된 아날로그 신호를 수신하고 클록 신호에 기반하여 디지털 출력을 생성한다. 그에 따라, 입력 아날로그 신호들에는 도 6b에 도시된 바와 같이 실질적으로 킥백 잡음이 없다.
도 7은 본 개시내용에 따른, 하이브리드 비교기(120_0)를 사용하여 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법(700)을 예시하는 흐름도이다. 방법(700)은, 본원에서 논의된 다양한 하드웨어 실시예들 중 임의의 것뿐만 아니라 본 개시내용의 범위 내에 속하는 다른 것들을 사용하여 수행될 수 있다.
이러한 방법(700)에서, 아날로그 신호 결합기(220)는 임의의 클록 신호 없이 아날로그 신호 및 입력 기준 신호를 수신할 수 있다(S720). 일부 실시예들에서, 아날로그 신호 결합기에 의해, 아날로그 신호 및 입력 기준 신호를 수신하는 것(S720)은, 차동 입력 신호들(vip, 및 vip의 반전된 전압 신호일 수 있는 vin)의 형태인 입력 아날로그 신호(Vin), 및 차동 기준 전압 신호(vrefp, 및 vrefp의 반전된 전압 신호일 수 있는 vrefn)의 형태인 입력 기준 전압 신호(Vref)를 수신하는 것을 포함할 수 있다.
이어서, 아날로그 신호 결합기(220)는, 아날로그 출력 신호를 생성하기 위해 임의의 클록 신호 없이 아날로그 신호 및 기준 신호를 결합할 수 있다(S740). 일부 실시예들에서, 아날로그 신호 결합기(220)에 의해, 아날로그 출력 신호를 생성하기 위해 아날로그 신호 및 기준 신호를 결합하는 것(S740)은, 아날로그 신호 결합기(220)에 의해, 입력 아날로그 신호(Vin)와 입력 기준 전압 신호(Vref) 사이의 차이를 증폭하는 것을 포함할 수 있다.
일부 실시예들에서, 아날로그 신호 결합기(220)는, 적합한 격리 기법들 또는 디바이스들을 사용하여 클록 신호로부터 전기적으로 격리될 수 있다.
아날로그 신호 결합기(220)가 출력 신호를 생성한 후에, 동적 래치(240)는 아날로그 출력 신호 및 클록 신호를 수신할 수 있다(S760). 이어서, 동적 래치는, 클록 신호에 기반하여 아날로그 출력 신호로부터 디지털 출력 신호를 생성할 수 있다(S780). 일부 실시예들에서, 동적 래치에 의해 디지털 출력 신호를 생성하는 것은, 아날로그 출력 신호를 공급 전압 수준 또는 접지 전압 수준으로 증폭하는 것을 포함할 수 있다. 역으로, 아날로그 신호 결합기(220)로부터 수신되는 아날로그 출력 신호가, 입력 아날로그 신호(Vin)가 입력 기준 전압 신호(Vref)보다 높다는 것을 표시할 때, 동적 래치(240)는, 공급 전압 수준으로 증폭되는 출력 신호를 생성한다. 예컨대, 아날로그 신호 결합기(220)로부터 수신되는 아날로그 출력 신호가, 입력 아날로그 신호(Vin)가 입력 기준 전압 신호(Vref)보다 낮다는 것을 표시할 때, 동적 래치(240)는, 접지 전압 수준으로 증폭되는 출력 신호를 생성한다.
일부 실시예들에서, 방법(700)은, 출력을 위해 디지털 출력 신호를 래칭하는 단계를 더 포함할 수 있다.
유리하게, 아날로그 신호 결합기(220)는, 클록 신호를 사용함이 없이 입력 아날로그 차동 신호를 차동 기준 신호와 병합하고, 이어서, 병합된 신호를 동적 래치에 제공한다. 클록 신호를 사용함이 없이 생성된 병합된 신호에는 실질적으로 킥백 잡음이 없으므로, 동적 래치로부터 생성되는 디지털 출력 신호의 정확도가 향상된다.
도 8a 내지 도 8e는 본 개시내용의 일부 실시예들에 따른, 아날로그 신호 결합기(220)에서 부하 회로(320) 대신 사용될 수 있는 예시적인 부하 회로들(802, 804, 806, 808 및 810)을 각각 예시한다. 그러한 부하 회로들(320 및 802 내지 810)이 본원에 예시되지만, 본 개시내용은 이에 제한되지 않으며, 다른 적합한 구성들의 부하 회로들이 아날로그 신호 결합기(220)에서 사용될 수 있다.
도 8a에 도시된 바와 같이, 부하 회로(802)는 하나 이상의 트랜지스터를 포함할 수 있다. 예컨대, 부하 회로(802)는 2개의 PMOS 트랜지스터(Q81 및 Q82)를 포함할 수 있으며, 이들 각각은, VDD에 결합되는 하나의 단자 및 노드(N31 또는 N32)에 결합되는 다른 단자를 갖는다. 추가로, PMOS 트랜지스터들(Q81 및 Q82)은 서로 결합되고 공통 전압(VP)을 수신하도록 구성될 수 있다. 그러나, 다른 유형들의 트랜지스터들(예컨대, NMOS 트랜지스터)이 또한 부하 회로(802)에 사용될 수 있다.
다른 실시예에서, 도 8b의 부하 회로(804)는 하나 이상의 선형 트랜지스터를 포함할 수 있다. 예컨대, 부하 회로(804)는 2개의 선형 트랜지스터(Q83 및 Q84)를 포함할 수 있으며, 이들 각각은, VDD에 결합되는 하나의 단자 및 노드(N31 또는 N32)에 결합되는 다른 단자를 갖는다.
추가적인 실시예에서, 도 8c의 부하 회로(806)는 하나 이상의 다이오드-연결된 트랜지스터를 포함할 수 있다. 예컨대, 부하 회로(806)는 2개의 다이오드-연결된 트랜지스터(Q85 및 Q86)를 포함할 수 있으며, 이들 각각은, VDD에 결합되는 하나의 단자 및 노드(N31 또는 N32)에 결합되는 다른 단자를 갖는다.
또 다른 실시예에서, 도 8d의 부하 회로(808)는 하나 이상의 인덕터(L1 및 L2)를 포함할 수 있다. 예컨대, 부하 회로(806)는 2개의 인덕터(L1 및 L2)를 포함할 수 있으며, 이들 각각은, VDD에 결합되는 하나의 단자 및 노드(N31 또는 N32)에 결합되는 다른 단자를 가질 수 있다.
또 다른 실시예에서, 도 8e의 부하 회로(810)는 2개의 트랜지스터를 포함하는 캐스케이드 구성으로 구성될 수 있다. 예컨대, 부하 회로(810)는 2개의 캐스케이드 트랜지스터 쌍(Q87-Q88 및 Q89-Q90)을 포함할 수 있으며, 이들 각각은, VDD에 결합되는 하나의 단자 및 노드들(N31 또는 N32)에 결합되는 다른 단자를 각각 갖는다. 추가로, 도 8e에 예시된 바와 같이, 상부 트랜지스터들(Q87 및 Q89)의 게이트 단자들은 서로 결합되고 전압(VP1)을 수신하도록 구성될 수 있는 한편, 하부 트랜지스터들(Q88 및 Q90)의 게이트 단자는 서로 결합되고 전압(VP2)을 수신하도록 구성될 수 있다.
도 9a 내지 도 9c는 본 개시내용의 일부 실시예들에 따른, 아날로그 신호 결합기(220)에서 입력 스테이지(340) 대신 사용될 수 있는 예시적인 입력 스테이지들(920, 940, 및 950)을 각각 예시한다.
도 9a에 예시된 바와 같은 일 실시예에서, 입력 스테이지(920)는, 2개의 쌍의 차동 트랜지스터들의 모든 소스 단자들이, 바이어스 트랜지스터들에 추가로 결합되는 그들의 소스 노드들에서 함께 결합된다는 것을 제외하고는 도 3의 입력 스테이지(340)와 동일한 구성을 가질 수 있다. 즉, 입력 스테이지(920)는, 제1 및 제2 쌍들의 차동 트랜지스터들(Q31-Q32 및 Q33-Q34) 및 바이어스 트랜지스터들(Q35 및 Q36)을 포함할 수 있다. 제1 쌍의 차동 트랜지스터들(Q31 및 Q32)은 자신의 게이트 단자들에서 입력 차동 아날로그 신호들(vip 및 vin)을 각각 수신하지만, 제2 쌍의 차동 트랜지스터들(Q33 및 Q34)은 자신의 게이트 단자들에서 차동 기준 전압 신호들(vrefn 및 vrefp)을 각각 수신한다. 그러나, 도 3에 도시된 입력 스테이지(340)와 달리, 제1 및 제2 쌍들의 차동 트랜지스터들(Q31-Q32 및 Q33-Q34)의 소스 단자들은 노드(N91)에서 서로 결합될 수 있다. 바이어스 트랜지스터들(Q35 및 Q36)은 자신의 드레인 단자들에서 노드(N91)에 그리고 자신의 소스 단자들에서 접지 단자(GND)에 결합될 수 있고, 자신의 게이트 단자들에서 바이어스 전압(VB)을 수신할 수 있다. 바이어스 트랜지스터들(Q35 및 Q36)이 입력 스테이지(340)에서의 것들과 같이 전류 소스의 역할을 하므로, 입력 스테이지(920)가 또한 입력 스테이지(340)와 실질적으로 동일한 방식으로 동작하여, 노드들(N31 및 N32)에서 각각 입력 아날로그 신호 및 기준 신호의 병합된 신호를 출력 차동 아날로그 신호들(vtn 및 vtp)로서 생성할 수 있다.
도 9b에 예시된 바와 같은 다른 실시예에서, 입력 스테이지(940)는, 도 3의 2개의 쌍의 차동 트랜지스터들의 구성과 동일한 구성을 갖지만 트랜지스터들(Q32 및 Q34)에 대한 입력들이 그들 사이에서 스위칭되는 차이가 있는 적어도 2개의 쌍의 차동 트랜지스터들을 포함할 수 있다. 구체적으로, 입력 스테이지(940)는, 바이어스 트랜지스터들(Q35 및 Q36)과 함께 제1 및 제2 쌍들의 차동 트랜지스터들(Q31-Q32 및 Q33-Q34)을 포함할 수 있다. 예컨대, 도 9b에 도시된 바와 같이, 하나의 쌍의 차동 트랜지스터들(Q31 및 Q32)은, 트랜지스터(Q31)가 자신의 게이트 단자에서 입력 전압(vip)을 수신하는 한편 트랜지스터(Q32)가 자신의 게이트 단자에서 기준 전압 신호(vrefp)를 수신하도록, 입력 및 기준 신호들 중 하나를 수신한다. 추가로, 다른 쌍의 차동 트랜지스터들(Q33 및 Q34)은, 트랜지스터(Q34)가 자신의 게이트 단자에서 입력 전압(vin)을 수신하고 트랜지스터(Q33)가 자신의 게이트 단자에서 기준 전압 신호(vrefn)를 수신하도록, 입력 및 기준 신호들 중 다른 하나를 수신한다.
도 9b에 도시된 실시예에서, 제1 쌍의 차동 트랜지스터들은 입력 아날로그 전압 신호(vip)와 기준 신호(vrefp) 사이의 차이를 검출하도록 구성되고, 제2 쌍의 차동 트랜지스터들은 입력 아날로그 전압 신호(vin)와 기준 신호(vrefn) 사이의 차이를 검출하도록 구성된다. 이어서, 신호들 사이의 검출된 전압 차이 vip - vrefp 및 신호들 사이의 검출된 전압 차이 vin - vrefn 따라, 저항기들(R1 및 R2)을 통해 흐르는 전류들은, 출력 차동 신호들(vtp 및 vtn)이 노드들(N32 및 N31)에서 각각 생성될 수 있도록 인출된다. 그에 따라서, 아날로그 신호 결합기(220)가 도 9b에 예시된 실시예에 따른 입력 스테이지(940)를 사용할 때, 노드들(N31 및 N32)에서 검출되는 출력 차동 전압 신호들(vop 및 von), 즉, Vin(= vip - vin) - Vref(= vrefp - vrefn)는 입력 스테이지(340)가 사용될 때와 실질적으로 동일하다.
도 9c에 예시된 바와 같은 실시예에서, 입력 스테이지(960)는, 2개의 쌍의 차동 트랜지스터들(Q31-Q32 및 Q33-Q34)의 모든 소스 단자들이, 바이어스 트랜지스터들(Q35 및 Q36)에 또한 결합되는 노드(N92)에서 함께 결합된다는 것을 제외하고는 도 9b에 도시된 입력 스테이지(940)의 구성과 동일한 구성을 가질 수 있다. 바이어스 트랜지스터들(Q35 및 Q36)이 입력 스테이지(940)에서의 트랜지스터들(Q35 및 Q36)과 같이 전류 소스의 역할을 하므로, 입력 스테이지(960)가 또한 입력 스테이지(940)와 실질적으로 동일한 방식으로 동작하여, 노드들(N31 및 N32)에서 각각 입력 아날로그 신호 및 기준 신호의 병합된 신호를 출력 차동 아날로그 신호들(vtn 및 vtp)로서 생성할 수 있다.
아날로그 신호 결합기(220)의 다양한 실시예들이 위에서 설명되었지만, 본 개시내용은 이에 제한되지 않으며, 그들이 입력 아날로그 신호 및 기준 신호의 결합된 신호를 생성하도록 구성되는 한, 다양한 다른 실시예들이 가능하다.
추가로, 일부 실시예들에서, NMOS 트랜지스터들이 PMOS 트랜지스터로 또는 그 반대로 대체되고 접지 및 공급 전압 단자들에 대한 연결들이 상호교환되는 회로들이 본 개시내용에 따른 하이브리드 비교기들에서 사용될 수 있다. 게다가, MOS 트랜지스터들 이외의 트랜지스터들, 이를테면 BJT들이 MOS 트랜지스터들 대신 회로 실시예들에서 사용될 수 있다.
본 개시내용의 설명들은 관련 기술분야의 통상의 기술자가 본 개시내용을 실시하고 사용할 수 있게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들은 관련 기술분야의 통상의 기술자들에게 용이하게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 그에 따라, 본 개시내용은 본원에 설명된 예들로 제한되도록 의도되지 않고, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합할 것이다.
본 주제가 구조적 특징들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 첨부된 청구항들에서 정의되는 본 주제가 반드시 위에서 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 위에서 설명된 특정 특징들 및 동작들은 청구항들을 구현하는 예시적인 형태들로서 개시된 것이다.

Claims (20)

  1. 하이브리드 비교기로서,
    입력 아날로그 신호 및 입력 기준 신호를 수신하여 상기 입력 아날로그 신호 및 상기 입력 기준 신호를 결합함으로써 아날로그 출력 신호를 생성하도록 구성되는 아날로그 신호 결합기; 및
    상기 아날로그 출력 신호 및 클록 신호를 수신하여 디지털 출력 신호를 생성하도록 구성되는 동적 래치를 포함하는, 하이브리드 비교기.
  2. 제1항에 있어서,
    상기 아날로그 신호 결합기는 임의의 클록 신호 없이 동작가능한, 하이브리드 비교기.
  3. 제1항에 있어서,
    상기 동적 래치는, 상기 클록 신호에 기반하여 상기 아날로그 출력 신호로부터 상기 디지털 출력 신호를 생성하는, 하이브리드 비교기.
  4. 제1항에 있어서,
    상기 아날로그 신호 결합기는,
    부하 회로; 및
    상기 아날로그 출력 신호를 생성하기 위해 상기 부하 회로에 결합되는 입력 스테이지를 포함하는, 하이브리드 비교기.
  5. 제4항에 있어서,
    상기 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함하며, 하나의 쌍의 차동 트랜지스터들은 상기 입력 아날로그 신호의 입력 차동 신호를 수신하도록 구성되고, 다른 쌍의 차동 트랜지스터들은 상기 입력 기준 신호의 기준 차동 신호를 수신하도록 구성되어, 상기 입력 차동 신호 및 상기 기준 차동 신호가 결합되어 아날로그 출력 차동 신호가 상기 아날로그 출력 신호로서 생성되는, 하이브리드 비교기.
  6. 제4항에 있어서,
    상기 입력 아날로그 신호는 제1 입력 아날로그 신호 및 제2 입력 아날로그 신호를 포함하고, 상기 입력 기준 신호는 제1 입력 기준 신호 및 제2 입력 기준 신호를 포함하고,
    상기 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함하며, 하나의 쌍의 차동 트랜지스터들은 상기 제1 입력 아날로그 신호 및 상기 제1 입력 기준 신호를 수신하도록 구성되고, 다른 쌍의 차동 트랜지스터들은 상기 제2 입력 아날로그 신호 및 상기 제2 입력 기준 신호를 수신하도록 구성되어, 아날로그 출력 차동 신호가 상기 아날로그 출력 신호로서 생성되는, 하이브리드 비교기.
  7. 제6항에 있어서,
    상기 2개의 쌍의 차동 트랜지스터들의 소스 단자들은 서로 결합되는, 하이브리드 비교기.
  8. 제4항에 있어서,
    상기 부하 회로는, 저항기들의 쌍, 트랜지스터들의 쌍, 다이오드들의 쌍, 다이오드-연결된 트랜지스터들의 쌍, 캐스케이드 트랜지스터들의 쌍, 또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는, 하이브리드 비교기.
  9. 제3항에 있어서,
    상기 아날로그 출력 신호는 아날로그 출력 차동 신호를 포함하고, 상기 동적 래치는, 상기 아날로그 출력 차동 신호를 수신하여 상기 클록 신호에 따라 상기 디지털 출력 신호를 생성하는, 하이브리드 비교기.
  10. 아날로그-디지털 변환기로서,
    입력 아날로그 신호를 수신하도록 구성되는 복수의 하이브리드 비교기들을 포함하며,
    각각의 하이브리드 비교기는,
    임의의 클록 신호 없이 동작가능하고 상기 입력 아날로그 신호 및 입력 기준 신호를 수신하여 상기 입력 아날로그 신호 및 상기 입력 기준 신호를 결합함으로써 아날로그 출력 신호를 생성하도록 구성되는 아날로그 신호 결합기; 및
    상기 아날로그 출력 신호 및 클록 신호를 수신하여 상기 클록 신호에 기반하여 디지털 출력 신호를 생성하도록 구성되는 동적 래치를 포함하는, 아날로그-디지털 변환기.
  11. 제10항에 있어서,
    상기 아날로그 신호 결합기는,
    부하 회로; 및
    상기 아날로그 출력 신호를 생성하기 위해 상기 부하 회로에 결합되는 입력 스테이지를 포함하는, 아날로그-디지털 변환기.
  12. 제11항에 있어서,
    상기 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함하며, 하나의 쌍의 차동 트랜지스터들은 상기 입력 아날로그 신호의 입력 차동 신호를 수신하도록 구성되고, 다른 쌍의 차동 트랜지스터들은 상기 입력 기준 신호의 기준 차동 신호를 수신하도록 구성되어, 상기 입력 차동 신호 및 상기 기준 차동 신호가 결합되어 아날로그 출력 차동 신호가 상기 아날로그 출력 신호로서 생성되는, 아날로그-디지털 변환기.
  13. 제11항에 있어서,
    상기 입력 아날로그 신호는 제1 입력 아날로그 신호 및 제2 입력 아날로그 신호를 포함하고, 상기 입력 기준 신호는 제1 입력 기준 신호 및 제2 입력 기준 신호를 포함하고,
    상기 입력 스테이지는 적어도 2개의 쌍의 차동 트랜지스터들을 포함하며, 하나의 쌍의 차동 트랜지스터들은 상기 제1 입력 아날로그 신호 및 상기 제1 입력 기준 신호를 수신하도록 구성되고, 다른 쌍의 차동 트랜지스터들은 상기 제2 입력 아날로그 신호 및 상기 제2 입력 기준 신호를 수신하도록 구성되어, 아날로그 출력 차동 신호가 상기 아날로그 출력 신호로서 생성되는, 아날로그-디지털 변환기.
  14. 제12항에 있어서,
    상기 2개의 쌍의 차동 트랜지스터들의 소스 단자들은 서로 결합되는, 아날로그-디지털 변환기.
  15. 제11항에 있어서,
    상기 부하 회로는, 저항기들의 쌍, 트랜지스터들의 쌍, 또는 다이오드들의 쌍 중 적어도 하나를 포함하는, 아날로그-디지털 변환기.
  16. 제10항에 있어서,
    상기 아날로그 출력 신호는 아날로그 출력 차동 신호를 포함하고, 상기 동적 래치는, 상기 아날로그 출력 차동 신호를 수신하여 상기 클록 신호에 따라 상기 디지털 출력 신호를 생성하는, 아날로그-디지털 변환기.
  17. 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법으로서,
    아날로그 신호 결합기에 의해, 임의의 클록 신호 없이 상기 아날로그 신호 및 입력 기준 신호를 수신하는 단계;
    상기 아날로그 신호 결합기에 의해, 아날로그 출력 신호를 생성하기 위해 임의의 클록 신호 없이 상기 아날로그 신호 및 상기 기준 신호를 결합하는 단계;
    동적 래치에 의해, 상기 아날로그 출력 신호 및 클록 신호를 수신하는 단계; 및
    상기 동적 래치에 의해, 상기 클록 신호에 기반하여 상기 아날로그 출력 신호로부터 상기 디지털 출력 신호를 생성하는 단계를 포함하는, 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법.
  18. 제17항에 있어서,
    출력을 위해 상기 디지털 출력 신호를 래칭하는 단계를 더 포함하는, 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법.
  19. 제17항에 있어서,
    상기 동적 래치에 의해 상기 디지털 출력 신호를 생성하는 것은, 상기 아날로그 출력 신호를 공급 전압 수준 또는 접지 전압 수준으로 증폭하는 것을 포함하는, 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법.
  20. 제17항에 있어서,
    상기 아날로그 신호 결합기는 상기 클록 신호로부터 격리되는, 아날로그 신호로부터 디지털 출력 신호를 생성하기 위한 방법.
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