CN114584147A - 低噪声混合比较器 - Google Patents

Abstract

本公开的实施例涉及低噪声混合比较器。混合比较器包括模拟信号组合器和动态锁存器。模拟信号组合器被配置为接收输入模拟信号和输入参考信号，以及通过组合输入模拟信号和输入参考信号生成模拟输出信号。动态锁存器被配置为接收模拟输出信号和时钟信号，以及生成数字输出信号。

Description

低噪声混合比较器

技术领域

本发明涉及一种比较器，尤其涉及一种用于模数转换器的比较器。

背景技术

时钟和数据恢复系统广泛用于通信设备、网络设备等，以从模拟信号中恢复时钟和数据。此类系统通常使用配备有高速采样器(例如，动态比较器)的模数转换器(ADC)，以最佳比特误码率(BER)基于参考信号和时钟信号将输入模拟信号转换为输出数字信号。在ADC中，许多这样的采样器用于同时获得模拟信号的各种样本。

然而，由于提供给动态比较器的时钟信号和由比较器生成的输出信号，模拟信号可能受制于噪声(诸如反冲噪声或功率波动)。例如，当由时钟信号在高低信号之间波动引起功率波动时，输入模拟信号可能会受制于反冲噪声，从而引起错误数字输出，进而降低比较器和模数转换的精度。当多个动态比较器连接到一个模拟输入信号时，来自多个比较器的噪声可能会进一步降低模拟输入信号。

发明内容

本公开提供了一种混合比较器、一种包括该混合比较器的模数转换器以及一种用于根据模拟信号生成数字输出信号的方法。

根据本公开的一方面，一种混合比较器包括模拟信号组合器和动态锁存器。模拟信号组合器被配置为接收输入模拟信号和输入参考信号，并且通过组合输入模拟信号和输入参考信号生成模拟输出信号。动态锁存器被配置为接收模拟输出信号和时钟信号，并且生成数字输出信号。模拟信号组合器能够在没有任何时钟信号的情况下操作。动态锁存器基于时钟信号从模拟输入信号生成数字输出信号。

根据本公开的另一方面，模数转换器包括多个混合比较器，该多个混合比较器被配置为接收输入模拟信号。每个混合比较器包括模拟信号组合器，该模拟信号组合器能够在没有任何时钟信号的情况下操作，并且被配置为接收输入模拟信号和输入参考信号，并且通过组合输入模拟信号和输入参考信号来生成模拟输出信号。此外，每个混合比较器包括动态锁存器，该动态锁存器被配置为接收模拟输出信号和时钟信号，并且基于时钟信号生成数字输出信号。

根据本公开的另一方面，公开了一种用于根据模拟信号生成数字输出信号的方法。该方法包括：由模拟信号组合器接收模拟信号和输入参考信号，而没有任何时钟信号；由模拟信号组合器组合模拟信号和参考信号，而没有任何时钟信号，以生成模拟输出信号；由动态锁存器接收模拟输出信号和时钟信号；以及由动态锁存器基于时钟信号根据模拟输入信号生成数字输出信号。该方法还可以包括锁存用于输出的数字输出信号。模拟信号组合器可以与时钟信号隔离。

根据本公开的一个实施例，模拟信号组合器包括输入级和负载电路。输入级可以包括至少两对差分晶体管。一对差分晶体管可以被配置为接收输入模拟信号的输入差分信号，并且另一对差分晶体管可以被配置为接收输入参考信号的参考差分信号，使得模拟信号组合器组合输入差分信号和参考差分信号以生成模拟输出差分信号作为模拟输出信号。两对差分晶体管的源极端子可以相互耦合。

根据本公开的一个实施例，输入模拟信号包括第一输入模拟信号和第二输入模拟信号，并且输入参考信号包括第一输入参考信号和第二输入参考信号。此外，输入级可以包括至少两对差分晶体管。一对差分晶体管可以被配置为接收第一输入模拟信号和第一输入参考信号，并且另一对差分晶体管可以被配置为接收第二输入模拟信号和第二输入参考信号，以生成模拟输出差分信号作为模拟输出信号。两对差分晶体管的源极端子可以相互耦合。

根据本公开的一个实施例，模拟输出信号可以包括模拟输出差分信号。此外，动态锁存器可以接收模拟输出差分信号以根据时钟信号生成数字输出信号。

附图说明

当结合附图阅读时，将参考以下详细描述来理解本公开的发明方面的实施例。

图1示出了根据本公开的一个实施例的被配置为将输入模拟信号转换为输出数字信号的模数转换器。

图2示出了根据本公开的一个实施例的示例性混合比较器。

图3示出了根据本公开的一个实施例的示例性模拟信号组合器的电路图。

图4示出了根据本公开的一个实施例的动态锁存器的电路图。

图5A示出了示出根据本公开的一个实施例的混合比较器的模拟信号组合器的操作的时序图。

图5B示出了示出根据本公开的一个实施例的动态锁存器的操作的时序图。

图6A和6B分别是常规动态比较器和根据本公开的混合比较器的输入模拟信号的PAM4眼图。

图7是示出了根据本公开的使用混合比较器从模拟信号生成数字输出信号的方法的流程图。

图8A至图8E示出了根据本公开的一些实施例的示例性负载电路，该示例性负载电路可以代替图3所示的模拟信号组合器中的负载电路使用。

图9A至9C示出了根据本公开的一些实施例的示例性输入级，该示例性输入级可以代替图3所示的模拟信号组合器中的输入级使用。

具体实施方式

现在将详细参考各种实施例，其示例在附图中示出。在以下详细描述中，阐述了许多具体细节以提供对本公开的创造性方面的透彻理解。然而，对于本领域的普通技术人员来说很清楚的是，可以在没有这些具体细节的情况下实践本公开的创造性方面。在其他情况下，没有详细描述众所周知的方法、过程、系统和组件，以免不必要地混淆各种实施例的方面。

在本公开中，除非另有定义，否则包括技术或科学术语的术语可具有本公开所属领域的普通技术人员通常理解的含义。

在本公开中，表述“A包括B”、“A可以包括B”、“A被提供有B”、“A可以被提供有B”、“A具有B”、“A可以具有B”等，表示存在对应的特征(例如，功能、操作或组件等)，但不排除其他附加特征的存在。即，这样的表述应当被理解为包括可能包括其他实施例的开放式术语。

在本公开中，除非在上下文中另有明确说明，否则单数形式的表达可以包括该表达的复数的含义，并且同样适用于权利要求中阐述的单数形式的表达。在本公开中，除非上下文中另有说明，否则表述“第一(1st)”、“第二(2nd)”、“第一(first)”、“第二(second)”等用于在指多个相同对象时将一个对象与另一个对象区分开来，并且不限制对象的顺序或重要性。

在本公开中，表述“A、B和C”、“A、B或C”、“A、B和/或C”、“A、B和C中的至少一个”、“A、B或C中的至少一个”、“A、B和/或C中的至少一个”等可以用来指每个列出的项目，或者可以提供所列项目的任何可能的组合。例如，表述“A和B中的至少一个”可用于指所有(1)A、(2)B和(3)A和B。

在本公开中，表述“基于……”用于描述在包含该表述的短语或句子中描述的、影响决定或确定的动作或操作的一个或多个因素，并且不排除影响对应决定或确定的动作或操作的其他因素。

在本公开中，组件(例如，第一组件)“连接”或“耦合”到另一组件(例如，第二组件)的表述不仅可以表示第一组件直接连接或耦合到第二个组件，而且可以经由另一个新组件(例如，第三组件)连接或耦合到第二个组件。

在本公开中，表述“被配置为……”旨在根据上下文包括“被设置为……”、“具有……的性能”、“被改变为……”、“被制成……”和“使……能够”等的含义。对应的表述不限于“专门设计在硬件中”的意思。例如，被配置为执行特定操作的处理器可以指能够通过执行软件来执行特定操作的通用处理器。

现在将参考附图描述本公开的各种实施例。在附图和附图的描述中，实质上等效的元素可以被赋予相同的附图标记。在各种实施例的以下描述中，可以省略对相同或对应组件的描述。然而，这并不意味着该组件不包括在该实施例中。

图1示出了根据本公开的一个实施例的被配置为将输入模拟信号Vin转换成输出数字信号Do的模数转换器(ADC)100的一个实施例。ADC 100可以被配置为接收输入模拟信号Vin(例如，电压信号)、参考信号Vref(例如，电压信号)和时钟信号。ADC 100包括多个混合比较器120_0、120_1、……、120_N。作为输入，混合比较器120_0至120_N被配置为接收输入模拟信号Vin、分别包括Vref_0至Vref_N的参考信号Vref、以及分别包括CK_0、CK_1、……、CK_N的时钟信号CK，并分别生成输出数字信号Do_0至Do_N，共同代表一个(N+1)比特的数字输出Do。参考信号Vref可以从电压参考设备生成，该电压参考设备可以提供在ADC100内部或外部。尽管ADC 100被配置为接收输入模拟信号Vin和参考信号作为电压信号，ADC 100也可以被配置为接收输入模拟信号和参考信号作为电流信号。

混合比较器120_0至120_N可以在结构和功能上相互基本相同。因此，混合比较器120_0将被描述为混合比较器的示例。如图1所示，混合比较器120_0可被配置为将输入模拟信号Vin与参考信号Vref_0相比较，并且基于时钟信号CK_0生成输出数字信号Do_0。其他混合比较器120_1至120_N也可以分别使用参考信号Vref_1至Vref_N以及时钟信号CK_1至CK_N以类似方式操作。

尽管比较器120_0至120_N被配置为分别接收参考信号Vref_0至Vref_N，但是参考信号Vref_0至Vref_N可以彼此相同或基本相同。在一个实施例中，时钟信号CK_0至CK_N可具有不同的时钟频率，使得混合比较器120_0至120_N以不同的时钟频率对输入模拟信号Vin进行采样。此外，时钟信号CK_0至CK_N中的至少一些时钟信号可以具有与时钟信号CK_0、CK_1、...、CK_N的剩余时钟信号不同的频率。在另一实施例中，时钟信号CK_0至CK_N可以具有相同的时钟频率，以便以相同的时钟频率对输入模拟信号Vin进行采样。

图2示出了根据本公开的一个实施例的混合比较器120_0的框图。在本实施例中，混合比较器120_0包括模拟信号组合器220和动态锁存器240。模拟信号组合器220被配置为组合输入模拟信号Vin和参考信号Vref，并且生成合并的输出模拟信号Vt。在一些实施例中，混合比较器200还可以放大输入模拟信号Vin和参考信号Vref的合并信号。

在混合比较器120_0中，模拟信号组合器220被配置为在不使用任何时钟信号的情况下生成合并的输出模拟信号Vt。即，模拟信号组合器220没有提供或操作有任何时钟或时钟信号，因此与时钟信号或这种时钟信号的影响隔离。由于模拟信号组合器220不使用时钟信号来生成输出模拟信号Vt，因此输入模拟信号Vin不受由于时钟信号或基于时钟信号生成的输出信号Vt的反冲噪声的影响。因此，由模拟信号组合器220在没有任何时钟信号的情况下生成的输出模拟信号Vt可以以更准确的方式表示输入模拟信号Vin和参考信号Vref的合并信号。

在混合比较器120_0中，动态锁存器240被配置为接收组合的输出模拟信号Vt和时钟信号CK_0。基于时钟信号CK_0，动态锁存器240可对合并的输出模拟信号Vt进行采样和放大，以生成输出数字比特信号Do_0。以此方式，输入模拟信号Vin和参考信号Vref可以在不使用时钟信号的情况下首先由模拟信号组合器220组合和放大，并且合并的模拟信号Vt可以被提供给动态锁存器240以基于时钟信号被数字化。

因此，混合比较器200包括模拟级和数字级，在模拟级输入模拟信号Vin和参考信号Vref在不使用任何时钟信号的情况下首先由模拟信号组合器220合并和放大，在数字级动态锁存器240使用时钟信号生成合并模拟信号Vt的数字化输出。由于输入模拟信号不受制于没有由时钟信号引起的反冲噪声，因此混合比较器可以生成更准确的数字输出，该数字输出没有这种反冲噪声。

图3示出了根据本公开的一个实施例的模拟信号组合器220的示例性电路图。模拟信号组合器220包括负载电路320和耦合到负载电路320的输入级340。负载电路320可以在一个或多个节点处耦合到电压源(未示出)以提供电源电压VDD，而在其他节点处耦合到输入级340。如图3所示，负载电路320可以包括两个电阻R1和R2，每个电阻具有耦合到电源电压VDD的一端以及在节点N31或N32处耦合到输入级340的另一端，如图3所示。

输入级340可以包括至少两对差分晶体管，用于接收以差分输入信号vip和vin的形式的输入模拟信号Vin，vin可以是vip的反相电压信号，以及以差分参考电压信号vrefp和vrefn的形式的输入参考电压信号Vref，vrefp可以是vrefp的反相电压信号。在示出的实施例中，输入级340可以包括分别用于接收差分电压输入信号vip和vin的第一对差分晶体管Q31和Q32。例如，如图3所示，输入电压vip提供给晶体管Q31的栅极端子，而电压信号vin可以提供给晶体管Q32的栅极端子。第一对差分晶体管Q31和Q32的漏极端子可以分别在节点N31和N32处耦合到负载电路320。此外，第一对差分晶体管Q31和Q32的源极端子可以在节点N35处相互耦合。偏置晶体管Q35可以在其漏极端子处耦合到节点N35，并且在其源极端子处耦合到接地端子GND，并且在其栅极端子处接收偏置电压VB。

输入级340还可包括第二对差分晶体管Q33和Q34，用于在其栅极端子处分别接收差分参考电压vrefn和vrefp。此外，晶体管Q33和Q34的漏极端子分别通过节点N31和N32耦合到负载电路320。此外，晶体管对Q33和Q34的源极端子可以在节点N36处相互耦合。偏置晶体管Q36可以在其漏极端子处耦合到节点N36，并且在其源极端子处耦合到接地GND，并且在其栅极端子处接收偏置电压VB。

在输入级340中，用于接收输入模拟信号Vin(例如，vip和vin)和参考信号Vref(例如，vrefp和vrefn)的两对晶体管被配置为生成输入模拟信号Vin和参考信号Vref的合并信号。例如，用于接收输入模拟电压vip的晶体管Q31的漏极端子和用于接收参考电压vrefn的晶体管Q33的漏极端子可以在节点N31处连接。此外，用于接收输入模拟电压vin的晶体管Q32的漏极端子和用于接收参考信号电压vrefp的晶体管Q34的漏极端子可以在节点N32处连接。在此配置中，可以分别在节点N31和N32处生成包括差分输出电压信号vtn和vtp的输出电压信号Vt。

模拟信号组合器300可以操作以合并输入差分电压信号vip和vin以及参考差分电压信号vrefp和vrefn。具体地，流经电阻器R1的电流是晶体管Q31的漏极电流I_D1和晶体管Q33的漏极电流I_D3的组合。类似地，流经电阻器R2的电流是晶体管Q32的漏极电流I_D2和晶体管Q34的漏极电流I_D4的组合。因此，当输入差分电压信号vip和vin以及参考差分电压信号verfn和vrefp分别提供给晶体管Q31、Q32、Q33和Q34时，漏极电流I_D1、I_D2、I_D3、I_D4被汲取，并且模拟信号组合器300分别在输出节点N32和N31处输出对应于输入差分电压信号和差分参考电压信号的合并信号的差分输出信号Vt(即，vtp-vtn)。

当在晶体管Q31的栅极端子提供的输入电压vip高于在晶体管Q32的栅极端子提供的输入电压vin时，晶体管Q31的漏极电流I_D1增加，从而降低了晶体管Q31的漏极电压，并且晶体管Q32的漏极电流I_D2减小，从而增加了晶体管Q32的漏极电压。反之，当在晶体管Q31栅极端子提供的输入电压vip低于在晶体管Q32栅极端子提供的输入电压vin时，晶体管Q31的漏极电流I_D1减小，从而增加了晶体管Q31的漏极电压，并且晶体管Q32的漏极电流I_D2增加，从而降低了晶体管Q32的漏极电压。因此，输入差分电压之间的差异引起第一对差分晶体管Q31和Q32的漏极电流的差异，从而产生与差分输入信号vip和vin之间的差异成比例的差分输出信号。

类似地，第二对差分晶体管Q33和Q34可以操作以根据差分参考信号vrefp和vrefn的差异生成差动输出信号。因此，通过将第二对差分晶体管Q33和Q34耦合到第一对差分晶体管Q31和Q33，模拟信号组合器可以生成指示Vin和Vref之间差异的合并差分模拟信号Vt(＝vtp-vtn)，即，Vin(＝vip-vin)-Vref(＝vrefp-vrefn)。

在一个实施例中，模拟信号组合器300还可以被配置为放大输入差分电压信号vip和vin之间的差异以及差分参考信号之间的差异。在一些实施例中，模拟信号组合器300可以具有增益G，其可以基于晶体管增益、负载电路320的电阻等进行调整。

模拟信号组合器220因此被配置为没有任何时钟信号的模拟电路。因此，响应于输入模拟信号Vin生成合并的差分模拟信号Vt基本上没有由于时钟信号引起的反冲噪声。

在一些实施例中，每对差分晶体管Q31至Q32和Q33至Q34可以包括具有基本对称的组件特性的晶体管。模拟信号组合器220中的晶体管Q31至Q34可以是金属氧化物半导体场效应晶体管(MOSFET)，诸如NMOS或PMOS晶体管。然而，晶体管不限于此，任何其他类型的晶体管都可以用于差分晶体管。此外，尽管图3示出了使用NMOS晶体管作为偏置晶体管Q35和Q36，但是只要在节点N35和接地GND之间以及节点N36和接地GND之间提供电流，使用其他类型的晶体管和/或电子元件的偏置电路就可以被用来代替偏置晶体管Q35和Q36。

图4示出了根据本公开的一个实施例的图2中所示的动态锁存器240的示例性电路图。在所示实施例中，动态锁存器240可以包括时钟锁存器420和级联到时钟锁存器420的S-R锁存器440。时钟锁存器420可以被耦合以从模拟信号组合器220接收的输出模拟电压信号Vt(例如，输出模拟差分电压信号vtp和vtn)，其是输入模拟差分电压和参考电压的合并信号。时钟锁存器420可以包括一对差分晶体管Q41和Q42、两对交叉耦合的晶体管Q43至Q44和Q45至Q46、预充电开关Q47和Q48、以及尾电流源晶体管Q49。差分晶体管对Q41和Q42可以从模拟信号组合器220接收输出模拟差分电压vtp和vtn。预充电开关Q47和Q48可以分别在节点N43和N44处耦合到晶体管对Q43至Q44和Q45至Q46。预充电开关Q47和Q48可以根据时钟信号CK_0操作。尾电流源晶体管Q49也可以接收时钟信号CK_0。在一个实施例中，强ARM锁存器可以用于时钟锁存器420。然而，使用时钟信号的其他类型的锁存器也可以用于时钟锁存器420。

时钟锁存器420可以将从模拟信号组合器220接收的合并差分电压信号Vt(例如，vtp-vtn)放大到VDD或GND电平，以基于时钟信号CK_0生成数字化输出vop和von。在时钟锁存器420的所示实施例中，当时钟信号CK_0为低时，差分晶体管对Q41和Q42可以关断并且时钟锁存器420处于预充电阶段，其中节点N41、N42、N43和N44可以预充电到VDD。然后，当时钟信号变高时，开关Q47和Q48可以关断并且差分晶体管对Q41和Q42可以打开，从而与电压vtp和vtn之间的差异成比例地汲取差分电流。

以这种方式，时钟锁存器420可以在放大阶段操作，这允许模拟差分电压vtp和vtn之间的差异超过输入模拟差分电压vip和vin之间的差异。当输出模拟电压vtp高于输出模拟电压vtn时，晶体管Q41汲取更多电流，使得节点N43处的电压通过晶体管Q41、Q43和Q49放电。另一方面，当输出模拟电压vtn高于输出模拟电压vtp时，晶体管Q2汲取更多电流，使得节点N44处的电压通过晶体管Q42、Q44和Q49放电。

随后，随着节点N41和N42的电压下降到VDD-V_THN，交叉耦合的晶体管对Q43-Q44和Q45-Q46打开，允许晶体管Q41和Q42的部分漏极电流流向节点N43和N44。由于由差分晶体管汲取的电流，输出电压vop和von继续下降，直到电压达到VDD-V_THP，从而使晶体管Q45和Q46中的任何一个打开。这允许节点N43和N44上的电压中的一个下降到GND电平，而另一个节点达到VDD电平。因此，利用晶体管周围的正反馈，时钟锁存器420的一个输出可以达到VDD电平，而锁存器的另一个输出可以下降到GND电平。当时钟锁存器420处于预充电阶段时，时钟锁存器420的数字化输出可以被提供给保存输出数据的S-R锁存器440。

图5A示出了示出根据本公开的一个实施例的混合比较器120_0的模拟信号组合器220的操作的时序图。在示出的实施例中，模拟信号组合器220可以被提供有输入模拟差分电压Vin(即，vip-vin)。输入电压Vin可以分别包括第一和第二输入模拟电压信号vip和vin，其中一个电压可以是另一个的反相电压。此外，模拟信号组合器220还可提供参考差分电压Vref(即vrefp-vrefn)，分别包括第一和第二差分参考电压信号vrefp和vrefn，其中一个电压可以是另一个的反相电压。

模拟信号组合器220可以通过合并输入模拟差分电压Vin和参考差分电压Vref来生成输出差分模拟电压Vt(即，vtp-vtn)。由于模拟信号组合器220组合输入模拟差分电压Vin和参考差分电压Vref，而没有时钟信号，因此生成的输出信号Vt也是模拟信号。在所示实施例中，合并的模拟信号Vt(即，vtp-vtn)可以与Vin(＝vip-vin)-Vref(＝vrefp-vrefn)成比例。

如图5A所示，当输入模拟差分信号Vin高于参考差分信号Vref时，第一输出电压vtp高于第二输出电压vtn。另一方面，当输入模拟差动信号Vin低于参考差分信号Vref时，第一输出电压vtp低于第二输出电压vtn。此外，差分输出电压信号的幅度可能与输入模拟信号和参考信号的组合信号的幅度成正比，即Vin(＝vip-vin)-Vref(＝vrefp-vrefn)。

图5B示出了示出根据本公开的一个实施例的动态锁存器240的操作的时序图。动态锁存器240的时钟锁存器420可以从模拟信号组合器220接收输出模拟差分电压信号Vt(＝vtp-vtn)，并进一步接收时钟信号CK_0。动态锁存器240的操作开始于第一阶段(例如，在图5B的图中的时间t1之前)，其中时钟信号CK_0为低。因此，时钟锁存器420在预充电阶段操作，因此时钟锁存器420的输出电压信号vop和von具有电压值VDD。

在第二阶段中(例如，在图5B的图中的时间t1和时间t2之间)，时钟信号CK_0转变为高。因此，时钟锁存器420根据接收到的输出模拟差分电压Vt生成输出信号。在本实施例中，由于提供给时钟锁存器420的第一模拟电压vtp高于提供给时钟锁存器420的第二模拟电压vtn，时钟锁存器420生成输出差分电压，该输出差分电压包括电压值更接近HIGH的电压vop和电压值更接近LOW的电压von。因此，输出电压vop和von的值可以相互互补。S-R锁存器440可以耦合以从时钟锁存器420接收输出差分电压信号vop和von，并且输出正比较器电压VDD作为数字输出Do_0，因为正输出电压vop指示“1”。

在第三阶段(例如，在图5B的图中的时间t2和时间t3之间)，时钟信号CK_0再次转变为低。因此，时钟锁存器420再次进入预充电阶段，并且S-R锁存器440将输出Do_0保持为VDD。因此，防止输出Do_0在预充电阶段根据来自时钟锁存器420的输出电压而改变。

此后，在第四阶段(例如，在图5B的图中的时间t3之后)，时钟信号CK_0转变为高(例如，在图5B的图中的时间t3之后)。在这种情况下，提供给时钟锁存器420的第一模拟电压vtp低于提供给时钟锁存器420的第二模拟电压vtn。因此，时钟锁存器420生成包括电压值更接近HIGH的电压vop和电压值更接近LOW的负输出电压von的输出差分电压。同样，输出电压vop和von的值可以相互互补。S-R锁存器440然后可以从时钟锁存器420接收输出差分电压信号vop和von。在这种情况下，S-R锁存器440输出负比较器电压VSS作为数字输出Do_0，因为接收到的电压信号vop指示“0”。

图6A和6B分别是传统动态比较器和根据本公开的混合比较器120_0的输入模拟信号的PAM4眼图。

图6A示出了包括在ADC中的14个常规动态比较器的输入模拟信号的PAM4眼图。当ADC包括许多动态比较器时，提供给动态比较器中的一个动态比较器的输入模拟信号可能受到提供给相同的动态比较器的时钟信号以及提供给ADC中其他动态比较器的时钟信号的影响。结果，如图6A所示，输入模拟信号包括由提供给动态比较器的时钟信号引起的反冲噪声。

与之相对照，在图6B中，14个混合比较器的输入模拟信号的PAM4眼图显示输入模拟信号不会由于时钟信号而受制于大量反冲噪声。如上所述，在混合比较器120_0至120_N中的每一个中，模拟信号组合器220首先组合接收的输入模拟信号和参考信号，而没有时钟信号，然后动态锁存器240从模拟信号组合器220接收组合的模拟信号，并基于时钟信号生成数字输出。因此，输入模拟信号基本上没有如图6B所示的反冲噪声。

图7是示出根据本公开的用于使用混合比较器120_0根据模拟信号生成数字输出信号的方法700的流程图。方法700可以使用本文中讨论的各种硬件实施例中的任何一个以及落入本公开范围内的其他硬件实施例来执行。

在该方法700中，模拟信号组合器220可以接收模拟信号和输入参考信号，而没有任何时钟信号(S720)。在一些实施例中，由模拟信号组合器接收模拟信号和输入参考信号(S720)可以包括接收以差分输入信号vip和vin的形式的输入模拟信号Vin，vin可以是vip的反相电压信号，以及以差分参考电压信号vrefp和vrefn的形式的输入参考电压信号Vref，vrefn可以是vrefp的反相电压信号。

然后模拟信号组合器220可以组合模拟信号和参考信号，而没有任何时钟信号，以生成模拟输出信号(S740)。在一些实施例中，由模拟信号组合器220组合模拟信号和参考信号以生成模拟输出信号(S740)可以包括由模拟信号组合器220放大输入模拟信号Vin和输入参考电压信号Vref之间的差值。

在一些实施例中，模拟信号组合器220可以通过使用合适的隔离技术或设备与时钟信号电隔离。

在模拟信号组合器220生成输出信号之后，动态锁存器240可以接收模拟输出信号和时钟信号(S760)。动态锁存器然后可以基于时钟信号从模拟输出信号生成数字输出信号(S780)。在一些实施例中，由动态锁存器生成数字输出信号可以包括将模拟输出信号放大到电源电压电平或接地电压电平。例如，当从模拟信号组合器220接收的模拟输出信号指示输入模拟信号Vin高于输入参考电压信号Vref时，动态锁存器240生成被放大到供应电压电平的输出信号。相反地，当从模拟信号组合器220接收的模拟输出信号指示输入模拟信号Vin低于输入参考电压信号Vref时，动态锁存器240生成被放大到接地电压电平的输出信号。

在一些实施例中，方法700还可以包括锁存用于输出的数字输出信号。

有利地，模拟信号组合器220在不使用时钟信号的情况下将输入模拟差分信号与差分参考信号合并，然后将合并的信号提供给动态锁存器。由于在不使用时钟信号的情况下生成的合并信号基本上没有反冲噪声，因此提高了由动态锁存器生成的数字输出信号的准确性。

图8A至8E分别示出了示例性负载电路802、804、806、808和810，其可以代替根据本公开的一些实施例的模拟信号组合器220中的负载电路320使用。尽管本文中示出了这样的负载电路320和802至810，但是本公开不限于此，并且可以在模拟信号组合器220中使用其他合适配置的负载电路。

如图8A所示，负载电路802可以包括一个或多个晶体管。例如，负载电路802可以包括两个PMOS晶体管Q81和Q82，每个PMOS晶体管具有耦合到VDD的一个端子和耦合到节点N31或N32的另一个端子。此外，PMOS晶体管Q81和Q82可以相互耦合并且被配置为接收公共电压VP。然而，其他类型的晶体管(例如，NMOS晶体管)也可以用于负载电路802。

在另一实施例中，图8B的负载电路804可以包括一个或多个线性晶体管。例如，负载电路804可以包括两个线性晶体管Q83和Q84，每个线性晶体管具有耦合到VDD的一个端子和耦合到节点N31或N32的另一个端子。

在另一实施例中，图8C的负载电路806可以包括一个或多个二极管连接的晶体管。例如，负载电路806可以包括两个二极管连接的晶体管Q85和Q86，每个二极管Q85和Q86具有耦合到VDD的一个端子和耦合到节点N31或N32的另一个端子。

在又一实施例中，图8D的负载电路808可以包括一个或多个电感器L1和L2。例如，负载电路806可以包括两个电感器L1和L2，每个电感器具有耦合到VDD的一个端子和耦合到节点N31或N32的另一个端子。

在又一个实施例中，图8E的负载电路810可以配置有包括两个晶体管的级联配置。例如，负载电路810可以包括两对级联晶体管Q87至Q88和Q89至Q90，其中每一对级联晶体管分别具有耦合到VDD的一个端子和耦合到节点N31或N32的另一个端子。此外，如图8E所示，上晶体管Q87和Q89的栅极端子可以相互耦合并且被配置为接收电压VP1，而下晶体管Q88和Q90的栅极端子可以相互耦合并且被配置为接收电压VP2。

图9A至图9C分别示出了示例性输入级920、940和950，根据本公开的一些实施例，其可以代替模拟信号组合器220中的输入级340使用。

在如图9A所示的一个实施例中，输入级920可以具有与图3中的输入级340相同的配置，除了两对差分晶体管的所有源极端子在它们的源极节点处耦合在一起之外，其进一步耦合到偏置晶体管。也就是说，输入级920可以包括第一和第二对差分晶体管Q31-Q32和Q33-Q34以及偏置晶体管Q35和Q36。当第一对差分晶体管Q31和Q32在其栅极端子分别接收输入差分模拟信号vip和vin时，第二对差分晶体管Q33和Q34在其栅极端子分别接收差分参考电压信号vrefn和vrefp。然而，与图3所示的输入级340不同，第一和第二对差分晶体管Q31-Q32和Q33-Q34的源极端子可以在节点N91处相互耦合。偏置晶体管Q35和Q36可以在其漏极端子处耦合到节点N91，并且在其源极端子处耦合到接地端子GND，并且在其栅极端子处接收偏置电压VB。由于偏置晶体管Q35和Q36作为输入级340中的电流源，输入级920也可以与输入级340基本相同的方式操作以分别在节点N31和N32处生成输入模拟信号和参考信号的合并信号作为输出差分模拟信号vtn和vtp。

在如图9B所示的另一个实施例中，输入级940可以包括至少两对差分晶体管，其具有与图3中的两对差分晶体管的配置相同的配置，但不同之处在于到晶体管Q32和Q34的输入在其间切换。具体地，输入级940可以包括第一和第二对差分晶体管Q31-Q32和Q33-Q34，以及偏置晶体管Q35和Q36。例如，如图9B所示，一对差分晶体管Q31和Q32接收输入和参考信号中的一个，使得晶体管Q31在其栅极端子接收输入电压vip，而晶体管Q32在其栅极端子接收参考电压信号vrefp。此外，另一对差分晶体管Q33和Q34接收输入和参考信号中的另一个，使得晶体管Q34在其栅极端子接收输入电压vin，而晶体管Q33在其栅极端子接收参考电压信号vrefn。

在图9B所示的实施例中，第一对差分晶体管被配置为检测输入模拟电压信号vip和参考信号vrefp之间的差异，并且第二对差分晶体管被配置为检测输入模拟电压信号vin与参考信号vrefn之间的差异。然后，根据信号vip-vrefp之间的检测到的电压差和信号vin-vrefn之间的检测到的电压差，流经电阻R1和R2的电流被汲取，从而可以分别在节点N32和N31处生成输出差分信号vtp和vtn。因此，当模拟信号组合器220使用根据图9B所示实施例的输入级940时，在节点N31和N32处检测到的输出差分电压信号vop和von，即Vin(＝vip-vin)-Vref(＝vrefp-vrefn)与使用输入级340时基本相同。

在图9C所示的实施例中，除了两对差分晶体管Q31-Q32和Q33-Q34的所有源极端子在节点N92处耦合在一起之外，输入级960可以具有与图9B中所示的输入级940相同的配置，输入级960还耦合到偏置晶体管Q35和Q36。由于偏置晶体管Q35和Q36像输入级940中的晶体管Q35和Q36一样用作电流源，输入级960也可以与输入级940基本相同的方式操作，以在节点N31和N32生成输入模拟信号和参考信号的合并信号作为输出差分模拟信号vtn和vtp。

尽管上面已经描述了模拟信号组合器220的各种实施例，但是本公开不限于此，并且各种其他实施例是可能的，只要它们被配置为生成输入模拟信号和参考信号的组合信号。

此外，在一些实施例中，在根据本公开的混合比较器中可以使用其中NMOS晶体管被PMOS晶体管替换，反之亦然，并且到地和电源电压端子的连接被互换的电路。此外，在电路实施例中可以使用除MOS晶体管之外的晶体管，诸如BJT，以代替MOS晶体管。

提供本公开中的描述是为了使本领域普通技术人员能够制作和使用本公开。对于本领域技术人员来说，对本公开的各种修改将是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文定义的一般原理可以应用于其他变体。因此，本公开不旨在限于本文描述的示例，而是符合与本文公开的原理和新颖特征一致的最宽范围。

尽管该主题已经以结构特征和/或方法动作特定的语言进行了描述，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上述特定特征和动作被公开为实现权利要求的示例形式。

Claims (20)

1.一种混合比较器，包括

模拟信号组合器，被配置为接收输入模拟信号和输入参考信号，并且通过组合所述输入模拟信号和所述输入参考信号生成模拟输出信号；以及

动态锁存器，被配置为接收所述模拟输出信号和时钟信号，并且生成数字输出信号。

2.根据权利要求1所述的混合比较器，其中所述模拟信号组合器能够在没有任何时钟信号的情况下操作。

3.根据权利要求1所述的混合比较器，其中所述动态锁存器基于所述时钟信号从所述模拟输出信号生成所述数字输出信号。

4.根据权利要求1所述的混合比较器，其中所述模拟信号组合器包括：

负载电路；和

输入级，耦合到所述负载电路以生成所述模拟输出信号。

5.根据权利要求4所述的混合比较器，其中所述输入级包括至少两对差分晶体管，一对差分晶体管被配置为接收所述输入模拟信号的输入差分信号，并且另一对差分晶体管被配置为接收所述输入参考信号的参考差分信号，使得所述输入差分信号与所述参考差分信号被组合以生成模拟输出差分信号作为所述模拟输出信号。

6.根据权利要求4所述的混合比较器，其中所述输入模拟信号包括第一输入模拟信号和第二输入模拟信号，并且所述输入参考信号包括第一输入参考信号和第二输入参考信号，并且

其中所述输入级包括至少两对差分晶体管，一对差分晶体管被配置为接收所述第一输入模拟信号和所述第一输入参考信号，并且另一对差分晶体管被配置为接收所述第二输入模拟信号和所述第二输入参考信号，以生成模拟输出差分信号作为所述模拟输出信号。

7.根据权利要求6所述的混合比较器，其中所述两对差分晶体管的源极端子相互耦合。

8.根据权利要求4所述的混合比较器，其中所述负载电路包括以下至少一项：一对电阻器、一对晶体管、一对二极管、一对二极管连接的晶体管、一对级联晶体管、或者其一个或多个组合。

9.根据权利要求3所述的混合比较器，其中所述模拟输出信号包括模拟输出差分信号，并且所述动态锁存器接收所述模拟输出差分信号以根据所述时钟信号生成所述数字输出信号。

10.一种模数转换器，包括：

多个混合比较器，被配置为接收输入模拟信号，每个混合比较器包括：

模拟信号组合器，能够在没有任何时钟信号的情况下操作，并且被配置为接收所述输入模拟信号和输入参考信号，并且通过组合所述输入模拟信号和所述输入参考信号生成模拟输出信号；以及

动态锁存器，被配置为接收所述模拟输出信号和时钟信号，并且基于所述时钟信号生成数字输出信号。

11.根据权利要求10所述的模数转换器，其中所述模拟信号组合器包括：

负载电路；以及

输入级，耦合到所述负载电路以生成所述模拟输出信号。

12.根据权利要求11所述的模数转换器，其中所述输入级包括至少两对差分晶体管，一对差分晶体管被配置为接收所述输入模拟信号的输入差分信号，并且另一对差分晶体管被配置为接收所述输入参考信号的参考差分信号，使得所述输入差分信号和所述参考差分信号组合以生成模拟输出差分信号作为所述模拟输出信号。

13.根据权利要求11所述的模数转换器，其中所述输入模拟信号包括第一输入模拟信号和第二输入模拟信号，并且所述输入参考信号包括第一输入参考信号和第二输入参考信号，并且

其中所述输入级包括至少两对差分晶体管，一对差分晶体管被配置为接收所述第一输入模拟信号和所述第一输入参考信号，并且另一对差分晶体管被配置为接收所述第二输入模拟信号和所述第二输入参考信号，以生成模拟输出差分信号作为所述模拟输出信号。

14.根据权利要求12所述的模数转换器，其中所述两对差分晶体管的源极端子相互耦合。

15.根据权利要求11所述的模数转换器，其中所述负载电路包括以下至少一项：一对电阻器、一对晶体管或者一对二极管。

16.根据权利要求10所述的模数转换器，其中所述模拟输出信号包括模拟输出差分信号，并且所述动态锁存器接收所述模拟输出差分信号以根据所述时钟信号生成所述数字输出信号。

17.一种用于从模拟信号生成数字输出信号的方法，包括

由模拟信号组合器接收所述模拟信号和输入参考信号，而没有任何时钟信号，

由所述模拟信号组合器组合所述模拟信号和所述参考信号，而没有任何时钟信号，以生成模拟输出信号；以及

由动态锁存器接收所述模拟输出信号和时钟信号，以及

由所述动态锁存器基于所述时钟信号从所述模拟输出信号生成所述数字输出信号。

18.根据权利要求17所述的方法，还包括：

锁存用于输出的所述数字输出信号。

19.根据权利要求17所述的方法，其中由所述动态锁存器生成所述数字输出信号包括将所述模拟输出信号放大到电源电压电平或接地电压电平。

20.根据权利要求17所述的方法，其中所述模拟信号组合器与所述时钟信号隔离。

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