KR20220065682A

KR20220065682A - 액체 토출 헤드용 기판 및 액체 토출 헤드

Info

Publication number: KR20220065682A
Application number: KR1020210151031A
Authority: KR
Inventors: 마이 히로하라; 겐지 다카하시
Original assignee: 캐논 가부시끼가이샤
Priority date: 2020-11-13
Filing date: 2021-11-05
Publication date: 2022-05-20
Also published as: CN114475000B; US20220153023A1; US11912028B2; CN114475000A; JP2022078882A

Abstract

액체 토출 헤드용 기판은 기재, 액체를 토출하기 위한 열 에너지를 발생시키는 발열 저항체층을 포함하는 발열 소자, 발열 소자에 전력을 공급하는 배선층, 및 발열 저항체층 및 배선층을 절연하는 층간 절연막을 포함한다. 발열 저항체층 및 발열 저항체층에 인접하는 제1 배선층을 절연하는 제1 층간 절연막, 및 제1 배선층 및 제2 층간 절연막에 인접하는 제2 배선층을 절연하는 제2 층간 절연막의 적어도 일부는 Si_wO_xC_yN_z(w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 4≤z≤9(at.%))에 의해 표현되는 재료층을 포함한다.

Description

액체 토출 헤드용 기판 및 액체 토출 헤드{SUBSTRATE FOR LIQUID EJECTION HEAD AND LIQUID EJECTION HEAD}

본 개시내용은 액체 토출 헤드용 기판 및 액체 토출 헤드에 관한 것이다.

액체 토출 헤드로서 대표적인 잉크젯 헤드를 사용한 기록 방법 중 하나는, 발열 소자에 의해 잉크를 가열 및 발포시키고, 기포를 이용해서 잉크를 토출하는 방법이다.

일본 특허 공개 공보 제2016-137705호는, 다수의 전기 배선층 또는 전기 배선층과 발열 저항 소자 사이를 전기적으로 절연하는 층간 절연막으로서 SiO 등의 절연체를 사용하는 것을 개시하고 있다.

SiO를 층간 절연막에 적용하는, 일본 특허 공개 공보 제2016-137705호에 개시되는 잉크젯 헤드에서는, 우발적인 단선 등으로 인해 잉크가 액체 토출 헤드용 기판의 내부에 침입한 상태에서 잉크젯 헤드를 장기간 사용하면, 잉크에 의해 층간 절연막이 용해될 수 있다. 층간 절연막의 용해로 인해 다수의 소자에 공통되는 전기 배선층에 잉크가 도달하면, 인접하는 소자에서도 잉크가 토출될 수 없다.

전술한 바와 같이, 층간 절연막의 용해에 의해 잉크젯 헤드의 신뢰성이 저하되는 단점이 있다. 액체 토출 헤드용 기판의 층간 절연막은 잉크에 대한 내 용해성 이외에 전기적 절연성 및 저 응력과 같은 성능을 충족하는 것이 요구된다는 것에 유의해야 한다.

따라서, 본 개시내용의 양태는 전기적 절연성 및 저 응력 같은 층간 절연막으로서 요구되는 성능을 충족시키면서 층간 절연막의 용해로 인한 액체 토출 헤드의 신뢰성의 저하를 억제함으로써 더 긴 수명을 갖는 액체 토출 헤드 기판을 제공하는 것이다.

본 개시내용의 액체 토출 헤드 기판은, 기재, 액체를 토출하기 위한 열 에너지를 발생시키는 발열 저항체층을 포함하는 발열 소자, 발열 소자에 전력을 공급하는 배선층, 및 발열 저항체층 및 배선층을 절연하는 층간 절연막을 갖는 액체 토출 헤드용 기판이다.

발열 저항체층 및 발열 저항체층에 인접하는 제1 배선층을 절연하는 제1 층간 절연막 및 제1 배선층 및 제2 층간 절연막에 인접하는 제2 배선층을 절연하는 제2 층간 절연막의 일부는 Si_wO_xC_yN_z(w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 4≤z≤9(at.%))에 의해 표현되는 재료층을 포함한다.

본 개시내용에 따르면, 전기적 절연성 및 저 응력 같은 층간 절연막으로서 요구되는 성능을 충족시키면서 잉크 같은 액체에 의해 야기되는 층간 절연막의 용해로 인한 액체 토출 헤드의 신뢰성의 저하를 억제함으로써 더 긴 사용 수명을 갖는 액체 토출 헤드용 기판을 제공하는 것이 가능하다.

본 개시내용의 추가적인 특징은 첨부된 도면을 참고한 예시적인 실시형태에 대한 다음의 설명으로부터 명확해질 것이다.

도 1a는 본 개시내용의 실시형태에 따른 발열 소자 근방의 평면도이다. 도 1b는 본 개시내용의 실시형태에 따른 발열 소자 근방의 단면도이다.
도 2는 액체 토출 헤드용 기판의 평면도이다.
도 3은 Si_wO_xC_yN_z 막의 형성을 위한 장치를 개략적으로 도시하는 단면도이다.
도 4는 실시형태에 따른 층간 절연막 근방의 횡단면도이다.
도 5는 실시형태에 따른 층간 절연막 근방의 횡단면도이다.
도 6은 도 5에 따른 층간 절연막의 제작 공정의 흐름도이다.
도 7은 실시형태에 따른 층간 절연막 근방의 횡단면도이다.

액체 토출 헤드는, 프린터, 복사기, 통신 시스템을 갖는 팩시밀리, 프린터부를 갖는 워드프로세서, 또는 다양한 처리 장치와 조합되는 산업 기록 장치에 탑재될 수 있다. 액체 토출 헤드를 사용함으로써, 종이, 실, 섬유, 패브릭, 금속, 플라스틱, 유리, 목재, 및 세라믹스 같은 다양한 기록 매체에 기록을 행할 수 있다.

본 명세서내에서 사용될 때, "기록(하는)"은, 문자 또는 도형 같은 의미를 갖는 화상을 기록 매체에 부여하는 것뿐만 아니라, 패턴 같은 의미를 갖지 않는 화상을 부여하는 것도 의미한다.

또한, "액체"라는 용어는 넓게 해석되어야 하며, 기록 동작에 사용되는 잉크뿐만 아니라, 기록되는 매체 상에 부여됨으로써, 화상, 모양, 패턴 등의 형성, 기록 매체의 가공, 또는 잉크 또는 기록 매체의 처리에 사용되는 액체도 지칭한다. 여기서, 잉크 또는 기록 매체의 처리는, 예를 들어 기록되는 매체에 부여되는 잉크 중 색재의 응고 또는 불용화에 의해 정착성을 향상시키고, 기록 품질 또는 색 발현을 향상시키며, 화상 내구성을 향상시키는 처리를 지칭한다. 또한, 본 개시내용의 액체 토출 장치에 사용되는 "액체"는 일반적으로 대량의 전해질을 함유하며 도전성을 갖는다.

본 개시내용에서, "제1" 및 "제2" 같은 부재에 부여되는 설명은 순서를 형식적으로 나타내는 것이며 부재 자체를 특정하는 것은 아니다.

이하, 도면을 참조하여 본 개시내용의 실시형태를 설명한다. 이하의 설명에서, 동일한 기능을 갖는 구성에는 도면에서 동일한 번호가 부여된다.

액체 토출 헤드 기판(100)(도 1a 및 도 1b)은 소자 기판(114)과 토출구 형성 부재(108)를 갖는다. 소자 기판(114)은, Si로 형성되는 기판(113) 및 기판(113) 상에 형성되는 층간 절연막(104)을 포함한다. 또한, 소자 기판(114)은, 기판(113)의 상측에 제공된 액체를 토출하기 위한 열 에너지를 발생시키는 발열 소자(101)를 구성하는 발열 저항체층(101A), 보호막(105), 내 캐비테이션 막(106) 및 접착 향상층(107)을 포함하고 있다. 발열 소자에 의해 발생되는 열을 검지하는 온도 검지 소자(116)가 제공될 수 있으며, 온도 검지 소자(116)는 발열 저항체층(101A) 아래에 배치된다. 층간 절연막(104)은, 발열 저항체층(101A)과 온도 검지 소자(116) 사이에 위치되는 제1 층간 절연막(104f) 및 온도 검지 소자(116)와 접지 배선인 제1 전기 배선층(103d) 사이에 위치되는 제2 층간 절연막(104e)을 포함한다. 층간 절연막(104)은, 제1 전기 배선층(103d)과 전원 배선인 제2 전기 배선층(103c) 사이에 위치되는 제3 층간 절연막(104d)을 포함한다. 층간 절연막(104)은, 제2 전기 배선층(103c)과 로직 전원 배선인 제3 전기 배선층(103b)사이에 위치되는 제4 층간 절연막(104c)을 포함한다. 층간 절연막(104)은, 제3 전기 배선층(103b)과 신호 배선인 제4 전기 배선층(103a) 사이에 위치되는 제5 층간 절연막(104b) 및 제4 전기 배선층(103a) 아래에 위치되는 제6 층간 절연막(104a)을 포함한다.

여기서, 제1 층간 절연막(104f), 제2 층간 절연막(104e), 제3 층간 절연막(104d) 중 적어도 하나는 이하의 SiOCN 막(실리콘 산질화 막)을 포함하는 절연체로 형성된다. 즉, 막 중 적어도 하나는 Si_wO_xC_yN_z (w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 4≤z≤9(at.%))에 의해 표현되는 재료층을 포함한다. 제1 층간 절연막(104f), 제2 층간 절연막(104e), 제3 층간 절연막(104d)은, 배선층에의 부착성을 향상시키기 위해서, Si_wO_xC_yN_z 막뿐만 아니라 그 일부에 고밀도 플라스마 CVD에 의해 형성되는 SiO 같은 절연막을 포함할 수 있다. 이들의 층간 절연막의 일부 또는 모두를 Si_wO_xC_yN_z 막으로 형성함으로써, 잉크에 대한 내 용해성을 향상시킬 수 있다. 또한, 제1 층간 절연막(104f) 및 제2 층간 절연막(104e) 같은 발열 저항체층(101A)에 가까운 영역의 층간 절연막의 일부 또는 모두를 Si_wO_xC_yN_z 막으로 형성하는 것이 바람직하다. 이것은, Si_wO_xC_yN_z 막은 SiO 막에 비하여 낮은 열전도율을 갖고, 발열 소자(101)를 구동하는 데 필요한 에너지가 저감될 수 있기 때문이다. 온도 검지 소자(116)는 임의이기 때문에, 온도 검지 소자(116)가 제공되지 않는 경우에는, 제1 층간 절연막(104f) 및 제2 층간 절연막(104e)은 하나의 제1 층간 절연막으로서 간주되며, 다른 구성은 전술한 바와 같다.

여기서, 각 층간 절연막은, 각 배선층이 매립되는 평탄화된 상면을 가질 수 있다. 즉, 층간 절연막이 다수의 막을 적층해서 형성되는 경우에는, 배선층이 매립되는 막의 상면을 평탄화할 수 있다. 예를 들어, 도 4에서는, 배선층(여기서는, 발열 소자에 가까운 접지 배선인 제1 전기 배선층(103d)에 대응함)의 상측에 제공되는 층간 절연막(제2 층간 절연막(104e))을 3개의 막(104x, 104y, 및 104z)으로 구성한다. 제1 전기 배선층(103d) 상에는, 제2 SiO 막(104z)이 배선층의 요철에 따라서 요철 형상으로 형성되며, Si_wO_xC_yN_z 막(104x)은 제2 SiO 막(104z)의 요철에 컨포멀하게(conformally) 형성되며, 또한 그 위에 제1 SiO 막(104y)이 형성된다. 제1 SiO 막(104y)의 상면은 평탄화된다.

도 5 및 도 7은, 배선층(103)(제1 전기 배선층(103d))의 상측의 층간 절연막(제2 층간 절연막(104e))이 다른 실시형태를 나타낸다. 도 5에 나타내는 실시형태에서는, 배선층(103d) 상에 평탄화된 상면을 갖는 제2 SiO 막(104z)이 배치되고, 그 위에 Si_wO_xC_yN_z 막(104x)이 배치되며, 그 위에 평탄화된 상면을 갖는 제1 SiO 막(104y)이 적층된다. 도 7에 나타내는 실시형태에서는, 배선층(103d) 위에 Si_wO_xC_yN_z 막(104x)이 형성되며, 그 위에 평탄화된 상면을 갖는 제1 SiO 막(104y)이 형성된다.

도 1b로 되돌아가면, 제4 층간 절연막(104c), 제5 층간 절연막(104b), 및 제6 층간 절연막(104a)은 SiO 막 같은 절연체로 각각 형성된다. 이들 절연막은 Si_wO_xC_yN_z 막으로 형성될 수 있다. 도 4 내지 도 6에 도시된 바와 같이 층간 절연막의 Si_wO_xC_yN_z 막(104x) 상에 제1 SiO 막(104y)이 형성되는 경우, 제1 SiO 막(104y)이 상면 상에서 평탄화되는 유일한 막이기 때문에 공정의 복잡화를 피할 수 있다. Si_wO_xC_yN_z 막(104x)은 높은 내액성(내화학성)을 갖고 CMP 같은 화학 연마에 의해 평탄화되기 어렵기 때문에, SiO 막만을 평탄화하는 것이 바람직하다.

도 2에 나타내는 바와 같이, 액체 토출 헤드 기판(100)의 중앙부에는 길이 방향(본 실시형태에서는 Y 방향에 일치함)으로 연장되는 잉크 공급구(202)가 제공되고, 잉크 공급구(202)의 양측에 다수의 발열 소자(101)가 열로 배열된다. 발열 소자(101)의 발열 저항체층(101A)은 TaSiN 같은 Ta 화합물로 형성된다. 도 1b에 나타내는 발열 저항체층(101A)은 약 0.01 내지 0.05 μm의 막 두께(Z 방향의 치수)를 갖고, 이는 후술하는 배선층(103)의 막 두께와 비교해서 훨씬 작다. 기판(114)의, 발열 소자(101)가 형성된 면(114a)에 토출구 형성 부재(108)가 제공된다. 토출구 형성 부재(108)는 각 발열 소자(101)에 대응한 토출구(109)를 갖고, 기판(114)과 함께 각 토출구(109) 마다 압력실(115)을 형성한다. 압력실(115)은 잉크 공급구(202)와 연통하며, 잉크 공급구(202)로부터 공급되는 잉크가 압력실(115)에 도입된다. 또한, 발열 소자(101) 아래에, 층간 절연막이 사이에 개재된 상태로, Al, Pt, Ti, Ta 등과 같은 박막 저항체로 형성되는 온도 검지 소자(116)가 제공될 수 있다.

도 2에 나타내는 바와 같이, 액체 토출 헤드 기판(100)의, 잉크 공급구(202)를 가로지른 양측에는 발열 소자(101)를 구동하기 위한 구동 회로(203)가 제공된다. 구동 회로(203)는, 기판(114)의 길이 방향(Y)에서의 양 단부에 제공된 전극 패드(201)에 연결되고, 전극 패드(201)를 통해서 액체 토출 헤드의 외부로부터 공급되는 기록 신호에 응답하여 발열 소자(101)의 구동 전류를 생성한다. 소자 기판(114) 상에 제공된 층간 절연막(104) 내에는, 발열 소자(101)의 발열 저항체층(101A)에 전류를 공급하기 위한 배선층(103)이 연장된다. 배선층(103)은 층간 절연막(104)에 매립되게 제공된다. 배선층(103)은 후술하는 연결 부재(102)를 통해서 구동 회로(203)와 발열 저항체층(101A)을 전기적으로 연결한다. 배선층(103)은 예를 들어 알루미늄으로 이루어지고, 각 층은 약 0.6 내지 1.2 μm의 막 두께(Z 방향의 치수)를 갖는다. 공급된 전류에 의해 발열 소자(101)가 열을 발생시키고, 고온에 도달한 발열 소자(101)는 압력실(115) 내의 잉크를 가열해서 기포를 발생시킨다. 이들 기포에 의해, 토출구(109) 근방의 잉크가 토출구(109)로부터 토출되며, 기록이 행해진다. 이때의 온도 변화를 온도 검지 소자(116)에 의해 검지함으로써, 토출이 정상적인지 여부를 판정할 수 있다.

발열 저항체층(101A)은 보호막(105)으로 덮여 있다. 보호막(105)은, 예를 들어 SiN으로 형성되며, 약 0.15 내지 0.3 μm의 막 두께를 갖는다. 보호막(105)은 SiO 또는 SiC로 형성될 수 있다. 보호막(105)은 내 캐비테이션 막(106)으로 덮여 있다. 내 캐비테이션 막(106)은 Ta 등으로 이루어지며 약 0.2 내지 0.3 μm의 막 두께를 갖는다. 내 캐비테이션 막(106)으로서, Ir, 또는 Ta 및 Ir을 적층할 수 있다.

층간 절연막(104) 내에는, 배선층(103)과 발열 저항체층(101A)을 연결하기 위한 다수의 연결 부재(102)가 제공된다. 막 두께 방향(Z 방향)으로 연장되는 다수의 연결 부재(102)는, 제2 방향(Y에)을 따라 간격을 두고 배치된다. 일부 연결 부재(102)는 발열 소자(101)가 제공되는 면에 직교하는 방향으로부터 볼 때 발열 저항체층(101A)으로 덮여 있다. 일부 연결 부재(102)는, 발열 소자(101)의 X 방향에서의 양측 단부 근방에서, 배선층(103)과 발열 저항체층(101A)을 연결한다. 따라서, 전류는 발열 저항체층(101A)을 따라 제1 방향(X)으로 흐른다. 발열 소자(101)의 X 방향에서의 양측 단부 근방에는 다수의 연결 부재(102)가 제공된다. 발열 저항체층(101A)은, 일단부측과 타단부측 각각에, 다수의 연결 부재(102)가 연결되는 연결 영역(110)을 갖는다. 연결 부재(102)는 배선층(103)의 단부 부근으로부터 Z 방향으로 연장되는 플러그이다. 연결 부재(102)는 본 실시형태에서는 실질적으로 정사각형 단면을 갖지만, 연결 부재는 둥근 코너를 가질 수 있고, 정사각형 형상을 갖는 것으로 한정되지 않을 수 있으며, 직사각형 형상, 원형 형상, 타원형 형상 등과 같은 다른 형상을 가질 수 있다. 연결 부재(102)는 금속 플러그이며, 전형적으로는 텅스텐으로 형성되지만, 티타늄, 백금, 코발트, 니켈, 몰리브덴, 탄탈, 규소(폴리실리콘) 중 임의의 것, 또는 이들 중 임의의 것을 함유하는 화합물로 형성될 수 있다. 연결 부재(102)는 배선층(103)과 일체로 형성될 수 있다. 즉, 배선층(103)의 일부를 두께 방향으로 절결하여 배선층(103)과 일체화된 연결 부재(102)를 형성할 수 있다.

연결 영역(110)은, 모든 연결 부재(102)를 포함하고 그 4변이 연결 부재(102) 중 임의의 것에 외접하는 최소 직사각형 영역이다. 연결 영역(110)은 제1 방향(X)에 직교하는 제2 방향(Y)을 따라 연장되지만, 제2 방향은 제1 방향(X)에 직교하지 않을 수 있다. 즉, 연결 영역(110)은 제1 방향(X)과 소정 각도로 교차하는 제2 방향을 따라 연장될 수 있다. 발열 소자(101)에서 잉크의 발포에 실제로 기여하는 영역, 즉 잉크가 발포하는 영역을 발포 영역(111)이라 칭한다. 발포 영역(111)은 발열 소자(101)의 외주의 내측에 위치되고, 발포 영역(111)과 발열 소자(101)의 외주 사이의 영역은 잉크의 발포에 기여하지 않는 영역(이하, 프레임 영역(112)이라 지칭함)이다. 프레임 영역(112)에서도, 급전에 의해 열이 발생하지만, 주위로의 방열량이 많아, 잉크가 발포되지 않는다. 발포 영역(111)의 X 및 Y 치수는 발열 저항체층(101A) 주위의 구조 및 발열 저항체층(101A)의 열전도율에 의해 결정된다. 연결 영역(110)은, 프레임 영역(112)을 가로질러 제1 방향(X)에서 발포 영역(111)에 인접하며, 제2 방향(Y)에서 발포 영역(111)의 전체 길이를 포함하는 범위를 연장한다. 즉, 제1 방향(X)에 보았을 때, 연결 영역(110)의, Y 방향에 관한 양측 에지(110a, 110b)는, 발포 영역(111)의 Y 방향에 관한 양측 주연 에지(111a, 111b)보다 발열 저항체층(101A)의 Y 방향에 관한 양측 주연 에지(101a, 101b)에 더 가깝다. 따라서, 발포 영역(111)의 전역에서 전류 밀도가 균일해 진다.

각 배선층(103) 및 발열 저항체층(101A)의 하부 부분은 화학 기계 연마(CMP:Chemical Mechanical Polishing) 같은 공정에 의해 평탄화된다. 따라서, 도 1b에 나타내는 바와 같이, 연결 부재(102)의 발열 저항체층(101A)과의 접촉면, 층간 절연막(104)의 발열 저항체층(101A)과의 접촉면은 동일 평면에 제공된다. 본 실시형태에서는, 도 1b에 나타내는 바와 같이, Si로 형성되는 기판(113)과 층간 절연막(104)의 계면 영역에 구동 회로(203) 및 필드 산화막(132)이 형성된다.

도 1b에서는, 배선층(103)은 발열 저항체층(101A)으로부터의 거리가 상이한 4층 구조를 갖는다. 하층 측의 배선층(103a 및 103b)은, 발열 소자(101)를 구동하기 위한 신호 배선층 및 로직 전원 배선층(제4 전기 배선층(103a) 및 제3 전기 배선층(103b))에 할당된다. 또한, 상층 측(보호막(105)에 더 가까운 측)의 배선층(103c 및 103d)은 발열 소자(101)에 전류를 공급하기 위한 배선층에 할당된다. 본 실시형태에서는, 배선층(103d)은 접지(GNDH) 배선층(제1 전기 배선층(103d))이고, 배선층(103c)은 전원(VH) 배선층(제2 전기 배선층(103c))이며, 배선층(103c 및 103d) 양자 모두는 소위 솔리드 배선(solid wiring)이다.

본 실시형태에서는, 층간 절연막(104)에 4층의 배선층(103)이 배치된다. 구체적으로는, 발열 소자(101)에 전류를 보내기 위한 제1 및 제2의 전기 배선층(103d 및 103c)과, 발열 소자를 구동하기 위한 신호 배선 및 로직 전원 배선을 위한 제3 및 제4의 전기 배선층(103b 및 103a)이 배치된다. 제1 및 제2 전기 배선층(103d, 103c)은 제3 및 제4 전기 배선층(103b, 103a)에 대하여 발열 소자(101)에 가까운 측에 배치되며, 제1 및 제2 전기 배선층(103d, 103c) 각각의 막 두께는 효율을 고려하면 상대적으로 두꺼운 것이 바람직하다. 반대로 제3 및 제4 전기 배선층(103b, 103a)은, 제1 및 제2 전기 배선층(103d, 103c)에 대하여 구동 회로(203)에 더 가깝게 배치되고, 그 각각의 막 두께는 상대적으로 작은 것이 바람직하다.

도 1a 및 도 1b에 나타내는 바와 같이, 발열 소자(101)는, 연결 영역(110)을 각각 포함하는 2개의 전극 영역(121) 및 2개의 전극 영역(121) 사이에 위치되는 중앙 영역(122)으로 제1 방향(X)에서 구획된다. 2개의 전극 영역(121)과 중앙 영역(122)은 제2 방향(Y)에서 동일한 치수를 갖는다. 즉, 발열 소자(101)는, 도 1a에 나타내는 바와 같이 X-Y 평면에서 직사각형 평면 형상을 갖는다. 본 실시형태에서는, 연결 부재(102)의 폭(a), 간격(b), 및 발열 소자(101)의 오버랩 폭(c)은 발열 소자(101)의 형상을 전제로 최적화된다. 여기서, 연결 부재(102)의 폭(a)은 연결 부재(102)의 Y 방향 폭이고, 연결 부재(102)의 간격(b)은 인접하는 연결 부재(102)의 제2 방향(Y)에서의 간격이며, 오버랩 폭(c)은 양 단부의 연결 부재(102)와 발열 소자(101)의 주연 에지(101a, 101b) 사이의 거리이다.

본 개시내용에 따른 Si_wO_xC_yN_z 막은 플라스마 CVD 방법을 사용해서 형성될 수 있다. 도 3은 본 개시내용에서 Si_wO_xC_yN_z 막을 형성하기 위해 사용되는 플라스마 CVD 장치의 막 형성실을 개략적으로 도시하는 단면도이다. 도 3을 참조하여, Si_wO_xC_yN_z 막을 형성하는 방법에 대해서 설명한다.

먼저, 플라스마 방전에서 상부 전극으로서 기능하는 샤워 헤드(303)와 하부 전극으로서 기능하는 샘플 스테이지(302) 사이의 거리(간극)은 샘플 스테이지(302)의 높이를 조정함으로써 결정된다. 샘플 스테이지(302)의 온도는 히터(304)에 의해 가열함으로써 조정한다.

이어서, 사용되는 다양한 가스가 샤워 헤드(303)를 통해서 막 형성실(310)에 유입한다. 이 경우, 다양한 가스의 유량은 각각의 대응하는 배관(300)에 부착되는 질량 유동 제어기(301)에 의해 제어된다. 그 후, 사용되는 가스의 도입 밸브(307)를 개방함으로써, 가스는 배관 내에서 혼합되고 샤워 헤드(303)에 공급된다. 후속하여, 진공 펌프(도시되지 않음)에 연결되는 배기구(305)에 부착된 배기 밸브(307b)를 조정하여 배기량을 제어함으로써, 막 형성실(310) 내의 압력을 일정하게 유지한다. 그 후, 2 주파 RF 전원(308a 및 308b)에 의해 샤워 헤드(303)와 샘플 스테이지(302) 사이에 플라스마를 방전한다. 플라스마에 해리된 원자는 웨이퍼(306) 상에 퇴적되어 막을 형성한다.

프로세스 가스로서는, 실리콘을 공급하는 Si 소스 가스, 질소를 공급하는 N 소스 가스, 탄소를 공급하는 C 소스 가스, 산소를 공급하는 O 소스 가스, 및 필요에 따라서 이들 가스를 운반하는 캐리어 가스가 사용된다. Si 소스 가스로서는, 실란 가스(SiH₄), 디클로로실란(SiH₂Cl₂) 등을 사용할 수 있다. N 소스 가스로서는, 암모니아 가스 또는 O 소스 가스의 역할도 하는 아산화질소(N₂O)를 사용할 수 있다. C 소스 가스로서는 저급 알칸(메탄(CH₄) 및 에탄(C₂H₆))을 사용할 수 있다. O 소스 가스로서는, 산소(O₂), 오존(O₃), 일산화질소(NO), 일산화탄소(CO), 물(H₂O) 등을 사용할 수 있다. 캐리어 가스로서는, 불활성 희가스, 질소 가스, 또는 수소 가스를 사용할 수 있다.

[실시예]

이하, 실시예를 참조하여 본 개시내용을 구체적으로 설명하지만, 본 개시내용은 이들 실시예로 한정되는 것은 아니다.

본 개시내용에 따른 Si_wO_xC_yN_z 막의 형성을 위한 조건은 다음으로부터 적절히 선택된다.

SiH₄ 가스 유량: 0.02 내지 0.3slm

N₂O 가스 유량: 0.1 내지 3slm

CH₄ 가스 유량: 0.1 내지 5slm

HRF 전력: 100 내지 900W

LRF 전력: 8 내지 500W

압력: 100 내지 700Pa

온도: 300 내지 450℃

이들 조건을 조정하고 프로세스 가스(SiH₄, N₂O 및 CH₄)의 유량을 변경함으로써, 상이한 조성비를 갖는 Si_wO_xC_yN_z 막을 얻을 수 있다. 그 결과, 표 1에 나타낸 수준 A 내지 K의 Si_wO_xC_yN_z 막이 얻어졌다. 본 명세서에서는, Si_wO_xC_yN_z 막의 각 원소의 함량비를 원자 백분율(at.%)로 나타낸다. 본 개시내용에서 형성되는 Si_wO_xC_yN_z 막은 전술한 CVD 방법의 소스 가스로부터 유도되는 수소를 함유하지만, 수소 함량은 고려되지 않는다. 전술한 프로세스 가스를 사용해서 형성된 막은 일반적으로 약 15 내지 30(at.%)의 수소를 함유하며, 그 범위를 크게 벗어나지 않는 한 수소를 함유할 수 있다. 프로세스 가스(SiH₄, N₂O 및 CH₄)의 유량비를 변화시켜도, w≤36의 Si_wO_xC_yN_z 막 및 z≥10의 Si_wO_xC_yN_z 막을 형성할 수 없었다.

이하에, 표 1의 A로부터 K까지의 Si_wO_xC_yN_z 막의 성능을 판단하기 위한 실험예를 나타낸다. 이하의 실험예에서는, SiO 막을 수준 L로서 추가했고, 모든 막에 대해 유사한 실험을 행했다.

(실험예 1)

각 Si_wO_xC_yN_z 막의 잉크에 대한 내침식성을 확인하기 위해서 이하의 실험을 행했다. 먼저, 실리콘 기판 상에 각각의 Si_wO_xC_yN_z 막을 형성했다. 그 후, Si_wO_xC_yN_z 막이 형성된 기판을 20 mm × 20 mm의 크기로 절단했다. 절단편을 60℃에서 가열한 약 9의 pH를 갖는 30 ml의 안료 잉크에 침지했고, 72 시간 동안 방치하여 용해량을 조사했다. 상기 실험에서, 기판의 단부면 및 이면에 노출되는 Si가 용해되는 것에 의한 영향을 제거하기 위해서, 기판의 이면 및 측면을 잉크-불용성 수지로 보호했다. 본 실험예에는 분광 엘립소미터(spectroscopic ellipsometer)를 사용해서 막 두께를 측정했다.

이 실험에서의, 막 두께의 변동을 조사함으로써 잉크에 대한 Si_wO_xC_yN_z 막의 내침식성을 확인했다. 결과를 표 2에 나타낸다. 이 실험에서의 기준으로서, 용해량이 1 nm 미만인 경우를 A로 판정했고, 용해량이 1 nm 이상 10 nm 미만인 경우를 B로 판정했고, 용해량이 10 nm 이상 30 nm 미만인 경우를 C로 판정했으며, 용해량이 30 nm 이상인 경우를 D로서 판정했다.

상기 기준에서, A는 매우 효과적이고, B는 효과적이고, C는 효과가 적으며, D는 거의 효과가 없다. 이하의 실험예의 결과에도 동일한 판단을 적용했다.

표 2에 나타낸 결과로부터, 잉크에 대한 내침식성을 충족하는 Si_wO_xC_yN_z 막의 조성 범위는 6≤y(at.%)라는 것을 알 수 있다. 특히, 안료 잉크를 사용할 때에 이 조성 범위 내의 Si_wO_xC_yN_z 막을 사용하는 것이 효과적이다. 약 5 내지 11의 pH를 갖는 안료 잉크 및 염료 잉크에 대해서 유사한 결과가 얻어졌다.

(실험예 2)

상기 Si_wO_xC_yN_z 막 각각의 전기적 절연성을 확인하기 위해서 이하의 실험을 행했다. 먼저, 1 μm의 막 두께를 갖는 실리콘 열산화막이 형성된 실리콘 기판 상에, 제1 전극으로서 사용하기 위해서, 주로 알루미늄으로 이루어지는 금속층을 200 nm의 두께를 갖도록 형성했고 2.5 mm × 2.5 mm의 크기를 갖도록 가공했다. 제1 전극 위에 300 nm의 두께를 갖는 Si_wO_xC_yN_z 막을 형성했고, 그 위에 제2 전극으로서 알루미늄을 주재료로 함유하는 금속층을 형성했다. 금속막은 200 nm의 두께 및 2 mm × 2 mm의 형상을 가졌으며, 제1 전극 바로 위의 영역으로부터 돌출하지 않도록 형성되었다. 그 후, 제1 전극과의 전기적인 접촉을 형성하기 위한 관통 구멍을 Si_wO_xC_yN_z 막에 개구하였다. 이러한 샘플을 사용하여, 제1 전극과 제2 전극 사이에 32V의 전압을 적용했을 때의 전류량을 측정했다.

이 실험에서, 전류를 측정함으로써 Si_wO_xC_yN_z 막의 전기적 절연성을 확인했다. 결과를 표 3에 나타낸다. 이 실험의 기준은 다음과 같았다. 0.1 mA 미만의 전류량을 A로 규정하고, 0.1 mA 이상 10 mA 미만의 전류량을 B로 규정하고, 10 mA 이상 100 mA 미만의 전류량을 C로 규정하며, 100 mA 이상의 전류량을 D로 규정했다.

표 3에 나타낸 결과로부터, 실용적인 전기 절연성을 충족하는 Si_wO_xC_yN_z 막의 조성 범위는 30≤x(at.%)인 것을 알 수 있다.

(실험예 3)

본 개시내용의 Si_wO_xC_yN_z 막 각각의 응력을 측정하기 위해서 이하의 실험을 실행했다. 실리콘 기판 상에 Si_wO_xC_yN_z 막을 형성했고, 응력 측정 기기에 의해 응력을 측정했다. 결과를 표 4에 나타낸다. 0 이상의 응력의 값은 인장 응력을 나타내고, 0 미만의 값은 압축 응력을 나타낸다. 이 실험에 대한 기준은 다음과 같다. 150 MPa 미만의 응력의 절대값을 A로 규정했고, 150 MPa 이상 400 MPa 미만의 응력의 절대값을 B로 규정했고, 400 MPa 이상 500 MPa 미만의 응력의 절대값을 C로 규정했으며, 500 MPa 이상의 응력의 절대값을 D로 규정했다.

표 4에 나타낸 결과로부터, 저 응력을 충족하는 Si_wO_xC_yN_z 막의 조성 범위는 4≤z(at.%)인 것을 확인할 수 있다.

실험예 1 내지 3의 결과가 표 5에 요약된다. 종합적인 판단에는, 각 실험의 결과 중에서 가장 낮은 평가를 사용했다. 종합적인 판단이 B 또는 C였던 수준은 수준 B, D, E, F, G, H, I, 및 J였다.

액체 토출 헤드의 소자 기판(114)의 층간 절연막(104)은 상기 실험예 1 내지 3에서 언급된 성능을 갖는 것이 요구된다. 실험예의 결과와 w≤36의 Si_wO_xC_yN_z 막 및 z≥10의 Si_wO_xC_yN_z 막을 형성할 수 없었다는 사실을 고려하면, 각 성능을 충족하는 Si_wO_xC_yN_z 막의 조성은 다음과 같다. 먼저, w+x+y+z=100(at.%), 37≤w(at.%), 30≤x(at.%), 6≤y(at.%), 4≤z≤9(at.%)를 충족하는 것이 요구된다. w+x+y+z=100(at.%)이기 때문에, w, x, 또는 y의 상한은 각각 w≤60(at.%), x≤53(at.%), y≤29(at.%)이다. 따라서, 요구되는 성능을 발휘할 수 있는 Si_wO_xC_yN_z 막의 조성은 w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 4≤z≤9(at.%)이다.

또한, 종합적인 판단이 B였던 수준은 수준 D, F, G, 및 H였기 때문에, Si_wO_xC_yN_z 막에서 37≤w≤39(at.%), 33≤x≤41(at.%), 12≤y≤22(at.%), 7≤z≤8(at.%)이 충족되는 것이 더 바람직하다.

(실시예 1)

본 실시예에서, 준비된 다양한 액체 토출 헤드를 사용해서 액체 토출을 실제로 행했다. 본 실시예에서는, 층간 절연막(104d, 104e, 및 105f)에 Si_wO_xC_yN_z 막을 사용했다. 그 결과, 표 5에 나타낸 B, D 내지 J의 수준 각각을 층간 절연막으로서 사용한 액체 토출 헤드에 대해서는, 우발적인 단선이 발생해도, 인접하는 소자에 영향을 주지 않았고, 기판의 휨도 작았으며, 전기적인 불량도 발생하지 않았다.

한편, 층간 절연막(104d, 104e, 및 105f)으로서 수준 K를 사용한 액체 토출 헤드에 대해서는, 배선층 사이에 누설 전류가 발생했기 때문에, 토출 성능이 현저하게 악화되었다. 수준 C를 층간 절연막으로서 사용한 액체 토출 헤드에 대해서는, 결함은 발생하지 않았지만, 기판이 크게 휘었고, 헤드 제작 공정의 일부에서 반송 에러 및 흡착 에러가 발생했다.

수준 A 및 L(SiO 막)을 층간 절연막으로서 사용한 각 액체 토출 헤드에 대해서는, 통상적으로는 결함이 발생하지 않았지만, 우발적인 단선이 발생한 후에 토출이 계속되면, 단선 소자에 인접하는 소자도 토출 불량이 되었다. 토출을 계속할수록, 토출에 실패한 소자의 범위가 증가되었다. 그 후, 토출을 계속하면, 전기적인 불량이 발생했고, 헤드의 구동이 불가능해졌다. 토출 내구 시험 후, 액체 토출 헤드를 분해했고, 집속 이온 빔 장치와 주사형 전자 현미경을 사용해서 액체 토출 헤드용 기판의 단면을 관찰했다. 토출 불량이 발생한 광범위한 영역에서, 내부에 잉크가 침입한 흔적이 있었고, 층간 절연막(104f) 및 층간 절연막(104e)이 용해되었으며, 전기 배선층(103d)도 용해되었다. 일부 영역에서는, 층간 절연막(104d) 및 전기 배선층(103c)도 용해되었다.

(실시예 2)

본 실시예에서는, 층간 절연막(104d)에 대해 수준 B, D 내지 J 각각의 Si_wO_xC_yN_z 막을 사용하고 다른 층간 절연막에 SiO 막을 사용하여 액체 토출 헤드를 준비했다. 통상적인 동작 동안에는 결함이 없었다. 그러나, 우발적인 단선의 발생 후에도 토출을 계속하면, 배선층(103d)이 솔리드 배선인 경우, 단선된 소자에 인접하는 소자가 토출 불량이 되었고, 토출이 계속됨에 따라 토출에 실패하는 소자의 범위가 증가했다. 그 후 추가적인 토출을 계속했지만, 전기적인 불량의 발생으로 인한 헤드의 구동 불량은 발생하지 않았다. 배선층(103c)으로서 개별 배선을 사용한 경우, 헤드의 우발적인 단선의 발생 후에도 단선은 광범위하게 확산되지 않았다.

토출 내구 시험 후, 액체 토출 헤드를 분해했고, 집속 이온 빔 장치와 주사형 전자 현미경을 사용해서 액체 토출 헤드용 기판의 단면을 관찰했다. 토출 불량이 발생한 광범위한 영역에서, 내부에 잉크가 침입한 흔적이 있었고, 층간 절연막(104f) 및 층간 절연막(104e)이 용해되었으며, 전기 배선층(103d)도 용해되었다. 그러나, 층간 절연막(104d)(Si_wO_xC_yN_z막)의 용해는 발견되지 않았다.

(실시예 3)

본 실시예에서는, 층간 절연막(104e)에 대해 수준 B, D 내지 J 각각의 Si_wO_xC_yN_z 막을 사용하고 다른 층간 절연막에 대해 SiO 막을 사용하여 액체 토출 헤드를 준비했다. 헤드의 우발적인 단선의 발생 후에도 단선은 광범위하게 확산되지 않았다.

또한, B, D 내지 J 각각을 사용하면, SiO 막을 사용한 경우에 비하여 발열 소자의 구동에 필요한 에너지가 감소했다. 열전도율을 측정하면, Si_wO_xC_yN_z 막의 열전도율은 SiO 막에 비하여 낮아졌다. 따라서, 요구되는 에너지의 감소는 고열 저장 특성에 의해 야기되는 것으로 생각되었다.

(실시예 4)

본 실시예에서는, 층간 절연막(104f)에 대해 수준 B, D 내지 J 각각의 Si_wO_xC_yN_z 막을 사용하여 다른 층간 절연막에 대해 SiO 막을 사용해서 액체 토출 헤드를 준비했다. 헤드의 우발적인 단선의 발생 후에도 단선은 광범위하게 확산되지 않았다.

본 실시예에서도 SiO 막을 사용한 경우에 비하여 각 발열 소자를 구동하는 데 필요한 에너지가 감소되었다. 본 실시예에서는, Si_wO_xC_yN_z 막은 실시예 3에서보다 발열 저항 소자에 더 가깝기 때문에, 구동에 필요한 에너지는 실시예 3에서보다 훨씬 더 작았다.

(실시예 5)

본 실시예는, 층간 절연막(104e)을 도 4에 나타내는 바와 같이 제2 SiO 막(104z), Si_wO_xC_yN_z 막(104x), 및 제1 SiO 막(104y)으로서 형성한 것을 제외하고 실시예 3과 동일한 방식으로 행해졌다. 제1 및 제2 SiO 막 및 Si_wO_xC_yN_z 막(104x)의 두께를 변화시켰다. Si_wO_xC_yN_z 막(104x)의 두께가 150 nm 이상인 경우, 헤드에서 우발적인 단선이 발생한 후에도 단선은 광범위하게 확산되지 않았다.

또한, 본 실시예에서는, 제1 SiO 막(104y)이 제조 공정에서 평탄화되는 유일한 막이기 때문에, 단계의 복잡화를 피할 수 있었다.

(실시예 6)

본 실시예는, 도 5에 도시되는 바와 같이 층간 절연막(104e)을 평탄화된 제2 SiO 막(104z)을 포함하도록 형성했고 그 위에 Si_wO_xC_yN_z 막(104x)을 형성한 것을 제외하고 실시예 5와 동일한 방식으로 행해졌다. 막 형성의 흐름도를 도 6에 나타낸다. 먼저, 접지 배선(103d)이 형성된 기판 상에 제2 SiO 막(104z)을 형성했다(S1). 이어서, 제2 SiO 막(104z)을 CMP에 의해 평탄화했고(S2), 그 위에 Si_wO_xC_yN_z 막(104x)을 형성했다(S3). 계속해서, 제1 SiO 막(104y)을 Si_wO_xC_yN_z 막(104x) 위에 형성했고(S4) 평탄화했다(S5). Si_wO_xC_yN_z 막(104x)의 두께를 변화시켰을 때, Si_wO_xC_yN_z 막(104x)의 두께가 100 nm 이상인 경우, 헤드에서 우발적인 단선이 발생한 후에도 단선은 광범위하게 확산되지 않았다. 제2 SiO 막(104z)을 평탄화함으로써, Si_wO_xC_yN_z 막(104x)의 두께를 실시예 5에 비하여 얇게 한 경우에도 효과가 관찰되었다.

(실시예 7)

본 실시예는, 도 7에 도시된 바와 같이 층간 절연막(104e)을 접지 배선(103d) 상에 형성된 Si_wO_xC_yN_z 막(104x)을 포함하도록 형성했고 그 위에 제1 SiO 막(104y)을 형성한 것을 제외하고 실시예 3과 동일한 방식으로 행해졌다. 제1 SiO 막(104y) 및 Si_wO_xC_yN_z 막(104x) 각각의 두께를 변화시켰을 때, Si_wO_xC_yN_z 막(104x)의 두께가 150 nm 이상인 경우, 헤드에서 우발적인 단선이 발생한 후에도 단선은 광범위하게 확산되지 않았다.

본 실시예에서는, 실시예 5 및 6에 비하여 막 형성의 횟수가 적기 때문에, 공정의 복잡화를 피할 수 있다.

본 개시내용을 예시적인 실시형태를 참고하여 설명하였지만, 본 발명은 개시된 예시적인 실시형태로 한정되지 않는다는 것을 이해해야 한다. 이하의 청구항의 범위는 이러한 모든 변형과 동등한 구조 및 기능을 포함하도록 최광의로 해석되어야 한다.

Claims

액체 토출 헤드용 기판이며,
기재;
액체를 토출하기 위한 열 에너지를 발생시키는 발열 저항체층을 포함하는 발열 소자;
상기 발열 소자에 전력을 공급하는 배선층; 및
상기 배선층을 절연하는 절연막을 포함하며,
상기 절연막의 적어도 일부가 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하며,
w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 및 4≤z≤9(at.%)인, 액체 토출 헤드용 기판.
제1항에 있어서,
상기 Si_wO_xC_yN_z에 의해 표현되는 상기 재료층에서의 범위 w, x, y 및 z는 37≤w≤39(at.%), 33≤x≤41(at.%), 12≤y≤22(at.%), 및 7≤z≤8(at.%)을 충족하는, 액체 토출 헤드용 기판.
제1항에 있어서,
다수의 배선층을 포함하고,
상기 절연막은 다수의 층간 절연막을 포함하고,
상기 다수의 층간 절연막은,
상기 발열 저항체층 및 상기 발열 저항체층에 인접하는 제1 배선층을 절연하는 제1 층간 절연막, 및
상기 제1 배선층 및 제2 층간 절연막에 인접하는 제2 배선층을 절연하는 제2 층간 절연막을 포함하고,
상기 제1 층간 절연막 및 상기 제2 층간 절연막의 적어도 일부는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제3항에 있어서,
상기 제1 층간 절연막의 적어도 일부는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제3항에 있어서,
상기 제2 층간 절연막의 적어도 일부는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제3항에 있어서,
상기 발열 소자의 온도를 검지하는 온도 검지 소자를 더 포함하는, 액체 토출 헤드용 기판.
제6항에 있어서,
상기 온도 검지 소자는 상기 발열 소자의 상기 발열 저항체층 아래에 배치되고,
상기 다수의 층간 절연막은 상기 온도 검지 소자 및 상기 발열 저항체층을 절연하는 추가의 층간 절연막을 포함하며,
상기 추가의 층간 절연막의 적어도 일부는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제7항에 있어서,
상기 다수의 층간 절연막은 상기 온도 검지 소자 및 상기 배선층을 절연하는 또 다른 추가의 층간 절연막을 포함하며,
상기 또 다른 추가의 층간 절연막의 적어도 일부는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제3항에 있어서,
상기 다수의 층간 절연막 중 적어도 하나는 상면이 평탄화되고 상기 배선층이 매립되는 제1 SiO 막인, 액체 토출 헤드용 기판.
제3항에 있어서,
상기 다수의 층간 절연막 중 적어도 하나는 상기 배선층 상에 배치되는 제2 SiO 막 및 상기 제2 SiO 막 상에 배치되는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하는, 액체 토출 헤드용 기판.
제10항에 있어서,
상기 제2 SiO 막은 평탄화되는, 액체 토출 헤드용 기판.
제10항에 있어서,
상기 Si_wO_xC_yN_z에 의해 표현되는 상기 재료층의 두께는 100 nm 이상인, 액체 토출 헤드용 기판.
제9항에 있어서,
상기 다수의 층간 절연막 중 상기 적어도 하나는 상기 배선층 상에 배치되는 상기 Si_wO_xC_yN_z에 의해 표현되는 재료층 및 상기 재료층 상에 배치되는 상기 제1 SiO 막을 포함하는, 액체 토출 헤드용 기판.
제13항에 있어서,
상기 Si_wO_xC_yN_z에 의해 표현되는 상기 재료층의 두께는 150 nm 이상인, 액체 토출 헤드용 기판.
액체 토출 헤드이며,
기재, 액체를 토출하기 위한 열 에너지를 발생시키는 발열 저항체층을 포함하는 발열 소자, 상기 발열 소자에 전력을 공급하는 배선층, 상기 배선층을 절연하는 절연막, 및 토출구 형성 부재를 포함하는 액체 토출 헤드용 기판을 포함하고,
상기 절연막의 적어도 일부가 Si_wO_xC_yN_z에 의해 표현되는 재료층을 포함하며,
w+x+y+z=100(at.%), 37≤w≤60(at.%), 30≤x≤53(at.%), 6≤y≤29(at.%), 및 4≤z≤9(at.%)인, 액체 토출 헤드.