KR20220064662A - 반도체 소자 패키지 및 그 제조방법 - Google Patents

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semiconductor device
device package
mold
semiconductor
manufacturing
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KR1020200150994A
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박영환
김종섭
오재준
정수진
황선규
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Abstract

반도체 소자 패키지 및 그 제조방법이 개시된다. 개시된 반도체 소자 패키지는, 복수의 전극 패드가 상면에 마련된 반도체 소자와, 상기 복수의 전극 패드에 접합되는 복수의 도전 부재를 포함하는 리드프레임; 및 상기 도전 부재들의 사이에 마련되는 몰드;를 포함한다.

Description

반도체 소자 패키지 및 그 제조방법{Semiconductor device package and method of fabricating the same}
본 개시는 반도체 소자 패키지 및 그 제조방법에 관한 것이다.
GaN 파워 소자 등과 같은 질화물 반도체 소자는 일련의 반도체 공정을 통해 실리콘 기판 상에 형성될 수 있다. 반도체 소자 패키지는 반도체 소자의 전극들과 리드프레임(lead frame)을 금속 배선으로 연결하는 와이어링 공정 및 절연성 수지를 이용한 몰딩 공정을 수행함으로써 제작될 수 있다. 이렇게 제작된 반도체 소자 패키지에서는 반도체 소자에서 발생된 열이 금속 와이어, 몰드 및 실리콘 기판을 통해 외부로 방출되므로 방열 특성이 떨어질 수 있다. 또한, 다수의 와이어링 공정에 의해 비용 및 공정 시간이 증가될 수 있다.
예시적인 실시예는 반도체 소자 패키지 및 그 제조방법을 제공한다.
일 측면에 있어서,
복수의 전극 패드가 상면에 마련된 수평 채널형 구조의 반도체 소자;
상기 복수의 전극 패드에 접합되는 복수의 도전 부재(conductive member)를 포함하는 리드프레임(lead frame); 및
상기 도전 부재들의 사이에 마련되는 몰드(mold);를 포함하는 반도체 소자 패키지가 제공된다.
상기 몰드는 상기 리드프레임의 측면 및 상기 반도체 소자의 측면을 덮도록 마련될 수 있다. 상기 몰드는 상기 반도체 소자의 하면을 더 덮도록 마련될 수 있다.
상기 반도체 소자는 반도체 기판의 상면에 마련될 수 있다. 상기 반도체 기판은 실리콘을 포함할 수 있다.
상기 몰드는 상기 리드프레임의 측면, 상기 반도체 소자의 측면 및 상기 반도체 기판의 측면을 덮도록 마련될 수 있다. 상기 반도체 기판의 하면은 상기 몰드에 의해 덮히지 않고 노출되도록 마련될 수 있다. 상기 몰드는 상기 반도체 기판의 하면을 덮도록 마련될 수 있다.
상기 반도체 소자 패키지는 상기 복수의 도전 부재 각각에 마련되는 솔더 범프(solder bump)를 더 포함할 수 있다.
상기 반도체 소자 패키지는 상기 반도체 소자에 마련되는 히트 싱크(heat sink)를 더 포함할 수 있다.
상기 반도체 소자는 GaN 파워 소자(power device)를 포함할 수 있다.
상기 복수의 전극 패드는 소스 전극 패드, 드레인 전극 패드 및 게이트 전극 패드를 포함할 수 있다.
상기 리드프레임은 구리를 포함할 수 있다. 상기 몰드는 EMC(Epoxy Moding Compound) 또는 LMC(Liquid Molding Compound)를 포함할 수 있다.
다른 측면에 있어서,
수평 채널형 구조를 가지는 복수의 반도체 소자가 마련된 반도체 기판을 준비하는 단계;
상기 반도체 기판에 상기 복수의 반도체 소자를 분리하는 홈(groove)을 소정 깊이로 형성하는 단계;
상기 복수의 반도체 소자에 복수의 리드프레임을 포함하는 리드프레임 구조체를 접합시키는 단계;
상기 반도체 기판을 소정 두께로 가공하는 단계; 및
복수의 반도체 소자 패키지를 제작하는 단계;를 포함하는 반도체 소자 패키지의 제조방법이 제공된다.
상기 반도체 기판은 실리콘 웨이퍼를 포함하고, 상기 리드프레임 구조체는 상기 실리콘 웨이퍼에 대응하는 형상을 가질 수 있다.
상기 반도체 소자는 GaN 파워 소자를 포함할 수 있다.
상기 각 반도체 소자의 상면에는 복수의 전극 패드가 마련되어 있으며, 상기 각 리드프레임은 상기 복수의 전극 패드에 접합되는 복수의 도전 부재를 포함할 수 있다.
상기 홈은 식각(etching), 레이저 다이싱(laser dicing) 또는 블레이드 다이싱(blade dicing)에 의해 형성될 수 있다.
상기 반도체 기판의 가공은 상기 반도체 기판의 일부 또는 전부를 제거함으로써 수행될 수 있다.
상기 복수의 반도체 소자에 상기 복수의 리드프레임을 접합한 다음, 상기 도전 부재들 사이 및 상기 홈 내부를 몰드로 채우는 단계가 더 포함될 수 있다. 상기 복수의 반도체 소자 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작할 수 있다.
상기 리드프레임 구조체는 지지 기판(suppot substrate)에 부착되어 지지되도록 구성될 수 있다.
상기 반도체 기판을 가공한 다음,
상기 상기 도전 부재들 사이 및 상기 홈 내부를 몰드로 채우는 단계; 및
상기 지지 기판을 제거하는 단계;가 더 포함될 수 있다.
상기 몰드는 상기 반도체 기판의 하면을 덮도록 마련되거나 또는 상기 반도체 소자의 하면을 덮도록 마련될 수 있다. 상기 복수의 반도체 소자 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작할 수 있다.
상기 리드프레임 구조체는 상기 리드프레임의 도전 부재들 사이에 몰드가 채워지도록 구성될 수 있다. 상기 리드프레임들 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작할 수 있다.
예시적인 실시예에 따른 반도체 소자 패키지에서는 반도체 소자의 전극 패드들과 리드프레임의 도전부재들이 금속 배선을 이용하지 않고 직접 접합됨으로써 반도체 소자로부터 발생되는 열이 효과적으로 외부로 방출될 수 있고, 금속 배선으로 인한 기생 인덕턴스도 낮출 수 있다. 또한, 몰드가 리드프레임, 반도체 소자 및 반도체 기판을 보호하도록 마련됨으로써 전기적 기계적 충격에 대한 내구성을 향상시킬 수 있다. 그리고, 웨이퍼 레벨 패키징 공정을 이용하여 반도체 소자 패키지를 제작함으로써 공정 시간 및 비용을 줄일 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자 패키지의 평면을 도시한 것이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 본 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 본 단면도이다.
도 4는 도 1에 도시된 반도체 소자 패키지에 인쇄 회로 기판에 부착된 모습을 도시한 것이다.
도 5는 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다.
도 6은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다.
도 7은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다.
도 9는 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다.
도 10 내지 도 19는 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 20 내지 도 26은 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 27 내지 도 31은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 32 내지 도 35는 또 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 반도체 소자 패키지의 평면을 도시한 것이다. 도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 본 단면도이고, 도 3은 도 1의 Ⅲ-Ⅲ'선을 따라 본 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 소자 패키지(100)는 반도체 소자(120), 리드프레임(lead frame, 140)과 몰드(mold, 150)를 포함한다.
반도체 소자(120)는 수평 채널형 구조를 가질 수 있다. 수평 채널형 구조의 반도체 소자(120)에서는 채널층(미도시)이 횡방향으로 연장되어 형성되고, 소스 전극(미도시), 드레인 전극(미도시) 및 게이트 전극(미도시)은 채널층의 연장방향을 따라 배치될 수 있다. 도 2 및 도 3에서 소스 전극, 드레인 전극 및 게이트 전극은 모두 반도체 소자(120)의 상부에 위치할 수 있다.
반도체 소자(120)는 예를 들면, GaN 기반의 반도체 파워 소자를 포함할 수 있지만, 이에 한정되는 것은 아니다. 구체적인 예로서, 반도체 소자(120)는 수평 채널형 구조를 가지는 고 전하 이동도 트랜지스터(HEMT: high electron mobolity transistor)를 포함할 수 있다.
전술한 수평 채널형 구조의 반도체 소자(120)는 반도체 기판(110)의 상면에 마련될 수 있다. 여기서, 반도체 기판(110)은 예를 들면 실리콘 기판을 포함할 수 있지만 이에 한정되는 것은 아니다.
수평 채널형 구조의 반도체 소자(120)에는 복수의 전극 패드(131,132,133)가 마련될 수 있다. 여기서, 복수의 전극 패드(131,132,133)는 반도체 소자(120)의 일면, 예를 들면 도 2 및 도 3에서 반도체 소자(120)의 상면에 마련될 수 있다. 이러한 복수의 전극 패드(131,132,133)은 소스 전극 패드(131), 드레인 전극 패드(132) 및 게이트 전극 패드(133)를 포함할 수 있다. 소스 전극 패드(131), 드레인 전극 패드(132) 및 게이트 전극 패드(133)는 각각 반도체 소자(120)의 소스 전극, 드레인 전극 및 게이트 전극과 전기적으로 연결되도록 마련될 수 있다.
복수의 전극 패드(131,132,133)의 상면에는 리드프레임(140)이 마련될 수 있다. 리드프레임(140)은 복수의 전극 패드(131,132,133)에 각각 직접 접합되는 복수의 도전 부재(conductive member, 141,142,143)를 포함할 수 있다. 복수의 도전 부재와 복수의 전극 패드 사이의 접합은 예를 들면, metal to metal 접합 또는 솔더 접합 등에 의해 수행될 수 있다. 하지만, 이는 단지 예시적인 것으로, 이외에도 다른 다양한 접합 방법이 사용될 수 있다.
각 도전 부재(141,142,143)는 열 전도성 및 전기 전도성을 가지는 물질을 포함할 수 있다. 예를 들면, 도전 부재(141,142,143)는 구리(Cu)를 포함할 수 있지만 이에 한정되는 것은 아니다.
복수의 도전 부재(141,142,143)는 제1, 제2 및 제3 도전 부재(141,142,143)를 포함할 수 있다. 여기서, 제1 도전 부재(141)는 소스 전극 패드(131)에 접합되고, 제2 도전 부재(142)는 드레인 전극 패드(132)에 접합되며, 제3 도전 부재(133)는 게이트 전극 패드(143)에 접합될 수 있다. 제1, 제2 및 제3 도전 부재(141,142,143)는 각각 소스 전극 패드(131), 드레인 전극 패드(132) 및 게이트 전극(133)에 대응되는 형상을 가질 수 있다. 복수의 도전 부재(141,142,143)를 포함하는 리드프레임(140)은 반도체 소자(120)의 내측에 위치하도록 구성될 수 있다. 구체적으로, 리드프레임(140)의 외곽은 반도체 소자(120)의 내측에 위치할 수 있다. 하지만, 반드시 이에 한정되는 것은 아니다.
몰드(150)는 반도체 기판(110), 반도체 소자(120) 및 리드프레임(140)의 주위에 마련될 수 있다. 구체적으로, 몰드(150)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드프레임(140)의 측면을 덮도록 마련될 수 있다. 또한, 몰드(150)는 반도체 소자(120)의 상면과 측면을 덮도록 마련될 수 있고, 반도체 기판(110)의 측면을 덮도록 마련될 수 있다. 리드 프레임(140)의 상면 및 반도체 기판(110)의 하면은 몰드(150)에 의해 덮히지 않고 노출될 수 있다.
몰드(150)는 전기 절연성 수지, 예를 들면 에폭시 수지를 포함할 수 있다. 구체적인 예로서, 몰드는 EMC(Epoxy Moding Compound) 또는 LMC(Liquid Molding Compound)를 포함할 수 있지만, 이에 한정되지는 않는다.
본 실시예에 따른 반도체 소자 패키지(100)에서는 복수의 전극 패드(131,132,133)와 리드프레임(140, 구체적으로는 복수의 도전 부재(141,142,143))이 금속 배선을 이용하지 않고 직접 접합되므로 반도체 소자(120)로부터 발생되는 열이 효과적으로 외부로 방출될 수 있고, 금속 배선으로 인한 기생 인덕턴스(parasitic inductance)도 낮출 수 있다. 또한, 몰드(150)가 리드프레임(140), 반도체 소자(120) 및 반도체 기판(110)을 보호하도록 마련됨으로써 전기적 기계적 충격에 대한 내구성을 향상시킬 수 있으며, 후술하는 반도체 기판(110)의 가공 공정도 용이하게 수행할 수 있다.
전술한 반도체 소자 패키지(100)는 도 4에 도시된 바와 같이, 인쇄 회로 기판(2000)에 실장될 수 있다. 여기서, 리드프레임(140)의 도전 부재들(141,142,143)은 솔더(2050)에 의해 인쇄 회로 기판(2000)의 회로 패턴들(미도시)에 접합될 수 있다.
도 5는 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다. 도 5에 도시된 반도체 소자 패키지(200)는 리드프레임(140)의 도전 부재들(141,142,143) 각각의 상면에 솔더 범프(solder bump, 260)가 마련되어 있다는 점을 제외하면 도 1에 도시된 반도체 소자 패키지(100)와 동일하다. 도 5에 도시된 솔더 펌프(260)는 반도체 소자 패키지(200)를 인쇄 회로 기판(도 3의 2000)에 접합시키기 위해 사용될 수 있다.
도 6은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다. 도 6에 도시된 반도체 소자 패키지(300)는 반도체 기판(110)의 하면에 히트 싱크(heat sink, 370)가 마련되어 있다는 점을 제외하면 도 1에 도시된 반도체 소자 패키지와 동일하다.
도 6을 참조하면, 반도체 소자(120)로부터 발생되는 열은 반도체 기판(110)을 거쳐 히트 싱크(370)를 통해 외부로 효과적으로 방출될 수 있다. 이러한 히트 싱크(370)는 열전도성이 우수한 물질을 포함할 수 있다. 히트 싱크(370)는 방열 효과를 향상시키기 위해 방열핀을 더 포함할 수도 있다.
도 7은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다. 도 7에 도시된 반도체 소자 패키지(400)는 몰드(450)가 반도체 기판(110)의 하면도 덮도록 마련되어 있다는 점을 제외하면 도 1에 도시된 반도체 소자 패키지(100)와 동일하다.
도 7을 참조하면, 몰드(450)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드프레임(140)의 측면을 덮도록 마련될 수 있다. 또한, 몰드(450)는 반도체 소자(120)의 상면 및 측면, 반도체 기판(110)의 측면 및 하면을 덮도록 마련될 수 있다. 이 몰드(450)에 의해, 반도체 소자 패키지(400)의 내구성이 보다 향상될 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다. 도 8에 도시된 반도체 소자 패키지(500)는 반도체 소자(120)의 반도체 기판(도 2의 110)이 없다는 점을 제외하면 도 1에 도시된 반도체 소자 패키지(100)와 동일하다.
도 8을 참조하면, 몰드(550)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드 프레임(140)의 측면을 덮도록 마련될 수 있다. 또한, 몰드(550)는 반도체 소자(120)의 상면 및 측면을 덮도록 마련되어 있다. 리드 프레임(140)의 상면과 반도체 소자(120)의 하면은 몰드에 의해 덮히지 않고 외부에 노출될 수 있다. 한편, 도 8에는 도시되어 있지 않으나, 몰드(550)가 반도체 소자(120)의 하면도 추가적으로 덮도록 마련될 수도 있다.
도 9는 또 다른 예시적인 실시예에 따른 반도체 소자 패키지를 도시한 것이다. 도 9에 도시된 반도체 소자 패키지(600)는 몰드(650)가 리드프레임(140)에만 마련되어 있다는 점을 제외하면 도 1에 도시된 반도체 소자 패키지(100)와 동일하다.
도 9를 참조하면, 반도체 소자(120)의 상면에 마련된 복수의 전극 패드(131,132,133)는 리드프레임(140)의 도전 부재들(14,142,143)과 접합되어 있다. 여기서, 몰드(650)는 도전 부재들(14,142,143) 사이를 채우도록 마련되고, 리드 프레임(140)의 측면을 덮도록 마련될 수 있다. 여기서, 반도체 소자(120)의 측면, 반도체 기판(110)의 측면 및 하면은 노출될 수 있다.
이하에서는 웨이퍼 레벨 패키징 공정을 이용하여 반도체 소자 패키지를 제조하는 방법에 대해서 설명한다.
도 10 내지 도 19는 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 10을 참조하면, 복수의 반도체 소자(120)가 마련된 반도체 기판(110)을 준비한다. 웨이퍼 레벨 패키징 공정에서는 반도체 기판(110)이 실리콘 웨이퍼가 될 수 있다. 도 11에는 실리콘 웨이퍼인 반도체 기판(110) 상에 복수의 반도체 소자(120)가 마련된 모습이 도시되어 있다. 예를 들어, 실리콘 웨이퍼는 대략 8인치의 직경을 가지고, 대략 750㎛ 이상의 두께를 가질 수 있다. 하지만, 이는 단지 예시적인 것으로 실리콘 웨이퍼의 직경 및 두께는 다양하게 변형될 수 있다. 이 반도체 기판(110)의 상면에는 복수의 반도체 소자(120)가 마련되어 있다.
각 반도체 소자(120)는 전술한 바와 같이 수평 채널형 구조를 가질 수 있다. 반도체 소자(120)는 예를 들면, GaN 기반의 반도체 파워 소자를 포함할 수 있지만, 이에 한정되는 것은 아니다. 구체적인 예로서, 반도체 소자(120)는 수평 채널형 구조를 가지는 고 전하 이동도 트랜지스터(HEMT)를 포함할 수 있다.
각 반도체 소자(120)의 상면에는 복수의 전극 패드(131,132,133)가 마련되어 있다. 복수의 전극 패드(131,132,133)은 소스 전극 패드(131), 드레인 전극 패드(132) 및 게이트 전극 패드(133)를 포함할 수 있다.
도 12를 참조하면, 반도체 기판(110)에 반도체 소자들(120)을 분리하기 위한 홈(groove, 170)을 소정 깊이로 형성한다. 이 홈(170)은 식각(etching), 레이저 다이싱(laser dicing) 또는 블레이드 다이싱(blade dicing)에 의해 형성될 수 있다. 이 홈(170)은 반도체 소자들(120) 사이의 물질층들(미도시)을 관통하고 반도체 기판(110)의 상면으로부터 소정 깊이로 형성될 수 있다.
도 13을 참조하면, 반도체 소자들(120)의 상면에 리드프레임 구조체(140')를 접합한다. 도 14에는 도 13에 도시된 리드프레임 구조체(!40')의 평면이 도시되어 있다. 14를 참조하면, 리드프레임 구조체(140')는 복수의 리드프레임(140)과 이 리드프레임들(140)을 서로 연결하는 연결 부재(145)를 포함할 수 있다.
각 리드프레임(140)은 복수의 도전 부재(141,142,143)를 포함할 수 있다. 이러한 도전 부재(141,142,143)는 예를 들면 구리와 같은 열 전도성 및 전기 전도성이 우수한 물질을 포함할 수 있다. 복수의 도전 부재(141,142,143)는 제1, 제2 및 제3 도전 부재(141,142,143)를 포함한다. 여기서, 제1, 제2 및 제3 도전 부재(141,142,143)는 각각 소스 전극 패드(131), 드레인 전극 패드(132) 및 게이트 전극 패드(133)에 대응하는 형상을 가질 수 있다.
리드프레임들(140)을 연결하는 연결 부재(145)는 도전 부재들(141,142,143)과 일체로 형성될 수 있다. 이 연결 부재(145)는 도전 부재(141,142,143)와 동일한 재질을 포함할 수 있다. 하지만, 이에 한정되는 것은 아니며, 연결 부재(145)가 도전 부재들(141,142,143)과 일체로 형성되지 않을 수도 있다. 웨이퍼 레벨 패키징 공정에서는 리드프레임 구조체(140')는 도 15에 도시된 바와 같이, 전술한 실리콘 웨이퍼에 대응되는 형상으로 마련될 수 있다.
리드프레임 구조체(140')는 반도체 소자들(120)의 상면에 마련된 복수의 전극 패드(131,132,133)에 직접 접합된다. 구체적으로, 제1 도전 부재(141)는 소스 전극 패드(131)에 접합되고, 제2 도전 부재(142)는 드레인 전극 패드(132)에 접합되며, 제3 도전 부재(143)는 게이트 전극 패드(133)에 접합될 수 있다. 여기서, 도전 부재들(141,142,143)과 전극 패드들(131,132,133) 사이의 접합은 예를 들면, metal to metal 접합 또는 솔더 접합 등에 의해 수행될 수 있다. 하지만, 이는 단지 예시적인 것으로, 이외에도 다른 다양한 접합 방법이 사용될 수 있다.
도 16 및 도 17 (도 16의 평면도)을 참조하면, 도 13에 도시된 구조물에 몰딩 공정을 수행한다. 이 몰딩 과정에서, 도 13에 도시된 구조물의 빈공간은 몰드(150)에 의해 채워질 수 있다. 구체적으로, 몰드(150)는 리드 프레임들(140)의 사이 및 각 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련될 수 있다. 또한, 몰드(150)는 반도체 소자들(120)의 상면 및 측면, 반도체 기판(110)의 측면을 덮도록 마련될 수 있다. 한편, 리드프레임들(140)의 상면은 외부에 노출되어 있다.
몰드(150)는 전기 절연성 수지, 예를 들면 에폭시 수지를 포함할 수 있다. 구체적인 예로서, 몰드는 EMC 또는 LMC를 포함할 수 있지만, 이에 한정되지는 않는다.
도 18을 참조하면, 반도체 기판(110)을 소정의 원하는 두께로 가공한다. 이러한 반도체 기판(110)의 가공은 반도체 기판(110)의 하부를 그라인딩(grinding)하여 반도체 기판(110)의 일부를 제거함으로써 수행될 수 있다. 이 과정에서 반도체 기판(110)의 하면을 통해 홈(170)이 노출될 수 있다.
도 19를 참조하면, 반도체 소자들(120) 사이에 채워진 몰드(150)를 절단함으로써 복수의 반도체 소자 패키지(100)를 제작한다. 이러한 몰드(150)의 절단은 예를 들면, 레이저 다이싱 또는 블레이드 다이싱에 의해 수행될 수 있다. 이 과정에서 리드프레임들(140) 사이를 연결하는 연결 부재(145)는 제거될 수 있다.
각 반도체 소자 패키지(100)에서 몰드(150)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드프레임(140)의 측면을 덮도록 마련될 수 있다. 또한, 몰드(150)는 반도체 소자(120)의 상면과 측면을 덮도록 마련되며, 반도체 기판(110)의 측면을 덮도록 마련될 수 있다.
이상에서는 반도체 기판(110)을 소정 두께로 가공하여 반도체 기판(110)의 일부가 제거되는 경우가 설명되었다. 하지만, 반도체 기판(110)의 가공을 통해 반도체 기판(110)의 전부가 제거될 수도 있다. 이 경우에는 반도체 소자(120)의 하면이 외부에 노출될 수 있다.
도 20 내지 도 26은 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 20 및 도 21을 참조하면, 복수의 반도체 소자(120)가 마련된 반도체 기판(110)을 준비한 다음, 반도체 기판(110)에 반도체 소자들(120)을 분리하기 위한 홈(170)을 소정 깊이로 형성한다. 이에 대해서는 도 10 내지 도 12에서 설명되었다.
도 22를 참조하면, 반도체 소자들(120)의 상면에 리드프레임 구조체(140')를 접합한다. 리드프레임 구조체(140')는 전술하였으므로 이에 대한 설명은 생략한다. 리드프레임 구조체(140')는 지지 기판(support substrate, 180)에 부착되도록 구성될 수 있다. 이러한 지지 기판(180)은 리드프레임 구조체(140')를 지지함으로써 후술하는 반도체 기판(110)의 가공을 용이하게 하는 역할을 할 수 있다.
도 23을 참조하면, 도 22에 도시된 상태에서 반도체 기판(110)을 소정의 원하는 두께로 가공한다. 이러한 반도체 기판(110)의 가공은 반도체 기판(110)의 하부를 그라인딩하여 반도체 기판(110)의 일부를 제거함으로써 수행될 수 있다. 이 과정에서 반도체 기판(110)의 하면을 통해 홈(170)이 노출될 수 있다. 이에 따라, 반도체 소자들(120)은 반도체 기판(110)에 형성된 홈(170)에 의해 서로 일정한 간격들 두고 이격될 수 있다.
도 24를 참조하면, 도 23에 도시된 구조물에 몰딩 공정을 수행한다. 이 몰딩과정에서 도 23에 도시된 구조물의 빈공간은 몰드(450)에 의해 채워질 수 있다. 구체적으로, 몰드(450)는 리드 프레임들(140)의 사이 및 각 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련될 수 있다. 또한, 몰드(450)는 반도체 소자들(120)의 상면 및 측면들 덮도록 마련되고, 반도체 기판(110)의 측면 및 하면을 덮도록 마련될 수 있다.
도 25를 참조하면, 리드프레임 구조체(140')를 지지하기 위한 지지 기판(180)을 제거한다. 이에 따라, 리드프레임들(140)의 상면은 외부로 노출될 수 있다.
도 26을 참조하면, 반도체 소자들(120) 사이에 채워진 몰드(450)를 절단함으로써 복수의 반도체 소자 패키지(400)를 제작한다. 각 반도체 소자 패키지(400)에서 몰드(450)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드프레임(140)의 측면을 덮도록 마련될 수 있다. 또한, 몰드(150)는 반도체 소자(120)의 상면과 측면을 덮도록 마련되고, 반도체 기판(110)의 측면 및 하면을 덮도록 마련될 수 있다.
이상에서는 반도체 기판(110)을 가공하여 반도체 기판(110)의 일부가 제거되는 경우가 설명되었다. 하지만, 반도체 기판(110)의 가공을 통해 반도체 기판(110)의 전부가 제거될 수도 있다. 이 경우에는 몰드(450)가 반도체 소자(120)의 상면, 측면 및 하면을 덮도록 마련될 수 있다.
도 27 내지 도 31은 또 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 27 및 도 28을 참조하면, 복수의 반도체 소자(120)가 마련된 반도체 기판(110)을 준비한 다음, 반도체 기판(110)에 반도체 소자들(120)을 분리하기 위한 홈(170)을 소정 깊이로 형성한다. 이에 대해서는 도 10 내지 도 12에서 설명되었다.
도 29를 참조하면, 반도체 소자들(120)의 상면에 프리 몰딩된(premolded) 리드프레임 구조체(640')를 접합한다. 프리 몰딩된 리드프레임 구조체(640')는 전술한 리드프레임 구조체에 몰딩 공정을 수행함으로써 제작될 수 있다. 이러한 프리 몰딩된 리드프레임 구조체(640')에서는 몰드가 리드프레임들(140) 사이 및 각 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련될 수 있다.
도 30을 참조하면, 도 29에 도시된 상태에서 반도체 기판(110)을 소정의 원하는 두께로 가공한다. 이러한 반도체 기판(110)의 가공은 반도체 기판(110)의 하부를 그라인딩하여 반도체 기판(110)의 일부를 제거함으로써 수행될 수 있다. 이 과정에서 반도체 기판(110)의 하면을 통해 홈(170)이 노출될 수 있다. 반도체 소자들(120)은 반도체 기판(110)에 형성된 홈(170)에 의해 서로 일정한 간격들 두고 이격될 수 있다.
도 31을 참조하면, 리드프레임들(140) 사이에 채워진 몰드(650)를 절단함으로써 복수의 반도체 소자 패키지(600)를 제작한다. 각 반도체 소자 패키지(600)에서 몰드(650)는 리드프레임(140)의 도전 부재들(141,142,143) 사이를 채우도록 마련되고, 리드프레임(140)의 측면을 덮도록 마련될 수 있다.
이상에서는 반도체 기판(110)을 가공하여 반도체 기판(110)의 일부가 제거되는 경우가 설명되었다. 하지만, 반도체 기판(110)의 가공을 통해 반도체 기판(110)의 전부가 제거될 수도 있다.
도 32 내지 도 35는 또 다른 예시적인 실시예에 따른 반도체 소자 패키지의 제조방법을 설명하기 위한 도면들이다.
도 32 내지 도 34를 참조하면, 복수의 반도체 소자(120)가 마련된 반도체 기판(110)을 준비한 다음, 반도체 기판(110)에 반도체 소자들(120)을 분리하기 위한 홈(170)을 소정 깊이로 형성한다. 그리고, 반도체 소자들(120)의 상면에 리드프레임 구조체(140')를 접합한다. 이에 대해서는 도 10 내지 도 15에서 설명되었다.
도 35를 참조하면, 도 34에 도시된 상태에서 반도체 기판(110)을 소정 깊이로 가공함으로써 복수의 반도체 소자 패키지(700)를 제작한다. 이러한 반도체 기판(110)의 가공은 반도체 기판(110)의 하부를 그라인딩하여 반도체 기판(110)의 일부를 제거함으로써 수행될 수 있다. 이 과정에서 반도체 기판(110)의 하면을 통해 홈(170)이 노출될 수 있다. 이상에서는 반도체 기판(110)을 가공하여 반도체 기판(110)의 일부가 제거되는 경우가 설명되었다. 하지만, 반도체 기판(110)의 가공을 통해 반도체 기판(110)의 전부가 제거될 수도 있다.
이상의 예시적인 실시예들에 따르면, 웨이퍼 레벨 패키징 공정을 이용하여 반도체 소자 패키지를 제조함으로써 공정 시간 및 비용을 줄일 수 있다. 또한, 방열 특성이 우수하고 기생 인덕턴스도 줄일 수 있으며, 내구성도 향상된 반도체 소자 패키지를 제작할 수 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600,700.. 반도체 소자 패키지
110.. 반도체 기판
120.. 반도체 소자
131.. 소드 전극 패드
132.. 드레인 전극 패드
133.. 게이트 전극 패드
140.. 리드프레임
140',640'.. 리드 프레임 구조체
141.. 제1 도전 부재
142.. 제2 도전 부재
143.. 제3 도전 부재
145.. 연결 부재
150,450,550,650.. 몰드
170.. 홈
180.. 지지 기판
260.. 솔더 범프
370.. 히드 싱크

Claims (28)

  1. 복수의 전극 패드가 상면에 마련된 수평 채널형 구조의 반도체 소자;
    상기 복수의 전극 패드에 접합되는 복수의 도전 부재(conductive member)를 포함하는 리드프레임(lead frame); 및
    상기 도전 부재들의 사이에 마련되는 몰드(mold);를 포함하는 반도체 소자 패키지.
  2. 제 1 항에 있어서,
    상기 몰드는 상기 리드프레임의 측면 및 상기 반도체 소자의 측면을 덮도록 마련되는 반도체 소자 패키지.
  3. 제 2 항에 있어서,
    상기 몰드는 상기 반도체 소자의 하면을 더 덮도록 마련되는 반도체 소자 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 소자는 반도체 기판의 상면에 마련되는 반도체 소자 패키지.
  5. 제 4 항에 있어서,
    상기 반도체 기판을 실리콘을 포함하는 반도체 소자 패키지.
  6. 제 4 항에 있어서,
    상기 몰드는 상기 리드프레임의 측면, 상기 반도체 소자의 측면 및 상기 반도체 기판의 측면을 덮도록 마련되는 반도체 소자 패키지.
  7. 제 6 항에 있어서,
    상기 반도체 기판의 하면은 상기 몰드에 의해 덮히지 않고 노출되도록 마련되는 반도체 소자 패키지.
  8. 제 6 항에 있어서,
    상기 몰드는 상기 반도체 기판의 하면을 덮도록 마련되는 반도체 소자 패키지.
  9. 제 1 항에 있어서,
    상기 복수의 도전 부재 각각에 마련되는 솔더 범프(solder bump)를 더 포함하는 반도체 소자 패키지.
  10. 제 1 항에 있어서,
    상기 반도체 소자에 마련되는 히트 싱크(heat sink)를 더 포함하는 반도체 소자 패키지.
  11. 제 1 항에 있어서,
    상기 반도체 소자는 GaN 파워 소자(power device)를 포함하는 반도체 소자 패키지.
  12. 제 1 항에 있어서,
    상기 복수의 전극 패드는 소스 전극 패드, 드레인 전극 패드 및 게이트 전극 패드를 포함하는 반도체 소자 패키지.
  13. 제 1 항에 있어서,
    상기 리드프레임은 구리를 포함하는 반도체 소자 패키지.
  14. 제 1 항에 있어서,
    상기 몰드는 EMC(Epoxy Moding Compound) 또는 LMC(Liquid Molding Compound)를 포함하는 반도체 소자 패키지.
  15. 수평 채널형 구조를 가지는 복수의 반도체 소자가 마련된 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 상기 복수의 반도체 소자를 분리하는 홈(groove)을 소정 깊이로 형성하는 단계;
    상기 복수의 반도체 소자에 복수의 리드프레임을 포함하는 리드프레임 구조체를 접합시키는 단계;
    상기 반도체 기판을 소정 두께로 가공하는 단계; 및
    복수의 반도체 소자 패키지를 제작하는 단계;를 포함하는 반도체 소자 패키지의 제조방법.
  16. 제 15 항에 있어서,
    상기 반도체 기판은 실리콘 웨이퍼를 포함하고, 상기 리드프레임 구조체는 상기 실리콘 웨이퍼에 대응하는 형상을 가지는 반도체 소자 패키지의 제조방법.
  17. 제 15 항에 있어서,
    상기 반도체 소자는 GaN 파워 소자를 포함하는 반도체 소자 패키지의 제조방법.
  18. 제 15 항에 있어서,
    상기 각 반도체 소자의 상면에는 복수의 전극 패드가 마련되어 있으며, 상기 각 리드프레임은 상기 복수의 전극 패드에 접합되는 복수의 도전 부재를 포함하는 반도체 소자 패키지의 제조방법.
  19. 제 18 항에 있어서,
    상기 홈은 식각(etching), 레이저 다이싱(laser dicing) 또는 블레이드 다이싱(blade dicing)에 의해 형성되는 반도체 소자 패키지의 제조방법.
  20. 제 18 항에 있어서,
    상기 반도체 기판의 가공은 상기 반도체 기판의 일부 또는 전부를 제거함으로써 수행되는 반도체 소자 패키지의 제조방법.
  21. 제 18 항에 있어서,
    상기 복수의 반도체 소자에 상기 복수의 리드프레임을 접합한 다음, 상기 도전 부재들 사이 및 상기 홈 내부를 몰드로 채우는 단계를 더 포함하는 반도체 소자 패키지의 제조방법.
  22. 제 21 항에 있어서,
    상기 복수의 반도체 소자 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작하는 반도체 소자 패키지의 제조방법.
  23. 제 18 항에 있어서,
    상기 리드프레임 구조체는 지지 기판(suppot substrate)에 부착되어 지지되도록 구성되는 반도체 소자 패키지의 제조방법.
  24. 제 23 항에 있어서,
    상기 반도체 기판을 가공한 다음,
    상기 상기 도전 부재들 사이 및 상기 홈 내부를 몰드로 채우는 단계; 및
    상기 지지 기판을 제거하는 단계;를 더 포함하는 반도체 소자 패키지의 제조방법.
  25. 제 24 항에 있어서,
    상기 몰드는 상기 반도체 기판의 하면을 덮도록 마련되거나 또는 상기 반도체 소자의 하면을 덮도록 마련되는 반도체 소자 패키지의 제조방법.
  26. 제 24 항에 있어서,
    상기 복수의 반도체 소자 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작하는 반도체 소자 패키지의 제조방법.
  27. 제 18 항에 있어서,
    상기 리드프레임 구조체는 상기 리드프레임의 도전 부재들 사이에 몰드가 채워지도록 구성된 반도체 소자 패키지의 제조방법.
  28. 제 27 항에 있어서,
    상기 리드프레임들 사이에 있는 상기 몰드를 절단함으로써 상기 복수의 반도체 소자 패키지를 제작하는 반도체 소자 패키지의 제조방법.

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