KR20220062616A - 전자 소자 형성에 대한 비아 형성 영향을 줄이기 위한 시스템들 및 방법들 - Google Patents

전자 소자 형성에 대한 비아 형성 영향을 줄이기 위한 시스템들 및 방법들 Download PDF

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션 매튜 가너
로버트 조지 맨리
라제쉬 바디
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Abstract

실시예들은 기판에 비아들을 형성하기 위한 시스템들 및 방법들에 관한 것이며, 보다 상세하게는 비아 형성 동안에 기판 표면 붕괴를 감소시키기 위한 시스템들 및 방법들에 관한 것이다.

Description

전자 소자 형성에 대한 비아 형성 영향을 줄이기 위한 시스템들 및 방법들
<관련 출원들에 대한 상호-참조>
본 출원은 2019년 12월 2일 출원된 미국 예비 출원 일련번호 제62/942,450호 및 2019년 9월 13일 출원된 미국 예비 출원 일련번호 제62/900,052호의 35 U.S.C.§119 하의 우선권의 이익을 주장하며, 그 각각의 내용들은 전체로서 참조로 본 명세서에 통합된다.
실시예들은 기판에 비아(via)들을 형성하기 위한 시스템들 및 방법들에 관한 것이며, 보다 상세하게는 비아 형성 동안에 기판 표면 붕괴를 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
전자 소자들의 제조는 종종 기판을 통해 비아들을 형성하는 것을 포함한다. 예로서, 비아들은 기판을 통해 형성될 수 있으며, 기판의 한 표면으로부터 반대 표면로의 전기적 연결을 형성하기 위해 금속화될 수 있다. 때때로 비아들 내에 퇴적된 금속은 박막 트랜지스터들; 전기 도체 라인들; 및 기판의 표면 상의 다른 전자적, 광학적 또는 물리적 요소들;의 추후의 형성을 방해할 수 있다. 일부 경우들에서, 비아들의 형성은 기판의 표면을 열화시켜 그 위에 전자 소자들을 형성하는 것을 어렵게 할 수 있다.
따라서, 적어도 전술한 이유들 때문에, 전자 소자들을 제조하기 위한 개선된 시스템들 및 방법들에 대한 필요가 당업계에 존재한다.
실시예들은 기판에 비아(via)들을 형성하기 위한 시스템들 및 방법들에 관한 것이며, 보다 상세하게는 비아 형성 동안에 기판 표면 붕괴를 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
본 요약은 일부 실시예들의 일반적인 개요들만을 제공한다. "일 실시예에서", "일 실시예에 따라", "다양한 실시예들에서", "하나 이상의 실시예들에서", "특정 실시예들에서" 등의 어구들은 일반적으로 상기 어구에 이어지는 특정 피쳐, 구조, 또는 특징이 적어도 하나의 실시예에 포함되고, 하나 이상의 실시예에 포함될 수 있다는 것을 의미한다. 중요하게는, 이러한 어구들은 반드시 동일한 실시예를 참조하는 것은 아니다. 많은 다른 실시예들이 이어지는 상세한 설명, 첨부된 청구항들 및 첨부하는 도면들로부터 더욱 완전히 명백해질 것이다.
본 발명의 다양한 실시예들의 추가 이해는 명세서의 나머지 부분들에서 설명된 도면들을 참조하여 실현될 수 있다. 도면들에서, 유사한 참조 번호들은 유사한 구성요소들을 나타내기 위해 여러 도면들에 걸쳐 사용된다. 어떤 경우들에서는 소문자로 구성된 하위 라벨이 참조 번호와 관련되어 다수의 유사한 구성요소들 중의 하나를 나타낸다. 존재하는 하위 라벨에 대한 설명서 없이 참조 번호가 참조될 때, 이는 모든 그러한 다수의 유사한 구성요소들을 지칭하도록 의도된다.
도 1은 일부 실시예들에 따른 기판 시스템들을 제조하기 위한 방법을 도시하는 흐름도이다.
도 2a 내지 도 2d는 기판을 통한 비아의 부분적 형성, 이어서 기판 상에 전자 소자의 형성, 및 이후에 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 하나 이상의 실시예에 따른 처리 단계들의 서브세트를 도시한다.
도 3은 기판을 통한 비아의 부분적 식각, 이어서 기판 상에 전자 소자의 형성, 그리고 나중에 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 일부 실시예들에 따른 기판 시스템들을 제조하기 위한 방법을 보여주는 흐름도이다.
도 4a 내지 도 4f는 비아 위치들을 정의하기 위해 패터닝된 식각 보호 물질을 사용하여 기판을 통한 비아의 부분적 형성, 이어서 기판 상에 전자 소자의 형성, 및 이후에 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 하나 이상의 실시예에 따른 처리 단계들의 서브세트를 도시한다.
도 5는 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 후, 이어서 기판 상에 전자 소자를 형성하는 것, 및 이후에 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 일부 실시예들에 따른 기판 시스템 제조 방법을 나타내는 흐름도이다.
도 6a-6f는 레이저 손상 및 비아 위치들을 정의하도록 패터닝된 식각 보호 물질을 사용하여 기판을 통한 비아의 부분적 형성, 이어서 기판 상에 전자 소자의 형성, 및 이후에 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 하나 이상의 실시예에 따른 처리 단계들의 서브세트를 도시한다.
도 7은 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 후, 이어서 기판 상에 전자 소자를 형성하는 것, 및 나중에 레이저 제거(laser ablation)를 사용하여 기판을 통한 부분적으로 형성된 비아의 완성을 포함하는 일부 실시예들에 따른 기판 시스템들을 제조하기 위한 방법을 나타내는 흐름도이다.
도 8은 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 후, 이어서 기판 상에 전자 소자를 형성하는 것, 및 이후에 부분 비아의 양 단부들로부터 진행되는 추가 식각 공정을 이용하여 기판을 통해 부분적으로 형성된 비아를 완성하는 것을 포함하는 일부 실시예들에 따른 기판 시스템들을 제조하기 위한 방법을 나타내는 흐름도이다.
도 9a-9f는 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 다음, 이어서 기판 상에 전자 소자를 형성하고, 이후에 부분 비아의 양 단부들로부터 진행되는 추가 식각 공정을 이용하여 기판을 통해 부분적으로 형성된 비아를 완성하는 것을 포함하는 하나 이상의 실시예들에 따른 처리 단계들의 서브세트를 도시한다.
도 10은 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 후, 이어서 기판 상에 전자 소자를 형성하는 것, 및 이후에 부분 비아의 단지 개방 단부로부터 진행되는 추가 식각 공정을 사용하여 기판을 통해 부분적으로 형성된 비아를 완성하는 것을 포함하는 일부 실시예들에 따른 기판 시스템들을 제조하하기 위한 방법을 나타내는 흐름도이다.
도 11a-11f는 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 다음, 이어서 기판 상에 전자 소자를 형성하고, 이후에 부분 비아의 개방 단부로부터 진행되는 추가 식각 공정을 사용하여 기판을 통해 부분적으로 형성된 비아의 완성을 포함하는 하나 이상의 실시예들에 따른 처리 단계들의 서브세트를 도시한다.
도 12는 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 후, 이어서 기판 상에 전자 소자를 형성하는 것, 및 이후에 부분 비아의 단지 비개방 단부로부터만 진행되는 추가 식각 공정을 사용하여 기판을 통해 부분적으로 형성된 비아의 완성을 포함하는 일부 실시예들에 따른 기판 시스템을 제조하기 위한 방법을 나타내는 흐름도이다.
도 13a-13f는 레이저 손상 및 식각 보호 물질을 사용하여 기판을 통해 비아를 부분적으로 식각한 다음, 이어서 기판 상에 전자 소자를 형성하고, 및 나중에 부분 비아의 단지 비개방 단부로부터만 진행되는 추가 식각 공정을 사용하여 기판을 통해 부분적으로 형성된 비아의 완성을 포함하는 하나 이상의 실시예들에 따른 처리 단계들의 서브세트를 도시한다.
도 14는 다양한 실시예들과 관련하여 발생할 수 있는 부분 비아를 전체 비아로 전환시키기 위해 제거된 기판의 일부의 중심선과 부분 비아의 중심선 사이의 측방향 오프셋을 도시한다.
실시예들은 기판에 비아를 형성하기 위한 시스템들 및 방법들에 관한 것으로, 특히 비아 형성 동안 기판 표면 파괴를 감소시키기 위한 시스템들 및 방법들에 관한 것이다.
다양한 실시예들은 기판에 비아들 및 비-비아(non-via) 구조들을 형성하기 위한 방법들을 제공한다. 일부 경우들에서는 이러한 기판들은 투명 기판들이다. 이러한 투명 기판들은, 마이크로 발광 다이오드(마이크로LED) 디스플레이를 포함하지만 이에 국한되지 않는 다양한 응용 분야들을 가지고 있다. 일반적으로 마이크로LED 디스플레이들은 액정 디스플레이(LCD)들 및 유기 발광 다이오드(OLED) 디스플레이들에 비해 밝기와 명암비가 더 높다는 장점이 있다. 특정 응용 분야에 따라 다른 이점들도 있다. 고해상도 및 대면적 디스플레이들을 가능하게 하기 위해, 산화물 박막 트랜지스터(TFT) 또는 저온 폴리실리콘(LTPS)을 기반으로 하는 능동 매트릭스 백플레인이 있는 마이크로LED 디스플레이 제조에 관심이 있다. 기존 구성들은 디스플레이 후면에 위치한 드라이버 보드와 함께 상단 발광 마이크로LED 패널들을 활용한다. 본 명세서에서 논의된 일부 실시예들은 마이크로LED 디스플레이의 제조에 대한 특정 응용 분야를 발견하지만, 마이크로LED 디스플레이에 국한되지 않는다. 기타 응용 분야들에는 안테나, 회로 기판, 센서, 조명, 광전지, 유체공학, 광학 및 통합 광학, 액정 및 OLED, 전기영동 및 대안 디스플레이, 기타 소자 영역들이 포함될 수 있다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 본 명세서에서 논의된 실시예들이 적용될 수 있는 마이크로LED 디스플레이들을 넘어선 다양한 응용 분야들을 인식할 것이다.
본 명세서에 사용된 바와 같이, "비아(via)"라는 용어는 이에 국한되지 않지만, 예컨대 관통홀 비아(through-hole via), 블라인드 비아, 또는 투명 기판의 표면에 소자들을 제조하기 전에 미리 정의될 수 있는 기타 벌크 피쳐(feature)들과 같은, 표면으로 연장되는 임의의 개구를 포함하는 가장 넓은 의미로 사용된다. 제조하기 전의 이러한 사전-정의(pre-definition)는 형성된 비아(formed via)로 후속적으로 처리되는 잠재적 비아(latent via)에 대응하는 패턴을 생성하는 것을 포함할 수 있지만, 이에 제한되지 않는다.
본 명세서에 사용된 바와 같이, 용어 "기판"은 적어도 제1 표면 및 제1 표면 반대편에 있는 제2 표면을 갖는 임의의 워크피스(work piece)을 의미하는 가장 넓은 의미로 사용된다. 예로서, 기판은 유리 워크피스, 세라믹 워크피스, 유리-세라믹 워크피스, 폴리머 워크피스, 또는 전술한 재료 중 하나 이상의 다층 복합체일 수 있다. 본 명세서에 사용된 바와 같이, "투명 기판"이라는 문구는 적어도 제1 표면 및 제1 표면 반대편에 있는 제2 표면을 가지며, 광원으로부터 방출된 적어도 일부의 광이 기판을 통과하도록 허용하기에 충분히 투명한 재료로 형성된 임의의 가공물을 의미하는 가장 넓은 의미로 사용된다. 예를 들어, 광은 전자기 스펙트럼의 자외선, 가시광선, 근적외선 및 적외선 영역들로부터 나올 수 있다. 예를 들어, 투명 기판은 밀리미터 깊이당 약 20 퍼센트(20%) 미만의 광 흡수를 갖는 재료로 만들어진 워크피스일 수 있지만, 이에 제한되지는 않는다. 다른 예로서, 투명 기판은 특정 펄스 레이저 파장에 대해 밀리미터 깊이당 약 10 퍼센트(10%) 미만의 광 흡수를 갖는 재료로 만들어진 워크피스일 수 있지만, 이에 제한되지는 않는다. 또 다른 예로서, 투명 기판은 특정된 펄스 레이저 파장에 대해 밀리미터 깊이당 약 1 퍼센트(1%) 미만의 광 흡수를 갖는 재료로 만들어진 워크피스일 수 있지만, 이에 제한되지는 않는다. 투명 기판은 특정 응용 분야에 따라 유리, 유리 세라믹, 세라믹, 폴리머 또는 기타 재료로 만들 수 있으며, 단일 재료의 단일 층, 복합 재료, 또는 앞서 언급한 재료들 중 하나 이상을 포함하는 동일한 재료 또는 상이한 재료의 다층 스택으로 구성될 수 있다. 기판은 강성 시트 또는 롤-투-롤(roll-to-roll) 처리와 호환되는 가요성 기판일 수 있다. 본 명세서에 사용된 바와 같이, 용어 "투명한"에 의해 수식되지 않은 "기판"이라는 용어는 이전에 기재된 바와 같은 투명 기판을 지칭할 수 있고, 또한 임의의 광원 또는 파장으로부터의 광에 대해 임의의 정도의 투명도 또는 불투명도를 갖는 재료들을 포함할 수 있다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 상이한 실시예들과 관련하여 사용될 수 있는 다양한 기판들 및/또는 투명 기판들을 인식할 것이다.
기판에서 금속화된 비아는 기판 상부 표면의 마이크로LED 및 TFT 어레이를 반대 표면의 드라이버 보드들 또는 기타 전자 장치들과 상호 연결하기 위한 옵션이다. 금속화된 비아들 또는 비아들 내의 금속이라는 용어가 사용되지만, 이는 기판의 상단 및 하단 표면을 전기적으로 상호 연결하기 위해 비아에 배치될 수 있는 임의의 전기 전도성 재료를 지칭한다. 이러한 전도성 재료는 금속, 전도성 산화물, 전도성 폴리머, 전도성 페이스트 또는 기타 재료를 포함할 수 있다. 비아의 형성 및 금속화에 이어 비아와 관련된 전기 장치의 형성을 포함하는 전통적인 인쇄 회로 기판 조립 방법(예: 유리 인쇄 회로 기판)은 투명 기판 기반 디스플레이 제조에 적용될 때 다양한 한계들을 입증했다. 이러한 한계들에는 1) 비아 형성 후 기판 표면의 비평탄성, 2) 비아 금속화에 의해 기판에 형성된 전자 소자들의 금속 오염, 3) 비아 내의 금속과 주변 기판 사이의 상당한 열팽창 차이가 포함되지만, 이에 국한되지는 않는다. 다른 접근 방식은 기판의 한 표면에 TFT 또는 기타 요소들을 형성한 다음 레이저 손상과 식각의 조합을 사용하여 기판을 통해 비아를 형성하는 것을 포함한다. TFT의 형성 후에 레이저 손상에 이어서 한 표면에서 다른 표면으로 기판을 통한 식각을 수행하는 것은 이전에 형성된 TFT에 부정적인 영향을 줄 수 있는 상당한 식각 시간을 수반한다. 유사하게, TFT의 형성 후에 한 표면에서 다른 표면으로 비아를 형성하기 위해 레이저 제거를 사용하는 것은 시간이 많이 걸리고, 상당한 파편을 생성하며, 잠재적으로 레이저 영향을 받는 구역의 TFT를 손상시킨다.
본 명세서에 사용된 바와 같이, "전자 소자(electronic device)"라는 문구는 전기 전압, 전류 및/또는 전기 신호, 및/또는 임의의 요소의 적용에 의해 전력이 공급되거나 제어되는 임의의 구조, 또는 전기 전압, 전류 및/또는 신호의 적용에 의해 전력이 공급되거나 제어되는 구조와 관련하여 작동하는 구조를 의미하는 가장 넓은 의미로 사용된다. 따라서, 전자 소자는 박막 트랜지스터, 금속 도체 라인, 능동 매트릭스 백플레인, 수동 매트릭스 상호연결, LED, IC, 패키지된 또는 패키지되지 않은 전자 요소, LED와 분리되지만 LED와 관련하여 사용되는 광학 구조, 및/또는 유체 요소를 포함하지만, 이에 국한되지 않는다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 상이한 실시예들과 관련하여 사용될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예컨대 광학적 또는 유체적 응용 분야들과 같은 비-전자 소자 응용을 위해 사용될 수도 있다.
본 명세서에서 사용되는 용어들 "실질적인", "실질적으로" 및 그 변형들은 설명된 피쳐가 값 또는 설명과 동일하거나 대략적으로 동일하다는 것을 주목하도록 의도된다. 예를 들어, "실질적으로 평면" 표면은 평면 또는 대략 평면인 표면을 나타내기 위한 것이다. 더욱이, "실질적으로"는 두 값이 동일하거나 대략 동일함을 나타내도록 의도된다. 일부 실시예들에서, "실질적으로"는 서로 약 10 % 이내, 예를 들어 서로 약 5 % 이내 또는 서로 약 2 % 이내의 값들을 나타낼 수 있다.
달리 명시적으로 언급되지 않는 한, 본 명세서에 설명된 임의의 방법은 그 단계가 특정 순서로 수행되어야 하는 것으로 해석되지 않는다. 따라서, 방법 청구항이 그 단계들에 뒤따르는 순서를 실제로 언급하지 않거나, 또는 단계들이 특정 순서로 제한되어야 한다는 청구항 또는 상세한 설명에서 달리 구체적으로 언급되지 않은 경우, 임의의 특정 순서가 추론되는 것을 의도하지 않는다. 일부 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 70 퍼센트로 연장된다. 일부 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 90 퍼센트로 연장된다. 일부 경우들에서는, 다중의 부분 비아들이 존재하고 제1 표면과 제2 표면 사이에 서로 다른 거리로 연장된다. 이러한 다중의 부분 비아는 직경이 다를 수 있다.
일부 실시예들은 기판을 처리하기 위한 방법들을 제공한다. 상기 방법들은 기판의 제1 표면으로부터 연장되는 부분 비아(partial via)를 형성하는 단계; 기판의 제2 표면 위에 그리고 상기 부분 비아 위의 영역으로부터 떨어져 있는 비-비아(non-via) 구조를 형성하는 단계; 및 상기 기판의 상기 제2 표면 위에 상기 비-비아 구조를 형성한 후, 상기 기판의 일부를 제거하여 상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 전체 비아(full via)로 전환시키는 단계를 포함한다. 기판은 제1 표면과 제2 표면 모두에 수직인 선을 따라 제1 표면과 제2 표면 사이의 거리를 나타낸다. 부분 비아는 제1 표면과 제2 표면 사이의 거리의 100% 미만으로 기판으로 연장된다. 일부 경우들에서는, 상기 비-비아 구조는 박막 트랜지스터이다.
전술한 실시예들의 일부 예에서, 기판은 투명 기판이다. 다양한 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 10 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 20 퍼센트로 연장된다. 다양한 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 30 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 50 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 70 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 90 퍼센트로 연장된다. 일부 경우에는 다중의 부분 비아들이 존재하고 제1 표면과 제2 표면 사이에 상이한 거리들로 연장된다. 이러한 다중의 부분 비아들은 직경이 서로 다를 수 있다.
전술한 실시예들의 일부 예에서, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장하는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 것은 기판의 제2 표면으로부터의 레이저 제거, 또는 기판의 제1 표면으로부터의 레이저 제거를 포함한다. 전술한 실시예들의 일부 예에서, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장하는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 것은 기판의 식각을 포함한다. 전술한 실시예들의 일부 예에서, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장하는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 것은 기계적 처리를 포함한다. 전술한 실시예들의 다양한 경우에, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 단계는, 이를 따라서 정의된 파장의 광에 노출되지 않은 기판의 재료와 비교하여 기판 재료의 적어도 하나의 특성이 변하는 기판의 제2 표면으로부터 부분 비아까지의 경로를 생성하기 위해 부분 비아에 대응하는 위치에서 기판을 관통하는 정의된 파장의 광에 기판을 노출시키는 단계; 및 변화된 특성을 나타내지 않는 기판 재료보다 더 빠른 속도로 변화된 특성을 갖는 기판 재료를 식각하는 에천트를 사용하여 기판을 식각하는 단계를 포함한다. 비아 개방을 완성하는 데 사용되는 제2 표면 상의 임의의 위치는 부분 비아와 중심적으로 정렬될 필요가 없지만, 완성될 때 연속적인 개방으로 결과되는 한 오프셋될 수 있다.
전술한 실시예들의 일부 예에서, 상기 방법은 상기 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 기판의 일부를 제거하기 전에 비-비아 구조 위에 보호 재료를 형성하는 단계를 더 포함한다. 이 보호 재료는 기판 표면에 걸쳐 연속적이거나 패턴화된 개구부들을 가질 수 있다. 이들 개구부들은 제1 표면 상의 부분 비아에 정렬될 수 있다. 전술한 실시예들의 일부 예에서, 상기 방법은 부분 비아를 기판의 제1 표면에서 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 기판의 일부를 제거하기 전에 제1 표면 위에 부분적으로 보호 재료를 형성하는 단계를 더 포함한다. 일부 그러한 경우들에서, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 단계는 기판의 적어도 제2 표면으로부터의 습식 식각을 포함한다. 일부 그러한 경우에서, 부분 비아를 기판의 제1 표면으로부터 기판의 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 기판의 일부를 제거하는 단계는 적어도 기판의 제1 표면으로부터의 습식 식각을 포함한다. 적합한 전기 전도성 재료는 금속, 예를 들어 구리, 은, 금, 알루미늄, 아연, 니켈 또는 이들의 합금을 포함할 수 있지만, 이에 제한되지는 않는다. 추가 실시예들에서, 적합한 전도성 재료는 비금속 전기 전도체, 예컨대 흑연 및/또는 전도성 폴리머를 포함할 수 있지만, 이에 제한되지 않는다. 본 명세서에서 사용된 바와 같이, 전도성 재료는 ε"/ε'≥1인 재료이며, 여기서 ε' 및 ε"는 각각 유전율의 실수 및 허수 성분을 나타낸다. 다양한 실시예들에서, 전도성 재료는 ε"/ε'>> 1인 재료일 수 있다.
전술한 실시예들의 일부 예에서, 기판의 제1 표면으로부터 연장하는 부분 비아를 형성하는 단계는 기판을 습식 식각에 노출시키는 단계를 포함한다. 전술한 실시예들의 다양한 예에서, 상기 방법은 전체 비아에 전도성 재료를 형성하는 단계를 더 포함한다. 전술한 실시예들의 일부 경우에서, 상기 방법은 부분 비아에 보호 재료를 형성하는 단계를 더 포함한다. 그러한 경우들에서, 상기 보호 재료는 전도성 재료이다.
다른 실시예들은 제1 표면 및 제2 표면을 갖는 기판을 포함하는 전자 시스템들을 제공한다. 기판은 제 1 표면과 제 2 표면 모두에 수직인 선을 따라 제 1 표면과 제 2 표면 사이의 거리를 나타내고, 기판은 제1 표면과 제2 표면 사이의 거리의 100 퍼센트 미만인 기판의 제1 표면으로부터 연장되는 부분 비아를 갖는다. 상기 시스템들은 기판의 제2 표면 위에 그리고 부분 비아 위의 영역으로부터 떨어진 비-비아 구조를 더 포함한다.
전술한 실시예들의 일부 예에서, 기판은 투명 기판이다. 전술한 실시예들의 다양한 예에서, 다양한 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 10 퍼센트로 연장된다. 일부 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 20 퍼센트로 연장된다. 다양한 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 30 퍼센트로 연장된다. 일부 경우들에서, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 50 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 70 퍼센트로 연장된다. 일부 경우에, 부분 비아는 제1 표면과 제2 표면 사이의 거리의 적어도 90 퍼센트로 연장된다. 전술한 실시예들의 일부 예에서, 부분 비아는 기판의 재료와 상이한 재료로 적어도 부분적으로 채워진다. 전술한 실시예들의 다양한 예에서, 비-비아 구조는 보호 재료로 덮인다. 어떤 경우에는, 비-비아 구조는 박막 트랜지스터이다.
도 1을 참조하면, 흐름도(100)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아가 전자 소자의 적어도 일부가 형성된 후에 부분 비아의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 부분 비아들이 관통홀 비아들로 전환되는 일부 실시예들에 따른 기판 시스템들을 제조하는 방법을 도시한다. 기판 시스템들을 만들기 위한 이러한 접근은 그 중에서도 비아 형성에 의해 단지 최소한으로 영향을 받는 기판 표면(예를 들어, 제2 표면) 상에 전자 소자의 형성을 허용한다. 기판 시스템들을 만들기 위한 이러한 접근 방식은 그 중에서도 제조업체의 표준 프로세스들에서 최적화된 시간에 수행되는 비아 형성 프로세스들(부분 비아 형성 및 부분 비아를 관통홀 비아로 전환)을 허용하는 다양성을 제공한다.
흐름도(100)에 이어, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 105). 투명 기판은 유리, 유리-세라믹, 세라믹, 폴리머, 또는 전술한 재료 중 하나 이상의 다층 복합체를 포함하지만 이에 제한되지 않는 다수의 재료들 중 임의의 것으로 형성될 수 있다. 일부 경우에서는, 기판이 투명 기판이다. 예를 들어, 기판는 Corning® EAGLE XG®, Lotus™ NXT 또는 기타 알칼리 토류 보로-알루미노실리케이트 기판일 수 있다. 예를 들어, 기판은 고순도 용융 실리카 또는 알칼리 이온 함유 유리일 수 있다. 그러한 경우에, 기판 두께(표면에 대한 법선을 따라 기판의 대향하는 주 표면들 사이에 정의됨)는 0.1 밀리미터(mm) 내지 1.0 mm 사이의 범위일 수 있다. 다양한 경우에서, 기판 두께는 0.1 mm에서 0.7 mm 사이일 수 있다. 어떤 경우에는 기판 두께가 0.3 mm에서 0.6 mm 사이일 수 있다. 일부 경우에, 기판은 100 mm 이상, 200 mm 이상, 300 mm 이상의 웨이퍼 크기를 갖는다. 일부 경우에, 기판은 100 mm 이상, 또는 500 mm 이상, 또는 1000 mm 이상, 또는 3000 mm 이상의 패널 치수를 갖는다. 전술한 것은 예시적인 기판 구성이고, 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들에 따라 가능한 다양한 다른 기판 구성들을 인식할 것이다.
TFT들이 기판 상에 전자 소자들로서 형성되는 경우, 기판은 무알칼리 조성물을 포함할 수 있다. 다른 경우에, 기판은 또한 각각의 구조가 그 위에 제조될 의도된 전자 구조들과 양립할 수 있는 한, 예를 들어 이온 교환 처리에 적합할 수 있는 알칼리-함유 조성물을 포함할 수 있다. 고순도 용융 실리카(HPFS) 기판들도 가능하다. 기판의 처리는 독립형 시트, 캐리어에 일시적으로 결합된 기판, 또는 롤-투-롤 처리와 호환되는 웹일 수 있다. 예를 들어, 기판 재료는 60-90 GPa 범위의 영률을 가질 수 있다. 유리 조성물은 예를 들어 500-900 ℃ 범위의 변형점을 가질 수 있다. 기판 조성물은 예를 들어 2-10 ppm/C 범위의 열 팽창 계수를 가질 수 있다. 전술한 예들은 특정 기판 재료를 사용하는 적용을 논의하지만, 다른 실시예들에 따라 다른 기판 재료들이 가능하다. 예를 들어, 고순도 용융 실리카 기판들을 사용하는 실시예들이 가능하다. 이러한 고순도 용융 실리카는 약 0.5 ppm/C의 열팽창 계수를 갖는다.
도 2a를 참조하면, 제1 표면(210), 제2 표면(220), 및 관통홀 비아들이 요구되는 식별된 위치들(217a, 217b, 217c, 217d)을 갖는 기판(205)이 도시되어 있다. 도시된 바와 같이, 기판(205)은 두께 Do를 갖는다.
도 1로 돌아가서, 기판은 기판의 제1 표면 상의 식별된 위치들에서 부분 비아들을 형성하기 위해 식별된 위치들에서 식각된다(블록 110). 실시예는 일반적으로 습식 식각에 의존하는 것으로 논의되지만, 플라즈마 식각, 레이저 제거, 및/또는 기계적 방법들을 포함하지만 이에 제한되지 않는 기판에서 비아를 개방하기 위한 임의의 접근 방식이 사용될 수 있다. 일 예로서, 식각은 식각 보호 물질로 기판의 표면을 덮고, 관통홀 비아들에 대해 식별된 위치들에서 기판의 제1 표면을 노출시키도록 식각 보호 물질을 패터닝함으로써 달성될 수 있다. 그런 다음 기판은 패턴화된 개구부를 통해 습식 식각제에 노출되어 기판에 부분 비아가 형성되도록 한다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는, 본 명세서에서 논의된 실시예들과 관련하여 사용될 수 있는 다양한 식각제를 인식할 것이다.
대안적으로, 기판이 투명 기판인 경우, 기판의 제1 표면 상의 위치들은 레이저 광원으로부터의 광자 에너지에 노출될 수 있다. 광자 에너지에 대한 이러한 노출은 제1 표면으로부터 실질적으로 투명 기판 내로, 그리고 일부 경우들에서는 투명 기판의 제2 표면까지 일관하여 연장되는 정의된 경로들을 따라 투명 기판의 적어도 하나의 특성을 변화시킨다. 일부 실시예들에서, 레이저 광원은 의사-비회절(quasi-non-diffracting) 드릴링(예를 들어, 가우스-베셀 또는 베셀 빔 드릴링)이 가능한 레이저로부터의 것이다. 일부 경우들에서, 레이저 광원에 노출되어 변하는 투병 기판의 특성은 정의된 경로들을 따라 기판의 용융에 의해 발생하는 밀도이다. 다양한 경우들에서, 레이저 광원에 노출되어 변화하는 재료의 특성은 굴절률이며, 이는 밀도 변화의 유무에 관계없이 변화할 수 있다. 그러한 정의된 경로들은 대안적으로 투명 기판 내로 또는 투명 기판을 통해 연장되는 "손상 트랙(damage tracks)"으로 지칭될 수 있다. 예를 들어, 투명 기판의 제1 표면에서 투명 기판의 제2 표면으로의 정의된 경로를 따라 재료의 밀도를 변경함으로써, 정의된 경로들을 따라 투명 기판은 기판의 다른 영역들에 비해 식각에 더 민감해진다. 일부 경우들에서, 9:1의 식각 비율(즉, 정의된 경로의 식각 속도는 정의된 경로를 둘러싸는 투명 기판의 영역들에 대한 식각 속도보다 9배 더 큼)이 달성된다. 투명 기판은 레이저 광원으로부터의 광자 에너지가 기판을 일관하여 통과하거나 실질적으로 기판 내로 통과할 수 있도록 충분히 투명하기 때문에, 정의된 경로들을 따른 투명 기판의 특성 변화는 실질적으로 기판 내로 확장된다. 그런 다음 기판은 식각제에 노출되어 손상 트랙들을 따라 부분 비아들이 개방된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및 /또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는, 본 명세서에서 논의된 실시예들과 관련하여 사용될 수 있는 다양한 식각제들을 인식할 것이다. 일부 경우들에서, 기판이 식각제에 노출되는 동안 제2 표면은 식각 보호 층으로 덮혀 있다.
부분 비아들은 기판의 한 표면에서만 연장되는 반면, 기판의 다른 표면은 식각 공정으로 인해 발생할 수 있는 임의의 손상으로부터 보호된 채로 남아 있다. 다른 경우들에서, 부분 비아는 기판의 한 표면에서만 연장되고 기판의 다른 표면(보호되지 않은)은 식각 공정에 노출되었지만 부분 비아는 형성되지 않는다. 이것은 제2 표면의 균일한 식각을 초래할 수 있다. 부분 비아는 나중에 완성된 관통홀 비아의 상당 부분의 완성을 나타내기 때문에, 부분 비아를 관통홀 비아로 전환시키는 처리 시간은 단일 공정에서 관통홀 비아를 개방하는 데 필요한 시간보다 훨씬 적다. 감소된 처리 시간은, 예를 들어 부분 비아들의 형성과 나중에 관통홀 비아들로의 부분 비아들의 전환 사이에 형성된 전자 소자들에 대한 식각의 영향을 감소시킨다. 부분 비아들이 기판으로 연장되는 깊이는, 일부 경우들에서, 전자 소자들을 포함하는 기판이 부분 비아들을 관통홀 비아들로 전환시키기 위해 식각이 사용될 경우 노출되어야 하는 식각 시간의 양의 원하는 감소에 기초하여, 또는 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 레이저 제거의 양에 기초하여 선택된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께(예를 들어, 도 2a의 Do)의 10 퍼센트와 기판의 두께(예를 들어, 도 2a의 Do)의 95 퍼센트 사이의 깊이까지 연장된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 20 퍼센트와 기판의 두께의 90 퍼센트 사이의 깊이까지 연장된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 40 퍼센트와 기판의 두께의 90 퍼센트 사이의 깊이까지 연장된다. 다양한 예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 50 퍼센트와 기판의 두께의 90 퍼센트 사이의 깊이까지 연장된다. 일부 경우에서, 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 60 퍼센트와 기판의 두께의 90 퍼센트 사이의 깊이까지 연장된다. 다른 경우에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 70 퍼센트와 기판의 두께의 90 퍼센트 사이의 깊이까지 연장된다.
도 2b를 참조하면, 식각이 위치들(217a, 217b, 217c, 217d)에서 깊이(Dd)까지 부분 비아들(218a, 218b, 218c, 218d)를 개방한 후의 기판(205)이 도시된다. 부분 비아들(218a, 218b, 218c, 218d)은 제1 표면(210)에서 제2 표면(220)으로 부분적으로만 연장되어 제2 표면(220)으로부터의 나머지 거리(Dr)에서 종료한다. 다양한 예들에서, Dd는 Do의 40 퍼센트와 95 퍼센트 사이(따라서, Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다). 일부 실시예들에서, Dd는 Do의 50 퍼센트와 95 퍼센트 사이(따라서, Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다). 다양한 예에서, Dd는 Do의 60 퍼센트와 90 퍼센트 사이(따라서, Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다). 다른 예에서, Dd는 Do의 70 퍼센트와 90 퍼센트 사이(따라서, Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다). 부분 비아들(218a, 218b, 218c, 218d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다. 도 2b에 동일하게 예시되어 있지만, 부분 비아들은 직경 및/또는 깊이가 서로 다를 수 있다.
도 1로 돌아가서 흐름도(100)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(filled) 부분적으로 충전된다(블록 113). 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들 내에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아들이 충전되어야 하는 경우, 그들은 쉽게 제거되거나, 부분적으로 제거되거나, 나중에 형성되는 전자 소자들에 심각한 영향 없이 부분적으로 제거되는 재료로 충전될 수 있거나, 또는 부분 비아들이 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 완성된 후 수행되는 후속 금속화 공정에서 완성될 전기 전도성 상호연결의 일부를 형성하는 금속 또는 전기 전도성 재료들로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 채워질 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 115). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인(backplane)을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다. 전자 또는 비-전자 소자들은 또한 기판의 제1 표면 상에 형성되거나 부분적으로 형성될 수 있다.
도 2c를 참조하면, 전자 소자들(219a, 219b, 219c, 219d, 219e)이 기판(205)의 제2 표면(220) 상에 형성된 것으로 도시되어 있다. 전자 소자들(219)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(219a)의 외부 에지로부터 부분 비아(218a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 마이크로미터(㎛) 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다. 전자 소자들(219)은 부분적으로 형성된 비아들로부터 상이한 거리들(Ds)로 이격될 수 있다.
일부 경우들에서, 전자 소자들(219)은 투명 기판의 표면 상에 배치되거나 그 표면 상에 제조되는 마이크로LED를 포함한다. 전사 인쇄, 레이저 전사 및 유체 조립과 같은 다양한 마이크로LED 배치 방법들이 가능하다. 마이크로LED는 200 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 특정한 경우에, 마이크로LED는 150 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 더욱 특정한 경우에, 마이크로LED는 100 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 더욱 특정한 경우에, 마이크로LED는 50 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 더욱 특정한 경우에, 마이크로LED는 20 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 더욱 특정한 경우에, 마이크로LED는 10 ㎛ 미만인 선형 치수를 갖는 크기일 수 있다. 마이크로LED는 또한 단색 방출을 생성하기 위해 유사한 구조 및 배열을 가질 수 있거나, 또는 컬러 디스플레이를 생성하기 위해 상이한 파장들에서 방출할 수 있다. 일부 실시예들에서, 마이크로LED는 비아가 완전히 형성되기 전 또는 후에 기판 상에 증착될 수 있다.
시스템이 마이크로LED 디스플레이에 사용되는 경우, 마이크로LED는 박막 트랜지스터들 또는 도체 라인들을 제조하는 것과 함께 기판(205)의 한 표면 상에 배치되거나 제조될 수 있고, 드라이버 전자 장치들은 기판(205)의 반대편 상에 배치되거나 제조될 수 있다. 드라이버 전자 장치들은 기판의 반대편에 대한 전기적 접촉만 있는 별도의 회로 기판 상에 위치하거나, 기판 표면 상에 직접 조립될 수 있다. 이러한 배치는 최소의 베젤(bezel) 및/또는 타일 구성으로 상단 방출 마이크로LED를 가능하게 하는 데 유용할 수 있다. 전도성 재료(예를 들어, 금속) 상호연결은 비아들을 통해 형성되어 한쪽의 드라이버 전자 장치와 반대편의 마이크로LED 사이에 전기적 연결을 제공할 수 있다. 논의된 전자 소자들 중 일부는 디스플레이에 특정한 것이지만, 본 명세서에서 논의된 실시예들의 적용은 디스플레이 기술에 제한되지 않는다.
전자 소자들은 부분 비아들이 제자리에 배치된 후에 적어도 부분적으로 형성되기 때문에, 전자 소자들은 관통홀 비아 형성 공정들의 상당한 부분에 노출되지 않는다. 예를 들어, 부분 비아들(218a, 218b, 218c, 218d)이 기판(205)을 통해 진로의 90 퍼센트로 연장되는 경우, 전자 소자들(219a, 219b, 219c, 219d, 219e)은 부분 비아들(218a, 218b, 218c, 218d)를 개방하는 데 사용되는 식각 공정에만 노출된다. 전자 소자들이 부분 비아들 이전에 존재했다면 전자 소자들은 전체 비아 형성 공정을 견뎌야 할 것이다. 이것은, 예를 들어 습식 식각의 등방성 특성 및 재료들의 상이한 식각 속도들로 인해 습식 식각 공정 동안 전자 소자들(219a, 219b, 219c, 219d, 219e)의 상당한 언더컷팅(undercutting)을 방지한다. 또한, 식각 보호 층이 부분 비아들(218a, 218b, 218c, 218d)을 관통홀 비아들로 전환시키기 위해 나중의 식각 동안 전자 소자들(219a, 219b, 219c, 219d, 219e) 위에 배치되어야 하는 경우, 전자 소자들(219a, 219b, 219c, 219d)의 형성 후에 최종 관통홀 비아의 단지 작은 부분(즉, 거리 Dr에 대응하는 기판(205)의 부분)만이 식각되도록 남아있기 때문에 식각 보호 물질들 또는 마스킹 재료들의 얇은 층들에 대한 더 넓은 선택이 가능하다.
도 1로 돌아가서 흐름도(100)를 따라, 부분 비아들은 제1 표면에서 제2 표면으로 연장하는 관통홀 비아들을 완성하기 위해 마무리된다(블록 120). 이 공정은 습식 식각, 플라즈마 식각, 레이저 제거, 및/또는 기계적 방법들을 포함하지만 이에 제한되지 않는, 기판의 제2 표면과 부분 비아들 사이에 남아 있는 기판의 일부를 제거할 수 있는 임의의 방법에 의해 수행될 수 있다. 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 공정들은 부분 비아들을 개방하는 데 사용되는 것들과 동일하거나, 또는 부분 비아들을 개방하는 데 사용되는 것들과 다를 수 있다. 관통홀 비아를 완성하는 데 사용되는 공정들은 해당하는 부분 비아를 형성하는 데 사용되는 공정들과 다를 수 있으므로, 최종 비아 개구부와 측벽들이 다를 수 있다. 예를 들어, 공정에서 나중에 형성되는 비아의 부분은 원래의 부분 비아와 다른 표면 개구부 직경 또는 형상, 측벽 각도 기울기 또는 형상, 또는 측벽 거칠기를 가질 수 있다. 생성된 관통홀 비아는 형상이 비대칭일 수 있을 뿐만 아니라 상이한 충전 재료들을 포함할 수 있다. 비대칭은 동일하거나 상이한 기울기들을 가진 테이퍼진 비아의 형태일 수 있다. 그것은 또한 양쪽 표면 개구부들보다 작은 허리 직경을 가진 비아일 수 있다. 비대칭은 비아의 중간 지점에서, 또는 다른 표면에 비해 한 표면에 더 가까운 중심에서 벗어나서 허리를 포함할 수 있다. 비대칭은 측벽 기울기에 변곡점을 포함할 수 있다. 제1 및 제2 표면 상의 비아 개구부 직경들은 동일하거나 상이할 수 있다. 어느 경우든, 비아 개구부 직경의 예는 10 um와 200 um 사이, 또는 20 um와 100 um 사이, 또는 20 um와 50 um 사이에 있다. 예를 들어, 제2 표면 상의 비아 직경은 <100 um, <80 um, <50 um, <30 um, <20 um 또는 <10 um일 수 있다. 제1 표면 대 제2 표면 상의 비아 직경의 비는 >1:1, >2:1, >3:1, >5:1, >7:1 또는 >10:1일 수 있다. 최소 비아 표면 개구부에 대한 기판 두께의 비는 1:1 초과, 3:1 초과, 5:1 초과, 10:1 초과, 30:1 초과 또는 50:1 초과일 수 있다. .
특정 예로서, 기판의 제2 표면과 각각의 부분 비아 사이의 연결을 개방하기 위해 기판의 일부를 제거하기 위해 비아의 제2 표면에서 레이저 제거가 사용될 수 있다. 다른 예로서, 식각 보호 물질이, 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들에서 기판의 제1 표면에서의 부분 비아들의 개구부들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 기판의 양 표면들로부터 제거하는, 예컨대 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)과 같은 식각제에 노출된다. 또 다른 예로서, 식각 보호 물질이 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 단지 기판의 제2 표면으로부터만 제거하는 식각제에 노출된다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 부분 비아들을 관통홀 비아들로 전환시키기 위해 기판의 나머지 부분을 제거하기 위해 상이한 실시예들에 따라 사용될 수 있는 다양한 공정들을 인식할 것이다.
도 2d를 참조하면, 부분 비아들(218a, 218b, 218c, 218d)에 대응하는 기판(205)의 나머지 부분이 제거된 관통홀 비아들(221a, 221b, 221c, 221d)이 도시되어 있다. 전자 소자들(219)은 관통홀 비아들(221a, 221b, 221c, 221d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(219a)의 외측 에지로부터 관통홀 비아(221a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들태에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
비아들이 금속화되어야 하는 경우, 이러한 금속화는 블록(113)의 공정과 관련하여 위에서 논의된 바와 같이 부분적으로 수행될 수 있거나, 또는 부분 비아들이 관통홀 비아들로 전환된 후에만 금속화될 수 있다. 어느 쪽이든, 전체 금속화는 전자 소자의 적어도 일부가 기판에 형성된 후에만 완료된다. 전자 소자들의 형성이 완료된 후에 금속화를 수행할 수 있으므로, 비아가 전도성 재료로 완전히 충전되지 않은 경우 컨포멀(conformal) 금속화 방법들이 사용될 수 있다. 예로서, 부분적으로 형성된 비아들은 전자 소자의 완성 전에 금속 재료로 부분적으로 금속화될 수 있다. 전자 소자가 형성된 후 비아 공정의 후속 완료 후, 제2 표면 개구부를 통해 적용된 전도성 페이스트에 의해 개방된 전자 비아의 금속화가 완료될 수 있다.
도 3을 참조하면, 흐름도(300)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(300)에 이어, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 302). 기판은 유리, 유리-세라믹, 세라믹, 폴리머, 또는 전술한 재료 중 하나 이상의 다층 복합체를 포함하지만, 이에 제한되지 않는 다수의 재료 중 임의의 것으로 형성될 수 있다. 일부 경우에는 기판이 투명 기판이다. 예를 들어, 기판은 Corning® EAGLE XG®, Lotus™ NXT 또는 기타 알칼리 토류 보로-알루미노실리케이트 기판, 고순도 용융 실리카 또는 알칼리 함유 유리일 수 있다. 이러한 경우 기판 두께는 0.1 mm에서 1.0 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.1 mm에서 0.7 mm 사이일 수 있다. 일부 경우에서, 기판은 100 mm 이상, 200 mm 이상, 300 mm 이상의 웨이퍼 크기를 갖는다. 일부 경우에서, 기판은 100 mm 이상, 또는 500 mm 이상, 또는 1000 mm 이상, 또는 3000 mm 이상의 패널 치수를 갖는다. 전술한 것은 예시적인 기판 구성이고, 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들에 따라 가능한 다양한 다른 기판 구성을 인식할 것이다.
도 4a를 참조하면, 제1 표면(410), 제2 표면(420), 및 관통홀 비아들이 필요한 식별된 위치들(417a, 417b, 417c, 417d)을 갖는 기판(405)이 도시되어 있다. 도시된 바와 같이, 기판(405)은 두께 Do를 갖는다.
도 3으로 돌아가서 흐름도(300)를 따라, 식각 보호 물질은 기판의 제1 표면 및 제2 표면 모두 위에 형성되고, 식각 보호 물질은 관통홀들의 요구되는 위치들에 대응하는 기판의 제1 표면 상의 위치들을 노출시키도록 패터닝된다(블록 305). 도 4b를 참조하면, 제2 표면(420) 및 제1 표면(410) 위에 형성된 식각 보호 물질을 갖는 기판(405)이 도시되어 있다. 식각 보호 물질은 각각 식별된 위치들(417a, 417b, 417c, 417d)에 대응하는 개구부들(416a, 416b, 416c, 416d)을 남기고 패터닝된다.
도 3으로 돌아가서 흐름도(300)를 따라, 기판은 각각의 식별된 위치들에 대응하는 위치들에서 제1 표면을 노출시키는 식각 보호 물질의 패턴화된 개구부들을 통해 습식 식각제에 노출된다(블록 310). 이 식각은 기판으로 연장되는 부분 비아들을 형성하기에 충분히 오래 계속된다. 기판은 부분 비아들이 기판에 형성되도록 하는 패턴화된 개구부들을 통해 습식 식각제에 노출된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는 본 명세서에서 논의된 실시예들과 관련하여 사용할 수 있는 다양한 식각제들을 인식할 것이다. 습식 식각 공정은 이전의 레이저 노출 공정에 이어질 수 있다. 습식 식각 공정 대신에, 대안적인 예는 기판을 플라즈마 식각 공정에 노출시키는 것이다.
부분 비아들은 기판의 한 표면에서만 연장되는 반면, 기판의 다른 표면은 식각 공정으로 인해 발생할 수 있는 임의의 손상으로부터 보호된 채로 남아 있다. 부분 비아들은 나중에 완성된 관통홀 비아의 상당 부분의 완성을 나타내기 때문에 부분 비아를 관통홀 비아로 전환시키는 처리 시간의 양은 단일 공정에서 관통홀 비아를 개방하는 데 필요한 시간보다 훨씬 적다. 감소된 처리 시간은, 예를 들어 부분 비아들의 형성과 부분 비아들의 관통홀 비아들로의 추후 전환 사이에 형성된 전자 소자에 대한 식각의 영향을 감소시킨다. 부분 비아들이 기판으로 연장되는 깊이는, 일부 경우에서, 부분 비아들을 관통홀 비아들로 전환시키기 위해 식각이 사용될 때 전자 소자를 포함하는 기판이 노출되어야 하는 식각 시간의 양의 요구되는 감소에 기초하여, 또는 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 레이저 제거의 양을 기초하여 선택된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께(예를 들어, 도 4a의 Do)의 10 퍼센트와 95 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 20 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 40 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다양한 예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 50 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 60 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다른 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 70 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다.
도 4c를 참조하면, 식각이 위치들(417a, 417b, 417c, 417d)에서 깊이(Dd)까지 부분 비아들(418a, 418b, 418c, 418d)을 개방한 후의 기판(405)이 도시된다. 부분 비아들(418a, 418b, 418c, 418d)은 제1 표면(410)에서 제2 표면(420)으로 부분적으로만 연장되어 제2 표면(420)으로부터 나머지 거리(Dr)에서 종료한다. 다양한 경우들에서, Dd는 Do의 40 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 일부 실시예에서, Dd는 Do의 50 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 다양한 예에서, Dd는 Do의 60 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다)에 있다. 다른 예에서, Dd는 Do의 70 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다)에 있다. 부분 비아들(418a, 418b, 418c, 418d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다. 도 4c에 동일하게 도시되어 있지만, 부분 비아들은 직경과 깊이가 다를 수 있다.
도 3으로 돌아가서 흐름도(300)를 따라, 식각 보호 물질이 제거되어 그 내부에 부분적인 비아들이 연장된 기판을 남긴다(블록 312). 도 4d를 참조하면, 제1 표면(410) 및 제2 표면(420)으로부터 식각 보호 물질을 제거한 후의 기판(405)이 도시되어 있다.
도 3으로 돌아가서 흐름도(300)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(블록 313) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아를 충전하는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 완성된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 315). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다. 전자 또는 비전자 소자들은 또한 기판의 제1 표면 상에 형성되거나 부분적으로 형성될 수 있다.
도 4e를 참조하면, 전자 소자들(419a, 419b, 419c, 419d, 419e)이 기판(405)의 제2 표면(420) 상에 형성된 것으로 도시되어 있다. 전자 소자들(419)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(419a)의 외부 에지로부터 부분 비아(418a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다. 전자 소자들(419)은 부분적으로 형성된 비아들로부터 상이한 거리들(Ds)로 이격될 수 있다.
전자 소자들은 부분 비아들이 제자리에 배치된 후에 적어도 부분적으로 형성되기 때문에, 전자 소자들은 관통홀 비아 형성 공정들의 상당한 부분에 노출되지 않는다. 예를 들어, 부분 비아들(418a, 418b, 418c, 418d)이 기판(405)을 통해 진로의 90 퍼센트 연장되는 경우, 전자 소자들(419a, 419b, 419c, 419d, 419e)은 남아있는 부분 비아들(418a, 418b, 418c, 418d)을 개방하는 데 사용되는 식각 공정에만 노출된다. 이것은, 예를 들어 습식 식각의 등방성 특성 및 재료들의 상이한 식각 속도들로 인해 습식 식각 공정 동안 전자 소자들(419a, 419b, 419c, 419d, 419e)의 상당한 언더컷팅을 방지한다. 또한, 식각 보호 층이 부분 비아들(418a, 418b, 418c, 418d)을 관통홀 비아들로 전환시키기 위해 나중의 식각 동안 전자 소자들(419a, 419b, 419c, 419d, 419e) 위에 배치되어야 하는 경우, 전자 소자들(419a, 419b, 419c, 419d, 419e)의 형성 후에 최종 관통홀 비아의 단지 작은 부분(즉, 거리 Dr에 대응하는 기판(405)의 부분)만이 식각되도록 남아있기 때문에 식각 보호 물질들 또는 마스킹 재료들의 얇은 층들에 대한 더 넓은 선택이 가능하다.
도 3으로 돌아가서 흐름도(300)를 따라, 부분 비아들은 제1 표면에서 제2 표면으로 연장하는 관통홀 비아들을 완성하기 위해 마무리된다(블록 320). 이 공정은 습식 식각, 플라즈마 식각, 레이저 제거, 및/또는 기계적 방법들을 포함하지만 이에 제한되지 않는, 기판의 제2 표면과 부분 비아들 사이에 남아 있는 기판의 일부를 제거할 수 있는 임의의 방법에 의해 수행될 수 있다. 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 공정들은 부분 비아들을 개방하는 데 사용되는 것들과 동일하거나, 또는 부분 비아들을 개방하는 데 사용되는 것들과 다를 수 있다. 관통홀 비아를 완성하는 데 사용되는 공정들은 해당하는 부분 비아를 형성하는 데 사용되는 공정들과 다를 수 있으므로, 최종 비아 개구부와 측벽들이 다를 수 있다. 예를 들어, 공정에서 나중에 형성되는 비아의 부분은 원래의 부분 비아와 다른 표면 개구부 직경 또는 형상, 측벽 각도 기울기 또는 형상, 또는 측벽 거칠기를 가질 수 있다. 생성된 관통홀 비아는 형상이 비대칭일 수 있을 뿐만 아니라 상이한 충전 재료들을 포함할 수 있다. 비대칭은 동일하거나 상이한 기울기들을 가진 테이퍼진 비아의 형태일 수 있다. 그것은 또한 양쪽 표면 개구부들보다 작은 허리 직경을 가진 비아일 수 있다. 비대칭은 비아의 중간 지점에서, 또는 다른 표면에 비해 한 표면에 더 가까운 중심에서 벗어나서 허리를 포함할 수 있다. 비대칭은 측벽 기울기에 변곡점을 포함할 수 있다. 제1 표면으로부터 제2 표면으로 가는 기판에서 수직적인 비아 비대칭에 부가하여, 측방향의 오정렬 또는 방사상의 비대칭도 있을 수 있다. 예를 들어, 제2 표면에 형성된 비아는 제1 표면에 부분적으로 형성된 하부에 놓이는 비아 구조와 측방향으로 정렬되지 않을 수 있다. 비아는 생성되는 개구부가 기판을 완전히 관통하지만 생성되는 완전한 관통홀은 방사상으로 대칭이지 않도록 충분히 정렬될 수 있다. 예를 들어, 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 0.1 ㎛ 내지 100 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 0.5 ㎛ 내지 50 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 30 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 20 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 10 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 5 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 3 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다.
도 14를 참조하면, 도면(1400)은 기판(1405)의 제1 표면(1410)으로부터 기판(1405) 내로 거리 Dd로 연장되는 초기에 형성된 부분 비아(1418), 및 부분 비아(1418)를 전체 비아로 전환시키기 위해 기판(1405)의 제2 표면(1420)으로부터 제거된 기판(1405)의 부분(1419)을 갖는 기판을 도시한다. 부분 비아(1418)는 중심선(1460) 주위에 중심이 있고, 상기 부분(1419)은 중심선(1470) 주위에 중심이 있다. 중심선(1460)은 제1 표면(1410) 또는 제2 표면(1420)의 어느 하나에 평행하게 측정된 거리 D1만큼 측방향으로 오프셋된다.
특정 예로서, 기판의 제2 표면과 각각의 부분 비아 사이의 연결을 개방하기 위해 기판의 일부를 제거하기 위해 비아의 제2 표면에서 레이저 제거가 사용될 수 있다. 다른 예로서, 식각 보호 물질이, 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들에서 기판의 제1 표면에서의 부분 비아들의 개구부들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 기판의 양 표면들로부터 제거하는, 예컨대 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)과 같은 식각제에 노출된다. 또 다른 예로서, 식각 보호 물질이 노출된 제1 표면에서 부분 비아들의 개구부들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 단지 기판의 제2 표면으로부터만 제거하는 식각제에 노출된다. 또 다른 예들에서, 식각 보호 물질은 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들만을 남기고 기판 위해 형성될 수 있다. 이어서, 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 단지 기판의 제2 표면으로부터만 제거하는 식각제에 기판이 노출된다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 부분 비아들을 관통홀 비아들로 전환시키기 위해 기판의 나머지 부분을 제거하기 위해 상이한 실시예들에 따라 사용될 수 있는 다양한 공정들을 인식할 것이다.
도 4f를 참조하면, 부분 비아들(418a, 418b, 418c, 418d)에 대응하는 기판(405)의 나머지 부분이 제거된 관통홀 비아들(421a, 421b, 421c, 421d)이 도시되어 있다. 전자 소자들(419)은 관통홀 비아들(421a, 421b, 421c, 421d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(419a)의 외측 에지로부터 관통홀 비아(421a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들태에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
비아들이 금속화되어야 하는 경우, 이러한 금속화는 블록(313)의 공정과 관련하여 위에서 논의된 바와 같이 부분적으로 수행될 수 있거나, 또는 부분 비아들이 관통홀 비아들로 전환된 후에만 금속화될 수 있다. 어느 쪽이든, 전체 금속화는 전자 소자의 적어도 일부가 기판에 형성된 후에만 완료된다. 전자 소자들의 형성이 완료된 후에 금속화를 수행할 수 있으므로, 비아가 전도성 재료로 완전히 충전되지 않은 경우 컨포멀 금속화 방법들이 사용될 수 있다. 예로서, 부분적으로 형성된 비아들은 전자 소자의 완성 전에 금속 재료로 부분적으로 금속화될 수 있다. 전자 소자가 형성된 후 비아 공정의 후속 완료 후, 제2 표면 개구부를 통해 적용된 전도성 페이스트에 의해 개방된 전자 비아의 금속화가 완료될 수 있다.
도 5를 참조하면, 흐름도(500)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(500)에 이어, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 502). 기판은 유리, 유리-세라믹, 세라믹, 폴리머, 또는 전술한 재료 중 하나 이상의 다층 복합체를 포함하지만, 이에 제한되지 않는 다수의 재료 중 임의의 것으로 형성될 수 있다. 일부 경우에는 기판이 투명 기판이다. 예를 들어, 기판은 Corning® EAGLE XG®, Lotus™ NXT 또는 기타 알칼리 토류 보로-알루미노실리케이트 기판, 고순도 용융 실리카 또는 알칼리 함유 유리일 수 있다. 이러한 경우 기판 두께는 0.1 mm에서 1.0 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.1 mm에서 0.7 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.3 mm에서 0.6 mm 사이일 수 있다. 일부 경우에서, 기판은 100 mm 이상, 200 mm 이상, 300 mm 이상의 웨이퍼 크기를 갖는다. 일부 경우에서, 기판은 100 mm 이상, 또는 500 mm 이상, 또는 1000 mm 이상, 또는 3000 mm 이상의 패널 치수를 갖는다. 전술한 것은 예시적인 기판 구성이고, 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들에 따라 가능한 다양한 다른 기판 구성을 인식할 것이다.
도 6a를 참조하면, 제1 표면(610), 제2 표면(620), 및 관통홀 비아들이 필요한 식별된 위치들(617a, 617b, 617c, 617d)을 갖는 기판(605)이 도시되어 있다. 도시된 바와 같이, 기판(605)은 두께 Do를 갖는다.
도 5로 돌아가서 흐름도(500)를 따라, 기판이 관통홀들이 요구되는 식별된 위치들에서 레이저 광원으로부터의 광자 에너지에 노출된다(블록 507). 광자 에너지에 대한 이러한 노출은 투명 기판의 제1 표면으로부터 투명 기판의 제2 표면으로 연장되는 정의된 경로들을 따라 투명 기판의 적어도 하나의 특성을 변화시킨다. 일부 실시예들에서, 레이저 광원은 의사-비회절 드릴링(예를 들어, 가우스-베셀 또는 베셀 빔 드릴링)이 가능한 레이저로부터의 것이다. 일부 경우들에서, 레이저 광원에 노출되어 변화하는 투명 기판의 특성은 정의된 경로들을 따라 기판의 용융에 의해 야기되는 밀도이다. 다양한 경우들에서, 레이저 광원에 노출되어 변화하는 물질의 특성은 굴절률이며, 이는 밀도 변화의 유무에 관계없이 변화될 수 있다. 그러한 정의된 경로들은 대안적으로 투명 기판을 통해 연장되는 "손상 트랙"으로 지칭될 수 있다. 예를 들어, 투명 기판의 제1 표면에서 투명 기판의 제2 표면으로의 정의된 경로를 따라 재료의 밀도를 변경함으로써, 정의된 경로들을 따라 투명 기판은 기판의 다른 영역들에 비해 식각에 더 민감해진다. 일부 경우들에서, 9:1의 식각 비율(즉, 정의된 경로의 식각 속도는 정의된 경로를 둘러싸는 투명 기판의 영역들에 대한 식각 속도보다 9배 더 큼)이 달성된다. 투명 기판은 레이저 광원으로부터의 광자 에너지가 통과할 수 있도록 충분히 투명하기 때문에, 정의된 경로들을 따른 투명 기판의 특성 변화는 투명 기판의 제1 표면으로부터 제2 표면까지 실질적으로 균일하다. 일부 경우들에서, 전술한 정의된 경로들은 투명 기판 위에 배치된 전자 소자들을 제조하는 데 사용되는 열 사이클 및 프로세스 조건들과 호환될 수 있다. 특정 경우들에서, LTPS 및 산화물 TFT 제조 모두와 호환되도록, 일부 실시예들은 사전-정의(pre-definition)를 통해 Lotus NXT와 같은 저압축 투명 기판과 결합할 수 있다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 미리 정의된 경로들을 형성하는 것과 이후의 전자 소자 형성 사이에 호환성을 제공할 투명 기판이 형성될 수 있는 다른 재료들을 인식할 것이다.
식각 보호 물질은 기판의 제1 표면 및 제2 표면 모두 위에 형성되고, 식각 보호 물질은 관통홀들의 요구되는 위치들에 대응하는 기판의 제1 표면 상의 위치들을 노출시키도록 패터닝된다(블록 508). 도 6b를 참조하면, 제2 표면(620) 및 제1 표면(610) 위에 형성된 식각 보호 물질을 갖는 기판(605)이 도시되어 있다. 식각 보호 물질은 각각 식별된 위치들(617a, 617b, 617c, 617d)에 대응하는 개구부들(616a, 616b, 616c, 616d)을 남기고 패터닝된다. 손상 트랙들(633a, 633b, 633c, 633d)가 광자 에너지에 노출되었던 위치들에서 기판(605) 내로 및/또는 기판을 통해 연장된다.
도 5으로 돌아가서 흐름도(500)를 따라, 기판은 각각의 식별된 위치들에 대응하는 위치들에서 제1 표면을 노출시키는 식각 보호 물질의 패턴화된 개구부들을 통해 습식 식각제에 노출된다(블록 510). 이 식각은 기판으로 연장되는 부분 비아들을 형성하기에 충분히 오래 계속된다. 기판은 부분 비아들이 기판에 형성되도록 하는 패턴화된 개구부들을 통해 습식 식각제에 노출된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는 본 명세서에서 논의된 실시예들과 관련하여 사용할 수 있는 다양한 식각제들을 인식할 것이다. 습식 식각 공정은 이전의 레이저 노출 공정에 이어질 수 있다. 습식 식각 공정 대신에, 대안적인 예는 기판을 플라즈마 식각 공정에 노출시키는 것이다.
부분 비아들은 기판의 한 표면에서만 연장되는 반면, 기판의 다른 표면은 식각 공정으로 인해 발생할 수 있는 임의의 손상으로부터 보호된 채로 남아 있다. 부분 비아들은 나중에 완성된 관통홀 비아의 상당 부분의 완성을 나타내기 때문에 부분 비아를 관통홀 비아로 전환시키는 처리 시간의 양은 단일 공정에서 관통홀 비아를 개방하는 데 필요한 시간보다 훨씬 적다. 감소된 처리 시간은, 예를 들어 부분 비아들의 형성과 부분 비아들의 관통홀 비아들로의 추후 전환 사이에 형성된 전자 소자에 대한 식각의 영향을 감소시킨다. 부분 비아들이 기판으로 연장되는 깊이는, 일부 경우에서, 부분 비아들을 관통홀 비아들로 전환시키기 위해 식각이 사용될 때 전자 소자를 포함하는 기판이 노출되어야 하는 식각 시간의 양의 요구되는 감소에 기초하여, 또는 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 레이저 제거의 양을 기초하여 선택된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께(예를 들어, 도 6a의 Do)의 10 퍼센트와 95 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 20 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 40 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다양한 예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 50 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 60 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다른 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 70 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다.
도 6c를 참조하면, 식각이 위치들(617a, 617b, 617c, 617d)에서 깊이(Dd)까지 부분 비아들(618a, 618b, 618c, 618d)을 개방한 후의 기판(605)이 도시된다. 부분 비아들(618a, 618b, 618c, 618d)은 제1 표면(610)에서 제2 표면(620)으로 부분적으로만 연장되어 제2 표면(620)으로부터 나머지 거리(Dr)에서 종료한다. 다양한 경우들에서, Dd는 Do의 40 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다)에 있다. 일부 실시예에서, Dd는 Do의 50 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 다양한 예에서, Dd는 Do의 60 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 다른 예에서, Dd는 Do의 70 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 부분 비아들(618a, 618b, 618c, 618d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다. 도 6c에 동일하게 도시되어 있지만, 부분 비아들은 직경과 깊이가 다를 수 있다.
도 5으로 돌아가서 흐름도(500)를 따라, 식각 보호 물질이 제거되어 그 내부에 부분적인 비아들이 연장된 기판을 남긴다(블록 512). 도 6d를 참조하면, 제1 표면(610) 및 제2 표면(620)으로부터 식각 보호 물질을 제거한 후의 기판(605)이 도시되어 있다.
도 5로 돌아가서 흐름도(500)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(블록 513) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아를 충전하는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 완성된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 515). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다. 전자 또는 비-전자 소자들은 또한 기판의 제1 표면 상에 형성되거나 부분적으로 형성될 수 있다.
도 6e를 참조하면, 전자 소자들(619a, 619b, 619c, 619d, 619e)이 기판(605)의 제2 표면(620) 상에 형성된 것으로 도시되어 있다. 전자 소자들(619)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(619a)의 외부 에지로부터 부분 비아(618a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다. 전자 소자들(619)은 부분적으로 형성된 비아들로부터 상이한 거리들(Ds)로 이격될 수 있다.
전자 소자들은 부분 비아들이 제자리에 배치된 후에 적어도 부분적으로 형성되기 때문에, 전자 소자들은 관통홀 비아 형성 공정들의 상당한 부분에 노출되지 않는다. 예를 들어, 부분 비아들(618a, 618b, 618c, 618d)이 기판(605)을 통해 진로의 90 퍼센트 연장되는 경우, 전자 소자들(619a, 619b, 619c, 619d, 619e)은 남아있는 부분 비아들(618a, 618b, 618c, 618d)을 개방하는 데 사용되는 식각 공정에만 노출된다. 이것은, 예를 들어 습식 식각의 등방성 특성 및 재료들의 상이한 식각 속도들로 인해 습식 식각 공정 동안 전자 소자들(619a, 619b, 619c, 619d, 619e)의 상당한 언더컷팅을 방지한다. 또한, 식각 보호 층이 부분 비아들(618a, 618b, 618c, 618d)을 관통홀 비아들로 전환시키기 위해 나중의 식각 동안 전자 소자들(619a, 619b, 619c, 619d, 619e) 위에 배치되어야 하는 경우, 전자 소자들(619a, 619b, 619c, 619d, 619e)의 형성 후에 최종 관통홀 비아의 단지 작은 부분(즉, 거리 Dr에 대응하는 기판(405)의 부분)만이 식각되도록 남아있기 때문에 식각 보호 물질들 또는 마스킹 재료들의 얇은 층들에 대한 더 넓은 선택이 가능하다.
도 5로 돌아가서 흐름도(500)를 따라, 부분 비아들은 제1 표면에서 제2 표면으로 연장하는 관통홀 비아들을 완성하기 위해 마무리된다(블록 520). 이 공정은 습식 식각, 플라즈마 식각, 레이저 제거, 및/또는 기계적 방법들을 포함하지만 이에 제한되지 않는, 기판의 제2 표면과 부분 비아들 사이에 남아 있는 기판의 일부를 제거할 수 있는 임의의 방법에 의해 수행될 수 있다. 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 공정들은 부분 비아들을 개방하는 데 사용되는 것들과 동일하거나, 또는 부분 비아들을 개방하는 데 사용되는 것들과 다를 수 있다. 관통홀 비아를 완성하는 데 사용되는 공정들은 해당하는 부분 비아를 형성하는 데 사용되는 공정들과 다를 수 있으므로, 최종 비아 개구부와 측벽들이 다를 수 있다. 예를 들어, 공정에서 나중에 형성되는 비아의 부분은 원래의 부분 비아와 다른 표면 개구부 직경 또는 형상, 측벽 각도 기울기 또는 형상, 또는 측벽 거칠기를 가질 수 있다. 생성된 관통홀 비아는 형상이 비대칭일 수 있을 뿐만 아니라 상이한 충전 재료들을 포함할 수 있다. 비대칭은 동일하거나 상이한 기울기들을 가진 테이퍼진 비아의 형태일 수 있다. 그것은 또한 양쪽 표면 개구부들보다 작은 허리 직경을 가진 비아일 수 있다. 비대칭은 비아의 중간 지점에서, 또는 다른 표면에 비해 한 표면에 더 가까운 중심에서 벗어나서 허리를 포함할 수 있다. 비대칭은 측벽 기울기에 변곡점을 포함할 수 있다. 제1 표면으로부터 제2 표면으로 가는 기판에서 수직적인 비아 비대칭에 부가하여, 측방향의 오정렬 또는 방사상의 비대칭도 있을 수 있다. 예를 들어, 제2 표면에 형성된 비아는 제1 표면에 부분적으로 형성된 하부에 놓이는 비아 구조와 측방향으로 정렬되지 않을 수 있다. 비아는 생성되는 개구부가 기판을 완전히 관통하지만 생성되는 완전한 관통홀은 방사상으로 대칭이지 않도록 충분히 정렬될 수 있다. 예를 들어, 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 0.1 ㎛ 내지 100 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 0.5 ㎛ 내지 50 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 30 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 20 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 10 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 다양한 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 5 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다. 일부 경우들에서, 제1 표면에서의 비아와 및 제2 표면에서의 비아는 1 ㎛ 내지 3 ㎛ 만큼 오프셋된 그들의 중심 위치들을 가질 수 있다.
특정 예로서, 기판의 제2 표면과 각각의 부분 비아 사이의 연결을 개방하기 위해 기판의 일부를 제거하기 위해 비아의 제2 표면에서 레이저 제거가 사용될 수 있다. 다른 예로서, 식각 보호 물질이, 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들에서 기판의 제1 표면에서의 부분 비아들의 개구부들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 기판의 양 표면들로부터 제거하는, 예컨대 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)과 같은 식각제에 노출된다. 또 다른 예로서, 식각 보호 물질이 노출된 제1 표면에서 부분 비아들의 개구부들만을 남기고 기판 위에 형성될 수 있다. 그 다음, 기판은 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 단지 기판의 제2 표면으로부터만 제거하는 식각제에 노출된다. 또 다른 예들에서, 식각 보호 물질은 노출된 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들만을 남기고 기판 위해 형성될 수 있다. 이어서, 각각의 부분 비아들과 기판의 제2 표면 사이의 기판의 나머지 부분을 단지 기판의 제2 표면으로부터만 제거하는 식각제에 기판이 노출된다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 부분 비아들을 관통홀 비아들로 전환시키기 위해 기판의 나머지 부분을 제거하기 위해 상이한 실시예들에 따라 사용될 수 있는 다양한 공정들을 인식할 것이다.
도 6f를 참조하면, 부분 비아들(618a, 618b, 618c, 618d)에 대응하는 기판(605)의 나머지 부분이 제거된 관통홀 비아들(621a, 621b, 621c, 621d)이 도시되어 있다. 전자 소자들(619)은 관통홀 비아들(621a, 621b, 621c, 621d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(619a)의 외측 에지로부터 관통홀 비아(621a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들태에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
비아들이 금속화되어야 하는 경우, 상기 공정은 층간 배선(inter-layer interconnect)을 생성하기 위해 비아들 내에 금속을 형성하는 것을 포함할 수 있다(블록 525). 이러한 금속 형성은 비아 내에 금속을 형성하기 위한 공지된 임의의 접근 방식을 사용하여 이루어질 수 있다. 일부 경우들에서, 이러한 금속화는 블록(513)의 공정과 관련하여 위에서 논의된 바와 같이 부분적으로 수행될 수 있거나, 또는 부분 비아들이 관통홀 비아들로 전환된 후에만 금속화될 수 있다. 어느 쪽이든, 전체 금속화는 전자 소자의 적어도 일부가 기판에 형성된 후에만 완료된다. 전자 소자들의 형성이 완료된 후에 금속화를 수행할 수 있으므로, 비아가 전도성 재료로 완전히 충전되지 않은 경우 컨포멀 금속화 방법들이 사용될 수 있다. 예로서, 부분적으로 형성된 비아들은 전자 소자의 완성 전에 금속 재료로 부분적으로 금속화될 수 있다. 전자 소자가 형성된 후 비아 공정의 후속 완료 후, 제2 표면 개구부를 통해 적용된 전도성 페이스트에 의해 개방된 전자 비아의 금속화가 완료될 수 있다.
도 7을 참조하면, 흐름도(700)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(700)에 따라, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 702). 기판은 유리, 유리-세라믹, 세라믹, 폴리머, 또는 전술한 재료 중 하나 이상의 다층 복합체를 포함하지만, 이에 제한되지 않는 다수의 재료 중 임의의 것으로 형성될 수 있다. 일부 경우에는 기판이 투명 기판이다. 예를 들어, 기판은 Corning® EAGLE XG®, Lotus™ NXT 또는 기타 알칼리 토류 보로-알루미노실리케이트 기판, 고순도 용융 실리카 또는 알칼리 함유 유리일 수 있다. 이러한 경우 기판 두께는 0.1 mm에서 1.0 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.1 mm에서 0.7 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.3 mm에서 0.6 mm 사이일 수 있다. 일부 경우에서, 기판은 100 mm 이상, 200 mm 이상, 300 mm 이상의 웨이퍼 크기를 갖는다. 일부 경우에서, 기판은 100 mm 이상, 또는 500 mm 이상, 또는 1000 mm 이상, 또는 3000 mm 이상의 패널 치수를 갖는다. 전술한 것은 예시적인 기판 구성이고, 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들에 따라 가능한 다양한 다른 기판 구성을 인식할 것이다.
상기 기판이 관통홀들이 요구되는 식별된 위치들에서 레이저 광원으로부터의 광자 에너지에 노출된다(블록 707). 광자 에너지에 대한 이러한 노출은 투명 기판의 제1 표면으로부터 투명 기판의 제2 표면으로 연장되는 정의된 경로들을 따라 투명 기판의 적어도 하나의 특성을 변화시킨다. 일부 실시예들에서, 레이저 광원은 의사-비회절 드릴링(예를 들어, 가우스-베셀 또는 베셀 빔 드릴링)이 가능한 레이저로부터의 것이다. 일부 경우들에서, 레이저 광원에 노출되어 변화하는 투명 기판의 특성은 정의된 경로들을 따라 기판의 용융에 의해 야기되는 밀도이다. 다양한 경우들에서, 레이저 광원에 노출되어 변화하는 물질의 특성은 굴절률이며, 이는 밀도 변화의 유무에 관계없이 변화될 수 있다. 그러한 정의된 경로들은 대안적으로 투명 기판을 통해 연장되는 "손상 트랙"으로 지칭될 수 있다. 예를 들어, 투명 기판의 제1 표면에서 투명 기판의 제2 표면으로의 정의된 경로를 따라 재료의 밀도를 변경함으로써, 정의된 경로들을 따라 투명 기판은 기판의 다른 영역들에 비해 식각에 더 민감해진다. 일부 경우들에서, 9:1의 식각 비율(즉, 정의된 경로의 식각 속도는 정의된 경로를 둘러싸는 투명 기판의 영역들에 대한 식각 속도보다 9배 더 큼)이 달성된다. 투명 기판은 레이저 광원으로부터의 광자 에너지가 통과할 수 있도록 충분히 투명하기 때문에, 정의된 경로들을 따른 투명 기판의 특성 변화는 투명 기판의 제1 표면으로부터 제2 표면까지 실질적으로 균일하다. 일부 경우들에서, 전술한 정의된 경로들은 투명 기판 위에 배치된 전자 소자들을 제조하는 데 사용되는 열 사이클 및 공정 조건들과 호환될 수 있다. 특정 경우들에서, LTPS 및 산화물 TFT 제조 모두와 호환되도록, 일부 실시예들은 사전-정의(pre-definition)를 통해 Lotus NXT와 같은 저압축 투명 기판과 결합할 수 있다. 본 명세서에 제공된 개시 내용에 기초하여, 당업자는 미리 정의된 경로들을 형성하는 것과 이후의 전자 소자 형성 사이에 호환성을 제공할 투명 기판이 형성될 수 있는 다른 재료들을 인식할 것이다.
식각 보호 물질은 기판의 제1 표면 및 제2 표면 모두 위에 형성되고, 식각 보호 물질은 관통홀들의 요구되는 위치들에 대응하는 기판의 제1 표면 상의 위치들을 노출시키도록 패터닝된다(블록 708). 기판은 각각의 식별된 위치들에 대응하는 위치들에서 제1 표면을 노출시키는 식각 보호 물질의 패턴화된 개구부들을 통해 습식 식각제에 노출된다(블록 710). 이 식각은 기판으로 연장되는 부분 비아들을 형성하기에 충분히 오래 계속된다. 기판은 부분 비아들이 기판에 형성되도록 하는 패턴화된 개구부들을 통해 습식 식각제에 노출된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는 본 명세서에서 논의된 실시예들과 관련하여 사용할 수 있는 다양한 식각제들을 인식할 것이다. 상기 식각 보호 물질은 그 내에서 연장되는 부분 비아들을 갖는 기판을 남기고 제거된다(블록 712).
일부 실시예들에서 부분 비아들이 충전되거나(블록 713) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아를 충전하는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 완성된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 715). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)을 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다.
각각의 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들이 기판의 나머지 부분을 제거하고 부분 비아들을 기판의 제2 표면으로 통과해 연장되도록 레이저 제거된다(블록 720). 레이저 에너지를 사용하여 기판의 부분들을 제거하는 모든 접근 방식이 사용될 수 있다.
비아들이 금속화되어야 하는 경우, 이러한 금속화는 블록(713)의 공정과 관련하여 위에서 논의된 바와 같이 부분적으로 수행될 수 있거나, 또는 부분 비아들이 관통홀 비아들로 전환된 후에만 금속화될 수 있다. 어느 쪽이든, 전체 금속화는 전자 소자의 적어도 일부가 기판에 형성된 후에만 완료된다. 전자 소자들의 형성이 완료된 후에 금속화를 수행할 수 있으므로, 컨포멀 금속화 방법들이 사용될 수 있다.
도 8을 참조하면, 흐름도(800)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(800)에 따라, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 805). 기판은 유리, 유리-세라믹, 세라믹, 폴리머, 또는 전술한 재료 중 하나 이상의 다층 복합체를 포함하지만, 이에 제한되지 않는 다수의 재료 중 임의의 것으로 형성될 수 있다. 일부 경우에는 기판이 투명 기판이다. 예를 들어, 기판은 Corning® EAGLE XG®, Lotus™ NXT 또는 기타 알칼리 토류 보로-알루미노실리케이트 기판, 고순도 용융 실리카 또는 알칼리 함유 유리일 수 있다. 이러한 경우 기판 두께는 0.1 mm에서 1.0 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.1 mm에서 0.7 mm 사이일 수 있다. 다양한 경우에서, 기판 두께는 0.3 mm에서 0.6 mm 사이일 수 있다. 일부 경우에서, 기판은 100 mm 이상, 200 mm 이상, 300 mm 이상의 웨이퍼 크기를 갖는다. 일부 경우에서, 기판은 100 mm 이상, 또는 500 mm 이상, 또는 1000 mm 이상, 또는 3000 mm 이상의 패널 치수를 갖는다. 전술한 것은 예시적인 기판 구성이고, 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들에 따라 가능한 다양한 다른 기판 구성을 인식할 것이다.
도 9a를 참조하면, 제1 표면(910), 제2 표면(920), 및 관통홀 비아들이 필요한 식별된 위치들(917a, 917b, 917c, 917d)을 갖는 기판(905)이 도시되어 있다. 도시된 바와 같이, 기판(905)은 두께 Do를 갖는다.
도 8로 돌아가서 흐름도(800)를 따라, 기판이 기판의 제1 표면 상의 식별된 위치들에서 부분 비아들을 형성하기 위해 식별된 위치들에서 식각된다(블록 810). 실시예가 일반적으로 습식 식각에 의존하여 논의되지만, 이에 제한되지 않지만, 플라즈마 식각, 레이저 제거 및/또는 기계적 방법들을 포함하여 기판 내에 비아를 개방하기 위한 임의의 접근 방식도 사용될 수 있다. 일 예로서, 상기 식각은 식각 보호 물질로 기판의 표면들을 덮고, 관통홀 비아들을 위해 식별된 위치들에서 기판의 제1 표면을 노출시킬 수 있도록 상기 식각 보호 물질을 패터닝함으로써 달성될 수 있다. 이어서, 기판은 패턴화된 개구부들을 통해 습식 식각제에 노출되어 부분 비아들이 기판 내에 형성되도록 한다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는 본 명세서에서 논의된 실시예들과 관련하여 사용할 수 있는 다양한 식각제들을 인식할 것이다.
대안적으로, 기판이 투명 기판인 경우, 기판의 제1 표면 상의 위치들이 레이저 광원으로부터의 광자 에너지에 노출될 수 있다. 광자 에너지에 대한 이러한 노출은 투명 기판의 제1 표면으로부터 실질적으로 투명 기판 내로, 그리고 일부 경우들에서 투명 기판의 제2 표면까지 일관되게 연장되는 정의된 경로들을 따라 투명 기판의 적어도 하나의 특성을 변화시킨다. 일부 실시예들에서, 레이저 광원은 의사-비회절 드릴링(예를 들어, 가우스-베셀 또는 베셀 빔 드릴링)이 가능한 레이저로부터의 것이다. 일부 경우들에서, 레이저 광원에 노출되어 변화하는 투명 기판의 특성은 정의된 경로들을 따라 기판의 용융에 의해 야기되는 밀도이다. 다양한 경우들에서, 레이저 광원에 노출되어 변화하는 물질의 특성은 굴절률이며, 이는 밀도 변화의 유무에 관계없이 변화될 수 있다. 그러한 정의된 경로들은 대안적으로 투명 기판 내로 또는 이를 통해 연장되는 "손상 트랙"으로 지칭될 수 있다. 예를 들어, 투명 기판의 제1 표면에서 투명 기판의 제2 표면으로의 정의된 경로를 따라 재료의 밀도를 변경함으로써, 정의된 경로들을 따라 투명 기판은 기판의 다른 영역들에 비해 식각에 더 민감해진다. 일부 경우들에서, 9:1의 식각 비율(즉, 정의된 경로의 식각 속도는 정의된 경로를 둘러싸는 투명 기판의 영역들에 대한 식각 속도보다 9배 더 큼)이 달성된다. 투명 기판은 레이저 광원으로부터의 광자 에너지가 기판을 일관되게 통과하거나 또는 실질적으로 기판 내로 통과할 수 있도록 충분히 투명하기 때문에, 정의된 경로들을 따른 투명 기판의 특성 변화는 실질적으로 투명 기판 내로 연장된다. 이어서, 기판은 손상 트랙들을 따라 개방되는 부분 비아들을 야기하는 식각제에 노출된다. 본 명세서에 제공된 개시내용에 기초하여, 당업자는 불화수소산(HF), 수산화칼륨(KOH) 및/또는 수산화나트륨(NaOH)을 포함하지만, 이에 제한되지 않는 본 명세서에서 논의된 실시예들과 관련하여 사용할 수 있는 다양한 식각제들을 인식할 것이다. 일부 경우들에서, 제2 표면은 기판이 식각제에 노출되는 동안에 식각 보호 물질로 덮힐 수 있다.
부분 비아들은 기판의 한 표면에서만 연장되는 반면, 기판의 다른 표면은 식각 공정으로 인해 발생할 수 있는 임의의 손상으로부터 보호된 채로 남아 있다. 부분 비아들은 나중에 완성된 관통홀 비아의 상당 부분의 완성을 나타내기 때문에 부분 비아를 관통홀 비아로 전환시키는 처리 시간의 양은 단일 공정에서 관통홀 비아를 개방하는 데 필요한 시간보다 훨씬 적다. 감소된 처리 시간은, 예를 들어 부분 비아들의 형성과 부분 비아들의 관통홀 비아들로의 추후 전환 사이에 형성된 전자 소자에 대한 식각의 영향을 감소시킨다. 부분 비아들이 기판으로 연장되는 깊이는, 일부 경우에서, 부분 비아들을 관통홀 비아들로 전환시키기 위해 식각이 사용될 때 전자 소자를 포함하는 기판이 노출되어야 하는 식각 시간의 양의 요구되는 감소에 기초하여, 또는 부분 비아들을 관통홀 비아들로 전환시키는 데 사용되는 레이저 제거의 양을 기초하여 선택된다. 일부 실시예들에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께(예를 들어, 도 9a의 Do)의 10 퍼센트와 기판 두께(예를 들어, 도 9a의 Do)의 95 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 20 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 실시예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 40 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다양한 예에서, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 50 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 일부 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 60 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다. 다른 경우에, 부분 비아들은 기판의 제1 표면에서 기판 내로 기판 두께의 70 퍼센트와 90 퍼센트 사이의 깊이까지 연장된다.
도 9b를 참조하면, 식각이 위치들(917a, 917b, 917c, 917d)에서 깊이(Dd)까지 부분 비아들(918a, 918b, 918c, 918d)을 개방한 후의 기판(905)이 도시된다. 부분 비아들(918a, 918b, 918c, 918d)은 제1 표면(910)에서 제2 표면(920)으로 부분적으로만 연장되어 제2 표면(920)으로부터 나머지 거리(Dr)에서 종료한다. 다양한 경우들에서, Dd는 Do의 40 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 일부 실시예에서, Dd는 Do의 50 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 다양한 예에서, Dd는 Do의 60 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 다른 예에서, Dd는 Do의 70 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 부분 비아들(918a, 918b, 918c, 918d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다. 도 9b에 동일하게 도시되어 있지만, 부분 비아들은 직경과 깊이가 다를 수 있다.
도 8로 돌아가서 흐름도(800)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(블록 813) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아를 충전하는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 완성된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 815). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다.
도 9c를 참조하면, 전자 소자들(919a, 919b, 919c, 919d, 919e)이 기판(905)의 제2 표면(920) 상에 형성된 것으로 도시되어 있다. 전자 소자들(919)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(919a)의 외부 에지로부터 부분 비아(918a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다.
전자 소자들은 부분 비아들이 제자리에 배치된 후에 적어도 부분적으로 형성되기 때문에, 전자 소자들은 관통홀 비아 형성 공정들의 상당한 부분에 노출되지 않는다. 예를 들어, 부분 비아들(918a, 918b, 918c, 918d)이 기판(905)을 통해 진로의 90 퍼센트 연장되는 경우, 전자 소자들(919a, 919b, 919c, 919d, 919e)은 부분 비아들(918a, 918b, 918c, 918d)을 개방하는 데 사용되는 식각 공정에 노출되지 않는다. 이것은, 예를 들어 습식 식각의 등방성 특성 및 재료들의 상이한 식각 속도들로 인해 습식 식각 공정 동안 전자 소자들(919a, 919b, 919c, 919d, 919e)의 상당한 언더컷팅을 방지한다. 또한, 식각 보호 층이 부분 비아들(918a, 918b, 918c, 918d)을 관통홀 비아들로 전환시키기 위해 나중의 식각 동안 전자 소자들(919a, 919b, 919c, 919d, 919e) 위에 배치되어야 하는 경우, 전자 소자들(919a, 919b, 919c, 919d, 919e)의 형성 후에 최종 관통홀 비아의 단지 작은 부분(즉, 거리 Dr에 대응하는 기판(905)의 부분)만이 식각되도록 남아있기 때문에 식각 보호 물질들 또는 마스킹 재료들의 얇은 층들에 대한 더 넓은 선택이 가능하다.
도 8로 돌아가서 흐름도(800)를 따라, 식각 보호 물질이 전자 소자들을 포함하는 기판의 제1 표면 및 제2 표면 모두 위에 형성된다(블록 817). 식각 보호 물질은 부분 비아들의 개구부들을 노출시키도록 제1 표면 상에서 패터닝되며, 식각 보호 물질은 부분 비아들에 대응하는 제2 표면 상의 위치들을 노출시키도록 제2 표면 상에서 패터닝된다. 도 9d를 참조하면, 개구부들(923e, 923f, 923g, 923h)이 부분 비아들(918a, 918b, 918c, 918d)에 각각 대응하는 위치들에서 제2 표면(920)을 노출하도록 패터닝된 제2 표면(920) 위에 형성된 식각 보호 물질을 갖는 기판(905)이 도시되어 있다. 제1 표면(910) 위에 형성된 식각 보호 물질은 개구부들(923a, 923b, 923c, 923d)이 부분 비아들(918a, 918b, 918c, 918d)의 개구부들을 각각 노출시키도록 패터닝된다.
도 8로 돌아가서 흐름도(800)를 따라, 부분 비아들과 제2 표면 사이의 기판의 남아있는 부분을 제거하기 위해 기판이 식각되고, 따라서 부분 비아들을 관통홀 비아들로 전환시킨다(블록 820). 개구부들이 제1 및 제2 표면 모두의 식각 보호 물질에 패턴화됨에 따라, 식각은 제1 표면으로부터 그리고 이미 개방된 부분 비아들을 통해 진행된다. 도 9e를 참조하면, 비아들이 제1 표면(910)에서 제2 표면(920)으로 연장되는 식각 공정 후의 기판(905)이 도시된다.
도 8로 돌아가서 흐름도(800)를 따라, 식각 보호 물질이 제거된다(블록 822). 도 9f를 참조하면, 부분 비아들(918a, 918b, 918c, 918d)에 대응하는 기판(905)의 나머지 부분이 제거된 관통홀 비아들(921a, 921b, 921c, 921d)이 도시되어 있다. 전자 소자들(919)은 관통홀 비아들(921a, 921b, 921c, 921d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(919a)의 외측 에지로부터 관통홀 비아(921a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
비아들이 금속화되어야 하는 경우, 이러한 금속화는 블록(813)의 공정과 관련하여 위에서 논의된 바와 같이 부분적으로 수행될 수 있거나, 또는 부분 비아들이 관통홀 비아들로 전환된 후에만 금속화될 수 있다. 어느 쪽이든, 전체 금속화는 전자 소자의 적어도 일부가 기판에 형성된 후에만 완료된다. 전자 소자들의 형성이 완료된 후에 금속화를 수행할 수 있으므로, 컨포멀 금속화 방법들이 사용될 수 있다.
도 10을 참조하면, 흐름도(1000)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(800)에 따라, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 1005). 도 11a를 참조하면, 제1 표면(1110), 제2 표면(1120), 및 관통홀 비아들이 필요한 식별된 위치들(1117a, 1117b, 1117c, 1117d)을 갖는 기판(1105)이 도시되어 있다. 도시된 바와 같이, 기판(1105)은 두께 Do를 갖는다.
도 8로 돌아가서 흐름도(1000)를 따라, 기판이 기판의 제1 표면 상의 식별된 위치들에서 부분 비아들을 형성하기 위해 식별된 위치들에서 식각된다(블록 1010). 실시예가 일반적으로 습식 식각에 의존하여 논의되지만, 이에 제한되지 않지만, 플라즈마 식각, 레이저 제거 및/또는 기계적 방법들을 포함하여 기판 내에 비아를 개방하기 위한 임의의 접근 방식도 사용될 수 있다. 도 11b를 참조하면, 식각이 위치들(1117a, 1117b, 1117c, 1117d)에서 깊이(Dd)까지 부분 비아들(1118a, 1118b, 1118c, 1118d)을 개방한 후의 기판(1105)이 도시된다. 부분 비아들(1118a, 1118b, 1118c, 1118d)은 제1 표면(1110)에서 제2 표면(1120)으로 부분적으로만 연장되어 제2 표면(1120)으로부터 나머지 거리(Dr)에서 종료한다. 다양한 경우들에서, Dd는 Do의 40 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 일부 실시예에서, Dd는 Do의 50 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 다양한 예에서, Dd는 Do의 60 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 다른 예에서, Dd는 Do의 70 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 부분 비아들(1118a, 1118b, 1118c, 1118d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다.
도 10로 돌아가서 흐름도(1000)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(블록 1013) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아들이 충전되는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 전환된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 1015). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다.
도 11c를 참조하면, 전자 소자들(1119a, 1119b, 1119c, 1119d, 1119e)이 기판(1105)의 제2 표면(1120) 상에 형성된 것으로 도시되어 있다. 전자 소자들(1119)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(1119a)의 외부 에지로부터 부분 비아(1118a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다. 비록 도 11c에서는 동일하게 도시되었지만, 부분 비아들은 직경 및/또는 깊이에서 서로 다를 수 있다.
도 10으로 돌아가서 흐름도(1000)를 따라, 식각 보호 물질이 전자 소자들을 포함하는 기판의 제1 표면 및 제2 표면 모두 위에 형성된다(블록 1017). 식각 보호 물질은 부분 비아들의 개구부들을 노출시키도록 제1 표면 상에서 패터닝된다. 도 11d를 참조하면, 전자 소자들(1119)을 포함하는 전체 표면을 덮는 제2 표면(1120) 위에 형성된 식각 보호 물질을 갖는 기판(1105)이 도시된다. 그에 반해서, 제1 표면(1110) 위에 형성된 식각 보호 물질은 개구부들(1123a, 1123b, 1123c, 1123d)이 부분 비아들(1118a, 1118b, 1118c, 1118d)의 개구부들을 각각 노출시키도록 패터닝된다.
도 10으로 돌아가서 흐름도(1000)를 따라, 부분 비아들과 제2 표면 사이의 기판의 남아있는 부분을 제거하기 위해 기판이 식각되고, 따라서 부분 비아들을 관통홀 비아들로 전환시킨다(블록 1020). 개구부들이 제1 표면 상에서만 식각 보호 물질에 패턴화됨에 따라, 식각은 이미 개방된 부분 비아들을 통해서만 진행된다. 도 11e를 참조하면, 비아들이 제1 표면(1110)에서 제2 표면(1120)으로 연장되는 식각 공정 후의 기판(1105)이 도시된다.
도 10으로 돌아가서 흐름도(1000)를 따라, 식각 보호 물질이 제거된다(블록 1022). 도 11f를 참조하면, 부분 비아들(1118a, 1118b, 1118c, 1118d)에 대응하는 기판(1105)의 나머지 부분이 제거된 관통홀 비아들(1121a, 1121b, 1121c, 1121d)이 도시되어 있다. 전자 소자들(1119)은 관통홀 비아들(1121a, 1121b, 1121c, 1121d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(1119a)의 외측 에지로부터 관통홀 비아(1121a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
도 12를 참조하면, 흐름도(1200)는 전자 소자의 적어도 일부가 형성되기 전에 부분 비아들이 형성되고, 나중에 부분 비아들이 전자 소자의 적어도 일부가 형성된 후에 부분 비아들의 각각의 위치들에 대응하는 기판의 부분들을 제거함으로써 관통홀 비아들로 전환되는, 일부 실시예들에 따른 기판 시스템들의 제조 방법을 도시한다. 흐름도(1200)에 따라, 관통홀 비아들이 요구되는 기판의 제1 표면 상의 위치들이 식별된다(블록 1205). 도 13a를 참조하면, 제1 표면(1310), 제2 표면(1320), 및 관통홀 비아들이 필요한 식별된 위치들(1317a, 1317b, 1317c, 1317d)을 갖는 기판(1305)이 도시되어 있다. 도시된 바와 같이, 기판(1305)은 두께 Do를 갖는다.
도 12로 돌아가서 흐름도(1200)를 따라, 기판이 기판의 제1 표면 상의 식별된 위치들에서 부분 비아들을 형성하기 위해 식별된 위치들에서 식각된다(블록 1210). 실시예가 일반적으로 습식 식각에 의존하여 논의되지만, 이에 제한되지 않지만, 플라즈마 식각, 레이저 제거 및/또는 기계적 방법들을 포함하여 기판 내에 비아를 개방하기 위한 임의의 접근 방식도 사용될 수 있다. 도 13b를 참조하면, 식각이 위치들(1317a, 1317b, 1317c, 1317d)에서 깊이(Dd)까지 부분 비아들(1318a, 1318b, 1318c, 1318d)을 개방한 후의 기판(1305)이 도시된다. 부분 비아들(1318a, 1318b, 1318c, 1318d)은 제1 표면(1310)에서 제2 표면(1320)으로 부분적으로만 연장되어 제2 표면(1120)으로부터 나머지 거리(Dr)에서 종료한다. 다양한 경우들에서, Dd는 Do의 40 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 60 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 일부 실시예에서, Dd는 Do의 50 퍼센트 내지 95 퍼센트(따라서 Dr는 Do의 50 퍼센트에서 5 퍼센트 사이이다) 사이에 있다. 다양한 예에서, Dd는 Do의 60 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 40 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 다른 예에서, Dd는 Do의 70 퍼센트 내지 90 퍼센트(따라서 Dr는 Do의 30 퍼센트에서 10 퍼센트 사이이다) 사이에 있다. 부분 비아들(1318a, 1318b, 1318c, 1318d)은 테이퍼진, 수직의 또는 만곡된 측벽들을 가질 수 있다.
도 12로 돌아가서 흐름도(1200)를 따라, 일부 실시예들에서 부분 비아들이 충전되거나(블록 1213) 부분적으로 충전된다. 이것은, 예를 들어 기판 상에 전자 소자들을 형성하는 나중의 공정들 동안 부분 비아들에 오염물들이 축적되는 것을 방지하기 위해 수행될 수 있다. 부분 비아들이 충전되는 경우, 이들은 나중에 형성되는 전자 소자들에 큰 영향을 미치지 않고 쉽게 제거되거나 부분적으로 제거되는 재료로 충전될 수 있고, 또는 부분 비아들이 제1 표면에서 제2 표면으로 연장되는 관통홀 비아들로 전환된 후 수행되는 후속 금속화 공정에서 마무리될 전기 전도성 상호연결의 일부를 형성할 금속 또는 다른 전도체로 충전될 수 있다. 예로서, 부분 비아들은 전도체, 폴리머, 및/또는 졸-겔 중 하나 이상으로 충전될 수 있다.
전자 소자들이 기판의 제2 표면 상에 형성된다(블록 1215). 전자 소자들은 이 과정에서 완전히 형성되거나 부분적으로만 형성될 수 있다. 기판을 기반으로 하는 집적 소자, 모듈 또는 시스템은 전기적, 광학적, 유체적 및/또는 기계적 요소로서 관통홀 비아 구조들을 활용할 수 있다. 그러한 전자 소자들은, 예를 들어 기판 상에 형성된 디스플레이 소자를 위한 TFT 능동 매트릭스 백플레인을 형성할 수 있다. 다른 예로서, 그러한 전자 소자들은 기판 상에 형성된 디스플레이 소자를 위한 수동 매트릭스 백플레인, 마이크로-드라이버 집적 회로 능동 매트릭스, 또는 직접 집적 회로 전기적 연결을 형성할 수 있다. 디스플레이 제품들 이외의 다른 제품들을 위한 전자 소자들도 본 명세서에서 논의된 실시예들에 따라 가능하다. 본 명세서에 제공된 개시에 기초하여, 당업자는 상이한 실시예들과 관련하여 형성될 수 있는 다양한 전자 소자들(완전히 또는 부분적으로 형성됨)를 인식할 것이다. 또한, 실시예들은, 예로서 광학적, 유체적과 같은 비-전자 소자 적용들을 위해 사용될 수도 있다.
도 13c를 참조하면, 전자 소자들(1319a, 1319b, 1319c, 1319d, 1319e)이 기판(1305)의 제2 표면(1320) 상에 형성된 것으로 도시되어 있다. 전자 소자들(1319)은 부분적으로 형성된 각각의 비아들의 중심으로부터 거리(Ds)만큼 이격되어 있다. Ds는 전자 소자(1319a)의 외부 에지로부터 부분 비아(1318a)의 중심까지 측정된다. 일부 실시예들에서, Ds는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds는 200 ㎛ 미만이다. 일부 실시예들에서, Ds는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds는 50 ㎛ 미만이다. 일부 실시예들에서, Ds는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds는 10 ㎛ 미만이다. 비록 도 13c에서는 동일하게 도시되었지만, 부분 비아들은 직경 및/또는 깊이에서 서로 다를 수 있다.
도 12로 돌아가서 흐름도(1200)를 따라, 식각 보호 물질이 전자 소자들을 포함하는 기판의 제1 표면 및 제2 표면 모두 위에 형성된다(블록 1217). 식각 보호 물질은 부분 비아들에 대응하는 기판의 제2 표면 상의 위치들을 노출시키도록 제2 표면 상에서 패터닝된다. 도 13d를 참조하면, 전체 표면을 덮는 제1 표면(1310) 위에 형성된 식각 보호 물질을 갖는 기판(1305)이 도시된다. 그에 반해서, 제2 표면(1320) 위에 형성된 식각 보호 물질은 개구부들(1323a, 1323b, 1323c, 1323d)이 부분 비아들(1318a, 1318b, 1318c, 1318d)에 대응하는 기판의 제2 표면 상의 위치를 각각 노출시키도록 패터닝된다.
도 12로 돌아가서 흐름도(1200)를 따라, 부분 비아들과 제2 표면 사이의 기판의 남아있는 부분을 제거하기 위해 기판이 식각되고, 따라서 부분 비아들을 관통홀 비아들로 전환시킨다(블록 1220). 개구부들이 기판의 제2 표면 상에서만 식각 보호 물질에 패턴화됨에 따라, 식각은 기판의 제2 표면으로부터만 진행된다. 도 13e를 참조하면, 비아들이 제1 표면(1310)에서 제2 표면(1320)으로 연장되는 식각 공정 후의 기판(1305)이 도시된다.
도 12로 돌아가서 흐름도(1200)를 따라, 식각 보호 물질이 제거된다(블록 1222). 도 13f를 참조하면, 부분 비아들(1318a, 1318b, 1318c, 1318d)에 대응하는 기판(1305)의 나머지 부분이 제거된 관통홀 비아들(1321a, 1321b, 1321c, 1321d)이 도시되어 있다. 전자 소자들(1319)은 관통홀 비아들(1321a, 1321b, 1321c, 1321d)의 가장 가까운 에지로부터 거리(Ds')만큼 이격된다. Ds'는 전자 소자(1319a)의 외측 에지로부터 관통홀 비아(1321a)의 가장 가까운 에지까지 측정된다. 일부 실시예들에서, Ds'는 500 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 200 ㎛ 미만이다. 일부 실시예들에서, Ds'는 100 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 50 ㎛ 미만이다. 일부 실시예들에서, Ds'는 20 ㎛ 미만이다. 다양한 실시예들에서, Ds'는 10 ㎛ 미만이다.
결론적으로, 본 발명은 비아들을 포함하는 기판을 형성하기 위한 신규한 시스템들, 소자들, 방법들 및 배열들을 제공한다. 본 발명의 하나 이상의 실시예의 상세한 설명이 위에서 제공되었지만, 다양한 대안들, 수정들, 및 균등물들이 본 발명의 정신으로부터 벗어나지 않고 당업자에게 명백할 것이다. 따라서, 위의 설명은 첨부된 청구범위에 의해 정의되는, 본 발명의 범위를 제한하는 것으로서 간주되어서는 안된다.

Claims (35)

  1. 기판 처리 방법으로서, 상기 방법은:
    기판의 제1 표면으로부터 연장되는 부분 비아(partial via)를 형성하는 단계로서, 상기 기판은 상기 제1 표면 및 제2 표면 둘 모두에 수직인 선을 따라 상기 제1 표면과 상기 제2 표면 사이의 거리를 나타내며, 그리고 상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 100 퍼센트 미만으로 상기 기판 내로 연장되는, 상기 부분 비아를 형성하는 단계;
    상기 기판의 상기 제2 표면 위에 그리고 상기 부분 비아 위의 영역으로부터 떨어져 있는 비-비아(non-via) 구조를 형성하는 단계; 및
    상기 기판의 상기 제2 표면 위에 상기 비-비아 구조를 형성한 후, 상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 전체 비아(full via)로 전환시키기 위해 상기 기판의 일 부분을 제거하는 단계;를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 기판은 투명 기판인 것을 특징으로 하는 방법.
  3. 청구항 1에 있어서,
    상기 기판은 유리 기판, 유리-세라믹 기판, 세라믹 기판, 및 폴리머 기판으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  4. 청구항 1에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 10 퍼센트로 연장되는 것을 특징으로 하는 방법.
  5. 청구항 1에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 20 퍼센트로 연장되는 것을 특징으로 하는 방법.
  6. 청구항 1에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 30 퍼센트로 연장되는 것을 특징으로 하는 방법.
  7. 청구항 1에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 50 퍼센트로 연장되는 것을 특징으로 하는 방법.
  8. 청구항 1에 있어서,
    상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계는 상기 기판의 상기 제2 표면으로부터의 레이저 제거를 포함하는 것을 특징으로 하는 방법.
  9. 청구항 1에 있어서,
    상기 부분 비아의 중심점으로부터 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분의 중심점까지 측방향으로 측정될 때, 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분은 제로 아닌(non-zero) 거리 만큼 이전에 형성된 상기 부분 비아로부터 오정렬된 것을 특징으로 하는 방법.
  10. 청구항 9에 있어서,
    상기 부분 비아의 중심점으로부터 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분의 중심점까지 측방향으로 측정될 때, 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분은 100 마이크로미터 미만 만큼 이전에 형성된 상기 부분 비아로부터 오정렬된 것을 특징으로 하는 방법.
  11. 청구항 1에 있어서,
    상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계는,
    상기 기판의 상기 제2 표면으로부터 상기 부분 비아로의 경로를 생성하기 위해 상기 부분 비아에 대응하는 위치에서 상기 기판을 통과하는 정의된 파장의 광에 상기 기판을 노출시키는 단계로서, 상기 경로를 따라 상기 정의된 파장의 광에 노출되지 않은 상기 기판의 물질과 비교하여 기판 물질의 적어도 하나의 특성이 변화되는, 상기 노출시키는 단계; 및
    변화된 특성을 갖는 상기 기판 물질을 상기 변화된 특성을 나타내지 않는 기판 물질보다 더 큰 속도로 식각하는 식각제를 사용하여 상기 기판을 식각하는 단계;를 포함하는 것을 특징으로 하는 방법.
  12. 청구항 1에 있어서,
    상기 방법은, 상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계 이전에 상기 비-비아 구조 위에 보호 물질을 형성하는 단계를 더 포함하며, 그리고
    상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계는 상기 기판의 적어도 상기 제2 표면으로부터 습식 식각하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 청구항 1에 있어서,
    상기 방법은, 상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계 이전에 상기 비-비아 구조 위에 보호 물질을 형성하는 단계를 더 포함하며, 그리고
    상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 상기 전체 비아로 전환시키기 위해 상기 기판의 상기 부분을 제거하는 단계는 상기 기판의 적어도 상기 제1 표면으로부터 습식 식각하는 것을 포함하는 것을 특징으로 하는 방법.
  14. 청구항 1에 있어서,
    상기 기판의 상기 제1 표면으로부터 연장되는 상기 부분 비아를 형성하는 단계는 상기 기판을 습식 식각에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 청구항 1에 있어서,
    상기 방법은 상기 전체 비아 내에 전도성 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 청구항 1에 있어서,
    상기 방법은 상기 부분 비아 내에 보호 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 청구항 14에 있어서,
    상기 보호 물질은 전도성 물질인 것을 특징으로 하는 방법.
  18. 청구항 1에 있어서,
    상기 비-비아 구조는 박막 트랜지스터인 것을 특징으로 하는 방법.
  19. 전자 시스템으로서, 상기 시스템은:
    제1 표면 및 제2 표면을 갖는 기판으로서, 상기 기판은 상기 제1 표면 및 상기 제2 표면 모두에 수직인 선을 따라 상기 제1 표면과 상기 제2 표면 사이의 거리를 나타내며, 그리고 상기 기판은 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 100 퍼센트 미만으로 상기 기판의 상기 제1 표면으로부터 연장되는 부분 비아를 가지는, 상기 기판; 및
    상기 기판의 상기 제2 표면 위에 그리고 상기 부분 비아 위의 영역으로부터 떨어져 있는 비-비아 구조;를 포함하는 시스템.
  20. 청구항 19에 있어서,
    상기 기판은 투명 기판인 것을 특징으로 하는 시스템.
  21. 청구항 19에 있어서,
    상기 기판은 유리 기판, 유리-세라믹 기판, 세라믹 기판, 및 폴리머 기판으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 시스템.
  22. 청구항 19에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 10 퍼센트로 연장되는 것을 특징으로 하는 시스템.
  23. 청구항 19에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 20 퍼센트로 연장되는 것을 특징으로 하는 시스템.
  24. 청구항 19에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 30 퍼센트로 연장되는 것을 특징으로 하는 시스템.
  25. 청구항 19에 있어서,
    상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 적어도 50 퍼센트로 연장되는 것을 특징으로 하는 시스템.
  26. 청구항 19에 있어서,
    상기 부분 비아는 상기 기판의 물질과 다른 물질로 적어도 부분적으로 충전되는 것을 특징으로 하는 시스템.
  27. 청구항 19에 있어서,
    상기 비-비아 구조는 보호 물질로 덮혀 있는 것을 특징으로 하는 시스템.
  28. 청구항 19에 있어서,
    상기 비-비아 구조는 박막 트랜지스터인 것을 특징으로 하는 시스템.
  29. 비아 및 비-비아(non-via) 구조를 모두 포함하는 기판 형성 방법으로서, 상기 방법은:
    기판의 제1 표면으로부터 연장되는 부분 비아를 형성하는 단계로서, 상기 기판은 상기 제1 표면 및 제2 표면 둘 모두에 수직인 선을 따라 상기 제1 표면과 상기 제2 표면 사이의 거리를 나타내며, 그리고 상기 부분 비아는 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 10 퍼센트로 상기 기판 내로 연장되는, 상기 부분 비아를 형성하는 단계;
    상기 기판의 상기 제2 표면 위에 그리고 상기 부분 비아 위의 영역으로부터 떨어져 있는 전자 소자를 형성하는 단계;
    상기 전자 소자 위에 보호 물질을 형성하는 단계; 및
    상기 전자 소자 위에 상기 보호 물질을 형성한 후, 상기 부분 비아를 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장되는 전체 비아로 전환시키기 위해 상기 기판의 일 부분을 제거하는 단계;를 포함하는 방법.
  30. 청구항 29에 있어서,
    상기 부분 비아의 중심점으로부터 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분의 중심점까지 측방향으로 측정될 때, 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분은 제로 아닌(non-zero) 거리만큼 이전에 형성된 상기 부분 비아로부터 오정렬된 것을 특징으로 하는 방법.
  31. 청구항 30에 있어서,
    상기 부분 비아의 중심점으로부터 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분의 중심점까지 측방향으로 측정될 때, 상기 부분 비아를 상기 전체 비아로 전환시키기 위해 제거된 상기 기판의 상기 부분은 100 마이크로미터 미만으로 이전에 형성된 상기 부분 비아로부터 오정렬된 것을 특징으로 하는 방법.
  32. 전자 시스템으로서, 상기 시스템은:
    제1 표면 및 제2 표면을 갖는 기판으로서, 상기 기판은 상기 제1 표면 및 상기 제2 표면 모두에 수직인 선을 따라 상기 제1 표면과 상기 제2 표면 사이의 거리를 나타내며, 그리고 상기 기판은 상기 제1 표면과 상기 제2 표면 사이의 상기 거리의 100 퍼센트 미만으로 상기 기판의 상기 제1 표면으로부터 연장되는 제1 비아 부분, 및 상기 제1 비아 부분과 접촉하도록 상기 제2 표면으로부터 연장되는 제2 비아 부분을 가지며, 상기 제1 비아 부분은 상기 제1 표면 및 상기 제2 표면 모두에 수직인 제1 선 주위에 중심을 두고 그리고 상기 제2 비아 부분은 상기 제1 표면 및 상기 제2 표면 모두에 수직인 제2 선 주위에 중심을 두며, 그리고 상기 제2 선은 상기 제1 선으로부터 제로 아닌 거리로 측방향으로 오프셋되는, 상기 기판; 및
    상기 기판의 상기 제2 표면 위에 그리고 상기 제2 비아 부분 위의 영역으로부터 떨어져 있는 비-비아 구조;를 포함하는 시스템.
  33. 청구항 32에 있어서,
    상기 제로 아닌 거리는 0.1 마이크로미터와 100 마이크로미터 사이인 것을 특징으로 하는 시스템.
  34. 청구항 32에 있어서,
    상기 제로 아닌 거리는 0.5 마이크로미터와 50 마이크로미터 사이인 것을 특징으로 하는 시스템.
  35. 청구항 32에 있어서,
    상기 제로 아닌 거리는 1 마이크로미터와 30 마이크로미터 사이인 것을 특징으로 하는 시스템.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598167B2 (en) * 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7538032B2 (en) * 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7741226B2 (en) * 2008-05-06 2010-06-22 International Business Machines Corporation Optimal tungsten through wafer via and process of fabricating same
US20100068453A1 (en) * 2008-09-18 2010-03-18 Hirofumi Imai Method for producing processed glass substrate
KR102391793B1 (ko) * 2014-10-03 2022-04-28 니혼 이타가라스 가부시키가이샤 관통 전극이 달린 유리 기판의 제조 방법 및 유리 기판
KR101679736B1 (ko) * 2015-05-14 2016-11-25 한양대학교 산학협력단 센서 패키징 및 그 제조 방법
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure

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