KR20220061938A - 음의 전원 전압을 보상하기 위한 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치 - Google Patents

음의 전원 전압을 보상하기 위한 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치 Download PDF

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Abstract

디스플레이 패널은, 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함한다. 상기 캐소드 전극은 복수의 픽셀 유닛들이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 상기 환형의 에지 음 전압 라인은 상기 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가한다. 상기 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 환형의 에지 음 전압 라인과 전기적으로 연결된다. 상기 보상 음 전압 라인들을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소함으로써, 기존의 제조 공정을 과도하게 변경하지 않으면서도 디스플레이 패널, 디스플레이 모듈 및 모바일 장치의 소비 전력을 감소시키고 성능을 향상시킬 수 있다.

Description

음의 전원 전압을 보상하기 위한 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치{DISPLAY PANEL FOR COMPENSATING NEGATIVE POWER SUPPLY VOLTAGE, DISPLAY MODULE AND MOBILE DEVICE INCLUDING THE SAME}
본 발명은 디스플레이에 관한 것으로서, 더욱 상세하게는 음의 전원 전압을 보상하기 위한 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치에 관한 것이다.
액정(liquid crystal) 디스플레이 장치, 플라즈마(plasma) 디스플레이 장치, 전계발광(electroluminescent) 디스플레이 장치와 같은 평판 디스플레이 장치들이 개발되고 있다. 특히 전계발광 디스플레이 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 발광 다이오드(LED; light emitting diode) 또는 유기 발광 다이오드(OLED; organic light emitting diode)를 이용하여 빠른 응답 속도와 낮은 소비전력으로 구동될 수 있다.
유기 발광 다이오드는 애노드 전극, 캐소드 전극 및 애노드 전극과 캐소드 전극 사이의 발광층을 포함하며, 애노드 전극으로부터 캐소드 전극으로 흐르는 전류에 따라 발광한다. 전계발광 디스플레이 장치는 각 픽셀의 유기 발광 다이오드를 통하여 흐르는 구동 전류에 따라 발광 휘도가 결정되며, 고휘도 이미지의 경우 저휘도 이미지보다 큰 구동 전류가 요구된다.
전원 전압 라인들의 전압 강하(IR DROP)가 감소할수록 디스플레이 패널 상의 화질이 균일하게 되고 소비 전력이 감소될 수 있다. 이러한 전원 전압 라인들의 전압 강하를 감소하기 위하여 전원 전압 라인들의 단면적을 증가시킬 수 있다. 그러나 디스플레이 패널은, 전원 전압 라인들, 데이터 라인들, 게이트 라인들, 초기 전압 라인 등의 다양한 신호 및 전압 라인들이 집적되기 때문에 설계 마진의 한계에 의해 전원 전압 라인들의 단면적을 증가하여 전압 강하를 감소하는 것은 한계가 있다.
본 발명의 일 목적은 음의 전원 전압을 보상할 수 있는 디스플레이 패널을 제공하는 것이다.
또한 본 발명의 일 목적은 음의 전원 전압을 보상할 수 있는 디스플레이 패널을 포함하는 디스플레이 모듈을 제공하는 것이다.
또한 본 발명의 일 목적은 음의 전원 전압을 보상할 수 있는 디스플레이 패널을 포함하는 모바일 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디스플레이 패널은, 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함한다. 상기 캐소드 전극은 복수의 픽셀 유닛들이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 상기 환형의 에지 음 전압 라인은 상기 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가한다. 상기 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 환형의 에지 음 전압 라인과 전기적으로 연결된다.
상기 디스플레이 패널은, 상기 열 방향으로 각각 길게 연장되고 상기 행 방향으로 반복하여 제1 금속층에 형성되고, 상기 픽셀 회로들에 양의 전원 전압을 공급하는 복수의 양 전압 라인들, 및 상기 열 방향으로 각각 길게 연장되고 상기 행 방향으로 반복하여 상기 제1 금속층에 형성되고, 상기 픽셀 회로들에 초기화 전압을 공급하는 복수의 초기 전압 라인들을 더 포함할 수 있다.
상기 보상 음 전압 라인들은 상기 양 전압 라인들 및 상기 초기 전압 라인들과 동일한 공정을 통해 상기 제1 금속층에 함께 형성될 수 있다.
상기 2개의 픽셀 유닛들마다 상기 1개의 초기 전압 라인과 상기 1개의 보상 음 전압 라인이 배치될 수 있다.
상기 초기화 전압은 상기 음의 전원 전압과 동일하고, 상기 초기 전압 라인들이 상기 보상 음 전압 라인들로 대체되도록 상기 초기 전압 라인들이 상기 환형의 에지 음 전압 라인들에 전기적으로 연결될 수 있다.
상기 1개의 픽셀 유닛마다 상기 1개의 초기 전압 라인이 배치될 수 있다.
상기 보상 음 전압 라인들은 상기 양 전압 라인들 및 상기 초기 전압 라인들과 다른 공정을 통해 상기 제1 금속층 상부의 제2 금속층에 형성될 수 있다.
상기 1개의 픽셀 유닛마다 상기 2개의 양 전압 라인들과 상기 1개의 초기 전압 라인이 배치될 수 있다.
상기 양 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 상기 1개의 픽셀 유닛마다 상기 2개의 보상 음 전압 라인들이 배치될 수 있다.
상기 초기 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 상기 1개의 픽셀 유닛마다 상기 1개의 보상 음 전압 라인이 배치될 수 있다.
상기 양 전압 라인들 및 상기 초기 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 상기 1개의 픽셀 유닛마다 상기 3개의 보상 음 전압 라인들이 배치될 수 있다.
상기 보상 음 전압 라인들은 상기 양 전압 라인들 및 상기 초기 전압 라인들과 다른 공정을 통해 상기 제1 금속층 상부의 상기 픽셀 유닛들에 포함되는 발광 다이오드들의 애노드 전극들이 형성되는 애노드 층에 형성될 수 있다.
상기 환형의 에지 음 전압 라인과 상기 보상 음 전압 라인들은 동일한 금속층에 형성될 수 있다.
상기 환형의 에지 음 전압 라인과 상기 보상 음 전압 라인들은 동일한 공정을 통하여 패턴화되어 직접 연결될 수 있다.
상기 환형의 에지 음 전압 라인과 상기 보상 음 전압 라인들은 서로 다른 금속층들에 각각 형성될 수 있다.
상기 환형의 에지 음 전압 라인과 상기 보상 음 전압 라인들은 수직 컨택들을 통하여 전기적으로 연결될 수 있다.
상기 환형의 에지 음 전압 라인은, 상기 캐소드 전극의 상측 가장자리 영역의 하부에 상기 행 방향으로 길게 연장되어 형성된 상측 에지 라인, 상기 캐소드 전극의 하측 가장자리 영역의 하부에 상기 행 방향으로 길게 연장되어 형성된 하측 에지 라인, 상기 캐소드 전극의 좌측 가장자리 영역의 하부에 상기 열 방향으로 길게 연장되어 형성된 좌측 에지 라인, 및 상기 캐소드 전극의 우측 가장자리 영역의 하부에 상기 열 방향으로 길게 연장되어 형성된 우측 에지 라인을 포함할 수 있다.
상기 열 방향으로 길게 연장되어 형성된 상기 보상 음 전압 라인들은, 상기 행 방향으로 길게 연장되어 형성된 상기 상측 에지 라인 및 상기 하측 에지 라인을 전기적으로 연결할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 디스플레이 모듈은 디스플레이 패널 및 상기 디스플레이 패널을 구동하는 구동 회로를 포함하고, 상기 디스플레이 패널은, 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함한다. 상기 캐소드 전극은 복수의 픽셀 유닛들이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 상기 환형의 에지 음 전압 라인은 상기 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가한다. 상기 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 환형의 에지 음 전압 라인과 전기적으로 연결된다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 모바일 장치는 애플리케이션 프로세서, 디스플레이 패널 및 상기 애플리케이션 프로세서에 의해 제어되어 상기 디스플레이 패널을 구동하는 구동 회로를 포함하고, 상기 디스플레이 패널은, 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함한다. 상기 캐소드 전극은 복수의 픽셀 유닛들이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 상기 환형의 에지 음 전압 라인은 상기 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가한다. 상기 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 환형의 에지 음 전압 라인과 전기적으로 연결된다.
본 발명의 실시예들에 따른 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치는, 보상 음 전압 라인들을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소함으로써, 기존의 제조 공정을 과도하게 변경하지 않으면서도 디스플레이 패널, 디스플레이 모듈 및 모바일 장치의 소비 전력을 감소시키고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 패널의 음 전압 라인들의 레이아웃을 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다.
도 6은 도 2의 디스플레이 장치에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 7은 도 2의 디스플레이 장치에 포함되는 디스플레이 패널의 수직 구조를 설명하기 위한 단면도이다.
도 8a 및 8b는 본 발명의 일 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면들이다.
도 9는 캐소드 전극의 전압 분포를 설명하기 위한 도면이다.
도 10a 및 10b는 본 발명의 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다.
도 11a 및 11b는 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다.
도 12a 및 12b는 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 단면도이다.
도 14는 도 2의 디스플레이 장치에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 15a 및 15b는 본 발명의 일 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 17은 도 16의 모바일 장치에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 휴대용 단말기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 패널의 음 전압 라인들의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 디스플레이 패널(110)의 음 전압 라인들은 환형의 에지 음 전압 라인(ring-shaped edge negative voltage line) (TEL, BEL, LEL, REL) 및 복수의 보상 음 전압 라인들(compensation negative voltage lines) (CL1~CLk)을 포함한다. 보상 음 전압 라인들(CL1~CLk)의 개수(k)는 본 발명의 실시예들에 따른 레이아웃 및 디스플레이 패널(110)의 해상도에 따라서 변경될 수 있다. 도 1에는 음의 전원 전압(ELVSS)을 인가하기 위한 리드 선들(IL1, IL2)이 함께 도시되어 있다. 도 1에는 본 발명의 실시예들에 따른 음 전압 라인들(TEL, BEL, LEL, REL, CL1~CLk)만이 도시되어 있으며, 양 전압 라인들, 데이터 라인들, 게이트 라인들 등의 다른 신호 라인 및 전압 라인들은 편의상 그 도시를 생략하였다.
도 2, 6 및 7을 참조하여 후술하는 바와 같이, 디스플레이 패널(110)의 액티브 영역(ACTR)에는 복수의 픽셀 유닛들이 복수의 행들 및 복수의 열들의 매트릭스 형태로 형성되고, 캐소드 영역(CTHR)에는 캐소드 전극(CE)이 액티브 영역(ACTR)의 전체를 덮도록 형성된다.
음 전압 라인(TEL, BEL, LEL, REL)은 상기 캐소드 전극(CE)의 가장자리 영역의 하부에 환형으로 형성되고, 상기 캐소드 전극에 음의 전원 전압(ELVDD)을 인가한다. 보상 음 전압 라인들(CL1~CLk)은 열 방향(Y)으로 각각 길게 연장되고 행 방향(X)으로 반복하여 형성되어 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 전기적으로 연결된다.
도 1에 도시된 바와 같인, 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)은 상측 에지 라인(top edge line)(TEL), 하측 에지 라인(bottom edge line)(BEL), 좌측 에지 라인(light edge line)(LEL) 및 우측 에지 라인(right edge line)(REL)으로 형성되는 사각형의 형태일 수 있다. 상측 에지 라인(TEL)은 캐소드 영역(CTHR)에 형성되는 캐소드 전극(CE)의 상측 가장자리 영역의 하부에 행 방향(X)으로 길게 연장되어 형성된다. 하측 에지 라인(BEL)은 캐소드 전극(CE)의 하측 가장자리 영역의 하부에 행 방향(X)으로 길게 연장되어 형성된다. 좌측 에지 라인(LEL)은 캐소드 전극(CE)의 좌측 가장자리 영역의 하부에 열 방향(Y)으로 길게 연장되어 형성된다. 우측 에지 라인(REL)은 캐소드 전극(CE)의 우측 가장자리 영역의 하부에 열 방향(Y)으로 길게 연장되어 형성된다.
열 방향(Y)으로 길게 연장되어 형성된 보상 음 전압 라인들(CL1~CLk)은, 행 방향(X)으로 길게 연장되어 형성된 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)을 전기적으로 연결할 수 있다. 보상 음 전압 라인들(CL1~CLk)과 에지 라인들(TEL, BEL)의 연결 관계에 대한 실시예들은 도 1에 표시된 부분 영역(PR)에 해당하는 도 3a, 3b, 4a, 4b, 5a 및 5b를 참조하여 후술한다. 또한 다른 신호 및 전압 라인들과 관련된 레이아웃에 대한 실시예들은 도 6 내지 15를 참조하여 후술한다.
이와 같이, 본 발명의 실시예들에 따른 디스플레이 패널(110)은 보상 음 전압 라인들(CL1~CLk)을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소함으로써, 기존의 제조 공정을 과도하게 변경하지 않으면서도 디스플레이 패널(110)의 소비 전력을 감소시키고 성능을 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2에 도시된 디스플레이 장치(100) 또는 디스플레이 모듈은 전자와 정공의 재결합에 의하여 빛을 발생하는 발광 다이오드(LED; light emitting diode) 또는 유기 발광 다이오드(OLED; organic light emitting diode)를 포함하는 전계발광(electroluminescent) 디스플레이 장치일 수 있다.
디스플레이 장치(100)는 복수의 픽셀 유닛들(PX)을 포함하는 디스플레이 패널(110), 스캔 드라이버(SDRV)(120), 데이터 드라이버(DDRV)(130), 발광 제어 드라이버(EDRV)(140), 타이밍 콘트롤러(150) 및 디스플레이 장치(100)에 전원 및 전압 신호를 제공하는 전압 공급부(VP)(160)를 포함할 수 있다.
도 1을 참조하여 전술한 바와 같이, 디스플레이 패널(110)은 본 발명의 실시예들에 따라서 캐소드 전극(CE), 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL) 및 복수의 보상 음 전압 라인들(CL1~CLk)을 포함한다.
캐소드 전극(CE)은 복수의 픽셀 유닛들(PX)이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)은 캐소드 전극(CE)의 가장자리 영역의 하부에 환형으로 형성되고, 캐소드 전극(CE)에 음의 전원 전압(ELVSS)을 인가한다. 보상 음 전압 라인들(CL1~CLk)은 열 방향(Y)으로 각각 길게 연장되고 행 방향(X)으로 반복하여 형성되어 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 전기적으로 연결된다.
픽셀 유닛들(PX)은 복수의 행들과 복수의 열들의 행렬 형태로 복수의 행 제어 라인들(SL1~SLn), 복수의 데이터 라인들(DL1~DLm) 및 복수의 발광 제어 라인들(EML1~EMLn)의 교차부마다 배치될 수 있다. 각각의 픽셀 유닛(PX)은 복수의 서브 픽셀들을 포함할 수 있다. 예를 들어, 각각의 픽셀 유닛(PX)은 행 방향(X)으로 배열된 R(red) 서브 픽셀, G(green) 서브 픽셀 및 B(blue) 서브 픽셀을 포함할 수 있다. 이 경우, 도 2에 도시된 데이터 라인들(DL1~DLm)의 각각은 3개의 RGB 서브 픽셀들을 각각 구동하기 위한 3개의 신호 라인들을 포함할 수 있다.
픽셀 유닛들(PX)은 전압 공급부(160)로부터 양의 전원 전압(ELVDD), 음의 전원 전압(ELVSS), 초기화 전압(VINT) 등의 전압들을 공급받는다. 스캔 드라이버(120)는 행 제어 라인들(SL1~SLn)을 통하여 도 6에 도시된 바와 같은 행 제어 신호들(GW, GI, GB)을 행 단위로 픽셀 유닛(PX)에 제공하고, 데이터 드라이버(130)는 복수의 데이터 라인들(DL1~DLm)을 통해 도 6에 도시된 바와 같은 데이터 신호(DATA)를 열 단위로 픽셀 유닛(PX)에 제공한다. 발광 제어 드라이버(140)는 발광 제어 라인들(EML1~EMLn)을 통해 도 6에 도시된 바와 같은 발광 제어 신호(EM)를 행 단위로 픽셀 유닛(PX)에 제공한다.
타이밍 콘트롤러(150)는 외부에서 전달되는 복수의 영상 신호(R,G,B)를 복수의 영상 데이터 신호(DR,DG,DB)로 변경하여 데이터 드라이버(130)에 전달한다. 또한 타이밍 콘트롤러(130)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭 신호(MCLK)를 외부로부터 제공 받아 스캔 드라이버(120), 데이터 드라이버(130), 및 발광 제어 드라이버(140)를 제어하기 위한 신호들을 생성하여 각각에 전달한다. 즉 타이밍 콘트롤러(130)는 스캔 드라이버(120)를 제어하는 스캔 구동 제어 신호(SCS), 데이터 드라이버(130)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 드라이버(140)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다. 각각의 유닛 픽셀(PX)은 데이터 라인들(DL1~DLm)을 통해 전달되는 데이터 신호에 따라 발광 소자(LED)로 공급되는 구동 전류에 상응하는 휘도의 빛을 발광한다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다. 도 3a는 도 1의 부분 영역(PR)에 해당하는 평면도이고, 도 3b는 도 3a의 A-A'선에 따른 단면도이다.
도 3a 및 3b를 참조하면, 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 보상 음 전압 라인들(CLi, CLj)은 동일한 금속층(MLR)에 형성될 수 있다. 도 3a 및 3b에는 도시되지 않았으나, 도 1의 좌측 에지 라인(LEL) 및 우측 에지 라인(REL)도 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 동일한 금속층(MLR)에 형성될 수 있다. 결과적으로 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)은 보상 음 전압 라인들(C1~Ck)과 동일한 금속층(MLR)에 형성될 수 있다.
환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 동일한 공정을 통하여 패턴화되어 직접 연결될 수 있다. 또한 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 비아(Via)와 같은 수직 콘택들(VC)을 통하여 캐소드 층(CLR)에 형성된 캐소드 전극(CE)과 전기적으로 연결될 수 있다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다. 도 4a는 도 1의 부분 영역(PR)에 해당하는 평면도이고, 도 4b는 도 4a의 A-A'선에 따른 단면도이다.
도 4a 및 4b를 참조하면, 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 보상 음 전압 라인들(CLi, CLj)은 서로 다른 금속층들(MLR1, MLR2)의 각각에 형성될 수 있다. 도 4a 및 4b에는 도시되지 않았으나, 도 1의 좌측 에지 라인(LEL) 및 우측 에지 라인(REL)도 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 동일한 금속층(MLR1)에 형성될 수 있다. 결과적으로 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)은 제1 금속층(MLR1)에 형성되고, 보상 음 전압 라인들(C1~Ck)은 제1 금속층(MLR1)의 상부에 위치하는 제2 금속층(MLR2)에 형성될 수 있다.
환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 비아(Via)와 같은 수직 컨택들(VC1)을 통하여 전기적으로 연결될 수 있다. 또한 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 수직 콘택들(VC2)을 통하여 캐소드 층(CLR)에 형성된 캐소드 전극(CE)과 전기적으로 연결될 수 있다.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 에지 음 전압 라인과 보상 음 전압 라인들의 연결 관계를 나타내는 도면들이다. 도 5a는 도 1의 부분 영역(PR)에 해당하는 평면도이고, 도 5b는 도 4a의 A-A'선에 따른 단면도이다.
도 5a 및 5b를 참조하면, 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 보상 음 전압 라인들(CLi, CLj)은 서로 다른 금속층들(MLR1, MLR2)의 각각에 형성될 수 있다. 도 5a 및 5b에는 도시되지 않았으나, 도 1의 좌측 에지 라인(LEL) 및 우측 에지 라인(REL)도 상측 에지 라인(TEL) 및 하측 에지 라인(BEL)과 동일한 금속층(MLR2)에 형성될 수 있다. 결과적으로 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)은 제2 금속층(MLR2)에 형성되고, 보상 음 전압 라인들(C1~Ck)은 제2 금속층(MLR2)의 하부에 위치하는 제1 금속층(MLR1)에 형성될 수 있다.
환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 비아(Via)와 같은 수직 컨택들(VC1)을 통하여 전기적으로 연결될 수 있다. 또한 환형의 에지 음 전압 라인(TEL, BEL, LEL, REL)과 보상 음 전압 라인들(C1~Ck)은 수직 콘택들(VC2)을 통하여 캐소드 층(CLR)에 형성된 캐소드 전극(CE)과 전기적으로 연결될 수 있다.
도 6은 도 2의 디스플레이 장치에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 픽셀(SPX)은 전술한 픽셀 유닛(PX)에 포함되는 서브 픽셀일 수 있다. 픽셀(SPX)은 유기 발광 다이오드(OLED), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(CST), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제7 트랜지스터(TR7)를 포함할 수 있다. 실시예에 따라, 픽셀(SPX)은 다이오드 병렬 커패시터(CEL)를 더 포함할 수 있고, 다이오드 병렬 커패시터(CEL)는 기생 커패시턴스(capacitance)에 의해 형성된 것일 수 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)의 애노드 단자는 제4 노드(N4)에 연결되고 캐소드 단자는 음의 전원 전압(ELVSS)에 연결된 수 있다.
제1 트랜지스터(TR1)는 제5 노드(N5)에 연결된 게이트 단자, 제2 노드(N2)에 연결된 소스 단자, 및 제2 노드(N3)에 연결된 드레인 단자를 포함할 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 일 실시예에서, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수 있다. 이 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 다른 실시예에서, 제1 트랜지스터는 포화 영역에서 동작할 수 있다. 이 경우, 일 프레임 내에서 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)는 스캔 신호(GW)를 수신하는 게이트 단자, 데이터 신호(DATA)를 수신하는 소스 단자 및 제2 노드(N2)에 연결된 드레인 단자를 포함할 수 있다.
제2 트랜지스터(TR2)는 스캔 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 소스 단자로 공급할 수 있다. 이 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)는 스캔 신호(GW)를 수신하는 게이트 단자, 제5 노드(N5)에 연결된 소스 단자 및 제3 노드(N3)에 연결된 드레인 단자를 포함할 수 있다.
제3 트랜지스터(TR3)는 스캔 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 드레인 단자를 연결할 수 있다. 이 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 스캔 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 드레인 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 스캔 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)에 상응하는 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 문턱 전압만큼 보상될 수 있고, 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 상기 문턱 전압 보상을 수행함에 따라 제1 트랜지스터(TR1)의 문턱 전압 편차로 발생하는 구동 전류 불균일 문제가 해결될 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압(ELVDD)과 제5 노드(N5) 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 스캔 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.
제4 트랜지스터(TR4)는 초기화 신호(GI)를 수신하는 게이트 단자, 제5 노드(N5)에 연결된 소스 단자 및 제6 노드(N6)에 연결된 드레인 단자를 포함할 수 있다.
제4 트랜지스터(TR4)는 데이터 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 데이터 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 일 실시예에서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 실시예에서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터인 제1 트랜지스터의 게이트 단자에 공급될 수 있다.
실시예에 따라, 데이터 초기화 신호(GI)는 일 수평 시간 전의 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들어, 표시 패널이 포함하는 복수의 픽셀들 중 제n(단, n은 2이상의 정수)행의 픽셀에 공급되는 데이터 초기화 신호(GI)는 상기 픽셀들 중 (n-1)행의 픽셀에 공급되는 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 상기 픽셀들 중 (n-1)행의 픽셀에 활성화된 스캔 신호(GW)를 공급함으로써, 픽셀들 중 n행의 픽셀에 활성화된 데이터 초기화 신호(GI)를 공급할 수 있다. 그 결과, 픽셀들 중 (n-1)행의 픽셀에 데이터 신호(DATA)를 공급함과 동시에 픽셀들 중 n행의 픽셀이 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
제5 트랜지스터(TR5)는 발광 제어 신호(EM)를 수신하는 게이트 단자, 양의 전원 전압(ELVDD)에 연결된 소스 단자 및 제2 노드(N2)에 연결된 드레인 단자를 포함할 수 있다.
제5 트랜지스터(TR5)는 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 드레인 단자에 제1 전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 드레인 단자에 제1 전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단함으로써, 문턱 전압이 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)는 발광 제어 신호(EM)를 수신하는 게이트 단자, 제3 노드(N3)에 연결된 소스 단자 및 제4 노드(N4)에 연결된 드레인 단자를 포함할 수 있다.
제6 트랜지스터(TR6)는 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 문턱 전압이 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)를 수신하는 게이트 단자, 제6 노드(N6)에 연결된 소스 단자 및 제4 노드(N4)에 연결된 드레인 단자를 포함할 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 다이오드(OLED)의 캐소드 단자에 공급할 수 있다. 이 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 애노드 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
실시예에 따라, 데이터 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 애노드 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 애노드 단자를 초기화 시키는 동작은 서로 독립적일 수 있다. 그러므로, 다이오드 초기화 신호(GB)를 별도로 생성하지 않음으로써, 공정의 경제성이 향상될 수 있다.
초기화 전압(VINT)은 다이오드 병렬 커패시터(CEL)의 특성 등에 의존하는 충분히 낮은 전압으로 설정될 수 있다. 일 실시예에서, 도 14에 도시된 바와 같이, 초기화 전압(VINT)은 음의 전원 전압(ELVSS)으로 설정될 수 있다.
도 7은 도 2의 디스플레이 장치에 포함되는 디스플레이 패널의 수직 구조를 설명하기 위한 단면도이다.
도 7에는 도 6의 픽셀의 구성 요소들 중에서 제6 트랜지스터(TR6)와 유기 발광 다이오드(OLED)가 예시적으로 도시되어 있다. 도 7을 참조하면, 디스플레이 패널(300)은 기판(301), 버퍼층(301), 액티브 패턴(310), 게이트 절연층(330), 게이트 전극(335), 제1 층간 절연막(340), 금속층(350)에 형성되는 연결 패턴들(351, 352), 제2 층간 절연막(355), 애노드 전극(360), 픽셀 정의막(365), 유기 발광층(370), 및 캐소드 전극(375)을 포함할 수 있다.
유리, 투명 플라스틱, 투명 세라믹 등과 같은 투명 절연 물질로 구성될 수 있는 기판(301) 상에 버퍼층(305)이 형성되고 버퍼층(305) 상에 액티브 패턴(310)을 형성할 수 있다. 액티브 패턴(310)은 스퍼터링 공정, 화학 기상 증착 공정, 프린팅 공정, 스프레이 공정, 진공 증착 공정, 원자층 적층 공정, 졸-겔 공정, 플라즈마 증대 화학 기상 증착 공정 들을 이용하여 형성될 수 있다. 액티브 패턴(310)은 소스-드레인 영역들(315, 320) 및 게이트 전극(335)의 하부에 위치하는 채널 영역(325)을 포함할 수 있다.
액티브 패턴(310)이 형성된 후 액티브 패턴(310)을 커버하는 게이트 절연층(330)이 형성될 수 있다. 게이트 절연층(330)은 화학 기상 증착 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다. 게이트 절연층(330)은 액티브 패턴(310)을 충분히 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다.
게이트 절연층(330) 상에는 게이트 전극(335)이 형성될 수 있다. 게이트 전극(335)은 스퍼터링(sputtering) 공정, 스프레이(spray) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 진공 증착(vacuum evaporation) 공정, 프린팅(printing) 공정 등을 통해 형성될 수 있다.
게이트 전극(335)이 형성된 후에 액티브 패턴(310)은 불순물에 의해 도핑될 수 있다. 소스-드레인 영역들(315, 320)에는 불순물이 도핑되고, 게이트 전극(335)의 하부에 위치하는 채널 영역(325)은 불순물이 도핑되지 않는다. 수 있다. 그 결과, 소스-드레인 영역들(315, 320)은 도체로 동작할 수 있고, 게이트 전극(335)의 하부에 위치하는 채널 영역(325)은 제6 트랜지스터(TR6)의 채널로 동작할 수 있다.
게이트 절연층(330) 상에는 게이트 전극(335)을 덮는 제1 층간 절연막(340)이 형성될 수 있다. 제1 층간 절연막(340)은 게이트 전극(335)을 충분히 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다. 이 경우, 제1 층간 절연막(340)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제1 층간 절연막(340)의 평탄한 상면을 구현하기 위하여 제1 층간 절연막(340)에 대해 평탄화 공정이 추가적으로 수행될 수 있다.
제1 층간 절연막(340)을 부분적으로 식각하여, 액티브 패턴(310)의 소스-드레인 영역들(315, 320)을 각각 노출시키는 콘택 홀들을 형성할 수 있다. 다음에, 상기 콘택 홀들을 채우면서 금속층(350) 내에 연결 패턴들(351, 352)을 형성할 수 있다.
제1 층간 절연막(340) 상에는 연결 패턴들(351, 352)을 덮는 제2 층간 절연막(355)이 형성될 수 있다. 제2 층간 절연막(355)은 연결 패턴들(351, 352)을 충분히 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다. 이 경우, 제2 층간 절연막(355)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 제2 층간 절연막(355)의 평탄한 상면을 구현하기 위하여 제2 층간 절연막(355)에 대해 평탄화 공정이 추가적으로 수행될 수 있다.
제2 층간 절연막(355)을 부분적으로 식각하여, 연결 패턴(351)의 일부를 노출시키는 콘택 홀을 형성할 수 있다. 다음에, 콘택 홀을 채우면서 제2 층간 절연막(355) 상에 애노드 전극(360)을 형성할 수 있다. 애노드 전극(360)은 제2 층간 절연막(355)의 일부 상에 형성될 수 있다.
제2 층간 절연막(355) 상에는 제1 전극(360)을 덮는 픽셀 정의막(365)이 형성될 수 있다. 픽셀 정의막(365)은 애노드 전극(360)을 충분히 커버하도록 상대적으로 두꺼운 두께로 형성될 수 있다.
픽셀 정의막(365)은 제1 전극(360)의 일부에 개구를 형성할 수 있고, 상기 개구에는 유기 발광층(370)이 형성될 수 있다. 즉, 유기 발광층(370)은 픽셀 정의막(365)의 상기 개구를 통해 노출되는 애노드 전극(360) 상에 배치될 수 있다.
마지막으로, 픽셀 정의막(365), 및 유기 발광층(370) 상에는 캐소드 전극(375)이 형성될 수 있다. 도 1을 참조하여 전술한 바와 같이, 캐소드 전극(375)은 액티브 영역(ACTR)의 전체를 덮도록 형성된다.
도 8a 및 8b는 본 발명의 일 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면들이다. 도 8a에는 행 방향(X)으로 인접한 2개의 픽셀 유닛들(PXUi, PXUj)이 도시되어 있고, 도 8b는 도 8a의 B-B' 선에 따른 단면도이다. 도 8a 및 8b에는 전압 라인들 뿐만 아니라 데이터 라인들(21, 22, 23, 24, 25, 26)도 함께 도시되어 있다.
예를 들어, 도 8a 및 8b에 도시된 바와 같이, 픽셀 유닛들(PXUi, PXUj)은 각각 R 서브 픽셀들(RSPi, RSPj), G 서브 픽셀들(GSPi, GSPj) 및 B 서브 픽셀들(BSPi, BSPj)을 포함할 수 있다. 각각의 픽셀 유닛 내에서 서브 픽셀들의 배열 순서는 변경될 수 있다. 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)은 데이터 라인들(21, 22, 23, 24, 25, 26)을 통하여 상응하는 데이터 신호들(RDTi, GDTi, BDTi, RDTj, GDTj, BDTj)을 각각 수신한다.
도 8a 및 8b을 참조하면, 전압 라인들의 레이아웃(LO1)은 복수의 보상 음 전압 라인들(41), 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(31)을 포함할 수 있다. 도 8a 및 8b에는 하나의 보상 음 전압 라인(41)과 하나의 초기 전압 라인(31)도시되어 있으나, 도 8a 및 8b와 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다. 결과적으로 디스플레이 패널에는 복수의 보상 음 전압 라인들(41) 및 복수의 초기 전압 라인들(31)이 포함된다.
양 전압 라인들(11, 12, 13, 14, 15)은 열(Y) 방향으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 양의 전원 전압(ELVDD)을 공급한다. 초기 전압 라인들(31)은 열 방향(Y)으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 초기화 전압(VINT)을 공급한다.
초기 전압 라인들(31)은 제1 금속층(MLR) 하부의 전도층(LR1)에 행 방향(X)으로 길게 연장된 라인(50)과 수직 콘택(VC)을 통하여 연결될 수 있다. 이러한 행 방향(X)의 라인(50)을 통하여 행 방향의 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)에 공급되는 초기화 전압(VINT)을 균일하게 제공할 수 있다.
도 8a 및 8b에 도시된 바와 같이, 보상 음 전압 라인들(41)은 양 전압 라인들(11, 12, 13, 14, 15) 및 초기 전압 라인들(31)과 동일한 공정을 통해 제1 금속층(MLR)에 함께 형성될 수 있다. 도 8a 및 8b는 2개의 픽셀 유닛들(PXUi, PXUj)마다 1개의 초기 전압 라인(31)과 1개의 보상 음 전압 라인(41)이 배치되는 실시예를 나타낸다.
도 9는 캐소드 전극의 전압 분포를 설명하기 위한 도면이다.
도 9에 도시된 바와 같이 음의 전원 전압(ELVSS)이 하부에 형성된 리드 선들(IL1, IL2)을 통하여 공급되는 경우, 디스플레이 패널의 중앙 상부, 즉 캐소드 전극(CE)의 중앙 상부에 음의 전원 전압(ELVSS)의 전압 강하(voltage drop)가 가장 심하게 나타난다.
예를 들어, 10.5 인치의 WQXGA 해상도의 디스플레이 패널에 대해, 약 -5V의 음의 전원 전압(ELVSS)을 인가한 경우, 제1 영역(VDR1)은 전술한 보상 음 전압 라인들을 포함하지 않는 경우 음의 전원 전압(ELVSS)의 전압 강하가 가장 심한 영역을 나타내고, 제2 영역(VDR2)은 전술한 보상 음 전압 라인들을 포함하는 경우 음의 전원 전압(ELVSS)의 전압 강하가 가장 심한 영역을 나타낸다. 종래 구조에 따른 제1 영역(VDR1)에서는 약 2V의 전압 강하가 발생하였으나, 본 발명의 실시예들에 따른 구조에서는 제2 영역(VDR2)에서 약 1.3의 전압 강하가 발생하였다.
본 발명의 실시예들에 따른 디스플레이 패널 및 이를 포함하는 디스플레이 모듈은, 보상 음 전압 라인들을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소함으로써, 기존의 제조 공정을 과도하게 변경하지 않으면서도 디스플레이 패널, 디스플레이 모듈 및 모바일 장치의 소비 전력을 감소시키고 성능을 향상시킬 수 있다.
도 10a 및 10b는 본 발명의 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다. 도 10a에는 행 방향(X)으로 인접한 2개의 픽셀 유닛들(PXUi, PXUj)이 도시되어 있고, 도 10b는 도 10a의 B-B' 선에 따른 단면도이다. 도 10a 및 10b에는 전압 라인들 뿐만 아니라 데이터 라인들(21, 22, 23, 24, 25, 26)도 함께 도시되어 있다.
예를 들어, 도 10a 및 10b에 도시된 바와 같이, 픽셀 유닛들(PXUi, PXUj)은 각각 R 서브 픽셀들(RSPi, RSPj), G 서브 픽셀들(GSPi, GSPj) 및 B 서브 픽셀들(BSPi, BSPj)을 포함할 수 있다. 각각의 픽셀 유닛 내에서 서브 픽셀들의 배열 순서는 변경될 수 있다. 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)은 데이터 라인들(21, 22, 23, 24, 25, 26)을 통하여 상응하는 데이터 신호들(RDTi, GDTi, BDTi, RDTj, GDTj, BDTj)을 각각 수신한다.
도 10a 및 10b를 참조하면, 전압 라인들의 레이아웃(LO2)은 복수의 보상 음 전압 라인들(61, 62, 63, 64, 65), 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(31, 32)을 포함할 수 있다. 도 10a 및 10b와 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다.
양 전압 라인들(11, 12, 13, 14, 15)은 열(Y) 방향으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 양의 전원 전압(ELVDD)을 공급한다. 초기 전압 라인들(31, 32)은 열 방향(Y)으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 초기화 전압(VINT)을 공급한다.
초기 전압 라인들(31, 32)은 제1 금속층(MLR) 하부의 전도층(LR1)에 행 방향(X)의 길게 연결된 라인(50)과 수직 콘택들(VC)을 통하여 연결될 수 있다. 이러한 행 방향(X)의 라인(50)을 통하여 행 방향의 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)에 공급되는 초기화 전압(VINT)을 균일하게 제공할 수 있다.
도 10a 및 10b에 도시된 바와 같이, 보상 음 전압 라인들(61, 62, 63, 64, 65)은 양 전압 라인들(11, 12, 13, 14, 15) 및 초기 전압 라인들(31, 32)과 다른 공정을 통해 제1 금속층(MLR) 상부의 전도층(LR2)에 형성될 수 있다. 전도층(LR2)은 제1 금속층(MLR)과 동일한 재질의 금속층일 수 있다. 도 10a 및 10b는 1개의 픽셀 유닛마다 2개의 양 전압 라인들과 1개의 초기 전압 라인이 배치되고, 결과적으로 상기 양 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 1개의 픽셀 유닛마다 2개의 보상 음 전압 라인들이 배치되는 실시예를 나타낸다.
도 11a 및 11b는 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다. 도 10a 및 10b와 중복되는 설명은 생략한다.
도 11a 및 11b를 참조하면, 전압 라인들의 레이아웃(LO3)은 복수의 보상 음 전압 라인들(71, 72), 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(31, 32)을 포함할 수 있다. 도 11a 및 11b와 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다.
도 11a 및 11b에 도시된 바와 같이, 보상 음 전압 라인들(71, 72)은 양 전압 라인들(11, 12, 13, 14, 15) 및 초기 전압 라인들(31, 32)과 다른 공정을 통해 제1 금속층(MLR) 상부의 전도층(LR2)에 형성될 수 있다. 전도층 (LR2)은 제1 금속층(MLR)과 동일한 재질의 금속층일 수 있다. 도 11a 및 11b는 1개의 픽셀 유닛마다 2개의 양 전압 라인들과 1개의 초기 전압 라인이 배치되고, 결과적으로 초기 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 1개의 픽셀 유닛마다 1개의 보상 음 전압 라인이 배치되는 실시예를 나타낸다.
도 12a 및 12b는 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면이다. 도 10a 및 10b와 중복되는 설명은 생략한다.
도 12a 및 12b를 참조하면, 전압 라인들의 레이아웃(LO4)은 복수의 보상 음 전압 라인들(81, 82, 83, 84, 85, 86, 87), 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(31, 32)을 포함할 수 있다. 도 12a 및 12b와 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다.
도 12a 및 12b에 도시된 바와 같이, 보상 음 전압 라인들(81, 82, 83, 84, 85, 86, 87)은 양 전압 라인들(11, 12, 13, 14, 15) 및 초기 전압 라인들(31, 32)과 다른 공정을 통해 제1 금속층(MLR) 상부의 전도층(LR2)에 형성될 수 있다. 전도층 (LR2)은 제1 금속층(MLR)과 동일한 재질의 금속층일 수 있다. 도 12a 및 12b는 1개의 픽셀 유닛마다 2개의 양 전압 라인들과 1개의 초기 전압 라인이 배치되고, 결과적으로 초기 전압 라인들의 상부마다 상기 보상 음 전압 라인들이 형성되어, 1개의 픽셀 유닛마다 3개의 보상 음 전압 라인이 배치되는 실시예를 나타낸다.
도 13은 본 발명의 또 다른 실시예에 따른 전압 라인들의 레이아웃을 나타내는 단면도이다.
도 13을 참조하면, 전압 라인들의 레이아웃(LO5)은 복수의 보상 음 전압 라인들(91, 92), 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(31, 32)을 포함할 수 있다. 도 13과 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다.
도 13에 도시된 바와 같이, 보상 음 전압 라인들(91, 92)은 양 전압 라인들(11, 12, 13, 14, 15) 및 초기 전압 라인들(31, 32)과 다른 공정을 통해 제1 금속층(MLR) 상부의 애노드층(ALR)에 형성될 수 있다. 애노드층(ALR)에는 상기 픽셀 유닛들(PXUi, PXUj), 즉 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)에 하나씩 포함되는 발광 다이오드들의 애노드 전극들(AE1~AE6)이 형성된다. 애노드 전극들(AE1~AE6) 사이의 빈 공간을 이용하여 보상 음 전압 라인들(91, 92)이 형성될 수 있다.
도 14는 도 2의 디스플레이 장치에 포함되는 픽셀의 일 예를 나타내는 회로도이다.
도 14를 참조하면, 픽셀(SPX)은 전술한 픽셀 유닛(PX)에 포함되는 서브 픽셀일 수 있다. 픽셀(SPX)은 유기 발광 다이오드(OLED), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(CST), 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제7 트랜지스터(TR7)를 포함할 수 있다. 실시예에 따라, 픽셀(SPX)은 다이오드 병렬 커패시터(CEL)를 더 포함할 수 있고, 다이오드 병렬 커패시터(CEL)는 기생 커패시턴스(capacitance)에 의해 형성된 것일 수 있다.
유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)의 애노드 단자는 제4 노드(N4)에 연결되고 캐소드 단자는 음의 전원 전압(ELVSS)에 연결된 수 있다.
제1 트랜지스터(TR1)는 제5 노드(N5)에 연결된 게이트 단자, 제2 노드(N2)에 연결된 소스 단자, 및 제2 노드(N3)에 연결된 드레인 단자를 포함할 수 있다.
제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 일 실시예에서, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수 있다. 이 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 다른 실시예에서, 제1 트랜지스터는 포화 영역에서 동작할 수 있다. 이 경우, 일 프레임 내에서 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)는 스캔 신호(GW)를 수신하는 게이트 단자, 데이터 신호(DATA)를 수신하는 소스 단자 및 제2 노드(N2)에 연결된 드레인 단자를 포함할 수 있다.
제2 트랜지스터(TR2)는 스캔 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 소스 단자로 공급할 수 있다. 이 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터(TR3)는 스캔 신호(GW)를 수신하는 게이트 단자, 제5 노드(N5)에 연결된 소스 단자 및 제3 노드(N3)에 연결된 드레인 단자를 포함할 수 있다.
제3 트랜지스터(TR3)는 스캔 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 드레인 단자를 연결할 수 있다. 이 경우, 제3 트랜지스터(TR3)는 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터(TR3)는 스캔 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 드레인 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 스캔 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)에 상응하는 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 문턱 전압만큼 보상될 수 있고, 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 상기 문턱 전압 보상을 수행함에 따라 제1 트랜지스터(TR1)의 문턱 전압 편차로 발생하는 구동 전류 불균일 문제가 해결될 수 있다.
스토리지 커패시터(CST)는 제1 전원 전압(ELVDD)과 제5 노드(N5) 사이에 연결될 수 있다. 스토리지 커패시터(CST)는 스캔 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.
제4 트랜지스터(TR4)는 초기화 신호(GI)를 수신하는 게이트 단자, 제5 노드(N5)에 연결된 소스 단자 및 제6 노드(N6)에 연결된 드레인 단자를 포함할 수 있다.
제4 트랜지스터(TR4)는 데이터 초기화 신호(GI)의 활성화 구간 동안 전술한 초기화 전압(VINT)에 상응하는 음의 전원 전압(ELVSS)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 데이터 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 음의 전원 전압(ELVSS)으로 초기화시킬 수 있다.
실시예에 따라, 데이터 초기화 신호(GI)는 일 수평 시간 전의 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들어, 표시 패널이 포함하는 복수의 픽셀들 중 제n(단, n은 2이상의 정수)행의 픽셀에 공급되는 데이터 초기화 신호(GI)는 상기 픽셀들 중 (n-1)행의 픽셀에 공급되는 스캔 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 상기 픽셀들 중 (n-1)행의 픽셀에 활성화된 스캔 신호(GW)를 공급함으로써, 픽셀들 중 n행의 픽셀에 활성화된 데이터 초기화 신호(GI)를 공급할 수 있다. 그 결과, 픽셀들 중 (n-1)행의 픽셀에 데이터 신호(DATA)를 공급함과 동시에 픽셀들 중 n행의 픽셀이 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 음의 전원 전압(ELVSS)으로 초기화시킬 수 있다.
제5 트랜지스터(TR5)는 발광 제어 신호(EM)를 수신하는 게이트 단자, 양의 전원 전압(ELVDD)에 연결된 소스 단자 및 제2 노드(N2)에 연결된 드레인 단자를 포함할 수 있다.
제5 트랜지스터(TR5)는 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 드레인 단자에 제1 전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 드레인 단자에 제1 전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단함으로써, 문턱 전압이 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)는 발광 제어 신호(EM)를 수신하는 게이트 단자, 제3 노드(N3)에 연결된 소스 단자 및 제4 노드(N4)에 연결된 드레인 단자를 포함할 수 있다.
제6 트랜지스터(TR6)는 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 문턱 전압이 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)를 수신하는 게이트 단자, 제6 노드(N6)에 연결된 소스 단자 및 제4 노드(N4)에 연결된 드레인 단자를 포함할 수 있다.
제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 음의 전원 전압(ELVSS)을 유기 발광 다이오드(OLED)의 캐소드 단자에 공급할 수 있다. 이 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 애노드 단자를 음의 전원 전압(ELVSS)으로 초기화시킬 수 있다.
실시예에 따라, 데이터 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 애노드 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 다이오드(OLED)의 애노드 단자를 초기화 시키는 동작은 서로 독립적일 수 있다. 그러므로, 다이오드 초기화 신호(GB)를 별도로 생성하지 않음으로써, 공정의 경제성이 향상될 수 있다. 또한 초기화 전압(VINT)을 음의 전원 전압(ELVSS)으로 대체하고 별도의 초기화 전압(VINT)을 생성하지 않음으로써 공정의 경제성이 더욱 향상될 수 있다.
도 15a 및 15b는 본 발명의 일 실시예에 따른 전압 라인들의 레이아웃을 나타내는 도면들이다. 도 15a에는 행 방향(X)으로 인접한 2개의 픽셀 유닛들(PXUi, PXUj)이 도시되어 있고, 도 15b는 도 15a의 B-B' 선에 따른 단면도이다. 도 15a 및 15b에는 전압 라인들 뿐만 아니라 데이터 라인들(21, 22, 23, 24, 25, 26)도 함께 도시되어 있다.
예를 들어, 도 15a 및 15b에 도시된 바와 같이, 픽셀 유닛들(PXUi, PXUj)은 각각 R 서브 픽셀들(RSPi, RSPj), G 서브 픽셀들(GSPi, GSPj) 및 B 서브 픽셀들(BSPi, BSPj)을 포함할 수 있다. 각각의 픽셀 유닛 내에서 서브 픽셀들의 배열 순서는 변경될 수 있다. 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)은 데이터 라인들(21, 22, 23, 24, 25, 26)을 통하여 상응하는 데이터 신호들(RDTi, GDTi, BDTi, RDTj, GDTj, BDTj)을 각각 수신한다.
도 15a 및 15b를 참조하면, 전압 라인들의 레이아웃(LO2)은 복수의 양 전압 라인들(11, 12, 13, 14, 15) 및 복수의 초기 전압 라인들(46, 47)을 포함할 수 있다. 도 15a 및 15b와 동일한 패턴이 열 방향(Y)뿐만 아니라 행 방향(X)으로도 반복된다.
양 전압 라인들(11, 12, 13, 14, 15)은 열(Y) 방향으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 양의 전원 전압(ELVDD)을 공급한다. 초기 전압 라인들(46, 47)은 열 방향(Y)으로 각각 길게 연장되고 행 방향(X)으로 반복하여 제1 금속층(MLR)에 형성되고, 픽셀 회로들에 음의 전원 전압(ELVSS)을 전술한 초기화 전압(VINT)으로서 공급한다.
초기 전압 라인들(46, 47)은 제1 금속층(MLR) 하부의 전도층(LR1)에 행 방향(X)의 길게 연결된 라인(50)과 수직 콘택들(VC)을 통하여 연결될 수 있다. 이러한 행 방향(X)의 라인(50)을 통하여 행 방향의 서브 픽셀들(RSPi, GSPi, BSPi, RSPj, GSPj, BSPj)에 공급되는 초기화 전압(VINT)을 균일하게 제공할 수 있다.
이와 같이, 상기 초기화 전압(VINT)은 음의 전원 전압(ELVSS)과 동일하고, 초기 전압 라인들(46, 47)이 본 발명의 실시예들에 따른 보상 음 전압 라인들로 대체될 수 있다. 초기 전압 라인들(46, 47)은 보상 음 전압 라인들의 역할을 수행할 수 있도록, 도 3a, 3b, 4a, 4b, 5a 및 5b를 참조하여 설명한 바와 같이 환형의 에지 음 전압 라인들에 전기적으로 연결된다.
도 16은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 16을 참조하면, 모바일 장치(700)는 시스템 온 칩(710) 및 복수의 또는 기능 모듈들(740, 750, 760, 770)을 포함한다. 모바일 장치(700)는 메모리 장치(720), 저장 장치(730) 및 전력 관리 장치(780)를 더 포함할 수 있다.
시스템 온 칩(710)은 모바일 장치(700)의 전반적인 동작을 제어할 수 있다. 다시 말하면, 시스템 온 칩(710)은 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)을 제어할 수 있다. 예를 들어, 시스템 온 칩(710)은 모바일 장치(700)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템 온 칩(710)은 중앙 처리 유닛(712) 및 전력 관리 시스템(714)을 포함할 수 있다. 메모리 장치(720) 및 저장 장치(730)는 모바일 장치(700)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(720)는 DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치에 상응할 수 있고, 저장 장치(730)는 EPROM(erasable programmable read-only memory) 장치, EEPROM(electrically erasable programmable read-only memory) 장치, 플래시 메모리(flash memory) 장치, PRAM(phase change random access memory) 장치, RRAM(resistance random access memory) 장치, NFGM(nano floating gate memory) 장치, PoRAM(polymer random access memory) 장치, MRAM(magnetic random access memory) 장치, FRAM(ferroelectric random access memory) 장치 등과 같은 비휘발성 메모리 장치에 상응할 수 있다. 실시예에 따라서, 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive; SSD), 하드 디스크 드라이브(hard disk drive; HDD), 씨디롬(CD-ROM) 등을 더 포함할 수도 있다.
복수의 기능 모듈들(740, 750, 760, 770)은 모바일 장치(700)의 다양한 기능들을 각각 수행할 수 있다. 예를 들어, 모바일 장치(700)는 통신 기능을 수행하기 위한 통신 모듈(740)(예를 들어, CDMA(code division multiple access) 모듈, LTE(long term evolution) 모듈, RF(radio frequency) 모듈, UWB(ultra wideband) 모듈, WLAN(wireless local area network) 모듈, WIMAX(worldwide interoperability for microwave access) 모듈 등), 카메라 기능을 수행하기 위한 카메라 모듈(750), 표시 기능을 수행하기 위한 디스플레이 모듈(760), 터치 입력 기능을 수행하기 위한 터치 패널 모듈(770) 등을 포함할 수 있다. 실시예에 따라서, 모바일 장치(700)는 GPS(global positioning system) 모듈, 마이크 모듈, 스피커 모듈, 자이로스코프(gyroscope) 모듈 등을 더 포함할 수 있다. 다만, 모바일 장치(700)에 구비되는 복수의 기능 모듈들(740, 750, 760, 770)의 종류는 그에 한정되지 않음은 자명하다.
전력 관리 장치(780)는 시스템 온 칩(710), 메모리 장치(720), 저장 장치(730) 및 복수의 기능 모듈들(740, 750, 760, 770)에 각각 구동 전압을 제공할 수 있다.
본 발명의 실시예들에 따라서, 디스플레이 모듈(760)은 디스플레이 패널을 포함하고, 디스플레이 패널은 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함한다. 캐소드 전극은 복수의 픽셀 유닛들(PX)이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 환형의 에지 음 전압 라인은 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 캐소드 전극에 음의 전원 전압을 인가한다. 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 환형의 에지 음 전압 라인과 전기적으로 연결된다. 이와 같은 보상 음 전압 라인들을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소시킬 수 있다.
도 17은 도 16의 모바일 장치에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 장치(800)는 시스템 온 칩(802) 및 복수의 인터페이스들(811, 812, 813, 814, 815, 816, 817, 818, 819, 820, 821, 822, 823)을 포함한다. 실시예에 따라서, 모바일 장치(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템으로 구현될 수 있다.
시스템 온 칩(802)은 모바일 장치(800)의 전반적인 동작을 제어할 수 있다. 예를 들어, 시스템 온 칩(802)은 모바일 장치(800)에 구비되는 애플리케이션 프로세서(Application Processor; AP)일 수 있다.
시스템 온 칩(802)은 복수의 인터페이스들(811~823) 각각을 통하여 다수의 주변 장치들 각각과 통신할 수 있다. 예컨대, 복수의 인터페이스들(811~823) 각각은 각 전력 영역에 구현된 다수의 IP들 중에서 상응하는 IP로부터 출력된 적어도 하나의 제어 신호를 상기 다수의 주변 장치들 각각으로 전송할 수 있다.
예를 들어, 시스템 온 칩(802)은 각 디스플레이 인터페이스(811, 812)를 통하여 각 평판 디스플레이 장치(flat panel display)의 전력 상태와 동작 상태를 제어할 수 있다. 평판 디스플레이 장치는 LCD(liquid crystal device) 디스플레이, LED(light emitting diode) 디스플레이, OLED(Organic Light Emitting Diode) 디스플레이, 또는 AMOLED(Active Matrix Organic Light-Emitting Diode) 디스플레이를 포함할 수 있다.
시스템 온 칩(802)은 캠코더 인터페이스(813)를 통하여 캠코더의 전력 상태와 동작 상태를 제어할 수 있고, TV 인터페이스(814)를 통하여 TV 모듈의 전력 상태와 동작 상태를 제어할 수 있고, 이미지 센서 인터페이스(815)를 통하여 카메라 모듈 또는 이미지 센서 모듈의 전력 상태와 동작 상태를 제어할 수 있다.
시스템 온 칩(802)은 GPS 인터페이스(816)를 통하여 GPS 모듈의 전력 상태와 동작 상태를 제어할 수 있고, UWB 인터페이스(817)를 통하여 UWB(ultra wideband) 모듈의 전력 상태와 동작 상태를 제어할 수 있고, USB 드라이브 인터페이스(818)를 통하여 USB 드라이브의 전력 상태와 동작 상태를 제어할 수 있다.
시스템 온 칩(802)은 DRAM 인터페이스(dynamic random access memory interface; 819)를 통하여 DRAM의 전력 상태와 동작 상태를 제어할 수 있고, 비휘발성 메모리 인터페이스(820), 예컨대 플래시 메모리 인터페이스를 통하여 비휘발성 메모리, 예컨대 플래시 메모리의 전력 상태와 동작 상태를 제어할 수 있고, 오디오 인터페이스(821)를 통하여 오디오 모듈의 전력 상태와 동작 상태를 제어할 수 있고, MFC 인터페이스(822)를 통하여 MFC의 전력 상태를 제어할 수 있고, MP3 플레이어 인터페이스(823)를 통하여 MP3플레이어의 전력 상태를 제어할 수 있다. 여기서 모듈(module) 또는 인터페이스는 하드웨어 또는 소프트웨어로 구현될 수 있다.
도 18은 본 발명의 실시예들에 따른 휴대용 단말기를 나타내는 블록도이다.
도 18을 참조하면, 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리 장치(1500), 유저 인터페이스(1600), 애플리케이션 프로세서(1700) 및 전력 관리 장치(1800)를 포함한다.
이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130) 및 디스플레이 모듈(1140)을 포함한다. 무선 송수신부(1200)는 안테나(1210), 트랜시버(1220) 및 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320) 및 스피커(1330)를 포함한다.
본 발명의 실시예들에 따라서, 디스플레이 모듈(1140)은 디스플레이 패널을 포함하고, 디스플레이 패널은 캐소드 전극, 환형의 에지 음 전압 라인 및 복수의 보상 음 전압 라인들을 포함하는 디스플레이 모듈을 포함한다. 캐소드 전극은 복수의 픽셀 유닛들(PX)이 형성되는 액티브 영역의 전체를 덮도록 캐소드 영역에 형성된다. 환형의 에지 음 전압 라인은 캐소드 전극의 가장자리 영역의 하부에 환형으로 형성되고, 캐소드 전극에 음의 전원 전압을 인가한다. 보상 음 전압 라인들은 열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 환형의 에지 음 전압 라인과 전기적으로 연결된다. 이와 같은 보상 음 전압 라인들을 이용하여 음의 전원 전압의 전압 강하를 효율적으로 감소시킬 수 있다.
휴대용 단말기(1000)에는 다양한 종류의 반도체 장치들이 포함될 수 있으며, 특히 애플리케이션 프로세서(1700)의 저전력, 고성능이 요구될 수 있다. 이러한 요구에 따라 애플리케이션 프로세서(1700)는 미세화 공정에 따라 멀티 코어 형태로 제공되기도 한다. 애플리케이션 프로세서(1700)는 중앙 처리 유닛(1702) 및 전력 관리 시스템(1704)을 포함할 수 있다.
전력 관리 장치(780)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리 장치(1500), 유저 인터페이스(1600), 애플리케이션 프로세서(1700)에 각각 구동 전압을 제공할 수 있다.
본 발명의 실시예들에 따른 디스플레이 패널, 이를 포함하는 디스플레이 모듈 및 모바일 장치는, 고해상도를 지원하고 전력 소모를 감소하기 위하여 유용하게 이용될 수 있다. 특히 고속으로 동작하고 전력 감소가 요구되는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 디스플레이 패널
TEL, BEL, LEL, REL: 환형의 에지 음 전압 라인
CL1, CL2, …, CLk: 보상 음 전압 라인들

Claims (10)

  1. 복수의 픽셀 유닛들이 형성되는 액티브 영역을 덮도록 캐소드 영역에 형성되는 캐소드 전극;
    상기 캐소드 전극의 가장자리 영역의 하부에 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가하는 에지 음 전압 라인;
    열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 에지 음 전압 라인과 전기적으로 연결되는 복수의 보상 음 전압 라인들; 및
    상기 열 방향으로 각각 길게 연장되고 상기 행 방향으로 반복하여 형성되고, 상기 픽셀 유닛들에 초기화 전압을 공급하는 복수의 초기 전압 라인들을 포함하는 디스플레이 패널.
  2. 제1 항에 있어서,
    상기 픽셀 유닛들 중 2개의 픽셀 유닛들마다 상기 초기 전압 라인들 중 적어도 1개의 초기 전압 라인과 상기 보상 음 전압 라인들 중 적어도 1개의 보상 음 전압 라인이 배치되는 것을 특징으로 하는 디스플레이 패널.
  3. 제1 항에 있어서,
    상기 픽셀 유닛들 중 2개의 픽셀 유닛들마다 상기 초기 전압 라인들 중 1개의 초기 전압 라인이 배치되는 것을 특징으로 하는 디스플레이 패널.
  4. 제1 항에 있어서,
    상기 픽셀 유닛들 중 2개의 픽셀 유닛들마다 상기 보상 음 전압 라인들 중 1개의 보상 음 전압 라인이 배치되는 것을 특징으로 하는 디스플레이 패널.
  5. 제1 항에 있어서,
    상기 보상 음 전압 라인들 및 상기 초기 전압 라인들은 동일한 공정을 통해 하나의 금속층에 배치되도록 형성되는 것을 특징으로 하는 디스플레이 패널.
  6. 제1 항에 있어서,
    상기 초기화 전압은 상기 음의 전원 전압과 동일한 것을 특징으로 하는 디스플레이 패널.
  7. 제6 항에 있어서,
    상기 초기 전압 라인들이 상기 보상 음 전압 라인들로 대체되도록 상기 초기 전압 라인들이 상기 에지 음 전압 라인에 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
  8. 제1 항에 있어서,
    상기 열 방향으로 각각 길게 연장되고 상기 행 방향으로 반복하여 형성되고, 상기 픽셀 유닛들에 양의 전원 전압을 공급하는 복수의 양 전압 라인들을 더 포함하는 것을 특징으로 하는 디스플레이 패널.
  9. 제8 항에 있어서,
    상기 보상 음 전압 라인들, 상기 양 전압 라인들 및 상기 초기 전압 라인들은 동일한 공정을 통해 하나의 금속층에 배치되도록 형성되는 것을 특징으로 하는 디스플레이 패널.
  10. 디스플레이 패널; 및
    상기 디스플레이 패널을 구동하는 구동 회로를 포함하고,
    상기 디스플레이 패널은,
    복수의 픽셀 유닛들이 형성되는 액티브 영역을 덮도록 캐소드 영역에 형성되는 캐소드 전극;
    상기 캐소드 전극의 가장자리 영역의 하부에 형성되고, 상기 캐소드 전극에 음의 전원 전압을 인가하는 에지 음 전압 라인;
    열 방향으로 각각 길게 연장되고 행 방향으로 반복하여 형성되어 상기 에지 음 전압 라인과 전기적으로 연결되는 복수의 보상 음 전압 라인들; 및
    상기 열 방향으로 각각 길게 연장되고 상기 행 방향으로 반복하여 형성되고, 상기 픽셀 유닛들에 초기화 전압을 공급하는 복수의 초기 전압 라인들을 포함하는 디스플레이 모듈.
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