KR20220058852A - 금속 표면 상의 패시베이션 막의 선택적 증착 - Google Patents

금속 표면 상의 패시베이션 막의 선택적 증착 Download PDF

Info

Publication number
KR20220058852A
KR20220058852A KR1020217040630A KR20217040630A KR20220058852A KR 20220058852 A KR20220058852 A KR 20220058852A KR 1020217040630 A KR1020217040630 A KR 1020217040630A KR 20217040630 A KR20217040630 A KR 20217040630A KR 20220058852 A KR20220058852 A KR 20220058852A
Authority
KR
South Korea
Prior art keywords
docking
group
substrate
precursor
metal surface
Prior art date
Application number
KR1020217040630A
Other languages
English (en)
Other versions
KR102641933B1 (ko
Inventor
용 왕
안드레아 레온치니
도린 웨이 잉 용
바스카 죠티 부얀
존 수디조노
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
내셔널 유니버시티 오브 싱가포르
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드, 내셔널 유니버시티 오브 싱가포르 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220058852A publication Critical patent/KR20220058852A/ko
Application granted granted Critical
Publication of KR102641933B1 publication Critical patent/KR102641933B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45534—Use of auxiliary reactants other than used for contributing to the composition of the main film, e.g. catalysts, activators or scavengers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/32—Processes for applying liquids or other fluent materials using means for protecting parts of a surface not to be coated, e.g. using stencils, resists
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/60—Deposition of organic layers from vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

막들을 기판들 상에 선택적으로 증착시키는 방법들이 기술된다. 패시베이션 막(passivation film)이 유전체 재료의 증착 전에 금속 표면 상에 증착된다. 또한, 금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체(docking precursor)에 노출시켜 패시베이션 막을 형성하는 것이 기술된다.

Description

금속 표면 상의 패시베이션 막의 선택적 증착
[0001] 본 개시의 구체예들은 패시베이션 막(passivation film)을 선택적으로 증착시키기 위한 방법들에 관한 것이다. 특히, 본 개시의 구체예들은 금속 표면들 상에 패시베이션 막들을 선택적으로 증착시키는 방법들에 관한 것이다.
[0002] 반도체 산업은 나노스케일 피처(nanoscale feature)들의 빠른 스케일링(scaling)을 포함하는 디바이스 소형화(device miniaturization)를 추구하는데 많은 어려움들에 직면해 있다. 이러한 문제들에는 다수의 리소그래피(lithography) 단계들과 같은 복잡한 제조 단계들의 도입 및 고성능 재료들의 통합이 포함된다. 디바이스 소형화의 케이던스(cadence)를 유지하기 위해, 선택적 증착이 가능성을 보여주었는데, 이는 선택적 증착이 통합 방식들을 단순화함으로써 고가의 리소그래피 단계들을 제거할 가능성이 있기 때문이다.
[0003] 재료들의 선택적 증착은 다양한 방식들로 달성될 수 있다. 화학 전구체는 다른 표면(금속 또는 유전체)에 대해 하나의 표면과 선택적으로 반응할 수 있다. 압력, 기판 온도, 전구체 분압들, 및/또는 가스 흐름들과 같은 공정 파라미터들은 특정 표면 반응의 화학 반응 속도를 조절하도록 조절될 수 있다. 다른 가능한 방식은 유입되는 막 증착 전구체에 대해 관심있표면을 활성화 또는 비활성화하는데 사용될 수 있는 표면 전처리들을 포함한다.
[0004] AS-ALD와 같은 상향식 접근 방식(bottom-up approach)은 나노미터 제어로 패터닝 아키텍처(patterning architecture)들을 달성하는 데 점점 더 많이 사용되어 왔다. 증착 선택성을 개선하기 위한 방법들에 대한 당업계의 지속적인 요구가 존재한다. 기상 자기 조립 단층(self-assembled monolayer)(SAM) 증착의 사용은 전달을 위한 낮은 증기압으로 인해 보다 긴 사슬들을 갖는 SAM 리간드들을 사용하는 데 제한이 있다. 반면에, 긴 사슬들을 갖는 리간드들은 긴 사슬들이 습식 SAM 증착을 사용하여 수직으로 정렬되지 않을 경우에는 효과적이지 않을 수 있다. 개선된 AS-ALD 공정들을 제공하는 것이 유리할 것이다.
[0005] 제1 양태에서, 기판 상에 막을 선택적으로 증착시키는 방법은 금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체(docking precursor)에 노출시키는 단계; 및 금속 표면 상에 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하는 단계를 포함하며, 여기서 도킹 전구체는 금속 표면과 선택적으로 반응하고 결합하는 헤드기(headgroup)를 갖는 방향족 탄화수소이다.
[0006] 다른 구체예는 기판 상에 막을 선택적으로 증착시키는 방법으로서, 금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체에 노출시키는 단계; 금속 표면 상에 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하는 단계; 및 도킹 층의 도킹 전구체를 촉매의 존재 하에 사슬 모노머(chain monomer)와 1회 이상 중합하여 패시베이션 막을 증착시키는 단계를 포함하는 방법에 관한 것이며, 여기서 도킹 전구체는 헤드기를 갖는 방향족 탄화수소이고, 방향족 탄화수소는 피롤, 티오펜, 아닐린 및 3,4-에틸렌디옥시티오펜(EDOT)으로 구성된 군으로부터 선택된 헤테로사이클릭 방향족 화합물이다.
[0007] 다른 양태는, 기판 프로세싱 챔버의 제어기에 의해 실행될 때, 기판 프로세싱 챔버가 금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체에 노출시키게 하고, 금속 표면 상에 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하게 하는 명령들을 포함하는 비일시적 컴퓨터 판독 가능 매체(non-transitory computer readable medium)에 관한 것이며, 여기서 도킹 전구체는 금속 표면과 선택적으로 반응하고 결합하는 헤드기를 갖는 방향족 탄화수소이다.
[0008] 따라서, 본 개시의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략하게 요약된 본 개시의 보다 구체적인 설명이 구체예들을 참조로 하여 이루어질 수 있는데, 이러한 구체예들의 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시의 단지 전형적인 구체예들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 구체예들을 허용할 수 있기 때문이다.
[0009] 도 1은 본 개시의 구체예에 따른 기판 표면 상에 패시베이션 막을 선택적으로 증착시키기 위한 방법의 반응 개략도를 도시한 것이고;
[0010] 도 2는 본 개시의 구체예에 따른 기판 표면 상에 패시베이션 막을 선택적으로 증착시키기 위한 방법의 반응 개략도를 도시한 것이고;
[0011] 도 3은 본 개시의 구체예에 따른 방법의 흐름도이다.
상세한 설명
[0012] 본 발명의 몇몇 예시적인 구체예들을 설명하기 전에, 본 발명은 다음 설명에서 기재되는 구성 또는 공정 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 발명은 다른 구체예들이 가능하고 다양한 방식들로 실시되거나 수행될 수 있다.
[0013] 본원에 사용되는 "기판" 또는 "기판 표면"은 막 프로세싱이 수행되는 기판 상에 형성된 재료 표면의 일부 또는 기판의 임의의 부분을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 적용에 따라, 규소, 산화규소, 질화규소, 도핑된 규소, 게르마늄, 비소화갈륨, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 예컨대 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 비제한적으로, 반도체 웨이퍼들을 포함한다. 기판들은 전처리 공정에 노출되어 기판 표면을 연마, 에칭, 세정, 환원, 산화, 하이드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹할 수 있다. 기판 표면 자체 상에 직접 막을 프로세싱하는 것에 추가하여, 본 개시에서, 개시된 막 프로세싱 단계들 중 임의의 단계는 또한 하기에 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에서 수행될 수 있으며, 용어 "기판 표면"은 문맥이 나타내는 바와 같이 그러한 하층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다. 기판들은 200 mm 또는 300 mm 직경 웨이퍼들 뿐만 아니라 직사각형 또는 정사각형 판유리들과 같이 다양한 치수들을 가질 수 있다. 일부 구체예들에서, 기판은 강성의 개별 재료를 포함한다.
[0014] 본원에 사용되는 "원자층 증착(atomic layer deposition)" 또는 "주기적 증착(cyclical deposition)"은 기판 표면 상에 재료 층을 증착시키기 위해 2개 이상의 반응성 화합물들의 순차적 노출을 포함하는 공정을 지칭한다.
[0015] 본 명세서 및 첨부된 청구범위에 사용되는 용어들 "반응성 화합물", "반응성 가스", "반응성 화학종", "전구체", "공정 가스" 등은 표면 반응(예를 들어, 화학흡착, 산화, 환원, 고리첨가)에서 기판 표면 또는 기판 표면 상의 재료와 반응할 수 있는 화학종을 갖는 물질을 의미하도록 상호 교환 가능하게 사용된다. 기판, 또는 기판의 일부는 프로세싱 챔버의 반응 존(reaction zone)에 도입되는 2개 이상의 반응성 화합물들에 순차적으로 노출된다.
[0016] 본원에 사용된 "금속"은 예를 들어 구리, 코발트, 니켈, 텅스텐, 바나듐, 루테늄, 크롬, 철, 백금, 금, 은, 몰리브덴, 갈륨, 인듐, 인듐 주석 산화물(indium tin oxide), 불소 도핑된 산화주석 및 Al-도핑된 산화아연을 포함하는, 금속, 금속 합금, 금속 산화물, 금속 질화물, 또는 이들의 조합을 지칭한다. 하나 이상의 구체예들에서, 금속 산화물은 유전체 산화물들을 포함하지 않는다.
[0017] 본원에 사용된 "금속 표면"은 기판의 임의의 부분 또는 금속으로 형성된 재료 표면의 일부를 지칭한다. 금속 표면은 기판 표면을 연마, 코팅, 도핑, 에칭, 환원, 산화, 하이드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 공정에 노출될 수 있다. 금속 표면 자체에 직접 전처리하는 것 외에, 본 개시에서, 개시된 금속 표면 처리 중 임의의 처리는 또한 하기에 더욱 상세히 개시되는 바와 같이 하층 금속 표면 상에서 수행될 수 있으며, 용어 "금속 표면"은 문맥이 나타내는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서, 예를 들어 막/층 또는 부분 막/층이 금속 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 금속 표면이 된다.
[0018] 본 명세서 및 첨부된 청구범위에 사용되는 어구 "에 비해 선택적으로", 또는 유사한 것은 대상 재료가 다른 표면 상에서보다 언급된 표면 상에서 더 넓은 범위로 증착됨을 의미한다. 일부 구체예들에서, "선택적으로"는, 대상 재료가 선택되지 않은 표면 상에서의 형성률의 약 10x, 15x, 20x, 25x, 30x, 35x, 40x, 45x 또는 50x 이상의 비율로 선택 표면 상에 형성됨을 의미한다.
[0019] 본 개시의 구체예들은 유리하게는 금속 표면의 선택적 블로킹(blocking)과 같은 표면 전처리를 위한 방법들을 제공한다. 블로킹을 위해, 기판은 도킹 전구체들로 전처리된다. 도킹 전구체들은 금속 표면과 선택적으로 반응하고 결합하여 도킹 층을 형성한다. 도킹 층은 추가로 사슬 모노머들과 1회 이상 중합 반응을 거쳐 패시베이션 층을 형성한다. 이 방법은 금속 표면 상에서가 아닌 유전체 표면 상에서의 유전체 막의 선택적 증착을 가능하게 한다.
[0020] 구체예들은 요망하는 ALD 막과 함께 폴리머 층을 점진적으로 성장시킴으로써 자기 조립 단층(SAM) 패시베이션을 향상시켜 측방 성장(머쉬룸)(sideways growth(mushroom)) 문제를 감소시킨다. 이는 목표 표면들에서 막 선택성을 증가시키는 데 도움이 될 수 있다. 요망하는 ALD 공정과 함께 원자층 증착(ALD) 툴(tool)을 사용하여 증착될 수 있는 적합한 빌딩 블록(building block)들을 선택함으로써 폴리머 패시베이션 층을 위한 방법들이 제공된다. 분자 전구체들은 유전체(예를 들어, SiOx, SiN, Si 등) 표면들 상에서가 아닌, 금속 표면들(예들 들어, Cu, Co 등)에 선택적으로 결합하도록 점진적으로 첨가된다. 이는 영역 선택적 원자층 증착(Area-selective Atomic Layer Deposition; AS-ALD)에서 일반적으로 볼 수 있는 머쉬룸잉(mushrooming) 문제를 제한하고, 더 큰 피처들의 증착을 허용한다. 구체예들에 따르면, 전도성 폴리머들(폴리티오펜, 폴리피롤, 폴리아닐린, 폴리(3,4-에틸렌디옥시티오펜)(PEDOT)) 또는 폴리스티렌에 대한 SAM 모노머들이 두꺼운 패시베이션 층을 형성하기 위해 점진적으로 도입된다.
[0021] 하나 이상의 구체예들은 나노미터 규모 제어를 달성하기 위해 프로세싱 복잡성을 완화하는 방법들을 제공한다. 폴리머 패시베이션 층은 반도체 산업의 다른 단계들과 더 잘 호환될 ALD 툴의 기상 SAM에 의해 증착될 수 있다. 폴리머 패시베이션 형성의 이러한 접근 방식은 높은 종횡비의 막들에 적용할 수 있으며 조정 가능한 두께로 인해 머쉬룸잉 문제를 피할 수 있다.
[0022] 일부 구체예들에서, 도킹 전구체들은 금속 표면에 선택적으로 반응하고 결합하는 헤드기를 갖는 방향족 탄화수소들을 포함한다. 일부 구체예들에서, 방향족 탄화수소는 스티렌 유도체들 또는 헤테로시클릭 방향족 화합물들을 포함한다. 일부 구체예들에서, 헤테로고리 방향족 화합물은 피롤, 티오펜, 아닐린, 3,4-에틸렌디옥시티오펜(EDOT) 및 스티렌 유도체를 포함할 수 있다.
[0023] 일부 구체예들에서, 피롤 유도체의 비제한적인 예들은 화학식(IA), 화학식(IB), 화학식(IC) 또는 화학식(ID)의 구조를 갖는다:
Figure pct00001
[0024] 헤드기들의 위치는 도시된 위치에 제한되지 않는다. 특정 구체예들에서, 피롤 유도체들의 헤드기들은 보다 선형 폴리머를 제공하는, 상기 나타낸 바와 같은 3 위치 대신에 2 위치에 있을 수 있다.
[0025] 일부 구체예들에서, 스티렌 유도체의 비제한적인 예들은 화학식(IIA), 화학식(IIB), 화학식(IIC) 또는 화학식(IID)의 구조를 갖는다:
Figure pct00002
[0026] 스티렌 유도체들에 대해 상기 도시된 헤드기들의 위치는 도시된 위치에 제한되지 않는다.
[0027] 일부 구체예들에서, 헤드기는 인산 기, 인산 에스테르 기, 포스폰산 기, 포스폰산 에스테르 기, 티올 기, 케톤 기 및 하이드라지드 기 중 하나 이상을 포함할 수 있다.
[0028] 일부 구체예들에서, 도킹 전구체들은 구리, 코발트, 니켈, 텅스텐, 바나듐, 루테늄, 크롬, 철, 백금, 금, 은, 몰리브덴, 갈륨 및 인듐을 포함하는 금속, 금속 합금, 금속 산화물, 금속 질화물, 다른 전도성 재료들 또는 이들의 조합에 선택적으로 결합한다. 일부 구체예들에서, 도킹 전구체들은 용액상 및 증기상 중 하나 이상에서 금속 표면과 반응한다. 일부 구체예들에서, 기판은 도킹 전구체들로의 노출 전에 세정, 연마, 코팅, 도핑, 에칭, 환원, 산화, 하이드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹의 전처리 공정에 노출된다. 일부 구체예들에서, 기판은 도킹 전구체에 노출되기 전에 세정된다.
[0029] 하나 이상의 구체예들에서, 도킹 층은 임의의 적합한 방법에 의해 증착될 수 있다. 예를 들어, 도킹 층은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 주기적 층 증착(Cyclic Layer Deposition; CLD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 증착된다. 특정 구체예들에서, 공정은 ALD를 이용한다.
[0030] 본 개시의 구체예들은 도킹 층을 갖는 기판의 유전체 표면 상에 유전체 막을 선택적으로 증착시키기 위한 방법들을 제공한다. 기판의 유전체 표면은 임의의 적합한 유전체 재료들을 포함할 수 있다. 적합한 유전체 재료들은 SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 또는 이들의 조합을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 유전체 표면은 산화규소로 구성된다.
[0031] 하나 이상의 구체예들에서, 유전체 막은 임의의 적합한 방법에 의해 증착된다. 예를 들어, 유전체 막은 화학 기상 증착(CVD) 공정, 주기적 층 증착(CLD) 공정 또는 원자층 증착(ALD) 공정에 의해 증착된다. 특정 구체예들에서, 유전체 막은 원자층 증착에 의해 증착된다.
[0032] 일부 구체예들에서, 도킹 층은 고온에서 금속 표면에 결합된 상태로 유지되며, 여기서 고온은 50℃ 내지 100℃, 50℃ 내지 150℃, 50℃ 내지 200℃, 50℃ 내지 250℃, 50℃ 내지 300℃, 50℃ 내지 350℃, 50℃ 내지 400℃, 50℃ 내지 450℃의 범위이다.
[0033] 일부 구체예들에서, 유전체 막은 금속 표면 상에 도킹 층을 증착한 후에 유전체 표면 상에 증착된다. 유전체 막은 단층일 수 있다.
[0034] 일부 구체예들에서, 유전체 막은 도킹 층을 갖는 기판을 유전체 반응물에 노출시킴으로써 증착된다. 다른 구체예들에서, 유전체 막은 도킹 층의 증착 후에 유전체 표면 상에 선택적으로 증착된다. 일부 구체예들에서, 유전체 반응물은 실란이다. 기판에 노출되는 실란은 임의의 적합한 트리하이드리도실란을 포함할 수 있다. 일부 구체예들에서, 실란은 일반식 SiH3R을 갖는 적어도 하나의 화합물을 포함하고, 여기서 R은 C4-C20 알킬, 퍼플루오로알킬, 알케닐 또는 알키닐 기들로부터 선택된다. 일부 구체예들에서, C4-C20 알킬 기들은 하나의 Si-C 결합, C-C 단일 결합들 및 C-H 결합들을 필수적 요소로 하여 구성된다(consist essentially of). 일부 구체예들에서, C4-C20 퍼플루오로알킬 기들은 하나의 Si-C 결합, C-C 단일 결합들 및 C-F 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 알케닐 기들은 하나의 Si-C 결합, C-C 단일 결합들, 적어도 하나의 C-C 이중 결합 및 C-H 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 알키닐 기들은 하나의 Si-C 결합, C-C 단일 결합들, 적어도 하나의 C-C 삼중 결합 및 C-H 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 기는 하나 이상의 할로겐 원자 및/또는 소수성 모이어티(moiety)를 포함한다. 일부 구체예들에서, 실란은 C4-C20 알킬 기들을 포함한다. 비제한적 특정 예들은 비스(디에틸아미노)실란(BDEAS), 테트라에틸 오르쏘실리케이트(TEOS), SiBr4, 비스(3차-부틸아미노)실란(BTBAS), 테트라메틸실란(TMS), 트리스(트리메틸실릴)실란(TTMSS), 및 트리에톡시(플루오로)실란을 포함한다. 일부 구체예들에서, 실란 기들은 증착 후 서로 가교한다. 일부 구체예들에서, 도킹 층은 실란 기들 사이에 실질적으로 가교를 함유하지 않는다. 이 방식에 사용되는 용어 "실질적으로 가교를 함유하지 않는"은 표면적 기준으로 약 5%, 2% 또는 1% 이하의 가교가 존재함을 의미한다. 특정 구체예들에서, 유전체 막은 SiO2, SiN 또는 산화하프늄을 포함한다.
[0035] 일부 구체예들에서, 기판을 유전체 반응물에 노출시키는 것은 결과적인 유전체 막 두께가 도킹 층의 두께보다 작거나, 동일하거나, 크게 유지되도록 유전체 막의 두께를 증가시키기 위해 1회 이상 반복된다. 일부 구체예들에서, 기판을 실란에 노출시키고 질화규소 층을 증착시키는 것은 질화규소 층이 도킹 층의 두께보다 작거나 크거나 동일한 두께에 도달할 때까지 반복된다.
[0036] 일부 구체예들에서, 도킹 층은 유전체 막의 증착 후 기판으로부터 제거된다. 도킹 층은 임의의 적합한 선택적 에칭 공정에 의해 제거될 수 있다. 적합한 선택적 에칭 공정들은 산소 플라즈마들 및 불소 플라즈마들의 사용을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 산소 플라즈마가 도킹 층을 제거하는 데 사용되는 경우, 금속 산화물 층이 금속 표면 상에 형성된다. 일부 구체예들에서, 금속 표면 상에 형성된 금속 산화물 층은 환원 공정을 사용함으로써 제거된다. 적합한 환원 공정들은 수소 또는 암모니아를 포함하는 플라즈마들 및 수소 또는 암모니아를 포함하는 열 어닐링들의 사용을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 산소 플라즈마, 불소 플라즈마, 수소 플라즈마 및 암모니아 플라즈마는 독립적으로 원격으로 또는 내부적으로 생성되고, 전도 결합되거나 유도 결합될 수 있다. 일부 구체예들에서, 도킹 층은 기판의 열 공정, 산소 플라즈마 및/또는 수소 플라즈마로의 순차적 노출에 의해 제거된다.
[0037] 일부 구체예들에서, 유전체 막은 고온에서 유전체 표면에 결합된 상태로 유지되며, 여기서 고온은 50℃ 내지 100℃, 50℃ 내지 150℃, 50℃ 내지 200℃, 50℃ 내지 250℃, 50℃ 내지 300℃, 50℃ 내지 350℃, 50℃ 내지 400℃, 50℃ 내지 500℃, 및 50℃ 내지 600℃의 범위이다.
[0038] 본 개시의 다른 양태는 머쉬룸잉 문제로도 지칭되는 측방 성장 문제를 감소시키기 위해 유전체 막과 함께 패시베이션 막을 점진적으로 성장시킴으로써 자기 조립 단층(SAM) 패시베이션을 향상시키는 것을 제공한다. 패시베이션 막은 도킹 층의 도킹 전구체들이 촉매의 존재 하에 사슬 모노머와 중합을 거치도록 함으로써 증착된다.
[0039] 일부 구체예들에서, 촉매는 금속 표면, 금속 표면의 촉매 코팅 및 촉매 증기 중 하나 이상이다. 일부 구체예들에서, 금속 표면은 기상 증착에 의해 촉매 코팅으로 코팅된다. 일부 구체예들에서, 촉매 증기에는 사슬 모노머가 제공된다. 일부 구체예들에서, 촉매는 Cu+2, Fe+3, V+5, Mo+5 또는 금속 착물 중 하나 이상을 포함한다. 일부 구체예들에서, 금속 착물은 Cu+2, Fe+3, V+5, 및 Mo+5 중 하나 이상을 갖는 피리딘 기를 포함한다. 일부 구체예들에서, 금속 착물은 페릭 4-피리딘에탄설포네이트(ferric 4-pyridineethanesulfonate) 및 페릭 3-피리딘설포네이트(ferric 3-pyridinesulfonate) 중 하나 이상을 포함한다. 일부 구체예들에서, 4-피리딘에탄술포네이트 및 3-피리딘설포네이트의 구조들은 각각 화학식(I) 및 화학식(II)에 따른다:
Figure pct00003
[0040] 일부 구체예들에서, 도킹 층은 피롤, 티오펜, 셀레노펜, 아닐린, 3,4-에틸렌디옥시티오펜 및 스티렌 유도체로 구성된 군으로부터 선택된 사슬 모노머와 중합을 거친다.
[0041] 일부 구체예들에서, 사슬 모노머는 피롤, 셀레노펜, 아닐린, 3,4-에틸렌 디옥시티오펜, 스티렌, 티오펜, 2,2'-바이티오펜, 티에노티오펜 및 3,4-디메틸티오펜 유도체 중 하나 이상을 포함한다.
[0042] 일부 구체예들에서, 사슬 모노머는 스티렌 유도체이다. 일부 구체예들에서, 스티렌 유도체의 중합은 가열에 의해 수행된다.
[0043] 일부 구체예들에서, 사슬 모노머는 티오펜 유도체이다. 일부 구체예들에서, 티오펜 유도체는 티오펜, 3,4-에틸렌디옥시티오펜, 티에노티오펜, 2,2'-바이티오펜 및 3,4-디메틸티오펜을 포함하나, 이에 제한되지 않는다.
[0044] 일부 구체예들에서, 패시베이션 막은 고온에서 금속 표면에 결합된 상태로 유지되며, 여기서 고온은 50℃ 내지 100℃, 50℃ 내지 150℃, 50℃ 내지 200℃, 50℃ 내지 250℃, 50℃ 내지 300℃, 50℃ 내지 350℃, 50℃ 내지 400℃, 및 50℃ 내지 500℃의 범위이다.
[0045] 하나 이상의 구체예들에서, 패시베이션 막은 임의의 적합한 방법에 의해 증착된다. 예를 들어, 패시베이션 막은 화학 기상 증착(CVD) 공정, 주기적 층 증착(CLD) 공정 또는 원자층 증착(ALD) 공정에 의해 증착된다.
[0046] 본 개시의 구체예들은 패시베이션 막의 증착 후 유전체 표면 상에 유전체 막을 선택적으로 증착시키기 위한 방법들을 제공한다. 기판의 유전체 표면은 임의의 적합한 유전체 재료들을 포함할 수 있다. 적합한 유전체 재료들은 SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 또는 이들의 조합을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 유전체 표면은 산화규소로 구성된다.
[0047] 하나 이상의 구체예들에서, 유전체 막은 임의의 적합한 방법에 의해 증착된다. 일부 구체예들에서, 유전체 막은 화학 기상 증착(CVD) 공정, 주기적 층 증착(CLD) 공정 또는 원자층 증착(ALD) 공정에 의해 증착된다. 특정 구체예들에서, 유전체 막은 원자층 증착에 의해 증착된다.
[0048] 일부 구체예들에서, 유전체 막은 패시베이션 막의 증착 후 유전체 표면 상에 증착된다. 유전체 막은 단층일 수 있다. 유전체 막은 유전체 층들의 결합된 두께가 패시베이션 막의 두께보다 작거나 크거나 동일하게 유지되도록 하나 초과의 유전체 층들을 포함할 수 있다.
[0049] 일부 구체예들에서, 유전체 막은 패시베이션 막을 갖는 기판을 유전체 반응물에 노출시킴으로써 증착된다. 다른 구체예들에서, 유전체 막은 도킹 층의 증착 후에 유전체 표면 상에 선택적으로 증착된다. 일부 구체예들에서, 유전체 반응물은 실란이다. 기판에 노출되는 실란은 임의의 적합한 트리하이드리도실란들을 포함할 수 있다. 일부 구체예들에서, 실란은 일반식 SiH3R을 갖는 적어도 하나의 화합물을 포함하고, 여기서 R은 C4-C20 알킬, 퍼플루오로알킬, 알케닐 또는 알키닐 기들로부터 선택된다. 일부 구체예들에서, C4-C20 알킬 기들은 하나의 Si-C 결합, C-C 단일 결합들 및 C-H 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 퍼플루오로알킬 기들은 하나의 Si-C 결합, C-C 단일 결합들 및 C-F 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 알케닐 기들은 하나의 Si-C 결합, C-C 단일 결합들, 적어도 하나의 C-C 이중 결합 및 C-H 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 알키닐 기들은 하나의 Si-C 결합, C-C 단일 결합들, 적어도 하나의 C-C 삼중 결합 및 C-H 결합들을 필수적 요소로 하여 구성된다. 일부 구체예들에서, C4-C20 기는 하나 이상의 할로겐 원자 및/또는 소수성 모이어티(moiety)를 포함한다. 일부 구체예들에서, 실란은 C4-C20 알킬 기들을 포함한다. 비제한적 특정 예들은 비스(디에틸아미노)실란 (BDEAS), 테트라에틸 오르쏘실리케이트(TEOS), SiBr4, 비스(3차-부틸아미노)실란(BTBAS), 테트라메틸실란(TMS), 트리스(트리메틸실릴)실란(TTMSS), 및 트리에톡시(플루오로)실란을 포함한다. 일부 구체예들에서, 실란 기들은 증착 후 서로 가교한다. 일부 구체예들에서, 도킹 층은 실란 기들 사이에 실질적으로 가교를 함유하지 않는다. 이 방식에 사용되는 용어 "실질적으로 가교를 함유하지 않는"은 표면적 기준으로 약 5%, 2% 또는 1% 이하의 가교가 존재함을 의미한다. 특정 구체예들에서, 유전체 막은 SiO2, SiN 또는 산화하프늄을 포함한다.
[0050] 일부 구체예들에서, 도킹 층은 0.5 Å 내지 500 Å 범위의 두께를 갖는 패시베이션 층이 형성될 때까지 사슬 모노머와 다수회 호모중합(homopolymerization)을 거치며, 여기서 사슬 모노머는 피롤, 티오펜, 셀레노펜, 아닐린, 3,4-에틸렌디옥시티오펜 및 스티렌 유도체로 구성된 군으로부터 선택된다.
[0051] 도 1은 기판 표면(101) 상에 패시베이션 막을 선택적으로 증착시키기 위한 방법(100)의 반응 개략도를 도시한다. 기판 표면(101)은 금속 표면(102)(금속, 예를 들어, Cu, Co, Ni, W, Ru, V, Cr, Fe, Pt, Au, Ag, Mo, Ga 및 In 등)을 포함한다. 110에서 방법은 금속 표면(102)과 선택적으로 반응하고 결합하는 도킹 전구체들(104)을 포함한다. 120에서 방법은 금속 표면 증착된 도킹 전구체들(104)이 사슬 모노머들(105)과 호모중합을 거치는 단계를 포함한다. 130에서 방법은 0.5 Å 내지 500 Å 범위의 패시베이션 막(107)의 두께가 형성될 때까지 호모중합을 여러번 반복하는 단계를 포함한다. 끝으로, 140에서 방법은 유전체 막(108)의 두께가 패시베이션 막(107)의 두께와 같거나 작거나 크게 유지되도록 유전체 막(106)(예를 들어, SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 등)을 유전체 표면(103)(예를 들어, SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 등) 상에 증착시키는 단계를 포함한다.
[0052] 하나 이상의 구체예들에서, 호모중합을 위한 사슬 모노머는 화학 기상 증착(CVD) 공정, 주기적 층 증착(CLD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성된다.
[0053] 일부 구체예들에서, 도킹 층은 적어도 두 유형들의 사슬 모노머들과 헤테로중합을 거치고, 여기서 각각의 모노머의 각각의 유형은 0.5 Å 내지 500 Å 범위의 두께를 갖는 패시베이션 층이 형성될 때까지 교대로 중합을 거치고, 여기서 사슬 모노머는 피롤, 티오펜, 셀레노펜, 아닐린, 3,4-에틸렌디옥시티오펜 및 스티렌 유도체들 중 하나 이상이다.
[0054] 도 2는 기판 표면(201) 상에 패시베이션 막을 선택적으로 증착시키기 위한 방법(200)의 반응 개략도를 도시한다. 기판 표면(201)은 금속 표면(202)(금속, 예를 들어, Cu, Co, Ni, W, Ru, V, Cr, Fe, Pt, Au, Ag, Mo, Ga 및 In 등)을 포함한다. 210의 방법은 금속 표면(202)과 선택적으로 반응하고 결합하는 도킹 전구체들(204)을 포함한다. 이후, 금속 표면 증착된 도킹 전구체들(204)은 220의 방법 및 230의 방법에서 각각 제1 사슬 모노머(205) 및 제2 사슬 모노머(206)와 헤테로중합을 거친다. 일부 구체예들에서, 헤테로중합은 패시베이션 막(207)의 두께가 0.5 Å 내지 500 Å 범위일 때까지 1회 이상 반복될 수 있다. 방법 단계(240)는 유전체 막(208)의 두께가 패시베이션 막(207)의 두께와 같거나 크거나 작게 유지되도록 유전체 막(206)(예를 들어, SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 등)을 유전체 표면(203)(예를 들어, SiOx, SixNy, Si, SiON, AlOx, HfOx, ZrO2, TiOx, TiN, TaxO5, Y2O3, La2O3, AlN, MgO, CaF2, LiF, SrO, SiC, BaO, HfSiO4, LaAlO3, Nb2O5, BaTiO3, SrTiO3, Bi4Ti3O12, Pb(Zr, Ti)O3, CaCu3Ti4O12, LiNbO3, BaTiO3, LiNbO3, KNbO3 등) 상에 증착시키는 것을 포함한다.
[0055] 도 3은 하나 이상의 구체예들에 따른 방법(300)의 흐름도를 도시한다. 310에서, 도킹 전구체가 기판 프로세싱 영역에서 흐르고, 320에서, 도킹 층이 기판 금속 표면 상에 선택적으로 형성된다. 330에서, 도킹 전구체가 기판 프로세싱 영역으로부터 제거되고, 340에서, 사슬 모노머가 기판 프로세싱 영역에서 흐른다. 350에서, 도킹 층이 패시베이션 막으로 중합되고, 360에서 사슬 모노머가 기판 프로세싱 영역으로부터 제거된다. 370에서, 패시베이션 막이 목표 두께에 도달할 때까지 공정이 반복된다.
[0056] 하나 이상의 구체예들에서, 헤테로중합을 위한 사슬 모노머는 화학 기상 증착(CVD) 공정, 주기적 층 증착(CLD) 공정 또는 원자층 증착(ALD) 공정을 통해 제공된다.
[0057] 일부 구체예들에서, 호모중합 또는 헤테로중합의 사슬 모노머는 스티렌 유도체이다. 일부 구체예들에서, 스티렌 유도체의 중합은 가열에 의해 수행된다.
[0058] 일부 구체예들에서, 호모중합 또는 헤테로중합의 사슬 모노머는 티오펜 유도체이다. 일부 구체예들에서, 티오펜 유도체는 티오펜, 3,4-에틸렌디옥시티오펜, 티에노티오펜, 2,2'-비티오펜 및 3,4-디메틸티오펜을 포함하나, 이에 제한되지는 않는다.
[0059] 일부 구체예들에서, 중합은 적어도 1회 이상 반복된다. 일부 구체예들에서, 중합은 최대 500회 반복된다. 일부 구체예들에서, 중합은 1 내지 1000회, 1 내지 900회, 1 내지 800회, 1 내지 700회, 1 내지 600회, 1 내지 550회, 1 내지 500회, 1 내지 450회, 1 내지 400회, 1 내지 350회, 1 내지 300회, 1 내지 250회, 1 내지 200회, 1 내지 150회, 1 내지 100회 또는 1 내지 50회 범위에서 반복된다.
[0060] 일부 구체예들에서, 패시베이션 막의 두께는 0.5 Å 내지 500 Å, 1 Å 내지 500 Å, 2 Å 내지 500 Å, 3 Å 내지 500 Å, 4 Å 내지 500 Å, 5 Å 내지 500 Å, 5 Å 내지 400 Å, 5 Å 내지 300 Å, 5 Å 내지 200 Å, 5 Å 내지 100 Å, 5 Å 내지 90 Å, 5 Å 내지 80 Å, 5 Å 내지 70 Å, 5 Å 내지 60 Å, 5 Å 내지 50 Å, 5 Å 내지 40 Å, 5 Å 내지 30 Å 또는 5 Å 내지 20 Å의 범위이다.
[0061] 일부 구체예들에서, 패시베이션 막은 유전체 막의 증착 후에 제거된다. 일부 구체예들에서, 패시베이션 막은 기판으로부터 제거된다. 패시베이션 막은 임의의 적합한 선택적 에칭 공정에 의해 제거될 수 있다. 적합한 선택적 에칭 공정들은 산소 플라즈마들 및 불소 플라즈마들의 사용을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 산소 플라즈마가 패시베이션 막을 제거하는 데 사용되는 경우, 금속 산화물 층이 금속 표면 상에 형성된다. 일부 구체예들에서, 금속 표면 상에 형성된 금속 산화물 층은 환원 공정을 사용함으로써 제거된다. 적합한 환원 공정들은 수소 또는 암모니아를 포함하는 플라즈마들 및 수소 또는 암모니아를 포함하는 열 어닐링들의 사용을 포함하나, 이에 제한되지 않는다. 일부 구체예들에서, 산소 플라즈마, 불소 플라즈마, 수소 플라즈마 및 암모니아 플라즈마는 독립적으로 원격으로 또는 내부적으로 생성되고, 전도 결합되거나 유도 결합될 수 있다. 일부 구체예들에서, 패시베이션 막은 기판의 산소 플라즈마 및 수소 플라즈마로의 순차적 노출에 의해 제거된다.
[0062] 일부 구체예들에서, 반응 존은 기판 중심 찾기(substrate center-finding) 및 배향, 탈가스, 어닐링, 증착 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템에 있다. 하나 이상의 구체예들에 따르면, 모듈식 시스템은 적어도 제1 프로세싱 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드 록 챔버들(load lock chamber) 간에, 그리고 이러한 챔버들 사이에서 기판들을 왕복시킬 수 있는 로봇을 수용할 수 있다. 이송 챔버는 전형적으로 진공 상태로 유지되며 기판들을 한 챔버에서 다른 챔버로, 그리고/또는 클러스터 툴(cluster tool)의 전단에 위치한 로드 록 챔버로 왕복시키기 위한 중간 스테이지를 제공한다. 본 개시를 위해 구성될 수 있는 2개의 잘 알려진 모듈식 시스템들은 Centura® 및 Endura®이며, 둘 모두 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수 가능하다. 그러나, 챔버들의 정확한 배열 및 조합은 본원에서 기술된 바와 같이 공정의 특정 단계들을 수행할 목적들로 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 주기적 층 증착(CLD), 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(physical vapor deposition; PVD), 에칭, 사전 세정, 화학적 세정, 열 처리, 예컨대 RTP, 플라즈마 질화, 탈가스, 배향, 하이드록실화, 및 다른 기판 공정들을 포함하나, 이에 제한되지 않는다. 모듈식 시스템의 프로세싱 챔버에서 공정들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이 대기 불순물들에 의한 기판의 표면 오염을 피할 수 있다.
[0063] 하나 이상의 구체예들에 따르면, 기판은 연속적으로 진공 또는 "로드 록" 조건들 하에 있고, 한 챔버에서 다음 챔버로 이동할 때 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있으며, 진공 압력 하에서 "펌프 다운(pumped down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 구체예들에서, 불활성 가스는 반응물들(예를 들어, 반응물)의 일부 또는 전부를 퍼징하거나 제거하는 데 사용된다. 하나 이상의 구체예들에 따르면, 불활성 가스는 반응물들(예를 들어, 반응물)이 프로세싱 챔버로부터 이송 챔버 및/또는 추가 프로세싱 챔버로 이동하는 것을 방지하기 위해 프로세싱 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 흐름은 챔버 출구에서 커튼을 형성한다.
[0064] 기판은 다른 기판이 프로세싱되기 전에 단일 기판이 로딩되고(loaded), 프로세싱되고, 언로딩되는(unloaded) 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있으며, 여기서 다수의 기판은 챔버의 제1 부분에 개별적으로 로딩되고, 챔버를 통해 이동하고, 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 관련 컨베이어 시스템의 모양은 직선 경로 또는 곡선 경로를 형성할 수 있다. 추가적으로, 프로세싱 챔버는 다수의 기판들이 중심축을 중심으로 이동되고 캐러셀(carousel) 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 공정들에 노출되는 캐러셀일 수 있다.
[0065] 프로세싱 동안, 기판은 가열되거나 냉각될 수 있다. 이러한 가열 또는 냉각은 기판 지지체의 온도를 변경하고 가열되거나 냉각된 가스들을 기판 표면으로 흐르게 하는 것을 포함하나, 이에 제한되지 않는 임의의 적합한 수단에 의해 달성될 수 있다. 일부 구체예들에서, 기판 지지체는 기판 온도를 전도적으로 변경하도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 구체예들에서, 사용되는 가스들(반응성 가스들 또는 불활성 가스들)은 기판 온도를 국부적으로 변화시키기 위해 가열되거나 냉각된다. 일부 구체예들에서, 가열기/냉각기는 기판 온도를 대류적으로 변경하도록 기판 표면에 인접하게 챔버 내에 위치된다.
[0066] 기판은 또한 프로세싱 동안 고정되거나 회전될 수 있다. 회전 기판은 연속적으로 또는 개별 단계들로 (기판 축을 중심으로) 회전할 수 있다. 예를 들어, 기판은 전체 공정에 걸쳐 회전될 수 있거나, 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에 소량 회전될 수 있다. (연속적으로 또는 단계적으로) 프로세싱 동안 기판을 회전시키는 것은, 예를 들어, 가스 흐름 기하학적 구조들의 국부적 변동성의 영향을 최소화함으로써 보다 균일한 증착 또는 에칭을 생성하는 데 도움이 될 수 있다.
[0067] 공간적 ALD 공정에서, 반응성 가스들은 프로세싱 챔버 내의 상이한 프로세싱 영역들로 흐른다. 상이한 프로세싱 영역들은 인접한 프로세싱 영역들로부터 분리되어 반응성 가스들이 혼합되지 않도록 한다. 기판이 프로세싱 영역들 사이에서 이동되어, 기판은 반응성 가스들에 개별적으로 노출될 수 있다. 기판 이동 동안, 기판 표면의 상이한 부분들 또는 기판 표면 상의 재료는 2개 이상의 반응성 가스들에 노출되어, 기판 상의 임의의 주어진 지점이 실질적으로 동시에 하나 초과의 반응성 가스에 노출되지 않도록 한다. 당업자들이 이해할 바와 같이, 프로세싱 챔버 내에서 가스들의 확산으로 인해 기판의 작은 부분이 다수의 반응성 가스들에 동시에 노출될 수 있고, 달리 명시되지 않는 한 동시 노출은 의도되지 않을 가능성이 있다.
[0068] 공간적 ALD 공정의 다른 양태에서, 반응성 가스들은 반응 존으로 동시에 전달되지만 불활성 가스 커튼(curtain) 및/또는 진공 커튼에 의해 분리된다. 가스 커튼은 프로세싱 챔버로의 불활성 가스 흐름들과 프로세싱 챔버 밖으로의 진공 스트림 흐름들의 조합일 수 있다. 기판은 기판 상의 임의의 주어진 지점이 단 하나의 반응성 가스에 노출되도록 가스 전달 장치에 대해 이동된다.
[0069] 본원에 사용되는 "펄스" 또는 "도즈(dose)"는 공정 챔버에 간헐적으로 또는 비연속적으로 도입되는 소스 가스(source gas)의 양을 지칭한다. 각각의 펄스 내의 특정 화합물의 양은 펄스의 지속 기간에 의거하여 시간에 따라 변할 수 있다. 특정 공정 가스는 단일 화합물 또는 2개 이상의 화합물들의 혼합물/조합물을 포함할 수 있다.
[0070] 일부 구체예들의 시간 도메인(time-domain) ALD 공정에서, 유전체 막에 사용되는 유전체 반응물, 사슬 모노머 및 도킹 전구체를 포함하나, 이에 제한되지 않는 각각의 반응성 가스에 대한 노출은 각각의 화합물이 기판 표면에 부착 및/또는 반응하도록 한 후, 프로세싱 챔버로부터 퍼징되도록 시간 지연 만큼 분리된다. 반응성 가스들은 후속 노출들 사이에 프로세싱 챔버를 퍼징함으로써 혼합되는 것을 방지한다.
[0071] 일부 구체예들의 시간 도메인 ALD 공정의 다른 양태에서, 반응성 가스들의 펄스들 사이에 시간 지연이 존재한다. 각각의 시간 지연 동안, 아르곤과 같은 퍼지 가스가 프로세싱 챔버로 도입되어 반응 존을 퍼징하거나 그렇지 않으면 반응 존으로부터 임의의 잔류 반응성 가스 또는 반응 생성물들 또는 부산물들을 제거한다. 대안적으로, 퍼지 가스는 반응성 가스들의 펄스들 사이의 시간 지연 동안 퍼지 가스만 흐르도록 증착 공정 전체에 걸쳐 연속적으로 흐를 수 있다. 반응성 가스들은 그 사이에 퍼지 가스 펄스와 함께 기판 표면 상에 0.5 Å 내지 500 Å 범위의 막 두께가 형성될 때까지 교대로 펄스화된다.
[0072] 각각의 펄스/도즈에 대한 지속 기간들은 가변적이며, 예를 들어 프로세싱 챔버의 용적 용량 뿐만 아니라 프로세싱 챔버에 결합된 진공 시스템의 능력들을 수용하도록 조정될 수 있다. 또한, 공정 가스의 도즈 시간은 공정 가스의 유량, 공정 가스의 온도, 제어 밸브의 유형, 사용된 공정 챔버의 유형 뿐만 아니라 기판 표면 상에 흡착하는 공정 가스의 성분들의 능력에 따라 달라질 수 있다. 도즈 시간들은 또한 형성되는 층의 유형 및 형성되는 디바이스의 기하학적 구조에 기초하여 달라질 수 있다. 도즈 시간은 실질적으로 기판의 전체 표면에 흡착/화학 흡착하고 그 위에 공정 가스 성분 층을 형성하기에 충분한 용적의 화합물을 제공하기에 충분히 길어야 한다.
[0073] 패시베이션 막이 증착되면, 방법은 추가 프로세싱(예를 들어, 유전체 막의 벌크(bulk) 증착)을 선택적으로 포함할 수 있다. 일부 구체예들에서, 추가 프로세싱은 ALD 공정일 수 있다. 예를 들어, 일부 구체예들에서, ALD 공정이 질화규소 층을 목표 두께로 벌크 증착시키기 위해 수행될 수 있다. 특정 구체예들에서, 프로세스는 도킹 전구체의 펄스를 흐르게 하고, 이어서 질소 및/또는 아르곤 가스로 퍼징하고, 유전체 반응물을 흐르게 하고, 이어서 질소 및/또는 아르곤 가스로 퍼징하는 것을 포함한다. 퍼지는 또한 가스를 흐르게 하지 않고 진공을 적용함으로써 수행할 수 있다.
[0074] 하나 이상의 구체예들에서, 본원에 기술된 공정들은 일반적으로 제어기 또는 프로세서에 의해 실행될 때 기판 프로세싱 챔버가 본 개시에 기술된 하나 이상의 공정들을 수행하게 하는 소프트웨어 루틴(software routine)으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한 제2 제어기 또는 프로세서(도시되지 않음)에 의해 제어되는 하드웨어로부터 원격에 위치한 제2 제어기 또는 프로세서에 의해 저장 및/또는 실행될 수 있다. 본 개시의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이와 같이, 공정은 소프트웨어로 구현될 수 있고, 컴퓨터 시스템을 사용하여, 예를 들어, 주문형 집적 회로 또는 다른 유형의 하드웨어 구현과 같은 하드웨어로, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은 프로세서 또는 제어기에 의해 실행될 때 범용 컴퓨터를, 공정들이 수행되도록 챔버 작동을 제어하는 특정 용도의 컴퓨터(제어기)로 변환한다. 공정들은 기판 프로세싱 챔버의 제어기에 의해 실행될 때, 기판 프로세싱 챔버가 본원에 기술된 방법들 중 하나 이상을 수행하게 하는 명령들을 포함하는 비일시적 컴퓨터 판독 가능 매체에 저장될 수 있다.
[0075] 본 명세서 전반에 걸쳐 "일 구체예", "특정 구체예들", "하나 이상의 구체예들" 또는 "구체예"에 대한 언급은 구체예와 관련하여 기술된 특정 특징, 구조, 재료 또는 특성이 본 개시의 적어도 하나의 구체예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳들에서 "하나 이상의 구체예들에서", "특정 구체예들에서", "일 구체예에서" 또는 "구체예에서"와 같은 어구들의 출현들은 반드시 본 개시의 동일한 구체예를 지칭하는 것이 아니다. 또한, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 구체예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0076] 본원에서 본 개시가 특정 구체예들을 참조하여 기술되었지만, 이들 구체예들은 단지 본 개시의 원리들 및 적용들을 예시하는 것으로 이해되어야 한다. 본 개시의 사상 및 범위를 벗어나지 않으면서 본 개시의 방법 및 장치에 대한 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자에게 명백할 것이다. 따라서, 본 개시는 첨부된 청구범위 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 기판 상에 막을 선택적으로 증착시키는 방법으로서, 상기 방법이
    금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체(docking precursor)에 노출시키는 단계; 및
    상기 금속 표면 상에 상기 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하는 단계를 포함하며, 상기 도킹 전구체는 상기 금속 표면과 선택적으로 반응하고 결합하는 헤드기(headgroup)를 갖는 방향족 탄화수소인 방법.
  2. 제1항에 있어서, 상기 방향족 탄화수소가 스티렌 유도체들 및 헤테로사이클릭 방향족 화합물들로 구성된 군으로부터 선택되는 방법.
  3. 제1항에 있어서, 상기 방향족 탄화수소가 피롤, 티오펜, 아닐린 및 3,4-에틸렌디옥시티오펜(EDOT)으로 구성된 군으로부터 선택된 헤테로사이클릭 방향족 화합물인 방법.
  4. 제1항에 있어서, 상기 헤드기가 인산 기, 인산 에스테르 기, 포스폰산 기, 포스폰산 에스테르 기, 티올 기, 케톤 기 및 하이드라지드 기 중 하나 이상을 포함하는 방법.
  5. 제1항에 있어서, 상기 금속 표면이 구리, 코발트, 니켈, 텅스텐, 바나듐, 루테늄, 크롬, 철, 백금, 금, 은, 몰리브덴, 갈륨 및 인듐 중 하나 이상을 포함하는 방법.
  6. 제1항에 있어서, 상기 도킹 층의 상기 도킹 전구체들이 촉매의 존재 하에 사슬 모노머(chain monomer)와 1회 이상 추가로 중합을 거쳐 패시베이션 막(passivation film)을 증착시키는 방법.
  7. 제6항에 있어서, 상기 촉매가 상기 금속 표면, 상기 금속 표면의 촉매 코팅 및 촉매 증기 중 하나 이상을 포함하는 방법.
  8. 제6항에 있어서, 상기 촉매가 상기 금속 표면 상의 기상 증착에 의해 형성된 촉매를 포함하는 방법.
  9. 제8항에 있어서, 상기 촉매 증기에 사슬 모노머가 제공되는 방법.
  10. 제6항에 있어서, 상기 촉매가 Cu+2, Fe+3, V+5, Mo+5, Mo+6 또는 금속 착물 중 하나 이상을 포함하는 방법.
  11. 제10항에 있어서, 상기 금속 착물이 Cu+2, Fe+3, V+5, Mo+5 및 Mo+6 중 하나 이상을 갖는 피리딘 기를 포함하는 방법.
  12. 제11항에 있어서, 상기 금속 착물이 페릭 4-피리딘에탄설포네이트(ferric 4-pyridineethanesulfonate) 및 페릭 3-피리딘설포네이트(ferric 3-pyridinesulfonate) 중 하나 이상을 포함하는 방법.
  13. 제6항에 있어서, 상기 사슬 모노머가 피롤, 티오펜, 셀레노펜, 아닐린, 3,4-에틸렌디옥시티오펜 및 스티렌 유도체들 중 하나 이상을 포함하는 방법.
  14. 제6항에 있어서, 상기 사슬 모노머가 티오펜, 3,4-에틸렌디옥시티오펜, 티에노티오펜, 2,2'-바이티오펜 및 3,4-디메틸티오펜으로 구성된 군으로부터 선택된 티오펜 유도체인 방법.
  15. 제6항에 있어서, 상기 패시베이션 층의 두께가 5 Å 내지 100 Å 범위인 방법.
  16. 제6항에 있어서, 상기 중합이 상기 패시베이션 층을 형성하기 위해 동일한 사슬 모노머로 1 내지 500회 범위에서 반복되는 방법.
  17. 제6항에 있어서, 상기 중합이 상기 패시베이션 층을 형성하기 위해 적어도 두 유형들의 사슬 모노머들을 교대로 사용하여 1 내지 500회 범위에서 반복되는 방법.
  18. 기판 상에 막을 선택적으로 증착시키는 방법으로서, 상기 방법이
    금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체에 노출시키는 단계;
    상기 금속 표면 상에 상기 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하는 단계; 및
    상기 도킹 층의 상기 도킹 전구체들을 촉매의 존재 하에 사슬 모노머와 1회 이상 중합하여 패시베이션 막을 증착시키는 단계를 포함하며, 상기 도킹 전구체는 인산 기, 인산 에스테르 기, 포스폰산 기, 포스폰산 에스테르 기, 티올 기, 케톤 기 및 하이드라지드 기 중 하나 이상을 포함하는 헤드기를 갖는 방향족 탄화수소인 방법.
  19. 기판 상에 막을 선택적으로 증착시키는 방법으로서, 상기 방법이
    금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체에 노출시키는 단계;
    상기 금속 표면 상에 상기 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하는 단계; 및
    상기 도킹 층의 상기 도킹 전구체를 촉매의 존재 하에 사슬 모노머와 1회 이상 중합하여 패시베이션 막을 증착시키는 단계를 포함하며, 상기 도킹 전구체는 헤드기를 갖는 방향족 탄화수소이고, 상기 방향족 탄화수소는 피롤, 티오펜, 아닐린 및 3,4-에틸렌디옥시티오펜(EDOT)으로 구성된 군으로부터 선택된 헤테로사이클릭 방향족 화합물인 방법.
  20. 기판 프로세싱 챔버의 제어기에 의해 실행될 때, 상기 기판 프로세싱 챔버가 금속 표면 및 유전체 표면을 포함하는 기판 표면을 도킹 전구체에 노출시키게 하고, 상기 금속 표면 상에 상기 도킹 전구체를 선택적으로 증착시켜 도킹 층을 형성하게 하는 명령들을 포함하는 비일시적 컴퓨터 판독 가능 매체(non-transitory computer readable medium)로서, 상기 도킹 전구체는 상기 금속 표면과 선택적으로 반응하고 결합하는 헤드기를 갖는 방향족 탄화수소인, 비일시적 컴퓨터 판독 가능 매체.
KR1020217040630A 2020-10-27 2021-10-26 금속 표면 상의 패시베이션 막의 선택적 증착 KR102641933B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/081,482 US11621161B2 (en) 2020-10-27 2020-10-27 Selective deposition of a passivation film on a metal surface
US17/081,482 2020-10-27
PCT/US2021/056624 WO2022093801A1 (en) 2020-10-27 2021-10-26 Selective deposition of a passivation film on a metal surface

Publications (2)

Publication Number Publication Date
KR20220058852A true KR20220058852A (ko) 2022-05-10
KR102641933B1 KR102641933B1 (ko) 2024-02-27

Family

ID=81257504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217040630A KR102641933B1 (ko) 2020-10-27 2021-10-26 금속 표면 상의 패시베이션 막의 선택적 증착

Country Status (4)

Country Link
US (1) US11621161B2 (ko)
KR (1) KR102641933B1 (ko)
CN (1) CN114981472A (ko)
WO (1) WO2022093801A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI810808B (zh) * 2017-12-22 2023-08-01 美商應用材料股份有限公司 在導電表面上沉積阻擋層的方法
US20240120195A1 (en) * 2022-10-06 2024-04-11 Applied Materials, Inc. Dielectric on dielectric selective deposition using aniline passivation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190148144A1 (en) * 2017-11-14 2019-05-16 Applied Materials, Inc. Enhanced selective deposition process
US20200102665A1 (en) * 2017-12-22 2020-04-02 Illumina, Inc. Passivating Fissures in Substrates

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2829046B1 (fr) * 2001-08-28 2005-01-14 Commissariat Energie Atomique Procede de greffage et de croissance d'un film organique conducteur sur une surface
US7241696B2 (en) * 2002-12-11 2007-07-10 International Business Machines Corporation Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
DK1524678T3 (da) * 2003-10-17 2009-11-02 Starck H C Gmbh Elektrolytkondensatorer med polymere yderlag
DE102004022674A1 (de) * 2004-05-07 2005-11-24 H.C. Starck Gmbh Elektrolytkondensatoren mit polymerer Außenschicht
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US9914995B2 (en) * 2014-11-21 2018-03-13 Applied Materials, Inc. Alcohol assisted ALD film deposition
US9490145B2 (en) * 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US10900120B2 (en) * 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
TWI762194B (zh) * 2017-07-18 2022-04-21 美商應用材料股份有限公司 在金屬材料表面上沉積阻擋層的方法
TWI765080B (zh) 2017-08-13 2022-05-21 美商應用材料股份有限公司 藉由阻隔分子的交聯來增進選擇性沉積之方法
WO2019200234A1 (en) 2018-04-13 2019-10-17 Applied Materials, Inc. Methods of selective atomic layer deposition
JP7146690B2 (ja) * 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190148144A1 (en) * 2017-11-14 2019-05-16 Applied Materials, Inc. Enhanced selective deposition process
US20200102665A1 (en) * 2017-12-22 2020-04-02 Illumina, Inc. Passivating Fissures in Substrates

Also Published As

Publication number Publication date
CN114981472A (zh) 2022-08-30
WO2022093801A1 (en) 2022-05-05
US20220130664A1 (en) 2022-04-28
US11621161B2 (en) 2023-04-04
KR102641933B1 (ko) 2024-02-27

Similar Documents

Publication Publication Date Title
KR102434954B1 (ko) 금속 표면들 상에 블로킹 층들을 증착시키기 위한 방법들
US20170114465A1 (en) Methods Of Depositing Flowable Films Comprising SiO and SiN
KR102641933B1 (ko) 금속 표면 상의 패시베이션 막의 선택적 증착
CN110709534B (zh) TiAlN膜的铝含量控制
US11569088B2 (en) Area-selective atomic layer deposition of passivation layers
US20220084817A1 (en) Silicon oxide deposition method
KR102536289B1 (ko) 금속 표면 상의 헤테로사이클릭 패시베이션 막의 선택적 증착
CN113373429A (zh) 非晶碳膜的分子层沉积
KR20150125674A (ko) ＳｉＯＣ를 포함하는 막의 촉매적 원자층 증착
KR102652779B1 (ko) 패시베이션 막의 선택적 증착
JP2023546304A (ja) 抵抗スイッチングポリマー膜および製造方法
CN114698381B (zh) 在金属表面上选择性沉积杂环钝化膜
US11972940B2 (en) Area selective carbon-based film deposition
TW202142722A (zh) 非晶碳膜的分子層沉積
WO2024112550A1 (en) Area selective deposition through surface silylation
KR20030093557A (ko) 케미칼 프로파일이 개선된 반도체 장치의 절연막 및 그의형성방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant