KR20220053103A - 산화물 반도체 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법 개시한다. 본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판, 게이트 전극, 게이트 절연층, 산화물 반도체층 및 소스 및 드레인 전극을 포함하고, 게이트 절연층은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 형성되어 전기적 특성을 제어할 수 있다.

Description

산화물 반도체 박막 트랜지스터 및 그 제조 방법{OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고유전율(high-k)을 갖는 물질을 이용하여 누설 전류 및 트랩을 충분히 감소시켜 신뢰성이 확보될 수 있는 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 디스플레이 산업에서는 반도체 소자의 고집적화로 인하여 짧은 채널에서의 특성 향상을 개발하는 추세이다.
이를 위하여, 기존의 사용되는 실리콘 산화물 반도체층에 대한 게이트 절연층의 두께를 얇게 형성하고 있으나, 실리콘 산화물 반도체층의 두께가 얇아지면서 발생하는 직접 터널링에 의한 누설 전류 및 신뢰성에 대한 문제들이 야기되고 있다.
따라서, 실리콘 산화물 반도체층의 문제점을 해결하기 위하여 게이트 전극과 채널 사이의 누설 전류를 줄일 수 있는 고 유전율 게이트 절연층에 대한 연구가 활발하게 진행되고 있다.
고 유전율 게이트 절연층의 개발을 위하여 하프늄 산화물, 지르코늄 산화물, 알류미늄 산화물, 티타늄 산화물 그리고 이들의 혼합물 등의 고 유전율 물질들이 대표적이다.
그러나, 고 유전율을 갖는 물질로 이루어진 게이트 절연층은 게이트 절연층과 게이트 전극 및 기판 사이의 트랩, 혹은 게이트 절연층 내부에 트랩 현상으로 인하여 전자 이동도 및 문턱 전압에서의 불량이 발생하게 된다.
또한, 게이트 절연층 내부에 트랩 현상은 누설 전류와 신뢰성 문제를 야기함에 따라 산화물 반도체 트랜지스터의 신뢰성을 감소시킬 수 있다.
일본등록특허 제5999525호, "박막 트랜지스터 및 박막 트랜지스터의 제조방법" 한국공개특허 제10-2015-0054422호, "트랜지스터의 문턱전압조절을 위한 방법 및 게이트 구조물" 한국공개특허 제10-2020-0065791호, "저온 용액 공정 산화물 박막 트랜지스터 및 그 제조 방법" 한국공개특허 제10-2014-0083736호, "게이트절연층 형성 방법 및 그를 이용한 반도체장치 제조 방법"
본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질을 게이트 절연층으로 사용함으로써, 두께가 얇은 산화물 반도체 박막 트랜지스터의 직접 터널링에 의한 누설 전류 문제를 해결하는 것을 목적으로 한다.
본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합을 통하여 누설 전류 및 트랩을 충분히 감소시켜 신뢰성이 확보된 고유전율 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명은 저비용 용액공정 방식인 스프레이 코팅 방식을 사용하여 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질로 형성된 게이트 절연층을 포함하여 기존의 진공 시스템을 이용한 공정을 단순화시키는 것을 목적으로 한다.
본 발명은 La(라타늄) 물질이 Zr(지르코늄) 물질보다 산소 결합 에너지가 높은 물질이라는 특징을 이용하여 La(라타늄) 물질이 라타늄 지르코늄 산화물(LaZrOx)에서 소량이더라도 금속 산화물 네트워크를 향상시키고 유전체 특성을 개선할 수 있어 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판, 상기 기판 상에 형성되는 게이트 전극, 상기 게이트 전극 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 산화물 반도체층 및 상기 게이트 절연층 및 상기 산화물 반도체층 상에 형성되는 소스 및 드레인 전극을 포함하고, 상기 게이트 절연층은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 형성되어 전기적 특성을 제어할 수 있다.
상기 게이트 절연층은 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되어 형성될 수 있다.
상기 게이트 절연층은 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 상기 산화물 반도체 박막 트랜지스터의 포화 이동도(μSAT), 문턱 전압(VTH), 문턱 전압 이하 특성(SS), 온 오프 전류 비율(on/off current ratio) 및 계면 트랩 밀도(Dit) 중 적어도 하나의 전기적 특성을 제어할 수 있다.
상기 게이트 절연층의 표면 거칠기(surface roughness)는 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 0.19 ㎚ 내지 0.35 ㎚로 형성될 수 있다.
상기 게이트 절연층 및 상기 산화물 반도체층 중 적어도 하나는 용액 공정으로 형성될 수 있다.
상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 인듐 옥사이드(InO), 징크 옥사이드(ZnO), 인듐 갈륨 옥사이드(IGO), 인듐 알루미늄 옥사이드(IAO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 인듐 징크 틴 옥사이드(IZTO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 선택되는 적어도 어느 하나로 형성될 수 있다.
본 발명의 일실시예에 따르면 디스플레이 장치는 기판, 상기 기판 상에 형성된 산화물 반도체 박막 트랜지스터 및 상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자를 포함할 수 있다. 상기 디스플레이 소자는 유기 발광 소자 및 무기 발광 소자 중 적어도 하나의 발광 소자일 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터의 제조 방법은 상기 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계 및 상기 게이트 절연층 및 상기 산화물 반도체층 상에 형성되는 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 상기 게이트 절연층을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되되록 상기 게이트 절연층을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는 상기 게이트 절연층의 두께를 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 0.19 ㎚ 내지 0.35 ㎚로 형성하는 단계를 포함할 수 있다.
본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질을 게이트 절연층으로 사용함으로써, 두께가 얇은 산화물 반도체 박막 트랜지스터의 직접 터널링에 의한 누설 전류 문제를 해결할 수 있다.
본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합을 통하여 누설 전류 및 트랩을 충분히 감소시켜 신뢰성이 확보된 고유전율 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
본 발명은 저비용 용액공정 방식인 스프레이 코팅 방식을 사용하여 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질로 형성된 게이트 절연층을 포함하여 기존의 진공 시스템을 이용한 공정을 단순화시킬 수 있다.
본 발명은 La(라타늄) 물질이 Zr(지르코늄) 물질보다 산소 결합 에너지가 높은 물질이라는 특징을 이용하여 La(라타늄) 물질이 라타늄 지르코늄 산화물(LaZrOx)에서 소량이더라도 금속 산화물 네트워크를 향상시키고 유전체 특성을 개선할 수 있어 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름을 설명하기 위한 단면도를 도시한다.
도 2는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 광학 이미지를 설명한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 게이트 절연층의 전자 현미경 이미지를 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 X-선 광전자 분광회절 스펙트라(XPS spectra) 및 디콘볼루션 스펙트라(deconvolution spectra)를 설명한다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성(transfer characteristics)를 설명한다.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 출력 특성(output characteristics)를 설명한다.
도 7a 내지 도 7d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 자기 이력 특성(hysteresis characteristics)를 설명한다.
도 8a 내지 도 8c는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성 변화를 설명한다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 게이트 바이어스 스트레스와 그에 따른 전이 특성을 설명한다.
도 10a 및 도 10b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성(electrical characteristics)를 설명한다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다.
실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미할 수 있다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미할 수 있다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법과 관련된 흐름을 설명하기 위한 단면도를 도시한다.
이하에서는 도 1a 내지 도 1d를 참조하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법에 대해 상세하게 설명한다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터는 기판(101), 게이트 전극(102), 게이트 절연층(103), 산화물 반도체층(104) 및 소스 및 드레인 전극(105, 106)을 포함하여 형성될 수 있다.
일례로, 게이트 절연층(103)은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 형성되어 전기적 특성을 제어할 수 있다.
구체적으로, 게이트 절연층(103)은 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되어 형성될 수 있는데, 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유량에 따라 산화물 반도체 박막 트랜지스터의 전기적 특성이 제어될 수 있다.
일례로, 게이트 절연층(103)은 산화물 반도체 박막 트랜지스터(100)의 포화 이동도(μSAT)를 5.46 cm2/Vs 내지 11.58 cm2/Vs로 제어할 수 있다.
본 발명의 일실시예에 따르면 게이트 절연층(103)은 산화물 반도체 박막 트랜지스터(100)의 문턱 전압(VTH)을 0.48 V 내지 1.42 V로 제어할 수 있다.
일례로, 게이트 절연층(103)은 상기 산화물 반도체 박막 트랜지스터의 문턱 전압 이하 특성(SS)을 237 mV/dec 내지 367 mV/dec로 제어할 수 있다.
본 발명의 일실시예에 따르면 게이트 절연층(103)은 산화물 반도체 박막 트랜지스터(100)의 선형 영역을 보장하기 위한 헤드룸 전압(VH)을 0 V 내지 0.55 V로 제어할 수 있다.
일례로, 게이트 절연층(103)은 산화물 반도체 박막 트랜지스터의 온 오프 전류 비율(on/off current ratio)을 4.50Х105 내지 1.16Х108 로 제어할 수 있다.
본 발명의 일실시예에 따르면 게이트 절연층(103) 산화물 반도체 박막 트랜지스터(100)의 계면 트랩 밀도(Dit)을 9.2Х1012 내지 1.5Х1013 로 제어할 수 있다.
따라서, 본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질을 게이트 절연층으로 사용함으로써, 두께가 얇은 산화물 반도체 박막 트랜지스터의 직접 터널링에 의한 누설 전류 문제를 해결할 수 있다.
또한, 본 발명은 La(라타늄) 물질이 Zr(지르코늄) 물질보다 산소 결합 에너지가 높은 물질이라는 특징을 이용하여 La(라타늄) 물질이 라타늄 지르코늄 산화물(LaZrOx)에서 소량이더라도 금속 산화물 네트워크를 향상시키고 유전체 특성을 개선할 수 있어 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1a를 참고 하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 기판(101) 상에 제1 게이트 전극(102)를 형성할 수 있다.
기판(101)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 가요성(flexibility)을 갖는 플렉서블 기판일 수 있다.
플렉서블 기판은 특정 방향으로 벤딩(bending) 또는 폴딩(folding)될 수 있다. 예를 들어, 플렉서블 기판은 가로 방향, 세로 방향 또는 사선 방향으로 폴딩될 수 있다.
기판(101)은 유리, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
기판(101)으로 플렉서블 기판이 사용되는 경우, 예를 들어, 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET)으로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.
일 실시예에 따라, 산화물 반도체 박막 트랜지스터가 구비되는 디스플레이 장치가 투명 플렉서블 디스플레이 장치로 구현되는 경우, 기판(101)은 투명한 플렉서블의 물질로 이루어질 수 있다.
기판(101)은 적어도 하나 이상의 박막 트랜지스터 영역을 포함할 수 있다. 박막 트랜지스터(TFT)는 박막 트랜지스터 영역에 배치될 수 있고, 박막 트랜지스터 영역은 기판(101)에서 매트릭스 형태로 배치될 수 있다.
게이트 전극(102)은 금속 물질로 형성될 수 있으며, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. 또한, 제1 게이트 전극(102)은 상술한 물질을 포함하는 단일층 또는 복층 구조로 형성될 수 있다.
게이트 전극(102)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
예를 들어, 게이트 전극(102)은 40 nm 두께의 몰리브덴 (Mo) 층을 스퍼터링에 의해 증착하고 패턴화하여 형성될 수 있다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 전극(102) 상에 게이트 절연층(103)을 형성한다.
일례로, 게이트 절연층(103)은 게이트 전극(102)과 산화물 반도체층(104)을 절연시킬 수 있다. 즉, 게이트 전극(102)과 산화물 반도체층(104)은 게이트 절연층(103)에 의하여 절연될 수 있다.
본 발명의 일실시예에 따르면 게이트 절연층(103)은 도 1b에 도시된 바와 같이, 게이트 전극(102)을 포함하는 기판(101)의 전면을 덮도록 형성될 수 있다.
일례로, 게이트 절연층(103)은 스프레이 코팅 방식과 같은 용액 공정 방식을 이용하여 형성될 수 있다.
바람직하게 게이트 절연층(103)은 게이트 절연층을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 스핀 코팅은 기판(101) 상에 게이트 절연층(103)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판(101)을 고속으로 회전시켜서 게이트 절연층(103)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
따라서, 본 발명은 저비용 용액공정 방식인 스프레이 코팅 방식을 사용하여 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질로 형성된 게이트 절연층을 포함하여 기존의 진공 시스템을 이용한 공정을 단순화시킬 수 있다.
본 발명의 일실시예에 따르면 게이트 절연층(103)은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 형성되어 산화물 반도체 박막 트랜지스터(100)의 전기적 특성을 제어할 수 있다.
일례로, 게이트 절연층(103)은 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되어 형성될 수 있다.
예를 들어, 게이트 절연층(103)은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택된 적어도 하나의 전구체 용액을 3500 rpm으로 30초 동안 스핀 코팅하고, 핫 플레이트에서 250 ℃로 약 5분 동안 경화 시킨 후, 100 ℃에서 5분동안 대기 중에 자외선 경화 과정을 통해 형성될 수 있다.
본 발명은 La(라타늄) 물질이 Zr(지르코늄) 물질보다 산소 결합 에너지가 높은 물질이라는 특징을 이용하여 La(라타늄) 물질이 라타늄 지르코늄 산화물(LaZrOx)에서 소량이더라도 금속 산화물 네트워크를 향상시키고 유전체 특성을 개선할 수 있어 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1c를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 게이트 절연층(103) 상에 산화물 반도체층(104)을 형성한다.
일례로, 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 산화물 반도체층(104)를 형성하기 위한 막을 게이트 절연층(103) 상에서 전면을 덮도록 형성한 후, 산화물 반도체막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 하여 산화물 반도체막을 박막 트랜지스터 영역에서 게이트 전극(102)와 대응되도록 패터닝 함으로써 산화물 반도체층(104)을 형성할 수 있다.
즉, 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층을 게이트 절연층 상에서 게이트 전극과 대응되도록 형성할 수 있다.
일례로, 산화물 반도체층(104)은 스프레이 코팅 방식과 같은 용액 공정 방식을 이용하여 형성될 수 있다.
바람직하게 산화물 반도체층(104)은 산화물 반도체층(104)을 형성하기 위한 용액을 이용한 스핀 코팅에 의해 형성될 수 있고, 게이트 절연층(103) 상에 산화물 반도체층(104)을 형성하기 위한 용액을 일정량 떨어뜨리고 기판(101)을 고속으로 회전시켜서 산화물 반도체층(104)을 형성하기 위한 용액에 가해지는 원심력으로 코팅하는 방법으로, 스핀 코팅을 이용하면 증착 공정에 비하여 생산 비용을 절감시킬 수 있고, 공정 기술의 단순화를 통하여 공정 비용 및 공정 시간을 감소시킬 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체층(104)은 인듐 갈륨 징크 옥사이드(IGZO), 인듐 옥사이드(InO), 징크 옥사이드(ZnO), 인듐 갈륨 옥사이드(IGO), 인듐 알루미늄 옥사이드(IAO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 인듐 징크 틴 옥사이드(IZTO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 선택되는 적어도 어느 하나로 형성될 수 있다.
예를 들어, 산화물 반도체층(104)은 징크 옥사이드(ZnO) 전구체 용액을 350 ℃ 기판 온도에서 대기 중에서 분무 열분해 공정을 통해 침착시키고, 25 nm 두께의 ZnO 층을 얻기 위해 분무 공정을 몇 사이클 동안 연속적으로 반복 하여 형성될 수 있다.
본 발명은 저비용 용액공정 방식인 스프레이 코팅 방식을 사용하여 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합 물질로 형성된 게이트 절연층을 포함하여 기존의 진공 시스템을 이용한 공정을 단순화시킬 수 있다.
도 1d를 참고하면 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 제조 방법은 산화물 반도체층(104) 상에 소스 전극(105)과 드레인 전극(106)을 서로 이격되도록 형성할 수 있다.
본 발명의 일실시예에 따르면 산화물 반도체 박막 트랜지스터의 제조 방법은 소스 전극(105) 및 드레인 전극(106)이 산화물 반도체층(104) 아래 형성된 게이트 절연층(103) 상에서 서로 이격되도록 형성되되, 각각 산화물 반도체층(104)과 전기적으로 연결되도록 형성될 수 있다.
따라서, 본 발명은 소스 및 드레인 전극의 면적을 줄임으로써, 게이트 전극과 소스 전극 또는 드레인 전극 사이에 발생하는 기생캐패시턴스를 감소시켜 고성능의 전기적 특성을 가지는 디스플레이 장치의 화소 소자로 사용되는 산화물 반도체 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
예를 들어, 소스 및 드레인 전극(105, 106)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.
본 발명의 일실시예에 따르면 소스 및 드레인 전극(105, 106)은 게이트 절연층(103)과 산화물 반도체층(104) 각각 활성 아이랜드 및 비아홀을 형성하도록 패턴화하고, 40 ㎚ 두께의 몰리브덴(Mo) 층을 스퍼터링하여 패턴화함에 따라 형성될 수 있다.
도 2는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 광학 이미지를 설명한다.
도 2를 참고하면, 산화물 반도체 박막 트랜지스터(200)는 게이트 전극(201) 산화물 반도체층(202) 사이에 게이트 절연층(203)이 위치하고, 게이트 절연층은 게이트 전극(201)과 산화물 반도체층(202)을 절연한다.
또한, 소스 및 드레인 전극(204)은 게이트 전극(201), 산화물 반도체층(202) 및 게이트 절연층(203)의 양 옆에 위치한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 게이트 절연층의 전자 현미경 이미지를 설명한다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서 게이트 절연층을 형성하는 물질에서 라타늄(La)의 함유량의 변화에 따른 표면 거칠기(surface roughness) 변화를 예시한다.
도 3a는 지르코늄 산화물(ZrOx)로 형성된 게이트 절연층(300)을 예시하고, 도 3b는 라타늄(La)이 2.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)으로 형성된 게이트 절연층(310)을 예시하며, 도 3c는 라타늄(La)이 5% 포함된 라타늄 지르코늄 산화물(LaZrOx)으로 형성된 게이트 절연층(320)을 예시하고, 도 3d는 라타늄(La)이 7.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)으로 형성된 게이트 절연층(330)을 예시한다.
본 발명의 일실시예에 따르면 게이트 절연층(300)의 표면 거칠기는 0.35 ㎚를 나타낼 수 있고, 게이트 절연층(310)의 표면 거칠기는 0.23 ㎚를 나타낼 수 있으며, 게이트 절연층(320)의 표면 거칠기는 0.20 ㎚를 나타낼 수 있고, 게이트 절연층(330)의 표면 거칠기는 0.19 ㎚를 나타낼 수 있다.
즉, 게이트 절연층의 표면 거칠기(surface roughness)는 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 0.19 ㎚ 내지 0.35 ㎚로 형성될 수 있다.
라타늄은 지르코늄에 비해 이온 반경이 크지만 라타늄의 함유율이 증가함에 따라 표면 거칠기는 감소하므로, 라타늄의 합금량에 따라 게이트 절연층의 균일성이 향상될 수 있다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 X-선 광전자 분광회절 스펙트라(XPS spectra) 및 디콘볼루션 스펙트라(deconvolution spectra)를 설명한다.
도 4a의 그래프(400)는 Zr 3d의 X-선 광전자 분광회절 스펙트라와 지르코늄 산화물(ZrOx) 기반 게이트 절연층 및 라타늄 지르코늄 산화물(LaZrOx) 기반 게이트 절연층의 X-선 광전자 분광회절 스펙트라를 비교한다.
도 4a의 그래프(400)는 가진 Zr 3d 피크의 XPS 스펙트럼이 2.4 eV까지로 분리되어 ZrOx 및 LZ-에서 Zr4+와 O2- 사이의 이온 결합 형성을 확인하는 것을 보여준다.
도 4b의 그래프(410)는 La 3d의 X-선 광전자 분광회절 스펙트라와 라타늄 지르코늄 산화물(LaZrOx)의 X-선 광전자 분광회절 스펙트라를 비교한다.
도 4b의 그래프(410)는 라타늄 지르코늄 산화물(LaZrOx) 기반 게이트 절연층에서 La 3d5/2의 다중 분할의 등급(magnitude)은 4.3 eV까지로 나타낸다.
도 4c의 그래프(420)와 도 4d의 그래프(430)는 지르코늄 산화물(ZrOx) 기반 게이트 절연층 및 라타늄 지르코늄 산화물(LaZrOx) 기반 게이트 절연층의 O1s 피크(peak)을 각각 나타낸다.
지르코늄 산화물(ZrOx) 기반 게이트 절연층의 O1s 피크는 각각 529.0 eV, 530.5 eV 및 531.6 eV를 중심으로 금속 산소(M-O), VO 및 OH- 불순물 피크로 분리된다.
유사하게, 라타늄 지르코늄 산화물(LaZrOx) 기반 게이트 절연층의 분해되지 않은 O1s 피크(peak)는 각각 529.7 eV, 531.2 eV 및 532.1 eV에 중심을 둔다. 또한, M-O, VO 및 OH-의 원자 백분율은 상대 면적 비율을 기준으로 계산될 수 있다.
지르코늄 산화물(ZrOx)에 5%의 라타늄(La)을 첨가하면, M-O 결합 농도는 63.33%에서 74.71%로 증가하는 반면, VO 결합 농도는 각각 22.92%에서 15.52%로 감소될 수 있고, 및 OH- 결합 농도는 13.75%에서 9.77%로 감소될 수 있다.
M-O 결합 농도가 증가하고, VO 및 OH- 결합 농도가 감소하는 이유는 라타늄 지르코늄 산화물(LaZrOx) 기반 게이트 절연층에서 증가 된 몰리브덴(MO) 결합 상태가 지르코늄(Zr)의 산소 결합 해리 에너지와 비교하여 라타늄(La)의 산소 결합 해리 에너지가 높기 때문이다.
따라서, 본 발명은 La(라타늄) 물질이 Zr(지르코늄) 물질보다 산소 결합 에너지가 높은 물질이라는 특징을 이용하여 La(라타늄) 물질이 라타늄 지르코늄 산화물(LaZrOx)에서 소량이더라도 금속 산화물 네트워크를 향상시키고 유전체 특성을 개선할 수 있어 산화물 반도체 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전이 특성(transfer characteristics)를 설명한다.
도 5a의 그래프(500)는 지르코늄 산화물(ZrOx)의 전이 특성을 예시하고, 도 5b의 그래프(510)는 라타늄(La)이 2.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하며, 도 5c의 그래프(520)는 라타늄(La)이 5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하고, 도 5d의 그래프(530)는 라타늄(La)이 7.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시한다.
도 5a 내지 도 5d를 참고하면, 그래프들(500, 510, 520, 530)은 게이트 전압과 드레인 전류에 따른 전이 특성 곡선을 나타낼 수 있다.
예를 들어, 전이특성 곡선은 트랜지스터에서 입력과 출력의 관계를 나타내는 그래프로서, 전이 커브(transfer curve)로도 지칭될 수 있다.
도 6a 내지 도 6d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 출력 특성(output characteristics)를 설명한다.
도 6a의 그래프(600)는 지르코늄 산화물(ZrOx)의 전이 특성을 예시하고, 도 6b의 그래프(610)는 라타늄(La)이 2.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하며, 도 6c의 그래프(620)는 라타늄(La)이 5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하고, 도 6d의 그래프(630)는 라타늄(La)이 7.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시한다.
도 6a 내지 도 6d를 참고하면, 그래프들(600, 610, 620, 630)은 게이트 전압과 드레인 전류에 따른 출력 특성 곡선을 나타낼 수 있다.
예를 들어, 출력 특성 곡선은 트랜지스터에서 입력과 출력의 관계를 나타내는 그래프로서, 출력 특성 커브(output curve)로도 지칭될 수 있다.
도 7a 내지 도 7d는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 자기 이력 특성(hysteresis characteristics)를 설명한다.
도 7a의 그래프(700)는 지르코늄 산화물(ZrOx)의 전이 특성을 예시하고, 도 7b의 그래프(710)는 라타늄(La)이 2.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하며, 도 7c의 그래프(720)는 라타늄(La)이 5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시하고, 도 7d의 그래프(730)는 라타늄(La)이 7.5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 예시한다.
도 7a 내지 도 7d를 참고하면, 그래프들(700, 710, 720, 730)은 게이트 전압과 드레인 전류에 따른 자기 이력 특성 곡선을 나타낼 수 있다.
예를 들어, 자기 이력 특성 곡선은 트랜지스터에서 입력과 출력의 관계를 나타내는 그래프로서, 자기 이력 커브(hysteresis curve)로도 지칭될 수 있다.
도 8a 내지 도 8c는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성 변화를 설명한다.
도 8a는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서 게이트 절연층의 형성 물질 변화에 따른 포화이동도 및 문턱 전압 변화의 평균 편차(mean deviation)를 예시한다.
도 8a의 그래프(800)를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서의 게이트 절연층을 형성하는 라타늄 지르코늄 산화물(LaZrOx)의 라타늄(La) 함유량이 증가할수록 포화이동도 및 문턱 전압 변화의 평균 편차(mean deviation)가 증가될 수 있다.
도 8b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서 게이트 절연층의 형성 물질 변화에 따른 산화물 반도체 박막 트랜지스터의 문턱 전압 이하 특성(SS) 변화를 예시한다.
도 8b의 그래프(810)를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서의 게이트 절연층을 형성하는 라타늄 지르코늄 산화물(LaZrOx)의 라타늄(La) 함유량이 증가할수록 산화물 반도체 박막 트랜지스터의 문턱 전압 이하 특성(SS)가 감소될 수 있다.
도 8c는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서 문턱 전압 변화 대 응축 시간을 예시한다.
도 8c의 그래프(820)를 참고하면, 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서의 게이트 절연층이 지르코늄 산화물(ZrOx)로 형성된 경우와 게이트 절연층이 라타늄 지르코늄 산화물(LaZrOx)로 형성된 경우에 대하여 응축 시간(stress time)의 변화에 따른 문턱 전압 변화를 나타낸다.
본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터에서의 게이트 절연층이 지르코늄 산화물(ZrOx)로 형성된 경우보다 게이트 절연층이 라타늄 지르코늄 산화물(LaZrOx)로 형성된 경우가 응축 시간 변화에 따른 문턱 전압 변화 폭이 작을 수 있다.
즉, 본 발명의 일실시예에 따르면 응축 시간이 3000(s) 내지 4000(s)일 시, 지르코늄 산화물(ZrOx) 기반 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터는 문턱 전압이 약 0.7V이고, 라타늄 지르코늄 산화물(LaZrOx)에 기반한 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터는 문턱 전압이 약 0.2V이다.
예를 들어, 라타늄 지르코늄 산화물(LaZrOx)에 기반한 게이트 절연층은 라타늄(La)이 5% 포함된 라타늄 지르코늄 산화물(LaZrOx)을 이용하여 형성될 수 있다.
따라서, 라타늄 지르코늄 산화물(LaZrOx)에 기반한 게이트 절연층과 산화물 반도체층 사이 인터페이스에서 부드러운 인터페이스와 낮은 결함 밀도로 인해 매우 안정적이고 균일한 산화물 반도체 박막 트랜지스터가 제공될 수 있다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 게이트 바이어스 스트레스와 그에 따른 전이 특성을 설명한다.
도 9a는 본 발명의 일실시예에 따른 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터의 전이 특성을 예시하고, 도 9b는 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터의 전이 특성을 예시한다.
도 9a의 그래프(900)와 도 9b의 그래프(910)에서 게이트 전압(VGS)은 5V이고, 드레인 전압(VDS)은 0.1V로 동일하다.
도 9a의 그래프(900)와 도 9b의 그래프(910)를 대비하면, 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터와 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터는 PBS(positive bias stress) 중 3600초 동안 전달 특성이 진화(evolution)한다.
도 9a의 그래프(900)와 도 9b의 그래프(910)를 대비하면, 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터와 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터는 각각 문턱 전압이 0.70V, 0.20V일 수 있다.
도 5a 내지 도 9b의 그래프에 기반하여 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터는 아래 표 1과 같이 게이트 절연층 형성 물질 변화에 따라 산화물 반도체 박막 트랜지스터의 전기적 특성 변화를 제어할 수 있다.
[표 1]
Figure pat00001
따라서, 본 발명의 일실시예에 따른 게이트 절연층은 산화물 반도체 박막 트랜지스터의 포화 이동도(μSAT)를 5.46 cm2/Vs 내지 11.58 cm2/Vs로 제어할 수 있다.
또한, 게이트 절연층은 산화물 반도체 박막 트랜지스터의 문턱 전압(VTH)을 0.48 V 내지 1.42 V로 제어할 수 있다.
또한, 게이트 절연층은 산화물 반도체 박막 트랜지스터의 문턱 전압 이하 특성(SS)을 237 mV/dec 내지 367 mV/dec로 제어할 수 있다.
또한, 게이트 절연층은 산화물 반도체 박막 트랜지스터의 선형 영역을 보장하기 위한 헤드룸 전압(VH)을 0 V 내지 0.55 V로 제어할 수 있다.
또한, 게이트 절연층은 산화물 반도체 박막 트랜지스터의 온 오프 전류 비율(ION/IOFF)을 4.50Х105 내지 1.16Х108 로 제어할 수 있다.
또한, 게이트 절연층은 산화물 반도체 박막 트랜지스터의 계면 트랩 밀도(Dit)을 9.2Х1012 내지 1.5Х1013 로 제어할 수 있다.
따라서, 본 발명은 고유전율을 가지는 La(라타늄) 물질과 Zr(지르코늄) 물질의 혼합을 통하여 누설 전류 및 트랩을 충분히 감소시켜 신뢰성이 확보된 고유전율 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터를 제공할 수 있다.
도 10a 및 도 10b는 본 발명의 일실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성(electrical characteristics)를 설명한다.
도 10a 및 도 10b는 실온(room temperature)에서 게이트 절연층의 형성 물질을 다르게 하여 측정된 전기적 특성을 예시한다.
도 10a의 그래프(1000)와 도 10b의 그래프(1000)를 참고하면, 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터와 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터의 전송 및 출력 곡선을 나타낸다.
도 10a의 그래프(1000)와 도 10b의 그래프(1000)에 따르면, 전기적 특성 측면에서 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터가 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터보다 개선된 전기적 특성을 나타낸다.
또한, 라타늄 지르코늄 산화물(LaZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터가 지르코늄 산화물(ZrOx)에 기반하여 생성된 게이트 절연층을 포함하는 산화물 반도체 박막 트랜지스터보다 게이트 누선 전류에서도 개선된 전기적 특성을 나타낸다.
지금까지 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 대해 설명하였으나, 이를 이용한 디스플레이 장치 및 이의 제조 방법 역시 본 발명의 범위에 속할 수 있다.
구체적으로, 본 발명의 실시예들에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용될 수 있다.
일례로, 디스플레이 소자는 유기 발광 소자 및 무기 발광 소자(Micro LED) 중 적어도 하나의 발광 소자 일 수 있다.
보다 구체적으로, 상술한 방법을 이용하여 산화물 반도체 박막 트랜지스터를 제조한 후, 소스 및 드레인 전극 중 어느 하나에 전기적으로 연결되는 화소 전극을 형성하는 단계를 거쳐, 디스플레이 장치를 제조할 수 있다.
예를 들어, 도 1a 내지 도 1d에 도시된 바와 같이, 본 발명의 일실시예에 따른 디스플레이 장치의 제조 방법은 소스 및 드레인 전극 덮는 패시베이션층을 형성하고, 덮는 패시베이션층의 관통홀을 통해 드레인 전극에 연결되는 화소 전극을 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 디스플레이 장치의 제조 방법은 화소 전극 상에 발광층을 포함하는 중간층(미도시)을 형성하고, 그 위에 대향전극을 형성함으로써, 유기 발광 디스플레이 장치를 제조할 수 있다.
따라서, 본 발명은 고성능 전기적 특성을 가지는 산화물 반도체 박막 트랜지스터를 액정 디스플레이 장치(LCD) 또는 유기 발광 디스플레이 장치(AMOLED) 등의 플렉서블 디스플레이 장치의 화소 소자로 사용할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
그러한 소프트웨어는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는, 적어도 하나의 프로그램(소프트웨어 모듈), 전자 장치에서 적어도 하나의 프로세서에 의해 실행될 때 전자 장치가 본 발명의 방법을 실시하게 하는 명령어들(instructions)을 포함하는 적어도 하나의 프로그램을 저장할 수 있다.
이러한 소프트웨어는, 휘발성(volatile) 또는 (ROM: Read Only Memory)과 같은 불휘발성(non-volatile) 저장장치의 형태로, 또는 램(RAM: random access memory), 메모리 칩(memory chips), 장치 또는 집적 회로(integrated circuits)와 같은 메모리의 형태로, 또는 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs), 자기 디스크(magnetic disk) 또는 자기 테이프(magnetic tape) 등과 같은 광학 또는 자기적 판독 가능 매체에, 저장될 수 있다.
저장 장치 및 저장 미디어는, 실행될 때 일실시예들을 구현하는 명령어들을 포함하는 프로그램 또는 프로그램들을 저장하기에 적절한 기계-판독 가능 저장 수단의 실시예들이다.
상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 다양한 실시예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
100: 산화물 반도체 박막 트랜지스터
101: 기판 102: 게이트 전극
103: 게이트 절연층 104: 산화물 반도체층
105: 소스 전극 106: 드레인 전극

Claims (11)

  1. 기판;
    상기 기판 상에 형성되는 게이트 전극;
    상기 게이트 전극 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 형성되는 산화물 반도체층; 및
    상기 게이트 절연층 및 상기 산화물 반도체층 상에 형성되는 소스 및 드레인 전극을 포함하고,
    상기 게이트 절연층은 지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 형성되어 전기적 특성을 제어하는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 절연층은 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되어 형성되는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 게이트 절연층은 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 상기 산화물 반도체 박막 트랜지스터의 포화 이동도(μSAT), 문턱 전압(VTH), 문턱 전압 이하 특성(SS), 온 오프 전류 비율(on/off current ratio) 및 계면 트랩 밀도(Dit) 중 적어도 하나의 전기적 특성을 제어하는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  4. 제2항에 있어서,
    상기 게이트 절연층의 표면 거칠기(surface roughness)는 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 0.19 ㎚ 내지 0.35 ㎚로 형성되는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 절연층 및 상기 산화물 반도체층 중 적어도 하나는 용액 공정으로 형성되는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 인듐 옥사이드(InO), 징크 옥사이드(ZnO), 인듐 갈륨 옥사이드(IGO), 인듐 알루미늄 옥사이드(IAO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 인듐 징크 틴 옥사이드(IZTO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 선택되는 적어도 어느 하나로 형성되는 것을 특징으로 하는
    산화물 반도체 박막 트랜지스터.
  7. 기판;
    상기 기판 상에 형성된 제1항 내지 제6항 중 어느 한 항에 따른 산화물 반도체 박막 트랜지스터; 및
    상기 산화물 반도체 박막 트랜지스터와 전기적으로 연결된 디스플레이 소자를 포함하는 것을 특징으로 하는
    디스플레이 장치.
  8. 제7항에 있어서,
    상기 디스플레이 소자는 유기 발광 소자 및 무기 발광 소자 중 적어도 하나의 발광 소자인 것을 특징으로 하는
    디스플레이 장치.
  9. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 산화물 반도체층을 형성하는 단계; 및
    상기 게이트 절연층 및 상기 산화물 반도체층 상에 형성되는 소스 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는
    지르코늄 산화물(ZrOx) 및 라타늄 지르코늄 산화물(LaZrOx) 중 선택되는 적어도 하나로 상기 게이트 절연층을 형성하는 단계를 포함하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는
    상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)이 2.5% 내지 7.5%로 포함되되록 상기 게이트 절연층을 형성하는 단계를 포함하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
  11. 제9항에 있어서,
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계는
    상기 게이트 절연층의 표면 거칠기(surface roughness)를 상기 라타늄 지르코늄 산화물(LaZrOx)에서 라타늄(La)의 함유율에 따라 0.19 ㎚ 내지 0.35 ㎚로 형성하는 단계를 포함하는
    산화물 반도체 박막 트랜지스터의 제조 방법.
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