KR20220046529A - 표시 장치 - Google Patents

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Abstract

본 기재의 표시 장치는, 기판; 상기 기판 위에 형성되며, 제1 방향으로 연장되는 제1 배선 및 제2 배선; 상기 제1 배선과 상기 제2 배선의 사이에 위치하며, 상기 제1 방향으로 연장되는 제3 배선; 데이터 전압을 각각 전달하며, 상기 제1 방향으로 배열되며, 상기 제1 방향과 교차하며, 제2 방향으로 연장되는 제1 데이터선 및 제2 데이터선; 상기 제1 데이터선과 상기 제2 데이터선의 사이에 위치하며, 상기 제2 방향으로 연장되는 구동 전압선; 상기 제1 배선과 상기 제1 데이터선에 연결되어 있는 제2 트랜지스터; 및 상기 제2 트랜지스터와 연결되어 있는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트 전극은 상기 제3 배선의 일 부분과 중첩하고, 상기 제1 데이터선과 상기 구동 전압선의 사이에서 상기 제3 배선과 상기 제2 배선은 제1 간격을 가지며 떨어져 있고, 상기 구동 전압선과 상기 제2 데이터선의 사이에서 상기 제3 배선과 상기 제2 배선은 상기 제1 간격과 다른 제2 간격을 가지며 떨어져 위치할 수 있다.

Description

표시 장치 {DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로는, 단락의 발생을 방지할 수 있는 표시 장치에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치와 같은 다양한 표시 장치들은 박막 트랜지스터(Thin Film Transistor, TFT)에 의해 표시 작동이 제어될 수 있다. 기판 위에 표시 장치를 구동하는 트랜지스터 및 커패시터를 포함하는 표시 장치가 형성되고, 그 위에는 화상을 표시할 수 있는 복수의 화소를 포함하는 유기 발광 표시 패널, 액정 표시 패널과 같은 표시 패널이 연결되어 표시 장치가 형성될 수 있다.
최근 등장하는 표시 장치들은 고해상도를 구현하기 위하여, 표시 장치에 형성되는 각각의 단위 화소의 크기를 감소시키거나, 하나의 화소에 복수의 트랜지스터를 포함하여 보다 세밀하게 화상을 표시할 수 있는 구조의 표시 장치도 등장하게 되었다.
이와 같이 표시 장치를 형성하는 표시 장치 내 화소들의 배치 밀도가 높아짐에 따라, 이웃한 트랜지스터와의 거리가 가까워지게 됨으로 인해, 트랜지스터에 형성되는 배선들 사이의 단락이 증가되어 제품의 불량 발생률이 높아지고 있다.
본 발명은 인접한 배선들 사이의 단락 발생을 방지할 수 있는 표시 장치를 제공하고자 한다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 이 위에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 위에 형성되며, 서로 이격 배치되는 제1 반도체층 및 제2 반도체층을 포함하는 반도체층, 반도체층 위에 형성되는 제1 게이트 절연막, 제1 게이트 절연막 위에 형성되며, 제1 반도체층과 중첩하는 제1 게이트 배선, 제1 게이트 배선 위에 형성되는 제2 게이트 절연막, 제2 게이트 절연막 위에 형성되며, 제2 반도체층과 중첩하는 제2 게이트 배선, 제2 게이트 배선을 덮는 제3 게이트 절연막, 제3 게이트 절연막 위에 형성되며, 제1 게이트 배선 및 제2 게이트 배선과 교차하는 구동 전압선 및 제3 게이트 절연막 위에 형성되며, 제1 게이트 배선 및 제2 게이트 배선과 교차하는 데이터선을 포함하며, 제3 게이트 절연막의 일부에는 단락 방지 영역이 형성되고, 단락 방지 영역은, 제1 게이트 배선 및 제2 게이트 배선, 구동 전압선 및 데이터선에 의해 경계가 형성되며, 단락 방지 영역 내에서의 제1 게이트 배선 및 제2 게이트 배선 사이의 간격이, 단락 방지 영역 밖에서의 제1 게이트 배선 및 제2 게이트 배선 사이의 간격보다 더 크다.
이때, 단락 방지 영역 내에서의 제1 게이트 배선 및 제2 게이트 배선 사이의 간격은, 단락 방지 영역 내에서의 제1 게이트 배선과 제2 게이트 배선 사이의 평균값이거나, 최대값일 수 있다.
한편, 본 실시예의 표시 장치는 제2 게이트 절연막 위에 형성되는 커패시터의 하부 전극 및 제3 게이트 절연막 위에 형성되는 커패시터의 상부 전극을 더 포함할 수 있다.
또한, 본 실시예의 표시 장치는 기판과 반도체층 사이에 형성되는 버퍼층을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판, 기판 위에 형성되며, 서로 이격 배치되는 제1 반도체층 및 제2 반도체층을 포함하는 반도체층, 반도체층 위에 형성되는 제1 게이트 절연막, 제1 게이트 절연막 위에 형성되며, 제1 반도체층과 중첩하는 제1 게이트 배선, 제1 게이트 배선 위에 형성되는 제2 게이트 절연막, 제2 게이트 절연막 위에 형성되며, 제2 반도체층과 중첩하는 제2 게이트 배선, 제2 게이트 배선을 덮는 제3 게이트 절연막, 제3 게이트 절연막 위에 형성되며, 제1 게이트 배선 및 제2 게이트 배선과 교차하는 구동 전압선 및 제3 게이트 절연막 위에 형성되며, 제1 게이트 배선 및 제2 게이트 배선과 교차하는 데이터선을 포함하며, 제3 게이트 절연막의 일부에는 단락 방지 영역이 형성되고, 단락 방지 영역은, 제1 게이트 배선 및 제2 게이트 배선, 구동 전압선 및 데이터선에 의해 경계가 형성되며, 단락 방지 영역 내에는 제1 게이트 배선 및 제2 게이트 배선 중 어느 하나로부터 다른 하나를 향해 돌출되어, 제3 게이트 절연막에 단차를 형성하는 단차부가 배치된다.
단차부는 제1 게이트 배선으로부터 제2 게이트 배선을 향해 돌출되어 제2 게이트 배선 아래에 배치되며, 제2 게이트 배선 및 제3 게이트 절연막에 단차를 형성하거나, 제2 게이트 배선으로부터 제1 게이트 배선을 향해 돌출되어 제1 게이트 배선 위에 배치되며, 제2 게이트 배선 및 제3 게이트 절연막에 단차를 형성할 수 있다.
한편, 단차부는 제1 게이트 배선 및 제2 게이트 배선 중 하나 이상과 동일한 물질로 이루어질 수 있다.
한편, 본 실시예의 표시 장치는 제2 게이트 절연막 위에 형성되는 커패시터의 하부 전극 및 제3 게이트 절연막 위에 형성되는 커패시터의 상부 전극을 더 포함할 수 있다.
또한, 본 실시예의 표시 장치는 기판과 반도체층 사이에 형성되는 버퍼층을 더 포함할 수 있다.
본 발명에 의하면 인접한 배선들 사이의 단락 발생을 방지할 수 있는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치에 포함되는 하나의 화소의 등가 회로도이다.
도 2는 도 1의 등가 회로도에 대응되도록 배치되는 복수의 박막 트랜지스터 및 커패시터를 개략적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 일부의 단면을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 단락 방지 영역을 개략적으로 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 단락 방지 영역을 개략적으로 도시한 평면도이다.
도 6은 도 5의 단락 방지 영역의 사시도이다.
도 7은 본 발명의 또 다른 실시예에 따른 단락 방지 영역을 개략적으로 도시한 도면이다.
도 8은 도 7의 단락 방지 영역의 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하면 다음과 같다. 다만, 본 발명을 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분을 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치에 포함되는 하나의 화소의 등가 회로도이며, 도 2는 도 1의 등가 회로도에 대응되도록 배치되는 복수의 박막 트랜지스터 및 커패시터(180)를 개략적으로 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 표시 장치 일부의 단면을 도시한 도면이다.
도 1 내지 도 3에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 장치는 기판(110), 반도체층(112, 114), 게이트 절연막(120), 게이트 배선, 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)을 포함하며, 게이트 절연막(120)의 일부에는 단락 방지 영역(160)이 형성된다.
기판(110)은 본 발명의 일 실시예에 따른 다른 구성들이 적층되어 배치되며, 본 실시예에 따른 표시 장치의 기재가 되는 부분이다. 본 실시예에 따른 기판(110)은 유리, 석영, 세라믹과 같은 경성 재질이거나, 플라스틱과 같은 연성 재질로 이루어질 수 있으며, 전기적으로는 절연성 재질로 이루어질 수 있다.
기판(110) 위에는 반도체층(112, 114)이 형성될 수 있다. 반도체층(112, 114)은 제1 반도체층(112) 및 제2 반도체층(114)을 포함한다.
각각의 반도체층(112, 114)은 폴리 실리콘 또는 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다. 반도체층(112, 114)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
각각의 반도체층(112, 114)은 N형 불순물 또는 P형 불순물로 채널 도핑이 되어 있는 채널 영역(112a, 114a)과, 채널 영역(112a, 114a)의 양 옆에 형성되어 있으며 채널 영역(112a, 114a)에 도핑된 도핑 불순물과 반대 타입의 도핑 불순물이 도핑되어 형성된 소스 영역(112b, 114b) 및 드레인 영역(112c, 114c)을 포함할 수 있다.
반도체층(112, 114)을 형성하는 채널 영역(112a, 114a)은 표시 장치를 형성하는 각각의 화소를 구동하기 위한 박막 트랜지스터(미도시) 중 게이트 전극(미도시)과 중첩 배치될 수 있으며, 소스 영역(112b, 114b) 및 드레인 영역(112c, 114c)은 각각 박막 트랜지스터의 소스 전극(미도시) 및 드레인 전극(미도시)과 전기적으로 연결될 수 있다.
한편, 제1 반도체층(112) 및 제2 반도체층(114)은 중첩 배치되는 박막 트랜지스터의 역할에 따라, 구동 반도체층, 스위칭 반도체층, 발광 제어 반도체층과 같은 역할을 할 수 있으나 이에 한정되는 것은 아니다. 표시 장치를 형성하는 각각의 화소 내에 배치되는 박막 트랜지스터의 수가 증가될수록 각각의 트랜지스터에 중첩하도록 배치되는 반도체층(112, 114)의 수도 함께 증가될 수 있으며, 각각의 반도체층(112, 114)이 수행하는 역할도 보다 세분화될 수 있을 것이다.
이때, 본 실시예의 기판(110)과 반도체층(112, 114) 사이에는 버퍼층(116)이 더 형성될 수 있다. 버퍼층(116)은 불순물이 기판(110)과 반도체층(112, 114) 사이에서 확산되는 것을 방지하고 기판(110) 표면을 평탄화하기 위해 기판(110) 위에 형성되는 얇은 층이다.
반도체층(112, 114) 위에는 복수의 층으로 이루어지는 게이트 절연막(120)이 형성될 수 있으며, 각각 다른 층의 게이트 절연막(120) 위에는 게이트 배선(130), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)이 형성될 수 있다. 이와 관련해서는 본 실시예에 따른 표시 장치의 적층 구조를 개략적으로 도시하고 있는 도 3을 참고하여, 이하에서 보다 상세히 설명하기로 한다.
도 3에 도시된 것과 같이, 반도체층(112, 114) 위에는 제1 게이트 절연막(122)이 형성될 수 있으며, 제1 게이트 절연막(122) 위에는 제2 게이트 절연막(124)이 형성될 수 있다. 제2 게이트 절연막(124) 위에는 제3 게이트 절연막(126)이 형성될 수 있다. 본 실시예에 따른 제1 게이트 절연막(122) 내지 제3 게이트 절연막(126)을 포함하는 게이트 절연막(120)은 질화 규소(SiNx) 또는 산화 규소(SiO2)와 같은 세라믹 계열의 전기적 절연 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에 따른 제1 게이트 절연막(122)과 제2 게이트 절연막(124) 사이에는 제1 반도체층(112)의 채널 영역(112a)과 중첩하는 제1 게이트 배선(132)이 형성될 수 있으며, 제2 게이트 절연막(124)과 제3 게이트 절연막(126) 사이에는 제2 반도체층(114)의 채널 영역(114a)과 중첩하는 제2 게이트 배선(134)이 형성될 수 있다.
제1 게이트 배선(132)과 제2 게이트 배선(134)은 서로 다른 층에 형성되지만, 서로 나란한 방향을 따라 배치될 수 있다. 즉, 평면도와 같이 위에서 내려다 보는 방향으로 제1 게이트 배선(132)과 제2 게이트 배선(134)을 보면 서로 나란하게 배치될 수 있다.
한편, 전술한 것과 같이, 본 실시예에 따른 제1 게이트 배선(132)은 제1 게이트 절연막(122) 위에 형성되며, 제2 게이트 배선(134)은 제2 게이트 절연막(124) 위에 형성되어 서로 다른 층에 형성될 수 있다. 본 실시예와 같이 서로 다른 층에 게이트 배선을 형성하는 경우에는 이웃하는 게이트 배선(130)들 사이의 거리를 좁게 형성할 수 있어 보다 고해상도를 가지는 표시 장치를 구현할 수 있다.
제3 게이트 절연막(126) 위에는 제1 게이트 배선(132) 및 제2 게이트 배선(134) 각각과 교차하는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)이 형성될 수 있다. 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)은 제3 게이트 절연막(126) 위에서 동일한 층에 형성될 수도 있으며, 혹은 서로 다른 층에 형성될 수도 있다.
본 실시예의 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)은 복수로 형성되며, 도 3에 도시된 것과 같이 각각 서로 다른 박막 트랜지스터의 소스 전극 및 드레인 전극에 연결되도록 배치될 수 있다.
본 실시예의 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)이 서로 동일한 층에 형성되거나 다른 층에 형성되는 것과는 무관하게, 제1 게이트 배선(132) 및 제2 게이트 배선(134)과 마찬가지로 위에서 내려다 보는 방향으로 보면, 복수의 구동 전압선(140, 142, 144)과 데이터선(150, 152, 154) 역시 서로 나란히 배치될 수 있다.
따라서 본 실시예에 따르면, 일 방향을 향해 나란히 배치되는 제1 게이트 배선(132) 및 제2 게이트 배선(134)과, 이와 교차하는 다른 일 방향을 향해 나란히 배치되는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)은 매트릭스와 같은 형태로 배치될 수 있다.
제1 게이트 배선(132), 제2 게이트 배선(134), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)이 교차하는 영역에 중첩되는 위치에는, 전술한 것과 같이 표시 장치를 형성하는 각각의 화소에 배치되는 박막 트랜지스터가 형성될 수 있다. 본 실시예에 따른 제1 게이트 배선(132) 및 제2 게이트 배선(134)은 박막 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있으며, 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)은 박막 트랜지스터의 소스 전극 및 드레인 전극과 전기적으로 연결될 수 있다.
하나의 화소에는 복수의 박막 트랜지스터가 포함될 수 있으며, 따라서 본 실시예의 제1 게이트 배선(132), 제2 게이트 배선(134), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이의 간격 역시 보다 작아질 수 있다.
이와 같이 배선들 사이의 간격이 작아지게 되면 다음과 같은 문제점이 발생될 수 있다. 제1 게이트 배선(132) 및 제2 게이트 배선(134) 위에 제3 게이트 절연막(126)을 형성하게 되면, 게이트 배선(130) 자체의 두께로 인해 게이트 배선(130)들 사이에 형성되는 제3 게이트 절연막(126) 위에 골이 형성될 수 있다.
이후 구동 전압선(140, 142, 144) 또는 데이터선(150, 152, 154)을 형성하기 위해 전도성 물질을 도포하고 식각하는 공정에서, 전도성 물질이 제3 게이트 절연막(126) 표면으로부터 충분히 제거되지 못하고 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이에 형성된 골에 잔류하게 되는 경우에는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이를 통전시켜 단락을 발생시킬 수 있다.
고해상도를 가지기 위해 배선들 사이의 간격이 감소되는 표시 장치를 구현하면서도 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이의 단락의 발생을 방지하기 위해서, 본 실시예에 따른 표시 장치는 단락 방지 영역(160)을 포함한다.
본 실시예에 따른 단락 방지 영역(160)은 제3 게이트 절연막(126)의 일부에 형성되는 영역으로 제1 게이트 배선(132), 제2 게이트 배선(134), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)에 의해 경계가 형성된다. 즉, 서로 교차되어 배치되는 제1 게이트 배선(132), 제2 게이트 배선(134), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)에 의해 형성되는 매트릭스 형태의 영역 중 어느 하나를 의미할 수 있다.
이때, 본 실시예에 따른 단락 방지 영역(160) 내의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d2)은 단락 방지 영역(160) 밖에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d1)보다 더 클 수 있다.
도 4에는 본 실시예에 따라 단락 방지 영역(160) 내에서 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d2)이 단락 방지 영역(160) 밖에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d1)보다 증가된 단락 방지 영역(160)의 모습을 개략적으로 나타낸 도면이 도시되어 있다.
단락 방지 영역(160) 밖에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d1)은 이들 배선들을 평면 위에 투영했을 때의 서로 나란히 배치되는 배선들 사이의 간격을 의미하는 것이며, 단락 방지 영역(160) 내에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d2)은 이들 배선들을 평면 위에 투영해서 측정한 간격의 평균값 또는 최대값을 의미한다.
도 4에 도시된 것과 같이, 본 실시예와 같이 단락 방지 영역(160) 내에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d2)이 단락 방지 영역(160) 밖에서의 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격(d1)보다 증가된 경우에는, 게이트 배선(130)들이 서로 가까워짐으로 인해 제3 게이트 절연막(126)에 골이 형성되는 것을 방지할 수 있다.
따라서 제3 게이트 절연막(126) 위에 형성되는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이에 단락이 발생되는 것을 방지할 수 있다.
본 실시예에 따른 표시 장치는 도 3에 도시된 것과 같이, 서로 대향되도록 배치되는 하부 전극(182) 및 상부 전극(184)을 포함하는 커패시터(180)를 더 포함할 수 있다. 본 실시예에 따르면, 제2 게이트 절연막(124) 위에는 커패시터(180)를 형성하는 전극 중 하부 전극(182)이 형성될 수 있으며, 제3 게이트 절연막(126) 위에는 커패시터(180)를 형성하는 전극 중 상부 전극(184)이 형성될 수 있다.
이들 하부 전극(182) 및 상부 전극(184)은 각각 제2 게이트 절연막(124) 및 제3 게이트 절연막(126) 상에 형성되는 제2 게이트 배선(134) 및 구동 전압선(140, 142, 144), 데이터선(150, 152, 154) 각각과 동일한 공정에 의해 동일한 층에 형성될 수 있다.
본 실시예에 따르면, 커패시터(180)를 형성하는 상부 전극(184)과 하부 전극(182) 사이에 제3 게이트 절연막(126)이 형성되므로, 제3 게이트 절연막(126)이 유전층의 역할을 함께 수행할 수 있을 것이다.
커패시터(180)가 형성되고 나면, 커패시터(180) 위에 층간 절연층을 형성하고 그 위에 박막 트랜지스터 및 커패시터(180)에 의해 전기적 신호가 제어되어 화상을 표시할 수 있는 표시 패널을 형성하여 표시 장치를 완성할 수 있다.
도시되지는 않았으나, 본 실시예에 따른 표시 장치가 유기 발광 표시 장치인 경우에는 층간 절연층 상에 보호층이 형성되며, 그 위에 화소 영역을 개방시키는 격벽, 개방된 화소 영역에 형성되는 화소 전극, 유기 발광층 및 공통 전극이 형성될 수 있을 것이다.
다만, 본 실시예에 따른 표시 장치가 유기 발광 표시 장치에 한정되는 것은 아니며, 이 외에도 다양한 방식으로 화상을 구현하는 표시 장치가 사용될 수 있음은 물론이다. 다양한 표시 장치를 추가로 형성하는 공정과 관련하여서는 구체적인 설명은 생략하기로 한다.
한편, 본 발명의 다른 실시예에 따른 표시 장치는 단락 방지 영역(160) 내에 형성되는 단차부(170)를 더 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 단락 방지 영역(160)을 개략적으로 도시한 평면도이며, 도 6은 도 5의 단락 방지 영역(160)의 사시도이다. 도 7은 본 발명의 또 다른 실시예에 따른 단락 방지 영역(160)을 개략적으로 도시한 도면이며, 도 8은 도 7의 단락 방지 영역(160)의 사시도이다. 이들 도면에는 게이트 절연막은 생략되고 제1 게이트 배선(132), 제2 게이트 배선(134), 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154)들의 배치 관계에 대해서만 개략적으로 도시되어 있다.
단차부(170)는 제1 게이트 배선(132) 및 제2 게이트 배선(134) 중 어느 하나로부터 돌출되어 형성되며, 그 위에 형성되는 제3 게이트 절연막(126) 상에 단차를 형성한다.
이때 본 실시예의 단차부(170)는 제1 게이트 배선(132) 및 제2 게이트 배선(134) 중 어느 하나로부터 돌출되어 형성되기 때문에, 제1 게이트 배선(132) 및 제2 게이트 배선(134)과 동일한 재질로 이루어질 수 있다.
이하에서는 도 5 및 도 6을 참고하여, 본 발명의 다른 실시예에 따라 단차부(170)가 제1 게이트 배선(132)으로부터 돌출되는 경우에 대해 설명하기로 한다.
제1 게이트 배선(132)이 제2 게이트 배선(134)보다 아래에 배치되므로, 제1 게이트 배선(132)으로부터 돌출되는 단차부(170)는 제2 게이트 배선(134) 아래에 배치될 수 있다. 단차부(170)의 두께로 인해, 도 6에 도시된 것과 같이 단차부(170) 위에 배치되는 제2 게이트 절연막(124) 및 제2 게이트 배선(134)은 단차부(170)에 의해 단차를 가지게 된다. 따라서 제2 게이트 배선(134) 위에 배치되는 제3 게이트 절연막(126) 역시 단차를 가지게 된다.
본 실시예에 따른 단차부(170)에 의해 제3 게이트 절연막(126)의 단락 방지 영역(160) 내에 단차가 형성되는 경우에는, 위를 향해 돌출되도록 형성되는 단차에 의해 제3 게이트 절연막(126)에 골이 형성되는 것이 방지될 수 있다. 따라서 본 발명의 일 실시예에서와 마찬가지로, 제3 게이트 절연막(126) 위에 형성되는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이에 단락이 발생되는 것을 방지할 수 있다.
또한, 도 7 및 도 8을 참고하여, 본 발명의 또 다른 실시예에 따라 단차부(170)가 제2 게이트 배선(134)으로부터 돌출되는 경우에 대해 설명하기로 한다.
제2 게이트 배선(134)은 제1 게이트 배선(132)보다 위에 배치되므로, 제2 게이트 배선(134)으로부터 돌출되는 단차부(170)는 제1 게이트 배선(132) 위에 배치될 수 있다. 제1 게이트 배선(132)의 두께로 인해, 도 8에 도시된 것과 같이 제1 게이트 배선(132) 위에 배치되는 단차부(170)는 제1 게이트 배선(132)에 의해 단차를 가지게 된다. 따라서 단차부(170) 위에 배치되는 제3 게이트 절연막(126) 역시 단차를 가지게 된다.
전술한 예와 마찬가지로, 단차부(170)에 의해 제3 게이트 절연막(126)의 단락 방지 영역(160) 내에 단차가 형성되는 경우에는, 위를 향해 돌출되도록 형성되는 단차에 의해 제3 게이트 절연막(126)에 골이 형성되는 것이 방지될 수 있다. 따라서 본 발명의 일 실시예에서와 마찬가지로, 제3 게이트 절연막(126) 위에 형성되는 구동 전압선(140, 142, 144) 및 데이터선(150, 152, 154) 사이에 단락이 발생되는 것을 방지할 수 있다.
이상에서는 본 발명의 일 실시예 및 다른 실시예에 따른 표시 장치에 대해 설명하였다. 본 발명의 실시예들에 따르면, 단락 방지 영역(160) 내에서 제1 게이트 배선(132) 및 제2 게이트 배선(134) 사이의 간격을 증가시키거나, 혹은 단락 방지 영역(160) 내에 단차를 형성하는 단차부(170)를 포함함으로써, 게이트 배선(130)들 사이의 간격이 감소함으로 인해 발생될 수 있는 단락의 형성을 방지할 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명한 일이다. 따라서, 그러한 수정예 또는 변형예들은 본 발명의 기술적 사상이나 관점으로부터 개별적으로 이해되어서는 안되며, 변형된 실시예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.
110: 기판
112: 제1 반도체층
112a: 제1 반도체층의 채널 영역
112b: 제1 반도체층의 소스 영역
112c: 제1 반도체층의 드레인 영역
114: 제2 반도체층
114a: 제2 반도체층의 채널 영역
114b: 제2 반도체층의 소스 영역
114c: 제2 반도체층의 드레인 영역
116: 버퍼층
120: 게이트 절연막
122: 제1 게이트 절연막
124: 제2 게이트 절연막
126: 제3 게이트 절연막
130: 게이트 배선
132: 제1 게이트 배선
134: 제2 게이트 배선
140: 구동 전압선
142: 제1 구동 전압선
144: 제2 구동 전압선
150: 데이터선
152: 제1 데이터선
154: 제2 데이터선
160: 단락 방지 영역
170: 단차부
180: 커패시터
182: 하부 전극
184: 상부 전극
d1: 단락 방지 영역 밖에서의 제1 게이트 배선 및 제2 게이트 배선 사이의 간격
d2: 단락 방지 영역 내에서의 제1 게이트 배선 및 제2 게이트 배선 사이의 간격

Claims (13)

  1. 기판;
    상기 기판 위에 형성되며, 제1 방향으로 연장되는 제1 배선 및 제2 배선;
    상기 제1 배선과 상기 제2 배선의 사이에 위치하며, 상기 제1 방향으로 연장되는 제3 배선;
    데이터 전압을 각각 전달하며, 상기 제1 방향으로 배열되며, 상기 제1 방향과 교차하며, 제2 방향으로 연장되는 제1 데이터선 및 제2 데이터선;
    상기 제1 데이터선과 상기 제2 데이터선의 사이에 위치하며, 상기 제2 방향으로 연장되는 구동 전압선;
    상기 제1 배선과 상기 제1 데이터선에 연결되어 있는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 연결되어 있는 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 배선의 일 부분과 중첩하고,
    상기 제1 데이터선과 상기 구동 전압선의 사이에서 상기 제3 배선과 상기 제2 배선은 제1 간격을 가지며 떨어져 있고,
    상기 구동 전압선과 상기 제2 데이터선의 사이에서 상기 제3 배선과 상기 제2 배선은 상기 제1 간격과 다른 제2 간격을 가지며 떨어져 있는 표시 장치.
  2. 제1항에 있어서,
    상기 제2 간격은 상기 제1 간격보다 큰 표시 장치.
  3. 제1항에 있어서,
    상기 기판과 상기 제1 배선 및 상기 제2 배선의 사이에 위치하는 제1 절연막; 및
    상기 제1 절연막과 상기 제3 배선의 사이에 위치하는 제2 절연막을 더 포함하며,
    상기 제3 배선의 확장부와 상기 제1 트랜지스터의 상기 게이트 전극은 그 사이에 위치하는 상기 제2 절연막과 함께 커패시터를 형성하는 표시 장치.
  4. 제1항에 있어서,
    발광 제어 반도체층을 포함하는 트랜지스터를 더 포함하며,
    상기 제1 배선은 상기 제2 트랜지스터에 포함되는 스위칭 반도체층과 중첩하며 연장되고, 상기 제2 배선은 상기 발광 제어 반도체층과 중첩하며 연장되고,
    상기 제3 배선은 상기 구동 전압선과 연결되어 있는 표시 장치.
  5. 기판;
    상기 기판 위에 형성되며, 제1 방향으로 연장되는 제1 배선 및 제2 배선;
    상기 제1 배선과 상기 제2 배선의 사이에 위치하며, 상기 제1 방향으로 연장되는 제3 배선;
    데이터 전압을 각각 전달하며, 상기 제1 방향으로 배열되며, 상기 제1 방향과 교차하며, 제2 방향으로 연장되는 제1 데이터선 및 제2 데이터선;
    상기 제1 데이터선과 상기 제2 데이터선의 사이에 위치하며, 상기 제2 방향으로 연장되는 구동 전압선;
    상기 제1 배선과 상기 제1 데이터선에 연결되어 있는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 연결되어 있는 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 배선의 일 부분과 중첩하고,
    상기 제3 배선 또는 상기 제2 배선은 상기 제2 방향으로 연장되는 연장부를 포함하며,
    상기 연장부는 상기 제2 데이터선과 상기 구동 전압선의 사이에 위치하는 표시 장치.
  6. 제5항에 있어서,
    상기 연장부는 상기 제3 배선에서 상기 제2 배선을 향하여 연장되며, 상기 제2 배선의 일 부분과 중첩하는 표시 장치.
  7. 제5항에 있어서,
    상기 연장부는 상기 제2 배선에서 상기 제3 배선으로 연장되며, 상기 제3 배선의 일 부분과 중첩하는 표시 장치.
  8. 제5항에 있어서,
    발광 제어 반도체층을 포함하는 트랜지스터를 더 포함하며,
    상기 제1 배선은 상기 제2 트랜지스터에 포함되는 스위칭 반도체층과 중첩하며 연장되고, 상기 제2 배선은 상기 발광 제어 반도체층과 중첩하며 연장되고,
    상기 제3 배선은 상기 구동 전압선과 연결되어 있는 표시 장치.
  9. 제8항에 있어서,
    상기 제3 배선의 확장부와 상기 제1 트랜지스터의 상기 게이트 전극은 중첩하여 커패시터를 형성하는 표시 장치.
  10. 기판;
    상기 기판 위에 형성되며, 제1 방향으로 연장되는 제1 배선 및 제2 배선;
    상기 제1 배선과 상기 제2 배선의 사이에 위치하는 제3 배선;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 데이터선 및 제2 데이터선;
    상기 제2 방향으로 연장되며, 상기 제1 데이터선과 상기 제2 데이터선의 사이에 위치하는 구동 전압선;
    상기 제1 배선과 상기 제1 데이터선에 연결되어 있는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 연결되어 있는 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터의 게이트 전극은 상기 제3 배선의 일 부분과 중첩하고,
    상기 제3 배선, 상기 제2 배선, 상기 제1 데이터선, 및 상기 구동 전압선에 의하여 구획되는 영역을 제1 영역이라 하고, 상기 제3 배선, 상기 제2 배선, 상기 구동 전압선, 및 상기 제2 데이터선에 의하여 구획되는 영역을 제2 영역이라 할 때,
    상기 제3 배선, 상기 제2 배선은 상기 제1 영역에서 제1 간격을 가지며 떨어져 있고, 상기 제2 영역에서 제2 간격을 가지며 떨어져 있으며,
    상기 제1 간격과 상기 제2 간격은 서로 다른 표시 장치.
  11. 제10항에 있어서,
    상기 제2 간격은 상기 제1 간격보다 큰 표시 장치.
  12. 제10항에 있어서,
    발광 제어 반도체층을 포함하는 트랜지스터를 더 포함하며,
    상기 제1 배선은 상기 제2 트랜지스터에 포함되는 스위칭 반도체층과 중첩하며 연장되고, 상기 제2 배선은 상기 발광 제어 반도체층과 중첩하며 연장되고,
    상기 제3 배선은 상기 구동 전압선과 연결되어 있는 표시 장치.
  13. 제12항에 있어서,
    상기 제3 배선의 확장부와 상기 제1 트랜지스터의 상기 게이트 전극은 중첩하여 커패시터를 형성하는 표시 장치.
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