KR20220045252A - 멀티-다이 메모리의 리프레시 동작 - Google Patents

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KR20220045252A
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매튜 에이. 프래더
토마스 에이치. 킨슬리
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마이크론 테크놀로지, 인크
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Abstract

3차원 적층(3DS) 메모리 디바이스의 서로 다른 다이들에서 메모리 어레이들에 대한 리프레시 동작을 스태거링하기 위한 방법, 장치 및 시스템이 설명된다. 3DS 메모리 디바이스는 메모리 디바이스의 다른 다이들 또는 층들에 대한 리프레시 커맨드를 포함하는 커맨드를 제어하거나 조절하는 하나의 다이 또는 층을 포함할 수 있다. 예를 들어, 3DS 메모리의 하나의 다이는 다중 동시 메모리 리프레시들을 발행하면 메모리 디바이스 내에서 높은 피크 전류와 같은 일부 문제가 있는 성능 조건을 유발할 때 리프레시 커맨드를 지연시킬 수 있다.

Description

멀티-다이 메모리의 리프레시 동작
본 개시는 일반적으로 반도체 메모리 디바이스에 관한 것이고, 보다 구체적으로 멀티-다이 메모리를 리프레시하기 위한 시스템 및 방법에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스와 관련된 정보를 저장하는 데 널리 사용된다. 메모리 디바이스는 컴퓨터 또는 기타 전자 장치에서 내부, 반도체, 집적 회로 및/또는 외부 제거 가능한 디바이스로 자주 제공된다. 휘발성 및 비휘발성 메모리를 포함하여 다양한 유형의 메모리가 존재한다. 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM) 및 동기식 동적 랜덤 액세스 메모리(SDRAM) 등을 포함하는 휘발성 메모리는 데이터를 유지하기 위해 인가된 전원이 필요할 수 있다. 대조적으로 비휘발성 메모리는 외부 전원이 공급되지 않는 경우에도 저장된 데이터를 유지할 수 있다. 비휘발성 메모리는 플래시 메모리(예를 들어, NAND 및 NOR), 상변화 메모리(PCM), 강유전체 랜덤 액세스 메모리(FeRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 자기 랜덤 액세스 메모리(MRAM) 등을 포함하는 다양한 기술에서 사용 가능하다. 일반적으로 메모리 디바이스를 개선하는 것은 메모리 셀 밀도를 높이는 것, 판독/기록 속도를 증가시키는 것 또는 작동 레이턴시를 감소시키는 것, 안정성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소비를 줄이는 것 또는 제조 비용을 절감시키는 것 등을 포함할 수 있다.
도 1은 메모리 디바이스를 개략적으로 도시한 대표적인 블록도이다.
도 2는 3차원 적층(3DS) 메모리 디바이스를 개략적으로 예시하는 대표적인 블록도이다.
도 3a는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 비중첩 리프레시 동작에 대한 예시적인 타이밍을 나타내는 대표적인 그래프이다.
도 3b는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 비중첩 리프레시 동작에 대응하는 예시적인 전류 프로파일을 나타내는 대표적인 그래프이다.
도 4a는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 리프레시 동작을 중첩하기 위한 예시적인 타이밍을 나타내는 대표적인 그래프이다.
도 4b는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 중첩 리프레시 동작에 대응하는 예시적인 전류 프로파일을 예시하는 대표적인 그래프이다.
도 5는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들의 메모리 어레이들에 대한 리프레시 동작을 재타이밍하기 위한 예시적인 방법을 나타내는 대표적인 흐름이다.
도 6은 다른 실시예에 따른 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 리프레시 동작을 재타이밍하기 위한 예시적인 방법을 나타내는 대표적인 흐름이다.
도 7a는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 재타이밍된 리프레시 동작을 예시하는 대표적인 그래프이다.
도 7b는 멀티-다이 메모리 디바이스에서 상이한 다이들의 DRAM들에 대한 재타이밍된 리프레시 동작에 대응하는 전류 프로파일을 예시하는 대표적인 그래프이다.
DRAM 메모리는 어레이에서 정보를 판독하고 판독한 정보를 수정 없이 동일한 영역에 즉시 다시 기록함으로써 메모리의 정보를 보존하기 위해 메모리 어레이를 주기적으로 리프레시해야 한다. 리프레시는 전력 집약적이기 때문에, 메모리 디바이스에서 다수의 리프레시 동작들이 동시에 발생하면 일반적으로 동작에 할당된 것보다 더 많은 전력이 필요할 수 있다. 전력 소비를 예산(budget) 범위 내에서 유지하기 위해 리프레시되는 로우(row)에 대해 활성화 커맨드들을 스태거링(staggering)하여 이를 처리하도록 모놀리식(monolithic) 디바이스(예를 들어, 단일 실리콘 다이를 포함하는 메모리 디바이스)를 구성할 수 있다. 그러나 멀티 칩 디바이스의 경우, 이러한 스태거링 접근 방식은 문제가 될 수 있다-하나의 다이로부터의 지연된 활성화 커맨드가 다른 다이로부터의 활성화 커맨드와 시간적으로 직접 일치하여, 전력 요구 사항이 정상 전력 예산을 초과할 수 있고, 이는 예를 들어 메모리 디바이스가 경험하는 전압 잡음을 불리하게 증가시키거나(신뢰할 수 있는 데이터 통신 및/또는 저장 방해) 호스트 시스템이 제공할 수 있는 전력 레벨을 초과할 수 있다(잠재적으로 치명적인 고장을 일으킬 수 있음).
전술한 문제를 해결하기 위해, 멀티-다이 메모리를 리프레시하기 위한 시스템 및 방법이 본원에 개시된다. 3차원 적층(3DS) 메모리 디바이스의 다중 다이들에 대한 병행의(concurrent) 리프레시 또는 동시의(simultaneous) 리프레시 동작들이 3DS 메모리 디바이스의 다른 메모리 어레이에 대한 선행 리프레시 커맨드가 진행 중일 때 3DS 메모리 디바이스의 메모리 어레이에 대한 후속 리프레시 커맨드를 지연시킴으로써 스태거링될 수 있다. 일 실시예에 따르면, 마스터 디바이스는 다이의 메모리 어레이에서 타겟화된 리프레시 커맨드를 지연시켜 3DS 메모리 디바이스에서 높은 순간적인 피크 전류 요구를 초래할 수 있는 중복되는 리프레시 동작이 없도록 보장한다.
아래에서 더 논의되는 바와 같이, 단락 및/또는 도면의 콘텍스트에서 설명된 본 개시된 기술의 요소는 다른 단락 및/또는 도면의 콘텍스트에서 설명된 요소와 결합될 수 있다. 또한, 본원에 개시된 기술의 모든 요소가 기술을 실행하는 데 필요한 것은 아니다. 또한, 잘 알려져 있고 종종 메모리 디바이스와 연관되지만 본 기술의 일부 중요한 양태를 불필요하게 불명확하게 할 수 있는 구조 및/또는 프로세스를 설명하는 몇 가지 세부 사항은 명료함을 위해 다음 설명에서 설명되지 않았다. 또한, 하기 개시가 본 기술의 몇몇 실시예를 설명하지만, 기술의 여러 다른 실시예는 이 섹션에서 설명된 것과 다른 구성 또는 다른 컴포넌트를 갖는다. 이와 같이, 본 기술은 도면을 참조하여 아래에서 설명되는 몇 가지 요소 없이 및/또는 추가 요소가 있는 다른 실시예를 가질 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스(100)를 개략적으로 나타내는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크(bank)들을 포함할 수 있고, 각 뱅크는 복수의 워드 라인들(WL), 복수의 비트 라인들(BL), 및 워드 라인들과 비트 라인들의 교차점에 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 용량성, 자기저항성, 강유전성, 위상 변화 등을 포함하는 서로 다른 메모리 매체 유형들 중 임의의 하나를 포함할 수 있다. 워드 라인 WL의 선택은 로우 디코더(140)에 의해 수행될 수 있고, 비트 라인 BL의 선택은 컬럼 디코더(145)에 의해 수행될 수 있다. 감지 증폭기(SAMP)는 대응하는 비트 라인 BL에 제공될 수 있고 적어도 하나의 각각의 로컬 I/O 라인 쌍(LIOT/B)에 연결될 수 있으며, 이는 차례로 스위치로 기능할 수 있는 전송 게이트(TG)를 통해 적어도 각각의 하나의 메인 I/O 라인 쌍(MIOT/B)에 연결될 수 있다. 메모리 어레이(150)는 또한 플레이트 라인들 및 그들의 동작을 관리하기 위한 대응하는 회로를 포함할 수 있다.
메모리 디바이스(100)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하기 위해 커맨드 버스 및 어드레스 버스에 연결된 커맨드 및 어드레스 단자(C/A)를 포함하는 복수의 외부 단자들을 사용할 수 있다. 메모리 디바이스는 칩 선택 신호 CS를 수신하기 위한 칩 선택 단자, 칩 ID 신호 CHIP_ID를 수신하기 위한 칩 식별자 단말, 클록 신호들 CK 및 CKF를 수신하기 위한 클록 단자, 데이터 단자들 DQ 및 DQS, 전원 공급 단자들 VDD, VSS, VDDQ 및 VPP을 더 포함할 수 있다.
커맨드 및 어드레스 단자(C/A)는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호를 공급받을 수 있다. 어드레스 단자들에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는 커맨드/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전달될 수 있다. 어드레스 디코더(110)는 어드레스 신호를 수신하고 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(140)에 공급하고, 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(145)에 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고 뱅크 어드레스 신호를 로우 디코더(140) 및 컬럼 디코더(145) 모두에 공급할 수 있다.
커맨드/어드레스 입력 회로(105)는 메모리 제어기, 호스트, CPU 또는 SOC로부터 커맨드 및 어드레스 신호 C/A, 칩 식별자 신호 CHIP_ID, 및 칩 선택 신호 CS를 공급받을 수 있다. 일부 실시예에서, CHIP_ID는 C/A 버스의 일부이고 다른 실시예에서 CHIP_ID는 독립형 입력이다. 커맨드 신호는 메모리 제어기로부터의 다양한 메모리 커맨드를 나타낼 수 있다(예를 들어, 판독 커맨드 및 기록 커맨드를 포함할 수 있는 액세스 커맨드 및 메모리 어레이를 리프레시하기 위한 커맨드 포함). 선택 신호 CS 및 칩 식별자 CHIP_ID 신호는 커맨드 및 어드레스 단자에 제공된 커맨드 및 어드레스에 응답하도록 메모리 디바이스(100)를 선택하는 데 사용될 수 있다. 능동(active) CS 및 CHIP_ID 신호가 메모리 디바이스(100)에 제공되면, 커맨드 및 어드레스가 디코딩될 수 있고 메모리 동작이 수행될 수 있다. 커맨드 신호 CMD는 커맨드/어드레스 입력 회로(105)를 통해 커맨드 디코더(115)에 내부 커맨드 신호 ICMD로서 제공될 수 있다. 커맨드 디코더(115)는 메모리 동작을 수행하기 위한 다양한 내부 신호 및 커맨드를 생성하기 위해 내부 커맨드 신호 ICMD를 디코딩하는 회로를 포함할 수 있다. 커맨드 디코더(115)는 다양한 카운트 또는 값을 추적하기 위한 하나 이상의 레지스터들(117)을 더 포함할 수 있다. 메모리 디바이스(100)는 또한 커맨드 디코더(115)로부터의 커맨드에 기초하여 메모리 어레이(150)의 리프레시를 제어하기 위해 리프레시 제어기(112)를 포함할 수 있다. 리프레시 제어기(112)는 또한 다양한 카운트 또는 값(예를 들어, 메모리 디바이스(100)에 의해 수신된 리프레시 커맨드의 카운트 또는 메모리 디바이스(100)에 의해 수행되는 셀프 리프레시 동작)을 추적하기 위한 레지스터(도 1에 도시되지 않음)를 포함할 수 있다. 본원에 설명된 다양한 파티션 및 기능 블록은 개시된 기술의 이해를 가능하게 하기 위해 단지 예시적이며 메모리 디바이스(100)는 상이한 블록 및 상이한 논리 파티션에 상주하는 기능으로 구현될 수 있다는 것을 이해할 것이다.
전원 공급 단자에는 전원 공급 전위들 VDD, VSS이 공급될 수 있다. 이러한 전원 공급 전위들 VDD 및 VSS은 내부 전압 조정기/생성기 회로(170)에 공급될 수 있다. 내부 전압 조정기 회로(170)는 전원 공급 전위들 VDD, VSS에 기초하여 다양한 내부 전위들 VPP, VOD, VARY, VPERI 등을 생성할 수 있다. 내부 전위 VPP는 로우 디코더(140)에서 사용될 수 있고, 내부 전위들 VOD 및 VARY은 메모리 어레이(150)에 포함된 감지 증폭기에서 사용될 수 있으며, 내부 전위 VPERI는 다른 많은 회로 블록들에서 사용될 수 있다.
전원 공급 단자에도 전원 공급 전위 VDDQ가 공급될 수 있다. 전원 공급 전위 VDDQ는 전원 공급 전위 VSS와 함께 입력/출력 회로(160)에 공급될 수 있다. 전원 공급 전위 VDDQ는 본 기술의 실시예에서의 전원 공급 전위 VDD와 동일한 전위일 수 있다. 전원 공급 전위 VDDQ는 본 기술의 다른 실시예에서 전원 공급 전위 VDD와 다른 전위일 수 있다. 다만, 입력/출력 회로(160)에서 발생하는 전원 공급 노이즈가 다른 회로 블록으로 전파되지 않도록 전용 전원 공급 전위 VDDQ가 입력/출력 회로(160)에 대해 사용될 수 있다.
클록 입력 회로(120)에 포함된 입력 버퍼는 외부 클록 신호를 수신할 수 있다. 예를 들어, 입력 버퍼는 CK 및 CKF 신호들을 수신할 수 있다. 클록 입력 회로(120)는 외부 클록 신호를 수신하여 내부 클록 신호 ICLK를 생성할 수 있다. 내부 클록 신호 ICLK는 내부 클록 회로(130)로 공급될 수 있다. 내부 클록 회로(130)는 수신된 내부 클록 신호 ICLK에 기초하여 다양한 위상 및 주파수 제어된 내부 클록 신호를 제공할 수 있다. 예를 들어, 내부 클록 회로(130)는 내부 클록 신호 ICLK를 수신하고 다양한 클록 신호를 커맨드 디코더(115)에 제공하는 클록 경로(도 1에 도시되지 않음)를 포함할 수 있다. 내부 클록 회로(130)는 입력/출력(IO) 클록 신호를 더 제공할 수 있다. IO 클록 신호는 입력/출력 회로(160)에 공급될 수 있고, 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로 사용될 수 있다. IO 클록 신호는 다중 클록 주파수로 제공되어 데이터가 상이한 데이터 레이트로 메모리 디바이스(100)로부터 출력 및 이에 입력될 수 있다. 높은 메모리 속도가 필요한 경우 더 높은 클록 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 필요한 경우 더 낮은 클록 주파수가 바람직할 수 있다. 내부 클록 신호 ICLK도 타이밍 생성기(135)로 공급되어 다양한 내부 클록 신호가 생성될 수 있다.
할당된 리프레시 주기 내에 모든 DRAM 셀들 또는 메모리 디바이스(100)를 리프레시하기 위해, 평균 주기적 리프레시 인터벌 시간(tREFI)에서 리프레시 커맨드(REF)가 발행되어야 한다. 예를 들어, 일부 실시예에서 CS_n(도 1에서 CS의 역), RAS_n/A16 및 CAS_n/A15가 로우(Low)로 유지되고 WE_n/A14 및 ACT_n(도 1에 도시되지 않음)이 클록(CK)의 상승 에지에서 하이(High)로 유지될 때, 메모리 디바이스(100)는 리프레시 사이클에 들어갈 수 있다. 일부 실시예에서, 리프레시 사이클은 RAS, CAS, 및 WE 입력을 사용하지 않고 C/A 버스를 디코딩함으로써 시작된다. 리프레시 커맨드(REF)가 적용될 수 있기 전에 메모리 디바이스(100)의 모든 뱅크들은 프리차지(precharge)되고 최소 프리차지 시간 tRP(min) 동안 유휴 상태여야 한다. 리프레시 어드레싱은 내부 리프레시 제어기(112)에 의해 생성된다. 이것은 리프레시 커맨드 동안 어드레스 비트를 중요하지 않게 만든다(예를 들어, "돈 케어(Don't Care)"의 논리 값이 할당될 수 있음). 내부 어드레스 카운터는 리프레시 사이클 동안 어드레스를 제공한다. 이 사이클이 시작되면 외부 어드레스 버스의 제어가 필요하지 않다. 리프레시 사이클이 완료되면 메모리 디바이스(100)의 모든 뱅크들은 프리차지(유휴) 상태가 된다. 리프레시 커맨드와, DES를 제외한, 다음 유효한 커맨드 사이의 지연은 최소 리프레시 사이클 시간 tRFC(min) 이상이어야 하며, 여기서 tRFC 타이밍 파라미터는 메모리 밀도에 의존한다.
일반적으로, tREFI 인터벌마다 정기적으로 메모리 디바이스(100)에 리프레시 커맨드(REF)가 발행될 필요가 있다. 테스크들 사이의 스케줄링 및 스위칭의 효율성을 높일 수 있도록, 리프레시 커맨드의 연기(postponing) 및 풀 인(pulling in)에 대한 절대 리프레시 인터벌의 일부 유연성이 제공된다. 예를 들어, 메모리 디바이스(100)가 1X 리프레시 모드에 있을 때 최대 8개의 리프레시 커맨드들이 연기될 수 있으며; 2X/4X 리프레시 모드의 경우, 16/32 리프레시 커맨드들은 메모리 디바이스(100)의 동작 동안 각각 연기될 수 있으며, 이는 1X,2X,4X 리프레시 모드에 대해 각각 전체 8,16,32개 이상의 리프레시 커맨드들이 연기될 수 없음을 의미한다. 8개의 리프레시 커맨드들이 연이어(in a row) 연기되면, 결과적으로 주변 리프레시 명령들 사이의 최대 인터벌은 9 Х tREFI로 제한된다. 또한 1X 리프레시 모드에서 최대 8개의 추가 리프레시 커맨드들이 미리("풀인") 발행될 수 있고, 2X/4X 리프레시 모드의 경우 16/32 리프레시 커맨드들이 각각 가져오기 될 수 있으며, 각각의 하나는 나중에 필요한 일반 리프레시 커맨드들의 수를 줄인다. 8/16/32 리프레시 커맨드들 이상을 미리 가져와도 나중에 필요한 일반 리프레시 커맨드의 수는 더 이상 줄어들지 않는다. 두 개의 주변 리프레시 커맨드들 사이의 결과적인 최대 인터벌은 8개의 리프레시 커맨드들을 가져오는 9 Х tREFI로 제한된다.
메모리 디바이스(100)는 정보 또는 그 컴포넌트의 일시적 또는 영구적 저장을 위해 메모리를 활용할 수 있는 여러 전자 디바이스들 중 임의의 하나에 연결될 수 있다. 예를 들어, 메모리 디바이스(100)의 호스트 디바이스는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드헬드 디바이스(예를 들어, 휴대폰, 태블릿, 디지털 판독기, 디지털 미디어 플레이어), 또는 이들의 일부 컴포넌트(예를 들어, 중앙 처리 장치, 보조 프로세서, 전용 메모리 제어기 등)와 같은 컴퓨팅 디바이스일 수 있다. 호스트 디바이스는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 디지털 이미지, 오디오 및/또는 비디오의 레코더, 차량, 가전 제품, 장난감 또는 기타 여러 제품 중 하나일 수 있다. 일 실시예에서, 호스트 디바이스는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시예에서는 호스트 디바이스가 메모리 디바이스에 간접적으로 연결될 수 있다(예를 들어, 네트워크 연결을 통해 또는 중개 디바이스를 통해).
도 2는 3차원 적층(3DS) 메모리 디바이스(200)를 개략적으로 도시하는 대표적인 블록도(200)이다. 3DS 메모리 디바이스(200)는 예를 들어 관통 실리콘 비아(TSV) 또는 칩 관통 비아 상호접속을 통해 상호접속된 메모리 디바이스들(100a, 100b 및 100c)과 같은 여러 적층형 메모리 디바이스들을 포함한다. 3DS 메모리 디바이스(200)에서, 컴포넌트 메모리 디바이스들(100a, 100b, 100c)의 각각은 마스터 메모리 디바이스(예를 들어, 메모리 디바이스(100a)) 또는 슬레이브 메모리 디바이스들(예를 들어, 메모리 디바이스(100b, 100c))로서 동작하도록 구성될 수 있다. 마스터 메모리 디바이스(100a)만이 외부 메모리 제어기(예를 들어, 메모리 제어기(210)) 또는 호스트 제어기와 인터페이스하고; 슬레이브 디바이스는 마스터 디바이스(100a)를 통해 메모리 제어기(210)에 의해 제어된다. 즉, 슬레이브 메모리 디바이스들(100b, 100c)에 대한 메모리 제어기 명령어는 마스터 메모리 디바이스(100a)를 통과하고 "필터링"된다(예를 들어, 슬레이브 유형의 메모리 디바이스는 마스터 유형의 메모리 디바이스로부터 커맨드 또는 제어 정보를 수신함). 일부 실시예들에서, 마스터 디바이스(예를 들어, 마스터 디바이스(100a)) 및 슬레이브 디바이스들(예를 들어, 슬레이브 디바이스들(100b 및 100c))은, 슬레이브 디바이스가 예를 들어 퓨즈 구성, 패킹 본딩(packing bonding)을 통해 또는 예를 들어 모드 레지스터를 통한 프로그래밍을 통해 "마스터" 기능을 비활성화하도록 구성되는 점을 제외하고, 유사한 하드웨어 컴포넌트를 갖는다. 다른 실시예에서, 마스터 디바이스만이 "마스터 기능"을 위한 하드웨어, 예를 들어, 메모리 제어기(210)를 인터페이스하기 위한 하드웨어를 포함하고, 그러나 슬레이브 디바이스는 마스터 로직과 회로를 완전히 배제합니다.
3DS 메모리 디바이스(200)의 마스터 및 슬레이브 디바이스들의 각각은 메모리 어레이, 예를 들어 마스터 디바이스(100a)의 메모리 어레이(150a) 및 슬레이브 디바이스들(100b, 100c)의 메모리 어레이들(150b, 150c)을 각각 포함한다. 도 1과 관련하여 위에서 논의된 바와 같이, 메모리 어레이들(150a, 150b, 150c)과 같은 DRAM 메모리 어레이는 메모리 어레이의 정보를 보존하기 위해 주기적으로 리프레시될 필요가 있다. 메모리 어레이들(150a, 150b, 150c)을 리프레시하기 위해, 리프레시 커맨드(REF)는 평균 주기적 리프레시 인터벌 시간(tREFI)에서 각각의 메모리 디바이스(100a, 100b, 100c)에 발행되어야 한다. 메모리 제어기(210)는 메모리 디바이스들(100a, 100b, 100c)의 각각에 대한 REF 커맨드를 발행하지만, 슬레이브 디바이스들(100b 및 100c)에 대한 REF 커맨드는 아래에 설명되는 바와 같이 마스터 디바이스(100a)에 의해 추가로 재타이밍된다.
마스터 디바이스(100a)는 메모리 제어기(210)로부터 REF 커맨드를 수신한다. 일부 실시예에서, CS_n(도 1에서 CS의 역), RAS_n/A16 및 CAS_n/A15가 로우(Low)로 유지되고 WE_n/A14 및 ACT_n(도 1에 도시되지 않음)이 클록(CK)의 상승 에지에서 하이(High)로 유지될 때 REF 사이클이 시작된다. 다른 실시예에서, 리프레시 사이클은 RAS, CAS 및 WE 입력을 사용하지 않고 C/A 버스를 디코딩함으로써 시작될 수 있다. 마스터 리프레시 제어기(112a)는 메모리 어레이(150a)를 리프레시하기 위한 어드레스 및 타이밍을 생성한다. 추가적으로, 마스터 디바이스(100a)는 슬레이브 디바이스(100b, 100c)를 타겟으로 하는 REF 커맨드를 수신한다(예를 들어, CS_n 칩선택(chipselect)이 슬레이브 디바이스(100b 또는 100c)를 선택하는 경우). 아래에서 추가로 설명되는 바와 같이, 마스터 디바이스(100a)는 REF 커맨드를 타겟 슬레이브 디바이스에 즉시 전송할지 여부 또는 타겟 슬레이브 디바이스에 대한 REF 커맨드를 지연할지 여부 및 어느 정도로 지연할지를 결정한다. 일부 실시예에서, 마스터 디바이스(100a)는 타겟 메모리 어레이를 리프레시하기 전에 특정 기간 동안 REF 커맨드를 지연시킨다(타겟 메모리 어레이는 마스터 어레이(150a) 또는 슬레이브 어레이(150b 및 150c) 중 하나일 수 있음). 예를 들어, 리프레시가 슬레이브 디바이스를 타겟으로 하는 경우, 지연 시간이 경과한 후, 마스터 디바이스(100a)는 REF 커맨드를 개별 슬레이브 디바이스에 전송하며, 여기서 각 슬레이브 디바이스 리프레시 제어기(예를 들어, 슬레이브 디바이스(100b)에 대응하는 리프레시 제어기(112b) 및 슬레이브 디바이스(100c)에 대응하는 리프레시 제어기(112c), 또는 마스터 메모리 디바이스로부터 리프레시 커맨드를 수신하고 슬레이브 메모리 어레이에 대한 리프레시 동작을 개시 및/또는 제어하도록 구성된 슬레이브 디바이스(100b 및 100c)의 다른 제어 로직)는 리프레시 커맨드의 타이밍 및 어드레싱을 제어한다. 다른 실시예에서, 마스터 리프레시 제어기(112a)는 리프레시 어드레싱을 생성하고 지연이 경과한 후, 예를 들어 경로(225)를 통해 슬레이브 디바이스 리프레시 제어기에 어드레싱을 제공한다. 추가적으로, 다른 실시예에서, 마스터 디바이스(100a)는 마스터 및 슬레이브 디바이스 용 리프레시 제어기를 포함하는 3DS 스택용 마스터/슬레이브 로직을 포함한다(즉, 슬레이브 리프레시 제어기(112b, 112c)는 마스터 디바이스(100a)에 포함됨). 상술한 바와 같이, 마스터 디바이스(100a)가 슬레이브 디바이스를 타겟으로 하는 REF 커맨드를 수신하면, 마스터 디바이스(100a)는 타겟 슬레이브 디바이스에 대한 리프레시 동작을 즉시 시작할지 여부 또는 타겟 슬레이브 디바이스에 대한 리프레시 동작의 시작을 지연할지 여부와 정도를 지연할지 여부를 결정한다.
도 3a는 모놀리식 디바이스(예를 들어, 메모리 디바이스(100))에서 메모리 어레이에 대한 비중첩 리프레시 동작에 대한 예시적인 타이밍을 나타내는 대표적인 그래프이다. 리프레시 동작에는 짧은 시간에 수십에서 수백 개의 로우들을 활성화하고 프리차지하는 작업이 포함된다. 각각의 활성화 및 프리차지는 전력 분배 및 노이즈 내성에 문제가 있는 비교적 고전류 동작이다. 메모리 디바이스(100)와 같은 모놀리식 디바이스에서, 리프레시 제어기(예를 들어, 도 1의 리프레시 제어기(112))는 회로에 의해 요구되는 피크 전류를 줄이기 위해 활성화의 내부 타이밍을 스태거링 하여 전류 스파이크(current spike)를 관리한다. 예를 들어, 메모리 제어기(112)는 타이밍(310a)을 사용하여 특정 로우를 리프레시하고 타이밍(310b)을 사용하여 다른 로우를 리프레시할 수 있다. 타이밍(310a 및 310b)에 기초한 비중첩 리프레시 동작은 메모리 회로에 의해 요구되는 피크 전류를 감소시키기 위해 활성화 커맨드들의 내부 타이밍을 스태거링 함으로써 달성된다. 즉, 시간(315a 및 317a)에서, 제1 로우 세트에 대한 리프레시가 시작되고 끝날 때(REF1), 제2 로우 세트는 리프레시되지 않고 있고; 그리고 시간(315b 및 317b)에서 제2 로우 세트에 대한 리프레시가 진행 중일 때(REF2), 제1 로우 세트는 리프레시되지 않고 있다. 리프레시 동작에서 이러한 비중첩 타이밍은 전류 프로파일, 예를 들어, 주기적이고 반복적인 리프레시에 대해 리프레시(IDD5) 동안 소비된 평균 전류의 대표적인 그래프인 도 3b에 나와 있는 것처럼 비중첩 피크 전류를 생성한다. 즉, 시간(315a)과 시간(317a) 사이의 시간(316a)에서 피크 전류(350a)는 제1 메모리 로우 세트에 대한 리프레시 동작의 결과이며; 시간(316a)과 다른 시간(316b)에서 피크 전류(350b)는 제2 메모리 로우 세트에 대한 리프레시 동작의 결과이다. 시간들(316a 및 316b)은 충분히 비중첩이기 때문에, 피크 전류들(350a, 350b)는 제1 및 제2 로우 세트에 대한 리프레시 타이밍이 중첩되는 경우와 같이 가산적이지 않다.
도 4a는 멀티-다이 메모리 디바이스(예를 들어, 메모리 디바이스(200))에서 상이한 다이들의 메모리 어레이들에 대한 리프레시 동작을 중첩하기 위한 예시적인 타이밍을 나타내는 대표적인 그래프이다. 예를 들어, 리프레시 타이밍(415a)은 마스터 메모리 디바이스(100a)의 메모리 어레이(150a)의 리프레시에 대응하고; 리프레시 타이밍(417a)은 슬레이브 메모리 디바이스(100b)의 메모리 어레이(150b)의 리프레시에 대응하고; 그리고, 리프레시 타이밍(419a)은 슬레이브 메모리 디바이스(100c)의 메모리 어레이(150c)의 리프레시에 대응한다. 시간(420a)에서, 메모리 어레이들(150a, 150b, 150c)의 로우들에 대한 리프레시가 동시에 활성화되어 도 4b에 도시된 바와 같이 시간(420b) 근처에서 큰 피크 전류(450)를 발생시킨다(높은 피크 전류에 대응하는 시간(420b)는 3DS 메모리의 다른 다이에 있는 메모리 어레이가 동시에 리프레시될 때 시간(420a) 근처에서 떨어진다). 예를 들어, 각 3DS 다이/랭크(예를 들어, 도 2의 3DS 장치(200)의 메모리 디바이스들(100a, 100b, 100c))가 295ns에서 그 리프레시 동작을 완료해야 하지만 95ns마다 REF 커맨드가 발행될 수 있는 경우, 기간(420a)에서와 같이 3개의 다이들 또는 논리적 랭크들이 동시에 리프레시되는 경우가 있을 수 있다.
도 4b는 도 4a와 관련하여 설명된 각각의 리프레시 동작에 대한 개별 전류 프로파일들(예를 들어, IDD5 평균 리프레시 전류들)을 도시한다; 리프레시 타이밍(415a)에 기초하여 메모리 어레이(150a)의 리프레시 로우로부터의 전류 프로파일(415b); 리프레시 타이밍(417a)에 기초하여 메모리 어레이(150b)의 리프레시 로우로부터의 전류 프로파일(417b); 및 리프레시 타이밍(419a)에 기초하여 메모리 어레이(150c)의 리프레시 로우로부터의 전류 프로파일(419b). 도 4b에 도시된 바와 같이, 3DS 메모리에 대한 총 순간 피크 전류(450)는 개별 리프레시 사이클들이 기간(420a)에서와 같이 중첩될 때 개별 다이들의 개별 메모리 어레이들에 대한 피크 전류들(415b, 417b, 419b)보다 높을 수 있다. 높은 총 피크 전류(450)는 데이터 보유 마진, 타이밍 회로, 신호 무결성에 영향을 미칠 수 있으며 시스템이 제공할 수 있는 것보다 더 많은 전력을 요구할 수 있다.
도 5는 멀티-다이 메모리 디바이스(예를 들어, 메모리 디바이스(200))에서 상이한 다이들의 DRAM들에 대한 리프레시 동작을 재타이밍하기 위한 예시적인 방법을 도시하는 대표적인 흐름(500)이다. 블록(510)에서, 마스터 DRAM(예를 들어, 도 2의 마스터 디바이스(100a))은 제1 메모리 어레이(예를 들어, 도 2의 메모리 어레이들(150a, 150b, 150c) 중 어느 하나)로 향하는 호스트, CPU 또는 메모리 제어기(예를 들어, 도 2의 메모리 제어기(210))로부터 리프레시 커맨드를 수신한다. 블록(520)에서, 마스터 디바이스(100a)는 3DS 스택의 상이한 메모리 어레이에 대한 제2 리프레시 커맨드를 수신한다. 블록(530)에서, 마스터 디바이스(100a)는 타이밍적으로 제2 리프레시 커맨드를 실행하는 것이 제1 리프레시 커맨드의 실행과 중첩되는지를 결정한다. 즉, 블록(530)에서 마스터 디바이스는 메모리 어레이의 로우가 마지막으로 리프레시된 시간을 기준으로 메모리 어레이에 대한 최대 리프레시 인터벌(예를 들어, tREFI)에 대한 사양에서 요구하는 시간 내에 제2 리프레시 커맨드를 실행하는 것이 다른 다이의 메모리 어레이에 대한 지속되는 리프레시와 중복되는 리프레시가 발생한다고 결정한다. 예를 들어, 메모리 디바이스(100a)는, 블록(510)에서 제1 메모리 어레이에 대한 제1 리프레시 커맨드를 수신할 때, 타겟 메모리 어레이에 대한 리프레시 커맨드의 실행을 개시하거나 시작할 수 있고 동시에 타이머 또는 카운터를 시작할 수 있다. 블록(520)에서 제2 리프레시 커맨드를 수신하면, 메모리 디바이스(100a)는 제1 리프레시 커맨드의 시작 이후 경과된 시간 또는 카운트가 제2 리프레시 커맨드의 실행을 즉시 허용하는 것이 3DS 스택의 상이한 다이에 대한 리프레시 커맨드의 중첩으로 이어지는 것인지 결정할 수 있다(즉, 서로 다른 스택들의 서로 다른 어레이들에 있는 로우들은 동시에 리프레시되어 많은 양의 피크 전류를 소비함). 일부 실시예에서, 자유 런닝(free running) 타이머 또는 카운터가 리프레시 커맨드가 메모리 제어기로부터 수신되고 마스터 디바이스에 의해 발행되는 상대 시간을 결정하기 위해 사용될 수 있고 수신된 리프레시 커맨드의 실행을 지연하는 데 필요한 클록 사이클 지연 횟수를 계산하는 데 사용될 수 있다.
블록(540)에서, 제2 리프레시 커맨드의 실행을 허용하는 것이 중첩 리프레시 동작으로 이어진다면, 메모리 디바이스(100a)는 제2 메모리 어레이에 대한 제2 리프레시 커맨드의 실행을 지연시킨다. 일부 실시예에서, 지연의 양은 제1 리프레시 커맨드의 실행이 시작된 시간 및 리프레시가 걸리는 시간에 대한 제2 리프레시 커맨드가 수신된 시간에 기초하며 지연이 메모리 어레이의 데이터를 보존하는 데 필요한 최대 메모리 리프레시 기간을 위반할 정도로 크지 않은 것을 보장하면서 제2 리프레시 커맨드의 실행이 제1 리프레시 커맨드의 실행과 중첩되지 않도록 설정된다. 예를 들어, 마스터 디바이스(100a)는 다음 리프레시 동작을 위한 최대 지연량을 결정할 수 있고, 이는 동일한 메모리 어레이의 동일한 로우들에 대한 마지막 이전 리프레시 동작이 발생한 시간에 기초하며 또한 필요한 로우 리프레시의 요구되는 주기에 기초할 수 있다. 메모리 디바이스(100a)는 또한 제2 리프레시의 실행과 임의의 진행중인 리프레시 사이에 중첩이 없음을 보장하기 위해 요구되는 최소 지연을 결정할 수 있다. 일부 실시예에서, 최소 지연은 적어도 3DS 메모리 디바이스의 동작 특성; 또는 사용자 정의 값(예를 들어, 프로그래밍 가능한 레지스터에서 사용자가 선택한 값); 또는 리프레시 동작과 관련된 기간의 멀티플(예를 들어, 리프레시 동작이 주어진 메모리 디바이스에 대해 n 시간이 걸리는 경우 최소 지연은 n의 배수를 기반으로 할 수 있다); 또는 미리 결정된 전류 임계값 미만의 피크 전류를 초래하는 최소 지연(예를 들어, 미리 구성할 수 있는 지연의 양이 다르기 때문에 피크 전류가 달라지고 최소 피크 전류 목표를 기반으로 지연을 선택할 수 있음); 또는 산업 사양(예를 들어, 위의 기준 중 하나 이상을 기반으로 하는 산업 사양); 또는 이들의 조합을 기초로 한다. 메모리 디바이스(100a)는 계산된 최대 지연과 최소 지연 사이의 지연 값을 선택할 수 있다(즉, 최대 지연, 최소 지연, 또는 최소보다 크고 최대 지연보다 작은 지연을 선택할 수 있음). 일부 실시예에서, 지연은 예를 들어 프로그래밍 가능한 레지스터 값 또는 다른 파라미터 및 레지스터 값을 기반으로 하는 사전 결정된 관계, 또는 하드코딩된 지연 값에 기초하여 미리 구성되거나 미리 결정된다(예를 들어, 퓨즈 구성, 논리 회로 구성 또는 제조 또는 전원 켜기 시 결정된 기타 정적/고정 신호를 기반으로 함). 메모리 디바이스(100a)가 적절한 지연량을 결정하는 방법에 대한 추가 세부사항은 도 6과 관련하여 아래에 제공된다.
도 6은 다른 실시예에 따른 멀티-다이 메모리 디바이스(예를 들어, 메모리 디바이스(200))에서 상이한 다이들에 있는 DRAM들에 대한 리프레시 동작의 재타이밍을 위한 예시적인 방법을 도시하는 대표적인 흐름(600)이다. 블록(610)에서, 마스터 DRAM 디바이스(예를 들어, 도 2의 마스터 디바이스(100a))는 제1 메모리 어레이에 대한 제1 리프레시 커맨드를 검출한다. 예를 들어, 제1 리프레시 커맨드는 도 2의 메모리 어레이(150a 또는 150b 또는 150c)의 로우를 리프레시하는 커맨드일 수 있다. 블록(620)에서, 마스터 디바이스(100a)는 타겟 메모리 어레이에 대한 리프레시 커맨드를 발행한다. 예를 들어, 리프레시 커맨드가 마스터 디바이스(100a)의 메모리 어레이(150a)의 로우를 타겟으로 하는 경우, 마스터 리프레시 제어기(112a)는 리프레시할 로우 어드레스를 생성할 수 있고 메모리 어레이(150a)의 리프레시를 제어할 수 있다. 반면에, 리프레시 커맨드가 슬레이브 디바이스(100b 또는 100c)의 메모리 어레이(150b 또는 150c)의 로우를 타겟으로 하는 경우, 마스터 디바이스는 슬레이브 리프레시 제어기(112b 또는 112c)에 메모리 어레이(150b 또는 150c)의 타겟 로우의 리프레시를 시작하도록 지시할 수 있다.
블록(630)에서, 마스터 디바이스(100a)는 제1 리프레시 커맨드가 발행된 시간(또는 제1 리프레시 동작이 시작되거나 발행된 시간) t1을 결정한다. 마스터 디바이스(100a)는 카운터를 시작하거나, 실행 중인 카운터를 0으로 만들거나, 그렇지 않으면 블록(620)에서 제1 리프레시 커맨드를 발행하는 것과 일치하는 시간 값을 샘플링할 수 있다. 제1 리프레시 커맨드가 발행되는 시간을 설정함으로써, 마스터 디바이스(100a)는 해당 리프레시 커맨드의 발행과 후속 리프레시 커맨드 사이에 경과된 시간의 양을 결정할 수 있다. 경과된 시간을 아는 것은 마스터 디바이스(100a)가 후속 리프레시 커맨드가 진행중인 리프레시 동작을 방해하는지 여부를 결정할 수 있게 한다. 마스터 디바이스(100a)는 블록(640)에서 다른 메모리 어레이(즉, 스택의 다른 3DS 다이의 메모리 어레이)에 대한 후속 리프레시 명령을 검출하고, 블록(650)에서 이 후속 리프레시 커맨드가 메모리 제어기 또는 호스트로부터 수신되는 시간 t2를 결정하고, 블록(660)에서, 경과된 시간이 미리 결정된 시간 임계값보다 작은 경우, t_임계값을 결정할 때 이러한 결정을 내린다. 예를 들어, 블록(630)에서, 제1 리프레시 커맨드를 발행하기 위한 시간이 ns 단위의 시간을 나타내도록 보정된 카운트 값으로 카운터를 시작함으로써 결정되면, 마스터 디바이스(100a)는 t1을 0ns로 설정할 수 있다. 그 다음, 블록(650)에서, 마스터 디바이스(100a)는 현재 카운터 값을 결정할 수 있고, 카운터가 시작된 이후 t2 ns의 시간을 결정할 수 있다. 블록(660)에서, 마스터 디바이스(100a)는 t2 ns가 임계 지연 값보다 작은지를 결정할 수 있다. 임계값 지연 값, t_임계값은 최소 리프레시 인터벌(tREFI) 요구 사항이 위반되지 않으면서 동시에 제1 리프레시와 후속 리프레시 간에 중첩이 없도록 설정된다. 예를 들어, t_임계값이 100 ns로 구성되고 t2가 블록(650)에서 50 ns로 결정되면, 마스터 디바이스(100a)는 블록(660)에서 t2-t1 < 100 ns를 결정할 수 있고 아래에서 더 설명되는 바와 같이 제2 리프레시 커맨드의 발행을 지연시킬 수 있다.
블록(660)에서, 마스터 디바이스(100a)가 후속 리프레시 커맨드가 너무 빨리 왔다고 결정하면(즉, t2-t1 < t_임계값), 마스터 디바이스(100a)는 블록(670)에서 블록(680)에서의 후속 리프레시 커맨드의 발행을 지연시킨다. 한편, 블록(660)에서 마스터 디바이스(100a)가 제1 리프레시 커맨드가 발행된 때와 제2 리프레시 커맨드가 수신된 때 사이에 충분한 지연이 있다고 결정하면(즉, t2-t1 > t_임계값), 블록(680)에서, 리프레시 커맨드를 더 지연시키지 않고 타겟 메모리 어레이에 대한 제2 리프레시 커맨드를 발행한다.
블록(670)에서, 지연량은 미리 결정된, 계산된, 또는 구성 가능한 클록 사이클 또는 시간 인터벌의 수일 수 있고, 마스터 디바이스(100a)가 마스터 디바이스(100a)의 메모리 어레이(150a) 또는 슬레이브 디바이스(100b 또는 100c)의 메모리 어레이(150b 또는 150c) 각각을 타겟으로 하는 수신된 리프레시 커맨드를 발행할 때를 결정할 수 있다. 일부 실시예에서, 지연은 고정된/구성 가능한 지연 t_dly 플러스 미리 결정된 또는 구성 가능한 임계값 t_임계값에 대해 후속 리프레시 커맨드가 얼마나 더 빨리 수신되었는지에 대응하는 지연으로 구성될 수 있다. 예를 들어, t_dly가 2ns로 설정되고(즉, 제2 메모리 어레이에 대한 리프레시 커맨드는 제1 메모리 어레이에 대한 제1 리프레시 커맨드의 실행 완료에 대해 2 ns 지연되거나 제1 리프레시 동작이 완료된 후 제2 리프레시 동작을 시작하기 위해 미리 구성된 시간이 2 ns임) t_임계값이 100 ns이고 제2 리프레시 커맨드가 블록(620)에서 제1 리프레시 커맨드가 발행된 후 50 ns 후에 수신된 것으로 (블록(650)에서) 결정되면(즉, t2 = 50 ns, t1 = 0 ns), 마스터 디바이스(100a)는 타겟 메모리에 대한 제2 리프레시 커맨드의 발행을 52 ns(t_dly + (t_임계값 - (t2-t1)))만큼 지연시킬 수 있다. 위의 예에서 값은 단지 예시이고 후속 리프레시 동작이 제1 리프레시 동작과 시간적으로 중첩(이는 공유된 전원 레일(rail)들의 동시 고전류 수요로 이어짐)되지 않도록 하는 목표를 달성하기 위해 t_dly 및 t_임계값에 대한 다른 값이 선택될 수 있다는 것을 이해할 것이다. 일부 실시예에서, 지연은 3DS 메모리 디바이스의 동작 특성(예를 들어, 피크 전류)에 적어도 부분적으로 기초할 수 있거나, 사용자 정의 값일 수 있거나, 산업 사양 또는 이들의 임의의 조합일 수 있습니다. 블록(670)에서, 마스터 디바이스(100a)는 예를 들어 타이머 또는 카운터를 시작함으로써 지연을 실행할 수 있다(예를 들어, 결정된 지연에 해당하는 클록 수를 카운트).
일부 실시예에서, 마스터 디바이스(100a)는 또한 마스터 또는 슬레이브 DRAM에 대한 내부 활성화 또는 프리차지를 지연시켜 해당 DRAM에 대한 리프레시 시작을 지연시킬 수 있다. 다른 실시예에서, 지연량은 메모리 어레이를 리프레시하는 데 필요한 시간을 포함하여, 선행하는 리프레시가 완료될 때까지 다른 메모리 어레이에 대한 후속 리프레시가 시작되지 않도록 한다. 예를 들어, 2 ns의 미리 구성된 최소 비중첩에 대해, 메모리 디바이스(100a)는 제1 리프레시 동작의 완료를 기다리고, 2ns를 기다리며, 제2 리프레시 동작의 실행을 시작할 수 있다. 다른 실시예에서, 지연량은 중첩된 리프레시 동작들로부터의 타겟 피크 전류에 기초한다. 즉, 지연은 피크 총 전류를 미리 결정되거나 미리 구성된 전류 임계값 아래로 유지하도록 선택된다. 이들 실시예에서, 3DS 메모리에 대한 결과적인 피크 리프레시 전류가 일부 임계값 피크 전류를 초과하지 않는 한, 어느 정도의 중첩 리프레시 동작이 허용될 수 있다. 블록(680)에서, 마스터 디바이스(100a)가 리프레시 커맨드를 발행하거나 실행을 허용할 때, 지연 카운터를 중지 및 재설정하고 제2 리프레시 커맨드를 발행한 시점에 해당하는 새로운 카운터 또는 타이머를 시작할 수 있다. 이 경우, 블록들(640 내지 680)의 기능은 후속 리프레시 커맨드(예를 들어, 제3, 제4 등의 리프레시 커맨드)가 마스터 디바이스(100a)에 의해 수신될 때 반복된다.
도 7a는 멀티-다이 메모리 디바이스(예를 들어, 메모리 디바이스(200))의 상이한 다이들에 있는 DRAM들에 대한 재타이밍된 리프레시 동작을 예시하는 대표적인 그래프(700a)이다. 곡선들(720a, 722a, 724a)은 3DS 스택의 서로 다른 메모리 디바이스들의 제1, 제2, 및 제3 메모리 어레이들에 대한 재타이밍된 리프레시 타이밍을 나타낸다. 예를 들어, 곡선(720a)은 마스터 디바이스(100a)의 메모리 어레이(150a)의 리프레시 타이밍을 나타낼 수 있고, 곡선(722a)은 슬레이브 디바이스(100b)의 메모리 어레이(150b)의 리프레시 타이밍을 나타낼 수 있고, 곡선(724a)은 슬레이브 디바이스(100c)의 메모리 어레이(150c)의 리프레시 타이밍을 나타낼 수 있다. 특히, 그래프(700a)는 타이밍(722a)에 따라 메모리 어레이(150b)에 대한 리프레시가 메모리 어레이(150a)로의 리프레시 완료로부터 시간(710)만큼 지연되는 예를 도시하고; 타이밍(724a)에 따라 메모리 어레이(150c)에 대한 리프레시가 메모리 어레이(150b)에 대한 리프레시 완료로부터 시간(711)만큼 지연된다. 지연량들(710 및 711)은 도 6의 블록(670)과 관련하여 위에서 설명된 바와 같이 결정될 수 있다. 즉, 곡선(720)이 블록(640)(도 6)에서 검출된 제2/이후의 리프레시 커맨드를 나타내는 경우, 리프레시 커맨드를 즉시 발행하는 것은 리프레시 동작의 중첩(따라서 더 높은 피크 전류)을 초래할 것이기 때문에, 블록(670)(도 6)에서 타이밍(720)은 타이밍(722a)에 대해 시간 지연(709)만큼 지연된다. 예를 들어, 임계 시간 t_임계값 = t3(도 7a에서) 및 시간(710)(t4-t3)이 도 6과 관련하여 설명된 미리 구성된 지연 t_dly인 경우, 지연(709)은 t_dly + (t_임계값 - (t2-t1)) 또는 (t4-t3) + (t3-(t2-t1))과 동일하다. 일부 실시예에서, 지연량은 고정되고 후속 메모리 리프레시 커맨드들 사이에 중첩이 없도록(또는 미리 결정된 최소 중첩 시간 미만으로 중첩되도록) 항상 충분히 크게 선택된다. 예를 들어, 메모리 리프레시 커맨드가 완료되는 데 일반적으로 x ns가 걸리는 경우, y > x인 고정 지연 y ns는 3DS 메모리 디바이스의 서로 다른 메모리 어레이에 대한 리프레시 커맨드가 중첩되지 않도록 할 수 있다. 다른 실시예에서, 지연량은 제1 리프레시 동작이 시작된 시간, 제1 리프레시 동작이 완료될 것으로 예상되는 시간에 기초하여, 그리고 제1 리프레시 동작의 완료 후, 제2 리프레시 동작이 시작될 수 있는 때를 나타내는 미리 구성된 또는 미리 결정된 정적 시간에 더 기초하여 가변적이다.
도 7b는 도 7a의 재타이밍된 리프레시 동작에 대응하는 전류 프로파일을 예시하는 대표적인 그래프이다. 전류 프로파일(720b)은 리프레시 타이밍(720a)(3DS 스택의 제1 메모리 디바이스에 대한 리프레시 동작)에 대응하고; 전류 프로파일(722b)은 리프레시 타이밍(722a)(3DS 스택의 제2 메모리 디바이스에 대한 리프레시 동작)에 대응하고; 그리고 전류 프로파일(724b)은 리프레시 타이밍(724a)(3DS 스택의 제1 메모리 디바이스에 대한 리프레시 동작)에 대응한다. 전류 프로파일(730)은 3DS 스택 디바이스(예를 들어, 도 2의 메모리 디바이스(200))에 의해 소비되는 총 전류를 나타낸다. 예를 들어, 이것은 공유 전원 레일들에서 끌어온 전류일 수 있다. 도 7b에서 볼 수 있듯이, 스택에 있는 서로 다른 메모리 어레이들의 리프레시 동작들 사이에 지연이 있기 때문에 피크 전류는 중첩되지 않다. 예를 들어, 제1 메모리 어레이에 대한 피크 전류(727)는 제2 메모리 어레이에 대한 피크 전류 드로우(729)로부터 시간(710a)만큼 지연된다. 결과적으로, 총 전류(730)는 리프레시 사이클들이 시간적으로 중첩될 때 도 4b에서와 같이 피크 전류의 합이 아닌 개별 전류 프로파일(720b, 722b, 724b)의 대략 동일한 피크들에서 피크를 이룬다.
본 개시내용은 많은 대표적인 예를 포함하지만, 이는 개시된 방법 또는 청구될 수 있는 것의 범위에 대한 제한으로 해석되어서는 안 되며, 오히려 개시된 방법의 실시예에 특정할 수 있는 특징에 대한 설명으로 해석되어야 한다. 별도의 실시예와 관련하여 본 문서에 설명된 특정 특징은 단일 실시예에서 조합하여 구현될 수도 있다. 역으로, 단일 실시예의 콘텍스트에서 설명된 다양한 특징은 또한 개별적으로 또는 임의의 적합한 하위 조합으로 다중 실시예에서 구현될 수 있다. 더욱이, 특징들이 특정 조합으로 작용하는 것으로 위에서 설명될 수 있고 심지어 초기에 그러한 것으로 청구될 수도 있지만, 청구된 조합의 하나 이상의 특징은 일부 경우에 조합에서 제거될 수 있으며 청구된 조합은 하위 조합 또는 하위 조합의 변형으로 안내될 수 있다.
유사하게, 동작이 도면에 특정 순서로 묘사되어 있지만, 이것은 바람직한 결과를 달성하기 위해 그러한 동작이 표시된 특정 순서 또는 순차적인 순서로 수행되거나 예시된 모든 작업이 수행되어야 함을 요구하는 것으로 이해되어서는 안 된다. 더욱이, 본 특허 문서 및 첨부된 부록에 설명된 실시예에서 다양한 시스템 컴포넌트의 분리가 모든 실시예에서 그러한 분리를 요구하는 것으로 이해되어서는 안 된다.
이상에서, 본 기술의 특정 실시예는 예시의 목적으로 본원에 설명되었지만, 기술의 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 또한, 기술의 특정 실시예와 관련된 이점이 이러한 실시예의 콘텍스트에서 설명되었지만, 다른 실시예도 이러한 이점을 나타낼 수 있고, 모든 실시예가 본 기술의 범위에 속하는 이러한 이점을 반드시 나타낼 필요는 없다. 따라서, 본 개시 및 관련 기술은 본원에 명시적으로 도시되거나 설명되지 않은 다른 실시예를 포함할 수 있다.

Claims (20)

  1. 방법에 있어서,
    3차원 적층(3DS) 메모리 디바이스의 제1 메모리 어레이에 대한 제1 리프레시 커맨드(refresh command)를 수신하는 단계;
    상기 3DS 메모리 디바이스의 제2 메모리 어레이에 대한 제2 리프레시 커맨드를 수신하는 단계;
    상기 제2 리프레시 커맨드의 실행이 상기 제1 리프레시 커맨드의 실행과 시간적으로 중첩될 것이라고 결정하는 단계; 및
    상기 결정에 기초하여, 상기 3DS 메모리 디바이스의 동작 특성, 사용자 정의 값, 산업 사양(industry specification) 또는 이들의 조합에 적어도 부분적으로 기초하는 시간 기간 동안 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 실행을 지연시키는 단계를 포함하는, 방법.
  2. 제1 항에 있어서, 상기 시간 기간 동안 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 실행을 지연시키는 단계는:
    상기 제2 메모리 어레이의 로우(row)에 대한 다음 리프레시 동작 이전에 허용되는 최대 지연 값을 계산하는 단계,
    여기서 상기 허용된 최대 지연은 상기 제2 메모리 어레이의 로우에 대한 마지막 이전 리프레시 동작의 시간 및 상기 제2 메모리 어레이의 최대 리프레시 인터벌(interval)에 기초함; 및
    상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 최소 지연 값을 계산하는 단계를 더 포함하고,
    여기서 상기 최소 지연은 상기 3DS 메모리 디바이스의 동작 특성, 사용자 정의 값, 상기 제1 리프레시 커맨드의 실행과 관련된 시간 주기의 멀티플(multiple), 또는 산업 사양, 또는 이들의 임의의 조합에 적어도 부분적으로 기초하고;
    상기 시간 기간은 상기 최대 지연, 상기 최소 지연, 또는 상기 최소 지연보다 크고 상기 최대 지연보다 작은, 방법.
  3. 제1항에 있어서, 상기 제2 리프레시 커맨드가 상기 제1 리프레시 커맨드의 상기 실행과 시간적으로 중첩될 것이라고 결정하는 단계는 상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 동시적인 리프레시로부터 초래되는 피크 전류(peak current)가 미리 결정된 전류 임계값을 초과한다고 결정하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 실행을 지연시키는 단계는 미리 구성된 지연량만큼 실행을 지연시키는 단계를 포함하고, 상기 미리 구성된 지연량은 하나 이상의 피크 전류 타겟들에 기초하는, 방법.
  5. 제1항에 있어서, 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 명령의 실행을 지연시키는 단계는 상기 제1 리프레시 커맨드와 연관된 제1 리프레시 동작이 시작된 시간, 상기 제1 리프레시 동작이 완료될 것으로 예상되는 시간에 기초하고, 상기 제2 리프레시 커맨드와 연관된 제2 리프레시 동작이 시작될 수 있는 상기 제1 리프레시 동작의 완료 후 미리 구성된 시간에 더 기초하여 가변량의 지연만큼 실행을 지연시키는 단계를 포함하는, 방법.
  6. 제1항에 있어서, 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 상기 실행을 지연시키는 단계는:
    상기 3DS 메모리 디바이스의 피크 리프레시 전류가 미리 결정된 전류 임계값 미만이 되기 위한 최소 지연량을 결정하는 단계; 및
    상기 결정된 최소 지연량만큼 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 상기 실행을 지연시키는 단계를 더 포함하는, 방법.
  7. 제4항에 있어서, 상기 미리 구성된 지연량은 상기 3DS 메모리 디바이스의 메모리 어레이에 대한 리프레시 커맨드의 실행을 완료하는 데 필요한 시간보다 큰 지연인, 방법.
  8. 방법에 있어서,
    3차원 적층(3DS) 메모리 디바이스의 마스터 메모리 디바이스에서, 상기 3DS 메모리 디바이스의 제1 메모리 어레이에 대한 제1 리프레시 커맨드를 검출하는 단계;
    상기 마스터 메모리 디바이스에 의해, 상기 제1 메모리 어레이에 대한 상기 제1 리프레시 커맨드를 발행하는 단계-상기 제1 리프레시 커맨드를 발행하는 것은 상기 제1 리프레시 커맨드의 실행을 시작함-;
    상기 마스터 메모리 디바이스가 상기 제1 메모리 어레이에 대한 상기 제1 리프레시 커맨드를 발행한 시간을 결정하는 단계;
    상기 마스터 메모리 디바이스에서, 상기 3DS 메모리 디바이스의 제2 메모리 어레이에 대한 제2 리프레시 커맨드를 검출하는 단계,
    여기서 상기 제2 메모리 어레이는 상기 제1 메모리 어레이의 메모리 디바이스와 다른 메모리 디바이스에 있음;
    상기 마스터 메모리 디바이스가 상기 제2 리프레시 커맨드를 검출한 시간을 결정하는 단계;
    상기 마스터 메모리 디바이스가 상기 제2 리프레시 커맨드를 검출한 시간과 상기 마스터 메모리 디바이스가 상기 제1 리프레시 커맨드를 발행한 시간 사이의 차이가 임계 시간보다 작은 것으로 결정하는 단계; 및
    상기 마스터 메모리 디바이스가 상기 제2 리프레시 커맨드를 검출한 시간과 상기 마스터 메모리 디바이스가 상기 제1 리프레시 커맨드를 발행한 시간 사이의 차이가 상기 임계 시간 미만이라는 결정에 적어도 부분적으로 기초하여 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 실행을 지연시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 상기 실행을 지연시키는 단계는:
    상기 제2 메모리 어레이에 대한 상기 제2 리프레시 커맨드의 상기 실행의 시작이 상기 제1 메모리 어레이에 대한 상기 제1 리프레시 커맨드의 상기 실행의 완료에 뒤쳐져야 하는 미리 구성된 지연을 결정하는 단계;
    상기 제1 리프레시 커맨드의 상기 실행이 완료될 때까지 지연시키는 단계; 및
    상기 미리 구성된 지연을 기초로 추가 양을 지연시키는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서, 상기 미리 구성된 지연은 프로그래밍 가능한 레지스터(programmable register)에 저장되는, 방법.
  11. 제9항에 있어서, 상기 미리 구성된 지연은 상기 마스터 메모리 디바이스의 퓨즈 구성 또는 논리 회로 구성에 적어도 부분적으로 기초하는, 방법.
  12. 장치에 있어서,
    제1 유형의 복수의 메모리 디바이스들-여기서 상기 제1 유형의 메모리 디바이스들의 각각은 제2 유형의 메모리 디바이스로부터 커맨드 또는 제어 정보를 수신하도록 구성된 제1 메모리 어레이를 포함함-; 및
    상기 제1 유형의 메모리 디바이스들의 각각에 연결된 제2 유형의 메모리 디바이스를 포함하고,
    상기 제2 유형의 메모리 디바이스는 제2 메모리 어레이를 포함하고, 그리고
    상기 제2 유형의 메모리 디바이스는 제2 리프레시 동작이 상기 제1 메모리 어레이들 또는 제2 메모리 어레이 중 다른 하나의 제1 리프레시 동작과 시간적으로 중첩될 때 상기 제1 메모리 어레이들 또는 제2 메모리 어레이 중 임의의 하나의 상기 제2 리프레시 동작을 지연시키도록 구성되는, 장치.
  13. 제12항에 있어서, 상기 제2 유형의 메모리 디바이스는 상기 제2 메모리 어레이 및 상기 제1 메모리 어레이들의 각각의 리프레시 동작을 제어하도록 구성된 리프레시 제어기를 더 포함하는, 장치.
  14. 제12항에 있어서, 상기 제1 유형의 메모리 디바이스 각각은 상기 제2 유형의 메모리 디바이스로부터 리프레시 커맨드를 수신하고 상기 제2 유형의 메모리 디바이스로부터 상기 리프레시 커맨드를 수신하는 것에 응답하여 대응하는 제1 메모리 어레이의 리프레시 동작을 제어하도록 구성된 제어 로직을 포함하는, 장치.
  15. 제12항에 있어서, 상기 제2 유형의 메모리 디바이스는 상기 제2 유형의 메모리 디바이스에 연결된 메모리 제어기로부터 리프레시 커맨드를 수신하도록 구성되는, 장치.
  16. 제12항에 있어서, 상기 제2 유형의 메모리 디바이스가 상기 제2 리프레시 동작을 지연시키는 상기 지연은 미리 구성된 지연량인, 장치.
  17. 제12항에 있어서, 상기 제2 유형의 메모리 디바이스가 상기 제2 리프레시 동작을 지연시키는 상기 지연은 가변 지연량이고, 상기 가변 지연량은 상기 제2 유형의 메모리 디바이스가 상기 제1 리프레시 동작을 시작할 때, 상기 제1 리프레시 동작이 완료될 것으로 예상될 때에 적어도 부분적으로 기초하고, 상기 제1 리프레시 동작의 완료와 상기 제2 리프레시 동작의 시작 사이의 미리 결정된 최소 중첩 시간에 더 기초하는, 장치.
  18. 제12항에 있어서, 상기 제2 유형의 메모리 디바이스는:
    타이머(timer); 그리고
    상기 타이머에 연결된 리프레시 제어기를 더 포함하고, 상기 리프레시 제어기는:
    상기 제2 유형의 메모리 디바이스가 상기 제1 리프레시 동작을 발행할 때 상기 타이머의 제1 값을 결정하고;
    상기 제2 유형의 메모리 디바이스가 제2 리프레시 커맨드를 수신할 때 상기 타이머의 제2 값을 결정하고;
    상기 타이머의 상기 제2 값과 상기 타이머의 상기 제1 값 사이의 차이가 임계값보다 작다고 결정하고; 그리고
    상기 타이머의 상기 제2 값과 상기 타이머의 상기 제1 값 사이의 상기 차이가 상기 임계값보다 작다는 결정에 응답하여 상기 제2 리프레시 커맨드의 실행을 지연시키도록 구성되는, 장치.
  19. 제18항에 있어서, 상기 타이머의 상기 제2 값과 상기 타이머의 상기 제1 값 사이의 상기 차이가 상기 임계값보다 작다는 결정에 응답하여 상기 제2 리프레시 커맨드의 상기 실행을 지연시키는 것은:
    요구되는 지연량을 계산하는 것,
    여기서 상기 요구되는 지연량은 상기 타이머의 상기 제2 값과 상기 타이머의 상기 제1 값 사이의 상기 차이에 적어도 부분적으로 기초하고 미리 구성된 지연에 더 기초함; 및
    상기 타이머가 상기 타이머의 상기 제2 값 더하기 상기 요구되는 지연량에 대응되는 값을 카운트 할 때, 상기 제2 리프레시 커맨드의 실행을 시작하는 것을 포함하는, 장치.
  20. 제19항에 있어서, 상기 미리 구성된 지연은 프로그래밍 가능한 레지스터에 저장되는, 장치.
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