KR20220037482A - 패턴화된 예비성형품을 위한 제조 및 테이프 전사 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 30
- 238000012546 transfer Methods 0.000 title abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 100
- 238000002844 melting Methods 0.000 claims abstract description 80
- 230000008018 melting Effects 0.000 claims abstract description 80
- 239000000203 mixture Substances 0.000 claims abstract description 20
- 235000013870 dimethyl polysiloxane Nutrition 0.000 claims abstract description 14
- 239000004205 dimethyl polysiloxane Substances 0.000 claims abstract description 14
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 claims abstract description 14
- 239000004642 Polyimide Substances 0.000 claims abstract description 11
- 229920001721 polyimide Polymers 0.000 claims abstract description 11
- 238000011049 filling Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 61
- 238000000576 coating method Methods 0.000 claims description 22
- 239000011248 coating agent Substances 0.000 claims description 21
- 229910045601 alloy Inorganic materials 0.000 claims description 19
- 239000000956 alloy Substances 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000003795 chemical substances by application Substances 0.000 claims description 8
- 230000004907 flux Effects 0.000 claims description 5
- 238000003486 chemical etching Methods 0.000 claims description 3
- 238000000608 laser ablation Methods 0.000 claims description 2
- 239000000969 carrier Substances 0.000 abstract 1
- 229910000679 solder Inorganic materials 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000002245 particle Substances 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 238000005755 formation reaction Methods 0.000 description 9
- 238000007639 printing Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000843 powder Substances 0.000 description 7
- 230000001419 dependent effect Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 229910001092 metal group alloy Inorganic materials 0.000 description 5
- 238000005507 spraying Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 229920001296 polysiloxane Polymers 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000002270 dispersing agent Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005096 rolling process Methods 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 239000004734 Polyphenylene sulfide Substances 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 2
- 238000005266 casting Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- 229920000069 polyphenylene sulfide Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 239000006254 rheological additive Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- 239000004696 Poly ether ether ketone Substances 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004697 Polyetherimide Substances 0.000 description 1
- CYLWJCABXYDINA-UHFFFAOYSA-N Polythiazide Polymers ClC1=C(S(N)(=O)=O)C=C2S(=O)(=O)N(C)C(CSCC(F)(F)F)NC2=C1 CYLWJCABXYDINA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 101100137008 Streptomyces hygroscopicus Pmms gene Proteins 0.000 description 1
- 238000003848 UV Light-Curing Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000834 fixative Substances 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000006072 paste Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920002492 poly(sulfone) Polymers 0.000 description 1
- 229920000434 poly[(mercaptopropyl)methylsiloxane] polymer Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920002530 polyetherether ketone Polymers 0.000 description 1
- 229920001601 polyetherimide Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229960005483 polythiazide Drugs 0.000 description 1
- 229920000046 polythiazide Polymers 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
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- H01L2933/0033—Processes relating to semiconductor body packages
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
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Abstract
본 발명은 전사 테이프 상의 패턴화된 예비성형품을 위한 제조 방법 및 그러한 패턴화된 예비성형품뿐만 아니라 전사 테이프를 캐리어로서 사용하는 것에 관한 것이다. 패턴화된 예비성형품을 위한 제조 방법은,
- 강성 기부 및 테이프를 포함하는 패턴화된 테이프를 제공하는 단계로서, 테이프는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 강성 기부는 테이프에 의해 적어도 부분적으로 덮이며, 테이프는 리세스들의 패턴을 포함하는, 상기 패턴화된 테이프를 제공하는 단계; 및
- 패턴화된 테이프의 리세스들을 전기전도성 재료에 의해 적어도 부분적으로 충전하여, 패턴화된 예비성형품을 얻는 단계를 포함한다.
전기전도성 재료는 제1 융점을 갖는 제1 성분 및 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함한다.
- 강성 기부 및 테이프를 포함하는 패턴화된 테이프를 제공하는 단계로서, 테이프는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 강성 기부는 테이프에 의해 적어도 부분적으로 덮이며, 테이프는 리세스들의 패턴을 포함하는, 상기 패턴화된 테이프를 제공하는 단계; 및
- 패턴화된 테이프의 리세스들을 전기전도성 재료에 의해 적어도 부분적으로 충전하여, 패턴화된 예비성형품을 얻는 단계를 포함한다.
전기전도성 재료는 제1 융점을 갖는 제1 성분 및 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함한다.
Description
본 발명은 전사 테이프(transfer tape)로서 사용될 패턴화된 예비성형품(patterned preform)을 위한 제조 방법, 및 그러한 패턴화된 예비성형품에 관한 것이다. 이 제조 방법은 예를 들어 전자 구성요소들을 연결하기 위한 땜납 또는 소결 재료와 같은 전기전도성 재료의 기술 분야와 관련될 수 있다. 이 제조 방법은 2개의 인접한 인쇄된 땜납 범프(bump) 사이에서 미크론, 서브-미크론 및 나노미터 크기의 상호 간극 거리를 갖는 높은 정밀도 및 미세 피치(fine pitch) 응용들을 가능하게 하는 데 특히 적합하다.
땜납 페이스트 인쇄 기술은, 예컨대 미니 및 마이크로-LED 응용 분야들에서 2개의 인접한 인쇄된 땜납 범프 사이에서 작은 상호 간극 거리를 갖는 미세 피치 스텐실 인쇄(stencil printing)로 이동하고 있다. 훨씬 더 작은 상호 간극 거리 난제는, 매우 근접한 땜납 범프들의 브리징(bridging)으로 인한 전기 단자 단락(electrical terminal shorting)을 피하기 위한 정밀 인쇄 및 분말 크기별 스텐실 땜납 인쇄 페이스트 기술을 제시한다.
따라서, 종래 기술과 비교하여 훨씬 더 작은 상호 간극 거리를 갖는 훨씬 더 미세한 응용을 허용하는 개선된 제조 방법을 제공할 필요성이 있다.
본 발명의 문제는 독립항들의 주제들에 의해 해결되는데, 여기서 추가의 실시예들이 종속항들에 포함된다. 하기에 기술되는 본 발명의 태양들이 패턴화된 예비성형품, 패턴화된 예비성형품을 위한 제조 방법뿐만 아니라 패턴화된 예비성형품의 테이프 전사 공정을 포함한다는 것에 유의하여야 한다.
본 발명에 따르면, 패턴화된 예비성형품을 위한 제조 방법이 제시된다. 패턴화된 예비성형품을 제조하기 위한 방법은 하기 단계들을 포함한다:
a) 강성 기부 및 테이프를 포함하는 패턴화된 테이프를 제공하는 단계로서, 테이프는 폴리이미드 또는 폴리 다이메틸 실록산(PDMS)으로 제조되고, 강성 기부는 테이프에 의해 적어도 부분적으로 덮이며, 테이프는 리세스(recess)들의 패턴을 포함하는, 상기 패턴화된 테이프를 제공하는 단계.
b) 패턴화된 폴리이미드 또는 폴리 다이메틸 실록산 테이프의 리세스들을 전기전도성 재료에 의해 적어도 부분적으로 충전하여, 패턴화된 예비성형품을 얻는 단계.
전기전도성 재료는 제1 융점을 갖는 제1 성분 및 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함한다.
상기 나열된 제조 방법 단계들에 의해 얻어진 패턴화된 예비성형품은 패턴화된 전사 테이프로서 사용될 수 있다. 다시 말하면, 강성 기부 및 테이프는 강성 기부 및 테이프에 의해 유지되는, 전기전도성 재료를 위한 운반 캐리어로서 사용될 수 있다. 이어서, 패턴화된 전사 테이프는 별개의 위치(예컨대 고객)에의 전기전도성 재료의 전달 또는 운반, 및 하기에 설명되는 바와 같은 고객의 기판(substrate) 상에서의 전기전도성 재료의 추가 처리 또는 적용을 허용할 수 있다. 패턴화된 예비성형품이 가져와지고, 전기전도성 재료가 기판을 향하고 테이프가 기판의 표면으로부터 멀리 향하는 역전된(뒤집힌) 위치로 실제 기판(예컨대, LED 부착을 위해 고객에 의해 제공된 기판) 상에 놓일 수 있다. 강성 기부 및 테이프는, 전기전도성 재료만이 예컨대 LED 기판 상에 남아 예컨대 LED 구성요소를 위한 부착 부분들을 제공하도록 제거될 수 있다. 다시 말하면, 제조 방법은 하기 단계들을 더 포함할 수 있다:
c) (예컨대, 패턴화된 예비성형품(전사 테이프)을 역전된 위치로 뒤집음으로써) 패턴화된 예비성형품을 기판 상에 두는 단계
d) 전기전도성 재료 부분들이 기판 상에 남아 전자 구성요소를 위한 부착 부분들을 제공하도록, 강성 기부 및 테이프를 제거하는 단계.
강성 기부 및/또는 기판은, 예컨대 150℃ 내지 170℃의 온도를 견디는 유리 또는 중합체 재료의 반도체 등급 패널 또는 기부일 수 있다. 유리 재료는 SiO2를 포함할 수 있다. 중합체 재료는 폴리아미드, PMMS, 폴리페닐렌 설파이드(PPS), 폴리에테르이미드, 폴리설폰, 액정 중합체, 폴리에테르 에테르 케톤, PET, 폴리티아지드 등을 포함할 수 있다.
강성 기부 플레이트의 치수는, 예를 들어 5 mm 내지 1000 mm의 길이와 폭 및 1 mm 내지 100 mm의 두께, 바람직하게는 5 mm 내지 500 mm의 길이와 폭 및 1 mm 내지 20 mm의 두께일 수 있다.
리세스들은 임의의 크기 또는 형상의 임의의 종류의 채널, 개구 또는 개방부일 수 있다. 크기는 수 mm, μm 또는 수 nm일 수 있다. 형상은 둥근 형, 원형, 타원형, 각진 형, 직사각형, 다각형 등일 수 있다. 리세스들은 모두 유사하거나 상이할 수 있다. 리세스들은 개방된 관통 구멍, 채널, 막힌 구멍 또는 만입부일 수 있다. 리세스의 깊이는 1 내지 1000 μm, 바람직하게는 5 내지 200 μm일 수 있으며, 이는 10 내지 100 μm의 인쇄된 페이스트의 두께를 초래한다.
단계 b)에서의 "리세스의 충전"은 테이프 내의 리세스 또는 개방부 내로 페이스트 형태의 전기전도성 재료의 인쇄, 분배 또는 분사로서 이해될 수 있다. 전기전도성 재료는 또한, 예컨대 분배 및 종국적으로 분말 입자들 사이에서의 밀도 및 접착을 증가시키기 위한 가열 또는 달리 압축 단계가 뒤따름으로써, 리세스들 내로 분말로서 적용될 수 있다.
리세스들 내에 제공되는 전기전도성 재료는 땜납 또는 소결 페이스트 또는 분말 재료이거나 이를 포함할 수 있다. 전기전도성 재료는 땜납 합금, 금속 분말, 도핑된 금속, 도핑된 금속 합금, 전기전도성 접착제 등을 포함할 수 있다. 전기전도성 재료는 상이한 융점들을 갖는 제1 성분과 제2 성분의 혼합물을 포함한다. 바람직하게는, 둘 모두의 성분은 땜납 합금이다. 일례에서, 전기전도성 재료의 제1 성분은 BiSnAg 합금이거나 이를 포함한다. 일례에서, 전기전도성 재료의 제2 성분은 SnAgCu 합금이거나 이를 포함한다. 전기전도성 재료는 열 및/또는 UV 경화제, 결합제, 용매, 분산제, 리올로지 개질제(rheology modifier) 등을 제1 또는 제2 성분 중 하나로서 또는 추가 성분(들)으로서 더 포함할 수 있다.
본 발명에 따른 제조 방법은 미크론, 서브-미크론 및 나노미터 크기의 상호 간극 거리를 갖는 높은 정밀도 및 미세 피치 응용들의 제조에 특히 적합하다. 하나의 인쇄 점(dot) 또는 사각부(square)의 중심으로부터 가장 가까운 인접한 인쇄 점 또는 사각부까지의 상호 간극 거리는 나노미터 내지 마이크로미터의 범위 내일 수 있다. 바람직하게는, 상호 간극 거리의 적어도 일부는 30 μm 미만, 바람직하게는 20 μm 미만, 더 바람직하게는 10 μm 미만이다.
본 발명에 따른 제조 방법은 테이프 내에서 극히 작은 리세스들을 갖는 그리고 이에 의해 전기전도성 재료에 의하여 연결될 전자 구성요소에의 극히 작은 연결점들을 갖는 높은 정밀도 및 미세 피치 응용들의 제조를 허용한다. 일례에서, 테이프 내의 리세스들 중 적어도 일부는 마이크로미터 내지 나노미터 범위의 직경 또는 치수 또는 크기를 갖는다. 바람직하게는, 리세스들 중 적어도 일부는 고객 기판 설계에 따른 10 μm 내지 100 μm의 폭, 또는 25 μm 미만, 바람직하게는 18 μm 미만, 더 바람직하게는 10 μm 미만의 폭을 갖는다.
부가적으로, 본 발명에 따른 제조 방법은 전기전도성 재료의 상이한 높이 및/또는 조성의 형태의 불균일한 재료 침착을 회피하고, 제조 처리량 및 품질을 개선하는 데 도움을 준다.
본 발명에 따른 방법에 의해 제조되는 미세 피치 응용은 미니 또는 마이크로 LED 응용, 반도체 최종 패키징 응용, 표면 실장 상호접속 응용 등일 수 있다.
일례에서, 패턴화된 테이프를 제공하는 단계 a)는 하기 단계들을 더 포함한다:
- 강성 기부를 제공하는 단계,
- 강성 기부를 테이프로 적어도 부분적으로 덮는 단계, 및
- 테이프 내에 리세스들의 패턴을 제공하는 단계.
테이프는 바람직하게는 폴리이미드 또는 PDMS로 제조되거나 이를 포함한다. 테이프는, 예컨대 종국적으로 접착제를 사용한 기계적 롤링에 의해 강성 기부에 적용될 수 있다. 테이프는 강성 기부에 고정될 수 있다.
일례에서, 패턴화된 테이프를 제공하는 단계 a)는 강성 기부와 테이프 사이에 중간 코팅을 제공하는 단계를 더 포함한다. 중간 코팅은 패턴화된 테이프를 수분, 먼지, 화학물질, 공기 중 오염 물질, 극한 온도 등으로부터 보호할 수 있다. 중간 코팅은 강성 기부로부터 테이프의 제거를 용이하게 할 수 있다. 중간 코팅은 정합(conformal) 코팅일 수 있는데, 이는 기부 플레이트 토폴로지(topology)에 '정합하는', 예컨대 1 내지 25 μm 두께, 바람직하게는 1 내지 5 μm 두께의 보호 코팅 또는 중합체 필름을 의미한다. 중간 코팅의 재료 조성은 강성 기부 재료에 의존할 수 있다. 강성 기부로서 유리 패널의 경우, 코팅은 질산염 또는 산화물 필름일 수 있다. 강성 기부로서 중합체 기부의 경우, 코팅은 예컨대 폴리우레탄, 실리콘, 아크릴, 플루오르화 또는 비-플루오르화-폴리-파라-자일릴렌(파릴렌), 에폭시, 비정질 플루오로중합체 등과 같은 중합체일 수 있다. 중간 코팅은 예컨대 분무, 분배 또는 스핀 코팅에 의해 적용될 수 있다.
다른 예에서, 패턴화된 테이프를 제공하는 단계 a)는 하기 단계들(반드시 이들 모두가 아니거나 이러한 순서가 아님)을 포함한다:
- 기부 또는 실리콘 웨이퍼를 제공하는 단계,
- 기부의 적어도 부분들 상에 마스크를 적용하는 단계,
- 적어도 기부의 마스킹되지 않은 부분들에 코팅을 적용하는 단계,
- 예컨대 UV 방사선에 의해 코팅을 경화시키는 단계,
- 마스크의 원하지 않는 부분들을 제거하는 단계,
- 마스킹된 그리고/또는 에칭된 부분들에 따른 상이한 두께의 부분들을 수용하도록 기부를 에칭하는 단계,
- 에칭된 기부 상에 바람직하게는 폴리 다이메틸 실록산으로 되거나 이를 포함하는 필름을 캐스팅하는 단계,
- 에칭된 기부를 제거하는 단계로서, 테이프는 이제 기부의 역(negative) 형상을 제공하고, 이전의 에칭에 의해 얻어진 기부의 상이한 두께의 부분들과 유사한 리세스들을 포함하는, 상기 에칭된 기부를 제거하는 단계,
- 예컨대 유리로 제조된 강성 기부 상에 테이프를 적용하는 단계, 및
- 예컨대 플라즈마에 의해 또는 접착 필름 등에 의해 강성 기부와 테이프를 접합하는 단계.
폴리이미드 또는 폴리 다이메틸 실록산 테이프는 패턴화되고, 테이프 내에서의 리세스 패턴의 생성은 포토리소그래피, 화학 에칭(습식 및 건식), 레이저 절삭 등에 의해 행해질 수 있다.
일례에서, 패턴화된 테이프의 리세스들을 전기전도성 재료에 의해 적어도 부분적으로 충전하는 단계 b)는 리세스들을 넘는 전기전도성 재료(예컨대, 잉여 페이스트)를 제거하고/하거나 전기전도성 재료를 평평하게 하기 위한 스퀴지(squeegee) 단계를 더 포함한다.
일례에서, 제조 방법은 패턴화된 테이프 및 충전된 리세스들의 상부 상에 불활성 필름을 제공하는 단계를 더 포함한다. 불활성 필름은, 예컨대 분무, 접착, 기계적 롤링에 의해, 패턴화된 테이프 및 충전된 리세스들 상으로 층상화될 수 있다. 불활성 필름은 산화물 필름, 유기 필름, 열가소성 수지, 희생 필름 등일 수 있다. 불활성 필름은 취급 동안 그리고 특히 고객에게의 운반 동안 패턴화된 예비성형품을 보호할 수 있다. 불활성 필름은, 더 이상 필요하지 않을 때 그리고 기판에 대한 연결 전에, 기계적으로 제거되거나 달리 제거, 예컨대 연소될 수 있다. 불활성 필름의 두께는 1 μm 내지 2000 μm의 범위일 수 있다.
단계 c)는 기판 상에의 패턴화된 예비성형품의 제공이다. 이는 예컨대 산화를 방지하고/하거나 점착성 및 취급 특성을 개선하기 위해 기판 및/또는 예비성형품 상에서의 플럭스제(flux agent)의 처리 또는 분무를 포함할 수 있다.
단계 c)는 예컨대 기판에 대한 패턴화된 예비성형품의 광학적 정렬을 포함할 수 있다. 이는 예컨대 기준 수단에 의해 행해질 수 있다.
단계 c)는 기판에 대한 패턴화된 예비성형품의 (사전) 고정을 위한 부분 리플로우(reflow) 또는 제1 가열을 포함할 수 있다. 다시 말하면, 일례에서, 패턴화된 예비성형품이 단계 c)에서 기판 상에 놓인 후에 추가 단계가 있을 수 있다. 이러한 단계는 강성 기부 및 테이프가 단계 d)에서 제거되기 전의 제1 가열 단계일 수 있다. 부분 리플로우 또는 제1 가열은 100 내지 190℃, 바람직하게는 150 내지 175℃의 범위 내일 수 있다. 지속 시간은 1 내지 30분일 수 있다.
다른 예에서, 패턴화된 예비성형품은, 예컨대 접착제, 용매 액적과 같은, 예비성형품 또는 기판 상으로 국소적으로 적용될 수 있는 고정제를 사용하여 기판에 (사전) 고정될 수 있다.
단계 d)는 전자 구성요소, 예컨대 LED 구성요소가 전기전도성 재료에 부착되기 전에, 전기전도성 재료 패턴 외의 나머지 모든 것이 제거된다는 점에서 이해될 수 있다. 단계 d)는 또한 예컨대 산화를 방지하기 위해 플럭스제의 처리 또는 분무를 포함할 수 있다. 다시 말하면, 제조 방법은 단계 d)에서 또는 그 이전에 기판, 패턴화된 예비성형품 및/또는 전자 구성요소 사이에 플럭스제를 제공하는 단계를 더 포함할 수 있다.
단계 d)는 또한 전기전도성 재료 패턴에 대한 전자 구성요소의 (사전) 고정을 위한 가열을 포함할 수 있다. 단계 d) 후에 전자 구성요소를 전기전도성 재료 패턴에 최종적으로 고정시키기 위해 납땜, 제2 가열 또는 리플로우 단계가 뒤이을 수 있다. 최종 리플로우 또는 제2 가열은 200 내지 300℃, 바람직하게는 220 내지 270℃의 범위 내일 수 있다. 지속 시간은 1 내지 20분일 수 있다.
전기전도성 재료는 상이한 융점들을 갖는 제1 성분과 제2 성분의 혼합물을 포함한다. 제1 및 제2 성분 둘 모두는 금속, 금속 합금, 도핑된 금속 또는 도핑된 금속 합금일 수 있거나, 이들은 본질적으로 상이할 수 있는데, 예컨대 하나의 성분이 수지, 용매, 분산제일 수 있다. 바람직하게는, 이는 금속, 금속 합금, 도핑된 금속 또는 도핑된 금속 합금, 예컨대 땜납 합금 및/또는 분말 형태의 땜납의 혼합물이다. 상이한 융점들은 전술된 상이한 가열 또는 리플로우 단계들을 허용하여 상이한 기능들을 충족시킨다. 제1 성분은 제1 융점을 갖고, 제2 성분은 제2 융점을 갖는다. 제2 융점은 제1 융점보다 더 높을 수 있다. 더 낮은 제1 융점에서, 제2 성분의 완전한 반응 또는 용융이 없거나 적어도 없다.
일례에서, 제1 융점은 전기전도성 재료와 기판 사이의 접합을 가능하게 하도록 선택된다. 이는, 제1 성분이 융점(여기서, 제1 융점으로 지칭됨)을 갖도록 구성되거나 선택되는데, 패턴화된 예비성형품이 제1 융점의 온도와 동등하거나 이보다 더 높은 온도를 받을 때, 제1 성분이 전기전도성 재료와 기판 사이의 접합을 가능하게 하도록 구성된다는 점에서 이해될 수 있다.
일례에서, 제2 융점은 전기전도성 재료와 전자 구성요소 사이의 접합의 형성을 가능하게 하도록 선택된다. 이는, 제2 성분이 융점(여기서, 제2 융점으로 지칭됨)을 갖도록 선택되는데, 패턴화된 예비성형품이 제2 융점의 온도와 동등하거나 이보다 더 높은 온도를 받을 때, 제2 성분이 전기전도성 재료와 전자 구성요소 사이의 접합을 가능하게 하도록 구성된다는 점에서 이해될 수 있다.
일례에서, 제2 융점은 제1 융점보다 더 높다.
일례에서, 제2 융점은 적어도 제1 성분과 제2 성분 사이에 하나 이상의 금속간 상(intermetallic phase)의 형성을 가능하게 하도록 선택된다. 이는, 제2 성분이 융점(여기서, 제2 융점으로 지칭됨)을 갖도록 선택되는데, 패턴화된 예비성형품이 제2 융점의 온도와 동등하거나 이보다 더 높은 온도를 받을 때, 제2 성분이 적어도 제1 성분과 제2 성분 사이에 하나 이상의 금속간 상의 형성을 가능하게 하도록 구성된다는 점에서 이해될 수 있다.
일례에서, 제2 융점은 또한 제1 성분과 전자 구성요소 사이에 그리고/또는 제2 성분과 기판 사이에 하나 이상의 금속간 상을 가능하게 하도록 선택된다. 이는, 제2 성분이 융점(여기서, 제2 융점으로 지칭됨)을 갖도록 선택되는데, 패턴화된 예비성형품이 제2 융점의 온도와 동등하거나 이보다 더 높은 온도를 받을 때, 제2 성분이 적어도 제1 성분과 전자 구성요소 사이에 그리고/또는 제2 성분과 기판 사이에 하나 이상의 금속간 상의 형성을 가능하게 하도록 선택된다는 점에서 이해될 수 있다.
다시 말하면, 제1 융점은 전기전도성 재료와 기판 사이의 접합을 가능하게 하도록 선택되고, 제2 융점은 전기전도성 재료를 통해 전자 구성요소와 기판 사이의 강한 연결을 가능하게 하도록 선택된다. 제1 접합은 접착과 같은 약한 접합일 수 있거나, 적어도 상이한 재료들 또는 성분들의 경계에서 적어도 하나의 금속간 상의 제1 형성을 통해 더 강할 수 있다. 제2 융점은 또한, 예컨대 전기전도성 재료의 금속 성분들, 기판 및 전자 구성요소 사이에서의 금속간 상 형성들을 통해, 전자 구성요소와 기판 사이의 강한 연결을 가능하게 하도록 선택될 수 있다. 전기전도성 재료 내의 그리고/또는 전기전도성 재료와 기판 사이의 그리고/또는 전기전도성 재료와 전자 구성요소 사이의 접합은 강성 기부와 테이프가 전기전도성 재료를 인열시킴이 없이 제거되게 한다. 접합은 구조적 완전성을 제공한다.
일례에서, 전기전도성 재료의 제1 성분은 BiSnAg 합금이거나 이를 포함한다. 전기전도성 재료의 더 낮은 온도의 제1 성분은, 예컨대 130 내지 150℃의 용융 범위를 갖는 가능한 합금 조성, 즉 Sn57Bi 또는 Sn56Bi1Ag 등을 가질 수 있다. 일례에서, 전기전도성 재료의 제2 성분은 SnAgCu 합금이거나 이를 포함한다. 전기전도성 재료의 더 높은 온도의 제2 성분은, 예컨대 215 내지 225℃의 용융 범위를 갖는 합금 조성, 즉 Sn3Ag0.5Cu(=SAC305), Sn4Ag0.5Cu, Sn1Ag0.5Cu 등을 가질 수 있다.
전기전도성 재료는 바람직하게는 땜납 합금의 혼합물 또는 페이스트 또는 분말이다. 총 페이스트 함량에 대해, 더 낮은 온도의 제1 성분의 함량은 1 내지 10 중량%일 수 있고, 더 높은 온도의 제2 성분의 함량은 85 내지 95 중량%일 수 있다. 예시적인 페이스트 조성은 1 중량% Sn57Bi1Ag + 87 중량% SAC305일 수 있는데, 이는 페이스트 내에서 88 중량%의 총 금속 함량을 의미한다.
전기전도성 재료는 T6 내지 T9 입자들을 포함할 수 있는데, 이는 입자 직경들의 하기의 크기 분포들을 의미한다: T6: 입자들 중 80%가 5 내지 15 μm의 직경을 가짐, T7: 입자들 중 80%가 2 내지 11 μm의 직경을 가짐, T8: 입자들 중 80%가 2 내지 8 μm의 직경을 가짐, T9: 입자들 중 80%가 1 내지 4 μm의 직경을 가짐.
전기전도성 재료는 예컨대 첨가제, 용매, 분산제, 리올로지 개질제 등과 같은 추가 성분을 포함할 수 있다.
본 발명에 따르면, 패턴화된 예비성형품이 또한 제시된다. 패턴화된 예비성형품은 패턴화된 테이프를 포함한다. 패턴화된 테이프는 강성 기부 및 테이프를 포함한다. 테이프는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조된다. 강성 기부는 테이프에 의해 적어도 부분적으로 덮인다. 패턴화된 예비성형품은 테이프 내에 제공된 리세스들의 패턴을 더 포함한다. 패턴화된 테이프의 리세스들은 전기전도성 재료에 의해 적어도 부분적으로 충전되어 패턴화된 예비성형품을 얻는다. 전기전도성 재료는 제1 융점을 갖는 제1 성분 및 제2 융점을 갖는 제2 성분의 혼합물을 포함한다. 제2 융점은 제1 융점과 상이하다.
리세스들은 임의의 크기 또는 형상의 임의의 종류의 채널 또는 개방부일 수 있다. 리세스들은 모두 유사하거나 상이할 수 있다. 리세스들은 관통 구멍 또는 막힌 구멍일 수 있다. 일례에서, 리세스들 중 적어도 일부는 25 μm 미만, 바람직하게는 18 μm 미만의 폭을 갖는다.
일례에서, 제2 융점은 제1 융점보다 더 높다. 일례에서, 전기전도성 재료의 제1 성분은 BiSnAg 합금이거나 이를 포함한다. 일례에서, 전기전도성 재료의 제2 성분은 SnAgCu 합금이거나 이를 포함한다.
일례에서, 패턴화된 예비성형품은 강성 기부와 테이프 사이에서 중간 정합 코팅을 더 포함한다. 일례에서, 패턴화된 예비성형품은 패턴화된 테이프 및 충전된 리세스들의 상부 상에서 불활성 희생 필름을 더 포함한다.
패턴화된 예비성형품은 미니 또는 마이크로 LED 응용, 반도체 최종 패키징, 표면 실장 상호 연결 등에 사용될 수 있다. 패턴화된 예비성형품의 폭은 고객 기판 설계에 의존할 수 있고, 1 mm 내지 1000 mm이거나 심지어 더 클 수 있다.
독립항들에 따른 패턴화된 예비성형품 및 패턴화된 예비성형품을 위한 제조 방법이 특히 종속항들에 한정된 바와 같은 유사한 그리고/또는 동일한 바람직한 실시예들을 갖는다는 것을 이해하여야 한다. 본 발명의 바람직한 실시예가 또한 각자의 독립항과 종속항들의 임의의 조합일 수 있음을 또한 이해하여야 한다.
본 발명의 이들 및 다른 태양들이 이하에서 기술되는 실시예들로부터 명백해지고 이들을 참조하여 설명될 것이다.
본 발명의 예시적인 실시예들이 첨부 도면을 참조하여 하기에 기술될 것이다:
도 1 내지 도 5는 패턴화된 예비성형품을 위한 제조 방법의 일례의 개략도.
도 6 내지 도 10은 패턴화된 예비성형품의 예시적인 적용의 개략도.
도 11 내지 도 16은 도 1 내지 도 3의 대안의 개략도.
도 1 내지 도 5는 패턴화된 예비성형품을 위한 제조 방법의 일례의 개략도.
도 6 내지 도 10은 패턴화된 예비성형품의 예시적인 적용의 개략도.
도 11 내지 도 16은 도 1 내지 도 3의 대안의 개략도.
도 1 내지 도 10은 패턴화된 예비성형품(1)을 위한 제조 및 적용 방법의 일 실시예를 개략적으로 그리고 예시적으로 도시한다. 이 방법은 하기 단계들을 포함한다:
도 1)
강성 기부(11)를 제공하는 단계. 강성 기부(11) 상에 중간 코팅(15)을 제공하는 단계. 중간 코팅(15)은 수분, 화학 물질 등으로부터 보호할 수 있다.
도 2)
강성 기부(11) 및 중간 코팅(15)을 테이프(12)로 덮는 단계. 테이프는 바람직하게는 폴리이미드 또는 PDMS로 제조되거나 이를 포함한다. 여기서, 테이프(12)는 예컨대 기계적 롤링(rolling)에 의해 강성 기부(11)에 적용된다.
테이프(12)의 상부 상에 불활성 필름(16)을 제공하는 단계. 불활성 필름(16)은 산화물 필름, 열가소성 수지, 희생 필름 등일 수 있다. 이는 테이프(12) 상으로 분무될 수 있다.
도 3)
테이프(12) 및 불활성 필름(16) 내에 리세스(13)들의 패턴을 제공하여 패턴화된 테이프(10)를 얻는 단계. 여기서, 리세스(13)들은 포토리소그래피에 의해 적용된다. 여기서, 리세스(13)는 막힌 구멍이다. 리세스(13)의 크기는 수 μm 또는 수 nm일 수 있다. 다른 불활성 필름(16)이 리세스(13)들 내로 그리고 패턴화된 테이프(10) 상으로 분무될 수 있다.
도 4)
패턴화된 테이프(10)의 리세스(13)들을 전기전도성 재료(14)에 의해 충전하여, 패턴화된 예비성형품(1)을 얻는 단계. 리세스(13)들의 충전은 테이프(12)의 리세스(13)들 내로 전기전도성 재료(14)를 충전하는 땜납 페이스트 인쇄 또는 분사 노즐(17)에 의해 행해질 수 있다.
전기전도성 재료(14)는 상이한 융점들을 갖는 제1 성분과 제2 성분의 혼합물을 포함한다. 바람직하게는, 둘 모두의 성분은 땜납 합금이다. 상이한 융점들은 상이한 가열 단계들이 상이한 기능들을 가지게 한다. 여기서, 전기전도성 재료(14)의 제1 성분은 BiSnAg 합금이다. 여기서, 전기전도성 재료(14)의 제2 성분은 SnAgCu 합금이다.
리세스(13)들을 넘는 전기전도성 재료(14)를 스퀴지(squeegee)(18)에 의해 제거하는 단계.
도 5)
패턴화된 테이프(10) 및 충전된 리세스(13)들의 상부 상에 불활성 필름(16)을 제공하는 단계. 불활성 필름(16)은 산화물 필름, 열가소성 수지, 희생 필름 등일 수 있다. 이는 패턴화된 테이프(10) 및 충전된 리세스(13)들 상으로 분무될 수 있다. 불활성 필름(16)은 취급 동안 그리고 특히 고객에게의 운반 동안 패턴화된 예비성형품(1)을 보호할 수 있다.
상기 나열된 제조 방법 단계들에 의해 얻어진 패턴화된 예비성형품(1)은 패턴화된 전사 테이프로서, 또는 다시 말하면, 강성 기부(11) 및 테이프(12)에 의해 유지되는, 전기전도성 재료(14)용 운반 캐리어로서 사용된다. 패턴화된 전사 테이프는 예컨대 고객에의 전기전도성 재료(14)의 전달 또는 운반, 및 하기에 설명되는 바와 같은 고객의 기판(20) 상에서의 전기전도성 재료(14)의 추가 처리 또는 적용을 허용한다.
도 6)
기판(20)을 제공하는 단계. 여기서, 기판(20)은 LED 부착 및/또는 반도체 고급 패키징 응용을 위해 고객에 의해 제공된다. 예컨대 산화를 방지하고/하거나 점착성을 개선하기 위한 플럭스제가 기판(20) 상으로 또는 패턴화된 예비성형품의 표면 상으로 분무될 수 있다.
도 7)
패턴화된 예비성형품(1)을 기판(20) 상에 두는 단계. 패턴화된 예비성형품(1)이 가져와지고, 전기전도성 재료(14)가 기판(20)을 향하고 테이프(12)가 주위를 향하는 역전된 위치로 기판(20) 상에 놓인다. 패턴화된 예비성형품(1)이 예컨대 기준 수단에 의해 기판(20)에 대해 (광학적으로) 정렬될 수 있다.
패턴화된 예비성형품을 기판 상에 두기 전에 불활성 필름(16)이 제거될 수 있다.
패턴화된 예비성형품(1)이 기판(20) 상에 놓인 후에 부분 리플로우 또는 제1 가열이 있을 수 있다. 이는 기판(20)에 패턴화된 예비성형품(1)을 사전 고정하기에 그리고 전기전도성 재료(14)로부터의 강성 기재(11) 및 테이프(12)의 제거를 용이하게 하기에 적합할 수 있다. 부분 리플로우는 1 내지 30분의 지속 시간 동안 100 내지 190℃의 범위에 있을 수 있다.
이러한 제1 열처리는 제1 성분, 예컨대 BiSnAg 입자가 용융되게 한다. 이는 이러한 제1 가열 처리 후에 입자로서 여전히 안정한 제2 성분, 예컨대 SnAgCu의 입자들의 상호 연결로 이어질 것이고, 또한 기판에 대한 전기전도성 재료의 접착으로 이어질 것이다. 제2 성분의 입자들은 도 9에 나타낸 제2 열처리 동안 용융되어, 기판과 전기전도성 재료(14)의 제1 및 제2 성분들 사이에 더 강한 연결을 형성할 것이다.
도 8)
전기전도성 재료 부분들만이 기판(20) 상에 남아 전자 구성요소(30)를 위한 부착 부분들을 제공하도록, 강성 기부(11), 테이프(12), 및 모든 중간 코팅과 불활성 필름을 제거하는 단계. 이는 전기전도성 재료(14) 패턴 이외의 나머지 모든 것이 제거된다는 점에서 이해될 수 있다. 또한, 산화를 방지하기 위해 플럭스제를 이용한 처리가 있을 수 있다.
도 9)
LED 구성요소(30)를 전기전도성 재료(14)에 부착하는 단계.
전기전도성 재료 패턴에 대한 전자 구성요소(30)의 고정을 위한 제2 가열 또는 리플로우 또는 납땜 처리를 적용하는 단계. 리플로우는 1 내지 30분의 지속 시간 동안 200 내지 300℃의 범위에 있을 수 있다.
전기전도성 재료(14)는 상이한 융점들을 갖는 제1 성분과 제2 성분의 혼합물을 포함한다. 전기전도성 재료(14)의 제1 융점은 전기전도성 재료(14)와 기판(20) 사이의 접합을 가능하게 하도록 선택될 수 있고, 전기전도성 재료(14)의 제2 융점은 전기전도성 재료(14)와 전자 구성요소(30) 사이의 접합을 가능하게 하도록 선택될 수 있다. 그러한 접합은 상이한 재료들 또는 성분들의 적어도 경계에서 하나 이상의 금속간 상의 형성으로서 이해될 수 있다. 제2 융점은 적어도 제1 성분과 제2 성분 사이에서 하나 이상의 금속간 상을 가능하게 하도록 또한 선택될 수 있다. 제2 융점은 또한 제1 성분과 전자 구성요소(30) 사이에 그리고/또는 제2 성분과 기판(20) 사이에 하나 이상의 금속간 상을 가능하게 하도록 선택될 수 있다. 금속간 상(들)의 형성은 또한 전자 구성요소와 기판 사이에 위치된 전기전도성 재료(14)의 거의 완전한 혼합물 및 균질한 조성으로 이어질 수 있다. 전기전도성 재료(14) 내의 그리고/또는 전기전도성 재료(14)와 기판(20) 사이의 접합은 강성 기부(11)와 테이프(12)가 전기전도성 재료(14)를 인열시킴 없이 제거되게 한다.
도 10)
기판(20) 상에 제공된 전기전도성 재료(14)에 고정된 전자 구성요소(30)를 갖는 제품을 얻는 단계.
도 11 내지 도 16은 전술된 도 1 내지 도 3의 대안을 개략적으로 그리고 예시적으로 도시한다. 이러한 대안은 도 4 내지 도 10에 비추어 위에서 설명된 방법 단계들이 뒤따를 수 있다.
도 11)
기부 또는 실리콘 웨이퍼(41)를 제공하는 단계. 실리콘 웨이퍼(41)의 두께는 0.5 내지 1.5 mm의 범위일 수 있다. 실리콘 웨이퍼(41)의 적어도 부분들 상에 마스크(42), 특히 포토 마스크를 적용하는 단계. 마스크(42)는 실리콘 웨이퍼(41)에 대해 정렬된다. 마스크(42)의 두께는 5 내지 15 μm의 범위일 수 있다. 실리콘 웨이퍼(41)의 마스킹된 부분들 사이에 마스킹되지 않은 부분(44)들 또는 개방부들이 있다.
도 12)
실리콘 웨이퍼(41)의 마스킹된 부분들 사이의 적어도 마스킹되지 않은 부분(44)들 또는 개방부들에 코팅(43), 특히 포토레지스트 코팅을 적용하는 단계.
도 13)
이러한 샘플을 UV 광(45)에 노출시켜 코팅(43)을 경화시킨다. UV 광에 대한 노출 전 또는 후에 마스크의 원하지 않는 부분들을 제거하는 단계.
도 14)
실리콘 웨이퍼(41)를 에칭하여 실리콘 주형 기부(44)를 얻는 단계. 코팅은 관심대상 영역들을 보호하고, 이에 의해 이들 영역은 에칭되지 않는다. 에칭된 실리콘 웨이퍼(41)는 0.5 내지 1.5 mm 범위의 최대 두께를 갖지만 또한 에칭된 부분들, 및 이에 의한 5 내지 75 μm 범위의 두께로 또는 대략 이로 감소되어진 감소된 부분들을 여전히 가질 수 있다.
도 15)
폴리 다이메틸 실록산으로 제조된 테이프(12) 또는 캐스팅을 에칭된 실리콘 주형 기부(44) 상에 적용하는 단계. 테이프(12)는 실리콘 주형 기부(44)를 덮어, 이러한 샌드위치의 두께에서 본질적인 차이가 없는 균일한 표면을 제공할 수 있다.
도 16)
실리콘 주형 기부(44)를 제거하는 단계. 테이프(12)는 유지되고, 실리콘 웨이퍼(41)의 최대 두께 부분들만큼 이전에 충전되었던 리세스(13)들 또는 막힌 구멍들을 이제 포함한다. 예컨대 유리로 제조된 강성 기부(11) 상에 테이프(12)를 적용하는 단계. 강성 기부(11)와 테이프(12)를 접합하는 단계. 이는 플라즈마에 의해 또는 접착 필름 등에 의해 행해질 수 있다.
본 발명의 실시예들이 상이한 주제들과 관련하여 기술된다는 것에 유의하여야 한다. 특히, 일부 실시예들은 방법 유형 청구항들과 관련하여 기술되는 반면, 다른 실시예들은 장치 유형 청구항들과 관련하여 기술된다. 그러나, 당업자는, 달리 고지되지 않는 한, 하나의 유형의 주제에 속하는 특징부들의 임의의 조합에 더하여, 또한 상이한 주제들과 관련된 특징부들 간의 임의의 조합이 본 출원에 개시된 것으로 간주됨을, 상기 및 하기 설명으로부터 이해할 것이다. 그러나, 모든 특징부들이 조합되어, 특징부들의 단순한 합보다 더 많은 상승적 효과를 제공할 수 있다.
본 발명은 도면 및 전술한 설명에서 상세히 예시되고 설명되었지만, 그러한 예시 및 설명은 제한적인 것이 아니라 실례이거나 예시적인 것으로 간주되어야 한다. 본 발명은 개시된 실시예들로 제한되지 않는다. 개시된 실시예들에 대한 다른 변형들이, 도면, 개시 내용 및 종속항의 검토로부터, 청구된 발명을 실시함에 있어서 당업자에 의해 이해되고 수행될 수 있다.
청구범위에서, 단어 "포함하는"은 다른 요소 또는 단계를 배제하지 않으며, 부정 관사("a" 또는 "an")는 복수를 배제하지 않는다. 소정의 측정치들이 서로 상이한 종속항들에서 언급된다는 사실만으로, 이들 측정치의 조합이 이익이 되게 하는 데 사용될 수 없음을 나타내는 것은 아니다. 청구항 내의 임의의 도면 부호는 범주를 제한하는 것으로 해석되어서는 안 된다.
실시예
1.
패턴화된 예비성형품(1)을 위한 제조 방법으로서,
- 강성 기부(11) 및 테이프(12)를 포함하는 패턴화된 테이프(10)를 제공하는 단계로서, 테이프(12)는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 강성 기부(11)는 테이프(12)에 의해 적어도 부분적으로 덮이며, 테이프(12)는 리세스(13)들의 패턴을 포함하는, 상기 패턴화된 테이프를 제공하는 단계, 및
- 패턴화된 테이프(12)의 리세스(13)들을 전기전도성 재료(14)에 의해 적어도 부분적으로 충전하여, 패턴화된 예비성형품(1)을 얻는 단계
를 포함하고,
전기전도성 재료(14)는 제1 융점을 갖는 제1 성분 및 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함하는, 제조 방법.
2.
실시예 1에 따른 제조 방법으로서, 제조 방법은,
- 패턴화된 예비성형품(1)을 기판(20) 상에 두는 단계, 및
- 전기전도성 재료(14) 부분들이 기판(20) 상에 남아 전자 구성요소(30)를 위한 부착 부분들을 제공하도록, 적어도 강성 기부(11) 및 테이프(12)를 제거하는 단계
를 더 포함하는, 제조 방법.
3.
실시예 1 또는 실시예 2에 따른 제조 방법으로서, 전기전도성 재료(14)의 제1 성분은 BiSnAg 합금이거나 이를 포함하는, 제조 방법.
4.
실시예 1 내지 실시예 3 중 한 실시예에 따른 제조 방법으로서, 전기전도성 재료(14)의 제2 성분은 SnAgCu 합금이거나 이를 포함하는, 제조 방법.
5.
실시예 2 내지 실시예 4 중 한 실시예에 따른 제조 방법으로서,
제1 융점은 전기전도성 재료(14)와 기판(20) 사이의 접합을 가능하게 하도록 선택되며,
제2 융점은 제1 융점보다 더 높고,
제2 융점은 전기전도성 재료(14)와 전자 구성요소(30) 사이의 접합의 형성을 가능하게 하도록 선택되는, 제조 방법.
6.
실시예 5에 따른 방법으로서, 제2 융점은 또한 제1 성분과 제2 성분 사이에서, 바람직하게는 또한 제1 성분과 전자 구성요소(30) 사이에서 그리고/또는 제2 성분과 기판(20) 사이에서 하나 이상의 금속간 상을 가능하게 하도록 선택되는, 방법.
7.
실시예 2 내지 실시예 6 중 한 실시예에 따른 방법으로서, 방법은 기판(20)과 패턴화된 예비성형품(1) 사이에 플럭스제를 제공하는 단계를 더 포함하는, 방법.
8.
실시예 1 내지 실시예 7 중 한 실시예에 따른 제조 방법으로서, 테이프(12) 내의 리세스(13)들 중 적어도 일부는 나노미터 내지 마이크로미터 범위 내의 크기를 갖는, 제조 방법.
9.
실시예 1 내지 실시예 8 중 한 실시예에 따른 제조 방법으로서, 패턴화된 테이프(10)를 제공하는 단계는,
- 강성 기부(11)를 제공하는 단계,
- 강성 기부(11)를 테이프(12)로 적어도 부분적으로 덮는 단계, 및
- 테이프(12) 내에 리세스(13)들의 패턴을 제공하는 단계
를 포함하는, 제조 방법.
10.
실시예 9에 따른 제조 방법으로서, 패턴화된 테이프(10)를 제공하는 단계는 강성 기부(11)와 테이프(12) 사이에 중간 코팅(15)을 제공하는 단계를 더 포함하는, 제조 방법.
11.
실시예 1 내지 실시예 10 중 한 실시예에 따른 제조 방법으로서, 패턴화된 테이프(10)를 제공하는 단계는 화학 에칭 또는 레이저 절삭에 의해 테이프(12) 내에 리세스(13)들의 패턴을 생성하는 단계를 더 포함하는, 제조 방법.
12.
실시예 1 내지 실시예 11 중 한 실시예에 따른 제조 방법으로서, 제조 방법은 리세스(13)들을 넘는 전기전도성 재료(14)를 제거하기 위한 스퀴지 단계를 더 포함하는, 제조 방법.
13.
실시예 1 내지 실시예 12 중 한 실시예에 따른 제조 방법으로서, 패턴화된 테이프(10) 및 충전된 리세스(13)들의 상부 상에 불활성 필름(16)을 제공하는 단계를 더 포함하는, 제조 방법.
14.
패턴화된 예비성형품(1)으로서,
- 강성 기부(11) 및 테이프(12)를 포함하는 패턴화된 테이프(10)로서, 테이프(12)는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 강성 기부(11)는 테이프(12)에 의해 적어도 부분적으로 덮이는, 상기 패턴화된 테이프(10); 및
- 테이프(12) 내에 제공되는 리세스(13)들의 패턴으로서, 패턴화된 테이프(10)의 리세스(13)들은 패턴화된 예비성형품(1)을 얻도록 전기전도성 재료(14)에 의해 적어도 부분적으로 충전되는, 상기 리세스(13)들의 패턴
을 포함하며,
전기전도성 재료(14)는 제1 융점을 갖는 제1 성분 및 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함하는, 패턴화된 예비성형품(1).
15.
실시예 14에 따른 패턴화된 예비성형품(1)으로서, 리세스(13)들 중 적어도 일부는 25 μm 미만, 바람직하게는 18 μm 미만의 폭을 갖는, 패턴화된 예비성형품(1).
Claims (13)
- 패턴화된 예비성형품(patterned preform)(1)을 위한 제조 방법으로서,
- 강성 기부(11) 및 테이프(12)를 포함하는 패턴화된 테이프(10)를 제공하는 단계로서, 상기 테이프(12)는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 상기 강성 기부(11)는 상기 테이프(12)에 의해 적어도 부분적으로 덮이며, 상기 테이프(12)는 리세스(recess)(13)들의 패턴을 포함하는, 상기 패턴화된 테이프를 제공하는 단계, 및
상기 패턴화된 테이프(12)의 상기 리세스(13)들을 전기전도성 재료(14)에 의해 적어도 부분적으로 충전하여 상기 패턴화된 예비성형품(1)을 얻는 단계로서, 상기 전기전도성 재료(14)는 제1 융점을 갖는 제1 성분 및 상기 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함하고,
상기 제1 융점은 상기 전기전도성 재료(14)와 기판(substrate)(20) 사이의 접합을 가능하게 하도록 선택되며,
상기 제2 융점은 상기 전기전도성 재료(14)와 전자 구성요소(30) 사이의 접합의 형성을 가능하게 하도록 선택되고,
상기 제2 융점은 상기 제1 융점보다 더 높은, 상기 패턴화된 예비성형품을 얻는 단계;
- 상기 패턴화된 예비성형품(1)을 기판(20) 상에 두는 단계;
- 제1 가열을 통해 상기 제1 성분을 용융시킴으로써 상기 전기전도성 재료(14) 및 상기 기판(20)을 접합하는 단계; 및
- 전기전도성 재료(14) 부분들이 상기 기판(20) 상에 남아 전자 구성요소(30)를 위한 부착 부분들을 제공하도록, 적어도 상기 강성 기부(11) 및 상기 테이프(12)를 제거하는 단계
를 포함하는, 제조 방법. - 제1항에 있어서, 상기 전기전도성 재료(14)의 상기 제1 성분은 BiSnAg 합금이거나 이를 포함하는, 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 전기전도성 재료(14)의 상기 제2 성분은 SnAgCu 합금이거나 이를 포함하는, 제조 방법.
- 제3항에 있어서, 상기 제2 융점은 또한 상기 제1 성분과 상기 제2 성분 사이에서, 바람직하게는 또한 상기 제1 성분과 상기 전자 구성요소(30) 사이에서 그리고/또는 상기 제2 성분과 상기 기판(20) 사이에서 하나 이상의 금속간 상(intermetallic phase)을 가능하게 하도록 선택되는, 방법.
- 제2항 내지 제4항 중 한 항에 있어서, 상기 방법은 상기 기판(20)과 상기 패턴화된 예비성형품(1) 사이에 플럭스제(flux agent)를 제공하는 단계를 더 포함하는, 방법.
- 제1항 내지 제5항 중 한 항에 있어서, 상기 테이프(12) 내의 상기 리세스(13)들 중 적어도 일부는 나노미터 내지 마이크로미터 범위 내의 크기를 갖는, 제조 방법.
- 제1항 내지 제6항 중 한 항에 있어서, 상기 패턴화된 테이프(10)를 제공하는 단계는,
- 강성 기부(11)를 제공하는 단계,
- 상기 강성 기부(11)를 테이프(12)로 적어도 부분적으로 덮는 단계, 및
- 상기 테이프(12) 내에 리세스(13)들의 패턴을 제공하는 단계
를 포함하는, 제조 방법. - 제7항에 있어서, 상기 패턴화된 테이프(10)를 제공하는 단계는 상기 강성 기부(11)와 상기 테이프(12) 사이에 중간 코팅(15)을 제공하는 단계를 더 포함하는, 제조 방법.
- 제1항 내지 제8항 중 한 항에 있어서, 상기 패턴화된 테이프(10)를 제공하는 단계는 화학 에칭 또는 레이저 절삭에 의해 상기 테이프(12) 내에 상기 리세스(13)들의 패턴을 생성하는 단계를 더 포함하는, 제조 방법.
- 제1항 내지 제9항 중 한 항에 있어서, 상기 제조 방법은 상기 리세스(13)들을 넘는 전기전도성 재료(14)를 제거하기 위한 스퀴지(squeegee) 단계를 더 포함하는, 제조 방법.
- 제1항 내지 제10항 중 한 항에 있어서, 상기 패턴화된 테이프(10) 및 충전된 리세스(13)들의 상부 상에 불활성 필름(16)을 제공하는 단계를 더 포함하는, 제조 방법.
- 패턴화된 예비성형품(1)으로서,
- 강성 기부(11) 및 테이프(12)를 포함하는 패턴화된 테이프(10)로서, 상기 테이프(12)는 폴리이미드 또는 폴리 다이메틸 실록산으로 제조되고, 상기 강성 기부(11)는 상기 테이프(12)에 의해 적어도 부분적으로 덮이는, 상기 패턴화된 테이프(10); 및
- 상기 테이프(12) 내에 제공되는 리세스(13)들의 패턴으로서, 상기 패턴화된 테이프(10)의 상기 리세스(13)들은 상기 패턴화된 예비성형품(1)을 얻도록 전기전도성 재료(14)에 의해 적어도 부분적으로 충전되는, 상기 리세스(13)들의 패턴
을 포함하며,
상기 전기전도성 재료(14)는 제1 융점을 갖는 제1 성분 및 상기 제1 융점과 상이한 제2 융점을 갖는 제2 성분의 혼합물을 포함하고,
상기 제1 융점은 상기 전기전도성 재료(14)와 기판(20) 사이의 접합을 가능하게 하도록 선택되며,
상기 제2 융점은 상기 전기전도성 재료(14)와 전자 구성요소(30) 사이의 접합의 형성을 가능하게 하도록 선택되고,
상기 제2 융점은 상기 제1 융점보다 더 높은, 패턴화된 예비성형품(1). - 제12항에 있어서, 상기 리세스(13)들 중 적어도 일부는 25 μm 미만, 바람직하게는 18 μm 미만의 폭을 갖는, 패턴화된 예비성형품(1).
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19204075.6 | 2019-10-18 | ||
| EP19204075.6A EP3809807B1 (en) | 2019-10-18 | 2019-10-18 | Manufacturing and tape transfer method for a patterned preform |
| PCT/SG2020/050597 WO2021076059A1 (en) | 2019-10-18 | 2020-10-16 | Manufacturing and tape transfer method for a patterned preform |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220037482A true KR20220037482A (ko) | 2022-03-24 |
Family
ID=68318817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227005951A KR20220037482A (ko) | 2019-10-18 | 2020-10-16 | 패턴화된 예비성형품을 위한 제조 및 테이프 전사 방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP3809807B1 (ko) |
| KR (1) | KR20220037482A (ko) |
| CN (1) | CN114586138A (ko) |
| TW (1) | TW202130764A (ko) |
| WO (1) | WO2021076059A1 (ko) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW336371B (en) * | 1995-07-13 | 1998-07-11 | Motorola Inc | Method for forming bumps on a substrate the invention relates to a method for forming bumps on a substrate |
| JP3556922B2 (ja) * | 2001-05-07 | 2004-08-25 | 富士通株式会社 | バンプ形成方法 |
| US20100147928A1 (en) * | 2008-12-10 | 2010-06-17 | Business Electronics Soldering Technologies, Inc. | Method for the manual placement of bottom terminated leadless device electronic packages using a mated stencil pair |
-
2019
- 2019-10-18 EP EP19204075.6A patent/EP3809807B1/en active Active
-
2020
- 2020-10-16 WO PCT/SG2020/050597 patent/WO2021076059A1/en active Application Filing
- 2020-10-16 CN CN202080071355.3A patent/CN114586138A/zh active Pending
- 2020-10-16 KR KR1020227005951A patent/KR20220037482A/ko not_active Application Discontinuation
- 2020-10-19 TW TW109136117A patent/TW202130764A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP3809807A1 (en) | 2021-04-21 |
| EP3809807B1 (en) | 2024-07-24 |
| TW202130764A (zh) | 2021-08-16 |
| CN114586138A (zh) | 2022-06-03 |
| WO2021076059A1 (en) | 2021-04-22 |
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