KR20220022288A - 스티프너를 구비하는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 기판, 상기 기판에 실장된 반도체 스택 및 상기 반도체 스택을 둘러싸며, 상면의 테두리가 팔각형인 스티프너(Stiffener)를 포함하고, 상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 상기 기판의 두께를 기초로 결정된다.

Description

스티프너를 구비하는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH STIFFENER}
본 개시는 스티프너를 구비하는 반도체 패키지에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 크기 또한 미세화 되고 있다. 또한 반도체 패키지는 고용량의 데이터를 처리할 것이 요구된다. 이에 따라, 복수의 반도체 칩들이 실장된 반도체 패키지 구조가 적용되고 있다.
한편, 반도체 소자의 고집적화 및 고성능화에 따라 반도체 소자에서 과도한 방출열이 발생할 수 있다. 이에 따라 반도체 패키지에 휨(Warpage) 현상이 발생할 수 있고, 반도체 패키지가 기판에 실장되지 않는 문제가 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 휨(warpage) 현상을 감소시키기 위한 반도체 패키지를 제공하는데 있다.
본 개시의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판에 실장된 반도체 스택 및 상기 반도체 스택을 둘러싸며, 상면의 테두리가 팔각형인 스티프너(Stiffener)를 포함하고, 상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 상기 기판의 두께를 기초로 결정된다.
본 개시의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판에 실장된 반도체 스택 및 상기 반도체 스택을 둘러싸는 스티프너(Stiffener)를 포함하고, 상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 상기 기판의 두께의 3.5배 이상이고, 상기 스티프너의 폭은 상기 기판의 두께의 20% 이상이다.
본 개시의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판에 실장된 반도체 스택, 상기 반도체 스택을 둘러싸는 스티프너(Stiffener), 상기 기판 및 상기 스티프너 사이에 구비되는 제1 열 전달 물질, 상기 스티프너 상에 구비되어, 상기 반도체 스택을 덮는 방열판, 상기 스티프너 및 상기 방열판 사이에 구비되는 제2 열 전달 물질, 상기 방열판 상에 구비되는 히트 싱크 및 상기 방열판 및 상기 히트 싱크 사이에 구비되는 제3 열 전달 물질을 포함하며, 상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 기판 두께의 10.5배이고, 상기 스티프너의 폭은 상기 기판의 두께의 20% 이상이다.
본 개시의 실시예들에 따르면, 기판의 상면의 일 꼭지점 및 스티프너 사이를 이격시킴으로써 고온에서 수행되는 공정에 의한 반도체 패키지의 휨(warpage) 현상이 감소할 수 있고, 반도체 패키지를 기판에 실장하는 경우에 발생할 수 있는 논-?(non-wet) 현상이 감소할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 패키지의 I-I'에 따른 수직 단면도이다.
도 3 내지 도 5는 본 개시의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 6 내지 도 8은 본 개시의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 9 내지 도 12은 본 개시의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 패키지의 평면도이다. 도 2a 및 도 2b는 일 실시예에 따른 도 1에 도시된 반도체 패키지의 I-I'에 따른 수직 단면도이다.
도 1 및 도 2a를 참조하면, 반도체 패키지(100)는 기판(110), 기판 연결 단자(120)들, 반도체 스택(130) 및 스티프너(140)를 포함할 수 있다. 기판(110)은 상면의 테두리가 사각 형상일 수 있다. 예를 들어, 도 1에 도시된 것과 같이 기판(110)은 상면의 테두리가 정사각형일 수 있으며, 또는 직사각형일 수도 있다. 기판 (110)은 상면 테두리에 꼭지점(P1)들을 포함할 수 있다. 기판(110)은 하부 패드(112)들, 상부 패드(114)들 및 외부 연결 단자(116)들을 포함할 수 있다. 일 실시예에서 기판(110)은 인쇄회로기판(PCB: Printed Circuit Board), 가요성 인쇄회로기판(FPCB: Flexible Printed Circuit Board), 실리콘 베이스 기판, 세라믹 기판, 유리 기판 또는 절연성 회로 기판 중 하나일 수 있다.
하부 패드(112)들과 상부 패드(114)들은 각각 기판(110)의 하면 및 상면에 배치될 수 있다. 하부 패드(112)들은 상부 패드(114)들과 전기적으로 연결될 수 있다. 외부 연결 단자(116)들은 기판(110)의 하면에 배치될 수 있으며 하부 패드(112)들과 연결될 수 있다. 일 실시예에서, 하부 패드(112)들 및 상부 패드(114)들은 Al, Ti, Cr, Fe, Co, Ni, Cu, Zn, Pd, Pt, Au 및 Ag 중 적어도 하나를 포함할 수 있다. 외부 연결 단자(116)들은 솔더 볼 또는 솔더 범프일 수 있다.
기판 연결 단자(120)들은 기판(110) 상에 배치될 수 있으며, 반도체 스택(130)은 기판 연결 단자(120)들을 통해 기판(110)에 실장될 수 있다. 예를 들어, 기판 연결 단자(120)들은 기판(110)의 상부 패드(114)들과 연결될 수 있다. 기판 연결 단자(120)들은 기판(110)과 반도체 스택(130)을 전기적으로 연결시킬 수 있다. 기판 연결 단자(120)들은 Sn, In, Bi, Sb, Cu, Ag, Au, Zn, 및 Pb 중에서 적어도 하나를 포함할 수 있다.
반도체 스택(130)은 인터포저(132), 제1 반도체 칩(134)들 및 제2 반도체 칩(136)들을 포함할 수 있다. 인터포저(132)는 실리콘(Si) 인터포저일 수 있다. 인터포저(132)는 내부에 관통 전극을 포함할 수 있다. 예를 들어, 인터포저(132)는 재배선층(redistribution layer)을 포함할 수 있다. 재배선층은 기판 연결 단자(120)와 반도체 칩들(134, 136)을 전기적으로 연결하는 도전성의 재배선 패턴을 포함하고, 재배선 패턴을 덮는 절연성의 패시베이션층을 포함할 수 있다.
제1 반도체 칩(134)들 및 제2 반도체 칩(136)들은 인터포저(132) 상에 배치될 수 있다. 2개의 제1 반도체 칩(134)들은 제1 수평 방향(D1)을 따라 소정의 거리로 이격되어 배치될 수 있다. 각각의 제1 반도체 칩(134)들 주변에는 4개의 제2 반도체 칩(136)들이 배치될 수 있다. 예를 들어, 제1 반도체 칩(134)들의 일 측에 4개의 제2 반도체 칩(136)이 제1 수평 방향(D1)을 따라 일렬로 배치되고, 타 측에도 4개의 제2 반도체 칩(136)이 제1 수평 방향(D1)을 따라 일렬로 배치될 수 있다. 제1 반도체 칩(134)들의 일 측에 배치된 제2 반도체 칩(136)들과 타 측에 배치된 제2 반도체 칩(136)들은 서로 제2 수평 방향(D2)을 따라 서로 얼라인될 수 있다.
제1 반도체 칩(134)들 각각은 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(application processor; AP) 칩, CPU, GPU, 모뎀, ASIC(application-specific IC) 및 FPGA(Field Programmable Gate Array) 등의 로직 칩을 포함할 수 있다. 제2 반도체 칩(136)들 각각은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 휘발성 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩을 포함할 수 있다.
본 개시에서는, 반도체 스택(130)으로 제1 반도체 칩(134)들 및 제2 반도체 칩(136)들이 인터포저(132) 상에 나란히 배치된 2.5D 실리콘 인터포저 소자를 도시하였으나, 이는 일 예시일 뿐이며, 반도체 스택(130)은 단일 반도체 칩, 2.1D 반도체 소자 또는 3D 반도체 소자와 같이 패키징이 필요한 모든 유형의 반도체를 포함할 수 있다.
스티프너(stiffener, 140)는 기판(110) 상에 배치될 수 있다. 스티프너(140)는 탑 뷰에서 반도체 스택(130)을 둘러싸는 팔각의 링 형상일 수 있다. 즉, 스티프너(140)의 상면은 테두리가 팔각 형상일 수 있다. 스티프너(140)는 기판(110)의 테두리에 평행하게 연장되는 4개의 제1 프레임(142)들과 상기 4개의 제1 프레임(142)들을 서로 연결하는 4개의 제2 프레임(144)들을 포함할 수 있다. 일 실시예에 있어서, 스티프너(140)는 제1 프레임(142)들과 제2 프레임(144)들의 길이가 동일한 정 팔각의 링 형상일 수 있다. 제1 프레임(142)들의 외측벽은 각각 기판(110)의 테두리와 얼라인되도록 배치될 수 있다. 기판(110)의 일 꼭지점(P1)에서 제1 수평 방향(D1)으로 스티프너(140)까지 연장되는 제1 모서리(a1)의 길이(S1)는 기판(110)의 일 꼭지점(P1)에서 제2 수평 방향(D2)으로 스티프너(140)까지 연장되는 제2 모서리(a2)의 길이(S2)와 동일할 수 있다.
기판(110)의 일 꼭지점(P1)과 인접하게 위치하는 스티프너(140)의 제2 프레임(144)의 외측변(a3)과 제1 모서리(a1)가 이루는 각도(
Figure pat00001
)는 기판(110)의 일 꼭지점(P1)과 인접하게 위치하는 스티프너(140)의 제2 프레임(144)의 외측변(a3)과 제2 모서리(a2)가 이루는 각도(
Figure pat00002
)와 동일할 수 있다. 기판(110) 상면의 코너에는 스티프너(140)의 제2 프레임(144)의 외측변(a3)이 빗변이고, 제1 모서리(a1)와 제2 모서리(a2)가 나머지 두 변인 이등변 삼각형이 형성될 수 있다.
기판(110)의 일 꼭지점(P1)에서 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)를 기초로 결정될 수 있다. 스티프너(140) 상면이 팔각형인 경우, 기판(110)의 일 꼭지점(P1)에서 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 일 꼭지점에서 기판(110)의 일 꼭지점(P1)과 인접하게 위치하는 스티프너(140)의 제2 프레임(144)까지 연장되는 수직선의 길이일 수 있다.
기판(110)의 일 꼭지점(P1)에서 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에 있어서, 기판(110)의 일 꼭지점(P1)에서 스티프너(140)까지의 최소 거리는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(140)까지의 최소 거리(L1)를 기판(110)의 두께(w1)의 3.5배 이상이 되도록 함으로써 반도체 스택(130)의 경박단소화에 따른 반도체 패키지(100)의 휨(warpage) 현상을 방지할 수 있다. 이에 따라 반도체 패키지(100)의 휨 현상에 의해 발생 가능한 반도체 패키지(100)가 보드에 붙지 않는 현상인 논-?(Non-wet) 현상 및 외부 연결 단자(116)들이 서로 녹아 붙으면서 발생할 수 있는 쇼트(short) 불량을 방지할 수 있다.
스티프너(140)의 두께(w2)는 기판(110)의 두께(w1)를 기초로 결정될 수 있다. 예를 들어, 스티프너(140)의 두께(w2)는 기판(110)의 두께(w1)의 20% 이상 100% 미만일 수 있다. 스티프너(140)의 높이(h)는 기판(110)의 두께(w1)를 기초로 결정될 수 있다. 예를 들어, 스티프너(140)의 높이(h)는 기판(110)의 두께(w1) 이상일 수 있고, 기판(110)의 두께(w1)의 100% 내지 200%일 수 있다. 스티프너(140) 강성의 크기는 기판(110) 강성 크기 이상일 수 있다. 예를 들어, 스티프너(140)는 구리(copper) 및 스테인레스(SAS) 중 적어도 하나를 포함할 수 있다.
스티프너(140)와 기판(110) 사이에는 제1 열 전달 물질(146)이 구비될 수 있다. 스티프너(140)는 제1 열 전달 물질(146)에 의해 기판(110)에 부착 및 고정시킬 수 있다. 제1 열 전달 물질(146)은 폴리머, 레진, 또는 에폭시 및 충진제를 포함하는 열 계면 물질(thermal interface material; TIM)을 포함할 수 있다. 충진제는 알루미늄 산화물, 마그네슘 산화물, 알루미늄 질화물, 붕소 질화물, 및 다이아몬드 파우더와 같은 유전체 충진제를 포함할 수 있다. 충진제는 또한 은, 구리, 알루미늄 등과 같은 금속 충진제일 수 있다. 스티프너(140)는 기판(110)에서 발생하는 열을 제1 열 전달 물질(146)로부터 전달 받을 수 있다.
스티프너(140)의 상면에는 방열판(150)을 구비될 수 있다. 방열판(150)은 열 전도성이 높은 물질을 포함할 수 있다. 예를 들어, 방열판(150)은 Ag, Cu, Ni, Au 중 적어도 하나를 포함할 수 있다. 방열판(150) 및 스티프너(140) 사이에는 제2 열 전달 물질(148)이 구비될 수 있다. 제2 열 전달 물질(148)은 열 계면 물질을 포함할 수 있다. 방열판(150)은 제2 열 전달 물질(148)에 의해 스티프너(140)에 부착 및 고정될 수 있다. 방열판(150)은 제2 열 전달 물질(148)을 통해 스티프너(140)로부터 기판(110)에서 발생한 열을 전달받을 수 있다. 방열판(150)은 제2 열 전달 물질(148)을 통해 스티프너(140)로부터 반도체 스택(130)에서 발생한 열을 전달받을 수 있다. 방열판(150) 및 반도체 스택(130) 사이에는 제3 열 전달 물질(152)이 구비될 수 있다. 제3 열 전달 물질(152)은 열 계면 물질을 포함할 수 있다. 방열판(150)은 제3 열 전달 물질(152)을 통해 반도체 스택(130)에서 발생한 열을 전달받을 수 있다.
방열판(150)의 상면에는 히트 싱크(160)가 구비될 수 있다. 히트 싱크(160)는 금속계 소재, 세라믹계 소재, 탄소계 소재, 또는 고분자계 소재 중 적어도 하나를 포함할 수 있다. 히트 싱크(160) 및 방열판(150) 사이에는 제4 열 전달 물질(154)이 구비될 수 있다. 히트 싱크(160)는 제4 열 전달 물질(154)을 통해 방열판(150)으로부터 열을 전달 받을 수 있다. 열은 기판(110)에서 발생한 열 및 반도체 스택(130)에서 발생한 열 중 적어도 하나를 포함할 수 있다. 제4 열 전달 물질(154)은 열 계면 물질을 포함할 수 있다. 히트 싱크(166)는 제4 열 전달 물질(154)을 통해 전달 받은 열을 외부로 방출할 수 있다. 히트 싱크(166)는 보다 효율적으로 열을 방출하게 하는 복수의 그루브를 포함할 수 있다.
도 2b를 참조하면, 반도체 패키지(100)는 제2 열 전달 물질(148), 방열판(150) 제3 열 전달 물질(152), 제4 열 전달 물질(154) 및 히트 싱크(160)가 구비되지 않을 수 있고, 반도체 패키지(100)는 탑 뷰에서 반도체 스택(130)이 노출된 구조일 수 있다. 기판(110)에서 발생한 열 및 반도체 스택(130)에서 발생한 열은 스티프너(140)를 통해 외부로 방출될 수 있다.
도 3 내지 도 5는 본 개시의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 3을 참조하면, 반도체 스택(230)은 인터포저(232), 인터포저(232) 상에 배치된 1개의 제1 반도체 칩(234) 및 4 개의 제2 반도체 칩(236)들을 포함할 수 있다. 제2 반도체 칩(236)들은 제1 반도체 칩(234) 주변에 배치될 수 있다. 예를 들어, 제2 반도체 칩(236)들은 제1 반도체 칩(234)의 일측과 타측에 제1 수평 방향(D1)을 따라 미리 설정한 거리만큼 이격되어 배치될 수 있다. 도 3의 II-II'에 따른 수직 단면도는 도 2a 또는 도 2b와 동일할 수 있다. 기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리는 기판(110)의 두께(w1)의 대략 10.5배 일수 있다.
도 4를 참조하면, 제1 수평 방향(D1) 또는 제2 수평 방향(D2)으로 연장되는 제1 프레임(142)과 제1 프레임(142)들을 연결하는 제2 프레임(144)의 길이는 서로 다를 수 있다. 제2 프레임(144)들의 길이는 모두 동일할 수 있다. 제1 프레임(142)들 중 제1 수평 방향(D1)으로 연장되는 제1 프레임(142)과 제2 수평 방향(D2)으로 연장되는 제1 프레임(142)은 서로 다른 길이를 가질 수 있다.
기판(110)의 일 꼭지점(P1)에서 제1 수평 방향(D1)으로 스티프너(140)까지 연장되는 제1 모서리(a1)의 길이(S1)와 기판(110)의 일 꼭지점(P1)에서 제2 수평 방향(D2)로 스티프너(140)까지 연장되는 제2 모서리(a2)의 길이(S2)는 서로 동일할 수 있다. 기판(110) 상면의 코너에는 스티프너(140)의 제2 프레임(144)의 외측변(a3)이 빗변이고, 제1 모서리(a1)와 제2 모서리(a2)가 나머지 두 변인 직각 이등변 삼각형이 형성될 수 있다.
기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
도 5를 참조하면, 일 실시예에 있어서, 제2 프레임(144)의 길이는 제1 프레임(142)의 길이보다 길 수 있다. 기판(110)의 일 꼭지점(P1)에서 제1 수평 방향(D1)으로 스티프너(140)까지 연장되는 제1 모서리(a1)의 길이(S1)는 기판(110)의 일 꼭지점(P1)에서 제2 수평 방향(D2)으로 스티프너(140)까지 연장되는 제2 모서리(a2)의 길이(S2)와 다를 수 있다. 기판(110)의 일 꼭지점(P1)과 인접하게 위치하는 스티프너(140)의 제2 프레임(144)의 외측변(a3)과 제1 모서리(a1)가 이루는 제1 각도(
Figure pat00003
)는 기판(110)의 일 꼭지점(P1)과 인접하게 위치하는 스티프너(140)의 제2 프레임(144)의 외측변(a3)이 제2 모서리(a2)와 이루는 제2 각도(
Figure pat00004
)보다 작을 수 있다. 예를 들어, 제1 각도(
Figure pat00005
)는 30
Figure pat00006
내지 45
Figure pat00007
일 수 있고, 제2 각도(
Figure pat00008
)는 45
Figure pat00009
내지 60
Figure pat00010
일 수 있다. 기판(110) 상면의 코너에는 스티프너(140)의 제2 프레임(144)의 외측변(a3)이 빗변이고, 제1 모서리(a1)와 제2 모서리(a2)가 나머지 두 변인 직각 이등변 삼각형이 형성될 수 있다.
기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에 있어서, 기판(110)의 일 꼭지점(P1)으로부터 스티프너(140)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
도 6 내지 도 8는 본 개시의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 6 내지 도 8을 참조하면, 탑 뷰에서 스티프너(440)의 제1 프레임(142)들 중 적어도 일부는 그 외측벽이 기판(110)의 테두리와 얼라인 되지 않고 제1 수평 방향(D1) 또는 제2 수평 방향(D2)로 이격될 수 있다. 기판(110)의 테두리와 얼라인 되지 않은 제1 프레임(142)들의 외측벽에서 기판(110)의 테두리까지의 최소 거리(S3)는 내측벽에서 반도체 스택(130)의 외측벽까지의 최소 거리(S4)보다 작을 수 있다.
도 9 내지 도 12는 본 개시의 일 실시예들에 따른 반도체 패키지의 평면도들이다.
도 9를 참조하면, 스티프너(240)는 탑 뷰에서 상면의 테두리가 육각형인 링 형상일 수 있다. 스티프너(240) 상면의 테두리가 육각형인 경우, 기판(110)의 일 꼭지점(P1)에서 스티프너(240)까지의 최소 거리(L1)는 기판(110)의 일 꼭지점(P1)에서 스티프너(240)의 상면의 테두리까지 연장되는 수직선의 길이일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(240)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)에서 스티프너(240)까지의 최소 거리(L1)는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
도 10을 참조하면, 스티프너(340)는 탑 뷰에서 상면의 테두리가 십각형인 링 형상일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(340)까지의 최소 거리(L2)는 기판(110)의 일 꼭지점(P1)에서 스티프너(340)의 외측 테두리의 꼭지점 중 기판(110)의 일 꼭지점(P1)으로부터 가장 근접한 꼭지점(P2)까지 연장되는 직선의 길이일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(340)까지의 최소 거리(L2)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)에서 스티프너(340)까지의 최소 거리(L2)는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
도 11을 참조하면, 스티프너(440)는 탑 뷰에서 상면의 테두리가 십이각형인 링 형상일 수 있다. 기판(110)의 일 꼭지점(P1) 스티프너(440)까지의 최소 거리(L2)는 기판(110)의 일 꼭지점(P1)에서 스티프너(440)의 외측 테두리의 꼭지점 중 기판(110)의 일 꼭지점(P1)으로부터 가장 근접한 꼭지점(P2)까지 연장되는 직선의 길이일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(440)까지의 최소 거리(L2)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)에서 스티프너(440)까지의 최소 거리(L2)는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
도 12를 참조하면, 스티프너(540)는 기판(110)의 테두리를 따라 연장되는 제1 프레임들(542) 및 제1 프레임들(542)을 서로 연결하는 제2 프레임들(544)을 포함할 수 있다. 제2 프레임들(544)은 기판(110)의 상면의 일 꼭지점(P1)으로부터 반도체 스택(130)의 상면 중심(P3)을 향하여 볼록한 형상일 수 있다.
기판(110)의 일 꼭지점(P1)에서 스티프너(540)까지의 최소 거리(L3)는 기판(110)의 일 꼭지점(P1)에서 반도체 스택(130)의 중심(P3)을 향하여 연장되는 직선과 스티프너(540) 외측 테두리가 만나는 점(P4)과 기판(110)의 일 꼭지점(P1)을 연결하는 직선의 길이일 수 있다. 기판(110)의 일 꼭지점(P1)에서 스티프너(540)까지의 최소 거리(L3)는 기판(110)의 두께(w1)의 3.5배 이상일 수 있다. 일 실시예에서, 기판(110)의 일 꼭지점(P1)에서 스티프너(540)까지의 최소 거리(L3)는 기판(110)의 두께(w1)의 대략 10.5배일 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 반도체 패키지 110: 기판
112: 하부 패드 114: 상부 패드
116: 외부 연결 단자 120: 기판 연결 단자
130, 230: 반도체 스택 132: 인터포저
134, 234: 제1 반도체 칩 136, 236: 제2 반도체 칩
140, 240, 340, 440, 540: 스티프너
142, 542: 제1 프레임 144, 544: 제2 프레임
146: 제1 열 전달 물질 148: 제2 열 전달 물질
150: 방열판 152: 제3 열 전달 물질
154: 제4 열 전달 물질 160: 히트 싱크

Claims (27)

  1. 기판;
    상기 기판에 실장된 반도체 스택; 및
    상기 반도체 스택을 둘러싸며, 상면의 테두리가 팔각형인 스티프너(Stiffener);를 포함하고,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 상기 기판의 두께를 기초로 결정되는, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 최소 거리는,
    상기 기판의 두께의 3.5배 이상인, 반도체 패키지.
  3. 제1 항에 있어서,
    상기 최소 거리는,
    상기 기판의 두께의 10.5배인, 반도체 패키지.
  4. 제1 항에 있어서,
    상기 스티프너는,
    상기 기판의 테두리와 얼라인되도록 배치되는 제1 프레임들; 및
    상기 제1 프레임들을 서로 연결하는 제2 프레임들을 포함하는, 반도체 패키지.
  5. 제1 항에 있어서,
    상기 스티프너의 강성의 크기는 상기 기판의 강성의 크기 이상인, 반도체 패키지.
  6. 제1 항에 있어서,
    상기 스티프너의 두께는 상기 기판의 두께의 20% 이상인, 반도체 패키지.
  7. 제1 항에 있어서,
    상기 스티프너의 높이는 상기 기판의 두께의 100% 내지 200%인, 반도체 패키지.
  8. 제1 항에 있어서,
    상기 스티프너의 외측벽은,
    탑 뷰에서 상기 기판의 테두리와 이격되는, 반도체 패키지.
  9. 제1 항에 있어서,
    상기 최소 거리는 상기 기판의 일 꼭지점에서 상기 스티프너의 상면의 테두리까지 연장되는 수직선의 길이인, 반도체 패키지.
  10. 제1 항에 있어서,
    상기 기판 및 상기 스티프너 사이에 구비된 제1 열 전달 물질을 포함하는, 반도체 패키지.
  11. 제1 항에 있어서,
    상기 스티프너 상에 구비되어, 상기 반도체 스택을 덮는 방열판을 더 포함하는, 반도체 패키지.
  12. 제11 항에 있어서,
    상기 스티프너 및 상기 방열판 사이에 구비되는 제2 열 전달 물질을 포함하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 방열판 상에 배치되는 히트 싱크를 더 포함하는, 반도체 패키지.
  14. 제13 항에 있어서,
    상기 방열판 및 상기 히트 싱크 사이에 구비되는 제3 열 전달 물질을 더 포함하는, 반도체 패키지.
  15. 기판;
    상기 기판에 실장된 반도체 스택; 및
    상기 반도체 스택을 둘러싸는 스티프너(Stiffener);를 포함하고,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 상기 기판의 두께의 3.5배 이상이고,
    상기 스티프너의 폭은 상기 기판의 두께의 20% 이상인, 반도체 패키지.
  16. 제15 항에 있어서,
    상기 스티프너의 상면의 테두리는,
    육각형, 십각형 및 십이각형 중 어느 하나인 반도체 패키지.
  17. 제15 항에 있어서,
    상기 스티프너는 상기 기판의 테두리를 따라 연장되는 제1 프레임들; 및
    상기 제1 프레임들을 서로 연결하는 제2 프레임들을 포함하며,
    상기 제2 프레임들은 상기 기판의 상면의 일 꼭지점으로부터 상기 반도체 스택의 상면 중심을 향하여 볼록한 형상인, 반도체 패키지.
  18. 제15 항에 있어서,
    상기 스티프너는
    탑 뷰에서 상기 기판의 테두리와 이격되는, 반도체 패키지.
  19. 제15 항에 있어서,
    상기 최소 거리는,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너의 상면의 테두리까지 연장되는 수직선의 길이인, 반도체 패키지.
  20. 제15 항에 있어서,
    상기 최소 거리는,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너의 외측 테두리의 꼭지점 중 상기 일 꼭지점과 가장 근접한 꼭지점까지 연장되는 직선의 길이인, 반도체 패키지.
  21. 제15 항에 있어서,
    상기 최소 거리는,
    상기 기판의 상면의 일 꼭지점으로부터 상기 반도체 스택의 상면의 중심을 향하여 연장되는 직선과 상기 스티프너의 상면의 테두리가 만나는 점과 상기 일 꼭지점까지 연장되는 직선의 길이인, 반도체 패키지.
  22. 기판;
    상기 기판에 실장된 반도체 스택;
    상기 반도체 스택을 둘러싸는 스티프너(Stiffener);
    상기 기판 및 상기 스티프너 사이에 구비되는 제1 열 전달 물질;
    상기 스티프너 상에 구비되어, 상기 반도체 스택을 덮는 방열판;
    상기 스티프너 및 상기 방열판 사이에 구비되는 제2 열 전달 물질;
    상기 방열판 상에 구비되는 히트 싱크; 및
    상기 방열판 및 상기 히트 싱크 사이에 구비되는 제3 열 전달 물질을 포함하며,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너까지의 최소 거리는 기판 두께의 10.5배이고,
    상기 스티프너의 폭은 상기 기판의 두께의 20% 이상인, 반도체 패키지.
  23. 제22 항에 있어서,
    상기 스티프너의 상면의 테두리는 팔각형인, 반도체 패키지.
  24. 제22 항에 있어서,
    상기 최소 거리는,
    상기 기판의 상면의 일 꼭지점에서 상기 스티프너의 상면의 테두리까지 연장되는 수직선의 길이인, 반도체 패키지.
  25. 제22 항에 있어서,
    상기 스티프너의 높이는,
    상기 기판의 두께의 100% 내지 200%인, 반도체 패키지
  26. 제22 항에 있어서,
    상기 스티프너의 상면의 테두리는,
    육각형, 십각형 또는 십이각형 중 어느 하나인, 반도체 패키지.
  27. 제22 항에 있어서,
    상기 스티프너는 상기 기판의 테두리를 따라 연장되는 제1 프레임들; 및
    상기 제1 프레임들을 서로 연결하는 제2 프레임들을 포함하며,
    상기 제2 프레임들은 상기 기판의 상면의 일 꼭지점으로부터 상기 반도체 스택의 상면 중심을 향하여 볼록한 형상인, 반도체 패키지.
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