JP2024059589A - 半導体パッケージ - Google Patents

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Abstract

【課題】製品信頼性が向上した、３次元積層型メモリモジュールを含む半導体パッケージを提供する。【解決手段】本発明による半導体パッケージは、第１絶縁層１１０および第１絶縁層内の第１導電パターン１１５を含む第１再配線層１００、第１再配線層の下面上に配置される第１接続端子１０５、第１再配線層の上面上に配置される積層型メモリモジュール３００、積層型メモリモジュール上に配置され、第２絶縁層２１０および第２絶縁層内の第２導電パターン２１５を含む第２再配線層２００、第２再配線層の下面上に配置され、積層型メモリモジュールと接触する第１バンプ２２５、第２再配線層の上面上に配置される第１半導体チップ５００ならびに第１再配線層と第２再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体４００を含む。【選択図】図６

Description

本発明は、半導体パッケージに関する。より具体的には、本発明は、３次元積層型メモリモジュールを含む半導体パッケージに関する。
電子産業の発達につれて、電子部品の高機能化、高速化、および小型化への要求が増大している。このような傾向に対応して一つのパッケージ基板に複数の半導体チップを積層して実装するか、パッケージの上にパッケージを積層する方法が用いられる。例えば、パッケージインパッケージ（ＰＩＰ；ｐａｃｋａｇｅ－ｉｎ－ｐａｃｋａｇｅ）型半導体パッケージ、パッケージオンパッケージ（ＰＯＰ；ｐａｃｋａｇｅ－ｏｎ－ｐａｃｋａｇｅ）型半導体パッケージ、または３次元に積層されたメモリセルを備える３次元半導体パッケージが提案されている。
特開２０１９－３６７２３号公報
本発明が解決しようとする技術的課題は、製品信頼性が向上した半導体パッケージを提供することにある。
本発明の技術的課題は、以上で言及した技術的課題に限定されず、言及されていない他の技術的課題は以下の記載から当業者に明確に理解され得る。
上記課題を解決するためになされた本発明の一態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の下面上に配置され、積層型メモリモジュールと接触する第１バンプ、第２再配線層の上面上に配置される第１半導体チップ、および第１再配線層と前記第２再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体を含む。
上記課題を解決するためになされた本発明の他の態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の上面上に配置される第１半導体チップ、第１半導体チップの下面上に配置され、第１半導体チップと第２再配線層を電気的に接続する第１バンプおよび第１再配線層、および第２再配線層の間に配置され、積層型メモリモジュールから離隔するダミー構造体を含む。
上記課題を解決するためになされた本発明のさらに他の態様による半導体パッケージは、第１絶縁層および第１絶縁層内の第１導電パターンを含む第１再配線層、第１再配線層の下面上に配置され、メインボードと電気的に接続される第１接続端子、第１再配線層の上面上に配置される積層型メモリモジュール、積層型メモリモジュール上に配置され、第２絶縁層および第２絶縁層内の第２導電パターンを含む第２再配線層、第２再配線層の下面上に配置され、積層型メモリモジュールと接触する第１バンプであって、第２再配線層の下面上に配置される第１ピラー層と、第１ピラー層上に配置される第１はんだ層を含む第１バンプ、第２再配線層の上面上に配置される第１半導体チップ、第１再配線層と前記第２再配線層の間に配置されるビア、および第１再配線層と第２再配線層の間に配置され、積層型メモリモジュールの周囲に配置される複数のダミー構造体を含み、ダミー構造体それぞれは第１再配線層の上面および第２再配線層の下面と接触する。
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
本発明によれば、第１再配線層と第２再配線層の間に配置された積層型メモリモジュールから離隔してダミー構造体が配置されることにより半導体パッケージのねじれを防止することができる。これにより製品信頼性が向上した半導体パッケージを提供することができる。
いくつかの実施形態による電子装置を説明するための図である。 いくつかの実施形態による電子装置を説明するための図である。 図２の半導体パッケージとメインボードを説明するための図である。 いくつかの実施形態による半導体パッケージを説明するための例示的な平面図である。 一実施形態による半導体パッケージを説明するための分解斜視図である。 一実施形態による半導体パッケージを説明するための断面図である。 他の実施形態による半導体パッケージを説明するための断面図である。 また他の実施形態による半導体パッケージを説明するための図である。 また他の実施形態による半導体パッケージを説明するための図である。 また他の実施形態による半導体パッケージを説明するための図である。 また他の実施形態による半導体パッケージを説明するための図である。 また他の実施形態による半導体パッケージを説明するための図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図６の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。 図７の半導体パッケージの製造方法を説明するための中間段階図である。
図１は、いくつかの実施形態による電子装置を説明するための図である。図２は、いくつかの実施形態による電子装置を説明するための図である。図３は、図２の半導体パッケージとメインボードを説明するための図である。
図１を参照すると、電子装置１は、ホスト１０、インタフェース１１、および半導体パッケージ１０００を含む。
いくつかの実施形態で、ホスト１０はインタフェース１１を介して半導体パッケージ１０００と連結される。例えば、ホスト１０は半導体パッケージ１０００に信号を伝達し、半導体パッケージ１０００を制御する。また、例えば、ホスト１０は半導体パッケージ１０００から信号の伝達を受け、信号に含まれたデータを処理する。
例えば、ホスト１０は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ，ＣＰＵ）、コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）、または特定用途向け半導体（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣ）などを含む。また、例えば、ホスト１０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、およびＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）のようなメモリチップを含む。
図１および図２を参照すると、電子装置１は、ホスト１０、ボディ２０、メインボード３０、カメラモジュール４０、および半導体パッケージ１０００を含む。
メインボード３０は電子装置１のボディ２０内に実装される。ホスト１０、カメラモジュール４０、および半導体パッケージ１０００はメインボード３０上に実装される。ホスト１０、カメラモジュール４０、および半導体パッケージ１０００はメインボード３０により電気的に接続される。例えば、インタフェース１１はメインボード３０により実現される。
ホスト１０と半導体パッケージ１０００はメインボード３０により電気的に接続されて信号のやりとりをする。
図３を参照すると、半導体パッケージ１０００はメインボード３０上に配置される。例えば、第１接続端子１０５はメインボード３０上に配置される。メインボード３０は半導体パッケージ１０００と第１接続端子１０５により連結される。
メインボード３０は、印刷回路配線構造体（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）、セラミック配線構造体、およびガラス配線構造体などである。しかし、本発明の技術的思想による実施形態はこれに限定されず、説明の便宜上、メインボード３０は印刷回路配線構造体であると仮定して説明する。
メインボード３０は接続構造体３１およびコア３２を含む。コア３２はＣＣＬ（Ｃｏｐｐｅｒ Ｃｌａｄ Ｌａｍｉｎａｔｅ）、ＰＰＧ、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、エポキシ、ポリイミドなどを含む。接続構造体３１は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、およびこれらの合金のうちの少なくとも一つを含むが、これに限定されない。
コア３２はメインボード３０の中心部に配置され、接続構造体３１はコア３２の上部および下部に配置される。接続構造体３１はメインボード３０の上部および下部に露出して配置される。
また、接続構造体３１はコア３２を貫通して配置される。接続構造体３１はメインボード３０に接触する素子を電気的に接続する。例えば、接続構造体３１は半導体パッケージ１０００とホスト１０を電気的に接続する。すなわち、接続構造体３１は第１接続端子１０５を介して半導体パッケージ１０００とホスト１０を電気的に接続する。
以下では、図４～図６を参照して、いくつかの実施形態による半導体パッケージについて説明する。
図４は、いくつかの実施形態による半導体パッケージを説明するための例示的な平面図である。図５は、一実施形態による半導体パッケージを説明するための分解斜視図である。図６は、一実施形態による半導体パッケージを説明するための断面図である。参考までに、図６は、図４のＡ－Ａに沿って切断された断面図である。
図４～図６を参照すると、いくつかの実施形態による半導体パッケージは、第１再配線層１００、第１接続端子１０５、積層型メモリモジュール３００、第２再配線層２００、第１バンプ２２５、第１半導体チップ５００、およびダミー構造体４００を含む。
第１再配線層１００は第１絶縁層１１０および第１導電パターン１１５を含む。第１再配線層１００は互いに反対となる上面１００＿ＵＳおよび下面１００＿ＢＳを含む。
第１導電パターン１１５は第１絶縁層１１０内に形成される。第１絶縁層１１０および第１導電パターン１１５は第１パッド１０２と積層型メモリモジュール３００を電気的に接続するための配線パターンを構成する。また、第１絶縁層１１０および第１導電パターン１１５は第１パッド１０２とビア４３０を電気的に接続するための配線パターンを構成する。第１導電パターン１１５はダミー構造体４００と電気的に接続されなくてもよい。
第１絶縁層１１０は単層である場合を示したが、これは説明の便宜のためのものである。例えば、第１絶縁層１１０は多層で構成されて多層の第１導電パターン１１５を形成できる。第１導電パターン１１５は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金を含む金属物質を含む。
第１再配線層１００は第３方向Ｄ３に第１厚さＴ１を有する。第１厚さＴ１は第３方向Ｄ３に第１再配線層１００の下面１００＿ＢＳから上面１００＿ＵＳまでの距離である。ここで第３方向Ｄ３は第１再配線層１００の上面１００＿ＵＳと垂直な方向である。第１方向Ｄ１および第２方向Ｄ２は第１再配線層１００の上面１００＿ＵＳと平行な方向である。第１再配線層１００の第１厚さＴ１は３０μｍ～１０００μｍである。
パッシベーション膜１２０および第１パッド１０２は第１再配線層１００の下面１００＿ＢＳ上に形成される。第１パッド１０２は第１導電パターン１１５と電気的に接続される。パッシベーション膜１２０は第１再配線層１００の下面を覆い、第１パッド１０２を露出させる。
パッシベーション膜１２０は例えば、感光性絶縁物質（ＰＩＤ；ｐｈｏｔｏｉｍａｇｅａｂｌｅ ｄｉｅｌｅｃｔｒｉｃ）を含むが、これに限定されない。第１パッド１０２は例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）などの金属物質を含むが、これに限定されない。
いくつかの実施形態で、第１再配線層１００の下面１００＿ＢＳ上に第１接続端子１０５が形成される。具体的には、第１接続端子１０５は第１パッド１０２に付着される。第１接続端子１０５は例えば、球形または楕円球形であるが、これに限定されない。
第１接続端子１０５は第１幅Ｗ１を有する。第１幅Ｗ１は第１方向Ｄ１または第２方向Ｄ２で最も大きい幅を意味する。第１幅Ｗ１は１００μｍ～１５０μｍである。
第１接続端子１０５は複数である。複数の第１接続端子１０５は第１方向Ｄ１および第２方向Ｄ２に配列される。隣接した第１接続端子１０５は第１ピッチＰ１だけ離隔する。例えば、複数の第１接続端子１０５は第１方向Ｄ１に第１ピッチＰ１だけ離隔して整列される。第１ピッチＰ１は５０μｍ～７５μｍである。
第１接続端子１０５は例えば、スズ（Ｓｎ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、およびこれらの組み合わせのうちの少なくとも一つを含む、本発明の技術的思想はこれに限定されない。
第１接続端子１０５は第１再配線層１００を外部装置と電気的に接続する。そのため、第１接続端子１０５は第１再配線層１００に電気的信号を提供したり、第１再配線層１００から提供された電気的信号を外部装置に提供する。
積層型メモリモジュール３００は第１再配線層１００上に配置される。積層型メモリモジュール３００は第１再配線層１００と直接接触する。積層型メモリモジュール３００は第１再配線層１００と電気的に接続される。そのため、積層型メモリモジュール３００は第１再配線層１００から提供された電気的信号を受ける。
積層型メモリモジュール３００は例えば、高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ，ＨＢＭ）である。ただし、これに限定されない。積層型メモリモジュール３００はＧＤＤＲ、ＨＭＣ、またはＷｉｄｅ Ｉ／Ｏ標準に基づいて実現されるメモリモジュールである。以下では、積層型メモリモジュール３００は高帯域幅メモリモジュールであると仮定して説明する。
積層型メモリモジュール３００はバッファダイ、複数のＤＲＡＭダイ、および上記ダイのそれぞれを連結する導電手段を含む。バッファダイは第１再配線層１００から伝達された信号を第２再配線層２００を介して第１半導体チップ５００と通信する。導電手段は例えば、銅（Ｃｕ）－銅（Ｃｕ）ボンディングまたは低温ダイレクトボンドインターコネクト方式で形成される。
第２再配線層２００は第２絶縁層２１０および第２導電パターン２１５を含む。第２再配線層２００は互いに反対となる上面２００＿ＵＳおよび下面２００＿ＢＳを含む。第２再配線層２００の下面２００＿ＢＳと第１再配線層１００の上面１００＿ＵＳは互いに対向する。
第２導電パターン２１５は第２絶縁層２１０内に形成される。第２絶縁層２１０および第２導電パターン２１５は第１バンプ２２５と第１半導体チップ５００を電気的に接続するための配線パターンを構成する。また、第２絶縁層２１０および第２導電パターン２１５は第１半導体チップ５００とビア４３０を電気的に接続するための配線パターンを構成する。第２導電パターン２１５はダミー構造体４００と電気的に接続されなくてもよい。
第２絶縁層２１０は単層である場合を示したが、これは説明の便宜のためのものである。例えば、第２絶縁層２１０は多層で構成されて多層の第２導電パターン２１５を形成する。
第２再配線層２００は第３方向Ｄ３に第２厚さＴ２を有する。第２厚さＴ２は第３方向Ｄ３に第２再配線層２００の下面２００＿ＢＳから上面２００＿ＵＳまでの距離である。第２再配線層２００の第２厚さＴ２は３０μｍ～１０００μｍである。
図示していないが、第２再配線層２００の下面２００＿ＢＳに下部パッシベーション膜をさらに含み得る。下部パッシベーション膜は第２再配線層２００の下面２００＿ＢＳを覆い、第１ピラー層２０２を露出させる。
第１バンプ２２５は第２再配線層２００の下面２００＿ＢＳ上に形成される。第１バンプ２２５は積層型メモリモジュール３００と直接接触する。第１バンプ２２５を介して積層型メモリモジュール３００と第２再配線層２００が電気的に接続される。そのため、積層型メモリモジュール３００は第２再配線層２００を介して第１半導体チップ５００と電気的信号を送受信する。
第１バンプ２２５は例えば、第１ピラー層２０２および第１はんだ層２０５を含む。
第１ピラー層２０２は第２再配線層２００の下面２００＿ＢＳから突出する。第１ピラー層２０２は例えば、銅（Ｃｕ）、銅合金、ニッケル（Ｎｉ）、ニッケル合金、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、コバルト（Ｃｏ）、およびこれらの組み合わせを含むが、これに限定されない。
第１はんだ層２０５は第１ピラー層２０２と積層型メモリモジュール３００を連結する。第１はんだ層２０５は、例えば、球形または楕円球形であるが、これに限定されない。第１はんだ層２０５は例えば、スズ（Ｓｎ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、およびこれらの組み合わせを含むが、これに限定されない。
ダミー構造体４００は第１再配線層１００上に、積層型メモリモジュール３００と離隔して配置される。ダミー構造体４００は第１再配線層１００と第２再配線層２００の間に配置される。ダミー構造体４００は第１再配線層１００の上面１００＿ＵＳおよび第２再配線層２００の下面２００＿ＢＳと直接接触する。ダミー構造体４００の第３方向Ｄ３への高さは積層型メモリモジュール３００の高さよりも高い。
ダミー構造体４００は第１再配線層１００および第２再配線層２００と電気的に接続されなくてもよい。例えば、ダミー構造体４００はシリコン（Ｓｉ）を含む。ダミー構造体４００は第２再配線層２００のねじれを防止する。
第１モールド層４５０は第１再配線層１００上に形成される。第１モールド層４５０は積層型メモリモジュール３００とダミー構造体４００の間の空間を埋める。また、第１モールド層４５０は積層型メモリモジュール３００のそれぞれの間の空間およびダミー構造体４００のそれぞれの間の空間を埋める。そのため、第１モールド層４５０は第１再配線層１００、積層型メモリモジュール３００、およびダミー構造体４００を覆って保護する。
第１モールド層４５０は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）のような絶縁性高分子物質を含む。第１モールド層４５０はエポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、またはこれらにフィラー（ｆｉｌｌｅｒ）のような補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ－４、ＢＴ樹脂などを含む。
フィラーはシリカ（ＳｉＯ２）、アルミナ（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、硫酸バリウム（ＢａＳＯ４）、タルク、泥、雲母粉、水酸化アルミニウム（Ａｌ（ＯＨ）３）、水酸化マグネシウム（Ｍｇ（ＯＨ）２）、炭酸カルシウム（ＣａＣＯ３）、炭酸マグネシウム（ＭｇＣＯ３）、酸化マグネシウム（ＭｇＯ）、窒化ホウ素（ＢＮ）、ホウ酸アルミニウム（ＡｌＢＯ３）、チタン酸バリウム（ＢａＴｉＯ３）、およびジルコン酸カルシウム（ＣａＺｒＯ３）で構成された群より選ばれた少なくとも一つ以上を使用する。ただし、フィラーの材料はこれに限定されず、金属物質および／または有機物質を含み得る。
ビア４３０は第１モールド層４５０を貫通して、第１再配線層１００と第２再配線層２００を電気的に接続する。ビア４３０はダミー構造体４００と離隔する。ビア４３０はダミー構造体４００の一側に２個が配置される場合を示したが、これは単なる例示である。ビア４３０の個数は半導体パッケージ１０００の設計に応じて多様である。ビア４３０は例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金を含む金属物質を含む。
図４および図５を参照して、積層型メモリモジュール３００とダミー構造体４００について説明する。
平面視したときに、積層型メモリモジュール３００は第１再配線層１００の中心に配置される。積層型メモリモジュール３００が４個である場合を示したが、これに限定されない。
いくつかの実施形態で、積層型メモリモジュール３００は第１半導体チップ５００と第３方向Ｄ３で完全に重なる。ただし、これに限定されない。例えば第１半導体チップ５００が複数である場合、積層型メモリモジュール３００は第１半導体チップ５００の一部と重なる。
ダミー構造体４００は積層型メモリモジュール３００の周囲に配置される。ダミー構造体４００は積層型メモリモジュール３００の外側に配置されて外部の衝撃から積層型メモリモジュール３００を保護する。ダミー構造体４００は１２個である場合を示したが、これに限定されない。
積層型メモリモジュール３００とダミー構造体４００の第１方向Ｄ１および第２方向Ｄ２に幅が同一である場合を示したが、これは単なる例示である。ダミー構造体４００の幅は半導体パッケージ１０００の設計に応じて積層型メモリモジュール３００よりも大きいか、または小さい。
再び図６を参照すると、第１半導体チップ５００は第２再配線層２００上に配置される。例えば、第１半導体チップ５００は第２再配線層２００の上面２００＿ＵＳ上に実装される。第１半導体チップ５００は数百～数百万個以上の半導体素子が一つのチップ中に集積化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。例えば、第１半導体チップ５００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であるが、これに限定されない。例えば、第１半導体チップ５００は、ＡＤＣ（Ａｎａｌｏｇ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）またはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであるか、揮発性メモリ（例えば、ＤＲＡＭ）または不揮発性メモリ（例えば、ＲＯＭまたはフラッシュメモリ）などのメモリチップである。また、第１半導体チップ５００はこれらを互いに組合わせて構成することもできる。
第２モールド層５５０は第２再配線層２００上に形成される。第２モールド層５５０は第１半導体チップ５００の周囲に形成される。そのため、第２モールド層５５０は第１半導体チップ５００を保護する。図示とは異なり、第２モールド層５５０は第１半導体チップ５００を覆い得る。第２モールド層５５０の物質に係る説明は第１モールド層４５０に係る説明と同様である。
図７は、他の実施形態による半導体パッケージを説明するための断面図である。説明の便宜上、図４～図６で説明した内容と異なる点を中心に説明する。
図７を参照すると、いくつかの実施形態による半導体パッケージは、第１再配線層１００、第１接続端子１０５、積層型メモリモジュール３００、第２再配線層２００、第１半導体チップ５００、第２バンプ５２５、およびダミー構造体４００を含む。第１再配線層１００および第１接続端子１０５に係る説明は図６に係る説明と同様である。
積層型メモリモジュール３００は第１再配線層１００上に配置される。積層型メモリモジュール３００は、例えば、高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ，ＨＢＭ）である。積層型メモリモジュール３００は第２再配線層２００の下面２００＿ＢＳと直接接触する。積層型メモリモジュール３００は第１再配線層１００から電気的な信号の伝達を受けて第２再配線層２００に伝達する。
ダミー構造体４００は第１再配線層１００上に、積層型メモリモジュール３００と離隔して配置される。ダミー構造体４００は第１再配線層１００と第２再配線層２００の間に配置される。ダミー構造体４００は第１再配線層１００の上面１００＿ＵＳおよび第２再配線層２００の下面２００＿ＢＳと直接接触する。ダミー構造体４００の第３方向Ｄ３への高さは積層型メモリモジュール３００の高さと同一である。
第２再配線層２００の上面２００＿ＵＳ上に第１半導体チップ５００が配置される。いくつかの実施形態で、第１半導体チップ５００はフリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）方式によって第２再配線層２００上に実装される。例えば、第２再配線層２００の上面２００＿ＵＳと第１半導体チップ５００の下面５００＿ＢＳの間に第２バンプ５２５が形成される。第２バンプ５２５は第２再配線層２００と第１半導体チップ５００を電気的に接続する。
第２バンプ５２５は例えば、第２ピラー層５０２および第２はんだ層５０５を含む。
第２ピラー層５０２は第１半導体チップ５００の下面から突出する。第２ピラー層５０２は、例えば、銅（Ｃｕ）、銅合金、ニッケル（Ｎｉ）、ニッケル合金、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、コバルト（Ｃｏ）、およびこれらの組み合わせを含むが、これに限定されない。
第２はんだ層５０５は第２ピラー層５０２と第２再配線層２００を連結する。第２はんだ層５０５は例えば、球形または楕円球形であるが、これに限定されない。第２はんだ層５０５は例えば、スズ（Ｓｎ）、インジウム（Ｉｎ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、銅（Ｃｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、およびこれらの組み合わせを含むが、これに限定されない。
図示していないが、第１半導体チップ５００と第２再配線層２００の間にアンダーフィル（ｕｎｄｅｒｆｉｌｌ）物質が形成される。アンダーフィル物質は第２再配線層２００と第１半導体チップ５００の間の領域を埋める。アンダーフィル物質は第２再配線層２００上に第１半導体チップ５００を固定させることによって第１半導体チップ５００の割れなどを防止することができる。アンダーフィル物質は第２バンプ５２５を覆う。第２バンプ５２５はアンダーフィル物質を貫通して、第２再配線層２００と第１半導体チップ５００を電気的に接続する。
アンダーフィル物質は、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）のような絶縁性高分子物質を含むが、これに限定されない。いくつかの実施形態で、アンダーフィル物質は第２モールド層５５０と異なる物質を含む。例えば、アンダーフィル物質は第２モールド層５５０よりも流動性（ｆｌｕｉｄｉｔｙ）に優れる絶縁物質を含む。そのため、アンダーフィル物質は第２再配線層２００と第１半導体チップ５００の間の狭い空間を効率的に埋めることができる。
図８は、また他の実施形態による半導体パッケージを説明するための図である。説明の便宜上、図６で説明した内容と異なる点を中心に説明する。
ビア４３０は複数である。ビア４３０はダミー構造体４００の周囲に配置される。一部のビア４３０ａは積層型メモリモジュール３００の間に配置される。ただし、これに限定されない。例えば、一部のビア４３０はダミー構造体４００の間に配置され、ダミー構造体４００と積層型メモリモジュール３００の間に配置される。
図９および図１０は、また他の実施形態による半導体パッケージを説明するための図である。図１１は、また他の実施形態による半導体パッケージを説明するための図である。説明の便宜上、図４～図６で説明した内容と異なる点を中心に説明する。
図９～図１１を参照すると、半導体パッケージ１０００は、図６の第１半導体チップ５００の代わりに第２半導体チップ５１０および第３半導体チップ５２０を含む。
一実施形態として、第２半導体チップ５１０および第３半導体チップ５２０は、図９のように第１方向Ｄ１または第２方向Ｄ２に配列される。他の実施形態として、図１１のように第２半導体チップ５１０および第３半導体チップ５２０は第１方向Ｄ１に並んで配列される。
第２半導体チップ５１０および第３半導体チップ５２０のそれぞれは、数百～数百万個以上の半導体素子が一つのチップ中に集積化された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。例えば、第２半導体チップ５１０および第３半導体チップ５２０のそれぞれは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であるが、これに限定されない。例えば、第２半導体チップ５１０および第３半導体チップ５２０のそれぞれは、ＡＤＣ（Ａｎａｌｏｇ－Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）またはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ－Ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであるか、揮発性メモリ（例えば、ＤＲＡＭ）または不揮発性メモリ（例えば、ＲＯＭまたはフラッシュメモリ）などのメモリチップであってもよい。第２半導体チップ５１０と第３半導体チップ５２０は同一であるか、異なってもよい。例えば、第２半導体チップ５１０はＣＰＵであり、第３半導体チップ５２０はＧＰＵである。
いくつかの実施形態で、第２半導体チップ５１０および第３半導体チップ５２０のそれぞれはチップレット（ｃｈｉｐｌｅｔ）である。この場合、第２半導体チップ５１０と第３半導体チップ５２０が一つのプロセッサ（ｐｒｏｃｅｓｓｏｒ）を構成する。
図１２は、また他の実施形態による半導体パッケージを説明するための図である。説明の便宜上、図４～６および図１１で説明した内容と異なる点を中心に説明する。
図１２を参照すると、ダミー構造体４００は第１サブダミー構造体４００ａと第２サブダミー構造体４００ｂを含む。第１サブダミー構造体４００ａの幅は第２サブダミー構造体４００ｂの幅よりも大きい。ここで、幅は第１方向Ｄ１または第２方向Ｄ２への幅を意味する。第２サブダミー構造体４００ｂは平面視したときに、第１再配線層１００の角に配置される。ただし、これに限定されない。第２サブダミー構造体４００ｂが角に配置されることによって、半導体パッケージ１０００ｅのねじれ（ｗａｒｐａｇｅ）を防止することができる。
図１３～図１８は、図６の半導体パッケージの製造方法を説明するための中間段階図である。
図１３を参照すると、第１基板６１０上に第１半導体チップ５００が配置される。次に、モールディング材料（例えば、ＥＭＣ）を用いて第１半導体チップ５００を覆う。第１半導体チップ５００上にモールディング材料をグラインディング（ｇｒｉｎｄｉｎｇ）して第２モールド層５５０を形成する。第１基板６１０はガラス（ｇｌａｓｓ）または有機物質などを含む。第１半導体チップ５００が第１基板６１０と接触する面は第１半導体チップ５００の後面である。第１半導体チップ５００の後面は保護層がある面であり、第１半導体チップ５００の前面はＣＭＯＳなど半導体素子が存在する面である。
図１４を参照すると、第１半導体チップ５００上に第２再配線層２００を形成する。第２再配線層２００は第２絶縁層２１０および第２絶縁層２１０内の第２導電パターン２１５を含む。第２絶縁層２１０はキャリア上に感光性樹脂（例えば、ＰＩＤ）を塗布および硬化して形成され、第２導電パターン２１５はフォト工程、エッチング工程、めっき工程などを用いて形成される。次に、第２再配線層２００上に第１バンプ２２５を形成する。第１バンプ２２５は積層型メモリモジュール３００が配置される領域にのみ形成される。
図１５を参照すると、積層型メモリモジュール３００は第１バンプ２２５上に配置される。積層型メモリモジュール３００は第１バンプ２２５と連結され、第２再配線層２００から電気的な信号を送信する。ダミー構造体４００は第２再配線層２００上に形成される。ダミー構造体４００は積層型メモリモジュール３００と離隔して配置される。いくつかの実施形態で、ダミー構造体４００は積層型メモリモジュール３００の周囲に配置される。
図１６を参照すると、積層型メモリモジュール３００およびダミー構造体４００上にモールディング材料（例えば、ＥＭＣ）を用いて第１モールド層４５０を形成する。第１モールド層４５０は積層型メモリモジュール３００とダミー構造体４００の間を埋める。第１モールド層４５０は第２再配線層２００を覆い、積層型メモリモジュール３００とダミー構造体４００を露出させる。
図１７を参照すると、第１モールド層４５０内にエッチング工程、めっき工程によりビア４３０が形成される。ビア４３０は第２再配線層２００と接触する。
図１８を参照すると、積層型メモリモジュール３００とダミー構造体４００上に第１再配線層１００を形成する。第１再配線層１００は第１絶縁層１１０および第１絶縁層１１０内の第１導電パターン１１５を含む。第１絶縁層１１０はキャリア上に感光性樹脂（例えば、ＰＩＤ）を塗布および硬化して形成され、第１導電パターン１１５はフォト工程、エッチング工程、めっき工程などを用いて形成される。
次に、第１再配線層１００上にパッシベーション膜１２０および第１パッド１０２が形成される。パッシベーション膜１２０は第１再配線層１００を覆い、第１パッド１０２を露出させる。次に、第１パッド１０２上に第１接続端子１０５が形成される。第１接続端子１０５は例えば、球形または楕円球形であるが、これに限定されない。次に、第１基板６１０を除去すると図６の半導体パッケージと同一である。
図１９～図２４は、図７の半導体パッケージの製造方法を説明するための中間段階図である。
図１９を参照すると、第２基板６２０上に積層型メモリモジュール３００およびダミー構造体４００が配列される。ダミー構造体４００は積層型メモリモジュール３００の周囲に配置される。積層型メモリモジュール３００が形成され、ダミー構造体４００が形成される。ただし、これに限定されない。
図２０を参照すると、第２基板６２０上にモールディング材料（例えば、ＥＭＣ）を用いて第１モールド層４５０を形成する。第１モールド層４５０は積層型メモリモジュール３００とダミー構造体４００の間を埋める。第１モールド層４５０は第２基板６２０を覆い、積層型メモリモジュール３００とダミー構造体４００を露出させる。
図２１を参照すると、第１モールド層４５０内にエッチング工程、めっき工程によりビア４３０が形成される。
図２２を参照すると、積層型メモリモジュール３００とダミー構造体４００上に第１再配線層１００を形成する。第１再配線層１００は第１絶縁層１１０および第１絶縁層１１０内の第１導電パターン１１５を含む。第１絶縁層１１０はキャリア上に感光性樹脂（例えば、ＰＩＤ）を塗布および硬化して形成され、第１導電パターン１１５はフォト工程、エッチング工程、めっき工程などを用いて形成される。
次に、第１再配線層１００上にパッシベーション膜１２０および第１パッド１０２が形成される。パッシベーション膜１２０は第１再配線層１００を覆い、第１パッド１０２を露出させる。ただし、これに限定されない。例えば、パッシベーション膜１２０および第１パッド１０２は図示とは異なり、図２４の第１半導体チップ５００が実装して形成される。
図２３を参照すると、第２基板６２０が除去され、第２再配線層２００が形成される。第２基板６２０はレーザ装置によりデボンディング（ｄｅｂｏｎｄｉｎｇ）されて除去される。次に、第２基板６２０が除去された位置に第２絶縁層２１０および第２導電パターン２１５が形成される。第２絶縁層２１０はキャリア上に感光性樹脂（例えば、ＰＩＤ）を塗布および硬化して形成され、第２導電パターン２１５はフォト工程、エッチング工程、めっき工程などを用いて形成される。
図２４を参照すると、第１半導体チップ５００が第２再配線層２００上に実装され、第２モールド層５５０が形成される。第１半導体チップ５００上に第２バンプ５２５が形成されて提供される。いくつかの実施形態で、第１半導体チップ５００はフリップチップボンディング（ｆｌｉｐ ｃｈｉｐ ｂｏｎｄｉｎｇ）方式により第２再配線層２００上に実装される。次に、モールディング材料（例えば、ＥＭＣ）を用いて第２モールド層５５０が第１半導体チップ５００の周囲に形成される。いくつかの実施形態で、第２モールド層５５０が形成される前に第１半導体チップ５００と第２再配線層２００の間にアンダーフィル物質が形成される。
次に、第１パッド１０２上に第１接続端子１０５が形成される。第１接続端子１０５は例えば、球形または楕円球形であるが、これに限定されない。
以上、図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せずに、他の具体的な形態で実施できることを理解することができる。したがって、上記一実施形態はすべての面で例示的なものであり、限定的なものではない。
１ 電子装置
１０ ホスト
１１ インタフェース（Ｉ／Ｆ）
２０ ボディ
３０ メインボード
４０ カメラモジュール
１００ 第１再配線層
１０５ 第１接続端子
１１０ 第１絶縁層
１１５ 第１導電パターン
２００ 第２再配線層
２１０ 第２絶縁層
２１５ 第２導電パターン
２２５ 第１バンプ
３００ 積層型メモリモジュール
４００ ダミー構造体
４３０ ビア
４５０ 第１モールド層
５００ 第１半導体チップ
５２５ 第２バンプ
５５０ 第２モールド層
１０００ 半導体パッケージ

Claims (10)

  1. 第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
    前記第１再配線層の下面上に配置される第１接続端子と、
    前記第１再配線層の上面上に配置される積層型メモリモジュールと、
    前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
    前記第２再配線層の下面上に配置され、前記積層型メモリモジュールと接触する第１バンプと、
    前記第２再配線層の上面上に配置される第１半導体チップと、
    前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールから離隔するダミー構造体と、を含むことを特徴とする半導体パッケージ。
  2. 前記第１接続端子は複数で配列され、
    複数の前記第１接続端子が離隔する距離は５０μｍ～７５μｍであることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記第１再配線層の上面と平行な方向で、前記第１接続端子の幅は１００μｍ～１５０μｍであることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記ダミー構造体は複数であり、
    複数の前記ダミー構造体は前記積層型メモリモジュールの周囲に配置されることを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記第２再配線層上に配置され、前記第１半導体チップの一側に配置される第２半導体チップをさらに含み、
    前記第１半導体チップは前記第２半導体チップとは異なることを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記ダミー構造体は第１サブダミー構造体と、第２サブダミー構造体を含み、
    前記第１再配線層の上面と平行な方向で、前記第１サブダミー構造体の幅は前記第２サブダミー構造体の幅よりも大きいことを特徴とする請求項１に記載の半導体パッケージ。
  7. 前記第１再配線層の上面と垂直な方向で、前記第１再配線層の厚さは３０μｍ～１０００μｍであることを特徴とする請求項１に記載の半導体パッケージ。
  8. 第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
    前記第１再配線層の下面上に配置される第１接続端子と、
    前記第１再配線層の上面上に配置される積層型メモリモジュールと、
    前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
    前記第２再配線層の上面上に配置される第１半導体チップと、
    前記第１半導体チップの下面上に配置され、前記第１半導体チップと前記第２再配線層 を電気的に接続する第１バンプと、
    前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールから離隔するダミー構造体と、を含むことを特徴とする半導体パッケージ。
  9. 前記積層型メモリモジュールは前記第２再配線層の下面と接触することを特徴とする請求項８に記載の半導体パッケージ。
  10. 第１絶縁層および前記第１絶縁層内の第１導電パターンを含む第１再配線層と、
    前記第１再配線層の下面上に配置され、メインボードと電気的に接続される第１接続端子と、
    前記第１再配線層の上面上に配置される積層型メモリモジュールと、
    前記積層型メモリモジュール上に配置され、第２絶縁層および前記第２絶縁層内の第２導電パターンを含む第２再配線層と、
    前記第２再配線層の下面上に配置され、前記積層型メモリモジュールと接触する第１バンプであって、前記第２再配線層の下面上に配置される第１ピラー層と、前記第１ピラー層上に配置される第１はんだ層を含む第１バンプと、
    前記第２再配線層の上面上に配置される第１半導体チップと、
    前記第１再配線層と前記第２再配線層の間に配置されるビアと、
    前記第１再配線層と前記第２再配線層の間に配置され、前記積層型メモリモジュールの周囲に配置される複数のダミー構造体と、を含み、
    前記ダミー構造体のそれぞれは前記第１再配線層の上面および前記第２再配線層の下面と接触することを特徴とする半導体パッケージ。

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