KR20220020473A - 표시 장치 - Google Patents

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sensing
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정민재
이준호
박기찬
정경훈
채종철
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삼성디스플레이 주식회사
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Abstract

본 발명은 서브 화소의 회로 크기를 간소화할 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 제1 구동 전압이 인가되는 제1 구동 전압 배선, 제1 데이터 전압들이 인가되는 제1 데이터 배선, 제2 데이터 전압들이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 제1 데이터 배선, 상기 제2 데이터 배선, 및 상기 제1 구동 전압 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 상기 제1 구동 전압 배선에 연결되는 발광 소자, 상기 제1 데이터 배선의 제1 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 정전류 생성부, 및 상기 제2 데이터 배선의 제2 데이터 전압에 따라 상기 발광 소자의 발광 기간을 제어하는 발광 기간 제어부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 표시 패널의 서브 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 표시 장치의 서브 화소들 각각은 발광 소자, 게이트 전극에 인가되는 데이터 배선의 데이터 전압에 따라 구동 전압 배선으로부터 발광 소자에 공급되는 구동 전류의 양을 조절하는 구동 트랜지스터, 및 스캔 배선의 스캔 신호에 응답하여 턴-온되는 복수의 스위칭 트랜지스터들을 포함할 수 있다.
발광 소자가 LED(Light Emitting Diode)인 경우, 전류량에 따라 발광 파장이 변하기 때문에, 전류량에 따라 계조를 표현하는 PAM(Pulse Amplitude Modulation) 방식으로만 구동하기 어려우므로, 서브 화소들 각각의 트랜지스터들의 개수가 많아질 수 있다. 즉, 서브 화소들 각각의 회로 크기가 커질 수 있다. 이로 인해, 표시 패널의 해상도를 높이거나 PPI(pixels per inch)와 같이 화소 집적도를 높이기 어려울 수 있다.
본 발명이 해결하고자 하는 과제는 서브 화소의 회로 크기를 간소화할 수 있는 표시 장치에 관한 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 제1 구동 전압이 인가되는 제1 구동 전압 배선, 제1 데이터 전압들이 인가되는 제1 데이터 배선, 제2 데이터 전압들이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 제1 데이터 배선, 상기 제2 데이터 배선, 및 상기 제1 구동 전압 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 상기 제1 구동 전압 배선에 연결되는 발광 소자, 상기 제1 데이터 배선의 제1 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 정전류 생성부, 및 상기 제2 데이터 배선의 제2 데이터 전압에 따라 상기 발광 소자의 발광 기간을 제어하는 발광 기간 제어부를 포함한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 센싱 스캔 신호가 인가되는 센싱 스캔 배선, 제1 데이터 전압들이 인가되는 제1 데이터 배선, 제2 데이터 전압들이 인가되는 제2 데이터 배선, 및 상기 스캔 배선, 상기 센싱 스캔 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 상기 제1 데이터 전압에 따라 구동 전류를 생성하는 제1 트랜지스터, 상기 구동 전류에 따라 발광하는 발광 소자, 상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 제1 데이터 배선에 연결하는 제2 트랜지스터, 상기 센싱 스캔 배선의 센싱 스캔 신호에 따라 상기 제1 트랜지스터의 제2 전극을 센싱 배선에 연결하는 제3 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터, 및 상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터를 포함한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 스캔 기입 신호가 인가되는 스캔 기입 배선, 제1 데이터 전압들이 인가되는 제1 데이터 배선, 제2 데이터 전압들이 인가되는 제2 데이터 배선, 및 상기 스캔 기입 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비한다. 상기 서브 화소는 상기 제1 데이터 전압에 따라 구동 전류를 생성하는 제1 트랜지스터, 상기 구동 전류에 따라 발광하는 발광 소자, 상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 데이터 배선을 상기 제1 트랜지스터의 게이트 전극에 연결하는 제2 트랜지스터, 상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극을 센싱 배선에 연결하는 제3 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터, 및 상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 서브 화소는 정전류인 구동 전류를 발광 소자에 인가하기 위한 정전류 생성부와 정전류 생성부의 구동 전류 인가 기간, 즉 발광 소자의 발광 기간을 제어하기 위한 발광 기간 제어부를 포함한다. 이에 따라, 서브 화소의 회로 크기를 간소화할 수 있으므로, 표시 패널의 해상도를 높이거나 PPI(pixels per inch)와 같이 화소 집적도를 높이는 것이 가능할 수 있다.
실시예들에 따른 표시 장치에 의하면, 액티브 기간 동안 정전류 생성부는 제1 트랜지스터를 이용하여 발광 소자에 인가되는 구동 전류를 생성하고, 발광 기간 제어부는 계조 데이터 전압에 따라 발광 소자의 발광 기간을 제어할 수 있다. 그러므로, 서브 화소들은 서로 동일한 밝기의 광을 발광하며, 서브 화소들마다 발광 기간을 제어함으로써 서브 화소들 각각의 계조를 표현할 수 있다.
실시예들에 따른 표시 장치에 의하면, 블랭크 기간의 제1 감지 기간 동안 정전류 생성부의 제1 트랜지스터의 특성을 센싱할 수 있으며, 제2 감지 기간 동안 발광 기간 제어부의 제4 트랜지스터의 특성을 센싱할 수 있다. 이에 따라, 제1 트랜지스터의 특성을 보상한 바이어스 데이터 전압을 서브 화소에 공급할 수 있으며, 제4 트랜지스터의 특성을 보상한 계조 데이터 전압을 서브 화소에 공급할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 4는 일 실시예에 따른 표시 패널의 1 프레임 기간을 개략적으로 보여주는 일 예시 도면이다.
도 5는 액티브 기간 동안 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제k 센싱 스캔 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 제1 트랜지스터의 게이트 전극의 전압, 제4 트랜지스터의 게이트 전극의 전압, 구동 전류, 바이어스 데이터 전압들, 계조 데이터 전압들, 제1 스위치 제어 신호, 및 제2 스위치 제어 신호를 보여주는 파형도이다.
도 6 내지 도 12는 액티브 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 13은 블랭크 기간 동안 제k 스캔 기입 신호, 제k 센싱 스캔 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 제1 스위치 제어 신호, 제2 스위치 제어 신호, 센싱 배선의 센싱 전압, 바이어스 데이터 전압들, 및 계조 데이터 전압들을 보여주는 파형도이다.
도 14 내지 도 21은 블랭크 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 22는 또 다른 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 23은 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 1 트랜지스터의 게이트 전극의 전압, 제4 트랜지스터의 게이트 전극의 전압, 구동 전류, 바이어스 데이터 전압들, 계조 데이터 전압들, 리셋 스위치 제어 신호, 및 센싱 스위치 제어 신호를 보여주는 파형도이다.
도 24 내지 도 31은 액티브 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 32는 블랭크 기간 동안 제k 스캔 기입 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 리셋 스위치 제어 신호, 센싱 스위치 제어 신호, 연산 증폭기의 출력 전압, 바이어스 데이터 전압들, 및 계조 데이터 전압들을 보여주는 파형도이다.
도 33 내지 도 40은 블랭크 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 소스 구동 회로(200), 및 소스 회로 보드(500)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 서브 화소들이 배치될 수 있다.
서브 화소들 각각은 광을 발광하는 발광 소자로서 유기 발광 다이오드(organic light emitting diode (OLED))를 포함하거나, 나노 단위의 무기 반도체 소자를 포함하거나, 초소형 발광 다이오드(micro light emitting diode (micro LED))를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 서브 화소들 각각이 발광 소자로서 초소형 발광 다이오드를 포함하는 것을 중심으로 설명하였다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 소스 회로 보드(500)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
소스 회로 보드(500)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 소스 회로 보드(500)들은 이방성 도전 필름(anisotropic conductive film), SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재 등을 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 소스 회로 보드(500)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 표시 패널(100)은 소스 회로 보드(500)들을 통해 바이어스 데이터 전압들, 계조 데이터 전압들, 구동 전압들 등을 입력 받을 수 있다. 소스 회로 보드(500)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
소스 구동 회로(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 생성할 수 있다. 소스 구동 회로(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 소스 회로 보드(500)들을 통해 표시 패널(100)에 공급할 수 있다.
소스 구동 회로(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 소스 회로 보드(500) 상에 부착될 수 있다. 또는, 소스 구동 회로(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
제어 회로 보드(600)는 이방성 도전 필름, SAP과 같은 저저항(低抵抗) 고신뢰성 소재 등을 이용하여 소스 회로 보드(500)들에 부착될 수 있다. 제어 회로 보드(600)는 소스 회로 보드(500)들에 전기적으로 연결될 수 있다. 제어 회로 보드(600)는 연성 인쇄 회로 보드(flexible printed circuit board) 또는 인쇄 회로 보드(printed circuit board)일 수 있다.
타이밍 제어 회로(300)와 전원 공급 회로(400) 각각은 집적회로(IC)로 형성되어 제어 회로 보드(600) 상에 부착될 수 있다. 타이밍 제어 회로(300)는 제1 디지털 비디오 데이터와 제2 디지털 비디오 데이터를 소스 구동 회로(200)들에 공급할 수 있다. 전원 공급 회로(400)는 표시 패널(100)의 서브 화소들과 소스 구동 회로(200)들을 구동하기 위한 구동 전압들을 생성하여 출력할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 소스 구동 회로(200)들을 포함하는 소스 구동부(200G), 타이밍 제어 회로(300), 및 전원 공급 회로(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 기입 배선(SWL)들, 스캔 센싱 배선(SSL)들, 바이어스 데이터 배선(BDL)들, 계조 데이터 배선(GDL)들, 및 센싱 배선(SL)들이 배치될 수 있다.
스캔 기입 배선(SWL)들과 스캔 센싱 배선(SSL)들은 제1 방향(X축 방향)으로 연장될 수 있다. 바이어스 데이터 배선(BDL)들, 계조 데이터 배선(GDL)들, 및 센싱 배선(SL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장될 수 있다.
서브 화소(SP)들 각각은 스캔 기입 배선(SWL)들 중 어느 하나, 스캔 센싱 배선(SSL)들 중 어느 하나, 바이어스 데이터 배선(BDL)들 중 어느 하나, 계조 데이터 배선(GDL)들 중 어느 하나, 및 센싱 배선(SL)들 중 어느 하나에 연결될 수 있다. 서브 화소(SP)들 각각에 대한 자세한 설명은 도 3을 결부하여 후술한다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(SWL)들과 스캔 센싱 배선(SSL)들에 신호들을 인가하기 위한 스캔 구동부(110)가 배치될 수 있다. 도 2에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 타이밍 제어 회로(300)에 연결될 수 있다. 스캔 구동부(110)는 타이밍 제어부(300)로부터 스캔 제어 신호(SCS)를 입력 받을 수 있다. 스캔 구동부(110)는 스캔 제어 신호(SCS)에 따라 스캔 기입 신호들을 생성하여 스캔 기입 배선(SWL)들에 출력할 수 있다. 스캔 구동부(110)는 스캔 제어 신호(SCS)에 따라 스캔 센싱 신호들을 생성하여 스캔 센싱 배선(SSL)들에 출력할 수 있다.
타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어 회로(300)는 타이밍 신호들에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 생성하고, 데이터 구동부(200G)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어 회로(300)는 소스 구동 그룹(200G)의 소스 구동 회로(200)들로부터 센싱 데이터(SD)를 입력 받는다. 센싱 데이터(SD)는 서브 화소(SP)들의 트랜지스터들의 전자 이동도 또는 문턱전압과 같은 트랜지스터들의 특성을 센싱한 데이터이다. 타이밍 제어 회로(300)는 센싱 데이터(SD)에 따라 디지털 비디오 데이터(DATA)로부터 제1 디지털 비디오 데이터(DATA1)와 제2 디지털 비디오 데이터(DATA2)를 생성할 수 있다. 이로 인해, 제1 디지털 비디오 데이터(DATA1)와 제2 디지털 비디오 데이터(DATA2)는 서브 화소(SP)들의 트랜지스터들의 특성을 보상한 데이터일 수 있다. 타이밍 제어 회로(300)는 센싱 데이터(SD)를 별도의 메모리에 저장할 수 있다.
타이밍 제어 회로(300)는 스캔 제어 신호(SCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어 회로(300)는 제1 디지털 비디오 데이터(DATA1), 제2 디지털 비디오 데이터(DATA2), 및 데이터 제어 신호(DCS)를 소스 구동 회로(200)들로 출력한다.
소스 구동 회로(200)들 각각은 제1 디지털 비디오 데이터(DATA1)를 바이어스 데이터 전압들로 변환하여 바이어스 데이터 배선(BDL)들에 출력한다. 또한, 소스 구동 회로(200)들 각각은 제2 디지털 비디오 데이터(DATA2)를 계조 데이터 전압들로 변환하여 계조 데이터 배선(GDL)들에 출력한다. 이로 인해, 스캔 구동부(110)의 스캔 기입 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 바이어스 데이터 전압들과 계조 데이터 전압들이 공급될 수 있다. 바이어스 데이터 전압들과 계조 데이터 전압들에 대한 자세한 설명은 도 3을 결부하여 후술한다.
전원 공급 회로(400)는 복수의 구동 전압들을 생성하여 표시 패널(100)과 소스 구동 그룹(200G)의 소스 구동 회로(200)들에 출력할 수 있다. 전원 공급 회로(400)는 제1 구동 전압(VDD), 제2 구동 전압(VSS), 및 제3 구동 전압(Vswp)을 표시 패널(100)로 출력하고, 제4 구동 전압(Vpre)을 소스 구동 그룹(200G)의 소스 구동 회로(200)들로 출력할 수 있다. 제1 구동 전압(VDD)은 서브 화소들 각각의 발광 소자를 구동하기 위한 고전위 구동 전압이고, 제2 구동 전압(VSS)은 서브 화소들 각각의 발광 소자를 구동하기 위한 저전위 구동 전압이며, 제3 구동 전압(Vswp)은 서브 화소들 각각의 발광 소자의 발광 기간을 제어하기 위한 전압이며, 제4 구동 전압(Vpre)은 센싱 배선(SL)들에 인가되는 전압일 수 있다.
도 3은 일 실시예에 따른 서브 화소와 소스 구동 회로를 상세히 보여주는 회로도이다.
도 3을 참조하면, 일 실시예에 따른 서브 화소(SP)는 스캔 기입 배선(SWL), 스캔 센싱 배선(SSL), 바이어스 데이터 배선(BDL), 계조 데이터 배선(GDL), 및 센싱 배선(SL)에 연결될 수 있다. 또한, 서브 화소(SP)는 고전위 전압에 해당하는 제1 구동 전압(VDD)이 인가되는 제1 구동 전압 배선(VDDL), 저전위 전압에 해당하는 제2 구동 전압(VSS)이 인가되는 제2 구동 전압 배선(VSSL), 및 제3 구동 전압(Vswp)이 인가되는 제3 구동 전압 배선(VSWL)에 연결될 수 있다.
서브 화소(SP)는 발광 소자(Light Emitting Element, LE), 정전류 생성부(CCG), 및 발광 기간 제어부(PWM)를 포함할 수 있다.
발광 소자(LE)는 정전류 생성부(CCG)에 의해 생성되는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)는 제1 구동 전압 배선(VDDL)과 정전류 생성부(CCG) 사이에 배치될 수 있다. 발광 소자(LE)의 제1 전극은 제1 구동 전압 배선(VDDL)에 연결되고, 제2 전극은 정전류 생성부(CCG)에 연결될 수 있다. 발광 소자(LE)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
정전류 생성부(CCG)는 바이어스 데이터 배선(BDL)의 바이어스 데이터 전압에 따라 정전류(constant current)인 구동 전류(Ids)를 생성한다. 정전류 생성부(CCG)의 구동 전류(Ids)는 제1 구동 전압 배선(VDDL)으로부터 발광 소자(LE)와 정전류 생성부(CCG)를 통해 제2 구동 전압 배선(VSSL)으로 흐를 수 있으며, 이에 따라 발광 소자(LE)는 일정한 밝기로 발광할 수 있다.
정전류 생성부(CCG)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제1 커패시터(C1)를 포함한다.
제1 트랜지스터(T1)는 발광 소자(LE)와 제2 구동 전압 배선(VSSL) 사이에 배치될 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 바이어스 데이터 전압에 따라 제1 전극과 제2 전극 사이에 정전류인 구동 전류(Ids)가 흐르도록 제어할 수 있다. 바이어스 데이터 전압은 제1 트랜지스터(T1)가 정전류인 구동 전류(Ids)를 흐르게 하기 위한 전압으로 정의될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제1 전극에 연결되고, 제1 전극은 제2 구동 전압 배선(VSSL)에 연결되며, 제2 전극은 발광 소자(LE)의 제2 전극에 연결될 수 있다.
제2 트랜지스터(T2)는 바이어스 데이터 배선(BDL)과 제1 트랜지스터(T1)의 게이트 전극 사이에 배치될 수 있다. 제2 트랜지스터(T2)는 스캔 기입 배선(SWL)의 게이트 온 전압의 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극을 바이어스 데이터 배선(BDL)에 연결한다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 바이어스 데이터 전압이 인가될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 기입 배선(SWL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 센싱 배선(SL) 사이에 배치될 수 있다. 제3 트랜지스터(T3)는 스캔 센싱 배선(SSL)의 게이트 온 전압의 스캔 센싱 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 센싱 배선(SL)에 연결한다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 센싱 배선(SSL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 센싱 배선(SL)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제2 구동 전압 배선(VSSL) 사이에 형성된다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제2 구동 전압 배선(VSSL)에 연결될 수 있다. 제2 구동 전압 배선(VSSL)에는 정전압(constant voltage)인 제2 구동 전압이 인가되므로, 제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극에 인가된 바이어스 데이터 전압을 유지할 수 있다.
발광 기간 제어부(PWM)는 계조 데이터 배선(GDL)의 계조 데이터 전압에 따라 발광 소자(LE)에 구동 전류(Ids)가 인가되는 기간, 즉 발광 소자(LE)의 발광 기간을 제어한다. 발광 기간 제어부(PWM)는 계조 데이터 배선(GDL)의 계조 데이터 전압에 따라 제1 트랜지스터(T1)의 턴-온 기간을 제어함으로써, 발광 소자(LE)의 발광 기간을 제어할 수 있다.
발광 기간 제어부(PWM)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제2 커패시터(C2)를 포함한다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 센싱 배선(SL) 사이에 배치될 수 있다. 제4 트랜지스터(T4)는 계조 데이터 전압과 제3 구동 전압의 전압 변동분을 합산한 전압에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압을 센싱 배선(SL)으로 방전한다. 계조 데이터 전압은 발광 소자(LE)의 발광 기간을 제어하기 위한 전압으로 정의될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제5 트랜지스터(T5)의 제2 전극에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 센싱 배선(SL)에 연결될 수 있다.
제5 트랜지스터(T5)는 계조 데이터 배선(GDL)과 제4 트랜지스터(T4)의 게이트 전극 사이에 배치될 수 있다. 제5 트랜지스터(T5)는 스캔 기입 배선(SWL)의 게이트 온 전압의 스캔 기입 신호에 의해 턴-온되어 제4 트랜지스터(T4)의 게이트 전극을 계조 데이터 배선(GDL)에 연결한다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 계조 데이터 전압이 인가될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 스캔 기입 배선(SWL)에 연결되고, 제1 전극은 계조 데이터 배선(GDL)에 연결되며, 제2 전극은 제4 트랜지스터(T4)의 게이트 전극에 연결될 수 있다.
제2 커패시터(C2)는 제4 트랜지스터(T4)의 게이트 전극과 제3 구동 전압 배선(VSWL) 사이에 형성된다. 제2 커패시터(C2)의 일 전극은 제4 트랜지스터(T4)의 게이트 전극에 연결되고, 타 전극은 제3 구동 전압 배선(VSWL)에 연결될 수 있다. 제3 구동 전압 배선(VSWL)의 제3 구동 전압이 변동되는 경우, 제2 커패시터(C2)에 의해 제3 구동 전압의 변동분이 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 트랜지스터들(T1~T8) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 3에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각은 P 타입 MOSFET으로 형성될 수도 있다.
일 실시예에 따른 소스 구동 회로(200)는 아날로그 디지털 변환부(210), 센싱 배선(SL)과 제4 구동 전압 배선(VPRL) 사이에 배치되는 제1 스위치(SW1), 센싱 배선(SL)과 아날로그 디지털 변환부(210) 사이에 배치되는 제2 스위치(SW2), 센싱 배선(SL3)에 연결되는 제3 커패시터(C3)를 포함한다.
아날로그 디지털 변환부(210)는 제2 스위치(SW2)가 턴-온되어 센싱 배선(SL)에 연결되는 경우, 센싱 배선(SL)의 센싱 전압을 디지털 데이터인 센싱 데이터(SD)로 변환한다. 아날로그 디지털 변환부(210)는 센싱 데이터(SD)를 타이밍 제어 회로(300)로 출력할 수 있다.
제1 스위치(SW1)는 제1 스위치 제어 신호(SCS1)에 따라 센싱 배선(SL)을 제4 구동 전압 배선(VRPL)에 연결한다. 제1 스위치(SW1)가 스위치 온 신호의 제1 스위치 제어 신호(SCS1)에 의해 턴-온되는 경우, 센싱 배선(SL)은 제4 구동 전압 배선(VRPL)에 연결될 수 있다. 제1 스위치(SW1)가 스위치 오프 신호의 제1 스위치 제어 신호(SCS1)에 의해 턴-오프되는 경우, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결되지 않을 수 있다.
제2 스위치(SW2)는 제2 스위치 제어 신호(SCS2)에 따라 센싱 배선(SL)을 아날로그 디지털 변환부(210)에 연결한다. 제2 스위치(SW2)가 스위치 온 신호의 제2 스위치 제어 신호(SCS2)에 의해 턴-온되는 경우, 센싱 배선(SL)은 아날로그 디지털 변환부(210)에 연결될 수 있다. 제2 스위치(SW2)가 스위치 오프 신호의 제2 스위치 제어 신호(SCS2)에 의해 턴-오프되는 경우, 센싱 배선(SL)은 아날로그 디지털 변환부(210)에 연결되지 않을 수 있다.
제3 커패시터(C3)는 센싱 배선(SL)과 그라운드 전압원 사이에 형성된다. 제3 커패시터(C3)의 일 전극은 센싱 배선(SL)에 연결되고, 타 전극은 그라운드 전압원에 연결될 수 있다. 그라운드 전압원에는 정전압 그라운드 전압이 인가되므로, 제3 커패시터(C3)는 센싱 배선(SL)의 전압을 유지할 수 있다. 도 3에서는 제3 커패시터(C3)가 소스 구동 회로(200)에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 제3 커패시터(C3)는 표시 패널(100)에 배치될 수 있다.
도 3과 같이, 서브 화소(SP)는 정전류인 구동 전류(Ids)를 발광 소자(LE)에 인가하기 위한 정전류 생성부(CCG)와 정전류 생성부(CCG)의 구동 전류(Ids) 인가 기간, 즉 발광 소자(LE)의 발광 기간을 제어하기 위한 발광 기간 제어부(PWM)를 포함한다. 정전류 생성부(CCG)가 세 개의 트랜지스터들(T1, T2, T3)과 한 개의 커패시터(C1)를 포함하며, 발광 기간 제어부(PWM)가 두 개의 트랜지스터들(T4, T5)과 한 개의 커패시터(C2)를 포함하므로, 서브 화소(SP)의 회로 크기를 간소화할 수 있다. 이에 따라, 표시 패널(100)의 해상도를 높이거나 PPI(pixels per inch)와 같이 화소 집적도를 높이는 것이 가능할 수 있다.
도 4는 일 실시예에 따른 표시 패널의 1 프레임 기간을 개략적으로 보여주는 일 예시 도면이다.
도 4를 참조하면, 표시 패널(100)은 1 프레임 기간(FR)을 주기로 동작할 수 있다. 1 프레임 기간(FR)은 액티브 기간(ACT)과 블랭크 기간(BNK)을 포함할 수 있다.
액티브 기간(ACT)은 서브 화소(SP)들 각각에 바이어스 데이터 전압과 계조 데이터 전압을 공급하는 데이터 어드레싱 기간(ADDR)과 서브 화소(SP)들 각각의 발광 소자(LE)가 발광하는 발광 기간(EM)을 포함할 수 있다.
서브 화소(SP)들 각각은 스캔 기입 배선(SWL)들 중 어느 하나, 스캔 센싱 배선(SSL)들 중 어느 하나, 바이어스 데이터 배선(BDL)들 중 어느 하나, 계조 데이터 배선(GDL)들 중 어느 하나, 및 센싱 배선(SL)들 중 어느 하나에 연결될 수 있다. 이로 인해, 데이터 어드레싱 기간(ADDR) 동안 표시 패널(100)의 스캔 기입 배선(SWL)들에 스캔 기입 신호들이 순차적으로 인가되는 경우, 스캔 기입 신호가 인가되는 스캔 기입 배선(SWL)에 연결된 서브 화소(SP)들 각각에는 바이어스 데이터 전압과 계조 데이터 전압이 인가될 수 있다. 그러므로, 데이터 어드레싱 기간(ADDR) 동안 표시 패널(100)의 서브 화소(SP)들 각각에는 바이어스 데이터 전압과 계조 데이터 전압이 인가될 수 있다.
발광 기간(EM) 동안 서브 화소(SP)들은 동시에 발광을 시작할 수 있다. 다만, 발광 기간(EM) 동안 서브 화소(SP)들의 발광 소자(LE)들마다 발광 기간은 해당 발광 소자가 표현하려는 계조에 따라 다를 수 있다. 발광 기간(EM)은 데이터 어드레싱 기간(ADDR)보다 짧을 수 있으나, 이에 한정되지 않는다. 표시 패널(100)의 해상도가 높을수록 데이터 어드레싱 기간(ADDR)의 길이는 발광 기간(EM)의 길이보다 상대적으로 길어질 수 있다.
블랭크 기간(BNK)은 표시 패널(100)의 서브 화소(SP)들 중 일부 서브 화소(SP)들의 제1 트랜지스터(T1)의 특성과 제4 트랜지스터(T4)의 특성을 센싱하는 기간일 수 있다. 제1 트랜지스터(T1)의 특성은 제1 트랜지스터(T1)의 전자 이동도 또는 문턱전압일 수 있다. 제4 트랜지스터(T4)의 특성은 제4 트랜지스터(T4)의 전자 이동도 또는 문턱전압일 수 있다. 블랭크 기간(BNK) 동안 표시 패널(100)의 나머지 서브 화소(SP)들은 별다른 동작을 하지 않고 휴지(休止)할 수 있다.
이하에서는, 도 5 내지 도 12를 결부하여, 액티브 기간(ACT) 동안 서브 화소(SP)의 동작을 상세히 설명한다. 또한, 도 13 내지 도 21을 결부하여, 블랭크 기간(BNK) 동안 서브 화소(SP)의 동작을 상세히 설명한다.
도 5는 액티브 기간 동안 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제k 센싱 스캔 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 제1 트랜지스터의 게이트 전극의 전압, 제4 트랜지스터의 게이트 전극의 전압, 구동 전류, 바이어스 데이터 전압들, 계조 데이터 전압들, 제1 스위치 제어 신호, 및 제2 스위치 제어 신호를 보여주는 파형도이다.
도 5에는 제k-1 스캔 기입 배선의 제k-1 스캔 기입 신호(SWk-1), 제k 스캔 기입 배선의 제k 스캔 기입 신호(SWk), 제k 스캔 센싱 배선의 제k 스캔 센싱 신호(SSk), 제1 구동 전압 배선(VDDL)의 제1 구동 전압(VDD), 제2 구동 전압 배선(VSSL)의 제2 구동 전압(VSS), 제3 구동 전압 배선(VSWL)의 제3 구동 전압(Vswp), 제4 구동 전압 배선(VPRL)의 제4 구동 전압(Vpre), 제1 트랜지스터(T1)의 게이트 전극의 전압(Va), 제4 트랜지스터(T4)의 게이트 전극의 전압(Vb), 구동 전류(Ids), 바이어스 데이터 배선(BDL)에 인가되는 바이어스 데이터 전압들(BDV), 계조 데이터 배선(GDL)에 인가되는 계조 데이터 전압들(GDV), 제1 스위치 제어 신호(SCS1), 및 제2 스위치 제어 신호(SCS2)가 나타나 있다.
도 5를 참조하면, 제k 스캔 기입 신호(SWk)는 제2 트랜지스터(T2)와 제5 트랜지스터(T5)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 센싱 신호(SSk)는 제3 트랜지스터(T3)의 턴-온과 턴-오프를 제어하기 위한 신호이다.
제k-1 스캔 기입 신호(SWk-1), 제k 스캔 기입 신호(SWk), 제k 스캔 센싱 신호(SSk)는 1 프레임 기간(FR)을 주기로 발생할 수 있다. 제1 구동 전압(VDD), 제3 구동 전압(Vswp), 제4 구동 전압(Vpre), 제1 스위치 제어 신호(SCS1), 및 제2 스위치 제어 신호(SCS2) 역시 1 프레임 기간(FR)을 주기로 발생할 수 있다.
1 프레임 기간(FR)은 액티브 기간(ACT)과 블랭크 기간(BNK)을 포함한다. 액티브 기간(ACT)은 데이터 어드레싱 기간(ADDR)과 발광 기간(EM)을 포함한다. 데이터 어드레싱 기간(ADDR)은 제1 내지 제5 기간들(t1~t5)을 포함하며, 발광 기간(EM)은 제6 기간(t6)과 제7 기간(t7)을 포함한다.
제1 기간(t1)은 서브 화소(SP)의 구동 준비 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극에 프리 바이어스 데이터 전압(BDk-1)을 공급하고, 제4 트랜지스터(T4)의 게이트 전극에 프리 계조 데이터 전압(GDk-1)을 공급하는 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 바이어스 데이터 전압(BDk)을 공급하고, 제4 트랜지스터(T4)의 게이트 전극에 계조 데이터 전압(GDk)을 공급하는 기간이다. 제4 기간(t4)은 제1 트랜지스터(T1)의 게이트 전극에 바이어스 데이터 전압을 유지하고, 제4 트랜지스터(T4)의 게이트 전극에 계조 데이터 전압을 유지하는 기간이다. 제5 기간(t5)은 발광 소자(LE)의 발광 준비 기간이다. 제6 기간(t6)은 발광 소자(LE)의 발광 기간이다. 제7 기간(t7)은 제1 트랜지스터(T1)의 게이트 전극의 바이어스 데이터 전압을 방전하는 기간이다.
제k-1 스캔 기입 신호(SWk-1)와 제k 스캔 기입 신호(SWk)는 순차적으로 게이트 온 전압(Von)을 가질 수 있다. 게이트 온 전압(Von)의 제k-1 스캔 기입 신호(SWk-1)와 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)는 일부 기간 동안 중첩할 수 있다. 제k-1 스캔 기입 신호(SWk-1)는 제1 기간(t1)의 일부와 제2 기간(t2) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제k 스캔 기입 신호(SWk)는 제2 기간(t2)과 제3 기간(t3) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다.
제k 스캔 센싱 신호(SSk)는 액티브 기간(ACT), 즉 제1 내지 제7 기간들(t1~t7) 동안 게이트 오프 전압(Voff)을 가질 수 있다.
게이트 온 전압(Von)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)를 각각 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)를 각각 턴-오프시킬 수 있는 턴-오프 전압에 해당한다. 게이트 온 전압(Von)은 게이트 오프 전압(Voff)보다 높은 전압일 수 있다. 예를 들어, 게이트 온 전압(Von)은 12V이고, 게이트 오프 전압(Voff)은 -12V일 수 있으나, 이에 한정되지 않는다.
제1 구동 전압(VDD)은 데이터 어드레싱 기간(ADDR), 즉 제1 내지 제5 기간들(t1~t5) 동안 제1 레벨 전압(V1)을 가지며, 발광 기간(EM), 즉 제6 기간(t6)과 제7 기간(t7) 동안 제1 레벨 전압(V1)보다 높은 제2 레벨 전압(V2)을 가질 수 있다. 예를 들어, 제1 레벨 전압(V1)은 0V이고, 제2 레벨 전압(V2)은 10V 또는 12V일 수 있으나, 이에 한정되지 않는다.
제2 구동 전압(VSS)은 액티브 기간(ACT), 즉 제1 내지 제7 기간들(t1~t7) 동안 일정하게 유지되는 정전압일 수 있다. 예를 들어, 제2 구동 전압(VSS)은 제1 레벨 전압(V1)과 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.
제3 구동 전압(Vswp)은 데이터 어드레싱 기간(ADDR), 즉 제1 내지 제5 기간들(t1~t5) 동안 제3 레벨 전압(V3)을 가지며, 발광 기간(EM), 즉 제6 기간(t6)과 제7 기간(t7) 동안 제3 레벨 전압(V3)에서 제3 레벨 전압(V3)보다 높은 제4 레벨 전압(V4)으로 점진적으로 상승할 수 있다. 예를 들어, 제3 구동 전압(Vswp)은 제6 기간(t6)과 제7 기간(t7) 동안 일정한 기울기로 상승할 수 있다. 제3 레벨 전압(V3)은 제1 레벨 전압(V1)보다 높은 전압이고, 제4 레벨 전압(V4)은 제2 레벨 전압(V2)보다 낮은 전압일 수 있다. 예를 들어, 제3 레벨 전압(V3)은 1V이고, 제4 레벨 전압(V4)은 7V일 수 있으나, 이에 한정되지 않는다.
제4 구동 전압(Vpre)은 제1 내지 제4 기간들(t1~t4) 동안 제5 레벨 전압(V5)을 가지며, 제5 내지 제7 기간들(t5~t7) 동안 제5 레벨 전압(V5)보다 낮은 제6 레벨 전압(V6)을 가질 수 있다. 제5 레벨 전압(V5)은 제3 레벨 전압(V3)보다 높고, 제4 레벨 전압(V4)보다 낮은 전압일 수 있다. 제6 레벨 전압(V6)은 제1 레벨 전압(V1)보다 낮은 전압일 수 있다. 예를 들어, 제5 레벨 전압(V5)은 3V이고, 제6 레벨 전압(V6)은 -2.5V일 수 있으나, 이에 한정되지 않는다.
바이어스 데이터 전압들(BDV)은 데이터 어드레싱 기간(ADDR) 동안 바이어스 데이터 배선(BDL)에 공급될 수 있다. 프리 바이어스 데이터 전압(BDk-1)은 제k-1 스캔 기입 신호(SWk-1)에 동기화되어 공급되고, 바이어스 데이터 전압(BDk)은 제k 스캔 기입 신호(SWk)에 동기화되어 공급될 수 있다. 프리 바이어스 데이터 전압(BDk-1)과 바이어스 데이터 전압(BDk) 각각은 대략 6.4±αV일 수 있다.
계조 데이터 전압들(GDV)은 데이터 어드레싱 기간(ADDR) 동안 계조 데이터 배선(GDL)에 공급될 수 있다. 제k-1 계조 데이터 전압(GDk-1)은 제k-1 스캔 기입 신호(SWk-1)에 동기화되어 공급되고, 계조 데이터 전압(GDk)은 제k 스캔 기입 신호(SWk)에 동기화되어 공급될 수 있다. 제k-1 계조 데이터 전압(GDk-1)과 계조 데이터 전압(GDk) 각각은 대략 -7.4V 내지 -0.5V일 수 있다. 예를 들어, 제k 스캔 기입 배선에 연결된 서브 화소(SP)가 표현하는 계조가 피크 블랙 계조인 경우, 계조 데이터 전압(GDk)은 -0.5V일 수 있다. 제k 스캔 기입 배선에 연결된 서브 화소(SP)가 표현하는 계조가 피크 화이트 계조인 경우, 계조 데이터 전압(GDk)은 -7.4V일 수 있다. 즉, 제k 스캔 기입 배선에 연결된 서브 화소(SP)가 표현하는 계조가 블랙 계조일수록 계조 데이터 전압(GDk)은 높아질 수 있다. 예를 들어, 서브 화소(SP)의 계조가 8 비트의 256 계조로 표현되는 경우, 피크 블랙 계조는 가장 낮은 0 계조이고, 피크 화이트 계조는 가장 높은 255 계조일 수 있다.
한편, 본 명세서에서, 바이어스 데이터 전압(BDk)은 간단히 제1 데이터 전압으로 칭해지고, 계조 데이터 전압(GDk)은 간단히 제2 데이터 전압으로 칭해질 수 있다. 이 경우, 바이어스 데이터 배선(BDL)은 간단히 제1 데이터 배선으로 칭해지고, 계조 데이터 배선(GDL)은 간단히 제2 데이터 배선으로 칭해질 수 있다.
제1 스위치 제어 신호(SCS1)는 액티브 기간(ACT), 즉 제1 내지 제7 기간들(t1~t7) 동안 스위치 온 전압(Son)을 가질 수 있다. 제2 스위치 제어 신호(SCS2)는 액티브 기간(ACT), 즉 제1 내지 제7 기간들(t1~t7) 동안 스위치 오프 전압(Soff)을 가질 수 있다.
스위치 온 전압(Son)은 제1 스위치(SW1)와 제2 스위치(SW2)를 각각 턴-온시킬 수 있는 턴-온 전압에 해당한다. 스위치 오프 전압(Soff)은 제1 스위치(SW1)와 제2 스위치(SW2)를 각각 턴-오프시킬 수 있는 턴-오프 전압에 해당한다. 스위치 온 전압(Son)은 스위치 오프 전압(Soff)보다 높은 전압일 수 있다.
제1 트랜지스터(T1)의 게이트 전극의 전압(Va), 제4 트랜지스터(T4)의 게이트 전극의 전압(Vb), 및 구동 전류(Ids)는 도 6 내지 도 12를 결부하여 후술한다.
도 6 내지 도 12는 액티브 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 5 내지 도 12를 결부하여 제1 내지 제7 기간들(t1~t7) 동안 서브 화소(SP)의 동작에 대하여 상세히 설명한다.
액티브 기간(ACT), 즉 제1 내지 제7 기간들(t1~t7) 동안 스위치 온 전압(Son)의 제1 스위치 제어 신호(SCS1)가 인가되고, 스위치 오프 전압(Soff)의 제2 스위치 제어 신호(SCS2)가 인가된다. 그러므로, 제1 내지 제7 기간들(t1~t7) 동안 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결되므로, 센싱 배선(SL)에는 제4 구동 전압(Vpre)이 인가된다.
첫 번째로, 제1 기간(t1) 동안, 도 6과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
두 번째로, 제2 기간(t2) 동안, 도 7과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 제2 기간(t2) 동안 바이어스 데이터 배선(BDL)에는 프리 바이어스 데이터 전압(BDk-1)이 인가되므로, 제1 트랜지스터(T1)의 게이트 전극에는 프리 바이어스 데이터 전압(BDk-1)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다. 하지만, 제1 구동 전압(VDD)이 제2 기간(t2) 동안 제1 레벨 전압(V1)을 가지므로, 구동 전류(Ids)는 흐르지 않는다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 제2 기간(t2) 동안 계조 데이터 배선(GDL)에는 프리 계조 데이터 전압(GDk-1)이 인가되므로, 제4 트랜지스터(T4)의 게이트 전극에는 프리 계조 데이터 전압(GDk-1)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
세 번째로, 제3 기간(t3) 동안 도 8과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 제2 기간(t2) 동안 바이어스 데이터 배선(BDL)에는 바이어스 데이터 전압(BDk)이 인가되므로, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 전압(BDk)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다. 하지만, 제1 구동 전압(VDD)이 제3 기간(t3) 동안 제1 레벨 전압(V1)을 가지므로, 구동 전류(Ids)는 흐르지 않는다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 제2 기간(t2) 동안 계조 데이터 배선(GDL)에는 계조 데이터 전압(GDk)이 인가되므로, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 전압(GDk)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
네 번째로, 제4 기간(t4) 동안 도 9와 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
제1 트랜지스터(T1)의 게이트 전극의 전압은 제1 커패시터(C1)에 의해 바이어스 데이터 전압(BDk)으로 유지될 수 있다. 또한, 제4 트랜지스터(T4)의 게이트 전극의 전압은 제2 커패시터(C2)에 의해 계조 데이터 전압(GDk)으로 유지될 수 있다.
다섯 번째로, 제5 기간(t5) 동안 도 10과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
제4 구동 전압(Vpre)은 제5 레벨 전압(V5)에서 제6 레벨 전압(V6)으로 하강할 수 있다. 제1 스위치(SW1)가 턴-온되어 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결되므로, 센싱 배선(SL)에는 제6 레벨 전압(V6)의 제4 구동 전압(Vpre)이 인가될 수 있다.
한편, 센싱 배선(SL)은 제4 트랜지스터(T4)의 제1 전극에 연결되므로, 제4 트랜지스터(T4)의 게이트 전극에 인가된 계조 데이터 전압(GDk)이 피크 블랙 계조를 표현하기 위한 데이터 전압인 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높을 수 있다. 이 경우, 제4 트랜지스터(T4)는 턴-온되며, 제1 트랜지스터(T1)의 게이트 전극은 센싱 배선(SL)에 연결될 수 있다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제6 레벨 전압(V6)의 제4 구동 전압(Vpre)으로 방전될 수 있다. (도 10의 점선 참조) 따라서, 제1 트랜지스터(T1)는 턴-오프되며, 발광 소자(LE)는 발광 기간(EM), 즉 제6 기간(t6)과 제7 기간(t7) 동안 발광하지 않을 수 있다.
여섯 번째로, 제6 기간(t6)과 제7 기간(t7) 동안 도 11 및 도 12와 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다.
제1 구동 전압(VDD)은 제1 레벨 전압(V1)에서 제2 레벨 전압(V2)으로 상승한다. 이로 인해, 제1 트랜지스터(T1)의 턴-온에 의한 구동 전류(Ids)가 제1 구동 전압 배선(VDDL)으로부터 발광 소자(LE)와 제1 트랜지스터(T1)를 통해 제2 구동 전압 배선(VSSL)으로 흐를 수 있다.
제3 구동 전압(Vswp)은 제6 기간(t6)과 제7 기간(t7) 동안 제3 레벨 전압(V3)에서 제4 레벨 전압(V4)으로 점진적으로 증가할 수 있다. 제3 구동 전압(Vswp)의 전압 변동분은 제2 커패시터(C2)에 의해 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다. 그러므로, 제4 트랜지스터(T4)의 게이트 전극의 전압은 계조 데이터 전압(GDk)과 제3 구동 전압(Vswp)의 전압 변동분(β)을 합산한 전압(GDk+β)일 수 있다.
이때, 제4 트랜지스터(T4)의 게이트 전극의 전압 상승으로 인해, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높은 경우, 제4 트랜지스터(T4)는 턴-온될 수 있다. 또는, 제4 트랜지스터(T4)의 게이트 전극의 전압 상승하더라도, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 낮은 경우, 제4 트랜지스터(T4)는 턴-온되지 않을 수 있다.
제4 트랜지스터(T4)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제6 레벨 전압(V6)의 제4 구동 전압(Vpre)으로 방전되므로, 제1 트랜지스터(T1)는 턴-오프될 수 있다. 이로 인해, 발광 소자(LE)에는 더 이상 구동 전류(Ids)가 흐르지 않으므로, 발광 소자(LE)의 발광은 종료될 수 있다.
정리하면, 발광 기간(EM) 동안 제3 구동 전압(Vswp)이 제3 레벨 전압(V3)에서 제4 레벨 전압(V4)으로 점진적으로 상승하며, 제3 구동 전압(Vswp)의 전압 변동분(β)이 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다. 이때, 계조 데이터 전압(GDk)이 낮을수록 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높아지는데 시간이 더 걸릴 수 있다. 그러므로, 계조 데이터 전압(GDk)이 낮을수록 제4 트랜지스터(T4)의 턴-온이 늦어질 수 있다. 제4 트랜지스터(T4)의 턴-온이 늦어질수록 제1 트랜지스터(T1)의 턴-온 기간이 길어지므로, 발광 소자(LE)의 발광 기간(t6)이 길어질 수 있다.
이상에서 살펴본 바와 같이, 정전류 생성부(CCG)는 제1 트랜지스터(T1)를 이용하여 발광 소자(LE)에 인가되는 구동 전류(Ids)를 생성하고, 발광 기간 제어부(PWM)는 계조 데이터 전압(GDk)에 따라 발광 소자(LE)의 발광 기간(t6)을 제어할 수 있다. 그러므로, 서브 화소(SP)들은 서로 동일한 밝기의 광을 발광하며, 서브 화소(SP)들마다 발광 기간을 제어함으로써 서브 화소(SP)들 각각의 계조를 표현할 수 있다.
도 13은 블랭크 기간 동안 제k 스캔 기입 신호, 제k 센싱 스캔 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 제1 스위치 제어 신호, 제2 스위치 제어 신호, 센싱 배선의 센싱 전압, 바이어스 데이터 전압들, 및 계조 데이터 전압들을 보여주는 파형도이다.
도 13에는 제k 스캔 기입 배선의 제k 스캔 기입 신호(SWk), 제k 스캔 센싱 배선의 제k 스캔 센싱 신호(SSk), 제1 구동 전압 배선(VDDL)의 제1 구동 전압(VDD), 제2 구동 전압 배선(VSSL)의 제2 구동 전압(VSS), 제3 구동 전압 배선(VSWL)의 제3 구동 전압(Vswp), 제4 구동 전압 배선(VPRL)의 제4 구동 전압(Vpre), 제1 스위치 제어 신호(SCS1), 제2 스위치 제어 신호(SCS2), 센싱 배선(SL)의 센싱 전압(Vc), 바이어스 데이터 배선(BDL)에 인가되는 바이어스 데이터 전압들(BDV), 및 계조 데이터 배선(GDL)에 인가되는 계조 데이터 전압들(GDV)이 나타나 있다.
도 13을 참조하면, 블랭크 기간(BNK)은 제1 센싱 기간(RT1)과 제2 센싱 기간(RT2)을 포함한다. 제1 센싱 기간(RT1)은 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 특성을 센싱하는 기간이다. 예를 들어, 제1 센싱 기간(RT1)은 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 전자 이동도를 센싱하는 기간일 수 있다. 제2 센싱 기간(RT2)은 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 특성을 센싱하는 기간이다. 예를 들어, 제2 센싱 기간(RT2)은 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 문턱 전압을 센싱하는 기간일 수 있다. 제1 센싱 기간(RT1)은 제8 내지 제11 기간들(t8~t11)을 포함하고, 제2 센싱 기간(RT2)은 제12 내지 제15 기간들(t12~t15)을 포함한다.
제8 기간(t8)은 서브 화소(SP)의 구동 준비 기간이다. 제9 기간(t9)은 제1 트랜지스터(T1)의 게이트 전극에 제1 센싱 바이어스 데이터 전압(SBD1)을 인가하고, 제4 트랜지스터(T4)의 게이트 전극에 제1 센싱 계조 데이터 전압(SGD1)을 인가하며, 제1 트랜지스터(T1)의 제2 전극을 센싱 배선(SL)에 연결하는 기간이다. 제10 기간(t10)은 센싱 배선(SL)의 센싱 전압을 제1 트랜지스터(T1)를 통해 제2 구동 전압 배선(VSSL)으로 방전하는 기간이다. 제11 기간(t11)은 센싱 배선(SL)의 센싱 전압을 감지하는 기간이다.
제12 기간(t12)은 서브 화소(SP)의 구동 준비 기간이다. 제13 기간(t13)은 제1 트랜지스터(T1)의 게이트 전극에 제2 센싱 바이어스 데이터 전압(SBD2)을 인가하고, 제4 트랜지스터(T4)의 게이트 전극에 제2 센싱 계조 데이터 전압(SGD2)을 인가하는 기간이다. 제14 기간(t14)은 센싱 배선(SL)의 센싱 전압을 제4 트랜지스터(T4)를 통해 센싱 배선(SL)의 전압을 충전하는 기간이다. 제15 기간(t15)은 센싱 배선(SL)의 센싱 전압을 감지하는 기간이다.
제k 스캔 기입 신호(SWk)는 제9 기간(t9), 제13 기간(t13), 및 제14 기간(t14) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제k 스캔 센싱 신호(SSk)는 제9 기간(t9)과 제10 기간(t10) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다.
제1 구동 전압(VDD)과 제2 구동 전압(VSS) 각각은 블랭크 기간(BNK), 즉 제8 내지 제15 기간들(t8~t15) 동안 제1 레벨 전압(V1)을 가질 수 있다. 이로 인해, 블랭크 기간(BNK), 즉 제8 내지 제15 기간들(t8~t15) 동안 제1 트랜지스터(T1)가 턴-온되더라도, 발광 소자(LE)에는 구동 전류(Ids)가 흐르지 않으므로, 발광 소자(LE)는 발광하지 않는다.
제3 구동 전압(Vswp)은 블랭크 기간(BNK), 즉 제8 내지 제15 기간들(t8~t15) 동안 제3 레벨 전압(V3)을 가질 수 있다.
제4 구동 전압(Vpre)은 제8 내지 제11 기간들(t8~t11) 동안 제7 레벨 전압(V7)을 가지며, 제12 내지 제15 기간들(t12~t15) 동안 제7 레벨 전압(V7)보다 낮은 제8 레벨 전압(V8)을 가질 수 있다. 제7 레벨 전압(V7)은 제4 레벨 전압(V4)보다 높은 전압일 수 있다. 제8 레벨 전압(V8)은 제6 레벨 전압(V6)보다 낮은 전압일 수 있다. 예를 들어, 제7 레벨 전압(V7)은 대략 10V이고, 제8 레벨 전압(V8)은 대략 -5V일 수 있다.
제1 스위치 제어 신호(SCS1)는 제8 기간(t8), 제9 기간(t9), 제12 기간(t12), 및 제13 기간(t13) 동안 스위치 온 전압(Son)을 가지며, 나머지 기간 동안 스위치 오프 전압(Soff)을 가질 수 있다. 제2 스위치 제어 신호(SCS2)는 제11 기간(t11)과 제15 기간(t15) 동안 스위치 온 전압(Son)을 가지며, 나머지 기간 동안 스위치 오프 전압(Soff)을 가질 수 있다.
제1 센싱 바이어스 데이터 전압(SBD1)은 제9 기간(t9)과 제10 기간(t10) 동안 바이어스 데이터 배선(BDL)에 인가될 수 있다. 제2 센싱 바이어스 데이터 전압(SBD2)은 제13 기간(t13)과 제14 기간(t14) 동안 바이어스 데이터 배선(BDL)에 인가될 수 있다. 제2 센싱 바이어스 데이터 전압(SBD2)은 제1 센싱 바이어스 데이터 전압(SBD1)보다 클 수 있다.
제1 센싱 계조 데이터 전압(SGD1)은 제9 기간(t9)과 제10 기간(t10) 동안 계조 데이터 배선(GDL)에 인가될 수 있다. 제2 센싱 계조 데이터 전압(SGD2)은 제13 기간(t13)과 제14 기간(t14) 동안 계조 데이터 배선(GDL)에 인가될 수 있다. 제2 센싱 계조 데이터 전압(SGD2)은 제1 센싱 계조 데이터 전압(SGD1)보다 클 수 있다.
센싱 배선(SL)의 센싱 전압(Vc)은 도 14 내지 도 21을 결부하여 후술한다.
도 14 내지 도 21은 블랭크 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 13 내지 도 21을 결부하여 제8 내지 제15 기간들(t8~t15) 동안 서브 화소(SP)의 동작에 대하여 상세히 설명한다.
제8 기간(t8) 동안, 도 14와 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제1 스위치(SW1)는 스위치 온 전압(Son)의 제1 스위치 제어 신호(SCS1)에 의해 턴-온된다.
제1 스위치(SW1)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)의 센싱 전압(Vc)은 제7 레벨 전압(V7)의 제4 구동 전압(Vpre)을 가질 수 있다.
제9 기간(t9) 동안, 도 15와 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 제3 트랜지스터(T3)는 게이트 온 전압(Von)의 제k 스캔 센싱 신호(SSk)에 의해 턴-온된다. 제1 스위치(SW1)는 스위치 온 전압(Son)의 제1 스위치 제어 신호(SCS1)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 제1 센싱 바이어스 데이터 전압(SBD1)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 제1 센싱 계조 데이터 전압(SGD1)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 센싱 배선(SL)에 연결될 수 있다. 제1 스위치(SW1)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)의 센싱 전압(Vc)은 제7 레벨 전압(V7)의 제4 구동 전압(Vpre)을 가질 수 있다.
제10 기간(t10) 동안, 도 16과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 온 전압(Von)의 제k 스캔 센싱 신호(SSk)에 의해 턴-온된다. 제1 스위치(SW1)는 스위치 오프 전압(Voff)의 제1 스위치 제어 신호(SCS1)에 의해 턴-오프된다.
제1 트랜지스터(T1)의 게이트 전극의 전압은 제1 커패시터(C1)에 의해 제1 센싱 바이어스 데이터 전압(SBD1)으로 유지되므로, 제1 트랜지스터(T1)는 턴-온될 수 있다. 제4 트랜지스터(T4)의 게이트 전극의 전압은 제2 커패시터(C2)에 의해 제1 센싱 계조 데이터 전압(SGD1)으로 유지되므로, 제4 트랜지스터(T4)는 턴-온되지 않을 수 있다.
제1 트랜지스터(T1)와 제3 트랜지스터(T3)의 턴-온으로 인해, 센싱 배선(SL)으로부터 제5 트랜지스터(T5)와 제1 트랜지스터(T1)를 통해 제2 구동 전압 배선(VSSL)으로 전류 패스가 형성될 수 있다. 이로 인해, 센싱 배선(SL)의 센싱 전압(Vc)은 방전될 수 있다. 예를 들어, 센싱 배선(SL)의 센싱 전압(Vc)은 제7 레벨 전압(V7)의 제4 구동 전압(Vpre)으로부터 소정의 전압(γ)만큼 방전될 수 있다.
이때, 제10 기간(t10) 동안 센싱 배선(SL)의 센싱 전압(Vc)의 방전량은 제1 트랜지스터(T1)의 전자 이동도에 의존할 수 있다. 예를 들어, 제1 트랜지스터(T1)의 전자 이동도가 클수록 센싱 배선(SL)의 센싱 전압(Vc)의 방전량은 커질 수 있다.
제11 기간(t11) 동안, 도 17과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제2 스위치(SW2)는 스위치 온 전압(Von)의 제2 스위치 제어 신호(SCS2)에 의해 턴-온된다.
제2 스위치(SW2)의 턴-온으로 인해, 센싱 배선(SL)은 아날로그 디지털 변환부(ADC)에 연결될 수 있다. 센싱 배선(SL)의 센싱 전압(Vc)은 제7 레벨 전압(V7)에서 소정의 전압(γ)만큼 방전된 전압일 수 있으며, 아날로그 디지털 변환부(ADC)에 의해 디지털 데이터인 제1 센싱 데이터(SD1)로 변환될 수 있다. 아날로그 디지털 변환부(ADC)는 제1 센싱 데이터(SD1)를 타이밍 제어 회로(300)로 출력할 수 있다.
제12 기간(t12) 동안, 도 18과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제1 스위치(SW1)는 스위치 온 전압(Son)의 제1 스위치 제어 신호(SCS1)에 의해 턴-온된다.
제1 스위치(SW1)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)의 센싱 전압(Vc)은 제8 레벨 전압(V8)의 제4 구동 전압(Vpre)을 가질 수 있다.
제13 기간(t13) 동안, 도 19와 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제1 스위치(SW1)는 스위치 온 전압(Son)의 제1 스위치 제어 신호(SCS1)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 제2 센싱 바이어스 데이터 전압(SBD2)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 제2 센싱 계조 데이터 전압(SGD2)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 크기 때문에, 제4 트랜지스터(T4)는 턴-온될 수 있다.
제1 스위치(SW1)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)의 센싱 전압(Vc)은 제8 레벨 전압(V8)의 제4 구동 전압(Vpre)을 가질 수 있다.
제14 기간(t14) 동안, 도 20과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제1 스위치(SW1)는 스위치 오프 전압(Voff)의 제1 스위치 제어 신호(SCS1)에 의해 턴-오프된다.
제1 트랜지스터(T1)의 게이트 전극의 전압은 제1 커패시터(C1)에 의해 제2 센싱 바이어스 데이터 전압(SBD2)으로 유지되므로, 제1 트랜지스터(T1)는 턴-온될 수 있다. 제4 트랜지스터(T4)의 게이트 전극의 전압은 제2 커패시터(C2)에 의해 제2 센싱 계조 데이터 전압(SGD2)으로 유지되므로, 제4 트랜지스터(T4)는 턴-온될 수 있다.
제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극으로부터 제4 트랜지스터(T4)를 통해 센싱 배선(SL)으로 전류 패스가 형성될 수 있다. 특히, 제4 트랜지스터(T4)는 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압(Vth4)에 도달할 때까지 전류 패스를 형성할 수 있다. 이로 인해, 센싱 배선(SL)의 센싱 전압(Vc)은 제2 센싱 계조 데이터 전압(SGD2)과 제4 트랜지스터(T4)의 문턱 전압(Vth4) 간의 차전압(SGD2-Vth4)까지 상승할 수 있다. 센싱 배선(SL)의 센싱 전압(Vc)은 제3 커패시터(C3)에 의해 유지될 수 있다.
제15 기간(t15) 동안, 도 21과 같이 제2 트랜지스터(T2)와 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 게이트 오프 전압(Voff)의 제k 스캔 센싱 신호(SSk)에 의해 턴-오프된다. 제2 스위치(SW2)는 스위치 온 전압(Von)의 제2 스위치 제어 신호(SCS2)에 의해 턴-온된다.
제2 스위치(SW2)의 턴-온으로 인해, 센싱 배선(SL)은 아날로그 디지털 변환부(ADC)에 연결될 수 있다. 센싱 배선(SL)의 센싱 전압(Vc)은 제2 센싱 계조 데이터 전압(SGD2)과 제4 트랜지스터(T4)의 문턱 전압(Vth4) 간의 차전압(SGD2-Vth4)일 수 있으며, 아날로그 디지털 변환부(ADC)에 의해 디지털 데이터인 제2 센싱 데이터(SD2)로 변환될 수 있다. 아날로그 디지털 변환부(ADC)는 제2 센싱 데이터(SD2)를 타이밍 제어 회로(300)로 출력할 수 있다.
정리하면, 제1 감지 기간(RT1) 동안 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 특성, 예를 들어 제1 트랜지스터(T1)의 전자 이동도를 센싱할 수 있으며, 제2 감지 기간(RT2) 동안 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 특성, 예를 들어 제4 트랜지스터(T4)의 문턱 전압(Vth4)을 센싱할 수 있다. 이에 따라, 타이밍 제어 회로(300)는 제1 트랜지스터(T1)의 전자 이동도와 제4 트랜지스터(T4)의 문턱 전압(Vth4)을 고려하여 디지털 비디오 데이터(DATA)로부터 제1 디지털 비디오 데이터(DATA1)와 제2 디지털 비디오 데이터(DATA2)를 생성할 수 있다. 그러므로, 서브 화소(SP)들에 인가되는 바이어스 데이터 전압(BDk)은 제1 트랜지스터(T1)의 전자 이동도가 보상된 데이터 전압일 수 있으며, 계조 데이터 전압(GDk)은 제4 트랜지스터(T4)의 문턱 전압(Vth)이 보상된 데이터 전압일 수 있다.
도 22는 또 다른 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 22를 참조하면, 일 실시예에 따른 서브 화소(SP)는 스캔 기입 배선(SWL), 바이어스 데이터 배선(BDL), 계조 데이터 배선(GDL), 및 센싱 배선(SL)에 연결될 수 있다. 또한, 서브 화소(SP)는 고전위 전압에 해당하는 제1 구동 전압(VDD)이 인가되는 제1 구동 전압 배선(VDDL), 저전위 전압에 해당하는 제2 구동 전압(VSS)이 인가되는 제2 구동 전압 배선(VSSL), 및 제3 구동 전압(Vswp)이 인가되는 제3 구동 전압 배선(VSWL)에 연결될 수 있다.
서브 화소(SP)는 발광 소자(Light Emitting Element, LE), 정전류 생성부(CCG), 및 발광 기간 제어부(PWM)를 포함할 수 있다.
발광 소자(LE)는 정전류 생성부(CCG)에 의해 생성되는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)는 정전류 생성부(CCG)와 제2 구동 전압 배선(VSSL) 사이에 배치될 수 있다. 발광 소자(LE)의 제1 전극은 정전류 생성부(CCG)에 연결되고, 제2 전극은 제2 구동 전압 배선(VSSL)에 연결될 수 있다. 발광 소자(LE)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
정전류 생성부(CCG)는 바이어스 데이터 배선(BDL)의 바이어스 데이터 전압에 따라 정전류(constant current)인 구동 전류(Ids)를 생성한다. 정전류 생성부(CCG)의 구동 전류(Ids)는 제1 구동 전압 배선(VDDL)으로부터 정전류 생성부(CCG)와 발광 소자(LE)를 통해 제2 구동 전압 배선(VSSL)으로 흐를 수 있으며, 이에 따라 발광 소자(LE)는 일정한 밝기로 발광할 수 있다.
정전류 생성부(CCG)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제1 커패시터(C1)를 포함한다.
제1 트랜지스터(T1)는 제1 구동 전압 배선(VDDL)과 발광 소자(LE) 사이에 배치될 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 바이어스 데이터 전압에 따라 제1 전극과 제2 전극 사이에 정전류인 구동 전류(Ids)가 흐르도록 제어할 수 있다. 바이어스 데이터 전압은 제1 트랜지스터(T1)가 정전류인 구동 전류(Ids)를 흐르게 하기 위한 전압으로 정의될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제1 전극에 연결되고, 제1 전극은 발광 소자(LE)의 제1 전극에 연결되며, 제2 전극은 제1 구동 전압 배선(VDDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 제2 트랜지스터(T2)에 대한 설명은 생략한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제1 전극과 센싱 배선(SL) 사이에 배치될 수 있다. 제3 트랜지스터(T3)는 스캔 기입 배선(SWL)의 게이트 온 전압의 스캔 센싱 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 센싱 배선(SL)에 연결한다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 기입 배선(SWL)에 연결되고, 제1 전극은 센싱 배선(SL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이에 형성된다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
발광 기간 제어부(PWM)는 계조 데이터 배선(GDL)의 계조 데이터 전압에 따라 발광 소자(LE)에 구동 전류(Ids)가 인가되는 기간, 즉 발광 소자(LE)의 발광 기간을 제어한다. 발광 기간 제어부(PWM)는 계조 데이터 배선(GDL)의 계조 데이터 전압에 따라 제1 트랜지스터(T1)의 턴-온 기간을 제어함으로써, 발광 소자(LE)의 발광 기간을 제어할 수 있다.
발광 기간 제어부(PWM)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제2 커패시터(C2)를 포함한다. 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제2 커패시터(C2)는 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제2 커패시터(C2)에 대한 설명은 생략한다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 트랜지스터들(T1~T8) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 22에서는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각이 N 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5) 각각은 P 타입 MOSFET으로 형성될 수도 있다.
일 실시예에 따른 소스 구동 회로(200)는 아날로그 디지털 변환부(210), 버퍼(BF), 및 센싱 스위치(SSW)를 포함한다.
아날로그 디지털 변환부(210)는 센싱 스위치(SSW)가 턴-온되어 연산 증폭기(OP)의 출력 단자(O)에 연결되는 경우, 연산 증폭기(OP)의 출력 전압을 디지털 데이터인 센싱 데이터(SD)로 변환한다. 아날로그 디지털 변환부(210)는 센싱 데이터(SD)를 타이밍 제어 회로(300)로 출력할 수 있다.
버퍼(BF)는 연산 증폭기(OP), 피드백 커패시터(Cfb), 및 리셋 스위치(SWrs)를 포함한다. 버퍼(BF)는 유니티 게인 버퍼(unity gain buffer)일 수 있다.
연산 증폭기(OP)는 제1 입력 단자(-), 제2 입력 단자(+), 및 출력 단자(O)를 포함한다. 제1 입력단자(-)는 센서 배선(SL)에 연결되고, 제2 입력 단자(+)는 제4 구동 전압 배선(VPRL)에 연결되며, 출력 단자(O)는 센싱 스위치(SSW)에 연결될 수 있다.
피드백 커패시터(Cfb)와 리셋 스위치(SWrs)는 연산 증폭기(OA)의 제1 입력 단자(-)와 출력 단자(out) 사이에 병렬로 접속될 수 있다. 리셋 스위치(SWrs)는 리셋 스위치 제어 신호(Srs)에 따라 연산 증폭기(OA)의 제1 입력 단자(-)와 출력 단자(out)를 연결한다. 리셋 스위치(SWrs)가 스위치 온 신호의 리셋 스위치 제어 신호(Srs)에 의해 턴-온되는 경우, 연산 증폭기(OA)의 제1 입력 단자(-)는 출력 단자(out)에 연결될 수 있다. 이 경우, 피드백 커패시터(Cfb)는 리셋될 수 있다. 리셋 스위치(SWrs)가 스위치 오프 신호의 리셋 스위치 제어 신호(Srs)에 의해 턴-오프되는 경우, 연산 증폭기(OA)의 제1 입력 단자(-)는 출력 단자(out)에 연결되지 않을 수 있다. 피드백 커패시터(Cfb)는 리셋 스위치(SWrs)가 턴-오프되고 센싱 스위치(SSW)가 턴-온되는 경우, 센싱 배선(SL)의 전류를 충전함으로써 연산 증폭기(OP)의 출력 단자(O)로 출력되는 전압을 변화시킨다.
센싱 스위치(SSW)는 센싱 스위치 제어 신호(SCS)에 따라 연산 증폭기(OP)의 출력 단자(O)를 아날로그 디지털 변환부(210)에 연결한다. 센싱 스위치(SSW)가 스위치 온 신호의 센싱 스위치 제어 신호(SCS)에 의해 턴-온되는 경우, 연산 증폭기(OP)의 출력 단자(O)는 아날로그 디지털 변환부(210)에 연결될 수 있다. 센싱 스위치(SSW)가 스위치 오프 신호의 센싱 스위치 제어 신호(SCS)에 의해 턴-오프되는 경우, 연산 증폭기(OP)의 출력 단자(O)는 아날로그 디지털 변환부(210)에 연결되지 않을 수 있다.
제3 커패시터(C3)는 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 제3 커패시터(C3)에 대한 설명은 생략한다.
도 22와 같이, 서브 화소(SP)는 정전류인 구동 전류(Ids)를 발광 소자(LE)에 인가하기 위한 정전류 생성부(CCG)와 정전류 생성부(CCG)의 구동 전류(Ids) 인가 기간, 즉 발광 소자(LE)의 발광 기간을 제어하기 위한 발광 기간 제어부(PWM)를 포함한다. 정전류 생성부(CCG)가 세 개의 트랜지스터들(T1, T2, T3)과 한 개의 커패시터(C1)를 포함하며, 발광 기간 제어부(PWM)가 두 개의 트랜지스터들(T4, T5)과 한 개의 커패시터(C2)를 포함하므로, 서브 화소(SP)의 회로 크기를 간소화할 수 있다. 이에 따라, 표시 패널(100)의 해상도를 높이거나 PPI(pixels per inch)와 같이 화소 집적도를 높이는 것이 가능할 수 있다.
도 23은 액티브 기간 동안 제k-1 스캔 기입 신호, 제k 스캔 기입 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 1 트랜지스터의 게이트 전극의 전압, 제4 트랜지스터의 게이트 전극의 전압, 구동 전류, 바이어스 데이터 전압들, 계조 데이터 전압들, 리셋 스위치 제어 신호, 및 센싱 스위치 제어 신호를 보여주는 파형도이다.
도 23에는 제k-1 스캔 기입 배선의 제k-1 스캔 기입 신호(SWk-1), 제k 스캔 기입 배선의 제k 스캔 기입 신호(SWk), 제k 스캔 센싱 배선의 제k 스캔 센싱 신호(SSk), 제1 구동 전압 배선(VDDL)의 제1 구동 전압(VDD), 제2 구동 전압 배선(VSSL)의 제2 구동 전압(VSS), 제3 구동 전압 배선(VSWL)의 제3 구동 전압(Vswp), 제4 구동 전압 배선(VPRL)의 제4 구동 전압(Vpre), 제1 트랜지스터(T1)의 게이트 전극의 전압(Va), 제4 트랜지스터(T4)의 게이트 전극의 전압(Vb), 구동 전류(Ids), 바이어스 데이터 배선(BDL)에 인가되는 바이어스 데이터 전압들(BDV), 계조 데이터 배선(GDL)에 인가되는 계조 데이터 전압들(GDV), 리셋 스위치 제어 신호(Srs), 및 센싱 스위치 제어 신호(SCS)가 나타나 있다.
도 23을 참조하면, 1 프레임 기간(FR)은 액티브 기간(ACT)과 블랭크 기간(BNK)을 포함한다. 액티브 기간(ACT)은 데이터 어드레싱 기간(ADDR)과 발광 기간(EM)을 포함한다. 데이터 어드레싱 기간(ADDR)은 제1 내지 제6 기간들(t1~t6)을 포함하며, 발광 기간(EM)은 제7 기간(t7)과 제8 기간(t8)을 포함한다.
제1 기간(t1)은 서브 화소(SP)의 구동 준비 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극에 프리 바이어스 데이터 전압(BDk-1)을 공급하고, 제4 트랜지스터(T4)의 게이트 전극에 프리 계조 데이터 전압(GDk-1)을 공급하는 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 바이어스 데이터 전압(BDk)을 공급하고, 제4 트랜지스터(T4)의 게이트 전극에 계조 데이터 전압(GDk)을 공급하는 기간이다. 제4 기간(t4)은 제1 트랜지스터(T1)의 게이트 전극에 바이어스 데이터 전압을 유지하고, 제4 트랜지스터(T4)의 게이트 전극에 계조 데이터 전압을 유지하는 기간이다. 제5 기간(t5)과 제6 기간(t6)은 발광 소자(LE)의 발광 준비 기간이다. 제7 기간(t7)은 발광 소자(LE)의 발광 기간이다. 제8 기간(t8)은 제1 트랜지스터(T1)의 게이트 전극의 바이어스 데이터 전압을 방전하는 기간이다.
제k-1 스캔 기입 신호(SWk-1)와 제k 스캔 기입 신호(SWk)는 도 5를 결부하여 설명한 바와 실질적으로 동일할 수 있으므로, 제k-1 스캔 기입 신호(SWk-1)와 제k 스캔 기입 신호(SWk)에 대한 설명은 생략한다.
제1 구동 전압(VDD)은 데이터 어드레싱 기간(ADDR), 즉 제1 내지 제6 기간들(t1~t6) 동안 제1 레벨 전압(V1)을 가지며, 발광 기간(EM), 즉 제7 기간(t7)과 제8 기간(t8) 동안 제1 레벨 전압(V1)보다 높은 제2 레벨 전압(V2)을 가질 수 있다. 예를 들어, 제1 레벨 전압(V1)은 0V이고, 제2 레벨 전압(V2)은 10V 또는 12V일 수 있으나, 이에 한정되지 않는다.
제2 구동 전압(VSS)은 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 제2 구동 전압(VSS)에 대한 설명은 생략한다.
제3 구동 전압(Vswp)은 제1 내지 제4 기간들(t1~t4) 동안 제4 레벨 전압(V4)을 가지며, 제5 기간(t5)과 제6 기간(t6) 동안 제3 레벨 전압(V3)을 가지고, 발광 기간(EM), 즉 제7 기간(t7)과 제8 기간(t8) 동안 제3 레벨 전압(V3)에서 제4 레벨 전압(V4)으로 점진적으로 상승할 수 있다. 예를 들어, 제3 구동 전압(Vswp)은 제7 기간(t7)과 제8 기간(t8) 동안 일정한 기울기로 상승할 수 있다. 제3 레벨 전압(V3)은 제1 레벨 전압(V1)보다 높은 전압이고, 제4 레벨 전압(V4)은 제2 레벨 전압(V2)보다 낮은 전압일 수 있다. 예를 들어, 제3 레벨 전압(V3)은 1V이고, 제4 레벨 전압(V4)은 7V일 수 있으나, 이에 한정되지 않는다.
제4 구동 전압(Vpre)은 제1 내지 제5 기간들(t1~t5) 동안 제9 레벨 전압(V9)을 가지며, 제6 내지 제8 기간들(t6~t8) 동안 제9 레벨 전압(V9)보다 낮은 제10 레벨 전압(V10)을 가질 수 있다. 제9 레벨 전압(V9)은 제1 레벨 전압(V1)과 실질적으로 동일할 수 있다. 제10 레벨 전압(V10)은 제6 레벨 전압(V6)보다 낮은 전압일 수 있다. 또한, 제10 레벨 전압(V10)은 제1 레벨 전압(V1)보다 낮은 전압일 수 있다. 예를 들어, 제9 레벨 전압(V9)은 0V이고, 제10 레벨 전압(V10)은 -6V일 수 있으나, 이에 한정되지 않는다.
바이어스 데이터 전압들(BDV)과 계조 데이터 전압들(GDV)은 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 바이어스 데이터 전압들(BDV)과 계조 데이터 전압들(GDV)에 대한 설명은 생략한다.
리셋 스위치 제어 신호(Srs)는 액티브 기간(ACT), 즉 제1 내지 제8 기간들(t1~t8) 동안 스위치 온 전압(Son)을 가질 수 있다. 센싱 스위치 제어 신호(SCS)는 액티브 기간(ACT), 즉 제1 내지 제8 기간들(t1~t8) 동안 스위치 온 전압(Son)을 가질 수 있다.
제1 트랜지스터(T1)의 게이트 전극의 전압(Va), 제4 트랜지스터(T4)의 게이트 전극의 전압(Vb), 및 구동 전류(Ids)는 도 23 내지 도 31을 결부하여 후술한다.
도 24 내지 도 31은 액티브 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 24 내지 도 31을 결부하여 제1 내지 제8 기간들(t1~t8) 동안 서브 화소(SP)의 동작에 대하여 상세히 설명한다.
액티브 기간(ACT), 즉 제1 내지 제8 기간들(t1~t8) 동안 스위치 온 전압(Son)의 리셋 스위치 제어 신호(Srs)가 인가되고, 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)가 인가된다. 그러므로, 제1 내지 제8 기간들(t1~t8) 동안 센싱 배선(SL)에는 제4 구동 전압(Vpre)이 인가된다.
첫 번째로, 제1 기간(t1) 동안, 도 24와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다.
두 번째로, 제2 기간(t2) 동안, 도 25와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 제2 기간(t2) 동안 바이어스 데이터 배선(BDL)에는 프리 바이어스 데이터 전압(BDk-1)이 인가되므로, 제1 트랜지스터(T1)의 게이트 전극에는 프리 바이어스 데이터 전압(BDk-1)이 인가될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 제2 기간(t2) 동안 계조 데이터 배선(GDL)에는 프리 계조 데이터 전압(GDk-1)이 인가되므로, 제4 트랜지스터(T4)의 게이트 전극에는 프리 계조 데이터 전압(GDk-1)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제9 레벨 전압(V9)의 제4 구동 전압(Vpre)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다. 하지만, 제1 구동 전압(VDD)이 제2 기간(t2) 동안 제1 레벨 전압(V1)을 가지므로, 구동 전류(Ids)는 흐르지 않는다.
세 번째로, 제3 기간(t3) 동안 도 26과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 제2 기간(t2) 동안 바이어스 데이터 배선(BDL)에는 바이어스 데이터 전압(BDk)이 인가되므로, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 전압(BDk)이 인가될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 제2 기간(t2) 동안 계조 데이터 배선(GDL)에는 계조 데이터 전압(GDk)이 인가되므로, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 전압(GDk)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극은 제9 레벨 전압(V9)의 제4 구동 전압(Vpre)이 인가될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다. 하지만, 제1 구동 전압(VDD)이 제3 기간(t3) 동안 제1 레벨 전압(V1)을 가지므로, 구동 전류(Ids)는 흐르지 않는다.
네 번째로, 제4 기간(t4) 동안 도 27과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다.
제1 트랜지스터(T1)의 게이트 전극의 전압은 제1 커패시터(C1)에 의해 바이어스 데이터 전압(BDk)으로 유지될 수 있다. 또한, 제4 트랜지스터(T4)의 게이트 전극의 전압은 제2 커패시터(C2)에 의해 계조 데이터 전압(GDk)으로 유지될 수 있다.
다섯 번째로, 제5 기간(t5) 동안 도 28과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다.
제3 구동 전압(Vswp)은 제4 레벨 전압(V4)에서 제3 레벨 전압(V3)으로 하강할 수 있다. 이로 인해, 제3 구동 전압(Vswp)의 전압 변동분(δ)은 제2 커패시터(C2)에 의해 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다. 그러므로, 제4 트랜지스터(T4)의 게이트 전극의 전압은 계조 데이터 전압(GDk)과 제3 구동 전압(Vswp)의 전압 변동분(δ)을 감산한 전압(GDk-δ)일 수 있다.
여섯 번째로, 제6 기간(t6) 동안 도 29와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다.
제4 구동 전압(Vpre)은 제9 레벨 전압(V9)에서 제10 레벨 전압(V10)으로 하강할 수 있다. 센싱 배선(SL)에는 제10 레벨 전압(V10)의 제4 구동 전압(Vpre)이 인가될 수 있다.
한편, 센싱 배선(SL)은 제4 트랜지스터(T4)의 제1 전극에 연결되므로, 제4 트랜지스터(T4)의 게이트 전극에 인가된 계조 데이터 전압(GDk)이 피크 블랙 계조를 표현하기 위한 데이터 전압인 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높을 수 있다. 이 경우, 제4 트랜지스터(T4)는 턴-온되며, 제1 트랜지스터(T1)의 게이트 전극은 센싱 배선(SL)에 연결될 수 있다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제10 레벨 전압(V10)의 제4 구동 전압(Vpre)으로 방전될 수 있다. (도 29의 점선 참조) 따라서, 제1 트랜지스터(T1)는 턴-오프되며, 발광 소자(LE)는 발광 기간(EM), 즉 제7 기간(t7)과 제8 기간(t8) 동안 발광하지 않을 수 있다.
일곱 번째로, 제7 기간(t7)과 제8 기간(t8) 동안 도 30 및 도 31과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다.
제1 구동 전압(VDD)은 제1 레벨 전압(V1)에서 제2 레벨 전압(V2)으로 상승한다. 이로 인해, 제1 트랜지스터(T1)의 턴-온에 의한 구동 전류(Ids)가 제1 구동 전압 배선(VDDL)으로부터 제1 트랜지스터(T1)와 발광 소자(LE)를 통해 제2 구동 전압 배선(VSSL)으로 흐를 수 있다.
제3 구동 전압(Vswp)은 제7 기간(t7)과 제8 기간(t8) 동안 제3 레벨 전압(V3)에서 제4 레벨 전압(V4)으로 점진적으로 증가할 수 있다. 제3 구동 전압(Vswp) 전압 변동분(β)은 제2 커패시터(C2)에 의해 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다. 그러므로, 제4 트랜지스터(T4)의 게이트 전극의 전압은 계조 데이터 전압(GDk)과 제3 구동 전압(Vswp)의 전압 변동분(δ)을 감산한 전압(GDk-δ)에 제3 구동 전압(Vswp)의 전압 변동분(β)을 합산한 전압(GDk-δ +β)일 수 있다.
이때, 제4 트랜지스터(T4)의 게이트 전극의 전압 상승으로 인해, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높은 경우, 제4 트랜지스터(T4)는 턴-온될 수 있다. 또는, 제4 트랜지스터(T4)의 게이트 전극의 전압 상승하더라도, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 낮은 경우, 제4 트랜지스터(T4)는 턴-온되지 않을 수 있다.
제4 트랜지스터(T4)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제10 레벨 전압(V10)의 제4 구동 전압(Vpre)으로 방전되므로, 제1 트랜지스터(T1)는 턴-오프될 수 있다. 이로 인해, 발광 소자(LE)에는 더 이상 구동 전류(Ids)가 흐르지 않으므로, 발광 소자(LE)의 발광은 종료될 수 있다.
정리하면, 발광 기간(EM) 동안 제3 구동 전압(Vswp)이 제3 레벨 전압(V3)에서 제4 레벨 전압(V4)으로 점진적으로 상승하며, 제3 구동 전압(Vswp)의 전압 변동분(β)이 제4 트랜지스터(T4)의 게이트 전극에 반영될 수 있다. 이때, 계조 데이터 전압(GDk)이 낮을수록 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱전압보다 높아지는데 시간이 더 걸릴 수 있다. 그러므로, 계조 데이터 전압(GDk)이 낮을수록 제4 트랜지스터(T4)의 턴-온이 늦어질 수 있다. 제4 트랜지스터(T4)의 턴-온이 늦어질수록 제1 트랜지스터(T1)의 턴-온 기간이 길어지므로, 발광 소자(LE)의 발광 기간(t6)이 길어질 수 있다.
이상에서 살펴본 바와 같이, 정전류 생성부(CCG)는 제1 트랜지스터(T1)를 이용하여 발광 소자(LE)에 인가되는 구동 전류(Ids)를 생성하고, 발광 기간 제어부(PWM)는 계조 데이터 전압(GDk)에 따라 발광 소자(LE)의 발광 기간(t6)을 제어할 수 있다. 그러므로, 서브 화소(SP)들은 서로 동일한 밝기의 광을 발광하며, 서브 화소(SP)들마다 발광 기간을 제어함으로써 서브 화소(SP)들 각각의 계조를 표현할 수 있다.
도 32는 블랭크 기간 동안 제k 스캔 기입 신호, 제1 구동 전압, 제2 구동 전압, 제3 구동 전압, 제4 구동 전압, 리셋 스위치 제어 신호, 센싱 스위치 제어 신호, 센싱 배선의 센싱 전압, 바이어스 데이터 전압들, 및 계조 데이터 전압들을 보여주는 파형도이다.
도 32에는 제k 스캔 기입 배선의 제k 스캔 기입 신호(SWk), 제k 스캔 센싱 배선의 제k 스캔 센싱 신호(SSk), 제1 구동 전압 배선(VDDL)의 제1 구동 전압(VDD), 제2 구동 전압 배선(VSSL)의 제2 구동 전압(VSS), 제3 구동 전압 배선(VSWL)의 제3 구동 전압(Vswp), 제4 구동 전압 배선(VPRL)의 제4 구동 전압(Vpre), 리셋 스위치 제어 신호(Srs), 센싱 스위치 제어 신호(SCS), 연산 증폭기(OP)의 출력 전압(Vc), 바이어스 데이터 배선(BDL)에 인가되는 바이어스 데이터 전압들(BDV), 및 계조 데이터 배선(GDL)에 인가되는 계조 데이터 전압들(GDV)이 나타나 있다.
도 32를 참조하면, 블랭크 기간(BNK)은 제1 센싱 기간(RT1)과 제2 센싱 기간(RT2)을 포함한다. 제1 센싱 기간(RT1)은 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 특성을 센싱하는 기간이다. 예를 들어, 제1 센싱 기간(RT1)은 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 전자 이동도를 센싱하는 기간일 수 있다. 제2 센싱 기간(RT2)은 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 특성을 센싱하는 기간이다. 예를 들어, 제2 센싱 기간(RT2)은 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 전자 이동도를 센싱하는 기간일 수 있다. 제1 센싱 기간(RT1)은 제9 내지 제12 기간들(t9~t12)을 포함하고, 제2 센싱 기간(RT2)은 제13 내지 제16 기간들(t13~t16)을 포함한다.
제9 기간(t9)은 서브 화소(SP)의 구동 준비 기간이다. 제10 기간(t10)은 제1 트랜지스터(T1)의 게이트 전극에 제1 센싱 바이어스 데이터 전압(SBD1)을 인가하고, 제4 트랜지스터(T4)의 게이트 전극에 제1 센싱 계조 데이터 전압(SGD1)을 인가하며, 제1 트랜지스터(T1)의 제1 전극을 센싱 배선(SL)에 연결하는 기간이다. 제11 기간(t11)은 제1 트랜지스터(T1)의 턴-온에 의해 흐르는 구동 전류(Ids)를 센싱하는 기간이다. 제12 기간(t12)은 연산 증폭기(OP)의 출력 전압(Vout)을 디지털 데이터인 제1 센싱 데이터(SD1)로 변환하는 기간이다.
제13 기간(t13)은 서브 화소(SP)의 구동 준비 기간이다. 제14 기간(t14)은 제1 트랜지스터(T1)의 게이트 전극에 제2 센싱 바이어스 데이터 전압(SBD2)을 인가하고, 제4 트랜지스터(T4)의 게이트 전극에 제2 센싱 계조 데이터 전압(SGD2)을 인가하며, 제1 트랜지스터(T1)의 제1 전극에 제10 레벨 전압(V10)의 제4 구동 전압(Vpre)을 인가하는 기간이다. 제15 기간(t15)은 제4 트랜지스터(T4)의 턴-온에 의해 흐르는 전류(I4)를 센싱하는 기간이다. 제16 기간(t16)은 연산 증폭기(OP)의 출력 전압(Vout)을 디지털 데이터인 제2 센싱 데이터(SD2)로 변환하는 기간이다.
제k 스캔 기입 신호(SWk)는 제10 기간(t10), 제11 기간(t11), 제12 기간(t12), 및 제14 기간(t14) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다.
제1 구동 전압(VDD)은 제9 내지 제12 기간들(t9~t12) 동안 제2 레벨 전압(V2)을 가지며, 제13 내지 제16 기간들(t13~t16) 동안 제1 레벨 전압(V1)을 가질 수 있다.
제2 구동 전압(VSS)은 블랭크 기간(BNK), 즉 제9 내지 제16 기간들(t9~t16) 동안 제1 레벨 전압(V1)을 가질 수 있다.
제3 구동 전압(Vswp)은 블랭크 기간(BNK), 즉 제9 내지 제16 기간들(t9~t16) 동안 제4 레벨 전압(V4)을 가질 수 있다.
제4 구동 전압(Vpre)은 제9 내지 제12 기간들(t9~t12) 동안 제9 레벨 전압(V9)을 가지며, 제13 내지 제16 기간들(t13~t16) 동안 제10 레벨 전압(V10)을 가질 수 있다.
리셋 스위치 제어 신호(Srs)는 제9 기간(t9), 제10 기간(t10), 제13 기간(t13), 및 제14 기간(t14) 동안 스위치 온 전압(Son)을 가지며, 나머지 기간 동안 스위치 오프 전압(Soff)을 가질 수 있다. 센싱 스위치 제어 신호(SCS)는 제9 기간(t9), 제10 기간(t10), 제11 기간(t12), 제13 기간(t13), 제14 기간(t14), 및 제15 기간(t15) 동안 스위치 온 전압(Son)을 가지며, 나머지 기간 동안 스위치 오프 전압(Soff)을 가질 수 있다.
제1 센싱 바이어스 데이터 전압(SBD1)은 제10 내지 제12 기간들(t10~t12) 동안 바이어스 데이터 배선(BDL)에 인가될 수 있다. 제2 센싱 바이어스 데이터 전압(SBD2)은 제14 내지 제16 기간들(t14~t16) 동안 바이어스 데이터 배선(BDL)에 인가될 수 있다. 제2 센싱 바이어스 데이터 전압(SBD2)은 제1 센싱 바이어스 데이터 전압(SBD1)보다 클 수 있다.
제1 센싱 계조 데이터 전압(SGD1)은 제10 내지 제12 기간들(t10~t12) 동안 계조 데이터 배선(GDL)에 인가될 수 있다. 제2 센싱 계조 데이터 전압(SGD2)은 제14 내지 제16 기간들(t14~t16) 동안 계조 데이터 배선(GDL)에 인가될 수 있다. 제2 센싱 계조 데이터 전압(SGD2)은 제1 센싱 계조 데이터 전압(SGD1)보다 클 수 있다.
연산 증폭기(OP)의 출력 전압(Vc)은 도 33 내지 도 40을 결부하여 후술한다.
도 33 내지 도 40은 블랭크 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 32 내지 도 40을 결부하여 제9 내지 제16 기간들(t9~t16) 동안 서브 화소(SP)의 동작에 대하여 상세히 설명한다.
제9 기간(t9) 동안, 도 33과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 리셋 스위치(SWrs)는 스위치 온 전압(Son)의 리셋 스위치 제어 신호(Srs)에 의해 턴-온된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
리셋 스위치(SWrs)와 센싱 스위치(SSW)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)에는 제9 레벨 전압(V9)의 제4 구동 전압(Vpre)이 인가될 수 있다.
제10 기간(t10) 동안, 도 34와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 리셋 스위치(SWrs)는 스위치 온 전압(Son)의 리셋 스위치 제어 신호(Srs)에 의해 턴-온된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 제1 센싱 바이어스 데이터 전압(SBD1)이 인가될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 제1 센싱 계조 데이터 전압(SGD1)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제9 레벨 전압(V9)의 제4 구동 전압(Vpre)이 인가될 수 있다.
제11 기간(t11) 동안, 도 35와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 리셋 스위치(SWrs)는 스위치 오프 전압(Soff)의 리셋 스위치 제어 신호(Srs)에 의해 턴-오프된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 제1 센싱 바이어스 데이터 전압(SBD1)이 인가될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 제1 센싱 계조 데이터 전압(SGD1)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 낮기 때문에, 제4 트랜지스터(T4)는 턴-오프될 수 있다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극은 센싱 배선(SL)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차이가 제1 트랜지스터(T1)의 문턱 전압보다 크기 때문에, 제1 트랜지스터(T1)는 턴-온될 수 있다. 그러므로, 제1 트랜지스터(T1)의 턴-온에 의한 구동 전류(Ids)가 제1 구동 전압 배선(VDDL)으로부터 제1 트랜지스터(T1)와 제3 트랜지스터(T3)를 통해 센싱 배선(SL)으로 흐를 수 있다.
리셋 스위치(SWrs)의 턴-오프로 인해, 연산 증폭기(OP)의 제1 입력 단자(-)와 출력 단자(O)는 더이상 접속되지 않으므로, 연산 증폭기(OP)는 수학식 1과 같이 출력 전압(Vout)을 출력할 수 있다.
Figure pat00001
수학식 1에서, V9은 제4 구동 전압(Vpre)의 제9 레벨 전압(V9), Cfb는 피드백 커패시터(Cfb)의 용량, t11은 제11 기간(t11)의 길이, Ids는 구동 전류를 가리킨다.
제12 기간(t12) 동안, 도 36과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 리셋 스위치(SWrs)는 스위치 오프 전압(Soff)의 리셋 스위치 제어 신호(Srs)에 의해 턴-오프된다. 센싱 스위치(SSW)는 스위치 오프 전압(Soff)의 센싱 스위치 제어 신호(SCS)에 의해 턴-오프된다.
센싱 스위치(SSW)의 턴-오프로 인해, 아날로그 디지털 변환부(210)는 연산 증폭기(OP)의 출력 단자(O)에 더 이상 연결되지 않는다. 그러므로, 아날로그 디지털 변환부(210)는 제11 기간(t11) 동안 연산 증폭기(OP)의 출력 전압(Vout)을 디지털 데이터인 제1 센싱 데이터(SD1)로 변환할 수 있다. 아날로그 디지털 변환부(ADC)는 제1 센싱 데이터(SD1)를 타이밍 제어 회로(300)로 출력할 수 있다.
제13 기간(t13) 동안, 도 37과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 리셋 스위치(SWrs)는 스위치 온 전압(Son)의 리셋 스위치 제어 신호(Srs)에 의해 턴-온된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
리셋 스위치(SWrs)와 센싱 스위치(SSW)의 턴-온으로 인해, 센싱 배선(SL)은 제4 구동 전압 배선(VPRL)에 연결될 수 있다. 그러므로, 센싱 배선(SL)에는 제10 레벨 전압(V10)의 제4 구동 전압(Vpre)이 인가될 수 있다.
제14 기간(t14) 동안, 도 38과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 온 전압(Von)의 제k 스캔 기입 신호(SWk)에 의해 턴-온된다. 리셋 스위치(SWrs)는 스위치 온 전압(Son)의 리셋 스위치 제어 신호(Srs)에 의해 턴-온된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 바이어스 데이터 배선(BDL)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에는 바이어스 데이터 배선(BDL)의 제2 센싱 바이어스 데이터 전압(SBD2)이 인가될 수 있다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제4 트랜지스터(T4)의 게이트 전극은 계조 데이터 배선(GDL)에 연결될 수 있다. 이로 인해, 제4 트랜지스터(T4)의 게이트 전극에는 계조 데이터 배선(GDL)의 제2 센싱 계조 데이터 전압(SGD2)이 인가될 수 있다. 이 경우, 제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 크기 때문에, 제4 트랜지스터(T4)는 턴-온될 수 있다.
제3 트랜지스터(T3) 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제9 레벨 전압(V9)의 제4 구동 전압(Vpre)이 인가될 수 있다.
제15 기간(t15) 동안, 도 39와 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 리셋 스위치(SWrs)는 스위치 오프 전압(Soff)의 리셋 스위치 제어 신호(Srs)에 의해 턴-오프된다. 센싱 스위치(SSW)는 스위치 온 전압(Son)의 센싱 스위치 제어 신호(SCS)에 의해 턴-온된다.
제4 트랜지스터(T4)의 게이트 전극과 제1 전극 간의 전압 차이가 제4 트랜지스터(T4)의 문턱 전압보다 크기 때문에, 제4 트랜지스터(T4)는 턴-온될 수 있다. 그러므로, 제4 트랜지스터(T4)의 턴-온에 의해, 제1 트랜지스터(T1)의 게이트 전극으로부터 제4 트랜지스터(T4)를 통해 센싱 배선(SL)으로 전류(I4)가 흐를 수 있다.
리셋 스위치(SWrs)의 턴-오프로 인해, 연산 증폭기(OP)의 제1 입력 단자(-)와 출력 단자(O)는 더이상 접속되지 않으므로, 연산 증폭기(OP)는 수학식 2와 같이 출력 전압(Vout)을 출력할 수 있다.
Figure pat00002
수학식 2에서, V10은 제4 구동 전압(Vpre)의 제10 레벨 전압(V10), Cfb는 피드백 커패시터(Cfb)의 용량, t15는 제15 기간(t15)의 길이, I4는 제4 트랜지스터(T4)를 통해 흐르는 전류를 가리킨다.
제16 기간(t16) 동안, 도 40과 같이 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제5 트랜지스터(T5)는 게이트 오프 전압(Voff)의 제k 스캔 기입 신호(SWk)에 의해 턴-오프된다. 리셋 스위치(SWrs)는 스위치 오프 전압(Soff)의 리셋 스위치 제어 신호(Srs)에 의해 턴-오프된다. 센싱 스위치(SSW)는 스위치 오프 전압(Soff)의 센싱 스위치 제어 신호(SCS)에 의해 턴-오프된다.
센싱 스위치(SSW)의 턴-오프로 인해, 아날로그 디지털 변환부(210)는 연산 증폭기(OP)의 출력 단자(O)에 더 이상 연결되지 않는다. 그러므로, 아날로그 디지털 변환부(210)는 제15 기간(t15) 동안 연산 증폭기(OP)의 출력 전압(Vout)을 디지털 데이터인 제2 센싱 데이터(SD2)로 변환할 수 있다. 아날로그 디지털 변환부(ADC)는 제2 센싱 데이터(SD2)를 타이밍 제어 회로(300)로 출력할 수 있다.
정리하면, 제1 감지 기간(RT1) 동안 정전류 생성부(CCG)의 제1 트랜지스터(T1)의 특성, 예를 들어 제1 트랜지스터(T1)의 전자 이동도를 센싱할 수 있으며, 제2 감지 기간(RT2) 동안 발광 기간 제어부(PWM)의 제4 트랜지스터(T4)의 특성, 예를 들어 제4 트랜지스터(T4)의 전자 이동도를 센싱할 수 있다. 이에 따라, 타이밍 제어 회로(300)는 제1 트랜지스터(T1)의 전자 이동도와 제4 트랜지스터(T4)의 전자 이동도를 고려하여 디지털 비디오 데이터(DATA)로부터 제1 디지털 비디오 데이터(DATA1)와 제2 디지털 비디오 데이터(DATA2)를 생성할 수 있다. 그러므로, 서브 화소(SP)들에 인가되는 바이어스 데이터 전압(BDk)은 제1 트랜지스터(T1)의 전자 이동도가 보상된 데이터 전압일 수 있으며, 계조 데이터 전압(GDk)은 제4 트랜지스터(T4)의 전자 이동도가 보상된 데이터 전압일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 소스 구동 회로 300: 타이밍 제어 회로
400: 전원 공급 회로 500: 소스 회로 보드
600: 제어 회로 보드 SP: 서브 화소

Claims (20)

  1. 스캔 기입 신호가 인가되는 스캔 기입 배선;
    제1 구동 전압이 인가되는 제1 구동 전압 배선;
    제1 데이터 전압들이 인가되는 제1 데이터 배선;
    제2 데이터 전압들이 인가되는 제2 데이터 배선; 및
    상기 스캔 기입 배선, 상기 제1 데이터 배선, 상기 제2 데이터 배선, 및 상기 제1 구동 전압 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    상기 제1 구동 전압 배선에 연결되는 발광 소자;
    상기 제1 데이터 배선의 제1 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 정전류 생성부; 및
    상기 제2 데이터 배선의 제2 데이터 전압에 따라 상기 발광 소자의 발광 기간을 제어하는 발광 기간 제어부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 데이터 전압은 상기 제2 데이터 전압보다 높은 전압인 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 데이터 전압이 낮을수록 상기 발광 기간이 길어지는 표시 장치.
  4. 제1 항에 있어서,
    센싱 스캔 신호가 인가되는 센싱 스캔 배선;
    상기 화소에 연결되는 센싱 배선; 및
    제2 구동 전압이 인가되는 제2 구동 전압 배선을 더 구비하고,
    상기 정전류 생성부는,
    상기 제1 데이터 전압에 따라 상기 구동 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 제1 데이터 배선에 연결하는 제2 트랜지스터;
    상기 센싱 스캔 배선의 센싱 스캔 신호에 따라 상기 제1 트랜지스터의 제2 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 상기 제2 구동 전압 배선 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    제3 구동 전압이 인가되는 제3 구동 전압 배선을 더 구비하고,
    상기 발광 기간 제어부는,
    상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터; 및
    상기 제4 트랜지스터의 게이트 전극과 상기 제3 구동 전압 배선 사이에 배치되는 제2 커패시터를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    1 프레임 기간은 액티브 기간과 블랭크 기간을 포함하며,
    상기 액티브 기간은 상기 제1 데이터 전압과 상기 제2 데이터 전압을 상기 서브 화소에 인가하는 데이터 어드레싱 기간과 상기 서브 화소의 상기 발광 소자가 발광하는 발광 기간을 포함하고,
    상기 블랭크 기간은 상기 제1 트랜지스터의 특성을 감지하는 제1 감지 기간과 상기 제4 트랜지스터의 특성을 감지하는 제2 감지 기간을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 구동 전압은 상기 데이터 어드레싱 기간과 상기 블랭크 기간 동안 제1 레벨 전압을 가지며, 상기 발광 기간 동안 상기 제1 레벨 전압보다 높은 제2 레벨 전압을 갖는 표시 장치.
  8. 제6 항에 있어서,
    상기 제3 구동 전압은 상기 데이터 어드레싱 기간 동안 제3 레벨 전압을 가지며, 상기 발광 기간 동안 제3 레벨 전압에서 상기 제3 레벨 전압보다 높은 제4 레벨 전압으로 점진적으로 상승하며, 상기 블랭크 기간 동안 상기 제4 레벨 전압을 갖는 표시 장치.
  9. 제6 항에 있어서,
    제4 구동 전압을 인가하는 제4 구동 전압 배선; 및
    제1 스위치 제어 신호에 따라 상기 센싱 배선을 상기 제4 구동 전압 배선에 연결하는 제1 스위치를 더 구비하고,
    상기 제1 스위치는 상기 액티브 기간 동안 스위치 온 전압의 제1 스위치 제어 신호에 따라 턴-온되는 표시 장치.
  10. 제9 항에 있어서,
    아날로그 전압을 디지털 데이터로 변환하는 아날로그 디지털 변환부; 및
    제2 스위치 제어 신호에 따라 상기 센싱 배선을 상기 아날로그 디지털 변환부에 연결하는 제2 스위치를 더 구비하고,
    상기 제2 스위치는 상기 액티브 기간 동안 스위치 오프 전압의 제2 스위치 제어 신호에 따라 턴-오프되는 표시 장치.
  11. 제1 항에 있어서,
    상기 서브 화소에 연결되는 센싱 배선; 및
    제2 구동 전압이 인가되는 제2 구동 전압 배선을 더 구비하고,
    상기 정전류 생성부는,
    상기 제1 데이터 전압에 따라 상기 구동 전류를 생성하는 제1 트랜지스터;
    상기 구동 전류에 따라 발광하는 발광 소자;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 데이터 배선을 상기 제1 트랜지스터의 게이트 전극에 연결하는 제2 트랜지스터;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 상기 발광 소자의 제2 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    제3 구동 전압이 인가되는 제3 구동 전압 배선을 더 구비하고,
    상기 발광 기간 제어부는,
    상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터; 및
    상기 제4 트랜지스터의 게이트 전극과 상기 제3 구동 전압 배선 사이에 배치되는 제2 커패시터를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    1 프레임 기간은 액티브 기간과 블랭크 기간을 포함하며,
    상기 액티브 기간은 상기 제1 데이터 전압과 상기 제2 데이터 전압을 상기 서브 화소에 인가하는 데이터 어드레싱 기간과 상기 서브 화소의 상기 발광 소자가 발광하는 발광 기간을 포함하고,
    상기 블랭크 기간은 상기 제1 트랜지스터의 특성을 감지하는 제1 감지 기간과 상기 제4 트랜지스터의 특성을 감지하는 제2 감지 기간을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 구동 전압은 상기 데이터 어드레싱 기간과 상기 블랭크 기간 동안 제1 레벨 전압을 가지며, 상기 발광 기간 동안 상기 제1 레벨 전압보다 높은 제2 레벨 전압을 갖는 표시 장치.
  15. 제12 항에 있어서,
    제4 구동 전압을 인가하는 제4 구동 전압 배선;
    상기 센싱 배선에 연결되는 제1 입력 단자, 상기 제4 구동 전압 배선에 연결되는 제2 입력 단자, 및 출력 단자를 포함하는 연산 증폭기; 및
    상기 제1 입력 단자와 상기 출력 단자 사이에 병렬로 배치되는 피드백 커패시터와 리셋 스위치를 포함하는 표시 장치.
  16. 제15 항에 있어서,
    아날로그 전압을 디지털 데이터로 변환하는 아날로그 디지털 변환부; 및
    센싱 스위치 제어 신호에 따라 상기 연산 증폭기의 출력 단자를 상기 아날로그 디지털 변환부에 연결하는 센싱 스위치를 더 구비하는 표시 장치.
  17. 스캔 기입 신호가 인가되는 스캔 기입 배선;
    센싱 스캔 신호가 인가되는 센싱 스캔 배선;
    제1 데이터 전압들이 인가되는 제1 데이터 배선;
    제2 데이터 전압들이 인가되는 제2 데이터 배선; 및
    상기 스캔 배선, 상기 센싱 스캔 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    상기 제1 데이터 전압에 따라 구동 전류를 생성하는 제1 트랜지스터;
    상기 구동 전류에 따라 발광하는 발광 소자;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 제1 데이터 배선에 연결하는 제2 트랜지스터;
    상기 센싱 스캔 배선의 센싱 스캔 신호에 따라 상기 제1 트랜지스터의 제2 전극을 센싱 배선에 연결하는 제3 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터; 및
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 서브 화소는,
    상기 제1 트랜지스터의 게이트 전극과 제2 구동 전압이 인가되는 제2 구동 전압 배선 사이에 배치되는 제1 커패시터; 및
    상기 제4 트랜지스터의 게이트 전극과 제3 구동 전압이 인가되는 제3 구동 전압 배선 사이에 배치되는 제2 커패시터를 포함하는 표시 장치.
  19. 스캔 기입 신호가 인가되는 스캔 기입 배선;
    제1 데이터 전압들이 인가되는 제1 데이터 배선;
    제2 데이터 전압들이 인가되는 제2 데이터 배선; 및
    상기 스캔 기입 배선, 상기 제1 데이터 배선, 및 상기 제2 데이터 배선에 연결되는 서브 화소를 구비하고,
    상기 서브 화소는,
    상기 제1 데이터 전압에 따라 구동 전류를 생성하는 제1 트랜지스터;
    상기 구동 전류에 따라 발광하는 발광 소자;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 데이터 배선을 상기 제1 트랜지스터의 게이트 전극에 연결하는 제2 트랜지스터;
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극을 센싱 배선에 연결하는 제3 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 센싱 배선 사이에 배치되는 제4 트랜지스터; 및
    상기 스캔 기입 배선의 스캔 기입 신호에 따라 상기 제4 트랜지스터의 게이트 전극을 상기 제2 데이터 배선에 연결하는 제5 트랜지스터를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 서브 화소는,
    상기 제1 트랜지스터의 게이트 전극과 상기 발광 소자의 제2 전극 사이에 배치되는 제1 커패시터; 및
    상기 제4 트랜지스터의 게이트 전극과 제3 구동 전압이 인가되는 제3 구동 전압 배선 사이에 배치되는 제2 커패시터를 포함하는 표시 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111210767A (zh) * 2020-03-05 2020-05-29 深圳市华星光电半导体显示技术有限公司 像素驱动电路及其驱动方法、显示面板
CN115588402B (zh) * 2022-09-30 2024-03-22 深圳市华星光电半导体显示技术有限公司 驱动电路及显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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EP3389039A1 (en) * 2017-04-13 2018-10-17 Samsung Electronics Co., Ltd. Display panel and driving method of display panel
KR102664219B1 (ko) 2017-04-13 2024-05-09 삼성전자주식회사 디스플레이 패널 및 디스플레이 패널의 구동 방법
US10354592B2 (en) * 2017-08-22 2019-07-16 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. AMOLED pixel driver circuit
WO2019231074A1 (en) * 2018-06-01 2019-12-05 Samsung Electronics Co., Ltd. Display panel
US10885830B2 (en) * 2018-07-24 2021-01-05 Innolux Corporation Electronic device capable of reducing color shift

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