KR20230167183A - 표시 장치 - Google Patents

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김수연
임태곤
이종재
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소, 상기 제2 게이트 라인 및 리셋 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소, 제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소, 및 상기 제1 내지 제4 게이트 라인에 제1 내지 제4 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 액티브 기간 동안 동일한 타이밍의 상기 리셋 신호 및 상기 제3 게이트 신호를 공급하며, 휴지 기간 동안 하이 레벨의 리셋 신호 및 로우 레벨의 제3 게이트 신호를 공급한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 표시 패널의 화소들이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는 게이트 라인의 개수를 감소시켜 개구율을 확보하면서, 일부 행의 화소들을 센싱하는 과정에서 다른 행의 화소들을 구동하지 않을 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소, 상기 제2 게이트 라인 및 리셋 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소, 제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소, 및 상기 제1 내지 제4 게이트 라인에 제1 내지 제4 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 액티브 기간 동안 동일한 타이밍의 상기 리셋 신호 및 상기 제3 게이트 신호를 공급하며, 휴지 기간 동안 하이 레벨의 리셋 신호 및 로우 레벨의 제3 게이트 신호를 공급한다.
상기 액티브 기간 동안 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 지연된 신호로서 상기 제1 게이트 신호와 일부 중첩할 수 있다.
상기 액티브 기간 동안 상기 리셋 신호는 상기 제2 게이트 신호보다 지연된 신호로서 상기 제2 게이트 신호와 일부 중첩할 수 있다.
상기 액티브 기간 동안 상기 제4 게이트 신호는 상기 제3 게이트 신호보다 지연된 신호로서 상기 제3 게이트 신호와 일부 중첩할 수 있다.
상기 제1 행의 화소를 센싱하는 과정에서 상기 제1 및 제2 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제1 및 제2 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 가질 수 있다.
상기 제1 행의 화소를 센싱하는 과정에서 상기 리셋 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 제3 및 제4 게이트 신호는 상기 제1 내지 제5 기간 동안 로우 레벨을 가질 수 있다.
상기 제2 행의 화소를 센싱하는 과정에서 상기 제2 게이트 신호 및 상기 리셋 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 리셋 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제2 게이트 신호 및 상기 리셋 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 가질 수 있다.
상기 제2 행의 화소를 센싱하는 과정에서 상기 제1, 제3 및 제4 게이트 신호는 상기 제1 내지 제3 기간 동안 로우 레벨을 가질 수 있다.
상기 제1 행에 배치된 화소는 발광 소자, 구동 전압 라인과 상기 발광 소자 사이에 배치되어 상기 발광 소자에 구동 전류를 공급하는 제1 트랜지스터, 상기 제1 게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터, 및 상기 제2 게이트 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함할 수 있다.
상기 제2 행에 배치된 화소는 발광 소자, 구동 전압 라인과 상기 발광 소자 사이에 배치되어 상기 발광 소자에 구동 전류를 공급하는 제1 트랜지스터, 상기 제2 게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터, 및 상기 리셋 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소, 상기 제2 게이트 라인 및 제3 게이트 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소, 상기 제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소, 상기 제4 게이트 라인 및 리셋 라인에 접속되어 상기 제3 행 다음의 제4 행에 배치된 화소, 제5 게이트 라인 및 제6 게이트 라인에 접속되어 상기 제4 행 다음의 제5 행에 배치된 화소, 및 상기 제1 내지 제6 게이트 라인에 제1 내지 제6 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 액티브 기간 동안 동일한 타이밍의 상기 리셋 신호 및 상기 제5 게이트 신호를 공급하며, 휴지 기간 동안 하이 레벨의 리셋 신호 및 로우 레벨의 제5 게이트 신호를 공급한다.
상기 제1 행의 화소를 센싱하는 과정에서 상기 제1 및 제2 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제1 및 제2 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 가질 수 있다.
상기 제1 행의 화소를 센싱하는 과정에서 상기 제3 게이트 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 제4 게이트 신호는 상기 제5 기간 및 상기 제5 기간 이후의 제6 기간 동안 하이 레벨을 가지며, 상기 리셋 신호는 상기 제6 기간 및 상기 제6 기간 이후의 제7 기간 동안 하이 레벨을 갖고, 상기 제5 및 제6 게이트 신호는 상기 제1 내지 제7 기간 동안 로우 레벨을 가질 수 있다.
상기 제2 행의 화소를 센싱하는 과정에서 상기 제2 및 제3 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제3 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제2 및 제3 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제3 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 가질 수 있다.
상기 제2 행의 화소를 센싱하는 과정에서 상기 제4 게이트 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 리셋 신호는 상기 제5 기간 및 상기 제5 기간 이후의 제6 기간 동안 하이 레벨을 가지며, 상기 제1, 제5 및 제6 게이트 신호는 상기 제1 내지 제7 기간 동안 로우 레벨을 가질 수 있다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소, 상기 제2 게이트 라인 및 리셋 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소, 제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소, 및 상기 제1 내지 제4 게이트 라인에 제1 내지 제4 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고, 상기 게이트 구동부는 신호를 공급하는 제1 스테이지 및 제2 스테이지, 선택 신호를 기초로 상기 제1 또는 제2 스테이지에 접속되는 제1 스위치, 상기 선택 신호를 기초로 상기 제1 또는 제2 스테이지에 접속되는 제2 스위치, 상기 선택 신호를 수신하고 제2 출력 단자에 접속된 제3 스위치, 제1 출력 인에이블 신호를 기초로 상기 제1 스위치를 제1 출력 단자 및 상기 제3 스위치에 접속시키는 제4 스위치, 및 제2 출력 인에이블 신호를 기초로 상기 제2 스위치를 상기 제3 스위치에 접속시키는 제5 스위치를 포함한다.
상기 제1 스위치는 로우 레벨의 선택 신호를 수신하여 상기 제1 스테이지를 상기 제4 스위치에 접속시키고, 상기 제2 스위치는 상기 로우 레벨의 선택 신호를 수신하여 상기 제1 스테이지를 상기 제5 스위치에 접속시키며, 상기 제3 스위치는 상기 로우 레벨의 선택 신호를 수신하여 상기 제4 스위치를 상기 제2 출력 단자에 접속시킬 수 있다.
상기 제1 내지 제3 스위치가 상기 로우 레벨의 선택 신호를 수신하고, 상기 제4 스위치가 상기 제1 출력 인에이블 신호를 수신하면 상기 제1 및 제2 출력 단자는 하이 레벨의 출력 신호를 출력할 수 있다.
상기 제1 내지 제3 스위치가 상기 로우 레벨의 선택 신호를 수신하고, 상기 제5 스위치가 상기 제2 출력 인에이블 신호를 수신하면 상기 제1 및 제2 출력 단자는 로우 레벨의 출력 신호를 출력할 수 있다.
상기 제1 내지 제3 스위치가 하이 레벨의 선택 신호를 수신하고 상기 제4 스위치가 상기 제1 출력 인에이블 신호를 수신하면, 상기 제1 출력 단자는 하이 레벨의 출력 신호를 출력하고 상기 제2 출력 단자는 로우 레벨의 출력 신호를 출력할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 두 행의 화소들이 하나의 게이트 라인을 공유함으로써, 게이트 라인의 개수를 감소시킬 수 있고 개구율을 확보하여 발광 효율을 향상시킬 수 있다. 표시 장치는 게이트 라인이 감소한 만큼 게이트 구동부의 스테이지들의 개수를 감소시킬 수 있고, 비용을 절감할 수 있다. 표시 장치는 일부 행의 화소들을 센싱하는 과정에서 리셋 라인 이후의 화소들을 구동하지 않음으로써, 화소들의 센싱 과정을 간결하게 수행할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 3은 일 실시예에 따른 표시 장치의 데이터 구동부 및 화소를 나타내는 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 신호를 나타내는 타이밍도이다.
도 5는 일 실시예에 따른 표시 장치에서, 도 4의 제2 기간 동안 제1 행의 화소의 동작을 나타내는 회로도이다.
도 6은 일 실시예에 따른 표시 장치에서, 도 4의 제4 기간 이후의 제1 행의 화소의 동작을 나타내는 회로도이다.
도 7은 일 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 8은 일 실시예에 따른 표시 장치에서, 도 7의 제8 기간 동안 화소의 동작을 나타내는 회로도이다.
도 9는 일 실시예에 따른 표시 장치에서, 도 7의 제9 기간 동안 화소의 동작을 나타내는 회로도이다.
도 10은 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 11은 또 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 13은 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 도면이다.
도 14는 도 13의 표시 장치에서, 게이트 구동부의 출력을 나타내는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 PC(Tablet Personal Computer), 및 스마트 워치(Smart Watch), 워치 폰(Watch Phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(Internet of Things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 데이터 구동부(200), 타이밍 제어부(300), 전원 공급부(400), 데이터 회로 보드(500), 및 제어 회로 보드(600)를 포함할 수 있다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면을 가질 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(Corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)은 화상을 표시하는 복수의 화소를 포함할 수 있다.
복수의 화소 각각은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic Light Emitting Diode), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)은 게이트 구동부, 팬 아웃 라인들, 및 패드부를 포함할 수 있다. 게이트 구동부는 표시 영역(DA)의 게이트 라인들에 게이트 신호를 공급할 수 있다. 팬 아웃 라인들은 데이터 구동부(200)와 표시 영역(DA)의 데이터 라인들을 전기적으로 연결할 수 있다. 패드부는 데이터 회로 보드(500)와 전기적으로 연결될 수 있다. 예를 들어, 패드부는 표시 패널(100)의 일측 가장자리에 배치될 수 있고, 게이트 구동부는 표시 패널(100)의 일측 가장자리에 인접한 타측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다.
데이터 구동부(200)는 표시 패널(100)을 구동하는 신호들과 전압들을 출력할 수 있다. 데이터 구동부(200)는 데이터 라인들에 데이터 전압을 공급할 수 있다. 데이터 구동부(200)는 전원 라인들에 전원 전압을 공급하며, 게이트 구동부에 게이트 제어 신호를 공급할 수 있다. 데이터 구동부(200)는 집적 회로(Integrated Circuit, IC)로 형성되어 COF(Chip on Film) 방식으로 데이터 회로 보드(500) 상에 실장될 수 있다. 다른 예를 들어, 데이터 구동부(200)는 COG(Chip on Glass) 방식, COP(Chip on Plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100)의 비표시 영역(NDA)에 실장될 수 있다.
타이밍 제어부(300)는 제어 회로 보드(600) 상에 실장되고, 제어 회로 보드(600) 상에 마련된 유저 커넥터를 통해 표시 구동 시스템 또는 그래픽 장치로부터 공급되는 디지털 비디오 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(300)는 타이밍 동기 신호를 기초로 디지털 비디오 데이터를 화소 배치 구조에 알맞도록 정렬할 수 있고, 정렬된 디지털 비디오 데이터를 데이터 구동부(200)에 공급할 수 있다. 타이밍 제어부(300)는 타이밍 동기 신호를 기초로 데이터 제어 신호와 게이트 제어 신호를 생성할 수 있다. 타이밍 제어부(300)는 데이터 제어 신호를 기초로 데이터 구동부(200)의 데이터 전압의 공급 타이밍을 제어할 수 있고, 게이트 제어 신호를 기초로 게이트 구동부의 게이트 신호의 공급 타이밍을 제어할 수 있다.
전원 공급부(400)는 제어 회로 보드(600) 상에 실장되고, 표시 패널(100) 및 데이터 구동부(200)에 전원 전압을 공급할 수 있다. 예를 들어, 전원 공급부(400)는 구동 전압, 저전위 전압, 또는 초기화 전압을 생성할 수 있다. 전원 공급부(400)는 전원 전압을 공급하여 복수의 화소와 데이터 구동부(200)를 구동할 수 있다.
데이터 회로 보드(500)는 표시 패널(100)의 일측 가장자리에 배치된 패드부 상에 배치될 수 있다. 데이터 회로 보드(500)는 이방성 도전 필름(Anisotropic Conductive Film)과 같은 도전 접착 부재를 이용하여 패드부에 부착될 수 있다. 데이터 회로 보드(500)는 이방성 도전 필름을 통해 표시 패널(100)의 신호 라인들에 전기적으로 연결될 수 있다. 표시 패널(100)은 데이터 회로 보드(500)를 데이터 전압 및 구동 전압을 수신할 수 있다. 예를 들어, 데이터 회로 보드(500)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board), 인쇄 회로 보드(Printed Circuit Board) 또는 칩 온 필름(Chip on Film)과 같은 연성 필름(Flexible Film)일 수 있다.
제어 회로 보드(600)는 이방성 도전 필름, SAP(Self-Assembly Anisotropic Conductive Paste)와 같은 저저항 고신뢰성 소재 등을 이용하여 데이터 회로 보드(500)에 부착될 수 있다. 제어 회로 보드(600)는 데이터 회로 보드(500)에 전기적으로 연결될 수 있다. 제어 회로 보드(600)는 연성 인쇄 회로 보드(Flexible Printed Circuit Board) 또는 인쇄 회로 보드(Printed Circuit Board)일 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 데이터 구동부(200), 게이트 구동부(210), 타이밍 제어부(300), 전원 공급부(400), 및 그래픽 장치(700)를 포함할 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(SP)를 포함할 수 있고, 복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 및 센싱 라인(SL)에 연결될 수 있다.
게이트 라인(GL)은 제1 방향(X축 방향)으로 연장될 수 있고, 제2 방향(Y축 방향)으로 서로 이격될 수 있다. 게이트 라인(GL)은 게이트 구동부(210) 및 화소(SP) 사이에 접속될 수 있다. 게이트 라인(GL) 각각은 화소(SP)에 게이트 신호를 공급할 수 있다.
데이터 라인(DL) 및 센싱 라인(SL)은 제2 방향(Y축 방향)으로 연장될 수 있고, 제1 방향(X축 방향)으로 서로 이격될 수 있다. 데이터 라인(DL) 및 센싱 라인(SL)은 데이터 구동부(200) 및 화소(SP) 사이에 접속될 수 있다. 데이터 라인(DL)은 화소(SP)에 데이터 전압을 공급할 수 있다. 센싱 라인(SL)은 화소(SP)에 초기화 전압을 공급할 수 있고, 화소(SP)로부터 센싱 신호를 수신할 수 있다.
데이터 구동부(200)는 타이밍 제어부(300)로부터 디지털 비디어 데이터(DATA) 및 데이터 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(200)는 디지털 비디어 데이터(DATA)를 기초로 데이터 전압을 생성할 수 있고, 데이터 제어 신호(DCS)에 따라 데이터 전압을 데이터 라인(DL)에 공급할 수 있다. 예를 들어, 데이터 전압은 게이트 신호와 동기화되어 복수의 화소(SP) 중 선택된 화소(SP)에 공급될 수 있다. 데이터 전압은 화소(SP)의 휘도를 결정할 수 있다. 데이터 구동부(200)는 센싱 라인(SL)으로부터 수신된 센싱 데이터(SD)를 타이밍 제어부(300)에 공급할 수 있다.
게이트 구동부(210)는 표시 패널(100)의 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 게이트 구동부(210)는 표시 패널(100)의 일측 가장자리에 배치될 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 게이트 구동부(210)는 표시 패널(100)의 양측 가장자리에 배치될 수 있다. 게이트 구동부(210)는 타이밍 제어부(300)로부터 게이트 제어 신호(GCS)를 수신할 수 있다. 게이트 구동부(210)는 게이트 제어 신호(GCS)를 기초로 게이트 신호를 생성하여 게이트 라인(GL)에 공급할 수 있다. 게이트 구동부(210)는 게이트 신호를 기 설정된 순서에 따라 복수의 게이트 라인(GL)에 순차적으로 공급할 수 있다.
타이밍 제어부(300)는 그래픽 장치(700)로부터 디지털 비디오 데이터(DATA) 및 타이밍 동기 신호를 수신할 수 있다. 예를 들어, 그래픽 장치(700)는 표시 장치(10)의 그래픽 카드일 수 있으나, 이에 한정되지 않는다. 타이밍 제어부(300)는 타이밍 동기 신호를 기초로 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 생성할 수 있다. 타이밍 제어부(300)는 데이터 제어 신호(DCS)를 이용하여 데이터 구동부(200)의 구동 타이밍을 제어할 수 있고, 게이트 제어 신호(GCS)를 이용하여 게이트 구동부(210)의 구동 타이밍을 제어할 수 있다.
타이밍 제어부(300)는 데이터 구동부(200)로부터 센싱 데이터(SD)를 수신할 수 있다. 센싱 데이터(SD)는 복수의 화소(SP) 각각의 트랜지스터의 전자 이동도 또는 문턱 전압과 같은 트랜지스터의 특성을 센싱할 수 있다. 타이밍 제어부(300)는 센싱 데이터(SD)를 디지털 비디오 데이터(DATA)에 적용할 수 있다. 타이밍 제어부(300)는 센싱 데이터(SD)가 반영된 디지털 비디오 데이터(DATA)를 데이터 구동부(200)에 공급함으로써, 복수의 화소(SP) 각각의 트랜지스터의 특성을 보상할 수 있다. 예를 들어, 센싱 데이터(SD)는 제어 회로 보드(600)에 배치되는 별도의 메모리에 저장될 수 있으나, 이에 한정되지 않는다.
전원 공급부(400)는 구동 전압(VDD), 저전위 전압(VSS), 및 초기화 전압(Vint)을 생성할 수 있다. 전원 공급부(400)는 구동 전압(VDD)을 구동 전압 라인을 통해 표시 패널(100) 상에 배열된 복수의 화소(SP)에 공급할 수 있다. 전원 공급부(400)는 저전위 전압(VSS)을 저전위 라인을 통해 표시 패널(100) 상에 배열된 복수의 화소(SP)에 공급할 수 있다. 예를 들어, 구동 전압(VDD)은 복수의 화소(SP)를 구동할 수 있는 고전위 전압에 해당할 수 있고, 구동 전압(VDD) 및 저전위 전압(VSS)은 복수의 화소(SP)에 공통적으로 공급될 수 있다. 전원 공급부(400)는 초기화 전압(Vint)을 데이터 구동부(200)에 공급할 수 있다. 초기화 전압(Vint)은 센싱 라인(SL)을 통해 복수의 화소(SP) 각각에 공급될 수 있고, 화소(SP)의 트랜지스터의 제1 전극 또는 발광 소자의 제1 전극을 초기화할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 데이터 구동부 및 화소를 나타내는 회로도이다.
도 3을 참조하면, 복수의 화소(SP) 각각은 게이트 라인(GL), 데이터 라인(DL), 센싱 라인(SL), 구동 전압 라인(VDDL), 및 저전위 라인(VSSL)에 접속될 수 있다. 복수의 화소(SP) 중 일부 화소(SP)는 해당 행에 배치된 게이트 라인(GL) 및 다음 행에 배치된 게이트 라인(GL)에 접속될 수 있다. 복수의 화소(SP) 중 다른 일부의 화소(SP)는 해당 행에 배치된 게이트 라인(GL) 및 리셋 라인(RSL)에 접속될 수 있다.
제1 행(ROW1)에 배치된 복수의 화소(SP)는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)에 접속될 수 있다. 제2 행(ROW2)에 배치된 복수의 화소(SP)는 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)에 접속될 수 있다. 제3 행(ROW3)에 배치된 복수의 화소(SP)는 제3 게이트 라인(GL3) 및 제4 게이트 라인(GL4)에 접속될 수 있다. 제4 행(ROW4)에 배치된 복수의 화소(SP)는 제4 게이트 라인(GL4) 및 리셋 라인(RSL)에 접속될 수 있다. 제5 행(ROW5)에 배치된 복수의 화소(SP)는 제5 게이트 라인(GL5) 및 제6 게이트 라인(GL6)에 접속될 수 있다. 예를 들어, 제4k 행(ROW4k, k는 양의 정수)에 배치된 복수의 화소(SP)는 제4k 게이트 라인(GL4k) 및 리셋 라인(RSL)에 접속될 수 있으나, 이에 한정되지 않는다. 따라서, 두 행의 화소들(SP)이 하나의 게이트 라인(GL)을 공유함으로써, 표시 장치(10)는 게이트 라인(GL)의 개수를 감소시킬 수 있고 개구율을 확보하여 발광 효율을 향상시킬 수 있다. 표시 장치(10)는 게이트 라인(GL)이 감소한 만큼 게이트 구동부(210)의 스테이지들의 개수를 감소시킬 수 있고, 비용을 절감할 수 있다.
화소(SP)는 제1 내지 제3 트랜지스터(ST1, ST2, ST3), 제1 커패시터(C1), 및 복수의 발광 소자(ED)를 포함할 수 있다. 이하에서는, 제1 행(ROW1)에 배치된 화소(SP)를 중심으로 설명하고, 제2 행(ROW2) 이후의 화소(SP)는 간략히 설명하거나 생략하기로 한다.
제1 트랜지스터(ST1)는 게이트 전극, 드레인 전극, 및 소스 전극을 포함할 수 있다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 노드(N1)에 접속되고, 드레인 전극은 구동 전압 라인(VDDL)에 접속되며, 소스 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 구동 전압 라인(VDDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(ST1)는 게이트 전극에 인가되는 데이터 전압을 기초로 드레인-소스 전류(또는, 구동 전류)를 제어할 수 있다.
발광 소자(ED)는 구동 전류를 수신하여 발광할 수 있다. 발광 소자(ED)는 직렬 또는 병렬로 연결된 복수의 발광 소자(ED)를 포함할 수 있으나, 이에 한정되지 않는다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode), 무기 반도체를 포함하는 무기 발광 다이오드(Inorganic Light Emitting Diode), 및 마이크로 발광 다이오드(Micro LED) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
발광 소자(ED)의 제1 전극은 제2 노드(N2)에 접속될 수 있다. 발광 소자(ED)의 제1 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제3 트랜지스터(ST3)의 드레인 전극, 및 제1 커패시터(C1)의 제2 커패시터 전극에 접속될 수 있다. 발광 소자(ED)의 제2 전극은 저전위 라인(VSSL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제1 게이트 라인(GL1)의 제1 게이트 신호에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)를 접속시킬 수 있다. 제2 트랜지스터(ST2)는 제1 게이트 신호를 기초로 턴-온됨으로써, 데이터 전압을 제1 노드(N1)에 공급할 수 있다. 제2 트랜지스터(ST2)의 게이트 전극은 제1 게이트 라인(GL1)에 접속되고, 드레인 전극은 데이터 라인(DL)에 접속되며, 소스 전극은 제1 노드(N1)에 접속될 수 있다. 제2 트랜지스터(ST2)의 소스 전극은 제1 노드(N1)를 통해 제1 트랜지스터(ST1)의 게이트 전극 및 제1 커패시터(C1)의 제1 커패시터 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제2 게이트 라인(GL2)의 제2 게이트 신호에 의해 턴-온되어 센싱 라인(SL) 및 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)를 접속시킬 수 있다. 제2 게이트 신호는 제1 게이트 신호보다 지연된 신호로서, 제1 게이트 신호와 일부 중첩할 수 있다. 제3 트랜지스터(ST3)는 제2 게이트 신호를 기초로 턴-온됨으로써, 초기화 전압을 제2 노드(N2)에 공급할 수 있다. 제3 트랜지스터(ST3)의 게이트 전극은 제2 게이트 라인(GL2)에 접속되고, 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 라인(SL)에 접속될 수 있다. 제3 트랜지스터(ST3)의 드레인 전극은 제2 노드(N2)를 통해 제1 트랜지스터(ST1)의 소스 전극, 제1 커패시터(C1)의 제2 커패시터 전극, 및 발광 소자(ED)의 제1 전극에 접속될 수 있다.
예를 들어, 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 각각의 드레인 전극 및 소스 전극은 전술한 기재에 한정되지 않고, 서로 반대로 형성될 수 있다. 제1 내지 제3 트랜지스터(ST1, ST2, ST3) 각각은 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있으나, 이에 한정되지 않는다.
데이터 구동부(200)는 스위칭 소자(SW), 아날로그-디지털 변환기(ADC), 및 디지털-아날로그 변환기(DAC)를 포함할 수 있다.
스위칭 소자(SW)는 스위칭 신호(SWS)를 기초로 센싱 라인(SL)을 초기화 전압 라인(VIL) 또는 아날로그-디지털 변환기(ADC)에 접속시킬 수 있다. 초기화 전압 라인(VIL)이 센싱 라인(SL)에 접속되면 초기화 전압 라인(VIL)은 센싱 라인(SL)에 초기화 전압(Vint)을 공급할 수 있다. 아날로그-디지털 변환기(ADC)가 센싱 라인(SL)에 접속되면 센싱 라인(SL)은 센싱 신호를 아날로그-디지털 변환기(ADC)에 공급할 수 있고, 아날로그-디지털 변환기(ADC)는 센싱 신호를 디지털 데이터로 변환하여 센싱 데이터(SD)를 생성할 수 있다. 아날로그-디지털 변환기(ADC)는 센싱 데이터(SD)를 타이밍 제어부(300)의 보상 회로(미도시)에 공급할 수 있다.
디지털-아날로그 변환기(DAC)는 타이밍 제어부(300)의 보상 회로로부터 센싱 데이터(SD)가 반영된 디지털 비디오 데이터(DATA)를 수신할 수 있다. 디지털-아날로그 변환기(DAC)는 디지털 비디오 데이터(DATA)를 아날로그 데이터로 변환하여 데이터 전압(Vdata)을 생성할 수 있다. 디지털-아날로그 변환기(DAC)는 데이터 전압(Vdata)을 데이터 라인(DL)에 공급할 수 있다.
도 4는 일 실시예에 따른 표시 장치의 신호를 나타내는 타이밍도이다.
도 4를 참조하면, 타이밍 제어부(300)는 수직 동기 신호(Vsync)를 기초로 게이트 구동부(210)를 제어할 수 있다. 수직 동기 신호(Vsync)는 하나의 프레임 기간 동안 한 번의 로우 레벨 및 한 번의 하이 레벨을 가질 수 있다. 수직 동기 신호(Vsync)는 휴지 기간(VBP) 동안 로우 레벨을 가질 수 있고, 액티브 기간(ACT) 동안 하이 레벨을 가질 수 있다. 복수의 화소(SP)는 액티브 기간(ACT) 동안 광을 방출할 수 있다. 복수의 화소(SP) 중 일부 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 데이터 구동부(200)에 의해 센싱될 수 있고, 복수의 화소(SP) 중 다른 일부 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
제1 게이트 신호(GS1)는 제1 행(ROW1)의 화소(SP)의 제2 트랜지스터(ST2)에 공급될 수 있고, 제1 게이트 신호(GS1)는 제1 행(ROW1)의 화소(SP)의 제3 트랜지스터(ST3)에 공급될 수 있다. 제1 행(ROW1)의 화소(SP)는 제1 및 제2 기간(t1, t2) 동안 데이터 전압(Vdata)을 수신할 수 있고, 제2 및 제3 기간(t2, t3) 동안 초기화 전압(Vint)을 수신할 수 있다.
제2 게이트 신호(GS2)는 제1 게이트 신호(GS1)보다 지연된 신호로서, 제2 기간(t2) 동안 제1 게이트 신호(GS1)와 중첩할 수 있다. 제2 게이트 신호(GS2)는 제2 행(ROW2)의 화소(SP)의 제2 트랜지스터(ST2)에 공급될 수 있고, 제3 게이트 신호(GS3)는 제2 행(ROW2)의 화소(SP)의 제3 트랜지스터(ST3)에 공급될 수 있다. 제2 행(ROW2)의 화소(SP)는 제2 및 제3 기간(t2, t3) 동안 데이터 전압(Vdata)을 수신할 수 있고, 제3 및 제4 기간(t3, t4) 동안 초기화 전압(Vint)을 수신할 수 있다.
제3 게이트 신호(GS3)는 제2 게이트 신호(GS2)보다 지연된 신호로서, 제3 기간(t3) 동안 제2 게이트 신호(GS2)와 중첩할 수 있다. 제3 게이트 신호(GS3)는 제3 행(ROW3)의 화소(SP)의 제2 트랜지스터(ST2)에 공급될 수 있고, 제4 게이트 신호(GS4)는 제3 행(ROW3)의 화소(SP)의 제3 트랜지스터(ST3)에 공급될 수 있다. 제3 행(ROW3)의 화소(SP)는 제3 및 제4 기간(t3, t4) 동안 데이터 전압(Vdata)을 수신할 수 있고, 제4 및 제5 기간(t4, t5) 동안 초기화 전압(Vint)을 수신할 수 있다.
제4 게이트 신호(GS4)는 제3 게이트 신호(GS3)보다 지연된 신호로서, 제4 기간(t4) 동안 제3 게이트 신호(GS3)와 중첩할 수 있다. 제4 게이트 신호(GS4)는 제4 행(ROW4)의 화소(SP)의 제2 트랜지스터(ST2)에 공급될 수 있고, 리셋 신호(RSS)는 제4 행(ROW4)의 화소(SP)의 제3 트랜지스터(ST3)에 공급될 수 있다. 제4 행(ROW4)의 화소(SP)는 제4 및 제5 기간(t4, t5) 동안 데이터 전압(Vdata)을 수신할 수 있고, 제5 및 제6 기간(t5, t6) 동안 초기화 전압(Vint)을 수신할 수 있다.
제5 게이트 신호(GS5)는 제4 게이트 신호(GS4)보다 지연된 신호로서, 제5 기간(t5) 동안 제4 게이트 신호(GS4)와 중첩할 수 있다. 제5 게이트 신호(GS5)는 리셋 신호(RSS)와 동일한 타이밍에 하이 레벨을 가질 수 있다. 예를 들어, 제5 게이트 신호(GS5) 및 리셋 신호(RSS)는 제5 및 제6 기간(t5, t6) 동안 하이 레벨을 가질 수 있다. 제5 게이트 신호(GS5)는 제5 행(ROW5)의 화소(SP)의 제2 트랜지스터(ST2)에 공급될 수 있고, 제6 게이트 신호(GS6)는 제5 행(ROW5)의 화소(SP)의 제3 트랜지스터(ST3)에 공급될 수 있다. 제5 행(ROW5)의 화소(SP)는 제5 및 제6 기간(t5, t6) 동안 데이터 전압(Vdata)을 수신할 수 있고, 제6 및 제7 기간(t6, t7) 동안 초기화 전압(Vint)을 수신할 수 있다.
제1 내지 제6 게이트 신호(GS1, GS2, GS3, GS4, GS5, GS6)는 동일한 펄스 폭을 가짐으로써, 복수의 화소(SP)의 제2 트랜지스터(ST2)를 동일 시간 동안 턴-온시킬 수 있고, 데이터 전압(Vdata)은 복수의 화소(SP)에 동일한 충전율로 충전될 수 있다.
도 5는 일 실시예에 따른 표시 장치에서, 도 4의 제2 기간 동안 제1 행의 화소의 동작을 나타내는 회로도이다.
도 5를 도 4에 결부하면, 제1 행(ROW1)에 배치된 화소(SP)는 액티브 기간(ACT)의 제2 기간(t2) 동안 하이 레벨(또는 게이트 온 전압)의 제1 게이트 신호(GS1) 및 하이 레벨의 제2 게이트 신호(GS2)를 수신할 수 있다.
데이터 라인(DL)은 제2 기간(t2) 동안 디지털 비디오 데이터(DATA)를 기초로 생성된 데이터 전압(Vdata)을 화소(SP)에 공급할 수 있다. 제2 트랜지스터(ST2)는 제2 기간(t2) 동안 턴-온되어 데이터 전압(Vdata)을 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)에 공급할 수 있다.
스위칭 소자(SW)는 제2 기간(t2) 동안 초기화 전압 라인(VIL)을 센싱 라인(SL)에 접속시킬 수 있다. 초기화 전압 라인(VIL)은 제2 기간(t2) 동안 센싱 라인(SL)에 초기화 전압(Vint)을 공급할 수 있다. 제3 트랜지스터(ST3)는 제2 기간(t2) 동안 턴-온되어 초기화 전압(Vint)을 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)에 공급할 수 있다.
도 6은 일 실시예에 따른 표시 장치에서, 도 4의 제4 기간 이후의 제1 행의 화소의 동작을 나타내는 회로도이다.
도 6을 도 4에 결부하면, 제1 행(ROW1)에 배치된 화소(SP)는 액티브 기간(ACT)의 제4 기간(t4) 이후에 로우 레벨(또는 게이트 오프 전압)의 제1 게이트 신호(GS1) 및 로우 레벨의 제2 게이트 신호(GS2)를 수신할 수 있다. 제2 및 제3 트랜지스터(ST2, ST3)는 제4 기간(t4) 이후에 턴-오프될 수 있다.
제1 트랜지스터(ST1)는 제4 기간(t4) 이후에 게이트 전극과 소스 전극의 전압 차 또는 제1 노드(N1)와 제2 노드(N2)의 전압 차에 의해 턴-온될 수 있다. 제1 트랜지스터(ST1)의 드레인-소스 전류(Ids, 또는 구동 전류)는 제1 트랜지스터(ST1)의 게이트-소스 전압을 기초로 복수의 발광 소자(ED)에 공급될 수 있다. 따라서, 복수의 발광 소자(ED)는 제4 기간(t4) 이후에 광을 방출할 수 있다.
도 7은 일 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 7을 참조하면, 표시 장치(10)는 도 7에 도시된 신호를 수신하여 복수의 화소(SP) 중 제1 행(ROW1)에 배치된 화소(SP)를 센싱할 수 있다. 제1 게이트 신호(GS1)는 휴지 기간(VBP)의 제8 및 제10 기간(t8, t10) 동안 하이 레벨을 가질 수 있다. 제2 게이트 신호(GS2)는 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가질 수 있다. 제3 게이트 신호(GS3)는 제11 및 제12 기간(t11, t12) 동안 하이 레벨을 가질 수 있다. 제4 게이트 신호(GS4)는 제12 및 제13 기간(t12, t13) 동안 하이 레벨을 가질 수 있다. 리셋 신호(RSS)는 제13 및 제14 기간(t13, t14) 동안 하이 레벨을 가질 수 있다. 제5 및 제6 게이트 신호(GS5, GS6)는 휴지 기간(VBP) 동안 로우 레벨을 가질 수 있다.
복수의 화소(SP) 중 제1 행(ROW1)에 배치된 화소(SP)는 휴지 기간(VBP) 동안 데이터 구동부(200)에 의해 센싱될 수 있다. 복수의 화소(SP) 중 다른 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다. 데이터 구동부(200)는 휴지 기간(VBP) 동안 제1 행(ROW1)에 배치된 화소(SP)의 제1 트랜지스터(ST1)의 전자 이동도 또는 문턱 전압과 같은 특성을 센싱할 수 있다.
제2 게이트 신호(GS2)가 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가짐으로써, 제2 행(ROW2)에 배치된 화소(SP)는 제11 기간(t11) 동안 하이 레벨을 갖는 제3 게이트 신호(GS3)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제2 행(ROW2)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
제3 게이트 신호(GS3)가 제11 및 제12 기간(t11, t12) 동안 하이 레벨을 가짐으로써, 제3 행(ROW3)에 배치된 화소(SP)는 제12 기간(t12) 동안 하이 레벨을 갖는 제4 게이트 신호(GS4)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제3 행(ROW3)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
제4 게이트 신호(GS4)가 제12 및 제13 기간(t12, t13) 동안 하이 레벨을 가짐으로써, 제4 행(ROW4)에 배치된 화소(SP)는 제13 기간(t13) 동안 하이 레벨을 갖는 리셋 신호(RSS)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제4 행(ROW4)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
표시 장치(10)는 액티브 기간(ACT) 동안 제5 게이트 신호(GS5)와 동일한 타이밍을 갖는 리셋 신호(RSS)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 구동할 수 있다. 표시 장치(10)는 휴지 기간(VBP) 동안 하이 레벨의 리셋 신호(RSS) 및 로우 레벨의 제5 게이트 신호(GS5)를 공급함으로써, 제1 행(ROW1)에 배치된 화소(SP)를 센싱하는 과정에서 제5 행(ROW5) 이후에 배치된 화소들(SP)에 게이트 신호를 공급하지 않을 수 있다. 제5 행(ROW5) 이후에 배치된 화소들(SP)은 제1 행(ROW1)의 화소(SP)의 센싱 과정에 영향을 받지 않을 수 있다. 따라서, 표시 장치(10)는 하나의 게이트 라인(GL)을 두 행의 화소들(SP)이 공유하는 경우에도 화소들(SP)의 센싱 과정을 간결하게 수행할 수 있다.
도 8은 일 실시예에 따른 표시 장치에서, 도 7의 제8 기간 동안 화소의 동작을 나타내는 회로도이다.
도 8을 도 7에 결부하면, 제1 행(ROW1)에 배치된 화소(SP)는 휴지 기간(VBP)의 제8 기간(t8) 동안 하이 레벨(또는 게이트 온 전압)의 제1 게이트 신호(GS1) 및 하이 레벨의 제2 게이트 신호(GS2)를 수신할 수 있다.
데이터 라인(DL)은 제8 기간(t8) 동안 센싱용 데이터에 해당하는 데이터 전압(Vdata)을 화소(SP)에 공급할 수 있다. 제2 트랜지스터(ST2)는 제8 기간(t8) 동안 턴-온되어 데이터 전압(Vdata)을 제1 트랜지스터(ST1)의 게이트 전극인 제1 노드(N1)에 공급할 수 있다.
스위칭 소자(SW)는 제8 기간(t8) 동안 초기화 전압 라인(VIL)을 센싱 라인(SL)에 접속시킬 수 있다. 초기화 전압 라인(VIL)은 제8 기간(t8) 동안 센싱 라인(SL)에 초기화 전압(Vint)을 공급할 수 있다. 제3 트랜지스터(ST3)는 제8 기간(t8) 동안 턴-온되어 초기화 전압(Vint)을 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)에 공급할 수 있다.
도 9는 일 실시예에 따른 표시 장치에서, 도 7의 제9 기간 동안 화소의 동작을 나타내는 회로도이다.
도 9를 도 7에 결부하면, 제1 행(ROW1)에 배치된 화소(SP)는 휴지 기간(VBP)의 제9 기간(t9) 동안 로우 레벨(또는 게이트 오프 전압)의 제1 게이트 신호(GS1) 및 하이 레벨(또는 게이트 온 전압)의 제2 게이트 신호(GS2)를 수신할 수 있다. 제2 트랜지스터(ST2)는 제9 기간(t9) 동안 턴-오프될 수 있다.
스위칭 소자(SW)는 제9 기간(t9) 동안 아날로그-디지털 변환기(ADC)를 센싱 라인(SL)에 접속시킬 수 있다. 제1 트랜지스터(ST1)의 게이트-소스 전압(Vgs = Vdata - Vint)은 제9 기간(t9) 동안 제1 트랜지스터(ST1)의 문턱 전압(Vth)보다 클 수 있고(Vgs > Vth), 제1 트랜지스터(ST1)는 제1 트랜지스터(ST1)의 게이트-소스 전압(Vgs)이 제1 트랜지스터(ST1)의 문턱 전압(Vth)에 도달할 때까지 턴-온될 수 있다. 따라서, 제1 트랜지스터(ST1)의 소스 전극인 제2 노드(N2)의 전압은 "Vdata-Vth"까지 상승할 수 있고, 제1 트랜지스터(ST1)의 문턱 전압(Vth)은 제2 노드(N2)에서 샘플링될 수 있다. 제3 트랜지스터(ST3)는 제9 기간(t9) 동안 턴-온될 수 있고, 제2 노드(N2)의 전압은 센싱 신호로서 센싱 라인(SL)을 통해 센싱될 수 있다.
도 10은 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 10을 참조하면, 표시 장치(10)는 도 10에 도시된 신호를 수신하여 복수의 화소(SP) 중 제2 행(ROW2)에 배치된 화소(SP)를 센싱할 수 있다. 제2 게이트 신호(GS2)는 휴지 기간(VBP)의 제8 및 제10 기간(t8, t10) 동안 하이 레벨을 가질 수 있다. 제3 게이트 신호(GS3)는 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가질 수 있다. 제4 게이트 신호(GS4)는 제11 및 제12 기간(t11, t12) 동안 하이 레벨을 가질 수 있다. 리셋 신호(RSS)는 제12 및 제13 기간(t12, t13) 동안 하이 레벨을 가질 수 있다. 제1, 제5 및 제6 게이트 신호(GS1, GS5, GS6)는 휴지 기간(VBP) 동안 로우 레벨을 가질 수 있다.
복수의 화소(SP) 중 제2 행(ROW2)에 배치된 화소(SP)는 휴지 기간(VBP) 동안 데이터 구동부(200)에 의해 센싱될 수 있다. 복수의 화소(SP) 중 다른 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다. 데이터 구동부(200)는 휴지 기간(VBP) 동안 제2 행(ROW2)에 배치된 화소(SP)의 제1 트랜지스터(ST1)의 전자 이동도 또는 문턱 전압과 같은 특성을 센싱할 수 있다.
제3 게이트 신호(GS3)가 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가짐으로써, 제3 행(ROW3)에 배치된 화소(SP)는 제11 기간(t11) 동안 하이 레벨을 갖는 제4 게이트 신호(GS4)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제3 행(ROW3)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
제4 게이트 신호(GS4)가 제11 및 제12 기간(t11, t12) 동안 하이 레벨을 가짐으로써, 제4 행(ROW4)에 배치된 화소(SP)는 제12 기간(t12) 동안 하이 레벨을 갖는 리셋 신호(RSS)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제4 행(ROW4)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
표시 장치(10)는 액티브 기간(ACT) 동안 제5 게이트 신호(GS5)와 동일한 타이밍을 갖는 리셋 신호(RSS)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 구동할 수 있다. 표시 장치(10)는 휴지 기간(VBP) 동안 하이 레벨의 리셋 신호(RSS) 및 로우 레벨의 제5 게이트 신호(GS5)를 공급함으로써, 제2 행(ROW2)에 배치된 화소(SP)를 센싱하는 과정에서 제5 행(ROW5) 이후에 배치된 화소들(SP)에 게이트 신호를 공급하지 않을 수 있다. 제5 행(ROW5) 이후에 배치된 화소들(SP)은 제2 행(ROW2)의 화소(SP)의 센싱 과정에 영향을 받지 않을 수 있다. 따라서, 표시 장치(10)는 하나의 게이트 라인(GL)을 두 행의 화소들(SP)이 공유하는 경우에도 화소들(SP)의 센싱 과정을 간결하게 수행할 수 있다.
도 11은 또 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 11을 참조하면, 표시 장치(10)는 도 11에 도시된 신호를 수신하여 복수의 화소(SP) 중 제3 행(ROW3)에 배치된 화소(SP)를 센싱할 수 있다. 제3 게이트 신호(GS3)는 휴지 기간(VBP)의 제8 및 제10 기간(t8, t10) 동안 하이 레벨을 가질 수 있다. 제4 게이트 신호(GS4)는 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가질 수 있다. 리셋 신호(RSS)는 제11 및 제12 기간(t11, t12) 동안 하이 레벨을 가질 수 있다. 제1, 제2, 제5 및 제6 게이트 신호(GS1, GS2, GS5, GS6)는 휴지 기간(VBP) 동안 로우 레벨을 가질 수 있다.
복수의 화소(SP) 중 제3 행(ROW3)에 배치된 화소(SP)는 휴지 기간(VBP) 동안 데이터 구동부(200)에 의해 센싱될 수 있다. 복수의 화소(SP) 중 다른 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다. 데이터 구동부(200)는 휴지 기간(VBP) 동안 제3 행(ROW3)에 배치된 화소(SP)의 제1 트랜지스터(ST1)의 전자 이동도 또는 문턱 전압과 같은 특성을 센싱할 수 있다.
제4 게이트 신호(GS4)가 제8 내지 제11 기간(t8, t9, t10, t11) 동안 하이 레벨을 가짐으로써, 제4 행(ROW4)에 배치된 화소(SP)는 제11 기간(t11) 동안 하이 레벨을 갖는 리셋 신호(RSS)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제4 행(ROW4)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
표시 장치(10)는 액티브 기간(ACT) 동안 제5 게이트 신호(GS5)와 동일한 타이밍을 갖는 리셋 신호(RSS)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 구동할 수 있다. 표시 장치(10)는 휴지 기간(VBP) 동안 하이 레벨의 리셋 신호(RSS) 및 로우 레벨의 제5 게이트 신호(GS5)를 공급함으로써, 제3 행(ROW3)에 배치된 화소(SP)를 센싱하는 과정에서 제5 행(ROW5) 이후에 배치된 화소들(SP)에 게이트 신호를 공급하지 않을 수 있다. 제5 행(ROW5) 이후에 배치된 화소들(SP)은 제3 행(ROW3)의 화소(SP)의 센싱 과정에 영향을 받지 않을 수 있다. 따라서, 표시 장치(10)는 하나의 게이트 라인(GL)을 두 행의 화소들(SP)이 공유하는 경우에도 화소들(SP)의 센싱 과정을 간결하게 수행할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 휴지 기간의 신호를 나타내는 타이밍도이다.
도 12를 참조하면, 표시 장치(10)는 도 12에 도시된 신호를 수신하여 복수의 화소(SP) 중 제4 행(ROW4)에 배치된 화소(SP)를 센싱할 수 있다. 제4 게이트 신호(GS4)는 휴지 기간(VBP)의 제8 및 제10 기간(t8, t10) 동안 하이 레벨을 가질 수 있다. 리셋 신호(RSS)는 제8 내지 제10 기간(t8, t9, t10) 동안 하이 레벨을 가질 수 있다. 제1, 제2, 제3, 제5 및 제6 게이트 신호(GS1, GS2, GS3, GS5, GS6)는 휴지 기간(VBP) 동안 로우 레벨을 가질 수 있다.
복수의 화소(SP) 중 제4 행(ROW4)에 배치된 화소(SP)는 휴지 기간(VBP) 동안 데이터 구동부(200)에 의해 센싱될 수 있다. 복수의 화소(SP) 중 다른 행에 배치된 화소들(SP)은 휴지 기간(VBP) 동안 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다. 데이터 구동부(200)는 휴지 기간(VBP) 동안 제4 행(ROW4)에 배치된 화소(SP)의 제1 트랜지스터(ST1)의 전자 이동도 또는 문턱 전압과 같은 특성을 센싱할 수 있다.
제4 게이트 신호(GS4)가 제8 내지 제10 기간(t8, t9, t10) 동안 하이 레벨을 가짐으로써, 제4 행(ROW4)에 배치된 화소(SP)는 제10 기간(t10) 동안 하이 레벨을 갖는 리셋 신호(RSS)를 수신하여 이전의 액티브 기간(ACT)에서 가졌던 게이트-소스 전압(Vgs)을 유지할 수 있다. 따라서, 제4 행(ROW4)에 배치된 화소(SP)는 이전의 액티브 기간(ACT)에서 가졌던 휘도를 유지할 수 있다.
표시 장치(10)는 액티브 기간(ACT) 동안 제5 게이트 신호(GS5)와 동일한 타이밍을 갖는 리셋 신호(RSS)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 구동할 수 있다. 표시 장치(10)는 휴지 기간(VBP) 동안 하이 레벨의 리셋 신호(RSS) 및 로우 레벨의 제5 게이트 신호(GS5)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 센싱하는 과정에서 제5 행(ROW5) 이후에 배치된 화소들(SP)에 게이트 신호를 공급하지 않을 수 있다. 제5 행(ROW5) 이후에 배치된 화소들(SP)은 제4 행(ROW4)의 화소(SP)의 센싱 과정에 영향을 받지 않을 수 있다. 따라서, 표시 장치(10)는 하나의 게이트 라인(GL)을 두 행의 화소들(SP)이 공유하는 경우에도 화소들(SP)의 센싱 과정을 간결하게 수행할 수 있다.
도 13은 일 실시예에 따른 표시 장치의 게이트 구동부를 나타내는 도면이고, 도 14는 도 13의 표시 장치에서, 게이트 구동부의 출력을 나타내는 파형도이다.
도 13 및 도 14를 참조하면, 게이트 구동부(210)는 제1 스테이지(211), 제2 스테이지(212), 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제4 스위치(SW4), 및 제5 스위치(SW5)를 포함할 수 있다.
제1 스테이지(211)는 제1 및 제2 스위치(SW1, SW2)에 신호를 공급할 수 있다. 제2 스테이지(212)는 제1 및 제2 스위치(SW1, SW2)에 신호를 공급할 수 있다. 제1 스위치(SW1)는 로우 레벨(L)의 선택 신호(SEL)를 수신하여 제1 스테이지(211)를 제4 스위치(SW4)에 접속시킬 수 있다. 제1 스위치(SW1)는 하이 레벨(H)의 선택 신호(SEL)를 수신하여 제2 스테이지(212)를 제4 스위치(SW4)에 접속시킬 수 있다. 제2 스위치(SW2)는 로우 레벨(L)의 선택 신호(SEL)를 수신하여 제1 스테이지(211)를 제5 스위치(SW5)에 접속시킬 수 있다. 제2 스위치(SW2)는 하이 레벨(H)의 선택 신호(SEL)를 수신하여 제2 스테이지(212)를 제5 스위치(SW5)에 접속시킬 수 있다. 제3 스위치(SW3)는 로우 레벨(L)의 선택 신호(SEL)를 수신하여 제4 스위치(SW4)를 제2 출력 단자(OUT2)에 접속시킬 수 있다. 제3 스위치(SW3)는 하이 레벨(H)의 선택 신호(SEL)를 수신하여 제5 스위치(SW5)를 제2 출력 단자(OUT2)에 접속시킬 수 있다. 다른 예를 들어, 제1 내지 제3 스위치(SW1, SW2, SW3) 각각은 선택 신호(SEL)가 아닌 별도의 신호를 수신하여 해당 동작을 수행할 수 있다.
제4 스위치(SW4)는 제1 출력 인에이블 신호(OE1)를 수신하여 제1 스위치(SW1)를 제1 출력 단자(OUT1) 및 제3 스위치(SW3)에 접속시킬 수 있다. 제5 스위치(SW5)는 제2 출력 인에이블 신호(OE2)를 수신하여 제2 스위치(SW2)를 제3 스위치(SW3)에 접속시킬 수 있다.
제1 내지 제3 스위치(SW1, SW2, SW3)가 로우 레벨(L)의 선택 신호(SEL)를 수신하고, 제4 스위치(SW4)가 제1 출력 인에이블 신호(OE1)를 수신하면, 제1 및 제2 출력 단자(OUT1, OUT2)는 하이 레벨의 출력 신호를 출력할 수 있다. 도 3 및 도 4를 결부하면, 제1 출력 단자(OUT1)는 리셋 라인(RSL)에 접속되고, 제2 출력 단자(OUT2)는 제5 게이트 라인(GL5)에 접속될 수 있다. 따라서, 게이트 구동부(210)는 제5 및 제6 기간(t5, t6) 동안 하이 레벨의 리셋 신호(RSS) 및 제5 게이트 신호(GS5)를 공급할 수 있다. 표시 장치(10)는 액티브 기간(ACT) 동안 제5 게이트 신호(GS5)와 동일한 타이밍을 갖는 리셋 신호(RSS)를 공급함으로써, 제4 행(ROW4)에 배치된 화소(SP)를 구동할 수 있다.
제1 내지 제3 스위치(SW1, SW2, SW3)가 로우 레벨(L)의 선택 신호(SEL)를 수신하고, 제5 스위치(SW5)가 제2 출력 인에이블 신호(OE2)를 수신하면, 제1 및 제2 출력 단자(OUT1, OUT2)는 로우 레벨의 출력 신호를 출력할 수 있다. 도 3 및 도 4를 결부하면, 제1 출력 단자(OUT1)는 리셋 라인(RSL)에 접속되고, 제2 출력 단자(OUT2)는 제5 게이트 라인(GL5)에 접속될 수 있다. 따라서, 게이트 구동부(210)는 제7 기간(t7) 동안 로우 레벨의 리셋 신호(RSS) 및 제5 게이트 신호(GS5)를 공급할 수 있다.
제1 내지 제3 스위치(SW1, SW2, SW3)가 하이 레벨(H)의 선택 신호(SEL)를 수신하고, 제4 스위치(SW4)가 제1 출력 인에이블 신호(OE1)를 수신하면, 제1 출력 단자(OUT1)는 하이 레벨의 출력 신호를 출력하고, 제2 출력 단자(OUT2)는 로우 레벨의 출력 신호를 출력할 수 있다. 도 3 및 도 7을 결부하면, 제1 출력 단자(OUT1)는 리셋 라인(RSL)에 접속되고, 제2 출력 단자(OUT2)는 제5 게이트 라인(GL5)에 접속될 수 있다. 따라서, 게이트 구동부(210)는 제13 및 제14 기간(t13, t14) 동안 하이 레벨의 리셋 신호(RSS) 및 로우 레벨의 제5 게이트 신호(GS5)를 공급할 수 있다. 표시 장치(10)는 제1 행(ROW1)에 배치된 화소(SP)를 센싱하는 과정에서 제5 행(ROW5) 이후에 배치된 화소들(SP)에 게이트 신호를 공급하지 않을 수 있다. 제5 행(ROW5) 이후에 배치된 화소들(SP)은 제1 행(ROW1)의 화소(SP)의 센싱 과정에 영향을 받지 않을 수 있다. 따라서, 표시 장치(10)는 하나의 게이트 라인(GL)을 두 행의 화소들(SP)이 공유하는 경우에도 화소들(SP)의 센싱 과정을 간결하게 수행할 수 있다.
제1 내지 제3 스위치(SW1, SW2, SW3)가 하이 레벨(H)의 선택 신호(SEL)를 수신하고, 제5 스위치(SW5)가 제2 출력 인에이블 신호(OE2)를 수신하면, 제1 출력 단자(OUT1)는 로우 레벨의 출력 신호를 출력하고, 제2 출력 단자(OUT2)는 하이 레벨의 출력 신호를 출력할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 데이터 구동부 210: 게이트 구동부
300: 타이밍 제어부 400: 전원 공급부
500: 데이터 회로 보드 600: 제어 회로 보드
700: 그래픽 장치 SP: 복수의 화소
GL: 게이트 라인 RSL: 리셋 라인
DL: 데이터 라인 SL: 센싱 라인
VDDL: 구동 전압 라인 VSSL: 저전위 라인
VIL: 초기화 전압 라인 ADC: 아날로그-디지털 변환기
DAC: 디지털-아날로그 변환기
ST1, ST2, ST3: 제1 내지 제3 트랜지스터

Claims (20)

  1. 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소;
    상기 제2 게이트 라인 및 리셋 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소;
    제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소; 및
    상기 제1 내지 제4 게이트 라인에 제1 내지 제4 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 액티브 기간 동안 동일한 타이밍의 상기 리셋 신호 및 상기 제3 게이트 신호를 공급하며, 휴지 기간 동안 하이 레벨의 리셋 신호 및 로우 레벨의 제3 게이트 신호를 공급하는 표시 장치.
  2. 제1 항에 있어서,
    상기 액티브 기간 동안 상기 제2 게이트 신호는 상기 제1 게이트 신호보다 지연된 신호로서 상기 제1 게이트 신호와 일부 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 액티브 기간 동안 상기 리셋 신호는 상기 제2 게이트 신호보다 지연된 신호로서 상기 제2 게이트 신호와 일부 중첩하는 표시 장치.
  4. 제1 항에 있어서,
    상기 액티브 기간 동안 상기 제4 게이트 신호는 상기 제3 게이트 신호보다 지연된 신호로서 상기 제3 게이트 신호와 일부 중첩하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 행의 화소를 센싱하는 과정에서 상기 제1 및 제2 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제1 및 제2 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 갖는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 행의 화소를 센싱하는 과정에서 상기 리셋 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 제3 및 제4 게이트 신호는 상기 제1 내지 제5 기간 동안 로우 레벨을 갖는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 행의 화소를 센싱하는 과정에서 상기 제2 게이트 신호 및 상기 리셋 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 리셋 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제2 게이트 신호 및 상기 리셋 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 행의 화소를 센싱하는 과정에서 상기 제1, 제3 및 제4 게이트 신호는 상기 제1 내지 제3 기간 동안 로우 레벨을 갖는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 행에 배치된 화소는,
    발광 소자;
    구동 전압 라인과 상기 발광 소자 사이에 배치되어 상기 발광 소자에 구동 전류를 공급하는 제1 트랜지스터;
    상기 제1 게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터; 및
    상기 제2 게이트 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 행에 배치된 화소는,
    발광 소자;
    구동 전압 라인과 상기 발광 소자 사이에 배치되어 상기 발광 소자에 구동 전류를 공급하는 제1 트랜지스터;
    상기 제2 게이트 신호를 기초로 데이터 라인과 상기 제1 트랜지스터의 게이트 전극인 제1 노드를 접속시키는 제2 트랜지스터; 및
    상기 리셋 신호를 기초로 센싱 라인과 상기 제1 트랜지스터의 소스 전극인 제2 노드를 접속시키는 제3 트랜지스터를 포함하는 표시 장치.
  11. 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소;
    상기 제2 게이트 라인 및 제3 게이트 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소;
    상기 제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소;
    상기 제4 게이트 라인 및 리셋 라인에 접속되어 상기 제3 행 다음의 제4 행에 배치된 화소;
    제5 게이트 라인 및 제6 게이트 라인에 접속되어 상기 제4 행 다음의 제5 행에 배치된 화소; 및
    상기 제1 내지 제6 게이트 라인에 제1 내지 제6 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는 액티브 기간 동안 동일한 타이밍의 상기 리셋 신호 및 상기 제5 게이트 신호를 공급하며, 휴지 기간 동안 하이 레벨의 리셋 신호 및 로우 레벨의 제5 게이트 신호를 공급하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 행의 화소를 센싱하는 과정에서 상기 제1 및 제2 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제1 및 제2 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제2 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 갖는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 행의 화소를 센싱하는 과정에서 상기 제3 게이트 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 제4 게이트 신호는 상기 제5 기간 및 상기 제5 기간 이후의 제6 기간 동안 하이 레벨을 가지며, 상기 리셋 신호는 상기 제6 기간 및 상기 제6 기간 이후의 제7 기간 동안 하이 레벨을 갖고, 상기 제5 및 제6 게이트 신호는 상기 제1 내지 제7 기간 동안 로우 레벨을 갖는 표시 장치.
  14. 제11 항에 있어서,
    상기 제2 행의 화소를 센싱하는 과정에서 상기 제2 및 제3 게이트 신호는 상기 휴지 기간의 제1 기간 동안 하이 레벨을 갖고, 상기 제3 게이트 신호는 상기 제1 기간 이후의 제2 기간 동안 하이 레벨을 가지며, 상기 제2 및 제3 게이트 신호는 상기 제2 기간 이후의 제3 기간 동안 하이 레벨을 갖고, 상기 제3 게이트 신호는 상기 제3 기간 이후의 제4 기간 동안 하이 레벨을 갖는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 행의 화소를 센싱하는 과정에서 상기 제4 게이트 신호는 상기 제4 기간 및 상기 제4 기간 이후의 제5 기간 동안 하이 레벨을 갖고, 상기 리셋 신호는 상기 제5 기간 및 상기 제5 기간 이후의 제6 기간 동안 하이 레벨을 가지며, 상기 제1, 제5 및 제6 게이트 신호는 상기 제1 내지 제7 기간 동안 로우 레벨을 갖는 표시 장치.
  16. 제1 게이트 라인 및 제2 게이트 라인에 접속되어 제1 행에 배치된 화소;
    상기 제2 게이트 라인 및 리셋 라인에 접속되어 상기 제1 행 다음의 제2 행에 배치된 화소;
    제3 게이트 라인 및 제4 게이트 라인에 접속되어 상기 제2 행 다음의 제3 행에 배치된 화소; 및
    상기 제1 내지 제4 게이트 라인에 제1 내지 제4 게이트 신호를 공급하고, 상기 리셋 라인에 리셋 신호를 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    신호를 공급하는 제1 스테이지 및 제2 스테이지;
    선택 신호를 기초로 상기 제1 또는 제2 스테이지에 접속되는 제1 스위치;
    상기 선택 신호를 기초로 상기 제1 또는 제2 스테이지에 접속되는 제2 스위치;
    상기 선택 신호를 수신하고 제2 출력 단자에 접속된 제3 스위치;
    제1 출력 인에이블 신호를 기초로 상기 제1 스위치를 제1 출력 단자 및 상기 제3 스위치에 접속시키는 제4 스위치; 및
    제2 출력 인에이블 신호를 기초로 상기 제2 스위치를 상기 제3 스위치에 접속시키는 제5 스위치를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 스위치는 로우 레벨의 선택 신호를 수신하여 상기 제1 스테이지를 상기 제4 스위치에 접속시키고, 상기 제2 스위치는 상기 로우 레벨의 선택 신호를 수신하여 상기 제1 스테이지를 상기 제5 스위치에 접속시키며, 상기 제3 스위치는 상기 로우 레벨의 선택 신호를 수신하여 상기 제4 스위치를 상기 제2 출력 단자에 접속시키는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 내지 제3 스위치가 상기 로우 레벨의 선택 신호를 수신하고, 상기 제4 스위치가 상기 제1 출력 인에이블 신호를 수신하면 상기 제1 및 제2 출력 단자는 하이 레벨의 출력 신호를 출력하는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 내지 제3 스위치가 상기 로우 레벨의 선택 신호를 수신하고, 상기 제5 스위치가 상기 제2 출력 인에이블 신호를 수신하면 상기 제1 및 제2 출력 단자는 로우 레벨의 출력 신호를 출력하는 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 내지 제3 스위치가 하이 레벨의 선택 신호를 수신하고 상기 제4 스위치가 상기 제1 출력 인에이블 신호를 수신하면, 상기 제1 출력 단자는 하이 레벨의 출력 신호를 출력하고 상기 제2 출력 단자는 로우 레벨의 출력 신호를 출력하는 표시 장치.
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