KR20230056548A - 표시 장치와 그의 검사 방법 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 연결 배선들, PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들, PWM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들, 제1 연결 제어 신호가 인가되는 제1 연결 제어 배선, 제2 연결 제어 신호가 인가되는 제2 연결 제어 배선, 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들, 및 상기 제1 연결 제어 신호와 상기 제2 연결 제어 신호에 따라 상기 연결 배선들을 상기 PAM 데이터 배선들에 각각 연결하거나 상기 연결 배선들을 상기 PWM 데이터 배선들에 각각 연결하는 제1 디먹스부를 구비한다.

Description

표시 장치와 그의 검사 방법{DISPLAY DEVICE AND INSPECTION METHOD THEREOF}
본 발명은 표시 장치와 그의 검사 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 또는 발광 소자로서 LED(Light Emitting Diode)와 같은 무기 발광 다이오드 소자를 포함하는 발광 다이오드 표시 장치를 포함할 수 있다. 무기 발광 다이오드 소자는 구동 전류에 따라 발광하는 광의 파장이 달라지므로, 무기 발광 다이오드 소자에 인가되는 구동 전류의 크기를 조정함으로써 무기 발광 다이오드 소자의 광의 휘도 또는 계조를 조정하는 경우, 화상의 품질이 낮아질 수 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 다이오드 소자에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있는 표시 장치와 그의 검사 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 연결 배선들, PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들, PAM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들, 제1 연결 제어 신호가 인가되는 제1 연결 제어 배선, 제2 연결 제어 신호가 인가되는 제2 연결 제어 배선, 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들, 및 상기 제1 연결 제어 신호와 상기 제2 연결 제어 신호에 따라 상기 연결 배선들을 상기 PAM 데이터 배선들에 각각 연결하거나 상기 연결 배선들을 상기 PWM 데이터 배선들에 각각 연결하는 제1 디먹스부를 구비한다.
상기 제1 디먹스부는 상기 제1 연결 제어 배선에 게이트 온 전압의 제1 연결 제어 신호가 입력되는 경우, 상기 연결 배선들을 상기 PAM 데이터 배선들에 연결하고, 상기 제2 연결 제어 배선에 게이트 온 전압의 제2 연결 제어 신호가 입력되는 경우, 상기 연결 배선들을 상기 PWM 데이터 배선들에 연결할 수 있다.
상기 제1 디먹스부는 상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제1 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제1 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제1 연결 제어 트랜지스터, 상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제2 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제2 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제2 연결 제어 트랜지스터, 및 상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제3 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제3 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제3 연결 제어 트랜지스터를 포함할 수 있다.
상기 제1 디먹스부는 상기 제2 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제1 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제4 연결 제어 트랜지스터, 상기 제2 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제2 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제5 연결 제어 트랜지스터, 및 상기 제3 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제3 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제3 연결 제어 트랜지스터를 포함할 수 있다.
PWM 데이터 전압들이 인가되는 팬 아웃 배선, 제1 디먹스 제어 신호가 인가되는 제1 디먹스 제어 배선, 제2 디먹스 제어 신호가 인가되는 제2 디먹스 제어 배선, 및 제3 디먹스 제어 신호가 인가되는 제3 디먹스 제어 배선을 더 구비할 수 있다. 상기 제1 디먹스부는 상기 제1 디먹스 제어 신호, 상기 제2 디먹스 제어 신호, 및 상기 제3 디먹스 제어 신호에 따라, 상기 팬 아웃 배선을 상기 연결 배선들 중에서 Q(Q는 2 이상의 정수) 개의 연결 배선들에 선택적으로 연결할 수 있다.
상기 제1 디먹스부는 상기 제1 디먹스 제어 배선에 게이트 온 전압의 제1 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제1 연결 배선에 연결하고, 상기 제2 디먹스 제어 배선에 게이트 온 전압의 제2 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제2 연결 배선에 연결하고, 상기 제3 디먹스 제어 배선에 게이트 온 전압의 제3 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제3 연결 배선에 연결할 수 있다.
상기 제1 디먹스부는 상기 제1 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제1 연결 배선에 연결되는 제2 전극을 포함하는 제1 디먹스 트랜지스터, 상기 제2 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제2 연결 배선에 연결되는 제2 전극을 포함하는 제2 디먹스 트랜지스터, 및 상기 제3 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제3 연결 배선에 연결되는 제2 전극을 포함하는 제3 디먹스 트랜지스터를 포함할 수 있다.
제1 PWM 제어 신호가 인가되는 제1 PWM 제어 배선, 제2 PWM 제어 신호가 인가되는 제2 PWM 제어 배선, 제3 PWM 제어 신호가 인가되는 제3 PWM 제어 배선, 및 상기 제1 PWM 제어 신호, 상기 제2 PWM 제어 신호, 및 상기 제3 PWM 제어 신호에 따라 상기 PWM 데이터 배선들을 제1 전원 전압이 인가되는 제1 전원 배선에 연결하는 제2 디먹스부를 더 구비할 수 있다.
상기 제2 디먹스부는 상기 제1 PWM 제어 배선에 게이트 온 전압의 제1 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선을 상기 제1 전원 배선에 연결하고, 상기 제2 PWM 제어 배선에 게이트 온 전압의 제2 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선을 상기 제1 전원 배선에 연결하고, 상기 제3 PWM 제어 배선에 게이트 온 전압의 제3 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선을 상기 제1 전원 배선에 연결할 수 있다.
상기 제2 디먹스부는 상기 제1 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제1 PWM 제어 트랜지스터, 상기 제2 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제2 PWM 제어 트랜지스터, 및 상기 제3 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제3 PWM 제어 트랜지스터를 포함할 수 있다.
제1 PWM 데이터 전압이 인가되는 제1 PAM 패드 배선, 제2 PWM 데이터 전압이 인가되는 제2 PAM 패드 배선, 및 제3 PWM 데이터 전압이 인가되는 제3 PAM 패드 배선을 더 구비할 수 있다. 상기 제2 디먹스부는 상기 제2 연결 제어 배선에 게이트 온 전압의 제2 연결 제어 신호가 입력되는 경우, 상기 제1 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제1 PAM 데이터 배선에 연결하고, 상기 제2 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제2 PAM 데이터 배선에 연결하며, 상기 제3 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제3 PAM 데이터 배선에 연결할 수 있다.
상기 서브 화소는 PWM 발광 신호가 인가되는 PWM 발광 배선, PAM 발광 신호가 인가되는 PAM 발광 배선, 상기 PWM 발광 신호에 따라 상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따른 제어 전류를 제1 노드에 공급하는 제1 화소 구동부, 상기 PWM 발광 신호에 따라 상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따른 구동 전류를 생성하는 제2 화소 구동부, 및 상기 PAM 발광 신호와 상기 제1 노드의 전압에 따라 상기 구동 전류를 상기 발광 소자에 공급하는 제3 화소 구동부를 포함할 수 있다.
스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스캔 제어 신호가 인가되는 스캔 제어 배선, PWM 발광 신호가 인가되는 PWM 발광 배선, PAM 발광 신호가 인가되는 PAM 발광 배선, 스윕 신호가 인가되는 스윕 신호 배선, 초기화 전압이 인가되는 초기화 전압 배선, 및 제1 전원 전압이 인가되는 제1 전원 전압 배선을 더 구비할 수 있다. 상기 제1 화소 구동부는 상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 PWM 데이터 전압을 인가하는 제2 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 상기 초기화 전압을 인가하는 제3 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터, 상기 PWM 발광 신호에 따라 상기 제1 전원 전압 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터, 상기 PWM 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 제1 노드에 연결하는 제6 트랜지스터, 상기 스캔 제어 신호에 따라 상기 스윕 신호 배선을 게이트 오프 전압이 인가되는 게이트 오프 전압 배선에 연결하는 제7 트랜지스터, 및 상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함할 수 있다.
스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스캔 제어 신호가 인가되는 스캔 제어 배선, PWM 발광 신호가 인가되는 PWM 발광 배선, PAM 발광 신호가 인가되는 PAM 발광 배선, 스윕 신호가 인가되는 스윕 신호 배선, 초기화 전압이 인가되는 초기화 전압 배선, 제1 전원 전압이 인가되는 제1 전원 전압 배선, 및 제2 전원 전압이 인가되는 제2 전원 전압 배선을 더 구비할 수 있다. 상기 제2 화소 구동부는 상기 제2 PWM 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 PWM 데이터 전압을 인가하는 제9 트랜지스터, 상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 상기 초기화 전압을 인가하는 제10 트랜지스터, 상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제1 전원 전압 배선을 제2 노드에 연결하는 제12 트랜지스터, 상기 PWM 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제9 트랜지스터의 제1 전극에 연결하는 제13 트랜지스터, 상기 PWM 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제2 노드에 연결하는 제14 트랜지스터, 및 상기 제9 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 포함할 수 있다.
스캔 기입 신호가 인가되는 스캔 기입 배선, 스캔 초기화 신호가 인가되는 스캔 초기화 배선, 스캔 제어 신호가 인가되는 스캔 제어 배선, PWM 발광 신호가 인가되는 PWM 발광 배선, PAM 발광 신호가 인가되는 PAM 발광 배선, 스윕 신호가 인가되는 스윕 신호 배선, 초기화 전압이 인가되는 초기화 전압 배선, 제1 전원 전압이 인가되는 제1 전원 전압 배선, 제2 전원 전압이 인가되는 제2 전원 전압 배선, 및 제3 전원 전압이 인가되는 제3 전원 전압 배선을 더 구비할 수 있다. 상기 제3 화소 구동부는 제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터, 상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터, 상기 PAM 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 발광 소자의 제1 전극에 연결하는 제17 트랜지스터, 상기 스캔 제어 신호에 따라 상기 발광 소자의 제1 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터, 및 상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 PWM 데이터 전압들이 인가되는 팬 아웃 배선, PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들, PWM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들, 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들, 상기 팬 아웃 배선과 상기 PWM 데이터 배선들의 연결과 상기 팬 아웃 배선과 상기 PAM 데이터 배선들의 연결을 제어하는 제1 디먹스부, 및 상기 PWM 데이터 배선들과 제1 전원 전압이 인가되는 제1 전원 배선의 연결을 제어하는 제2 디먹스부를 구비한다.
상기 팬 아웃 배선에 연결되는 데이터 패드를 포함하는 제1 패드부, 및 상기 제1 전원 배선에 연결되는 전원 패드를 포함하는 제2 패드부를 더 구비하고, 상기 제1 패드부는 상기 표시 패널의 일 측에 배치되고, 상기 제2 패드부는 상기 표시 패널의 일 측의 반대 측인 타 측에 배치될 수 있다.
상기 제1 디먹스부는 상기 제1 패드부에 인접하게 배치되고, 상기 제2 디먹스부는 상기 제2 패드부에 인접하게 배치될 수 있다.
상기 제1 패드부에 연결되는 제1 회로 보드, 상기 제1 회로 보드 상에 배치되며, 상기 PWM 데이터 전압들을 출력하는 소스 구동 회로, 상기 제2 패드부에 연결되는 제2 회로 보드, 및 상기 제2 회로 보드 상에 배치되며 상기 PWM 데이터 전압들과 상기 제1 전원 전압을 출력하는 전원 공급 회로를 더 구비할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 PWM 데이터 전압들이 인가되는 팬 아웃 배선, 제1 전원 전압이 인가되는 제1 전원 배선, PAM 데이터 전압들이 인가되는 PAM 패드 배선들, 제1 모드에서 상기 팬 아웃 배선에 연결되고, 제2 모드에서 제1 전원 배선에 연결되는 PAM 데이터 배선들, 상기 제1 모드에서 상기 PAM 패드 배선들에 각각 연결되고, 상기 제2 모드에서 상기 팬 아웃 배선에 연결되는 PAM 데이터 배선들, 및 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들을 구비한다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 검사 방법은 팬 아웃 배선들, PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들, PWM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들, 및 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들을 구비하는 표시 장치에 있어서, 제1 모드에서 팬 아웃 배선의 PWM 데이터 전압들을 상기 PWM 데이터 배선들에 공급하고, PAM 패드 배선들의 PWM 데이터 전압들을 PAM 데이터 배선들에 공급함으로써, 상기 서브 화소들의 발광 소자들을 발광하는 단계, 및 제2 모드에서 상기 팬 아웃 배선의 검사 PWM 데이터 전압들을 상기 PAM 데이터 배선들에 공급함으로써, 상기 서브 화소들의 상기 발광 소자들을 발광하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 검사 방법에 의하면, 무기 발광 다이오드 소자에 인가되는 구동 전류를 일정하게 유지한 채, 구동 전류가 인가되는 기간을 조정하여 무기 발광 다이오드 소자로부터 발광하는 광의 휘도를 제어한다. 그러므로, 무기 발광 다이오드 소자에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있다.
실시예들에 따른 표시 장치와 그의 검사 방법에 의하면, 제1 디먹스부는 제1 모드에서 팬 아웃 배선들 각각에 인가되는 PWM 데이터 전압들을 Q 개의 PWM 데이터 배선들에 시분할하여 공급하고, 제2 디먹스부는 PAM 데이터 전압들이 인가되는 데이터 패드 배선들을 각각 PAM 데이터 배선들에 연결할 수 있다. 이로 인해, 서브 화소들의 발광 소자들은 PWM 데이터 배선들에 인가된 PWM 데이터 전압들과 PAM 데이터 배선들에 인가된 PAM 데이터 전압들에 따라 발광할 수 있다. 그러므로, 제1 모드에서는 서브 화소들이 화상을 표시하거나, 서브 화소들 각각의 제1 화소 구동부의 정상 구동 여부를 검사할 수 있다.
실시예들에 따른 표시 장치와 그의 검사 방법에 의하면, 제1 디먹스부는 제2 모드에서 팬 아웃 배선들 각각에 인가되는 검사 데이터 전압들을 Q 개의 PAM 데이터 배선들에 시분할하여 공급하므로, PAM 데이터 배선들 각각에 독립적인 검사 데이터 전압을 인가할 수 있다. 그러므로, 서브 화소들의 발광 소자들은 PAM 데이터 배선들의 검사 데이터 전압들에 따라 발광할 수 있으므로, 제2 화소 구동부의 정상 구동 여부를 검사할 수 있다.
실시예들에 따른 표시 장치와 그의 검사 방법에 의하면, 서브 화소들 각각의 제1 화소 구동부와 제2 화소 구동부가 서로 다른 스캔 배선의 스캔 신호에 의해 제어되는 경우, 제2 모드에서 제k 스캔 PWM 기입 신호의 스캔 PWM 기입 펄스를 인가하지 않고, 제k 스캔 PAM 기입 신호의 스캔 PAM 기입 펄스만을 인가할 수 있다. 이로 인해, 팬 아웃 배선들의 검사 데이터 전압들을 PWM 데이터 배선들과 PAM 데이터 배선들에 동시에 인가하더라도, 제1 화소 구동부에는 PWM 데이터 배선의 PWM 데이터 전압이 인가되지 않는 반면에, 제2 화소 구동부에는 PAM 데이터 배선의 PAM 데이터 전압이 인가될 수 있다. 그러므로, 서브 화소들(RP, GP, BP) 각각의 제2 화소 구동부의 정상 구동 여부를 검사할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2는 일 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 3은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 4는 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 5는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 6은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 7은 일 실시예에 따른 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호들, 스캔 기입 신호들, 스캔 제어 신호들, PWM 발광 신호들, PAM 발광 신호들, 및 스윕 신호들을 보여주는 파형도이다.
도 8은 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 9는 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다.
도 10 내지 도 13은 도 8의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 14는 일 실시예에 따른 표시 장치를 보여주는 예시 도면이다.
도 15는 일 실시예에 따른 제1 디먹스부를 보여주는 회로도이다.
도 16은 일 실시예에 따른 제2 디먹스부를 보여주는 회로도이다.
도 17은 제1 모드에서 제1 디먹스부와 제2 디먹스부에 입력되는 제1 내지 제3 디먹스 제어 신호, 제1 내지 제3 PWM 제어 신호, 제1 연결 제어 신호, 및 제2 연결 제어 신호를 보여주는 파형도이다.
도 18은 제2 모드에서 제1 디먹스부와 제2 디먹스부에 입력되는 제1 내지 제3 디먹스 제어 신호, 제1 내지 제3 PWM 제어 신호, 제1 연결 제어 신호, 및 제2 연결 제어 신호를 보여주는 파형도이다.
도 19는 일 실시예에 따른 표시 장치의 검사 방법을 보여주는 흐름도이다.
도 20은 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 21은 또 다른 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 22 내지 도 24는 도 21의 제1 기간, 제2 기간, 및 제5 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
도 25는 또 다른 실시예에 따른 제1 디먹스부를 보여주는 회로도이다.
도 26은 일 실시예에 따른 표시 장치를 포함하는 타일형 표시 장치를 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 소스 구동부(200), 타이밍 제어 회로(300), 및 전원 공급 회로(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)은 화상을 표시하는 서브 화소들(RP, GP, BP), 서브 화소들(RP, GP, BP)에 연결되는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, PAM 발광 배선(PAEL)들, PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들을 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들은 제1 방향(X축 방향)으로 연장되고, 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 배치될 수 있다. PWM 데이터 배선(DL)들, 제1 PAM 데이터 배선(RDL)들, 제2 PAM 데이터 배선(GDL)들, 및 제3 PAM 데이터 배선(BDL)들은 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다. 제1 PAM 데이터 배선(RDL)들은 서로 전기적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 서로 전기적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 서로 전기적으로 연결될 수 있다.
서브 화소들(RP, GP, BP)은 제1 광을 발광하는 제1 서브 화소(RP)들, 제2 광을 발광하는 제2 서브 화소(GP)들, 및 제3 광을 발광하는 제3 서브 화소(BP)들을 포함할 수 있다. 제1 광은 적색 파장 대역의 광을 가리키고, 제2 광은 녹색 파장 대역의 광을 가리키며, 제3 광은 청색 파장 대역의 광을 가리킨다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치하고, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치하며, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
서브 화소들(RP, GP, BP) 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 초기화 배선(GIL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 스윕 신호 배선(SWL)들 중 어느 하나, PWM 발광 배선(PWEL)들 중 어느 하나, 및 PAM 발광 배선(PAEL)들 중 어느 하나에 연결될 수 있다. 또한, 제1 서브 화소(RP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제1 PAM 데이터 배선(RDL)들 중 어느 하나에 연결될 수 있다. 또한, 제2 서브 화소(GP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제2 PAM 데이터 배선(GDL)들 중 어느 하나에 연결될 수 있다. 또한, 제3 서브 화소(BP)들 각각은 PWM 데이터 배선(DL)들 중 어느 하나와 제3 PAM 데이터 배선(BDL)들 중 어느 하나에 연결될 수 있다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(GWL)들, 스캔 초기화 배선(GIL)들, 스캔 제어 배선(GCL)들, 스윕 신호 배선(SPWL)들, PWM 발광 배선(PWEL)들, 및 PAM 발광 배선(PAEL)들에 신호들을 인가하기 위한 스캔 구동부(110)가 배치될 수 있다. 도 1에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 제1 스캔 신호 구동부(111), 제2 스캔 신호 구동부(112), 스윕 신호 구동부(113), 및 발광 신호 구동부(114)를 포함할 수 있다.
제1 스캔 신호 구동부(111)는 타이밍 제어부(300)로부터 제1 스캔 구동 제어 신호(GDCS1)를 입력 받을 수 있다. 제1 스캔 신호 구동부(111)는 제1 스캔 구동 제어 신호(GDCS1)에 따라 스캔 초기화 배선(GIL)들에 스캔 초기화 신호들을 출력하고, 스캔 기입 배선(GWL)들에 스캔 기입 신호들을 출력할 수 있다. 즉, 제1 스캔 신호 구동부(111)는 두 개의 스캔 신호들, 즉 스캔 초기화 신호들과 스캔 기입 신호들을 함께 출력할 수 있다.
제2 스캔 신호 구동부(112)는 타이밍 제어부(300)로부터 제2 스캔 구동 제어 신호(GDCS2)를 입력 받을 수 있다. 제2 스캔 신호 구동부(112)는 제2 스캔 구동 제어 신호(GDCS2)에 따라 스캔 제어 배선(GCL)들에 스캔 제어 신호들을 출력할 수 있다.
스윕 신호 구동부(113)는 타이밍 제어부(300)로부터 제1 발광 제어 신호(ECS1)와 스윕 제어 신호(SPCS)를 입력 받을 수 있다. 스윕 신호 구동부(113)는 제1 발광 제어 신호(ECS1)에 따라 PWM 발광 배선(PWEL)들에 PWM 발광 신호들을 출력하고, 스윕 신호 배선(SWPL)들에 스윕 신호들을 출력할 수 있다. 즉, 스윕 신호 구동부(113)는 PWM 발광 신호들과 스윕 신호들을 함께 출력할 수 있다.
발광 신호 출력부(114)는 타이밍 제어부(300)로부터 제2 발광 제어 신호(ECS2)를 입력 받을 수 있다. 발광 신호 출력부(114)는 제2 발광 제어 신호(ECS2)에 따라 PAM 발광 배선(PAEL)들에 PAM 발광 신호들을 출력할 수 있다.
타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력 받는다. 타이밍 제어 회로(300)는 타이밍 신호들(TS)에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 생성할 수 있다. 또한, 타이밍 제어 회로(300)는 소스 구동부(200)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어 회로(300)는 제1 스캔 구동 제어 신호(GDCS1), 제2 스캔 구동 제어 신호(GDSC2), 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2), 및 스윕 제어 신호(SWCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어 회로(300)는 디지털 비디오 데이터(DATA)와 PWM 제어 신호(DCS)를 소스 구동부(200)로 출력한다.
소스 구동부(200)는 디지털 비디오 데이터(DATA)를 아날로그 PWM 데이터 전압들로 변환하여 PWM 데이터 배선(DL)들에 출력한다. 이로 인해, 스캔 구동부(110)의 스캔 기입 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소들(RP, GP, BP)에 PWM 데이터 전압들이 공급될 수 있다.
전원 공급부(400)는 제1 PWM 데이터 전압을 제1 PAM 데이터 배선(RDL)들에 공통적으로 출력하고, 제2 PWM 데이터 전압을 제2 PAM 데이터 배선(GDL)들에 공통적으로 출력하며, 제3 PWM 데이터 전압을 제3 PAM 데이터 배선(BDL)들에 공통적으로 출력할 수 있다. 또한, 전원 공급부(400)는 복수의 전원 전압들을 생성하여 표시 패널(100)에 출력할 수 있다.
전원 공급부(400)는 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 표시 패널(100)로 출력할 수 있다. 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 고전위 구동 전압일 수 있다. 제3 구동 전압(VINT)은 서브 화소들(RP, GP, BP) 각각의 발광 소자를 구동하기 위한 저전위 구동 전압일 수 있다. 초기화 전압(VINT)과 게이트 오프 전압(VGH)은 서브 화소들(RP, GP, BP) 각각에 인가되며, 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 스캔 구동부(110)에 인가될 수 있다.
도 2는 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 2를 참조하면, 일 실시예에 따른 제1 서브 화소(RP)는 제k 스캔 기입 배선(GWLk), 제k 스캔 초기화 배선(GILk), 제k 스캔 제어 배선(GCLk), 제k 스윕 신호 배선(SWPLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제j PWM 데이터 배선(DLj)과 제1 PAM 데이터 배선(RDL)에 연결될 수 있다. 또한, 제1 서브 화소(RP)는 제1 전원 전압(VDD1)이 인가되는 제1 전원 배선(VDL1), 제2 전원 전압(VDD2)이 인가되는 제2 전원 배선(VDL2), 제3 전원 전압(VSS)이 인가되는 제3 전원 배선(VSL), 초기화 전압(VINT)이 인가되는 초기화 전압 배선(VIL), 및 게이트 오프 전압(VGH)이 인가되는 게이트 오프 전압 배선(VGHL)에 연결될 수 있다. 한편, 설명의 편의를 위해 제j PWM 데이터 배선(DLj)은 제1 데이터 배선으로 칭해지고, 제1 PAM 데이터 배선(RDL)은 제2 데이터 배선으로 칭해질 수 있다.
제1 서브 화소(RP)는 발광 소자(Light Emitting Element, EL), 제1 화소 구동부(PDU1), 제2 화소 구동부(PDU2), 및 제3 화소 구동부(PDU3)를 포함할 수 있다.
발광 소자(EL)는 제2 화소 구동부(PDU2)에 의해 생성되는 구동 전류(Ids)에 따라 발광한다. 발광 소자(EL)는 제17 트랜지스터(T17)와 제3 전원 배선(VSL) 사이에 배치될 수 있다. 발광 소자(EL)의 제1 전극은 제17 트랜지스터(T17)의 제2 전극에 연결되고, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다. 발광 소자(EL)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다. 발광 소자(EL)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 무기 반도체로 이루어진 마이크로 발광 다이오드(micro light emitting diode)일 수 있으나, 이에 한정되지 않는다.
제1 화소 구동부(PDU1)는 제j PWM 데이터 배선(DLj)의 제j PWM 이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어한다. 제1 화소 구동부(PDU1)의 제어 전류(Ic)에 의해 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭을 조정할 수 있으므로, 제1 화소 구동부(PDU1)는 발광 소자(EL)에 흐르는 구동 전류(Ids)의 펄스 폭 변조(pulse width modulation)를 수행하는 펄스 폭 변조부(PWM부)일 수 있다.
제1 화소 구동부(PDU1)는 제1 내지 제7 트랜지스터들(T1~T7)과 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극에 인가되는 PWM 데이터 전압에 따라 제2 전극과 제1 전극 사이에 흐르는 제어 전류 (Ic)를 제어한다.
제2 트랜지스터(T2)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압을 제1 트랜지스터(T1)의 제1 전극에 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제j PWM 데이터 배선(DLj)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제3 트랜지스터(T3)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 이로 인해, 제3 트랜지스터(T3)가 턴-온되는 기간 동안 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제3 트랜지스터(T3)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제3 트랜지스터(T3)는 안정적으로 턴-온될 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극에는 제3 트랜지스터(T3)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제3 트랜지스터(T3)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제3 트랜지스터(T3)를 통해 누설되는 것을 방지할 수 있다. 제1 서브 트랜지스터(T31)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 제2 서브 트랜지스터(T32)의 제1 전극에 연결될 수 있다. 제2 서브 트랜지스터(T32)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제1 서브 트랜지스터(T31)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제4 트랜지스터(T4)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제4 트랜지스터(T4)가 턴-온되는 기간 동안 제1 트랜지스터(T1)는 다이오드로 동작할 수 있다.
제4 트랜지스터(T4)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42)를 포함할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압이 제4 트랜지스터(T4)를 통해 누설되는 것을 방지할 수 있다. 제3 서브 트랜지스터(T41)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제4 서브 트랜지스터(T42)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T42)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제3 서브 트랜지스터(T41)의 제2 전극에 연결되고, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제1 전원 배선(VDL1)에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제6 트랜지스터(T6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결한다. 제6 트랜지스터(T6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제3 화소 구동부(PDU3)의 제3 노드(N3)에 연결될 수 있다.
제7 트랜지스터(T7)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)을 제k 스윕 신호 배선(SWPLk)에 연결된 제1 노드(N1)에 공급할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극에 초기화 전압(VINT)이 인가되는 기간과 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압과 제1 트랜지스터(T1)의 문턱전압(Vth1)이 프로그래밍되는 기간 동안 제1 커패시터(C1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화가 제k 스윕 신호 배선(SWPLk)의 제k 스윕 신호에 반영되는 것을 방지할 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 게이트 오프 전압 배선(VGHL)에 연결되며, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
제1 커패시터(C1)는 제1 트랜지스터(T1)의 게이트 전극과 제1 노드(N1) 사이에 배치될 수 있다. 제1 커패시터(C1)의 일 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다.
제1 노드(N1)는 제k 스윕 신호 배선(SWPLk), 제7 트랜지스터(T7)의 제2 전극, 및 제1 커패시터(C1)의 타 전극의 접점일 수 있다.
제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압에 따라 발광 소자(EL)에 인가되는 구동 전류(Ids)를 생성한다. 제2 화소 구동부(PDU2)는 펄스 진폭 변조(pulse amplitude modulation)을 수행하는 펄스 진폭 변조부(PAM부)일 수 있다. 제2 화소 구동부(PDU2)는 제1 PWM 데이터 전압에 따라 일정한 구동 전류(Ids)를 생성하는 정전류 생성부일 수 있다.
또한, 제1 서브 화소(RP)들 각각의 제2 화소 구동부(PDU2)는 제1 서브 화소(RP)의 휘도에 관계없이 동일한 제1 PWM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 마찬가지로, 제2 서브 화소(GP)들 각각의 제2 화소 구동부(PDU2)는 제2 서브 화소(GP)의 휘도에 관계없이 동일한 제2 PWM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다. 제3 서브 화소(BP)들 각각의 제3 화소 구동부(PDU3)는 제3 서브 화소(BP)의 휘도에 관계없이 동일한 제3 PWM 데이터 전압을 입력 받아 동일한 구동 전류(Ids)를 생성할 수 있다.
제2 화소 구동부(PDU2)는 제8 내지 제14 트랜지스터들(T8~T14)과 제2 커패시터(C2)를 포함할 수 있다.
제8 트랜지스터(T8)는 게이트 전극에 인가된 전압에 따라 발광 소자(EL)로 흐르는 구동 전류(Ids)를 제어한다.
제9 트랜지스터(T9)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압을 제8 트랜지스터(T8)의 제1 전극에 공급한다. 제8 트랜지스터(T8)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제1 PAM 데이터 배선(RDL)에 연결되며, 제2 전극은 제8 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제10 트랜지스터(T10)는 제k 스캔 초기화 배선(GILk)의 제k 스캔 초기화 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 이로 인해, 제10 트랜지스터(T10)가 턴-온되는 기간 동안 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 방전될 수 있다. 이때, 제k 스캔 초기화 신호의 게이트 온 전압(VGL)은 초기화 전압 배선(VIL)의 초기화 전압(VINT)과 상이할 수 있다. 특히, 게이트 온 전압(VGL)과 초기화 전압(VINT) 간의 차전압이 제10 트랜지스터(T10)의 문턱전압보다 크기 때문에, 제8 트랜지스터(T8)의 게이트 전극에 초기화 전압(VINT)이 인가된 후에도 제10 트랜지스터(T10)는 안정적으로 턴-온될 수 있다. 따라서, 제10 트랜지스터(T10)가 턴-온되는 경우, 제8 트랜지스터(T8)의 게이트 전극에는 제10 트랜지스터(T10)의 문턱전압에 상관없이 초기화 전압(VINT)이 안정적으로 인가될 수 있다.
제10 트랜지스터(T10)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제10 트랜지스터(T10)는 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제10 트랜지스터(T10)를 통해 누설되는 것을 방지할 수 있다. 제5 서브 트랜지스터(T101)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되며, 제2 전극은 제6 서브 트랜지스터(T102)의 제1 전극에 연결될 수 있다. 제6 서브 트랜지스터(T102)의 게이트 전극은 제k 스캔 초기화 배선(GILk)에 연결되고, 제1 전극은 제5 서브 트랜지스터(T101)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제11 트랜지스터(T11)는 제k 스캔 기입 배선(GWLk)의 제k 스캔 기입 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 게이트 전극과 제2 전극을 연결한다. 이로 인해, 제11 트랜지스터(T11)가 턴-온되는 기간 동안 제8 트랜지스터(T8)는 다이오드로 동작할 수 있다.
제11 트랜지스터(T11)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제11 트랜지스터(T11)는 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)를 포함할 수 있다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압이 제11 트랜지스터(T11)를 통해 누설되는 것을 방지할 수 있다. 제7 서브 트랜지스터(T111)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되고, 제2 전극은 제8 서브 트랜지스터(T112)의 제1 전극에 연결될 수 있다. 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 스캔 기입 배선(GWLk)에 연결되고, 제1 전극은 제7 서브 트랜지스터(T111)의 제2 전극에 연결되고, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제12 트랜지스터(T12)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제1 전극을 제2 전원 배선(VDL2)에 연결한다. 제12 트랜지스터(T12)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 제1 전극에 연결될 수 있다.
제13 트랜지스터(T13)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 제1 전원 배선(VDL1)을 제2 노드(N2)에 연결한다. 제13 트랜지스터(T13)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제1 전원 배선(VDL1)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제14 트랜지스터(T14)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제2 전원 배선(VDL2)을 제2 노드(N2)에 연결한다. 이로 인해, 제14 트랜지스터(T14)가 턴-온되는 경우, 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 제2 노드(N2)에 공급될 수 있다. 제14 트랜지스터(T14)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제2 전원 배선(VDL2)에 연결되며, 제2 전극은 제2 노드(N2)에 연결될 수 있다.
제2 커패시터(C2)는 제8 트랜지스터(T8)의 게이트 전극과 제2 노드(N2) 사이에 배치될 수 있다. 제2 커패시터(C2)의 일 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다.
제2 노드(N2)는 제13 트랜지스터(T13)의 제2 전극, 제14 트랜지스터(T14)의 제2 전극, 및 제2 커패시터(C2)의 타 전극의 접점일 수 있다.
제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다.
제3 화소 구동부(PDU3)는 제15 내지 제19 트랜지스터들(T15~T19)과 제3 커패시터(C3)를 포함할 수 있다.
제15 트랜지스터(T15)는 제3 노드(N3)의 전압에 따라 턴-온 또는 턴-오프된다. 제15 트랜지스터(T15)가 턴-온되는 경우 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되며, 제15 트랜지스터(T15)가 턴-오프되는 경우, 제8 트랜지스터(T8)의 구동 전류(Ids)는 발광 소자(EL)에 공급되지 않을 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간은 발광 소자(EL)의 발광 기간과 실질적으로 동일할 수 있다. 제15 트랜지스터(T15)의 게이트 전극은 제3 노드(N3)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 제17 트랜지스터(T17)의 제1 전극에 연결될 수 있다.
제16 트랜지스터(T16)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 제3 노드(N3)에 연결한다. 이로 인해, 제16 트랜지스터(T16)가 턴-온되는 기간 동안 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다.
제16 트랜지스터(T16)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제16 트랜지스터(T16)는 제9 서브 트랜지스터(T161)와 제10 서브 트랜지스터(T162)를 포함할 수 있다. 이로 인해, 제3 노드(N3)의 전압이 제16 트랜지스터(T16)를 통해 누설되는 것을 방지할 수 있다. 제9 서브 트랜지스터(T161)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제3 노드(N3)에 연결되며, 제2 전극은 제10 서브 트랜지스터(T162)의 제1 전극에 연결될 수 있다. 제10 서브 트랜지스터(T162)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 제9 서브 트랜지스터(T161)의 제2 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17)는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제15 트랜지스터(T15)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제17 트랜지스터(T17)의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 제1 전극에 연결할 수 있다.
제18 트랜지스터(T18)는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 제1 전극에 연결한다. 이로 인해, 제18 트랜지스터(T18)가 턴-온되는 기간 동안 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제18 트랜지스터(T18)의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제19 트랜지스터(T19)는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제19 트랜지스터(T19)의 게이트 전극은 테스트 신호 배선(TSTL)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 커패시터(C3)는 제3 노드(N3)와 초기화 전압 배선(VIL) 사이에 배치될 수 있다. 제3 커패시터(C3)의 일 전극은 제3 노드(N3)에 연결되고, 타 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제3 노드(N3)는 제6 트랜지스터(T6)의 제2 전극, 제15 트랜지스터(T15)의 게이트 전극, 제9 서브 트랜지스터(T161)의 제1 전극, 및 제3 커패시터(C3)의 일 전극의 접점일 수 있다.
제1 내지 제19 트랜지스터들(T1~T19) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제19 트랜지스터들(T1~T19) 각각의 액티브층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 2에서는 제1 내지 제19 트랜지스터들(T1~T19) 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 내지 제19 트랜지스터들(T1~T19) 각각은 N 타입 MOSFET으로 형성될 수도 있다.
또는, 누설 전류를 차단하여 발광 소자(EL)의 블랙 표현 능력을 높이기 위해, 제1 서브 화소(RP)에서 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)는 N 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)의 게이트 전극과 제4 서브 트랜지스터(T42)의 게이트 전극, 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)의 게이트 전극과 제8 서브 트랜지스터(T112)의 게이트 전극은 제k 제어 신호(GNLk)에 연결될 수 있다. 제k 스캔 초기화 신호(GILk)와 제k 제어 신호(GNLk)는 게이트 오프 전압(VGH)으로 발생하는 펄스를 가질 수 있다. 또한, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32), 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42), 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102), 및 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112)의 액티브층은 산화물 반도체로 형성되고, 나머지 트랜지스터들은 폴리 실리콘으로 형성될 수 있다.
또는, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제3 트랜지스터(T3)의 제1 서브 트랜지스터(T31)와 제2 서브 트랜지스터(T32) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제4 트랜지스터(T4)의 제3 서브 트랜지스터(T41)와 제4 서브 트랜지스터(T42) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제10 트랜지스터(T10)의 제5 서브 트랜지스터(T101)와 제6 서브 트랜지스터(T102) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
또는, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중 어느 하나는 N 타입 MOSFET으로 형성되고, 나머지 하나는 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 제11 트랜지스터(T11)의 제7 서브 트랜지스터(T111)와 제8 서브 트랜지스터(T112) 중에서 N 타입 MOSFET으로 형성되는 트랜지스터는 산화물 반도체로 형성되고, P 타입 MOSFET으로 형성되는 트랜지스터는 폴리 실리콘으로 형성될 수 있다.
한편, 일 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 2를 결부하여 설명한 제1 서브 화소(RP)와 실질적으로 동일할 수 있다. 그러므로, 일 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP)에 대한 설명은 생략한다.
도 3은 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자가 발광하는 광의 파장, 제2 서브 화소의 발광 소자가 발광하는 광의 파장, 및 제3 서브 화소의 발광 소자가 발광하는 광의 파장을 보여주는 그래프이다.
도 3의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 3의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 3의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물, 예를 들어 GaN을 포함하는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장이 나타나 있다. 도 3의 (a), (b), 및 (c)의 그래프들 각각에서, X축은 구동 전류(Ids)를 가리키고, Y축은 발광 소자가 발광하는 광의 파장을 가리킨다.
도 3을 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1 내지 300㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚로 일정하다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 300㎂에서 1000㎂로 갈수록 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 618㎚에서 620㎚로 높아진다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 536㎚에서 520㎚로 낮아진다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 1㎂에서 1000㎂로 갈수록 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 대략 464㎚에서 461㎚로 낮아진다.
정리하면, 제1 서브 화소(RP)의 발광 소자(EL)가 발광하는 광의 파장과 제3 서브 화소(BP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)가 변하더라도 거의 변하지 않는다. 이에 비해, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장은 구동 전류(Ids)에 반비례한다. 그러므로, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 제2 서브 화소(GP)의 발광 소자(EL)가 발광하는 광의 파장이 변하며, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다.
도 4는 일 실시예에 따른 구동 전류에 따른 제1 서브 화소의 발광 소자의 발광 효율, 제2 서브 화소의 발광 소자의 발광 효율, 및 제3 서브 화소의 발광 소자의 발광 효율을 보여주는 그래프이다.
도 4의 (a)에는 제1 서브 화소(RP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율이 나타나 있고, 도 4의 (b)에는 제2 서브 화소(GP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율이 나타나 있으며, 도 4의 (c)에는 제3 서브 화소(BP)의 발광 소자(EL)가 무기물로 이루어지는 경우, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)에 따른 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율이 나타나 있다.
도 4를 참조하면, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 8.5cd/A이다. 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제1 서브 화소(RP)의 발광 소자(EL)의 발광 효율은 대략 18cd/A이다. 즉, 제1 서브 화소(RP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 2.1배 증가한다.
제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 72cd/A이다. 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제2 서브 화소(GP)의 발광 소자(EL)의 발광 효율은 대략 80cd/A이다. 즉, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.1배 증가한다.
제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 10㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 14cd/A이다. 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우, 제3 서브 화소(BP)의 발광 소자(EL)의 발광 효율은 대략 13.2cd/A이다. 즉, 제3 서브 화소(BP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)가 50㎂인 경우 10㎂인 경우보다 대략 1.06배 증가한다.
정리하면, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다.
도 3 및 도 4와 같이, 제2 서브 화소(GP)의 발광 소자(EL)에 인가되는 구동 전류(Ids)를 조정하는 경우, 표시 패널(100)이 표시하는 영상의 색좌표가 달라질 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자의 발광 효율, 제2 서브 화소(GP)의 발광 소자의 발광 효율, 및 제3 서브 화소(BP)의 발광 효율은 구동 전류(Ids)에 따라 달라질 수 있다. 그러므로, 표시 패널(100)이 표시하는 영상의 색좌표를 일정하게 유지하고, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자, 및 제3 서브 화소(BP)의 발광 소자(EL)가 최적의 발광 효율을 갖도록 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각에서 구동 전류(Ids)를 일정하게 유지하고, 구동 전류(Ids)가 인가되는 기간을 조정하여 제1 서브 화소(RP), 제2 서브 화소(GP), 및 제3 서브 화소(BP) 각각의 휘도를 조정할 필요가 있다.
즉, 도 2와 같이 제1 서브 화소(RP)의 제2 화소 구동부(PDU2)는 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압에 따라 제1 서브 화소(RP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제1 서브 화소(RP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제1 서브 화소(RP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
또한, 제2 서브 화소(GP)의 제2 화소 구동부(PDU2)는 제2 PAM 데이터 배선(GDL)의 제2 PWM 데이터 전압에 따라 제2 서브 화소(GP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제2 서브 화소(GP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제2 서브 화소(GP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
또한, 제3 서브 화소(BP)의 제2 화소 구동부(PDU2)는 제3 PAM 데이터 배선(BDL)의 제3 PWM 데이터 전압에 따라 제3 서브 화소(BP)의 발광 소자(EL)가 최적화된 발광 효율로 구동하도록 구동 전류(Ids)를 생성한다. 제3 서브 화소(BP)의 제1 화소 구동부(PDU1)는 PWM 데이터 배선의 PWM 데이터 전압에 따라 제어 전류(Ic)를 생성하여 제3 화소 구동부(PDU3)의 제3 노드(N3)의 전압을 제어하며, 제3 화소 구동부(PDU3)는 제3 노드(N3)의 전압에 따라 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정한다. 그러므로, 제3 서브 화소(BP)는 최적화된 발광 효율로 구동하도록 일정한 구동 전류(Ids)를 생성하고, 발광 소자(EL)의 듀티비(duty ratio), 즉 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간을 조정함으로써, 발광 소자(EL)가 발광하는 광의 휘도를 조정할 수 있다.
따라서, 발광 소자(EL)에 인가되는 구동 전류에 따라 발광하는 광의 파장이 달라짐으로써, 화상의 품질이 저하되는 것을 줄이거나 방지할 수 있다. 또한, 제1 서브 화소(RP)의 발광 소자(EL), 제2 서브 화소(GP)의 발광 소자(EL), 및 제3 서브 화소(GP)의 발광 소자(EL) 각각이 최적화된 발광 효율로 발광할 수 있다.
도 5는 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 일 예시 도면이다.
도 5를 참조하면, 제N 내지 제N+2 프레임 기간 각각은 액티브 기간(ACT)과 블랭크 기간(VB)을 포함할 수 있다. 액티브 기간(ACT)은 제1 내지 제3 서브 화소들(RP, GP, BP) 각각에 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 공급하는 데이터 어드레싱 기간(ADDR)과 서브 화소(SP)들 각각의 발광 소자(EL)가 발광하는 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)을 포함할 수 있다. 블랭크 기간(VB)은 표시 패널(100)의 서브 화소들(RP, GP, BP)이 휴지(休止)하는 기간일 수 있다.
어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각보다 짧을 수 있다. 예를 들어, 어드레스 기간(ADDR)과 제1 발광 기간(EP1)은 대략 5 수평 기간이고, 제2 내지 제n 발광 기간들(EP2, EP3, EP4, EP5, …, EPn) 각각은 대략 12 수평 기간일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 또한, 액티브 기간(ACT)은 25 개의 발광 기간들을 포함할 수 있으나, 액티브 기간(ACT)의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn)의 개수는 이에 한정되지 않는다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 어드레스 기간(ADDR) 동안 로우 라인별로 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 해당하는 제n 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받을 수 있다.
표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 로우 라인별로 순차적으로 발광할 수 있다. 예를 들어, 제1 로우 라인에 배치된 서브 화소들(RP, GP, BP)로부터 마지막 로우 라인에 배치된 서브 화소들(RP, GP, BP)까지 순차적으로 발광할 수 있다.
어드레스 기간(ADDR)은 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 중 적어도 어느 하나와 중첩할 수 있다. 예를 들어, 도 5와 같이 어드레스 기간(ADDR)이 제1 내지 제3 발광 기간들(EP1, EP2, EP3)과 중첩할 수 있다. 이 경우, 제p(p는 양의 정수) 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 PWM 데이터 전압과 제1/제2/제3 PWM 데이터 전압을 입력 받는 경우, 제q 로우 라인(q는 p보다 작은 양의 정수)에 배치된 서브 화소들(RP, GP, BP)은 발광할 수 있다.
또한, 발광 기간들(EP1, EP2, EP3, EP4, …, EPn) 각각은 그에 이웃하는 발광 기간과 중첩할 수 있다. 예를 들어, 제2 발광 기간(EP2)은 제1 발광 기간(EP1) 및 제3 발광 기간(EP3)과 중첩할 수 있다. 이 경우, 제p 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제2 발광 기간(EP2)에서 발광하는 반면에, 제q 로우 라인에 배치된 서브 화소들(RP, GP, BP)이 제1 발광 기간(EP1)에서 발광할 수 있다.
도 6은 제N 내지 제N+2 프레임 기간 동안 표시 장치의 동작을 보여주는 또 다른 예시 도면이다.
도 6의 실시예는 표시 패널(100)의 서브 화소들(RP, GP, BP)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서 동시에 발광하는 것에서 도 5의 실시예와 차이가 있다.
도 6을 참조하면, 어드레스 기간(ADDR)은 복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)과 중첩하지 않을 수 있다. 제1 발광 기간(EP1)은 어드레스 기간(ADDR)이 완전히 끝난 이후에 발생할 수 있다.
복수의 발광 기간들(EP1, EP2, EP3, EP4, …, EPn)은 서로 중첩하지 않을 수 있다. 복수의 발광 기간들(EP1, EP2, EP3, EP4, EP5, …, EPn) 각각에서는 모든 로우 라인들에 배치되는 서브 화소들(RP, GP, BP)이 동시에 발광할 수 있다.
도 7은 일 실시예에 따른 제N 프레임 기간에서 제k 내지 제k+5 로우 라인들에 배치된 서브 화소들에 인가되는 스캔 초기화 신호들, 스캔 기입 신호들, 스캔 제어 신호들, PWM 발광 신호들, PAM 발광 신호들, 및 스윕 신호들을 보여주는 파형도이다.
도 7을 참조하면, 제k 로우 라인에 배치된 서브 화소들(RP, GP, BP)은 제k 스캔 초기화 배선(GWLk), 제k 스캔 기입 배선(GWLk), 제k 스캔 제어 배선(GCLk), 제k PWM 발광 배선(PWELk), 제k PAM 발광 배선(PAELk), 및 제k 스윕 신호 배선(SWPLk)에 연결된 서브 화소들(RP, GP, BP)을 가리킨다. 제k 스캔 초기화 신호(GIk)는 제k 스캔 초기화 배선(GWLk)에 인가되는 신호를 가리키고, 제k 스캔 기입 신호(GWk)는 제k 스캔 기입 배선(GWLk)에 인가되는 신호를 가리킨다. 제k 스캔 제어 신호(GCk)는 제k 스캔 제어 배선(GCLk)에 인가되는 신호를 가리키고, 제k PWM 발광 신호(PWEMk)은 제k PWM 발광 배선(PWELk)에 인가되는 신호를 가리킨다. 제k PAM 발광 신호(PAEMk)는 제k PAM 발광 배선(PAELk)에 인가되는 신호를 가리키고, 제k 스윕 신호(SWPk)는 제k 스윕 신호 배선(SWPLk)에 인가되는 신호를 가리킨다.
스캔 초기화 신호들(GIk~GIk+5), 스캔 기입 신호들(GWk~GWk+5), 스캔 제어 신호들(GCk~GCk+5), PWM 발광 신호들(PWEMk~PAEMk+5), PAM 발광 신호들(PAEMk~PAEMk+5), 및 스윕 신호들(SWPk~SWPk+5)은 1 수평 기간(1H)씩 순차적으로 쉬프트될 수 있다. 제k 스캔 기입 신호(GWk)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이고, 제k+1 스캔 기입 신호(GWk+1)는 제k+1 스캔 초기화 신호(GIk+1)가 1 수평 기간 쉬프트된 신호일 수 있다. 이 경우, 제k+1 스캔 초기화 신호(GIk+1)는 제k 스캔 초기화 신호(GIk)가 1 수평 기간 쉬프트된 신호이므로, 제k 스캔 기입 신호(GWk)와 제k+1 스캔 초기화 신호(GIk+1)는 실질적으로 동일할 수 있다.
도 8은 일 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 8을 참조하면, 제k 스캔 초기화 신호(GIk)는 서브 화소들(RP, GP, BP) 각각의 제3 및 제10 트랜지스터들(T3, T10)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 기입 신호(GWk)는 서브 화소들(RP, GP, BP) 각각의 제2, 제4, 제9 및 제11 트랜지스터들(T2, T4, T9, T11)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 서브 화소들(RP, GP, BP) 각각의 제7, 제13, 제16 및 제18 트랜지스터들(T7, T13, T16, T18)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PWM 발광 신호(PWEMk)는 제5, 제6, 제12 및 제14 트랜지스터들(T5, T6, T12, T14)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAM 발광 신호(PAEMk)는 제17 트랜지스터(T17)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호, 제k 스캔 기입 신호, 제k 스캔 제어 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호는 1 프레임 기간을 주기로 발생할 수 있다.
데이터 어드레스 기간(ADDR)은 제1 내지 제4 기간들(t1~t4)을 포함한다. 제1 기간(t1)과 제4 기간(t4)은 발광 소자(EL)의 제1 전극과 제3 노드(N3)의 전압을 초기화하는 제1 초기화 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극과 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 제2 초기화 기간이다. 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱전압(Vth1)을 샘플링하고, 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압(RVdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이다.
제1 발광 기간(EM1)은 제5 기간(t5)과 제6 기간(t6)을 포함한다. 제1 발광 기간(EM1)은 제어 전류(Ic)에 따라 제15 트랜지스터(T15)의 턴-온 기간을 제어하고, 발광 소자(EL)에 구동 전류(Ids)를 공급하는 기간이다.
제2 내지 제n 발광 기간들(EM2~EMn) 각각은 제7 내지 제9 기간들(t7~t9)을 포함한다. 제7 기간(t7)은 제3 노드(N3)를 초기화하는 제3 초기화 기간이고, 제8 기간(t8)은 제5 기간(t5)과 실질적으로 동일한 기간이고, 제9 기간(t9)은 제6 기간(t6)과 실질적으로 동일한 기간이다.
제1 내지 제n 발광 기간들(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 대략 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 초기화 신호(GIk)는 제2 기간(t2) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 초기화 펄스를 가질 수 있다. 게이트 오프 전압(VGH)은 게이트 온 전압(VGL)보다 높은 레벨의 전압일 수 있다.
제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 기입 신호(GWk)는 제3 기간(t3) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 기입 펄스를 가질 수 있다.
제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 제어 신호(GCk)는 제1 내지 제4 기간들(t1~t4)과 제7 기간(t7) 동안 게이트 온 전압(VGL)으로 발생하는 스캔 제어 펄스를 가질 수 있다.
제k 스윕 신호(SWPk)는 제6 기간(t6)과 제9 기간(t9) 동안 삼각파 형태의 스윕 펄스를 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 제k 스윕 신호(SWPk)의 스윕 펄스는 제6 기간(t6)과 제9 기간(t9) 각가에서 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제6 기간(t6)의 말미와 제9 기간(t9)의 말미에 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PWM 발광 신호(PWEMk)는 제5 및 제6 기간들(t5, t6)과 제8 및 제9 기간들(t8, t9) 동안 게이트 온 전압(VGL)으로 발생하는 PWM 펄스들을 포함할 수 있다.
제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PAM 발광 신호(PAEMk)는 제6 기간(t6)과 제9 기간(t9) 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다. 제k PWM 발광 신호(PWEMk)의 PWM 펄스 폭은 제k 스윕 신호(SWPk)의 스윕 펄스 폭보다 클 수 있다.
도 9는 일 실시예에 따른 제5 기간과 제6 기간 동안 제k 스윕 신호, 제1 트랜지스터의 게이트 전극의 전압, 제1 트랜지스터의 턴-온 타이밍, 및 제15 트랜지스터의 턴-온 타이밍을 보여주는 타이밍 도이다. 도 10 내지 도 13은 도 8의 제1 기간, 제2 기간, 제3 기간, 및 제6 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 9 내지 도 13을 결부하여, 제1 내지 제9 기간들(t1~t9) 동안 일 실시예에 따른 제1 서브 화소(RP)의 동작을 상세히 살펴본다.
첫 번째로, 제1 기간(t1) 동안 도 10과 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7)의 턴-온으로 인해, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가된다. 제13 트랜지스터(T13)의 턴-온으로 인해, 제2 노드(N2)에는 제1 전원 배선(VDL1)의 제1 전원 전압(VDD1)이 인가된다.
제16 트랜지스터(T16)의 턴-온으로 인해, 제3 노드(N3)는 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 제18 트랜지스터(T18)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
두 번째로, 제2 기간(t2) 동안 도 11과 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제2 기간(t2) 동안 제3 트랜지스터(T3)와 제10 트랜지스터(T10)는 게이트 온 전압(VGL)의 제k 스캔 초기화 신호(GILk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 또한, 제10 트랜지스터(T10)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
이때, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
세 번째로, 제3 기간(t3) 동안 도 12와 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제3 기간(t3) 동안 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제9 트랜지스터(T9), 및 제11 트랜지스터(T11)는 게이트 온 전압(VGL)의 제k 스캔 기입 신호(GWk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)이 인가된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결되므로, 제1 트랜지스터(T1)는 다이오드로 구동한다.
이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Vdata)이 문턱전압(Vth1)보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth1)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압은 "Vint"에서 "Vdata+Vth1"까지 상승할 수 있다. 제1 트랜지스터(T1)는 P 타입 MOSFET으로 형성되기 때문에, 제1 트랜지스터(T1)의 문턱전압(Vth1)은 0V보다 작을 수 있다.
또한, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극에는 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압(Rdata)이 인가된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 서로 연결되므로, 제8 트랜지스터(T8)는 다이오드로 구동한다.
이때, 제8 트랜지스터(T8)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Rdata)이 문턱전압(Vth8)보다 크기 때문에, 제8 트랜지스터(T8)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth8)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압은 "Vint"에서 "Rdata+Vth"까지 상승할 수 있다.
네 번째로, 제4 기간(t4) 동안 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다.
제7 트랜지스터(T7), 제13 트랜지스터(T13), 제16 트랜지스터(T16), 및 제18 트랜지스터(T18)는 제1 기간(t1)에서 설명한 바와 실질적으로 동일하다.
다섯 번째로, 제5 기간(t5) 동안 도 13과 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원 전압(VDD1)이 인가된다. 또한, 제6 트랜지스터(T6)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결된다.
제5 기간(t5) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)에 따라 흐르는 제어 전류(Ic)는 수학식 1과 같이 제1 트랜지스터(T1)의 문턱전압(Vth1)에 의존하지 않을 수 있다.
Figure pat00001
수학식 1에서, k"는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth1은 제1 트랜지스터(T1)의 문턱전압, VDD1는 제1 전원 전압, Vdata는 PWM 데이터 전압을 가리킨다.
또한, 제12 트랜지스터(T12)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극은 제2 전원 배선(VDL2)에 연결될 수 있다.
또한, 제14 트랜지스터(T14)의 턴-온으로 인해, 제2 노드(N2)에는 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 인가된다. 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 전압 강하 등에 의해 변동되는 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 간의 전압 차(ΔV2)는 제2 화소 커패시터(PC2)에 의해 제8 트랜지스터(T8)의 게이트 전극에 반영될 수 있다.
제14 트랜지스터(T14)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압(Rdata+Vth8)에 따라 흐르는 구동 전류(Ids)가 제15 트랜지스터(T15)로 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 제8 트랜지스터(T8)의 문턱전압(Vth8)에 의존하지 않을 수 있다.
Figure pat00002
수학식 2에서, k'는 제8 트랜지스터(T8)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth8는 제8 트랜지스터(T8)의 문턱전압, VDD2는 제2 전원 전압, Rdata는 제1 PWM 데이터 전압을 가리킨다.
여섯 번째로, 제6 기간(t6) 동안 도 13과 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 도 13과 같이 제17 트랜지스터(T17)는 게이트 온 전압(VGL)의 제k PAM 발광 신호(PAEMk)에 의해 턴-온된다. 제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소한다.
제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 제5 기간(t5)에서 설명한 바와 실질적으로 동일하다.
제17 트랜지스터(T17)의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 제15 트랜지스터(T15)의 제2 전극에 연결될 수 있다.
제6 기간(t6) 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제1 화소 커패시터(PC1)에 의해 제k 스윕 신호(SWPk)의 전압 변화량(ΔV1)은 제1 트랜지스터(T1)의 게이트 전극에 반영되므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata+Vth1-ΔV1일 수 있다. 즉, 제6 기간(t6) 동안 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 선형적으로 낮아질 수 있다.
제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제3 노드(N3)에 인가되는 기간이 달라질 수 있다. 이로 인해, 제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제3 노드(N3)의 전압이 달라지므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어할 수 있다. 그러므로, 제15 트랜지스터(T15)의 턴-온 기간을 제어함으로써, 제6 기간(t6) 동안 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간(SEP)을 제어할 수 있다.
먼저, 도 9와 같이 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 피크 블랙 계조의 PWM 데이터 전압인 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제k 스윕 신호(SWPk)의 전압 감소에 따라 제6 기간(t6) 내내 제1 트랜지스터(T1)의 제1 전극의 전압인 제1 전원 전압(VDD1)보다 낮을 수 있다. 그러므로, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-온될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르며, 제3 노드(N3)의 전압은 제6 기간(t6)의 시작과 함께 하이 레벨(VH)로 상승할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 동안 발광 소자(EL)에 인가되지 않으므로, 발광 소자(EL)는 제6 기간(t6) 동안 발광하지 않을 수 있다.
두 번째로, 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 그레이 계조의 PWM 데이터 전압인 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 서브 기간(t61) 동안 제1 전원 전압보다 높은 레벨을 가지며, 제2 서브 기간(t62) 동안 제1 전원 전압보다 낮은 레벨을 가질 수 있다. 그러므로, 제1 트랜지스터(T1)는 제6 기간(t6)의 제2 서브 기간(t62) 동안 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제2 서브 기간(t62) 동안 제3 노드(N3)로 흐르므로, 제3 노드(N3)의 전압은 제2 서브 기간(t62) 동안 하이 레벨(VH)을 가질 수 있다. 그러므로, 제15 트랜지스터(T15)는 제2 서브 기간(t62) 동안 턴-오프될 수 있다. 따라서, 구동 전류(Ids)는 제1 서브 기간(t61) 동안 발광 소자(EL)에 인가되며, 제2 서브 기간(t62) 동안 발광 소자(EL)에 인가되지 않는다. 즉, 발광 소자(EL)는 제6 기간(t6)의 일부 기간인 제1 서브 기간(t61) 동안 발광할 수 있다. 제1 서브 화소(RP)가 피크 블랙 계조에 가까운 그레이 계조를 표현할수록 발광 소자(EL)의 발광 기간(SET)은 짧아질 수 있다. 또한, 제1 서브 화소(RP)가 피크 화이트 계조에 가까운 그레이 계조를 표현할수록 발광 소자(EL)의 발광 기간(SET)은 길어질 수 있다.
세 번째로, 제1 트랜지스터(T1)의 게이트 전극의 PWM 데이터 전압(Vdata)이 피크 화이트 계조의 PWM 데이터 전압인 경우, 제k 스윕 신호(SWPk)의 전압 감소에도 불구하고, 제1 트랜지스터(T1)의 게이트 전극의 전압(VG_T1)은 제6 기간(t6) 동안 제1 전원 전압(VDD1)보다 높을 수 있다. 이로 인해, 제1 트랜지스터(T1)는 제6 기간(t6) 내내 턴-온될 수 있다. 이 경우, 제1 트랜지스터(T1)의 제어 전류(Ic)는 제6 기간(t6) 내내 제3 노드(N3)로 흐르지 않으므로, 제3 노드(N3)의 전압은 초기화 전압(VINT)을 유지할 수 있다. 그러므로, 제15 트랜지스터(T15)는 제6 기간(t6) 내내 턴-온될 수 있다. 따라서, 구동 전류(Ids)는 제6 기간(t6) 내내 발광 소자(EL)에 인가되며, 발광 소자(EL)는 제6 기간(t6) 내내 발광할 수 있다.
이상에서 살펴본 바와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 PWM 데이터 전압을 조정함으로써, 발광 소자(EL)의 발광 기간을 조정할 수 있다. 그러므로, 발광 소자(EL)에 인가되는 구동 전류(Ids)의 크기를 조정하기보다, 발광 소자(EL)에 인가되는 구동 전류(Ids)는 일정하게 유지한 채, 발광 소자(EL)의 제1 전극에 인가되는 전압의 펄스 폭을 조정함으로써, 제1 서브 화소(RP)가 표시하는 계조 또는 휘도를 조정할 수 있다.
한편, PWM 데이터 전압들로 변환되는 디지털 비디오 데이터가 8 비트인 경우, 피크 블랙 계조의 PWM 데이터 전압으로 변환되는 디지털 비디오 데이터는 0이고, 피크 화이트 계조의 PWM 데이터 전압으로 변환되는 디지털 비디오 데이터는 255일 수 있다. 그레이 계조의 PWM 데이터 전압은 0과 255를 제외한 나머지 데이터일 수 있다.
또한, 제2 내지 제n 발광 기간들(EP2~EPn) 각각의 제7 기간(t7), 제8 기간(t8), 및 제9 기간(t9) 각각은 앞서 설명한 제1 기간(t1), 제5 기간(t5), 및 제6 기간(t6)과 실질적으로 동일하다. 즉, 제2 내지 제n 발광 기간들(EP2~EPn) 각각에서는 제3 노드(N3)를 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 PWM 데이터 전압(Vdata)에 기초하여, 제8 트랜지스터(T8)의 게이트 전극에 기입된 제1 PWM 데이터 전압(Rdata)에 따라 생성되는 구동 전류(Ids)를 발광 소자(EL)에 인가하는 기간을 조정할 수 있다.
테스트 신호 배선(TSTL)의 테스트 신호는 제N 프레임 기간의 액티브 기간(ACT) 동안 게이트 하이 전압(VGH)으로 인가되므로, 제19 트랜지스터(T19)는 제N 프레임 기간의 액티브 기간(ACT) 동안 턴-오프될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 8 내지 도 12를 결부하여 설명한 바와 같이 제1 서브 화소(RP)와 실질적으로 동일하게 동작할 수 있으므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)의 동작에 대한 설명은 생략한다.
도 14는 일 실시예에 따른 표시 장치를 보여주는 예시 도면이다.
도 14를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 소스 구동부(200), 전원 공급 회로(400)들, 소스 회로 보드(500), 및 전원 회로 보드(600)들을 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA), 소스 회로 보드(500)에 연결되는 제1 패드부(PDU1), 전원 회로 보드(600)에 연결되는 제2 패드부(PDU2), 제1 디먹스부(DMX1), 및 제2 디먹스부(DMX2)를 포함할 수 있다.
제1 패드부(PDU1), 제2 패드부(PDU2), 제1 디먹스부(DMX1), 및 제2 디먹스부(DMX2)는 표시 영역(DA)에 배치될 수 있다. 이 경우, 제1 패드부(PDU1), 제2 패드부(PDU2), 제1 디먹스부(DMX1), 및 제2 디먹스부(DMX2)는 표시 영역(DA)의 서브 화소들(RP, GP, BP)과 중첩하지 않을 수 있다. 예를 들어, 제1 디먹스부(DMX1)와 제2 디먹스부(DMX2) 각각은 서브 화소들(RP, GP, BP) 중에서 제2 방향(DR2)에서 이웃하는 서브 화소들 사이에 배치될 수 있다.
또한, 도 14에 도시하지 않았지만, 도 1의 스캔 구동부(110)는 표시 영역(DA)에 배치될 수 있다. 스캔 구동부(110) 역시 표시 영역(DA)의 서브 화소들(RP, GP, BP)과 중첩하지 않을 수 있다. 예를 들어, 스캔 구동부(110)는 서브 화소들(RP, GP, BP) 중에서 제2 방향(DR2)에서 이웃하는 서브 화소들 사이에 배치될 수 있다.
제1 패드부(PDU1)는 팬 아웃 배선들에 각각 연결되는 제1 데이터 패드들을 포함할 수 있다. 팬 아웃 배선들과 제1 데이터 패드들은 일대일로 연결될 수 있다. 제1 패드부(PDU1)는 표시 패널(100)의 일 측, 예를 들어 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDU1)의 제1 데이터 패드들은 이방성 도전 필름과 같은 도전성 접착 부재를 통해 소스 회로 보드(500)에 연결될 수 있다.
제1 패드부(PDU1)가 표시 패널(100)의 전면에 배치되는 경우, 소스 회로 보드(500)는 표시 패널(100)의 전면의 가장자리를 덮도록 배치될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 패드부(PDU1)의 제1 데이터 패드들은 표시 패널(100)을 관통하는 홀들을 통해 표시 패널(100)의 배면에 배치될 수 있다. 이 경우, 소스 회로 보드(500)는 표시 패널(100)의 배면 상에 배치될 수 있다.
제2 패드부(PDU2)는 데이터 패드 배선들에 각각 연결되는 제2 데이터 패드들, 및 복수의 전원 배선들에 각각 연결되는 전원 패드들을 포함할 수 있다. 데이터 패드 배선들과 제2 데이터 패드들은 일대일로 연결될 수 있다. 복수의 전원 배선들과 전원 패드들은 일대일로 연결될 수 있다. 복수의 전원 배선들은 제1 전원 배선(VDL1), 제2 전원 배선(VDL2), 제3 전원 배선(VSL), 초기화 전압 배선(VIL), 게이트 온 전압 배선, 및 게이트 오프 전압 배선(VGHL)을 포함할 수 있다. 제2 패드부(PDU2)는 표시 패널(100)의 타 측, 예를 들어 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드부(PDU2)의 제2 데이터 패드들은 이방성 도전 필름과 같은 도전성 접착 부재를 통해 전원 회로 보드(600)에 연결될 수 있다.
제2 패드부(PDU2)가 표시 패널(100)의 전면에 배치되는 경우, 전원 회로 보드(600)는 표시 패널(100)의 전면의 가장자리를 덮도록 배치될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제2 패드부(PDU2)의 제2 데이터 패드들은 표시 패널(100)을 관통하는 홀들을 통해 표시 패널(100)의 배면에 배치될 수 있다. 이 경우, 전원 회로 보드(600)는 표시 패널(100)의 배면 상에 배치될 수 있다.
제1 디먹스부(DMX1)는 제1 패드부(PDU1)를 통해 팬 아웃 배선들 각각에 인가되는 PWM 데이터 전압들을 Q(Q는 2 이상의 정수) 개의 PWM 데이터 배선(DL)들 또는 Q 개의 PAM 데이터 배선들(RDL, GDL, BDL)에 분배한다. 제1 디먹스부(DMX1)는 화상을 표시하는 표시 모드와 서브 화소들(RP, GP, BP) 각각의 제1 화소 구동부(PDU1)의 정상 구동 여부를 검사하는 제1 검사 모드에서 제1 패드부(PDU1)를 통해 팬 아웃 배선들 각각에 인가되는 PWM 데이터 전압들을 Q 개의 PWM 데이터 배선(DL)들에 분배한다. 제1 디먹스부(DMX1)는 서브 화소들(RP, GP, BP) 각각의 제2 화소 구동부(PDU2)의 정상 구동 여부를 검사하는 제2 검사 모드에서 제1 패드부(PDU1)를 통해 팬 아웃 배선들 각각에 인가되는 검사 데이터 전압들을 Q 개의 PAM 데이터 배선들(RDL, GDL, BDL)에 분배한다.
제2 디먹스부(DMX2)는 표시 모드와 제1 검사 모드에서 제2 패드부(PDU2)를 통해 데이터 패드 배선들을 PAM 데이터 배선들(RDL, GDL, BDL)에 일대일로 연결한다. 제2 디먹스부(DMX2)는 제2 검사 모드에서 제2 패드부(PDU2)를 통해 데이터 패드 배선들을 PAM 데이터 배선들(RDL, GDL, BDL)에 연결하지 않는다.
제1 디먹스부(DMX1)는 제1 패드부(PDU1)에 인접하게 배치되고, 제2 디먹스부(DMX2)는 제2 패드부(PDU2)에 인접하게 배치될 수 있다. 즉, 제1 디먹스부(DMX1)는 표시 패널(100)의 일 측, 예를 들어 표시 패널(100)의 상측에 인접하게 배치될 수 있다. 제2 디먹스부(DMX2)는 표시 패널(100)의 타 측, 예를 들어 표시 패널(100)의 하측에 인접하게 배치될 수 있다.
소스 회로 보드(500)는 제1 패드부(PDU1)에 연결될 수 있다. 이로 인해, 소스 회로 보드(500)는 제1 패드부(PDU1)에 연결된 팬 아웃 배선들에 전기적으로 연결될 수 있다. 소스 회로 보드(500)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
소스 구동부(200)는 PWM 데이터 전압들을 생성하여 소스 회로 보드(500)들을 통해 표시 패널(100)에 공급할 수 있다. 소스 구동부(200)는 집적회로(integrated circuit, IC)로 형성되어 소스 회로 보드(500) 상에 부착될 수 있다. 또는, 소스 구동부(200)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100)의 전면 또는 배면 상에 부착될 수 있다.
전원 회로 보드(600)는 제2 패드부(PDU2)에 연결될 수 있다. 이로 인해, 전원 회로 보드(600)는 제2 패드부(PDU2)에 연결된 데이터 패드 배선들에 연결될 수 있다. 전원 회로 보드(600)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
전원 공급부(400)는 집적 회로(IC)로 형성되어 전원 회로 보드(600) 상에 부착될 수 있다. 전원 공급부(400)는 PAM 데이터 전압들, 제1 전원 전압(VDD1), 제2 전원 전압(VDD2), 제3 전원 전압(VSS), 초기화 전압(VINT), 게이트 온 전압(VGL), 및 게이트 오프 전압(VGH)을 출력할 수 있다.
도 15는 일 실시예에 따른 제1 디먹스부를 보여주는 회로도이다.
도 15를 참조하면, 제1 디먹스부(DMX1)는 PWM 데이터 분배부(PWDU)들, 제1 연결 제어부(CCU1)들, 및 제2 연결 제어부(CCU2)들을 포함한다. 도 15에서는 PWM 데이터 분배부(PWDU)들, 제1 연결 제어부(CCU1)들, 및 제2 연결 제어부(CCU2)들 각각이 3 개의 연결 배선들에 연결된 것을 예시하였다. 도 15에서는 설명의 편의를 위해 6 개의 PWM 데이터 배선들(DLj~DLj+5)과 6 개의 PAM 데이터 배선들(RDL, GDL, BDL)만을 예시하였다.
PWM 데이터 분배부(PWDU)들 각각은 디먹스 제어 배선들(DMCL1~DMCL3)에 인가되는 디먹스 제어 신호들에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 전압들을 Q 개의 연결 배선들에 분배한다. 즉, PWM 데이터 분배부(PWDU)들 각각은 디먹스 제어 배선들(DMCL1~DMCL3)에 인가되는 디먹스 제어 신호들에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각을 Q 개의 연결 배선들에 선택적으로 연결한다. PWM 데이터 분배부(PWDU)들 각각은 제1 내지 제3 디먹스 트랜지스터들(DMT1, DMT2, DMT3)을 포함할 수 있다.
제1 디먹스 트랜지스터(DMT1)는 게이트 온 전압의 제1 디먹스 제어 신호가 제1 디먹스 제어 배선(DMCL1)에 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)에 인가되는 전압을 제3j 연결 배선(CLj/CLj+3)에 공급할 수 있다. 즉, 제1 디먹스 트랜지스터(DMT1)는 게이트 온 전압의 제1 디먹스 제어 신호가 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)을 제3j 연결 배선(CLj/CLj+3)에 연결할 수 있다. 제1 디먹스 트랜지스터(DMT1)의 게이트 전극은 제1 디먹스 제어 배선(DMCL1)에 연결되고, 제1 전극은 팬 아웃 배선(FOLi/FOLi+1)에 연결되며, 제2 전극은 제3j 연결 배선(CLj/CLj+3)에 연결될 수 있다.
제2 디먹스 트랜지스터(DMT2)는 게이트 온 전압의 제2 디먹스 제어 신호가 제2 디먹스 제어 배선(DMCL2)에 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)에 인가되는 전압을 제3j+1 연결 배선(CLj+1/CLj+4)에 공급할 수 있다. 즉, 제2 디먹스 트랜지스터(DMT2)는 게이트 온 전압의 제2 디먹스 제어 신호가 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)을 제3j+1 연결 배선(CLj+1/CLj+4)에 연결할 수 있다. 제2 디먹스 트랜지스터(DMT2)의 게이트 전극은 제2 디먹스 제어 배선(DMCL2)에 연결되고, 제1 전극은 팬 아웃 배선(FOLi/FOLi+1)에 연결되며, 제2 전극은 제3j+1 연결 배선(CLj+1/CLj+4)에 연결될 수 있다.
제3 디먹스 트랜지스터(DMT3)는 게이트 온 전압의 제3 디먹스 제어 신호가 제3 디먹스 제어 배선(DMCL3)에 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)에 인가되는 전압을 제3j+2 연결 배선(CLj+2/CLj+5)에 공급할 수 있다. 즉, 제3 디먹스 트랜지스터(DMT3)는 게이트 온 전압의 제2 디먹스 제어 신호가 인가되는 경우, 팬 아웃 배선(FOLi/FOLi+1)을 제3j+2 연결 배선(CLj+2/CLj+5)에 연결할 수 있다. 제3 디먹스 트랜지스터(DMT3)의 게이트 전극은 제3 디먹스 제어 배선(DMCL3)에 연결되고, 제1 전극은 팬 아웃 배선(FOLi/FOLi+1)에 연결되며, 제2 전극은 제3j+2 연결 배선(CLj+2/CLj+5)에 연결될 수 있다.
제1 연결 제어부(CCU1)들은 제1 연결 제어 배선(FCL1)에 인가되는 제1 연결 제어 신호에 따라 연결 제어 배선들(CLj~CLj+5)을 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결한다. 제1 연결 제어부(CCU1)들 각각은 제1 내지 제3 연결 제어 트랜지스터들(CCT1, CCT2, CCT3)을 포함할 수 있다.
제1 연결 제어 트랜지스터(CCT1)는 게이트 온 전압의 제1 연결 제어 신호가 제1 연결 제어 배선(CCL1)에 인가되는 경우, 제3j 연결 배선(CLj/CLj+3)을 제1 PAM 데이터 배선(RDL)에 연결할 수 있다. 제1 연결 제어 트랜지스터(CCT1)의 게이트 전극은 제1 연결 제어 배선(CCL1)에 연결되고, 제1 전극은 제3j 연결 배선(CLj/CLj+3)에 연결되며, 제2 전극은 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제2 연결 제어 트랜지스터(CCT2)는 게이트 온 전압의 제1 연결 제어 신호가 제1 연결 제어 배선(CCL1)에 인가되는 경우, 제3j+1 연결 배선(CLj+1/CLj+4)을 제2 PAM 데이터 배선(GDL)에 연결할 수 있다. 제2 연결 제어 트랜지스터(CCT2)의 게이트 전극은 제1 연결 제어 배선(CCL1)에 연결되고, 제1 전극은 제3j+1 연결 배선(CLj+1/CLj+4)에 연결되며, 제2 전극은 제2 PAM 데이터 배선(GDL)에 연결될 수 있다.
제3 연결 제어 트랜지스터(CCT3)는 게이트 온 전압의 제1 연결 제어 신호가 제1 연결 제어 배선(CCL1)에 인가되는 경우, 제3j+2 연결 배선(CLj+2/CLj+5)을 제3 PAM 데이터 배선(BDL)에 연결할 수 있다. 제3 연결 제어 트랜지스터(CCT3)의 게이트 전극은 제1 연결 제어 배선(CCL1)에 연결되고, 제1 전극은 제3j+2 연결 배선(CLj+2/CLj+5)에 연결되며, 제2 전극은 제3 PAM 데이터 배선(BDL)에 연결될 수 있다.
제2 연결 제어부(CCU2)들은 제2 연결 제어 배선(FCL2)에 인가되는 제2 연결 제어 신호에 따라 연결 제어 배선들(CLj~CLj+5)을 각각 PWM 데이터 배선들(DLj~DLj+5)에 연결한다. 제2 연결 제어부(CCU2)들 각각은 제4 내지 제6 연결 제어 트랜지스터들(CCT4, CCT5, CCT6)을 포함할 수 있다.
제4 연결 제어 트랜지스터(CCT4)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제3j 연결 배선(CLj/CLj+3)을 제3j PWM 데이터 배선(DLj/DLj+3)에 연결할 수 있다. 제4 연결 제어 트랜지스터(CCT4)의 게이트 전극은 제2 연결 제어 배선(CCL2)에 연결되고, 제1 전극은 제3j 연결 배선들(CLj, CLj+3) 중 어느 하나에 연결되며, 제2 전극은 제3j PWM 데이터 배선(DLj/DLj+3)에 연결될 수 있다.
제5 연결 제어 트랜지스터(CCT5)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제3j+1 연결 배선(CLj+1/CLj+4)을 제3j+1 PWM 데이터 배선(DLj+1/DLj+4)에 연결할 수 있다. 제5 연결 제어 트랜지스터(CCT5)의 게이트 전극은 제2 연결 제어 배선(CCL2)에 연결되고, 제1 전극은 제3j+1 연결 배선(CLj+1/CLj+4)에 연결되며, 제2 전극은 제3j+1 PWM 데이터 배선(DLj+1/DLj+4)에 연결될 수 있다.
제6 연결 제어 트랜지스터(CCT6)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제3j+2 연결 배선(CLj+2/CLj+5)을 제3j+2 PWM 데이터 배선(DLj+2/DLj+5)에 연결할 수 있다. 제6 연결 제어 트랜지스터(CCT6)의 게이트 전극은 제2 연결 제어 배선(CCL2)에 연결되고, 제1 전극은 제3j+2 연결 배선(CLj+2/CLj+5)에 연결되며, 제2 전극은 제3j+2 PWM 데이터 배선(DLj+2/DLj+5)에 연결될 수 있다.
도 15와 같이, 제1 디먹스부(DMX1)는 제1 연결 제어 신호와 제2 연결 제어 신호에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각을 Q 개의 PAM 데이터 배선들 또는 Q 개의 PWM 데이터 배선들에 선택적으로 연결한다. 그러므로, 제1 디먹스부(DMX1)는 제1 연결 제어 신호와 제2 연결 제어 신호에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 전압들을 PAM 데이터 배선들(RDL, GDL, BDL) 중에서 Q 개의 PAM 데이터 배선들 또는 PWM 데이터 배선들(DLj~DLj+5) 중에서 Q 개의 PWM 데이터 배선들에 분배할 수 있다.
또한, 제1 디먹스부(DMX1)는 제1 연결 제어부(CCU1)와 제2 연결 제어부(CCU2)를 통해 연결 배선들(CLj~CLj+5)을 PWM 데이터 배선들(DLj~DLj+5)과 PAM 데이터 배선들(RDL, GDL, BDL) 중 어느 한 데이터 배선들로 스위칭할 수 있다.
도 16은 일 실시예에 따른 제2 디먹스부를 보여주는 회로도이다.
도 16을 참조하면, 제2 디먹스부(DMX2)는 PAM 데이터 분배부(PADU)들과 PWM 제어부(PWCU)들을 포함한다. 도 16에서는 PAM 데이터 분배부(PADU)들 각각은 제1 데이터 패드 배선(RPL), 제2 데이터 패드 배선(GPL), 제3 데이터 패드 배선(BPL), 제1 PAM 데이터 배선(RDL), 제2 PAM 데이터 배선(GDL), 및 제3 PAM 데이터 배선(BDL)에 연결될 수 있다. PWM 제어부(PWCU)들 각각은 3 개의 PWM 데이터 배선들에 연결될 수 있다. 도 16에서는 설명의 편의를 위해 6 개의 PWM 데이터 배선들(DLj~DLj+5)과 6 개의 PAM 데이터 배선들(RDL, GDL, BDL)만을 예시하였다.
PAM 데이터 분배부(PADU)들 각각은 제2 연결 제어 배선(CCL2)에 인가되는 제2 연결 제어 신호에 따라 데이터 패드 배선들(RPL, GPL, BPL)을 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결한다. 즉, PAM 데이터 분배부(PADU)들 각각은 제2 연결 제어 배선(CCL2)에 인가되는 제2 연결 제어 신호에 따라 제1 데이터 패드 배선(RPL)들 각각을 그에 대응하는 제1 PAM 데이터 배선(RDL)에 연결하고, 제2 데이터 패드 배선(GPL)들 각각을 그에 대응하는 제2 PAM 데이터 배선(GDL)에 연결하며, 제3 데이터 패드 배선(BPL)들 각각을 그에 대응하는 제3 PAM 데이터 배선(BDL)에 연결할 수 있다. PAM 데이터 분배부(PADU)들 각각은 제4 내지 제6 디먹스 트랜지스터들(DMT4~DMT6)을 포함할 수 있다.
제4 디먹스 트랜지스터(DMT4)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제1 데이터 패드 배선(RPL)을 제1 PAM 데이터 배선(RDL)에 연결한다. 제4 디먹스 트랜지스터(DMT4)의 게이트 전극은 제2 연결 제어 배선(CCL2)에 연결되고, 제1 전극은 제1 데이터 패드 배선(RPL)에 연결되며, 제2 전극은 제1 PAM 데이터 배선(RDL)에 연결될 수 있다.
제5 디먹스 트랜지스터(DMT5)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제2 데이터 패드 배선(GPL)을 제2 PAM 데이터 배선(GDL)에 연결한다. 제5 디먹스 트랜지스터(DMT5)의 게이트 전극은 제2 연결 제어 배선(CCL2)에 연결되고, 제1 전극은 제2 데이터 패드 배선(GPL)에 연결되며, 제2 전극은 제2 PAM 데이터 배선(GDL)에 연결될 수 있다.
제6 디먹스 트랜지스터(DMT6)는 게이트 온 전압의 제2 연결 제어 신호가 제2 연결 제어 배선(CCL2)에 인가되는 경우, 제3 데이터 패드 배선(BPL)을 제3 PAM 데이터 배선(BDL)에 연결한다. 제6 디먹스 트랜지스터(DMT6)의 게이트 전극은 제3 연결 제어 배선(CCL3)에 연결되고, 제1 전극은 제3 데이터 패드 배선(BPL)에 연결되며, 제2 전극은 제3 PAM 데이터 배선(BDL)에 연결될 수 있다.
PWM 제어부(PWCU)들은 PWM 제어 배선들(DCL1, DCL2, DCL3)에 인가되는 PWM 제어 신호들에 따라 PWM 데이터 배선들(DLj~DLj+5)을 제3 전원 배선(VSL)에 연결한다. 즉, PWM 제어부(PWCU)들 각각은 제1 PWM 제어 배선(DCL1)에 인가되는 제1 PWM 제어 신호에 따라 제3j 데이터 배선(DLj/DLj+3)에 제3 전원 배선(VSL)의 제3 전원 전압을 인가하고, 제2 PWM 제어 배선(DCL2)에 인가되는 제2 PWM 제어 신호에 따라 제3j+1 데이터 배선(DLj+1/DLj+4)에 제3 전원 배선(VSL)의 제3 전원 전압을 인가하며, 제3 PWM 제어 배선(DCL3)에 인가되는 제3 PWM 제어 신호에 따라 제3j+2 데이터 배선(DLj+2/DLj+5)에 제3 전원 배선(VSL)의 제3 전원 전압을 인가한다. PWM 제어부(PWCU)들 각각은 제1 PWM 제어 트랜지스터(DCT1), 제2 PWM 제어 트랜지스터(DCT2), 및 제3 PWM 제어 트랜지스터(DCT3)을 포함할 수 있다.
제1 PWM 제어 트랜지스터(DCT1)는 제1 PWM 제어 배선(DCL1)에 게이트 온 전압의 제1 PWM 제어 신호가 인가되는 경우, 제3j 데이터 배선(DLj/DLj+3)을 제3 전원 배선(VSL)에 연결한다. 제1 PWM 제어 트랜지스터(DCT1)의 게이트 전극은 제1 PWM 제어 배선(DCL1)에 연결되고, 제1 전극은 제3j 데이터 배선(DLj/DLj+3)에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제2 PWM 제어 트랜지스터(DCT2)는 제2 PWM 제어 배선(DCL2)에 게이트 온 전압의 제2 PWM 제어 신호가 인가되는 경우, 제3j+1 데이터 배선(DLj+1/DLj+4)을 제3 전원 배선(VSL)에 연결한다. 제2 PWM 제어 트랜지스터(DCT2)의 게이트 전극은 제2 PWM 제어 배선(DCL2)에 연결되고, 제1 전극은 제3j+1 데이터 배선(DLj+1/DLj+4)에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제3 PWM 제어 트랜지스터(DCT3)는 제3 PWM 제어 배선(DCL3)에 게이트 온 전압의 제3 PWM 제어 신호가 인가되는 경우, 제3j+2 데이터 배선(DLj+2/DLj+5)을 제3 전원 배선(VSL)에 연결한다. 제3 PWM 제어 트랜지스터(DCT3)의 게이트 전극은 제3 PWM 제어 배선(DCL3)에 연결되고, 제1 전극은 제3j+2 데이터 배선(DLj+2/DLj+5)에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
도 16과 같이, 제2 디먹스부(DMX2)는 제2 연결 제어 신호에 따라 데이터 패드 배선들(RPL, GPL, BPL)을 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결하고, PWM 제어 신호들에 따라 PWM 데이터 배선들(DLj~DLj+5)을 제3 전원 배선(VSL)에 연결할 수 있다.
도 17은 제1 모드에서 제1 디먹스부와 제2 디먹스부에 입력되는 제1 내지 제3 디먹스 제어 신호, 제1 내지 제3 PWM 제어 신호, 제1 연결 제어 신호, 및 제2 연결 제어 신호를 보여주는 파형도이다. 도 18은 제2 모드에서 제1 디먹스부와 제2 디먹스부에 입력되는 제1 내지 제3 디먹스 제어 신호, 제1 내지 제3 PWM 제어 신호, 제1 연결 제어 신호, 및 제2 연결 제어 신호를 보여주는 파형도이다.
도 17을 참조하면, 제1 모드는 서브 화소들(RP, GP, BP)이 화상을 표시하는 표시 모드와 서브 화소들(RP, GP, BP) 각각의 제1 화소 구동부(PDU1)의 정상 구동 여부를 검사하는 제1 검사 모드를 포함한다. 제2 모드는 서브 화소들(RP, GP, BP) 각각의 제2 화소 구동부(PDU2)의 정상 구동 여부를 검사하는 제2 검사 모드를 포함한다. 제1 모드와 제2 모드 각각은 제1 내지 제6 서브 기간들(st1~st6)을 포함한다.
제1 디먹스 제어 신호(DMS1), 제2 디먹스 제어 신호(DMS2), 및 제3 디먹스 제어 신호(DMS3) 각각은 소정의 주기로 반복되는 신호일 수 있다. 예를 들어, 제1 디먹스 제어 신호(DMS1), 제2 디먹스 제어 신호(DMS2), 및 제3 디먹스 제어 신호(DMS3) 각각은 3 수평 기간을 주기로 반복되는 신호일 수 있다.
1 주기는 제1 내지 제6 서브 기간들(st1~st6)을 포함할 수 있다. 예를 들어, 제1 내지 제6 서브 기간들(st1~st6)은 3 수평 기간을 주기로 반복될 수 있다.
제1 디먹스 제어 신호(DMS1)는 제1 서브 기간(st1) 동안 게이트 온 전압(VGL)으로 발생하고, 제2 내지 제6 서브 기간들(st2~st6) 동안 게이트 오프 전압(VGH)으로 발생할 수 있다. 제2 디먹스 제어 신호(DMS2)는 제3 서브 기간(st3) 동안 게이트 온 전압(VGL)으로 발생하고, 제1, 제2 및 제4 내지 제6 서브 기간들(st1, st2, st4~st6) 동안 게이트 오프 전압(VGH)으로 발생할 수 있다. 제3 디먹스 제어 신호(DMS3)는 제5 서브 기간(st5) 동안 게이트 온 전압(VGL)으로 발생하고, 제1 내지 제4 및 제6 서브 기간들(st1~st4, st6) 동안 게이트 오프 전압(VGH)으로 발생할 수 있다.
제1 PWM 제어 신호(DCS1), 제2 PWM 제어 신호(DCS2), 및 제3 PWM 제어 신호(DCS3) 각각은 소정의 주기로 반복되는 신호일 수 있다. 예를 들어, 제1 PWM 제어 신호(DCS1), 제2 PWM 제어 신호(DCS2), 및 제3 PWM 제어 신호(DCS3) 각각은 3 수평 기간을 주기로 반복되는 신호일 수 있다.
제1 PWM 제어 신호(DCS1)는 제1 및 제2 서브 기간들(st1, st2) 동안 게이트 오프 전압(VGH)으로 발생하고, 제3 내지 제6 서브 기간들(st2~st6) 동안 게이트 온 전압(VGL)으로 발생할 수 있다. 제2 PWM 제어 신호(DCS2)는 제3 및 제4 서브 기간들(st3, st4) 동안 게이트 오프 전압(VGH)으로 발생하고, 제1, 제2, 제5 및 제6 서브 기간들(st1, st2, st5, st6) 동안 게이트 온 전압(VGL)으로 발생할 수 있다. 제3 디먹스 제어 신호(DMS3)는 제5 및 제6 서브 기간들(st5, st6) 동안 게이트 오프 전압(VGH)으로 발생하고, 제1 내지 제4 서브 기간들(st1~st4) 동안 게이트 온 전압(VGL)으로 발생할 수 있다.
제1 연결 제어 신호(CCS1)는 제1 모드에서 게이트 오프 전압(VGH)으로 발생할 수 있다. 이에 비해, 제1 연결 제어 신호(CCS1)는 제2 모드에서 게이트 온 전압(VGL)으로 발생할 수 있다.
제2 연결 제어 신호(CCS2)는 제1 모드에서 게이트 온 전압(VGL)으로 발생할 수 있다. 이에 비해, 제2 연결 제어 신호(CCS2)는 제2 모드에서 게이트 온 전압(VGL)으로 발생할 수 있다.
도 19는 일 실시예에 따른 표시 장치의 검사 방법을 보여주는 흐름도이다.
이하에서는, 도 15 내지 도 19를 결부하여, 일 실시예에 따른 표시 장치의 검사 방법을 설명한다
첫 번째로, 제1 모드에서 제1 디먹스부(DMX1)는 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 PWM 데이터 전압들을 Q 개의 PWM 데이터 배선들에 시분할하여 공급하고, 제2 디먹스부(DMX2)는 PAM 데이터 전압들이 인가되는 데이터 패드 배선들(RPL, GPL, BPL)을 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결할 수 있다. (도 19의 S101, S102)
구체적으로, 제1 모드에서 게이트 오프 전압(VGH)의 제1 연결 제어 신호(CCS1)가 제1 연결 제어 배선(CCL1)에 인가된다. 또한, 제1 모드에서 게이트 온 전압(VGL)의 제2 연결 제어 신호(CCS2)가 제2 연결 제어 배선(CCL2)에 인가된다.
제1 모드에서 게이트 오프 전압(VGH)의 제1 연결 제어 신호(CCS1)에 의해 제1 디먹스부(DMX1)의 제1 내지 제3 연결 제어 트랜지스터들(CCT1~CCT3)이 턴-오프되고, 게이트 온 전압(VGL)의 제2 연결 제어 신호(CCS2)에 의해 제1 디먹스부(DMX1)의 제4 내지 제6 연결 제어 트랜지스터들(CCT4~CCT6)이 턴-온될 수 있다. 그러므로, 제1 모드에서 연결 배선들(CLj~CLj+5)은 PWM 데이터 배선들(DLj~DLj+5)에 일대일로 연결될 수 있다. 즉, 제1 모드에서 제j 연결 배선(CLj)은 제j PWM 데이터 배선(DLj)에 연결되고, 제j+1 연결 배선(CLj+1)은 제j+1 PWM 데이터 배선(DLj+1)에 연결되며, 제j+2 연결 배선(CLj+2)은 제j+2 PWM 데이터 배선(DLj+2)에 연결되고, 제j+3 연결 배선(CLj+3)은 제j+3 PWM 데이터 배선(DLj+3)에 연결되며, 제j+4 연결 배선(CLj+4)은 제j+4 PWM 데이터 배선(DLj+4)에 연결되고, 제j+5 연결 배선(CLj+5)은 제j+5 PWM 데이터 배선(DLj+5)에 연결될 수 있다.
또한, 제1 모드에서 게이트 온 전압(VGL)의 제2 연결 제어 신호(CCS2)에 의해 제2 디먹스부(DMX2)의 제4 내지 제6 디먹스 트랜지스터들(DMT4~DMT6)이 턴-온될 수 있다. 그러므로, 제1 모드에서 PAM 데이터 전압들이 인가되는 데이터 패드 배선들(RPL, GPL, BPL)은 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결될 수 있다. 즉, 제1 모드에서 제1 데이터 패드 배선(RPL)들 각각은 그에 대응하는 제1 PAM 데이터 배선(RDL)에 연결되고, 제2 데이터 패드 배선(GPL)들 각각은 그에 대응하는 제2 PAM 데이터 배선(GDL)에 연결되며, 제3 데이트 패드 배선(BPL)들 각각은 그에 대응하는 제3 PAM 데이터 배선(BDL)에 연결될 수 있다. 이 경우, 제1 PAM 데이터 배선(RDL)들 각각에는 제1 PAM 데이터 전압이 인가되고, 제2 PAM 데이터 배선(GDL)들 각각에는 제2 PAM 데이터 전압이 인가되며, 제3 PAM 데이터 배선(BDL)들 각각에는 제3 PAM 데이터 전압이 인가될 수 있다.
제1 모드에서 제1 서브 기간(sp1) 동안 제1 디먹스 제어 신호(DMS1)가 게이트 온 전압(VGL)으로 발생하고, 제1 연결 제어 신호(CCS1)가 게이트 오프 전압(VGH)으로 발생한다. 제1 서브 기간(sp1) 동안 제1 디먹스 트랜지스터(DMT1)들이 턴-온되고, 제1 PWM 제어 트랜지스터(DCT1)들이 턴-오프되므로, 제i 팬 아웃 배선(FOLi)은 제j 데이터 배선(DLj)에 연결되고, 제i+1 팬 아웃 배선(FOLi+1)은 제j+3 데이터 배선(DLj+3)에 연결될 수 있다. 제1 서브 기간(sp1) 동안 제j 데이터 배선(DLj)에는 제i 팬 아웃 배선(FOLi)의 PWM 데이터 전압이 인가되고, 제j+3 데이터 배선(DLj+3)에는 제i+1 팬 아웃 배선(FOLi+1)의 PWM 데이터 전압이 인가될 수 있다.
제1 모드에서 제2 서브 기간(sp2) 동안 제1 디먹스 제어 신호(DMS1)가 게이트 오프 전압(VGH)으로 발생하고, 제1 연결 제어 신호(CCS1)는 게이트 오프 전압(VGH)으로 발생한다. 제2 서브 기간(sp2) 동안 제1 디먹스 트랜지스터(DMT1)들과 제1 PWM 제어 트랜지스터(DCT1)들이 턴-오프되므로, 제j 데이터 배선(DLj)은 PWM 데이터 전압을 유지하고, 제j+3 데이터 배선(DLj+3)은 PWM 데이터 전압을 유지할 수 있다.
제1 모드에서 제3 내지 제6 서브 기간들(sp3~sp6) 동안 제1 디먹스 제어 신호(DMS1)가 게이트 오프 전압(VGH)으로 발생하고, 제1 연결 제어 신호(CCS1)는 게이트 온 전압(VGL)으로 발생한다. 제3 내지 제6 서브 기간들(sp3~sp6) 동안 제1 디먹스 트랜지스터(DMT1)들은 턴-오프되고, 제1 PWM 제어 트랜지스터(DCT1)들이 턴-온될 수 있다. 이로 인해, 제3 내지 제6 서브 기간들(sp3~sp6) 동안 제j 데이터 배선(DLj)과 제j+3 데이터 배선(DLj+3) 각각은 제3 전원 배선(VSL)에 연결될 수 있다. 그러므로, 제3 내지 제6 서브 기간들(sp3~sp6) 동안 제j 데이터 배선(DLj)과 제j+3 데이터 배선(DLj+3) 각각에는 제3 전원 전압이 인가될 수 있다.
유사하게, 제1 모드에서 제3 서브 기간(sp3) 동안 제2 디먹스 제어 신호(DMS2)가 게이트 온 전압(VGL)으로 발생하고, 제2 연결 제어 신호(CCS2)가 게이트 오프 전압(VGH)으로 발생한다. 제3 서브 기간(sp3) 동안 제2 디먹스 트랜지스터(DMT2)들이 턴-온되고, 제2 PWM 제어 트랜지스터(DCT2)들이 턴-오프되므로, 제i 팬 아웃 배선(FOLi)은 제j+1 데이터 배선(DLj+1)에 연결되고, 제i+1 팬 아웃 배선(FOLi+1)은 제j+4 데이터 배선(DLj+4)에 연결될 수 있다. 제3 서브 기간(sp3) 동안 제j+1 데이터 배선(DLj+1)에는 제i 팬 아웃 배선(FOLi)의 PWM 데이터 전압이 인가되고, 제j+4 데이터 배선(DLj+4)에는 제i+1 팬 아웃 배선(FOLi+1)의 PWM 데이터 전압이 인가될 수 있다.
제1 모드에서 제4 서브 기간(sp4) 동안 제2 디먹스 제어 신호(DMS2)가 게이트 오프 전압(VGH)으로 발생하고, 제2 연결 제어 신호(CCS2)는 게이트 오프 전압(VGH)으로 발생한다. 제4 서브 기간(sp4) 동안 제2 디먹스 트랜지스터(DMT2)들과 제2 PWM 제어 트랜지스터(DCT2)들이 턴-오프되므로, 제j+1 데이터 배선(DLj+1)은 PWM 데이터 전압을 유지하고, 제j+4 데이터 배선(DLj+4)은 PWM 데이터 전압을 유지할 수 있다.
제1 모드에서 제1, 제2, 제5 및 제6 서브 기간들(sp1, sp2, sp5, sp6) 동안 제2 디먹스 제어 신호(DMS2)가 게이트 오프 전압(VGH)으로 발생하고, 제2 연결 제어 신호(CCS2)는 게이트 온 전압(VGL)으로 발생한다. 제1, 제2, 제5 및 제6 서브 기간들(sp1, sp2, sp5, sp6) 동안 제2 디먹스 트랜지스터(DMT2)들은 턴-오프되고, 제2 PWM 제어 트랜지스터(DCT2)들이 턴-온될 수 있다. 이로 인해, 제1, 제2, 제5 및 제6 서브 기간들(sp1, sp2, sp5, sp6) 동안 제j 데이터 배선(DLj+1)과 제j+4 데이터 배선(DLj+4) 각각은 제3 전원 배선(VSL)에 연결될 수 있다. 그러므로, 제1, 제2, 제5 및 제6 서브 기간들(sp1, sp2, sp5, sp6) 동안 제j+1 데이터 배선(DLj+1)과 제j+4 데이터 배선(DLj+4) 각각에는 제3 전원 전압이 인가될 수 있다.
유사하게, 제1 모드에서 제5 서브 기간(sp5) 동안 제3 디먹스 제어 신호(DMS3)가 게이트 온 전압(VGL)으로 발생하고, 제3 연결 제어 신호(CCS3)가 게이트 오프 전압(VGH)으로 발생한다. 제5 서브 기간(sp5) 동안 제3 디먹스 트랜지스터(DMT3)들이 턴-온되고, 제3 PWM 제어 트랜지스터(DCT3)들이 턴-오프되므로, 제i 팬 아웃 배선(FOLi)은 제j+2 데이터 배선(DLj+2)에 연결되고, 제i+1 팬 아웃 배선(FOLi+1)은 제j+5 데이터 배선(DLj+5)에 연결될 수 있다. 제5 서브 기간(sp5) 동안 제j+2 데이터 배선(DLj+2)에는 제i 팬 아웃 배선(FOLi)의 PWM 데이터 전압이 인가되고, 제j+5 데이터 배선(DLj+5)에는 제i+1 팬 아웃 배선(FOLi+1)의 PWM 데이터 전압이 인가될 수 있다.
제1 모드에서 제6 서브 기간(sp6) 동안 제3 디먹스 제어 신호(DMS3)가 게이트 오프 전압(VGH)으로 발생하고, 제3 연결 제어 신호(CCS3)는 게이트 오프 전압(VGH)으로 발생한다. 제6 서브 기간(sp6) 동안 제2 디먹스 트랜지스터(DMT3)들과 제3 PWM 제어 트랜지스터(DCT3)들이 턴-오프되므로, 제j+2 데이터 배선(DLj+2)은 PWM 데이터 전압을 유지하고, 제j+5 데이터 배선(DLj+5)은 PWM 데이터 전압을 유지할 수 있다.
제1 모드에서 제1 내지 제4 서브 기간들(sp1~sp4) 동안 제3 디먹스 제어 신호(DMS3)가 게이트 오프 전압(VGH)으로 발생하고, 제3 연결 제어 신호(CCS3)는 게이트 온 전압(VGL)으로 발생한다. 제1 내지 제4 서브 기간들(sp1~sp4) 동안 제3 디먹스 트랜지스터(DMT3)들은 턴-오프되고, 제3 PWM 제어 트랜지스터(DCT3)들이 턴-온될 수 있다. 이로 인해, 제1 내지 제4 서브 기간들(sp1~sp4) 동안 제j+2 데이터 배선(DLj+2)과 제j+5 데이터 배선(DLj+5) 각각은 제3 전원 배선(VSL)에 연결될 수 있다. 그러므로, 제1 내지 제4 서브 기간들(sp1~sp4) 동안 제j+2 데이터 배선(DLj+2)과 제j+5 데이터 배선(DLj+5) 각각에는 제3 전원 전압이 인가될 수 있다.
이상과 같이, 제1 모드에서 제1 서브 기간(sp1)과 제2 서브 기간(sp2) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 PWM 데이터 전압들을 제3j PWM 데이터 배선들(DLj, DLj+3)에 각각 인가하고, 제3 서브 기간(sp3)과 제4 서브 기간(sp4) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 PWM 데이터 전압들을 제3j+1 PWM 데이터 배선들(DLj+1, DLj+4)에 각각 인가하며, 제5 서브 기간(sp5)과 제6 서브 기간(sp6) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 PWM 데이터 전압들을 제3j+2 PWM 데이터 배선들(DLj+2, DLj+5)에 각각 인가할 수 있다. 또한, 제1 모드에서 제1 내지 제6 서브 기간들(sp1~sp6) 동안 데이터 패드 배선들(RPL, GPL, BPL)의 PAM 데이터 전압들을 PAM 데이터 배선들(RDL, GDL, BDL)에 각각 인가할 수 있다. 따라서, 제1 모드에서는 서브 화소들(RP, GP, BP)의 발광 소자(EL)들은 PWM 데이터 배선들(DLj~DLj+5)에 인가된 PWM 데이터 전압들과 PAM 데이터 배선들(RDL, GDL, BDL)에 인가된 PAM 데이터 전압들에 따라 발광할 수 있다. 그러므로, 제1 모드에서는 서브 화소들(RP, GP, BP)이 화상을 표시하거나, 서브 화소들(RP, GP, BP) 각각의 제1 화소 구동부(PDU1)의 정상 구동 여부를 검사할 수 있다.
두 번째로, 제2 모드에서 제1 디먹스부(DMX1)는 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 검사 데이터 전압들을 Q 개의 PAM 데이터 배선들에 시분할하여 공급하고, 제2 디먹스부(DMX2)는 PAM 데이터 전압들이 인가되는 데이터 패드 배선들(RPL, GPL, BPL)을 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결하지 않을 수 있다. (도 19의 S103, S104)
구체적으로, 제2 모드에서 게이트 온 전압(VGL)의 제1 연결 제어 신호(CCS1)가 제1 연결 제어 배선(CCL1)에 인가된다. 또한, 제2 모드에서 게이트 오프 전압(VGH)의 제2 연결 제어 신호(CCS2)가 제2 연결 제어 배선(CCL2)에 인가된다.
제2 모드에서 게이트 온 전압(VGL)의 제1 연결 제어 신호(CCS1)에 의해 제1 디먹스부(DMX1)의 제1 내지 제3 연결 제어 트랜지스터들(CCT1~CCT3)이 턴-온되고, 게이트 오프 전압(VGH)의 제2 연결 제어 신호(CCS2)에 의해 제1 디먹스부(DMX1)의 제4 내지 제6 연결 제어 트랜지스터들(CCT4~CCT6)이 턴-오프될 수 있다. 그러므로, 제1 모드에서 연결 배선들(CLj~CLj+5)은 PAM 데이터 배선들(RDL, GDL, BDL)에 일대일로 연결될 수 있다. 즉, 제2 모드에서 제j 연결 배선(CLj)은 제1 PAM 데이터 배선(RDL)에 연결되고, 제j+1 연결 배선(CLj+1)은 제2 PAM 데이터 배선(GDL)에 연결되며, 제j+2 연결 배선(CLj+2)은 제3 PAM 데이터 배선(BDL))에 연결되고, 제j+3 연결 배선(CLj+3)은 제1 PAM 데이터 배선(RDL)에 연결되며, 제j+4 연결 배선(CLj+4)은 제2 PAM 데이터 배선(GDL)에 연결되고, 제j+5 연결 배선(CLj+5)은 제3 PAM 데이터 배선(BDL)에 연결될 수 있다.
또한, 제2 모드에서 게이트 오프 전압(VGH)의 제2 연결 제어 신호(CCS2)에 의해 제2 디먹스부(DMX2)의 제4 내지 제6 디먹스 트랜지스터들(DMT4~DMT6)이 턴-오프될 수 있다. 그러므로, 제2 모드에서 PAM 데이터 전압들이 인가되는 데이터 패드 배선들(RPL, GPL, BPL)은 각각 PAM 데이터 배선들(RDL, GDL, BDL)에 연결되지 않을 수 있다.
제2 모드에서 제1 내지 제6 서브 기간들(sp1~sp6) 동안 제1 내지 제3 디먹스 트랜지스터들(DMX1~DMX3)과 제1 내지 제3 PWM 제어 트랜지스터들(DCT1~DCT3)의 동작은 제1 모드에서 제1 내지 제6 서브 기간들(sp1~sp6) 동안의 동작과 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
정리하면, 제2 모드에서 제1 서브 기간(sp1)과 제2 서브 기간(sp2) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 검사 데이터 전압들을 제1 PAM 데이터 배선(RDL)들에 각각 인가하고, 제3 서브 기간(sp3)과 제4 서브 기간(sp4) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 검사 데이터 전압들을 제2 PAM 데이터 배선(GDL)들에 각각 인가하며, 제5 서브 기간(sp5)과 제6 서브 기간(sp6) 동안 팬 아웃 배선들(FOLi, FOLi+1)의 검사 데이터 전압들을 제3 PAM 데이터 배선(BDL)들에 각각 인가할 수 있다.
종래에는 제2 디먹스부(DMX2)를 통해, 제1 PAM 데이터 배선(RDL)들은 제1 데이터 패드 배선(RPL)에 공통적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 제2 데이터 패드 배선(GPL)에 공통적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 제2 데이터 패드 배선(GPL)에 공통적으로 연결될 뿐이므로, PAM 데이터 배선들(RDL, GDL, BDL) 각각에 독립적인 검사 데이터 전압을 인가하는 것이 불가능하였다. 하지만, 제1 디먹스부(DMX1)는 제2 모드에서 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 검사 데이터 전압들을 Q 개의 PAM 데이터 배선들에 시분할하여 공급하므로, PAM 데이터 배선들(RDL, GDL, BDL) 각각에 독립적인 검사 데이터 전압을 인가할 수 있다. 그러므로, 제2 모드에서는 서브 화소들(RP, GP, BP)들의 발광 소자(LE)들은 PAM 데이터 배선들(RDL, GDL, BDL)의 검사 데이터 전압들에 따라 발광할 수 있으므로, 제2 화소 구동부(PDU2)의 정상 구동 여부를 검사할 수 있다.
도 20은 또 다른 실시예에 따른 제1 서브 화소를 보여주는 회로도이다.
도 20의 실시예는 제15 트랜지스터(T15), 제16 트랜지스터(T16), 및 제3 커패시터(C3)가 삭제되고, 제17 트랜지스터(T17), 제18 트랜지스터(T18), 및 제19 트랜지스터(T19)가 제15 트랜지스터(T15'), 제16 트랜지스터(T16'), 및 제17 트랜지스터(T17')로 변경된 것에서 도 2의 실시예와 차이가 있다. 도 20에서는 도 2의 실시예와 차이점 위주로 설명한다.
도 20을 참조하면, 제1 화소 구동부(PDU1')의 제6 트랜지스터(ST6)는 제k PWM 발광 배선(PWELk)의 제k PWM 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제8 트랜지스터(T8)의 게이트 전극에 연결한다. 제6 트랜지스터(ST6)의 게이트 전극은 제k PWM 발광 배선(PWELk)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결될 수 있다.
제2 화소 구동부(PDU2')는 제8 내지 제14 트랜지스터들(T8~T14)뿐만 아니라, 제15 내지 제17 트랜지스터들(T15', T16', T17')을 더 포함할 수 있다.
제15 트랜지스터(T15')는 제k PAM 발광 배선(PAELk)의 제k PAM 발광 신호에 의해 턴-온되어 제8 트랜지스터(T8)의 제2 전극을 발광 소자(EL)의 제1 전극에 연결한다. 제15 트랜지스터(T15')의 게이트 전극은 제k PAM 발광 배선(PAELk)에 연결되고, 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결되며, 제2 전극은 발광 소자(EL)의 제1 전극에 연결할 수 있다.
제16 트랜지스터(T16')는 제k 스캔 제어 배선(GCLk)의 제k 스캔 제어 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(EL)의 제1 전극에 연결한다. 이로 인해, 제16 트랜지스터(T16')가 턴-온되는 기간 동안 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제16 트랜지스터(T16')의 게이트 전극은 제k 스캔 제어 배선(GCLk)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 초기화 전압 배선(VIL)에 연결될 수 있다.
제17 트랜지스터(T17')는 테스트 신호 배선(TSTL)의 테스트 신호에 의해 턴-온되어 발광 소자(EL)의 제1 전극을 제3 전원 배선(VSL)에 연결한다. 제17 트랜지스터(T17')의 게이트 전극은 테스트 신호 배선(TSTL)에 연결되고, 제1 전극은 발광 소자(EL)의 제1 전극에 연결되며, 제2 전극은 제3 전원 배선(VSL)에 연결될 수 있다.
제15 내지 제17 트랜지스터들(T15', T16', T17') 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 제15 내지 제17 트랜지스터들(T15', T16', T17') 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제15 내지 제17 트랜지스터들(T15', T16', T17') 각각의 액티브층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 20에서는 제15 내지 제17 트랜지스터들(T15', T16', T17') 각각이 P 타입 MOSFET으로 형성된 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제15 내지 제17 트랜지스터들(T15', T16', T17') 각각은 N 타입 MOSFET으로 형성될 수도 있다.
한편, 또 다른 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP) 각각은 도 20을 결부하여 설명한 제1 서브 화소(RP)와 실질적으로 동일할 수 있다. 그러므로, 또 다른 실시예에 따른 제2 서브 화소(GP)와 제3 서브 화소(BP)에 대한 설명은 생략한다.
도 21은 또 다른 실시예에 따른 제N 프레임 기간에서 제k 로우 라인에 배치된 서브 화소들 각각에 인가되는 제k 스캔 초기화 신호, 제k 스캔 제어 신호, 제k 스캔 PWM 기입 신호, 제k 스캔 PAM 기입 신호, 제k PWM 발광 신호, 제k PAM 발광 신호, 및 제k 스윕 신호, 제3 노드의 전압과 발광 소자에 인가되는 구동 전류가 인가되는 기간을 보여주는 파형도이다.
도 21의 실시예는 제k 스캔 제어 신호(GCk)의 파형이 변화되고, 제k 스캔 기입 신호(GWk)가 제k 스캔 PWM 기입 신호(GW1k)로 치환되며, 제k 스캔 PAM 기입 신호(GW2k)가 추가된 것에서 도 8의 실시예와 차이가 있다.
도 21을 참조하면, 제k 스캔 초기화 신호(GIk)는 서브 화소들(RP, GP, BP) 각각의 제3 및 제10 트랜지스터들(T3, T10)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 제어 신호(GCk)는 서브 화소들(RP, GP, BP) 각각의 제7, 제13, 및 제16 트랜지스터들(T7, T13, T16')의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 PWM 기입 신호(GW1k)는 서브 화소들(RP, GP, BP) 각각의 제2 및 제4 트랜지스터들(T2, T4)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 PAM 기입 신호(GW2k)는 서브 화소들(RP, GP, BP) 각각의 제9 및 제11 트랜지스터들(T9, T11)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PWM 발광 신호(PWEMk)는 제5, 제6, 제12 및 제14 트랜지스터들(T5, T6, T12, T14)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k PAM 발광 신호(PAEMk)는 제15 트랜지스터(T15')의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제k 스캔 초기화 신호(GIk), 제k 스캔 제어 신호(GCk), 제k 스캔 PWM 기입 신호(GW1k), 제k 스캔 PAM 기입 신호(GW2k), 제k PWM 발광 신호(PWEMk), 제k PAM 발광 신호(PAEMk), 및 제k 스윕 신호(SWPk)는 1 프레임 기간을 주기로 발생할 수 있다.
데이터 어드레스 기간(ADDR)은 제1 내지 제3 기간들(t1'~t3')을 포함한다. 제1 기간(t1')은 발광 소자(EL)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 및 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 기간이다. 제2 기간(t2')과 제3 기간(t3')은 제1 트랜지스터(T1)의 게이트 전극에 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)과 제1 트랜지스터(T1)의 문턱전압(Vth1)을 샘플링하고, 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압(RVdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이다.
제1 발광 기간(EM1)은 제4 기간(t4')과 제5 기간(t5')을 포함한다. 제1 발광 기간(EM1)은 제어 전류(Ic)에 따라 제8 트랜지스터(T8)의 턴-온 기간을 제어하고, 발광 소자(EL)에 구동 전류(Ids)를 공급하는 기간이다.
제2 내지 제n 발광 기간들(EM2~EMn) 각각은 제6 내지 제9 기간들(t6'~t9')을 포함한다. 제6 기간(t6')은 발광 소자(EL)의 제1 전극과 제8 트랜지스터(T8)의 게이트 전극을 초기화하는 기간이다. 제7 기간(t7')은 제8 트랜지스터(T8)의 게이트 전극에 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압(RVdata)과 제8 트랜지스터(T8)의 문턱전압(Vth8)을 샘플링하는 기간이고, 제8 기간(t8')은 제4 기간(t4')과 실질적으로 동일한 기간이고, 제9 기간(t9')은 제5 기간(t5')과 실질적으로 동일한 기간이다.
제1 내지 제n 발광 기간들(EM1~EMn) 중에서 서로 이웃하는 발광 기간들은 대략 수 내지 수십 수평 기간만큼 떨어져 배치될 수 있다.
제k 스캔 초기화 신호(GIk)는 제1 기간(t1') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 초기화 신호(GIk)는 제1 기간(t1') 동안 게이트 온 전압(VGL)으로 발생하는 스캔 초기화 펄스를 가질 수 있다.
제k 스캔 제어 신호(GCk)는 제1 기간(t1')과 제6 기간(t6') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 제어 신호(GCk)는 제1 기간(t1')과 제6 기간(t6') 동안 게이트 온 전압(VGL)으로 발생하는 스캔 제어 펄스를 가질 수 있다.
제k 스캔 PWM 기입 신호(GW1k)는 제2 기간(t2') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 PWM 기입 신호(GW1k)는 제2 기간(t2') 동안 게이트 온 전압(VGL)으로 발생하는 스캔 PWM 기입 펄스를 가질 수 있다.
제k 스캔 PAM 기입 신호(GW2k)는 제2 기간(t2'), 제3 기간(t3') 및 제7 기간(t7') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k 스캔 PAM 기입 신호(GW2k)는 제2 기간(t2'), 제3 기간(t3') 및 제7 기간(t7') 동안 게이트 온 전압(VGL)으로 발생하는 스캔 PAM 기입 펄스를 가질 수 있다.
제k 스윕 신호(SWPk)는 제5 기간(t5')과 제9 기간(t9') 동안 삼각파 형태의 스윕 펄스를 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 예를 들어, 제k 스윕 신호(SWPk)의 스윕 펄스는 제5 기간(t5')과 제9 기간(t9') 각각에서 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제5 기간(t5')의 말미와 제9 기간(t9')의 말미에 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 바로 증가하는 삼각파 형태의 펄스를 가질 수 있다.
제k PWM 발광 신호(PWEMk)는 제4 기간(t4'), 제5 기간(t5'), 제8 기간(t8'), 및 제9 기간(t9') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PWM 발광 신호(PWEMk)는 제4 기간(t4'), 제5 기간(t5'), 제8 기간(t8'), 및 제9 기간(t9')동안 게이트 온 전압(VGL)으로 발생하는 PWM 펄스들을 포함할 수 있다.
제k PAM 발광 신호(PAEMk)는 제5 기간(t5')과 제9 기간(t9') 동안 게이트 온 전압(VGL)을 가지며, 나머지 기간들 동안 게이트 오프 전압(VGH)을 가질 수 있다. 즉, 제k PAM 발광 신호(PAEMk)는 제5 기간(t5')과 제9 기간(t9') 동안 게이트 온 전압(VGL)으로 발생하는 PAM 펄스들을 포함할 수 있다. 제k PWM 발광 신호(PWEMk)의 PWM 펄스 폭은 제k 스윕 신호(SWPk)의 스윕 펄스 폭보다 클 수 있다.
도 22 내지 도 24는 도 21의 제1 기간, 제2 기간, 및 제5 기간 동안 제1 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 21 내지 도 24을 결부하여, 제1 내지 제9 기간들(t1'~t9') 동안 또 다른 실시예에 따른 제1 서브 화소(RP)의 동작을 상세히 살펴본다.
첫 번째로, 제1 기간(t1') 동안 도 22와 같이 제7 트랜지스터(T7), 제13 트랜지스터(T13), 및 제16 트랜지스터(T16')는 게이트 온 전압(VGL)의 제k 스캔 제어 신호(GCk)에 의해 턴-온된다. 또한, 제1 기간(t1') 동안 제3 트랜지스터(T3)와 제10 트랜지스터(T10)는 게이트 온 전압(VGL)의 제k 스캔 초기화 신호(GILk)에 의해 턴-온된다.
제7 트랜지스터(T7)의 턴-온으로 인해, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가된다. 제13 트랜지스터(T13)의 턴-온으로 인해, 제2 노드(N2)에는 제1 전원 배선(VDL1)의 제1 전원 전압(VDD1)이 인가된다. 제16 트랜지스터(T16')의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
제3 트랜지스터(T3)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다. 또한, 제10 트랜지스터(T10)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압(VINT)으로 초기화된다.
이때, 제1 노드(N1)에는 게이트 오프 전압 배선(VGHL)의 게이트 오프 전압(VGH)이 인가되므로, 제1 화소 커패시터(PC1)에 의해 제1 트랜지스터(T1)의 게이트 전극의 전압 변화량이 제k 스윕 신호 배선(SWPLk)에 반영되어 제k 스윕 신호(SWPk)의 게이트 오프 전압(VGH)이 변동되는 것을 방지할 수 있다.
두 번째로, 제2 기간(t2') 동안 도 23과 같이 제2 트랜지스터(T2)와 제4 트랜지스터(T4)는 게이트 온 전압(VGL)의 제k 스캔 PWM 기입 신호(GW1k)에 의해 턴-온된다. 또한, 제2 기간(t2')과 제3 기간(t3') 동안 제9 트랜지스터(T9)와 제11 트랜지스터(T11)는 게이트 온 전압(VGL)의 제k 스캔 PAM 기입 신호(GW2k)에 의해 턴-온된다.
제2 트랜지스터(T2)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제j PWM 데이터 배선(DLj)의 PWM 데이터 전압(Vdata)이 인가된다. 제4 트랜지스터(T4)의 턴-온으로 인해, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결되므로, 제1 트랜지스터(T1)는 다이오드로 구동한다.
제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Vdata)이 문턱전압(Vth1)보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth1)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제2 기간(t2') 동안 "Vint"에서 "Vdata+Vth1"까지 상승할 수 있다.
제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극에는 제1 PAM 데이터 배선(RDL)의 제1 PWM 데이터 전압(Rdata)이 인가된다. 제9 트랜지스터(T9)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극과 제2 전극은 서로 연결되므로, 제8 트랜지스터(T8)는 다이오드로 구동한다.
제8 트랜지스터(T8)의 게이트 전극과 제1 전극 사이의 전압(Vgs=Vint-Rdata)이 문턱전압(Vth8)보다 크기 때문에, 제8 트랜지스터(T8)는 게이트 전극과 제1 전극 사이의 전압(Vgs)이 문턱전압(Vth8)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압은 제2 기간(t2')과 제3 기간(t3') 동안 "Vint"에서 "Rdata+Vth"까지 상승할 수 있다.
세 번째로, 제4 기간(t4') 동안 도 24와 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다.
제5 트랜지스터(T5)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원 전압(VDD1)이 인가된다. 또한, 제6 트랜지스터(T6)의 턴-온으로 인해, 제1 트랜지스터(T1)의 제2 전극은 제8 트랜지스터(T8)의 게이트 전극에 연결된다.
제5 기간(t5) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vdata+Vth1)에 따라 흐르는 제어 전류(Ic)는 수학식 1과 같이 제1 트랜지스터(T1)의 문턱전압(Vth1)에 의존하지 않을 수 있다.
또한, 제12 트랜지스터(T12)의 턴-온으로 인해, 제8 트랜지스터(T8)의 제1 전극은 제2 전원 배선(VDL2)에 연결될 수 있다.
또한, 제14 트랜지스터(T14)의 턴-온으로 인해, 제2 노드(N2)에는 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 인가된다. 제2 전원 배선(VDL2)의 제2 전원 전압(VDD2)이 전압 강하 등에 의해 변동되는 경우, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2) 간의 전압 차(ΔV2)는 제2 화소 커패시터(PC2)에 의해 제8 트랜지스터(T8)의 게이트 전극에 반영될 수 있다.
제14 트랜지스터(T14)의 턴-온으로 인해, 제8 트랜지스터(T8)의 게이트 전극의 전압(Rdata+Vth8)에 따라 흐르는 구동 전류(Ids)가 제15 트랜지스터(T15)로 공급될 수 있다. 구동 전류(Ids)는 수학식 2와 같이 제8 트랜지스터(T8)의 문턱전압(Vth8)에 의존하지 않을 수 있다.
다섯 번째로, 제5 기간(t5') 동안 도 24와 같이 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 게이트 온 전압(VGL)의 제k PWM 발광 신호(PWEMk)에 의해 턴-온된다. 제5 기간(t5') 동안 도 24와 같이 제15 트랜지스터(T15')는 게이트 온 전압(VGL)의 제k PAM 발광 신호(PAEMk)에 의해 턴-온된다. 제5 기간(t5') 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소한다.
제5 트랜지스터(T5), 제6 트랜지스터(T6), 제12 트랜지스터(T12), 및 제14 트랜지스터(T14)는 제4 기간(t4')에서 설명한 바와 실질적으로 동일하다.
제15 트랜지스터(T15')의 턴-온으로 인해, 발광 소자(EL)의 제1 전극은 제8 트랜지스터(T8)의 제2 전극에 연결될 수 있다.
제5 기간(t5') 동안 제k 스윕 신호(SWPk)는 게이트 오프 전압(VGH)에서 게이트 온 전압(Von)으로 선형적으로 감소하며, 제1 화소 커패시터(PC1)에 의해 제k 스윕 신호(SWPk)의 전압 변화량(ΔV1)은 제1 트랜지스터(T1)의 게이트 전극에 반영되므로, 제1 트랜지스터(T1)의 게이트 전극의 전압은 Vdata+Vth1-ΔV1일 수 있다. 즉, 제5 기간(t5') 동안 제k 스윕 신호(SWPk)의 전압 감소에 따라 제1 트랜지스터(T1)의 게이트 전극의 전압은 선형적으로 낮아질 수 있다.
제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제어 전류(Ic)가 제8 트랜지스터(T8)의 게이트 전극에 인가되는 기간이 달라질 수 있다. 이로 인해, 제1 트랜지스터(T1)에 인가된 PWM 데이터 전압(Vdata)의 크기에 따라 제8 트랜지스터(T8)의 게이트 전극의 전압이 달라지므로, 제8 트랜지스터(T8)의 턴-온 기간을 제어할 수 있다. 이로 인해, 제5 기간(t5') 동안 구동 전류(Ids)가 발광 소자(EL)에 인가되는 기간(SEP)을 제어할 수 있다.
이상에서 살펴본 바와 같이, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 PWM 데이터 전압을 조정함으로써, 발광 소자(EL)의 발광 기간을 조정할 수 있다. 그러므로, 발광 소자(EL)에 인가되는 구동 전류(Ids)의 크기를 조정하기보다, 발광 소자(EL)에 인가되는 구동 전류(Ids)는 일정하게 유지한 채, 발광 소자(EL)의 제1 전극에 인가되는 전압의 펄스 폭을 조정함으로써, 제1 서브 화소(RP)가 표시하는 계조 또는 휘도를 조정할 수 있다.
또한, 제2 내지 제n 발광 기간들(EP2~EPn) 각각의 제6 기간(t6'), 제7 기간(t7'), 제8 기간(t8'), 제9 기간(t9') 각각은 앞서 설명한 제1 기간(t1'), 제3 기간(t3'), 제4 기간(t4'), 및 제5 기간(t5')과 유사하다. 즉, 제2 내지 제n 발광 기간들(EP2~EPn) 각각에서는 제8 트랜지스터(T8)의 게이트 전극을 초기화 전압(VINT)으로 초기화한 후, 어드레스 기간(ADDR) 동안 제1 트랜지스터(T1)의 게이트 전극에 기입된 PWM 데이터 전압(Vdata)에 기초하여, 제8 트랜지스터(T8)의 게이트 전극에 기입된 제1 PWM 데이터 전압(Rdata)에 따라 생성되는 구동 전류(Ids)를 발광 소자(EL)에 인가하는 기간을 조정할 수 있다.
테스트 신호 배선(TSTL)의 테스트 신호는 제N 프레임 기간의 액티브 기간(ACT) 동안 게이트 하이 전압(VGH)으로 인가되므로, 제19 트랜지스터(T19)는 제N 프레임 기간의 액티브 기간(ACT) 동안 턴-오프될 수 있다.
한편, 제2 서브 화소(GP)와 제3 서브 화소(BP)는 도 22 내지 도 24를 결부하여 설명한 바와 같이 제1 서브 화소(RP)와 실질적으로 동일하게 동작할 수 있으므로, 제2 서브 화소(GP)와 제3 서브 화소(BP)의 동작에 대한 설명은 생략한다.
도 25는 또 다른 실시예에 따른 제1 디먹스부를 보여주는 회로도이다.
도 25의 실시예는 제1 디먹스부(DMX1)에서 연결 배선들(CLj~CLj+5)과 제2 연결 제어부(CCU2)들이 삭제된 것에서 도 15의 실시예와 차이가 있다. 또 한, 도 25에서는 PWM 데이터 분배부(PWDU)들 각각은 Q 개의 연결 배선들이 아닌 Q 개의 PWM 데이터 배선들에 직접 연결될 수 있다. 이로 인해, 제1 연결 제어부(CCU1)는 PWM 데이터 배선들(DLj~DLj+5)과 PAM 데이터 배선들(RDL, GDL, BDL)의 연결을 제어한다.
제1 디먹스부(DMX1)는 제1 모드에서 디먹스 제어 배선들(DMCL1~DMCL3)에 인가되는 디먹스 제어 신호들에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 전압들을 Q 개의 PWM 데이터 배선들에 분배한다. 제1 디먹스부(DMX1)는 제2 모드에서 디먹스 제어 배선들(DMCL1~DMCL3)에 인가되는 디먹스 제어 신호들에 따라 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 전압들을 Q 개의 PWM 데이터 배선들과 Q 개의 PAM 데이터 배선들에 동시에 인가한다.
종래에는 제2 디먹스부(DMX2)를 통해, 제1 PAM 데이터 배선(RDL)들은 제1 데이터 패드 배선(RPL)에 공통적으로 연결되고, 제2 PAM 데이터 배선(GDL)들은 제2 데이터 패드 배선(GPL)에 공통적으로 연결되며, 제3 PAM 데이터 배선(BDL)들은 제2 데이터 패드 배선(GPL)에 공통적으로 연결될 뿐이므로, PAM 데이터 배선들(RDL, GDL, BDL) 각각에 독립적인 검사 데이터 전압을 인가하는 것이 불가능하였다. 하지만, 제1 디먹스부(DMX1)는 제2 모드에서 팬 아웃 배선들(FOLi, FOLi+1) 각각에 인가되는 검사 데이터 전압들을 Q 개의 PAM 데이터 배선들에 시분할하여 공급하므로, PAM 데이터 배선들(RDL, GDL, BDL) 각각에 독립적인 검사 데이터 전압을 인가할 수 있다. 따라서, 서브 화소들(RP, GP, BP) 각각의 제2 화소 구동부(PDU2)에 독립적으로 검사 데이터 전압을 공급함으로써, 제2 화소 구동부(PDU2)의 정상 구동 여부를 검사할 수 있다.
또한, 도 20과 같이 서브 화소들(RP, GP, BP) 각각의 제1 화소 구동부(PDU1')는 제k 스캔 PWM 기입 배선(GWL1k)의 제k 스캔 PWM 기입 신호(GW1k)에 의해 제어되고, 제2 화소 구동부(PDU2')는 제k 스캔 PAM 기입 배선(GWL2k)의 제k 스캔 PAM 기입 신호(GW2k)에 의해 제어될 수 있다. 즉, 제1 화소 구동부(PDU1')와 제2 화소 구동부(PDU2')는 서로 다른 스캔 배선의 스캔 신호에 의해 제어될 수 있다. 이 경우, 제2 모드에서 제k 스캔 PWM 기입 신호(GW1k)의 스캔 PWM 기입 펄스를 인가하지 않고, 제k 스캔 PAM 기입 신호(GW2k)의 스캔 PAM 기입 펄스만을 인가할 수 있다. 이로 인해, 팬 아웃 배선들(FOLi, FOLi+1)의 검사 데이터 전압들을 PWM 데이터 배선들(DLj~DLj+5)과 PAM 데이터 배선들(RDL, GDL, BDL)에 동시에 인가하더라도, 제1 화소 구동부(PDU1)에는 PWM 데이터 배선의 PWM 데이터 전압이 인가되지 않는 반면에, 제2 화소 구동부(PDU2)에는 PAM 데이터 배선의 PAM 데이터 전압이 인가될 수 있다. 그러므로, 서브 화소들(RP, GP, BP) 각각의 제2 화소 구동부(PDU2)의 정상 구동 여부를 검사할 수 있다.
도 26은 일 실시예에 따른 표시 장치를 포함하는 타일형 표시 장치를 보여주는 평면도이다.
도 26을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14)를 포함할 수 있다. 예를 들어, 타일형 표시 장치(TD)는 제1 표시 장치(11), 제2 표시 장치(12), 제3 표시 장치(13), 및 제4 표시 장치(14)를 포함할 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 격자 형태로 배열될 수 있다. 예를 들어, 제1 표시 장치(11)와 제2 표시 장치(12)는 제1 방향(DR1)으로 배치될 수 있다. 제1 표시 장치(11)와 제3 표시 장치(13)는 제2 방향(DR2)으로 배치될 수 있다. 제3 표시 장치(13)와 제4 표시 장치(14)는 제1 방향(DR1)으로 배치될 수 있다. 제2 표시 장치(12)와 제4 표시 장치(14)는 제2 방향(DR2)으로 배치될 수 있다.
타일형 표시 장치(TD)에서 복수의 표시 장치(11, 12, 13, 14)의 개수 및 배치는 도 26에 도시된 바에 한정되지 않는다. 타일형 표시 장치(TD)에서 표시 장치(11, 12, 13, 14)의 개수 및 배치는 표시 장치(10)와 타일형 표시 장치(TD) 각각의 크기 및 타일형 표시 장치(TD)의 형상에 따라 결정될 수 있다.
복수의 표시 장치(11, 12, 13, 14)는 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 예를 들어, 복수의 표시 장치(11, 12, 13, 14)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(11, 12, 13, 14) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(11, 12, 13, 14)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 일부 또는 전부는 타일형 표시 장치(TD)의 가장자리에 배치되며, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 타일형 표시 장치(TD)의 적어도 하나의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 복수의 표시 장치(11, 12, 13, 14) 중 적어도 하나의 표시 장치는 다른 표시 장치들에 의해 둘러싸일 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(11, 12, 13, 14) 사이에 배치되는 이음부(SM)를 포함할 수 있다. 예를 들어, 이음부(SM)는 제1 표시 장치(11)와 제2 표시 장치(12) 사이, 제1 표시 장치(11)와 제3 표시 장치(13) 사이, 제2 표시 장치(12)와 제4 표시 장치(14) 사이, 및 제3 표시 장치(13)와 제4 표시 장치(14) 사이에 배치될 수 있다.
이음부(SM)는 결합 부재 또는 접착 부재를 포함할 수 있다. 이 경우, 복수의 표시 장치(11, 12, 13, 14)는 이음부(SM)의 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 스캔 구동부 200: 소스 구동부
300: 타이밍 제어 회로 400: 전원 공급 회로

Claims (21)

  1. 연결 배선들;
    PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들;
    PAM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들;
    제1 연결 제어 신호가 인가되는 제1 연결 제어 배선;
    제2 연결 제어 신호가 인가되는 제2 연결 제어 배선;
    상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들; 및
    상기 제1 연결 제어 신호와 상기 제2 연결 제어 신호에 따라 상기 연결 배선들을 상기 PAM 데이터 배선들에 각각 연결하거나 상기 연결 배선들을 상기 PWM 데이터 배선들에 각각 연결하는 제1 디먹스부를 구비하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 디먹스부는,
    상기 제1 연결 제어 배선에 게이트 온 전압의 제1 연결 제어 신호가 입력되는 경우, 상기 연결 배선들을 상기 PAM 데이터 배선들에 연결하고,
    상기 제2 연결 제어 배선에 게이트 온 전압의 제2 연결 제어 신호가 입력되는 경우, 상기 연결 배선들을 상기 PWM 데이터 배선들에 연결하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 디먹스부는,
    상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제1 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제1 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제1 연결 제어 트랜지스터;
    상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제2 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제2 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제2 연결 제어 트랜지스터; 및
    상기 제1 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제3 연결 배선에 연결되는 제1 전극, 및 상기 PAM 데이터 배선들 중 제3 PAM 데이터 배선에 연결되는 제2 전극을 포함하는 제3 연결 제어 트랜지스터를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 디먹스부는,
    상기 제2 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제1 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제4 연결 제어 트랜지스터;
    상기 제2 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제2 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제5 연결 제어 트랜지스터; 및
    상기 제3 연결 제어 배선에 연결되는 게이트 전극, 상기 연결 배선들 중 제3 연결 배선에 연결되는 제1 전극, 및 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선에 연결되는 제2 전극을 포함하는 제3 연결 제어 트랜지스터를 포함하는 표시 장치.
  5. 제1 항에 있어서,
    PWM 데이터 전압들이 인가되는 팬 아웃 배선;
    제1 디먹스 제어 신호가 인가되는 제1 디먹스 제어 배선;
    제2 디먹스 제어 신호가 인가되는 제2 디먹스 제어 배선; 및
    제3 디먹스 제어 신호가 인가되는 제3 디먹스 제어 배선을 더 구비하고,
    상기 제1 디먹스부는,
    상기 제1 디먹스 제어 신호, 상기 제2 디먹스 제어 신호, 및 상기 제3 디먹스 제어 신호에 따라, 상기 팬 아웃 배선을 상기 연결 배선들 중에서 Q(Q는 2 이상의 정수) 개의 연결 배선들에 선택적으로 연결하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 디먹스부는,
    상기 제1 디먹스 제어 배선에 게이트 온 전압의 제1 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제1 연결 배선에 연결하고,
    상기 제2 디먹스 제어 배선에 게이트 온 전압의 제2 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제2 연결 배선에 연결하고,
    상기 제3 디먹스 제어 배선에 게이트 온 전압의 제3 디먹스 제어 신호가 인가되는 경우, 상기 팬 아웃 배선을 상기 Q 개의 연결 배선들 중에서 제3 연결 배선에 연결하는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 디먹스부는,
    상기 제1 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제1 연결 배선에 연결되는 제2 전극을 포함하는 제1 디먹스 트랜지스터;
    상기 제2 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제2 연결 배선에 연결되는 제2 전극을 포함하는 제2 디먹스 트랜지스터; 및
    상기 제3 디먹스 제어 배선에 연결되는 게이트 전극, 상기 팬 아웃 배선에 연결되는 제1 전극, 및 상기 제3 연결 배선에 연결되는 제2 전극을 포함하는 제3 디먹스 트랜지스터를 포함하는 표시 장치.
  8. 제1 항에 있어서,
    제1 PWM 제어 신호가 인가되는 제1 PWM 제어 배선;
    제2 PWM 제어 신호가 인가되는 제2 PWM 제어 배선;
    제3 PWM 제어 신호가 인가되는 제3 PWM 제어 배선; 및
    상기 제1 PWM 제어 신호, 상기 제2 PWM 제어 신호, 및 상기 제3 PWM 제어 신호에 따라 상기 PWM 데이터 배선들을 제1 전원 전압이 인가되는 제1 전원 배선에 연결하는 제2 디먹스부를 더 구비하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 디먹스부는,
    상기 제1 PWM 제어 배선에 게이트 온 전압의 제1 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선을 상기 제1 전원 배선에 연결하고,
    상기 제2 PWM 제어 배선에 게이트 온 전압의 제2 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선을 상기 제1 전원 배선에 연결하고,
    상기 제3 PWM 제어 배선에 게이트 온 전압의 제3 PWM 제어 신호가 인가되는 경우, 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선을 상기 제1 전원 배선에 연결하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제2 디먹스부는,
    상기 제1 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제1 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제1 PWM 제어 트랜지스터;
    상기 제2 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제2 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제2 PWM 제어 트랜지스터; 및
    상기 제3 PWM 제어 배선에 연결되는 게이트 전극, 상기 PWM 데이터 배선들 중 제3 PWM 데이터 배선에 연결되는 제1 전극, 및 상기 제1 전원 배선에 연결되는 제2 전극을 포함하는 제3 PWM 제어 트랜지스터를 포함하는 표시 장치.
  11. 제8 항에 있어서,
    제1 PWM 데이터 전압이 인가되는 제1 PAM 패드 배선;
    제2 PWM 데이터 전압이 인가되는 제2 PAM 패드 배선; 및
    제3 PWM 데이터 전압이 인가되는 제3 PAM 패드 배선을 더 구비하고,
    상기 제2 디먹스부는,
    상기 제2 연결 제어 배선에 게이트 온 전압의 제2 연결 제어 신호가 입력되는 경우, 상기 제1 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제1 PAM 데이터 배선에 연결하고, 상기 제2 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제2 PAM 데이터 배선에 연결하며, 상기 제3 PAM 패드 배선을 상기 PAM 데이터 배선들 중에서 제3 PAM 데이터 배선에 연결하는 표시 장치.
  12. 제1 항에 있어서,
    상기 서브 화소는,
    PWM 발광 신호가 인가되는 PWM 발광 배선;
    PAM 발광 신호가 인가되는 PAM 발광 배선;
    상기 PWM 발광 신호에 따라 상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따른 제어 전류를 제1 노드에 공급하는 제1 화소 구동부;
    상기 PWM 발광 신호에 따라 상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따른 구동 전류를 생성하는 제2 화소 구동부; 및
    상기 PAM 발광 신호와 상기 제1 노드의 전압에 따라 상기 구동 전류를 상기 발광 소자에 공급하는 제3 화소 구동부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    스캔 기입 신호가 인가되는 스캔 기입 배선;
    스캔 초기화 신호가 인가되는 스캔 초기화 배선;
    스캔 제어 신호가 인가되는 스캔 제어 배선;
    PWM 발광 신호가 인가되는 PWM 발광 배선;
    PAM 발광 신호가 인가되는 PAM 발광 배선;
    스윕 신호가 인가되는 스윕 신호 배선;
    초기화 전압이 인가되는 초기화 전압 배선; 및
    제1 전원 전압이 인가되는 제1 전원 전압 배선을 더 구비하고,
    상기 제1 화소 구동부는,
    상기 PWM 데이터 전압들 중 어느 한 PWM 데이터 전압에 따라 상기 제어 전류를 생성하는 제1 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 제1 전극에 상기 제1 데이터 배선의 상기 제1 PWM 데이터 전압을 인가하는 제2 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제1 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 상기 초기화 전압을 인가하는 제3 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제4 트랜지스터;
    상기 PWM 발광 신호에 따라 상기 제1 전원 전압 배선을 상기 제1 트랜지스터의 제1 전극에 연결하는 제5 트랜지스터;
    상기 PWM 발광 신호에 따라 상기 제1 트랜지스터의 제2 전극을 제1 노드에 연결하는 제6 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 스윕 신호 배선을 게이트 오프 전압이 인가되는 게이트 오프 전압 배선에 연결하는 제7 트랜지스터; 및
    상기 스윕 신호 배선과 상기 제1 트랜지스터의 게이트 전극 사이에 배치되는 제1 커패시터를 포함하는 표시 장치.
  14. 제12 항에 있어서,
    스캔 기입 신호가 인가되는 스캔 기입 배선;
    스캔 초기화 신호가 인가되는 스캔 초기화 배선;
    스캔 제어 신호가 인가되는 스캔 제어 배선;
    PWM 발광 신호가 인가되는 PWM 발광 배선;
    PAM 발광 신호가 인가되는 PAM 발광 배선;
    스윕 신호가 인가되는 스윕 신호 배선;
    초기화 전압이 인가되는 초기화 전압 배선;
    제1 전원 전압이 인가되는 제1 전원 전압 배선; 및
    제2 전원 전압이 인가되는 제2 전원 전압 배선을 더 구비하고,
    상기 제2 화소 구동부는,
    상기 제2 PWM 데이터 전압에 따라 상기 구동 전류를 생성하는 제8 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제8 트랜지스터의 제1 전극에 상기 제2 데이터 배선의 상기 제2 PWM 데이터 전압을 인가하는 제9 트랜지스터;
    상기 스캔 초기화 신호에 따라 상기 제8 트랜지스터의 게이트 전극에 상기 초기화 전압 배선의 상기 초기화 전압을 인가하는 제10 트랜지스터;
    상기 스캔 기입 신호에 따라 상기 제1 트랜지스터의 게이트 전극과 제2 전극을 연결하는 제11 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제1 전원 전압 배선을 제2 노드에 연결하는 제12 트랜지스터;
    상기 PWM 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제9 트랜지스터의 제1 전극에 연결하는 제13 트랜지스터;
    상기 PWM 발광 신호에 따라 상기 제2 전원 전압 배선을 상기 제2 노드에 연결하는 제14 트랜지스터; 및
    상기 제9 트랜지스터의 게이트 전극과 상기 제2 노드 사이에 배치되는 제2 커패시터를 포함하는 표시 장치.
  15. 제12 항에 있어서,
    스캔 기입 신호가 인가되는 스캔 기입 배선;
    스캔 초기화 신호가 인가되는 스캔 초기화 배선;
    스캔 제어 신호가 인가되는 스캔 제어 배선;
    PWM 발광 신호가 인가되는 PWM 발광 배선;
    PAM 발광 신호가 인가되는 PAM 발광 배선;
    스윕 신호가 인가되는 스윕 신호 배선;
    초기화 전압이 인가되는 초기화 전압 배선;
    제1 전원 전압이 인가되는 제1 전원 전압 배선;
    제2 전원 전압이 인가되는 제2 전원 전압 배선; 및
    제3 전원 전압이 인가되는 제3 전원 전압 배선을 더 구비하고,
    상기 제3 화소 구동부는,
    제3 노드에 연결된 게이트 전극을 포함하는 제15 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 제3 노드를 상기 초기화 전압 배선에 연결하는 제16 트랜지스터;
    상기 PAM 발광 신호에 따라 상기 제15 트랜지스터의 제2 전극을 상기 발광 소자의 제1 전극에 연결하는 제17 트랜지스터;
    상기 스캔 제어 신호에 따라 상기 발광 소자의 제1 전극을 상기 초기화 전압 배선에 연결하는 제18 트랜지스터; 및
    상기 제3 노드와 상기 초기화 전압 배선 사이에 배치되는 제3 커패시터를 포함하는 표시 장치.
  16. PWM 데이터 전압들이 인가되는 팬 아웃 배선;
    PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들;
    PWM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들;
    상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들;
    상기 팬 아웃 배선과 상기 PWM 데이터 배선들의 연결과 상기 팬 아웃 배선과 상기 PAM 데이터 배선들의 연결을 제어하는 제1 디먹스부; 및
    상기 PWM 데이터 배선들과 제1 전원 전압이 인가되는 제1 전원 배선의 연결을 제어하는 제2 디먹스부를 구비하는 표시 장치.
  17. 제16 항에 있어서,
    상기 팬 아웃 배선에 연결되는 데이터 패드를 포함하는 제1 패드부; 및
    상기 제1 전원 배선에 연결되는 전원 패드를 포함하는 제2 패드부를 더 구비하고,
    상기 제1 패드부는 상기 표시 패널의 일 측에 배치되고,
    상기 제2 패드부는 상기 표시 패널의 일 측의 반대 측인 타 측에 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 디먹스부는 상기 제1 패드부에 인접하게 배치되고,
    상기 제2 디먹스부는 상기 제2 패드부에 인접하게 배치되는 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 패드부에 연결되는 제1 회로 보드;
    상기 제1 회로 보드 상에 배치되며, 상기 PWM 데이터 전압들을 출력하는 소스 구동 회로;
    상기 제2 패드부에 연결되는 제2 회로 보드; 및
    상기 제2 회로 보드 상에 배치되며, 상기 PWM 데이터 전압들과 상기 제1 전원 전압을 출력하는 전원 공급 회로를 더 구비하는 표시 장치.
  20. PWM 데이터 전압들이 인가되는 팬 아웃 배선;
    제1 전원 전압이 인가되는 제1 전원 배선;
    PAM 데이터 전압들이 인가되는 PAM 패드 배선들;
    제1 모드에서 상기 팬 아웃 배선에 연결되고, 제2 모드에서 제1 전원 배선에 연결되는 PAM 데이터 배선들;
    상기 제1 모드에서 상기 PAM 패드 배선들에 각각 연결되고, 상기 제2 모드에서 상기 팬 아웃 배선에 연결되는 PAM 데이터 배선들; 및
    상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들을 구비하는 표시 장치.
  21. 팬 아웃 배선들, PWM 데이터 전압들이 각각 인가되는 PAM 데이터 배선들, PWM 데이터 전압들이 각각 인가되는 PWM 데이터 배선들, 및 상기 PWM 데이터 배선들과 상기 PAM 데이터 배선들에 각각 연결되는 서브 화소들을 구비하는 표시 장치에 있어서,
    제1 모드에서 팬 아웃 배선의 PWM 데이터 전압들을 상기 PWM 데이터 배선들에 공급하고, PAM 패드 배선들의 PWM 데이터 전압들을 PAM 데이터 배선들에 공급함으로써, 상기 서브 화소들의 발광 소자들을 발광하는 단계; 및
    제2 모드에서 상기 팬 아웃 배선의 검사 PWM 데이터 전압들을 상기 PAM 데이터 배선들에 공급함으로써, 상기 서브 화소들의 상기 발광 소자들을 발광하는 단계를 포함하는 표시 장치의 검사 방법.
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